JPS5940579A - 絶縁ゲ−ト電界効果トランジスタ - Google Patents
絶縁ゲ−ト電界効果トランジスタInfo
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- JPS5940579A JPS5940579A JP57150283A JP15028382A JPS5940579A JP S5940579 A JPS5940579 A JP S5940579A JP 57150283 A JP57150283 A JP 57150283A JP 15028382 A JP15028382 A JP 15028382A JP S5940579 A JPS5940579 A JP S5940579A
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- gate oxide
- shaped groove
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
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- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電力用高速スイッチング素子や高周波増幅
用素子等として開発された、いわゆる、ＶＭＯ８）ラン
ジスタの特性改善のための構成に関するものである。
用素子等として開発された、いわゆる、ＶＭＯ８）ラン
ジスタの特性改善のための構成に関するものである。
第１図は従来の代表的なｎチャネルＶＭＯ８）ランジス
タの断面構造を示す略図である。同図においズ、１はｎ
形低抵抗ドレイン領域、１ａはその上に形成されたｎ形
高抵抗エビクキシャル領域からなる高抵抗ドレイン領域
、２ばｐ形半２Ｈ７体領域からなり、ｈ形低抵抗）゛レ
イン領域１とｐｎ接合を形成するチャネル形成領域、３
はｎ形低抵抗ソース領域、４はゲート酸化膜（一般には
ゲート絶縁膜と称す）、５はゲート電極、６はソース電
極である。第１図に示すように、ＶＭＯ８）ランジスタ
においては、異方性エツチングにより半導体結晶表面に
７字状溝（一般には谷状切欠部と称す）９が形成され、
このＶ字状溝９の表面に露出されたチャネル形成領域２
の表面部分にゲート酸化膜ができ、ゲート酸化膜４中に
おいて、そのｇｌ蔀分に電界集中が生じ、ゲート酸化膜
４の耐圧が通常の平行板電極に挾まれた場合より低下し
、ゲートｍｌ圧を低下させていた。これが従来のＶＭＯ
Ｓトランジスタの欠点とされている。
タの断面構造を示す略図である。同図においズ、１はｎ
形低抵抗ドレイン領域、１ａはその上に形成されたｎ形
高抵抗エビクキシャル領域からなる高抵抗ドレイン領域
、２ばｐ形半２Ｈ７体領域からなり、ｈ形低抵抗）゛レ
イン領域１とｐｎ接合を形成するチャネル形成領域、３
はｎ形低抵抗ソース領域、４はゲート酸化膜（一般には
ゲート絶縁膜と称す）、５はゲート電極、６はソース電
極である。第１図に示すように、ＶＭＯ８）ランジスタ
においては、異方性エツチングにより半導体結晶表面に
７字状溝（一般には谷状切欠部と称す）９が形成され、
このＶ字状溝９の表面に露出されたチャネル形成領域２
の表面部分にゲート酸化膜ができ、ゲート酸化膜４中に
おいて、そのｇｌ蔀分に電界集中が生じ、ゲート酸化膜
４の耐圧が通常の平行板電極に挾まれた場合より低下し
、ゲートｍｌ圧を低下させていた。これが従来のＶＭＯ
Ｓトランジスタの欠点とされている。
この発明は、上述の点にかんがみなされたもので、Ｖ字
状溝の底部や肩部のゲート酸化膜中の電界集中を緩和し
、その部分のゲート酸ｆヒ膜の耐圧を改善したＶＭＯ８
）ランジスタを提供することを目的とする。以下この発
明如係るＶＭＯ８）ランジスタの一実施例を図面に基づ
いて詳細に説明する。
状溝の底部や肩部のゲート酸化膜中の電界集中を緩和し
、その部分のゲート酸ｆヒ膜の耐圧を改善したＶＭＯ８
）ランジスタを提供することを目的とする。以下この発
明如係るＶＭＯ８）ランジスタの一実施例を図面に基づ
いて詳細に説明する。
上述のように、従来のＶＭＯ８）ランジスタは７字状溝
９の底部７や肩部８で、ゲート酸化膜４の１ｆｆｉＪ圧
が低下するが、この原因となるゲート酸化１漢４中での
電界集中は、７字状溝９の底部７や肩部８の角部に丸み
をつげれば緩オロされることが見出された。
９の底部７や肩部８で、ゲート酸化膜４の１ｆｆｉＪ圧
が低下するが、この原因となるゲート酸化１漢４中での
電界集中は、７字状溝９の底部７や肩部８の角部に丸み
をつげれば緩オロされることが見出された。
第２図はゲート酸化膜４中の角部における最大電界強度
Ｅｌ、ｌと角部につけた曲率半径Ｒとの関係を数値計算
により求めた結果を示した図である。
Ｅｌ、ｌと角部につけた曲率半径Ｒとの関係を数値計算
により求めた結果を示した図である。
同図忙おいて、曲線Ａは底部最大電界強度を、曲線Ｂは
肩部最大電界強度を示す。曲率半径Ｒはゲート酸化膜厚
で規格化されており、また、最大電界強度Ｅ０の値は、
同一ゲート酸化膜厚および同一印加電圧平行平板電極の
場合との比で表わしている。従って、例えば曲率半径０
のとき、底部Ｔの最大電界強度Ｅ、ｎの値は第２図より
約８７であるが、これは平行平板電極の場合の８７倍で
あることを示している。ゲート酸化膜４の耐圧は臨界電
界強度ＥＣで定まり、Ｓ１０□の場合は６０ （Ｉ Ｖ
／μｍであることが知られている。従って、５ｉＯｚを
ゲート酸化膜４として用い、膜厚を１００ ｎｍとする
と耐圧は通常６０Ｖであるの如対し、７字状溝９の底部
７ではその８７分の１、すなわち５ないし６．９Ｖとな
ってしまう。しかしながら、第２図に示すように曲率半
径ＲＹＯから大きくしてかに低下する。また、底部Ｉで
はＲ＋０２でとなる。さらにＲを増すと底部Ｔでも肩部
８でもほぼ同じ値となることがわかる。Ｒ＝ ０．５の
ときは最大電界強度Ｅ、ｎは約１．６となる。従って、
ゲート酸化膜４の耐圧は平行平板電極の場合の約６３％
まで回復することになり、たとえばゲート酸化膜４の膜
厚な１１００ｎにした場合、耐圧は約３８Ｖとなり実用
に耐え得る値となる。曲率半径Ｒの小さい場合、底部Ｔ
のほうが肩部８より電界強度Ｅｍが大きいのは、前者が
後者より鋭い角度の角部な持っているからである。耐圧
は最も弱い部分で定められているが、底部Ｉおよび肩部
８の曲率半径Ｒをそれぞれ０．５以上とすれば、曲率半
径Ｒν）て の値が底部７および肩部８で異なっても、少ｔｒ、、４
工とも通常の平行平板電極の耐圧の６３％まで耐−厘が
保障され、耐圧に対する設計が容易になる。°耐圧の回
復は曲率半径ＲがＯ，１程度でも相当有効である、特に
底部１の場合は最大電界強度Ｅ□は、Ｅ、、−＋３．０
となｌう、Ｒ＝Ｏの場合の約３倍まで回復する。貸た、
底部Ｉのツノに丸みな設けても有効である。それは曲率
半径Ｒが小さいとき底部Ｔのほうが最大電界強度Ｅ、、
ｌが大きいからである。
肩部最大電界強度を示す。曲率半径Ｒはゲート酸化膜厚
で規格化されており、また、最大電界強度Ｅ０の値は、
同一ゲート酸化膜厚および同一印加電圧平行平板電極の
場合との比で表わしている。従って、例えば曲率半径０
のとき、底部Ｔの最大電界強度Ｅ、ｎの値は第２図より
約８７であるが、これは平行平板電極の場合の８７倍で
あることを示している。ゲート酸化膜４の耐圧は臨界電
界強度ＥＣで定まり、Ｓ１０□の場合は６０ （Ｉ Ｖ
／μｍであることが知られている。従って、５ｉＯｚを
ゲート酸化膜４として用い、膜厚を１００ ｎｍとする
と耐圧は通常６０Ｖであるの如対し、７字状溝９の底部
７ではその８７分の１、すなわち５ないし６．９Ｖとな
ってしまう。しかしながら、第２図に示すように曲率半
径ＲＹＯから大きくしてかに低下する。また、底部Ｉで
はＲ＋０２でとなる。さらにＲを増すと底部Ｔでも肩部
８でもほぼ同じ値となることがわかる。Ｒ＝ ０．５の
ときは最大電界強度Ｅ、ｎは約１．６となる。従って、
ゲート酸化膜４の耐圧は平行平板電極の場合の約６３％
まで回復することになり、たとえばゲート酸化膜４の膜
厚な１１００ｎにした場合、耐圧は約３８Ｖとなり実用
に耐え得る値となる。曲率半径Ｒの小さい場合、底部Ｔ
のほうが肩部８より電界強度Ｅｍが大きいのは、前者が
後者より鋭い角度の角部な持っているからである。耐圧
は最も弱い部分で定められているが、底部Ｉおよび肩部
８の曲率半径Ｒをそれぞれ０．５以上とすれば、曲率半
径Ｒν）て の値が底部７および肩部８で異なっても、少ｔｒ、、４
工とも通常の平行平板電極の耐圧の６３％まで耐−厘が
保障され、耐圧に対する設計が容易になる。°耐圧の回
復は曲率半径ＲがＯ，１程度でも相当有効である、特に
底部１の場合は最大電界強度Ｅ□は、Ｅ、、−＋３．０
となｌう、Ｒ＝Ｏの場合の約３倍まで回復する。貸た、
底部Ｉのツノに丸みな設けても有効である。それは曲率
半径Ｒが小さいとき底部Ｔのほうが最大電界強度Ｅ、、
ｌが大きいからである。
第３図はこの発明に係るＶＭＯ８）ランジスタの一実施
例で、Ｖ字状溝周辺を示す断面図である。
例で、Ｖ字状溝周辺を示す断面図である。
同図において、第１図と同一符号を付した部分は同一部
分を示すので説明は省略する。図中、Ｒｈ。
分を示すので説明は省略する。図中、Ｒｈ。
Ｒ，はそれぞれ７字状溝９の底部７および肩部８の角部
に設けられた丸みの曲率半径である。第２図に示す計算
結果は厳密な円弧として丸みを定義し計算した結果であ
るが、実用上は近似的な円弧であっても適用できる。ま
た、丸みは異なる曲率半径を持ち、互いに滑らかに接続
される曲線群で近似されるが、その最小の曲率半径によ
り最大電界強度ＥＩ１．の値がほぼ決まる。
に設けられた丸みの曲率半径である。第２図に示す計算
結果は厳密な円弧として丸みを定義し計算した結果であ
るが、実用上は近似的な円弧であっても適用できる。ま
た、丸みは異なる曲率半径を持ち、互いに滑らかに接続
される曲線群で近似されるが、その最小の曲率半径によ
り最大電界強度ＥＩ１．の値がほぼ決まる。
次に、上述した丸みを設ける方法について説明する。
第４図（ａ）、（ｂ）、（ｃ）、（ｄ）は７字状溝９の
底部および肩部８に丸みを設けるための工程例を示す図
である。同図において、第１図と同一符号を付した部分
は同一部分を示すので説明を省略−「る。まず、第４図
（ａ）に示すように、高抵抗ドレイン領域１ａ上にチャ
ネル形成領域２を形成し、さらにこのチャネル形成領域
２の上にｎ形低抵抗ソース領域３を形成し、このｎ形低
抵抗ソース領域３の上に異方性エソ−ず−ングを施すた
めのマスク１０を形成し１こ後、その所定部に開口を設
け、異方性エツチングにより７字状溝９を形成する。以
上の工程までは従来の工程と同様である。次に第４図（
ｂｌに示すように゛マスク１０の一部を除去して７字状
溝９の肩部８を露出させる。次に第４図（ｃ）に示すよ
うに酸化工程により所定の厚さを持つ酸化膜１１を露出
された７字状溝９の表面およびｎ形低抵抗ソース領域３
の表面に形成する。この酸化膜１１は半導体基板の構成
原子を取り込んでその構成原子の一部となるような酸化
膜であり、例えば半導体基板がシリコンの場合はＳｉＯ
ｘである。この酸化工程により７字状溝９の肩部８およ
び底部Ｔの鋭い角は丸みを持った角になる。またマスク
１０の開口端部１２においてもマスク１０の下部の半導
体表面部に酸化が進行し、マスク１００下部の開口端よ
り光分離なれた半導体表面と開口端附近のそれとの間に
段差ができる恐れがあるが、第４図（ｄ）に示すように
、次の工程において開口端部１２附近の酸化膜１１を一
部残存させることにより段差部の酸化膜厚をゲート酸化
膜４（第３図）より実質的に厚くし、段差による耐圧の
低下を防止することができる。そして他の酸化膜１１は
７字状溝９０表面より除去する。このとき７字状溝９の
肩部８および底部Ｔの角は曲率半径Ｒ，。
底部および肩部８に丸みを設けるための工程例を示す図
である。同図において、第１図と同一符号を付した部分
は同一部分を示すので説明を省略−「る。まず、第４図
（ａ）に示すように、高抵抗ドレイン領域１ａ上にチャ
ネル形成領域２を形成し、さらにこのチャネル形成領域
２の上にｎ形低抵抗ソース領域３を形成し、このｎ形低
抵抗ソース領域３の上に異方性エソ−ず−ングを施すた
めのマスク１０を形成し１こ後、その所定部に開口を設
け、異方性エツチングにより７字状溝９を形成する。以
上の工程までは従来の工程と同様である。次に第４図（
ｂｌに示すように゛マスク１０の一部を除去して７字状
溝９の肩部８を露出させる。次に第４図（ｃ）に示すよ
うに酸化工程により所定の厚さを持つ酸化膜１１を露出
された７字状溝９の表面およびｎ形低抵抗ソース領域３
の表面に形成する。この酸化膜１１は半導体基板の構成
原子を取り込んでその構成原子の一部となるような酸化
膜であり、例えば半導体基板がシリコンの場合はＳｉＯ
ｘである。この酸化工程により７字状溝９の肩部８およ
び底部Ｔの鋭い角は丸みを持った角になる。またマスク
１０の開口端部１２においてもマスク１０の下部の半導
体表面部に酸化が進行し、マスク１００下部の開口端よ
り光分離なれた半導体表面と開口端附近のそれとの間に
段差ができる恐れがあるが、第４図（ｄ）に示すように
、次の工程において開口端部１２附近の酸化膜１１を一
部残存させることにより段差部の酸化膜厚をゲート酸化
膜４（第３図）より実質的に厚くし、段差による耐圧の
低下を防止することができる。そして他の酸化膜１１は
７字状溝９０表面より除去する。このとき７字状溝９の
肩部８および底部Ｔの角は曲率半径Ｒ，。
Ｒｂで、近似できる丸みを持っている。この曲率半径Ｒ
Ｍ ｒ Ｒｈ は酸化膜１１の厚さに依存し、厚さを制
御することによりゲート酸化膜４の厚さとはほぼ独立に
設定することができる。第４図（ｄ）では肩部８も露出
されているが、必ずしも必要なことではなく、チャネル
形成領域２の表面が露出してさえいればよい。第４図（
ｄ）に示す工程の後、所定の厚さのゲート酸化膜４を形
成し、それ以後は通常の工程でゲート電極５、ソース電
極６を形成すればよい。
Ｍ ｒ Ｒｈ は酸化膜１１の厚さに依存し、厚さを制
御することによりゲート酸化膜４の厚さとはほぼ独立に
設定することができる。第４図（ｄ）では肩部８も露出
されているが、必ずしも必要なことではなく、チャネル
形成領域２の表面が露出してさえいればよい。第４図（
ｄ）に示す工程の後、所定の厚さのゲート酸化膜４を形
成し、それ以後は通常の工程でゲート電極５、ソース電
極６を形成すればよい。
第５図はこの発明のＶＭＯＳ ）ランジスタの他の製造
方法を示すもので、異方性エツチングの後に等方性エツ
チングを用いる方法を示した一例である。第４図（ｂ）
に示すまでの工程は前述した実施例と同じであるので説
明は省略する。第４図（ｂｌに示す工程の後、第５図に
示すように等方性エツチングをマスク１０の開口部に対
して行うと、７字状溝９の底部Ｔおよび肩部８に丸みを
設けることができる。この場合も、マスク１０の開口端
部１２において前述と同様の段差ができるが、ゲート酸
化膜４が成長することにより開口端部１２の下の段差を
酸化膜で埋めることができ、実質的に酸化膜厚を厚くで
きるので耐圧の低下を防止できる。また、等方性エツチ
ング量が多く、ゲート酸化膜４の成長工程で埋められな
いときは、充分厚い酸化膜を成長させ、それを埋めた後
、第４図（ｃ）に示す工程と同様に開口端部１２の一部
を残存させ、他を除去し７字状溝９の表面を露出させ、
その後、所定の厚さのゲート酸化膜４を成長させ形成す
ればよい。
方法を示すもので、異方性エツチングの後に等方性エツ
チングを用いる方法を示した一例である。第４図（ｂ）
に示すまでの工程は前述した実施例と同じであるので説
明は省略する。第４図（ｂｌに示す工程の後、第５図に
示すように等方性エツチングをマスク１０の開口部に対
して行うと、７字状溝９の底部Ｔおよび肩部８に丸みを
設けることができる。この場合も、マスク１０の開口端
部１２において前述と同様の段差ができるが、ゲート酸
化膜４が成長することにより開口端部１２の下の段差を
酸化膜で埋めることができ、実質的に酸化膜厚を厚くで
きるので耐圧の低下を防止できる。また、等方性エツチ
ング量が多く、ゲート酸化膜４の成長工程で埋められな
いときは、充分厚い酸化膜を成長させ、それを埋めた後
、第４図（ｃ）に示す工程と同様に開口端部１２の一部
を残存させ、他を除去し７字状溝９の表面を露出させ、
その後、所定の厚さのゲート酸化膜４を成長させ形成す
ればよい。
以上詳細に説明したように、この発明に係る絶縁ゲート
電界効果トランジスタは、Ｖ字状溝の底部および肩部に
おける角部に、電界集中を緩和させるためゲート酸化膜
厚の１０％以上の曲率半径をもち、互に滑らかに接続さ
れた曲線群で近似される丸みを設けたので、従来、ＶＭ
Ｏ８）ランジスタの欠点といわれていたゲート耐圧を大
幅に改善できる利点を有する。
電界効果トランジスタは、Ｖ字状溝の底部および肩部に
おける角部に、電界集中を緩和させるためゲート酸化膜
厚の１０％以上の曲率半径をもち、互に滑らかに接続さ
れた曲線群で近似される丸みを設けたので、従来、ＶＭ
Ｏ８）ランジスタの欠点といわれていたゲート耐圧を大
幅に改善できる利点を有する。
第１図は従来のＶＭＯ８）ランジスタの一部断面図、第
２図はＶＭＯ８）ランジスタにおけるゲート酸化膜内の
最大電界強度値とＶ字状溝の底部および肩部に設ける丸
みの曲率半径との関係を示す図、第３図はこの発明に係
る絶縁ゲート電界効果トランジスタの一実施例を示す要
部の断面図、第４図（ａ）、（ｂ）、（ｃ）、（ｄ）は
この発明の絶縁ゲート電界効果トランジスタの製造工程
例を示す要部の断面図、第５図は他の製造工程例を示す
要部の断面図である。 図中、１はｎ形像抵抗ドレイン領域、１ａは高抵抗ドレ
イン領域、２はチャネル形成領域、３はｎ形低抵抗ソー
ス領域、４はゲート酸化膜、５はゲート電極、６はソー
ス電極、９はＶ字状溝、１０第１図 第３図 第４図 （ａ） 第４図 （ｃ）
２図はＶＭＯ８）ランジスタにおけるゲート酸化膜内の
最大電界強度値とＶ字状溝の底部および肩部に設ける丸
みの曲率半径との関係を示す図、第３図はこの発明に係
る絶縁ゲート電界効果トランジスタの一実施例を示す要
部の断面図、第４図（ａ）、（ｂ）、（ｃ）、（ｄ）は
この発明の絶縁ゲート電界効果トランジスタの製造工程
例を示す要部の断面図、第５図は他の製造工程例を示す
要部の断面図である。 図中、１はｎ形像抵抗ドレイン領域、１ａは高抵抗ドレ
イン領域、２はチャネル形成領域、３はｎ形低抵抗ソー
ス領域、４はゲート酸化膜、５はゲート電極、６はソー
ス電極、９はＶ字状溝、１０第１図 第３図 第４図 （ａ） 第４図 （ｃ）
Claims (1)
- 第１導電形のドレイン領域と、このドレイン領域に接し
て形成され前記ドレイン領域とｐｎ 接合を構成するた
めの第１導電形とは逆の導電形のチャネル形成領域と、
このチャネル形成領域に接して前記ドレイン領域と分離
して形成された第１導電形のソース領域とを有し、前記
チャネル形成領域はＶ字状溝を介して互いに向い合うよ
うに形成され、前記Ｖ字状溝の面上にゲート酸化膜を形
成して成る絶縁ゲート電界効果トランジスタにおいて、
前記Ｖ字状溝の底部および肩部における角部に、前記ゲ
ート酸化膜の厚みの１０３以上の曲率半径をもち、互に
滑らかに接続された曲線群で近似される丸みを設けたこ
とを特徴とする絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150283A JPS5940579A (ja) | 1982-08-30 | 1982-08-30 | 絶縁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150283A JPS5940579A (ja) | 1982-08-30 | 1982-08-30 | 絶縁ゲ−ト電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940579A true JPS5940579A (ja) | 1984-03-06 |
| JPH0526348B2 JPH0526348B2 (ja) | 1993-04-15 |
Family
ID=15493585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150283A Granted JPS5940579A (ja) | 1982-08-30 | 1982-08-30 | 絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940579A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108750A (ja) * | 1987-10-22 | 1989-04-26 | Seiko Epson Corp | 半導体装置 |
| JPH02167668A (ja) * | 1988-08-31 | 1990-06-28 | De Beers Ind Diamond Div Ltd | 研摩製品の製法 |
| JPH02167667A (ja) * | 1988-08-31 | 1990-06-28 | De Beers Ind Diamond Div Ltd | 研摩製品の製法 |
| EP0594177A1 (en) * | 1992-10-22 | 1994-04-27 | Kabushiki Kaisha Toshiba | Vertical MOSFET having trench covered with multilayer gate film |
| WO1998012753A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel self aligned vmos field effect transistor |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5063880A (ja) * | 1971-08-02 | 1975-05-30 |
-
1982
- 1982-08-30 JP JP57150283A patent/JPS5940579A/ja active Granted
Patent Citations (1)
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| JPS5063880A (ja) * | 1971-08-02 | 1975-05-30 |
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|---|---|---|---|---|
| JPH01108750A (ja) * | 1987-10-22 | 1989-04-26 | Seiko Epson Corp | 半導体装置 |
| JPH02167668A (ja) * | 1988-08-31 | 1990-06-28 | De Beers Ind Diamond Div Ltd | 研摩製品の製法 |
| JPH02167667A (ja) * | 1988-08-31 | 1990-06-28 | De Beers Ind Diamond Div Ltd | 研摩製品の製法 |
| EP0594177A1 (en) * | 1992-10-22 | 1994-04-27 | Kabushiki Kaisha Toshiba | Vertical MOSFET having trench covered with multilayer gate film |
| CN1035142C (zh) * | 1992-10-22 | 1997-06-11 | 株式会社东芝 | 半导体器件 |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| EP1160872A3 (en) * | 1994-02-04 | 2007-06-20 | Mitsubishi Denki Kabushiki Kaisha | Trenched semiconductor device |
| WO1998012753A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel self aligned vmos field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526348B2 (ja) | 1993-04-15 |
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