JP3082671B2 - トランジスタ素子及びその製造方法 - Google Patents
トランジスタ素子及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
Landscapes
- Thin Film Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はトランジスタ素子及
びその製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成する高集積、
低消費電力ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に用いられるトランジ
スタ素子及びその製造方法に関する。
びその製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成する高集積、
低消費電力ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に用いられるトランジ
スタ素子及びその製造方法に関する。
【０００２】
【従来の技術】一般的な構造の部分空乏化型ＳＯＩＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）の断面が図３９に示されている。同図に示
されているように、シリコン基板１０１上に埋込み酸化
膜１０２を介してＳＯＩ層１０３があり、ＳＯＩ層１０
３上にはゲート酸化膜１０４、ゲート電極１０６が形成
され、ゲート電極の両側のＳＯＩ層１０３にはソース・
ドレイン領域１０５が形成される。ゲート電極１０６の
下部のＳＯＩ層１０３は１０１７［ｃｍ-3］〜１０１８
［ｃｍ-3］程度の第２導電型不純物が導入されたボディ
領域１０８をなし、ゲート電極に電圧を印加すると、ボ
ディ領域１０８は空乏化しない中性領域１０７と空乏化
する空乏化領域１０９との二つの領域に分かれる。ま
た、チャネルはボディ領域１０８のうち、ゲート酸化膜
１０４側の領域に形成される。
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）の断面が図３９に示されている。同図に示
されているように、シリコン基板１０１上に埋込み酸化
膜１０２を介してＳＯＩ層１０３があり、ＳＯＩ層１０
３上にはゲート酸化膜１０４、ゲート電極１０６が形成
され、ゲート電極の両側のＳＯＩ層１０３にはソース・
ドレイン領域１０５が形成される。ゲート電極１０６の
下部のＳＯＩ層１０３は１０１７［ｃｍ-3］〜１０１８
［ｃｍ-3］程度の第２導電型不純物が導入されたボディ
領域１０８をなし、ゲート電極に電圧を印加すると、ボ
ディ領域１０８は空乏化しない中性領域１０７と空乏化
する空乏化領域１０９との二つの領域に分かれる。ま
た、チャネルはボディ領域１０８のうち、ゲート酸化膜
１０４側の領域に形成される。
【０００３】なお、図中のＣCGはゲート―チャネル間の
容量であり、ＣCBはチャネル―基板間の容量である。
容量であり、ＣCBはチャネル―基板間の容量である。
【０００４】ところで、図４０に示されているように、
ＳＯＩＭＯＳＦＥＴの低電圧下における高速動作を目的
として、ＳＯＩ層内に入力信号を印加する例が報告され
ている。これは、アサデラギらによりアイ・イー・ディ
ー・エム・テクニカルダイジェスト（Ｆ．Ａｓｓａｄｅ
ｒａｇｈｉ，ＩＥＤＭ９４，Ｔｅｃｈ．Ｄｉｇ．ｐ．８
０９）に発表されたものである。このＳＯＩＭＯＳＦＥ
Ｔでは、同図に示されているように、ＳＯＩ層とゲート
電極とを配線Ｈで接続することによって、ゲート電極と
ＳＯＩ層内との両方に入力信号を印加するものである。
ＳＯＩＭＯＳＦＥＴの低電圧下における高速動作を目的
として、ＳＯＩ層内に入力信号を印加する例が報告され
ている。これは、アサデラギらによりアイ・イー・ディ
ー・エム・テクニカルダイジェスト（Ｆ．Ａｓｓａｄｅ
ｒａｇｈｉ，ＩＥＤＭ９４，Ｔｅｃｈ．Ｄｉｇ．ｐ．８
０９）に発表されたものである。このＳＯＩＭＯＳＦＥ
Ｔでは、同図に示されているように、ＳＯＩ層とゲート
電極とを配線Ｈで接続することによって、ゲート電極と
ＳＯＩ層内との両方に入力信号を印加するものである。
【０００５】
【発明が解決しようとする課題】第１の課題は、ＳＯＩ
ＭＯＳＦＥＴにおける短チャネル効果である。
ＭＯＳＦＥＴにおける短チャネル効果である。
【０００６】最初に短チャネル効果とゲート酸化膜厚の
関係に関わる課題を述べる。
関係に関わる課題を述べる。
【０００７】電界効果型トランジスタ（ＦＥＴ）を微細
化し、チャネル長が短くなると、短チャネル効果により
特性が劣化する。これはソース・ドレイン領域からの二
次元的な電界の影響により、しきい値電圧が低下し、又
はサブスレッショルド電流の急峻性が失われるものであ
る。
化し、チャネル長が短くなると、短チャネル効果により
特性が劣化する。これはソース・ドレイン領域からの二
次元的な電界の影響により、しきい値電圧が低下し、又
はサブスレッショルド電流の急峻性が失われるものであ
る。
【０００８】これを解決する方法の一つとしてゲート酸
化膜を薄くする方法が挙げられる。すなわち、ゲート酸
化膜を薄くして、ゲート―チャネル間の容量ＣCGの値を
増すと、ゲート電極―チャネル間の静電気的な容量結合
が増す。その結果ゲート電極によるチャネル領域の制御
性が高まるので、短チャネル効果が改善されるものであ
る。しかしゲート酸化膜を薄くする場合、その形成方法
が困難になることに加え、絶縁性、経時変化に対する信
頼性等の品質を確保することも困難になる。
化膜を薄くする方法が挙げられる。すなわち、ゲート酸
化膜を薄くして、ゲート―チャネル間の容量ＣCGの値を
増すと、ゲート電極―チャネル間の静電気的な容量結合
が増す。その結果ゲート電極によるチャネル領域の制御
性が高まるので、短チャネル効果が改善されるものであ
る。しかしゲート酸化膜を薄くする場合、その形成方法
が困難になることに加え、絶縁性、経時変化に対する信
頼性等の品質を確保することも困難になる。
【０００９】したがって、トランジスタの微細化のため
には、形成方法や品質の確保が困難な薄いゲート酸化膜
を用いずに、ゲート―チャネル間の容量ＣCGの値を増加
させる手段が要求される。
には、形成方法や品質の確保が困難な薄いゲート酸化膜
を用いずに、ゲート―チャネル間の容量ＣCGの値を増加
させる手段が要求される。
【００１０】次に、短チャネル効果の不純物濃度依存性
に関わる課題を述べる。
に関わる課題を述べる。
【００１１】短チャネル効果を抑制する方法として、基
板不純物濃度を上昇させる方法を挙げることができる。
これは以下の原理による。すなわち、不純物濃度が上昇
すると、図４１に示されているように、空乏化領域１０
９の幅が狭くなり、中性領域１０７とソース・ドレイン
領域１０５とが近づく。このため、ソース・ドレイン領
域１０５からの電界のうち、中性領域１０７で終端され
る成分が増加し、ソース・ドレイン領域１０５からの二
次元的な電界による特性劣化が抑制されるものである。
板不純物濃度を上昇させる方法を挙げることができる。
これは以下の原理による。すなわち、不純物濃度が上昇
すると、図４１に示されているように、空乏化領域１０
９の幅が狭くなり、中性領域１０７とソース・ドレイン
領域１０５とが近づく。このため、ソース・ドレイン領
域１０５からの電界のうち、中性領域１０７で終端され
る成分が増加し、ソース・ドレイン領域１０５からの二
次元的な電界による特性劣化が抑制されるものである。
【００１２】しかし、その一方で基板不純物濃度はしき
い値の調整にも用いられる。このため、図４１に示され
ているように、基板不純物濃度を上昇させるとしきい値
が変動する。すなわち、しきい値の設定（矢印ＹS ）と
短チャネル効果の抑制（矢印ＹT ）とは互いに依存し、
両立しない。したがって、基板不純物濃度としきい値と
を独立して制御することは、従来の電界効果型トランジ
スタでは困難である。なお、同図中の矢印ＹC はチャネ
ルの制御を示している。
い値の調整にも用いられる。このため、図４１に示され
ているように、基板不純物濃度を上昇させるとしきい値
が変動する。すなわち、しきい値の設定（矢印ＹS ）と
短チャネル効果の抑制（矢印ＹT ）とは互いに依存し、
両立しない。したがって、基板不純物濃度としきい値と
を独立して制御することは、従来の電界効果型トランジ
スタでは困難である。なお、同図中の矢印ＹC はチャネ
ルの制御を示している。
【００１３】また、一般にチャネルの制御性はゲート―
チャネル間の容量ＣCGの値が大きく、チャネル―基板間
の容量ＣCBの値が小さい場合に良好となる。これについ
て、図３９を再び参照して説明する。チャネルの電位は
直列に接続された二つの容量、ゲート―チャネル間容量
ＣCG及びチャネル―基板間容量ＣCBによる電位分割によ
り決まる。ここで容量ＣCGの値の容量ＣCBの値に対する
比が大きくなると、チャネルの電位とゲート電極の電位
との差が小さくなる。その結果、チャネル電位のゲート
電位に対する追従性が良くなるため、ゲート電極による
チャネルの制御性が改善される。
チャネル間の容量ＣCGの値が大きく、チャネル―基板間
の容量ＣCBの値が小さい場合に良好となる。これについ
て、図３９を再び参照して説明する。チャネルの電位は
直列に接続された二つの容量、ゲート―チャネル間容量
ＣCG及びチャネル―基板間容量ＣCBによる電位分割によ
り決まる。ここで容量ＣCGの値の容量ＣCBの値に対する
比が大きくなると、チャネルの電位とゲート電極の電位
との差が小さくなる。その結果、チャネル電位のゲート
電位に対する追従性が良くなるため、ゲート電極による
チャネルの制御性が改善される。
【００１４】通常の電界効果型トランジスタにおいて、
短チャネル効果を抑制するために基板不純物濃度を上昇
させた場合、ゲート―チャネル間の容量ＣCGの値は変化
しないが、チャネル―基板間の容量ＣCBの値が増加す
る。このため、ゲートのチャネルに対する制御性が劣化
し、Ｓファクタ（サブスレッショルド電流を一桁変化さ
せるのに要するゲート電圧の変化分）が劣化する。した
がって、トランジスタの微細化のためには、しきい値や
チャネル―基板間の容量に影響を与えずに、不純物濃度
を上昇させる手法が求められる。
短チャネル効果を抑制するために基板不純物濃度を上昇
させた場合、ゲート―チャネル間の容量ＣCGの値は変化
しないが、チャネル―基板間の容量ＣCBの値が増加す
る。このため、ゲートのチャネルに対する制御性が劣化
し、Ｓファクタ（サブスレッショルド電流を一桁変化さ
せるのに要するゲート電圧の変化分）が劣化する。した
がって、トランジスタの微細化のためには、しきい値や
チャネル―基板間の容量に影響を与えずに、不純物濃度
を上昇させる手法が求められる。
【００１５】これらの課題は、図３９に示されている従
来のトランジスタ素子においても同様である。
来のトランジスタ素子においても同様である。
【００１６】第２の課題は、ＳＯＩＭＯＳＦＥＴにおけ
る基板浮遊効果である。これは第一導電型のＳＯＩＭＯ
ＳＦＥＴにおいて、ＳＯＩ層下部に埋込み酸化膜１０２
が存在するために、第２導電型キャリアが基板側に、あ
るいは基板側から流入できないために発生する異常動作
である。低電圧下で動作する部分空乏化型のＳＯＩＭＯ
ＳＦＥＴにおいては、特にバイアス条件が変化した場合
に中性領域の幅が変化し、それに伴い余剰又は不足する
正孔が、それぞれ基板側へ排出又は基板側から供給され
ないために生じる過渡的な異常動作や、チャネル幅方向
に入射したα線により、半導体を構成する原子が電離さ
れることにより生ずる第２導電型キャアリアが排出され
ないために発生する異常動作が問題となる。
る基板浮遊効果である。これは第一導電型のＳＯＩＭＯ
ＳＦＥＴにおいて、ＳＯＩ層下部に埋込み酸化膜１０２
が存在するために、第２導電型キャリアが基板側に、あ
るいは基板側から流入できないために発生する異常動作
である。低電圧下で動作する部分空乏化型のＳＯＩＭＯ
ＳＦＥＴにおいては、特にバイアス条件が変化した場合
に中性領域の幅が変化し、それに伴い余剰又は不足する
正孔が、それぞれ基板側へ排出又は基板側から供給され
ないために生じる過渡的な異常動作や、チャネル幅方向
に入射したα線により、半導体を構成する原子が電離さ
れることにより生ずる第２導電型キャアリアが排出され
ないために発生する異常動作が問題となる。
【００１７】したがって、ＳＯＩトランジスタの安定動
作には、正孔の供給及び排出を速やかに行える構造が必
要となる。
作には、正孔の供給及び排出を速やかに行える構造が必
要となる。
【００１８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は寄生容量が小
さいこと、基板バイアス効果が小さいこと等、ＳＯＩＭ
ＯＳＦＥＴの長所を持ち、かつこの素子の欠点である基
板浮遊効果や、この素子を微細化した場合に問題となる
短チャネル効果を抑制でき、低い電源電圧で動作可能な
トランジスタ素子及びその製造方法を提供することであ
る。
るためになされたものであり、その目的は寄生容量が小
さいこと、基板バイアス効果が小さいこと等、ＳＯＩＭ
ＯＳＦＥＴの長所を持ち、かつこの素子の欠点である基
板浮遊効果や、この素子を微細化した場合に問題となる
短チャネル効果を抑制でき、低い電源電圧で動作可能な
トランジスタ素子及びその製造方法を提供することであ
る。
【００１９】
【課題を解決するための手段】本発明によるトランジス
タ素子は、絶縁体層と、 所定の不純物濃度を有する不純
物低濃度領域と、自層の下部界面まで達するように設け
られかつ前記不純物低濃度領域よりも不純物濃度が高い
第１及び第２の第１導電型不純物高濃度層とを含み前記
絶縁体層上に設けられた半導体層と、 前記絶縁体層下部
に設けられた下部ゲート電極と、 前記不純物低濃度領域
の上部に設けられ第２導電型不純物を所定濃度で導入し
た上部ゲート電極と、を含むことを特徴とする。
タ素子は、絶縁体層と、 所定の不純物濃度を有する不純
物低濃度領域と、自層の下部界面まで達するように設け
られかつ前記不純物低濃度領域よりも不純物濃度が高い
第１及び第２の第１導電型不純物高濃度層とを含み前記
絶縁体層上に設けられた半導体層と、 前記絶縁体層下部
に設けられた下部ゲート電極と、 前記不純物低濃度領域
の上部に設けられ第２導電型不純物を所定濃度で導入し
た上部ゲート電極と、を含むことを特徴とする。
【００２０】本発明によるトランジスタ素子の製造方法
は、絶縁体層と、 所定の不純物濃度を有する不純物低濃
度領域と、自層の下部界面まで達するように設けられか
つ前記不純物低濃度領域よりも不純物濃度が高い第１及
び第２の第１導電型不純物高濃度層とを含み前記絶縁体
層上に設けられた半導体層と、 前記絶縁体層下部に設け
られた下部ゲート電極と、 前記不純物低濃度領域の上部
に設けられ第２導電型不純物を所定濃度で導入した上部
ゲート電極と、 を含むトランジスタ素子の製造方法であ
って、 前記絶縁体層上の前記半導体層上にマスクパター
ンを設けるステップと、この設けたパターンをマスクに
前記半導体層をエッチングして薄膜化するステップと、
この薄膜化された領域に前記第２導電型不純物を導入し
て前記上部ゲート電極を設けるステップと、前記パター
ンによりマスクされた領域に前記第１及び第２の第１導
電型不純物高濃度層を設けるステップと、前記上部ゲー
ト電極並びに前記第１及び第２導電型不純物高濃度層に
配線端子を接続するステップとを含むことを特徴とす
る。
は、絶縁体層と、 所定の不純物濃度を有する不純物低濃
度領域と、自層の下部界面まで達するように設けられか
つ前記不純物低濃度領域よりも不純物濃度が高い第１及
び第２の第１導電型不純物高濃度層とを含み前記絶縁体
層上に設けられた半導体層と、 前記絶縁体層下部に設け
られた下部ゲート電極と、 前記不純物低濃度領域の上部
に設けられ第２導電型不純物を所定濃度で導入した上部
ゲート電極と、 を含むトランジスタ素子の製造方法であ
って、 前記絶縁体層上の前記半導体層上にマスクパター
ンを設けるステップと、この設けたパターンをマスクに
前記半導体層をエッチングして薄膜化するステップと、
この薄膜化された領域に前記第２導電型不純物を導入し
て前記上部ゲート電極を設けるステップと、前記パター
ンによりマスクされた領域に前記第１及び第２の第１導
電型不純物高濃度層を設けるステップと、前記上部ゲー
ト電極並びに前記第１及び第２導電型不純物高濃度層に
配線端子を接続するステップとを含むことを特徴とす
る。
【００２１】
【発明の実施の形態】本発明の作用は以下の通りであ
る。
る。
【００２２】絶縁体層上（後述する図１中の符号２）
に、半導体活性層（後述する図１中の符号３）を設け
る。この半導体活性層は、第１導電型不純物高濃度拡散
層（後述する図１中の符号５）、不純物低濃度領域（後
述する図１中の符号４）、第１導電型不純物高濃度拡散
層（後述する図１中の符号５）を、この順に横方向に接
続したものとする。そして、不純物低濃度領域の垂直上
方に、第２導電型不純物高濃度領域である半導体層から
なる上部ゲート電極（後述する図１中の符号６）を形成
する。絶縁体層の下部には、金属、金属シリサイド等の
導電体、又は半導体よりなる下部ゲート電極（後述する
図１中の符号１）を形成する。
に、半導体活性層（後述する図１中の符号３）を設け
る。この半導体活性層は、第１導電型不純物高濃度拡散
層（後述する図１中の符号５）、不純物低濃度領域（後
述する図１中の符号４）、第１導電型不純物高濃度拡散
層（後述する図１中の符号５）を、この順に横方向に接
続したものとする。そして、不純物低濃度領域の垂直上
方に、第２導電型不純物高濃度領域である半導体層から
なる上部ゲート電極（後述する図１中の符号６）を形成
する。絶縁体層の下部には、金属、金属シリサイド等の
導電体、又は半導体よりなる下部ゲート電極（後述する
図１中の符号１）を形成する。
【００２３】第１導電型がｎ型である場合には下部電極
に正の電位を印加し、上記第１導電型がｐ型である場合
には下部電極に負の電位を印加する。上部ゲート電極に
入力信号を印加し、第１導電型不純物高濃度拡散層の一
方又はこれに接続される素子から出力信号を得る。
に正の電位を印加し、上記第１導電型がｐ型である場合
には下部電極に負の電位を印加する。上部ゲート電極に
入力信号を印加し、第１導電型不純物高濃度拡散層の一
方又はこれに接続される素子から出力信号を得る。
【００２４】また、上部ゲート電極の少なくとも一部
を、金属、金属シリサイド等、第２導電型不純物高濃度
半導体とは異なる材料（後述する図５中の符号１０）で
形成する。
を、金属、金属シリサイド等、第２導電型不純物高濃度
半導体とは異なる材料（後述する図５中の符号１０）で
形成する。
【００２５】さらにまた、半導体層下部の絶縁体層中
に、その第１導電型がｎ型である場合には正の電荷（後
述する図６中の「＋」）を導入し、上記第１導電型がｐ
型である場合には負の電荷を導入する。あるいは、半導
体層下部の絶縁体中に強誘電体材料（後述する図７中の
強誘電体材料１１）を埋込み、その界面に分極電荷を発
生させることにより上記電荷を半導体層の下部に導入す
る（図７中の「＋」及び「−」）。これにより、下部ゲ
ート電極を省略することもできる。
に、その第１導電型がｎ型である場合には正の電荷（後
述する図６中の「＋」）を導入し、上記第１導電型がｐ
型である場合には負の電荷を導入する。あるいは、半導
体層下部の絶縁体中に強誘電体材料（後述する図７中の
強誘電体材料１１）を埋込み、その界面に分極電荷を発
生させることにより上記電荷を半導体層の下部に導入す
る（図７中の「＋」及び「−」）。これにより、下部ゲ
ート電極を省略することもできる。
【００２６】一方、不純物低濃度領域のうち、その下部
に位置する一部の領域（後述する図１１中の真性領域
８）を、不純物低濃度領域中の他の領域よりも、バンド
ギャップの狭い材料により形成する。
に位置する一部の領域（後述する図１１中の真性領域
８）を、不純物低濃度領域中の他の領域よりも、バンド
ギャップの狭い材料により形成する。
【００２７】また、不純物低濃度領域を素子領域端より
も外側に延長し、さらにその外側に該不純物低濃度領域
より第２導電型の不純物濃度が高い領域を設ける（後述
する図２９中における半導体層の延長部５０）。
も外側に延長し、さらにその外側に該不純物低濃度領域
より第２導電型の不純物濃度が高い領域を設ける（後述
する図２９中における半導体層の延長部５０）。
【００２８】さらにまた、絶縁体上の半導体層上にエッ
チングに対するマスクとなる材料のパターンを形成し
（後述する図１８等における酸化膜３６）、このパター
ンをマスクにして、半導体層をエッチングにより薄膜化
する。この薄膜化した領域に第１導電型不純物を高濃度
に拡散又はイオン注入することにより第１導電型不純物
高濃度拡散層を設ける。そのパターンによるマスク効果
によりエッチングされなかった領域には、第２導電型不
純物高濃度拡散層を設け、第１及び第２導電型不純物高
濃度拡散層に配線を接続し、第２導電型不純物高濃度拡
散層に接続する配線を入力端子とする。
チングに対するマスクとなる材料のパターンを形成し
（後述する図１８等における酸化膜３６）、このパター
ンをマスクにして、半導体層をエッチングにより薄膜化
する。この薄膜化した領域に第１導電型不純物を高濃度
に拡散又はイオン注入することにより第１導電型不純物
高濃度拡散層を設ける。そのパターンによるマスク効果
によりエッチングされなかった領域には、第２導電型不
純物高濃度拡散層を設け、第１及び第２導電型不純物高
濃度拡散層に配線を接続し、第２導電型不純物高濃度拡
散層に接続する配線を入力端子とする。
【００２９】以下、本トランジスタの動作原理につい
て、ｎチャネルトランジスタの場合を例に述べる。ｐチ
ャネルトランジスタの場合は以下の極性をすべて逆にし
た場合が当てはまる。
て、ｎチャネルトランジスタの場合を例に述べる。ｐチ
ャネルトランジスタの場合は以下の極性をすべて逆にし
た場合が当てはまる。
【００３０】下部ゲートに正の電圧を印加すると、ｐ型
領域の下部に、電子が流れるチャネルとなる反転層が形
成される。ここで、上部ゲート電極に入力される信号の
電圧が、ある電圧レベル（しきい値電圧Ｖth）である場
合に、反転層の形成と消失の遷移が起きるように、下部
ゲート１に与える電圧を設定する。しきい値電圧Ｖthの
値は、入力信号における高電圧レベルＶH と低電圧レベ
ルＶL との間の値か、あるいは低電圧レベルＶL よりも
低い値をとる。
領域の下部に、電子が流れるチャネルとなる反転層が形
成される。ここで、上部ゲート電極に入力される信号の
電圧が、ある電圧レベル（しきい値電圧Ｖth）である場
合に、反転層の形成と消失の遷移が起きるように、下部
ゲート１に与える電圧を設定する。しきい値電圧Ｖthの
値は、入力信号における高電圧レベルＶH と低電圧レベ
ルＶL との間の値か、あるいは低電圧レベルＶL よりも
低い値をとる。
【００３１】これにより、上部ゲート電極にしきい値電
圧より高い電圧が印加された場合には、ｐ型領域の下部
に反転層が形成されるためにトランジスタが導通する。
また、上部ゲート電極にしきい値電圧より低い電圧を印
加した場合には反転層が消失するため、トランジスタは
導通しない。従って、上部ゲート電極の入力信号を高電
圧レベルＶH と低電圧レベルＶL との間で変化させるこ
とにより、スイッチング又は増幅動作を行うことができ
る。
圧より高い電圧が印加された場合には、ｐ型領域の下部
に反転層が形成されるためにトランジスタが導通する。
また、上部ゲート電極にしきい値電圧より低い電圧を印
加した場合には反転層が消失するため、トランジスタは
導通しない。従って、上部ゲート電極の入力信号を高電
圧レベルＶH と低電圧レベルＶL との間で変化させるこ
とにより、スイッチング又は増幅動作を行うことができ
る。
【００３２】ここで、第１の課題に対する作用を述べ
る。
る。
【００３３】本発明のトランジスタ素子は、通常の電界
効果型トランジスタ（ＭＯＳＦＥＴ）と異なり、ゲート
酸化膜を介さずに、上部ゲート電極を直接第２導電型領
域に接触させる。ＭＯＳＦＥＴではゲート電極とチャネ
ルとの間にゲート酸化膜が介在するため、ゲート電極に
よるチャネル電位の制御性を高めるためには、ゲート酸
化膜を薄くする必要がある。これに対して本構造は上部
ゲート電極が空乏層を介してチャネルに隣接しており、
ゲートとチャネルの間に誘電率の低く静電容量が小さい
酸化膜が存在しない。この素子において、通常のＭＯＳ
ＦＥＴのゲート―チャネル間容量に相当するのは、中性
領域とチャネルとの間の容量となる（後述する図２中の
容量ＣCG）。ここで、ゲート電極とチャネルとの間には
誘電率の高い半導体層があるため、ゲート―チャネル間
容量の値が増加し、ゲートによるチャネルの制御性が高
まる。また、ゲート―チャネル間容量の値をより大きく
設定するためには、第２導電型領域の不純物濃度を上昇
させるか、第２導電型領域下部の低濃度領域（後述する
図１１中の真性領域８）を薄くするだけで良く、薄いゲ
ート酸化膜を形成する必要がない。
効果型トランジスタ（ＭＯＳＦＥＴ）と異なり、ゲート
酸化膜を介さずに、上部ゲート電極を直接第２導電型領
域に接触させる。ＭＯＳＦＥＴではゲート電極とチャネ
ルとの間にゲート酸化膜が介在するため、ゲート電極に
よるチャネル電位の制御性を高めるためには、ゲート酸
化膜を薄くする必要がある。これに対して本構造は上部
ゲート電極が空乏層を介してチャネルに隣接しており、
ゲートとチャネルの間に誘電率の低く静電容量が小さい
酸化膜が存在しない。この素子において、通常のＭＯＳ
ＦＥＴのゲート―チャネル間容量に相当するのは、中性
領域とチャネルとの間の容量となる（後述する図２中の
容量ＣCG）。ここで、ゲート電極とチャネルとの間には
誘電率の高い半導体層があるため、ゲート―チャネル間
容量の値が増加し、ゲートによるチャネルの制御性が高
まる。また、ゲート―チャネル間容量の値をより大きく
設定するためには、第２導電型領域の不純物濃度を上昇
させるか、第２導電型領域下部の低濃度領域（後述する
図１１中の真性領域８）を薄くするだけで良く、薄いゲ
ート酸化膜を形成する必要がない。
【００３４】また、本発明のトランジスタ素子では、短
チャネル効果の抑制のために上部ゲート電極に隣接する
第２導電型領域の不純物濃度を上昇させると、その内部
の中性領域とチャネルとの間の容量の値が増加する。
チャネル効果の抑制のために上部ゲート電極に隣接する
第２導電型領域の不純物濃度を上昇させると、その内部
の中性領域とチャネルとの間の容量の値が増加する。
【００３５】次に、第２の課題に関する作用を述べる。
本発明のトランジスタ素子では、中性領域（ｐ型領域４
の上部に形成される）に上部から第２導電型不純物高濃
度拡散層（ｐ ＋領域よりなる上部ゲート電極）が接続さ
れているか、第２導電型不純物高濃度拡散層自体がＳＯ
Ｉ層中の中性領域としての役割を持つ。このため、第２
導電型不純物高濃度拡散層を通して第２導電型キャリア
の流入、排出が速やかに行われるため、基板浮遊効果が
発生しない。
本発明のトランジスタ素子では、中性領域（ｐ型領域４
の上部に形成される）に上部から第２導電型不純物高濃
度拡散層（ｐ ＋領域よりなる上部ゲート電極）が接続さ
れているか、第２導電型不純物高濃度拡散層自体がＳＯ
Ｉ層中の中性領域としての役割を持つ。このため、第２
導電型不純物高濃度拡散層を通して第２導電型キャリア
の流入、排出が速やかに行われるため、基板浮遊効果が
発生しない。
【００３６】また、上部ゲート電極の上部や側面に抵抗
の低い金属や金属シリサイドを接触させることで、上部
ゲート電極のチャネル幅方向の抵抗を低減できる。金属
層を上部ゲートの上面だけでなく、その側面にも接触さ
せることにより、上部ゲートを構成する半導体と、金属
層間の接触抵抗を低減できる。
の低い金属や金属シリサイドを接触させることで、上部
ゲート電極のチャネル幅方向の抵抗を低減できる。金属
層を上部ゲートの上面だけでなく、その側面にも接触さ
せることにより、上部ゲートを構成する半導体と、金属
層間の接触抵抗を低減できる。
【００３７】さらにまた、上部ゲート電極のうち、低濃
度不純物領域に接触する少なくとも一部分を金属で構成
することにより、上部ゲート電極と半導体層との間にシ
ョットキー接触が得られるので、上部ゲートから半導体
層に流入するリーク電流を低減できる。
度不純物領域に接触する少なくとも一部分を金属で構成
することにより、上部ゲート電極と半導体層との間にシ
ョットキー接触が得られるので、上部ゲートから半導体
層に流入するリーク電流を低減できる。
【００３８】一方、半導体下部の絶縁層中に電荷を導入
すると（後述する図６参照）、これらの電荷による電界
が、下部ゲートによる電界と同じ役割をするため、下部
ゲートに印加する電圧を低減することができる。あるい
は下部ゲートを省略することができる。
すると（後述する図６参照）、これらの電荷による電界
が、下部ゲートによる電界と同じ役割をするため、下部
ゲートに印加する電圧を低減することができる。あるい
は下部ゲートを省略することができる。
【００３９】また、半導体下部の絶縁層中に強誘電体よ
りなる層を設けることにより（後述する図７参照）、強
誘電体の界面に分極電荷を発生させると、分極電荷から
の電界に下部ゲートによる電界と同じ役割を持たせるこ
とができる。
りなる層を設けることにより（後述する図７参照）、強
誘電体の界面に分極電荷を発生させると、分極電荷から
の電界に下部ゲートによる電界と同じ役割を持たせるこ
とができる。
【００４０】さらにまた、バンドギャップの狭い材料を
低濃度領域（後述する図９の符号１４）の下部に設ける
（後述する図９の符号１３）ことにより、チャネルにお
けるキャリア濃度を上昇させることができる。狭バンド
ギャップ材料であるゲルマニウムは正孔の移動度が大き
いので、ｎチャネルトランジスタに図１の構造、ｐチャ
ネルトランジスタに後述する図９の構造を用いて、ＣＭ
ＯＳ回路のＭＯＳＦＥＴを置き換えると、高速な回路動
作が可能になる。
低濃度領域（後述する図９の符号１４）の下部に設ける
（後述する図９の符号１３）ことにより、チャネルにお
けるキャリア濃度を上昇させることができる。狭バンド
ギャップ材料であるゲルマニウムは正孔の移動度が大き
いので、ｎチャネルトランジスタに図１の構造、ｐチャ
ネルトランジスタに後述する図９の構造を用いて、ＣＭ
ＯＳ回路のＭＯＳＦＥＴを置き換えると、高速な回路動
作が可能になる。
【００４１】ここで、下部ゲートの一部を浮遊ゲートと
して、下部ゲートから分離し、浮遊ゲートに下部ゲート
から酸化膜を通して電荷を注入／排出する。浮遊ゲート
に正の電荷を注入すると、図１の構造において下部ゲー
トに正の電荷を印加した場合と同じ効果が得られる。そ
して、浮遊ゲートの正電荷を排出するか、浮遊ゲートに
負の電荷を注入すると、トランジスタのしきい値が上昇
する。各時点においてＬＳＩ中で動作させる必要のない
回路ブロックのしきい値をこの方法により上昇させる
と、オフ状態においてトランジスタに流れるリーク電流
を低減できるので、消費電力を低減できる。
して、下部ゲートから分離し、浮遊ゲートに下部ゲート
から酸化膜を通して電荷を注入／排出する。浮遊ゲート
に正の電荷を注入すると、図１の構造において下部ゲー
トに正の電荷を印加した場合と同じ効果が得られる。そ
して、浮遊ゲートの正電荷を排出するか、浮遊ゲートに
負の電荷を注入すると、トランジスタのしきい値が上昇
する。各時点においてＬＳＩ中で動作させる必要のない
回路ブロックのしきい値をこの方法により上昇させる
と、オフ状態においてトランジスタに流れるリーク電流
を低減できるので、消費電力を低減できる。
【００４２】さらにまた、同様に図１の構造における下
部ゲートの電圧や、図７における分極電荷を制御するこ
とにより、トランジスタのしきい値を変化させ、同様に
オフ状態においてトランジスタに流れるリーク電流を低
減し、消費電力を低減することができる。
部ゲートの電圧や、図７における分極電荷を制御するこ
とにより、トランジスタのしきい値を変化させ、同様に
オフ状態においてトランジスタに流れるリーク電流を低
減し、消費電力を低減することができる。
【００４３】そして、第１導電型のチャネルが形成され
る部分を第２導電型不純物濃度、あるいは、その付近の
不純物濃度を、第２導電型の他の領域や上部ゲート電極
を構成する第２導電型高濃度不純物拡散層よりも低くす
るか、この部分を真性領域により構成すると（後述する
図４、図１１参照）、チャネル領域の不純物散乱が減る
ので電流値が増加すると共に、第２導電型領域とソース
・ドレイン領域との間の寄生容量を低減できる。
る部分を第２導電型不純物濃度、あるいは、その付近の
不純物濃度を、第２導電型の他の領域や上部ゲート電極
を構成する第２導電型高濃度不純物拡散層よりも低くす
るか、この部分を真性領域により構成すると（後述する
図４、図１１参照）、チャネル領域の不純物散乱が減る
ので電流値が増加すると共に、第２導電型領域とソース
・ドレイン領域との間の寄生容量を低減できる。
【００４４】また、本発明では第２導電型高濃度不純物
拡散層と第１導電型高濃度不純物拡散層を、横方向（例
えば、図１）あるいは縦方向（例えば、図５）に分離す
るので、これらが接触することによってバンド間トンネ
ルによりリーク電流が発生することを防ぐことができ
る。上部ゲート電極とソース・ドレイン領域とを、横方
向（例えば、図１）あるいは縦方向（例えば、図５）に
分離するので、上部ゲート電極とソース・ドレイン領域
との間の容量（寄生容量となるフリンジ容量）を低減す
ることができる。このような寄生容量が減ると、素子を
高速に動作させることができる。
拡散層と第１導電型高濃度不純物拡散層を、横方向（例
えば、図１）あるいは縦方向（例えば、図５）に分離す
るので、これらが接触することによってバンド間トンネ
ルによりリーク電流が発生することを防ぐことができ
る。上部ゲート電極とソース・ドレイン領域とを、横方
向（例えば、図１）あるいは縦方向（例えば、図５）に
分離するので、上部ゲート電極とソース・ドレイン領域
との間の容量（寄生容量となるフリンジ容量）を低減す
ることができる。このような寄生容量が減ると、素子を
高速に動作させることができる。
【００４５】本発明のトランジスタはシリコン材料に適
用できるため、従来のシリコンＬＳＩの製造装置、製造
プロセスを用いて、製造することができる。
用できるため、従来のシリコンＬＳＩの製造装置、製造
プロセスを用いて、製造することができる。
【００４６】また、上部ゲート電極を通常のＭＯＳＦＥ
Ｔにおけるゲート電極とみなして、回路中のＭＯＳＦＥ
Ｔを本発明のトランジスタにより置換えることにより、
ＭＯＳＦＥＴにより構成される通常の回路、たとえばＣ
ＭＯＳ回路を、本発明のトランジスタにより構成でき
る。
Ｔにおけるゲート電極とみなして、回路中のＭＯＳＦＥ
Ｔを本発明のトランジスタにより置換えることにより、
ＭＯＳＦＥＴにより構成される通常の回路、たとえばＣ
ＭＯＳ回路を、本発明のトランジスタにより構成でき
る。
【００４７】さらにまた、低不純物濃度領域を素子領域
端よりも外側に延長し、さらにその外側に該低不純物濃
度領域より第２導電型の不純物濃度が高い領域を設ける
（図２９における延長部５０）。これにより、オフ状態
において下部ゲートによって素子領域端（チャネル幅方
向のチャネルの端）が反転され、リーク電流が流れるこ
とを防ぐことができる。第２導電型の不純物濃度が高い
領域では反転層が形成されにくいため、この領域を素子
領域端に設けることにより、ＯＦＦ状態においても反転
もしくは弱反転が起きやすい素子領域端において反転も
しくは弱反転によりリーク電流が流れることを抑制でき
る。
端よりも外側に延長し、さらにその外側に該低不純物濃
度領域より第２導電型の不純物濃度が高い領域を設ける
（図２９における延長部５０）。これにより、オフ状態
において下部ゲートによって素子領域端（チャネル幅方
向のチャネルの端）が反転され、リーク電流が流れるこ
とを防ぐことができる。第２導電型の不純物濃度が高い
領域では反転層が形成されにくいため、この領域を素子
領域端に設けることにより、ＯＦＦ状態においても反転
もしくは弱反転が起きやすい素子領域端において反転も
しくは弱反転によりリーク電流が流れることを抑制でき
る。
【００４８】そして、第２導電型の不純物濃度が高い領
域をソース・ドレイン領域よりも外側に設けることによ
り、第２導電型層とソース・ドレイン領域間の容量が増
すのを抑制すると共に、高不純物濃度の第２導電型層と
ソース・ドレイン領域との間にバンド間トンネルによる
リーク電流が流れることを抑制することができる。
域をソース・ドレイン領域よりも外側に設けることによ
り、第２導電型層とソース・ドレイン領域間の容量が増
すのを抑制すると共に、高不純物濃度の第２導電型層と
ソース・ドレイン領域との間にバンド間トンネルによる
リーク電流が流れることを抑制することができる。
【００４９】また、絶縁体上の半導体層上にエッチング
に対するマスクとなる材料のパターンを形成し、該パタ
ーンをマスクに半導体層をエッチングにより薄膜化し、
薄膜化した領域に第１導電型不純物を高濃度に拡散又は
イオン注入することにより第１導電型不純物高濃度拡散
層を設け、該パターンによるマスク効果によりエッチン
グされなかった領域には、第２導電型不純物高濃度拡散
層を設け、第１及び第２導電型不純物高濃度拡散層に配
線を接続し、第２導電型不純物高濃度拡散層に接続する
配線を入力端子とすることにより、凸型の半導体からな
る構造を有し、上記の作用を持つトランジスタを製造す
ることができる。
に対するマスクとなる材料のパターンを形成し、該パタ
ーンをマスクに半導体層をエッチングにより薄膜化し、
薄膜化した領域に第１導電型不純物を高濃度に拡散又は
イオン注入することにより第１導電型不純物高濃度拡散
層を設け、該パターンによるマスク効果によりエッチン
グされなかった領域には、第２導電型不純物高濃度拡散
層を設け、第１及び第２導電型不純物高濃度拡散層に配
線を接続し、第２導電型不純物高濃度拡散層に接続する
配線を入力端子とすることにより、凸型の半導体からな
る構造を有し、上記の作用を持つトランジスタを製造す
ることができる。
【００５０】次に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００５１】図１は本発明によるトランジスタ素子の第
１の実施例の構成を示す断面図である。図において、本
発明の第１の実施例によるトランジスタ素子は、絶縁体
層である埋込み酸化膜２上に、半導体よりなる半導体活
性層３が形成されている。この半導体活性層３は、不純
物低濃度領域であるｐ型領域４と、このｐ型領域４を挟
んで両側に設けられ半導体よりなる第１導電型不純物高
濃度拡散層であるソース・ドレイン領域５とを含んで構
成されている。
１の実施例の構成を示す断面図である。図において、本
発明の第１の実施例によるトランジスタ素子は、絶縁体
層である埋込み酸化膜２上に、半導体よりなる半導体活
性層３が形成されている。この半導体活性層３は、不純
物低濃度領域であるｐ型領域４と、このｐ型領域４を挟
んで両側に設けられ半導体よりなる第１導電型不純物高
濃度拡散層であるソース・ドレイン領域５とを含んで構
成されている。
【００５２】さらに、不純物低濃度領域であるｐ型領域
４の垂直上方には、第２導電型不純物高濃度領域である
半導体層により形成される上部ゲート電極６が形成され
ている。そして、絶縁体層である埋込み酸化膜２の下部
には、金属、金属シリサイド等の導電体、又は半導体よ
りなる下部ゲート電極１が形成されている。
４の垂直上方には、第２導電型不純物高濃度領域である
半導体層により形成される上部ゲート電極６が形成され
ている。そして、絶縁体層である埋込み酸化膜２の下部
には、金属、金属シリサイド等の導電体、又は半導体よ
りなる下部ゲート電極１が形成されている。
【００５３】ここで、上記の第１導電型がｎ型である場
合には下部電極に正の電位、上記第１導電型がｐ型であ
る場合には下部電極に負の電位を印加し、上部ゲート電
極に入力信号を印加し、第１導電型不純物高濃度拡散層
の一方又はこれに接続される素子から出力信号を得る。
合には下部電極に正の電位、上記第１導電型がｐ型であ
る場合には下部電極に負の電位を印加し、上部ゲート電
極に入力信号を印加し、第１導電型不純物高濃度拡散層
の一方又はこれに接続される素子から出力信号を得る。
【００５４】このトランジスタ素子は、以下の手順によ
って形成することができる。まず、リン（Ｐ）を１×１
０ １８ ［ｃｍ−３］導入したｎ型のシリコン基板よりな
る下部ゲート１上に厚さ１００［ｎｍ］の埋込み酸化膜
２を介して厚さ１０［ｎｍ］の単結晶シリコンよりなる
ＳＯＩ層３を設ける。ＳＯＩ層３の中央部には、ほう素
を１×１０ １８ ［ｃｍ−３］導入したｐ型領域４を幅１
００［ｎｍ］にわたり設ける。ｐ型領域４の両側には、
リンを１×１０ ２０ ［ｃｍ−３］導入したｎ＋領域より
なるソース・ドレイン領域５を設ける。ｐ型領域４の中
央部には８０［ｎｍ］にわたり、ｐ型領域４の上部に接
するように、高さ２００［ｎｍ］のｐ＋領域よりなる上
部ゲート電極６を設ける。
って形成することができる。まず、リン（Ｐ）を１×１
０ １８ ［ｃｍ−３］導入したｎ型のシリコン基板よりな
る下部ゲート１上に厚さ１００［ｎｍ］の埋込み酸化膜
２を介して厚さ１０［ｎｍ］の単結晶シリコンよりなる
ＳＯＩ層３を設ける。ＳＯＩ層３の中央部には、ほう素
を１×１０ １８ ［ｃｍ−３］導入したｐ型領域４を幅１
００［ｎｍ］にわたり設ける。ｐ型領域４の両側には、
リンを１×１０ ２０ ［ｃｍ−３］導入したｎ＋領域より
なるソース・ドレイン領域５を設ける。ｐ型領域４の中
央部には８０［ｎｍ］にわたり、ｐ型領域４の上部に接
するように、高さ２００［ｎｍ］のｐ＋領域よりなる上
部ゲート電極６を設ける。
【００５５】下部ゲート１には正の電圧を印加すること
により、ｐ型領域４の下部に反転層７が形成される。こ
こで、上部ゲート電極６に入力される信号の電圧が、高
電圧レベル（ＶH ）と低電圧レベル（ＶL ）との間のあ
る電圧、すなわちしきい値電圧（Ｖth）である場合に、
反転層の形成／消失が行われるように、下部ゲート１に
与える電圧を設定する。これにより、上部ゲート電極６
にしきい値電圧より高い電圧が印加された場合には、ｐ
型領域４の下部に反転層が形成されるためにトランジス
タが導通する。また上部ゲート電極６にしきい値電圧よ
り低い電圧を印加した場合には反転層が消失するため、
トランジスタには電流が導通しない。従って、上部ゲー
ト電極の入力信号を高電圧レベル（ＶH ）と低電圧レベ
ル（ＶL）との間で変化させることにより、スイッチン
グ又は増幅動作を行うことができる。高電圧レベルＶH
、低電圧レベルＶL 及び下部ゲートの印加電圧は、そ
れぞれ例えば、０．８［Ｖ］、０．０［Ｖ］、１５
［Ｖ］とする。
により、ｐ型領域４の下部に反転層７が形成される。こ
こで、上部ゲート電極６に入力される信号の電圧が、高
電圧レベル（ＶH ）と低電圧レベル（ＶL ）との間のあ
る電圧、すなわちしきい値電圧（Ｖth）である場合に、
反転層の形成／消失が行われるように、下部ゲート１に
与える電圧を設定する。これにより、上部ゲート電極６
にしきい値電圧より高い電圧が印加された場合には、ｐ
型領域４の下部に反転層が形成されるためにトランジス
タが導通する。また上部ゲート電極６にしきい値電圧よ
り低い電圧を印加した場合には反転層が消失するため、
トランジスタには電流が導通しない。従って、上部ゲー
ト電極の入力信号を高電圧レベル（ＶH ）と低電圧レベ
ル（ＶL）との間で変化させることにより、スイッチン
グ又は増幅動作を行うことができる。高電圧レベルＶH
、低電圧レベルＶL 及び下部ゲートの印加電圧は、そ
れぞれ例えば、０．８［Ｖ］、０．０［Ｖ］、１５
［Ｖ］とする。
【００５６】すなわち本実施例では、通常の電界効果型
トランジスタ（ＭＯＳＦＥＴ）と異なり、ゲート酸化膜
を介さずに、上部ゲート電極を直接第２導電型領域に接
触させる。これにより薄いゲート酸化膜を形成しなくと
もゲート―チャネル間容量ＣCGが増加し、ゲートによる
チャネルの制御性が増すのである。
トランジスタ（ＭＯＳＦＥＴ）と異なり、ゲート酸化膜
を介さずに、上部ゲート電極を直接第２導電型領域に接
触させる。これにより薄いゲート酸化膜を形成しなくと
もゲート―チャネル間容量ＣCGが増加し、ゲートによる
チャネルの制御性が増すのである。
【００５７】また、本実施例では、短チャネル効果の抑
制のために上部ゲート電極に隣接する第２導電型領域の
不純物濃度を上昇させると、その内部の中性領域とチャ
ネル間の容量が増加する。このため、短チャネル効果の
抑制のために基板不純物濃度を上昇させると、通常の電
界効果型トランジスタとは逆に、ゲート―チャネル間容
量ＣCGの値が増加し、ゲート電極によるチャネル領域の
制御性が改善される。
制のために上部ゲート電極に隣接する第２導電型領域の
不純物濃度を上昇させると、その内部の中性領域とチャ
ネル間の容量が増加する。このため、短チャネル効果の
抑制のために基板不純物濃度を上昇させると、通常の電
界効果型トランジスタとは逆に、ゲート―チャネル間容
量ＣCGの値が増加し、ゲート電極によるチャネル領域の
制御性が改善される。
【００５８】さらにまた、本実施例では、しきい値電圧
は下部ゲート電極により制御されるため、短チャネル効
果の抑制を目的とした基板不純物の高濃度化と、しきい
値の設定とが独立に行えるのである。従って、通常の電
界効果型トランジスタにおいて、しきい値電圧の設定と
短チャネル効果の抑制が、互いに悪影響を及ぼしあうと
いう問題、例えば短チャネル効果を抑制するために基板
不純物濃度を上昇させるとしきい値電圧が高くなりすぎ
るという問題、が解決される。
は下部ゲート電極により制御されるため、短チャネル効
果の抑制を目的とした基板不純物の高濃度化と、しきい
値の設定とが独立に行えるのである。従って、通常の電
界効果型トランジスタにおいて、しきい値電圧の設定と
短チャネル効果の抑制が、互いに悪影響を及ぼしあうと
いう問題、例えば短チャネル効果を抑制するために基板
不純物濃度を上昇させるとしきい値電圧が高くなりすぎ
るという問題、が解決される。
【００５９】そして、中性領域（ｐ型領域４の上部に形
成される）に上部から第２導電型不純物高濃度拡散層
（ｐ ＋領域よりなる上部ゲート電極６）が接続している
か、第２導電型不純物高濃度拡散層自体がＳＯＩ層中の
中性領域としての役割を持つため、第２導電型不純物高
濃度拡散層を通して第２導電型キャリアの流入、排出が
速やかに行われるため、基板浮遊効果が発生しない。
成される）に上部から第２導電型不純物高濃度拡散層
（ｐ ＋領域よりなる上部ゲート電極６）が接続している
か、第２導電型不純物高濃度拡散層自体がＳＯＩ層中の
中性領域としての役割を持つため、第２導電型不純物高
濃度拡散層を通して第２導電型キャリアの流入、排出が
速やかに行われるため、基板浮遊効果が発生しない。
【００６０】ここで、チャネル―下部ゲート間の容量は
不純物濃度に依存しない。図２に示されているように、
中性領域１０７とチャネルとの間の容量は、通常の電界
効果型トランジスタのゲート―チャネル間容量ＣCGに相
当し、チャネル―下部ゲート間の容量は通常のトランジ
スタのチャネル―基板間ＣCB容量に相当する。したがっ
て、本トランジスタ素子では、短チャネル効果の抑制の
ために基板不純物濃度を上昇させると、通常の電界効果
型トランジスタとは逆に、ゲート―チャネル間容量ＣCG
が増加することになり、ゲート電極によるチャネル領域
の制御性が改善されるのである。
不純物濃度に依存しない。図２に示されているように、
中性領域１０７とチャネルとの間の容量は、通常の電界
効果型トランジスタのゲート―チャネル間容量ＣCGに相
当し、チャネル―下部ゲート間の容量は通常のトランジ
スタのチャネル―基板間ＣCB容量に相当する。したがっ
て、本トランジスタ素子では、短チャネル効果の抑制の
ために基板不純物濃度を上昇させると、通常の電界効果
型トランジスタとは逆に、ゲート―チャネル間容量ＣCG
が増加することになり、ゲート電極によるチャネル領域
の制御性が改善されるのである。
【００６１】また、本トランジスタ素子では、しきい値
電圧は下部ゲート電極により制御されるため、短チャネ
ル効果の抑制を目的とした基板不純物の高濃度化と、し
きい値の設定が独立に行える。すなわち、基板不純物濃
度を短チャネル効果の抑制に充分な濃度にまず設定し、
次に必要なしきい値電圧が得られるように下部ゲート電
極の電位を設定すれば良い。ｎチャネルトランジスタを
例にとると、しきい値を上げる場合は下部ゲートの電位
を低下させ、しきい値を下げる場合は下部ゲートの電位
を上昇させれば良い。従って、しきい値電圧の設定と短
チャネル効果の抑制が、互いに悪影響を及ぼしあうとい
う問題、例えば短チャネル効果を抑制するために基板不
純物濃度を上昇させるとしきい値電圧が高くなりすぎる
という問題、が解決される。
電圧は下部ゲート電極により制御されるため、短チャネ
ル効果の抑制を目的とした基板不純物の高濃度化と、し
きい値の設定が独立に行える。すなわち、基板不純物濃
度を短チャネル効果の抑制に充分な濃度にまず設定し、
次に必要なしきい値電圧が得られるように下部ゲート電
極の電位を設定すれば良い。ｎチャネルトランジスタを
例にとると、しきい値を上げる場合は下部ゲートの電位
を低下させ、しきい値を下げる場合は下部ゲートの電位
を上昇させれば良い。従って、しきい値電圧の設定と短
チャネル効果の抑制が、互いに悪影響を及ぼしあうとい
う問題、例えば短チャネル効果を抑制するために基板不
純物濃度を上昇させるとしきい値電圧が高くなりすぎる
という問題、が解決される。
【００６２】この様子が図３に示されている。同図に示
されているように、しきい値の設定（矢印ＹS ）と短チ
ャネル効果の抑制（矢印ＹT ）とが依存せず、独立して
制御することができるのである。なお、同図中の矢印Ｙ
C はチャネルの制御を示している。
されているように、しきい値の設定（矢印ＹS ）と短チ
ャネル効果の抑制（矢印ＹT ）とが依存せず、独立して
制御することができるのである。なお、同図中の矢印Ｙ
C はチャネルの制御を示している。
【００６３】ここで、図１において、ｐ型領域４を不純
物を導入しない真性領域８により置き換えた例が図４に
示されている。また、ｐ型領域４は低濃度、例えば１×
１０ １７ ［ｃｍ−３］のリンを導入したｎ−型の領域に
置き換えても良い。また、下部ゲートは金属や、金属シ
リサイドにより形成しても良い。
物を導入しない真性領域８により置き換えた例が図４に
示されている。また、ｐ型領域４は低濃度、例えば１×
１０ １７ ［ｃｍ−３］のリンを導入したｎ−型の領域に
置き換えても良い。また、下部ゲートは金属や、金属シ
リサイドにより形成しても良い。
【００６４】なお、図１及び図４において、下部ゲート
は、ほう素（Ｂ）を導入したｎ型のシリコン基板により
形成しても良い。
は、ほう素（Ｂ）を導入したｎ型のシリコン基板により
形成しても良い。
【００６５】図５は本発明の第２の実施例によるトラン
ジスタ素子の構成を示す断面図である。この構造は図１
の構造において、ｐ型領域４をソース・ドレイン領域５
よりも上部に４０［ｎｍ］延長し、その上部にｐ型領域
４と同じ幅を持ち、高さが１００［ｎｍ］のｐ ＋領域よ
りなる上部ゲート電極６を設ける。ソース・ドレイン領
域上には厚さ５０［ｎｍ］の酸化膜９を設け、その上部
に上部ゲート電極６を囲むようにタングステン（Ｗ）よ
りなる厚さ１００［ｎｍ］の金属層１０を設ける。
ジスタ素子の構成を示す断面図である。この構造は図１
の構造において、ｐ型領域４をソース・ドレイン領域５
よりも上部に４０［ｎｍ］延長し、その上部にｐ型領域
４と同じ幅を持ち、高さが１００［ｎｍ］のｐ ＋領域よ
りなる上部ゲート電極６を設ける。ソース・ドレイン領
域上には厚さ５０［ｎｍ］の酸化膜９を設け、その上部
に上部ゲート電極６を囲むようにタングステン（Ｗ）よ
りなる厚さ１００［ｎｍ］の金属層１０を設ける。
【００６６】すなわち、上部ゲート電極６の少なくとも
一部を金属、金属シリサイド等、高濃度第２導電型半導
体とは異なる材料で形成するのである。
一部を金属、金属シリサイド等、高濃度第２導電型半導
体とは異なる材料で形成するのである。
【００６７】ここで金属層の材質はタングステン（Ｗ）
に限らず他の金属、例えば、モリブデン（Ｍｏ）、銅
（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、
チタン（Ｔｉ）等でも良い。また合金や、金属シリサイ
ドを用いても良い。
に限らず他の金属、例えば、モリブデン（Ｍｏ）、銅
（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、
チタン（Ｔｉ）等でも良い。また合金や、金属シリサイ
ドを用いても良い。
【００６８】すなわち本実施例では、上部ゲート電極の
上部や側面に抵抗の低い金属や金属シリサイドを接触さ
せているのである。これにより、上部ゲート電極のチャ
ネル幅方向の抵抗を低減できるのである。また、金属層
１０を上部ゲート電極の上面だけでなく、その側面にも
接触させることにより、上部ゲート電極を構成する半導
体と、金属層間の接触抵抗を低減できるのである。
上部や側面に抵抗の低い金属や金属シリサイドを接触さ
せているのである。これにより、上部ゲート電極のチャ
ネル幅方向の抵抗を低減できるのである。また、金属層
１０を上部ゲート電極の上面だけでなく、その側面にも
接触させることにより、上部ゲート電極を構成する半導
体と、金属層間の接触抵抗を低減できるのである。
【００６９】図６は本発明の第３の実施例によるトラン
ジスタ素子の構成を示す断面図である。これは図１の構
造において、埋込み酸化膜２中のｐ型領域４の下部に当
たる領域に、正の電荷「＋」を導入するものである。正
の電荷は、例えば埋込み酸化膜中にシリコンをイオン注
入し、酸化膜中にＥ´センターと呼ばれる欠陥を導入す
ることで形成する。または、埋込み酸化膜をＣＶＤ法等
により形成し、同様の欠陥を導入することにより形成す
る。なお、Ｅ´センターとは、ＳｉＯ2 中にＳｉを過剰
に導入したことにより発生する酸化膜の欠陥である。Ｓ
ｉに酸素と結合できない余剰な結合手が生じるために、
正の電荷を帯びるものである。
ジスタ素子の構成を示す断面図である。これは図１の構
造において、埋込み酸化膜２中のｐ型領域４の下部に当
たる領域に、正の電荷「＋」を導入するものである。正
の電荷は、例えば埋込み酸化膜中にシリコンをイオン注
入し、酸化膜中にＥ´センターと呼ばれる欠陥を導入す
ることで形成する。または、埋込み酸化膜をＣＶＤ法等
により形成し、同様の欠陥を導入することにより形成す
る。なお、Ｅ´センターとは、ＳｉＯ2 中にＳｉを過剰
に導入したことにより発生する酸化膜の欠陥である。Ｓ
ｉに酸素と結合できない余剰な結合手が生じるために、
正の電荷を帯びるものである。
【００７０】正の電荷からの電界により、ｐ型領域４の
下部に反転層が形成されるので、この正電荷は、下部ゲ
ートに正の電圧を印加することと同じ作用を持つ。図６
の実施例においては、下部ゲートに正の電圧を印加して
もよく、また印加しなくても良い。また、下部ゲートが
存在しなくても良い。
下部に反転層が形成されるので、この正電荷は、下部ゲ
ートに正の電圧を印加することと同じ作用を持つ。図６
の実施例においては、下部ゲートに正の電圧を印加して
もよく、また印加しなくても良い。また、下部ゲートが
存在しなくても良い。
【００７１】トランジスタがｐチャネルの場合には、負
の電荷を導入する。これは例えば酸化膜中にアルミニウ
ム（Ａｌ）をイオン注入することにより形成する。
の電荷を導入する。これは例えば酸化膜中にアルミニウ
ム（Ａｌ）をイオン注入することにより形成する。
【００７２】すなわち本実施例では、半導体層下部の絶
縁体層中に、第１導電型がｎ型である場合には正の、第
１導電型がｐ型である場合には負の電荷を導入するので
ある。
縁体層中に、第１導電型がｎ型である場合には正の、第
１導電型がｐ型である場合には負の電荷を導入するので
ある。
【００７３】そして、半導体下部の絶縁層中に電荷を導
入すると、これらの電荷による電界が、下部ゲートによ
る電界と同じ役割をするため、下部ゲートに印加する電
圧を低減することができる。あるいは下部ゲートを省略
することができる。
入すると、これらの電荷による電界が、下部ゲートによ
る電界と同じ役割をするため、下部ゲートに印加する電
圧を低減することができる。あるいは下部ゲートを省略
することができる。
【００７４】図７は本発明の第４の実施例によるトラン
ジスタ素子の構成を示す断面図である。これは図６の構
造において、酸化膜中の正電荷を導入するために、埋込
み酸化膜の一部を強誘電体材料１１に置き換えたもので
ある。ここで強誘電体材料１１の厚さは例えば３００
［ｎｍ］で、その上下にそれぞれ厚さ５０［ｎｍ］の酸
化膜を形成する。下部ゲートに一度正の電圧を印加する
と、強誘電体材料の上部界面に正の分極電荷、下部界面
に負の分極電荷が形成され、その後下部ゲートの電位を
０［Ｖ］に戻すと、分極電荷はそのまま残り、上部界面
の正の分極電荷が図６の構造における正電荷と同じ作用
をする。
ジスタ素子の構成を示す断面図である。これは図６の構
造において、酸化膜中の正電荷を導入するために、埋込
み酸化膜の一部を強誘電体材料１１に置き換えたもので
ある。ここで強誘電体材料１１の厚さは例えば３００
［ｎｍ］で、その上下にそれぞれ厚さ５０［ｎｍ］の酸
化膜を形成する。下部ゲートに一度正の電圧を印加する
と、強誘電体材料の上部界面に正の分極電荷、下部界面
に負の分極電荷が形成され、その後下部ゲートの電位を
０［Ｖ］に戻すと、分極電荷はそのまま残り、上部界面
の正の分極電荷が図６の構造における正電荷と同じ作用
をする。
【００７５】強誘電体材料には、ＢａＴｉＯ3 、ＳｒＴ
ｉＯ3 、ＰｂＴｉＯ3 、あるいは他の強誘電体を用い
る。
ｉＯ3 、ＰｂＴｉＯ3 、あるいは他の強誘電体を用い
る。
【００７６】すなわち本実施例では、半導体層下部の絶
縁体中に強誘電体材料を埋込み、その界面に分極電荷を
発生させることにより、電荷を半導体層の下部に導入し
ているのである。これにより、下部ゲート電極を省略す
ることもできるのである。
縁体中に強誘電体材料を埋込み、その界面に分極電荷を
発生させることにより、電荷を半導体層の下部に導入し
ているのである。これにより、下部ゲート電極を省略す
ることもできるのである。
【００７７】また、半導体下部の絶縁層中に強誘電体よ
りなる層を設けることにより、強誘電体の界面に分極電
荷を発生させると、分極電荷からの電界に下部ゲートに
よる電界と同じ役割を持たせることができる。
りなる層を設けることにより、強誘電体の界面に分極電
荷を発生させると、分極電荷からの電界に下部ゲートに
よる電界と同じ役割を持たせることができる。
【００７８】図８は本発明の第５の実施例によるトラン
ジスタ素子の構成を示す断面図である。図１の構造にお
ける上部ゲート電極６を、ｐ ＋シリコンの代わりにタン
グステン（Ｗ）により形成し、ショットキー上部ゲート
電極１２とする。
ジスタ素子の構成を示す断面図である。図１の構造にお
ける上部ゲート電極６を、ｐ ＋シリコンの代わりにタン
グステン（Ｗ）により形成し、ショットキー上部ゲート
電極１２とする。
【００７９】ショットキー上部ゲート電極１２とｐ型領
域との間は、抵抗が大きいショットキー接触になるの
で、上部ゲート電極とソース・ドレイン領域間のリーク
電流が低減される。
域との間は、抵抗が大きいショットキー接触になるの
で、上部ゲート電極とソース・ドレイン領域間のリーク
電流が低減される。
【００８０】すなわち本実施例では、上部ゲート電極の
うち、低濃度不純物領域に接触する少なくとも一部分を
金属で構成しているのである。これにより、上部ゲート
電極と半導体層間にショットキー接触が得られるので、
上部ゲート電極から半導体層に流入するリーク電流を低
減できるのである。
うち、低濃度不純物領域に接触する少なくとも一部分を
金属で構成しているのである。これにより、上部ゲート
電極と半導体層間にショットキー接触が得られるので、
上部ゲート電極から半導体層に流入するリーク電流を低
減できるのである。
【００８１】図９は本発明の第６の実施例によるトラン
ジスタ素子の構成を示す断面図である。図１の構造をｐ
チャネルトランジスタに適用するため、ｐ型領域４に代
えてｎ型領域１４を設け、その下部にｎ型領域１４より
もバンドギャップの狭い材料により形成される狭バンド
ギャップ領域１３を設ける。この場合、下部ゲート１、
上部ゲート電極６、ソース・ドレイン領域５はｎ ＋型と
し、狭バンドギャップ領域１３はｎ型のシリコンとゲル
マニウムとの混晶とする。
ジスタ素子の構成を示す断面図である。図１の構造をｐ
チャネルトランジスタに適用するため、ｐ型領域４に代
えてｎ型領域１４を設け、その下部にｎ型領域１４より
もバンドギャップの狭い材料により形成される狭バンド
ギャップ領域１３を設ける。この場合、下部ゲート１、
上部ゲート電極６、ソース・ドレイン領域５はｎ ＋型と
し、狭バンドギャップ領域１３はｎ型のシリコンとゲル
マニウムとの混晶とする。
【００８２】狭バンドギャップ領域ではキャリア濃度が
高くなるので、反転層が形成されやすくなるので、反転
層の形成に必要な下部ゲートとソース電極間の電圧を低
減できる。
高くなるので、反転層が形成されやすくなるので、反転
層の形成に必要な下部ゲートとソース電極間の電圧を低
減できる。
【００８３】すなわち本実施例では、不純物低濃度領域
のうち、その下部に位置する一部の領域を、不純物低濃
度領域の他の領域よりも、バンドギャップの狭い材料に
より形成するのである。
のうち、その下部に位置する一部の領域を、不純物低濃
度領域の他の領域よりも、バンドギャップの狭い材料に
より形成するのである。
【００８４】また、バンドギャップの狭い材料を低濃度
領域の下部に設けることにより、チャネルにおけるキャ
リア濃度を上昇させることができる。また、狭バンドギ
ャップ材料であるゲルマニウムは正孔の移動度が大きい
ので、ｎチャネルトランジスタに図１の構造、ｐチャネ
ルトランジスタに図９の構造を用いて、ＣＭＯＳ回路の
ＭＯＳＦＥＴを置き換えると、高速な回路動作が可能に
なる。
領域の下部に設けることにより、チャネルにおけるキャ
リア濃度を上昇させることができる。また、狭バンドギ
ャップ材料であるゲルマニウムは正孔の移動度が大きい
ので、ｎチャネルトランジスタに図１の構造、ｐチャネ
ルトランジスタに図９の構造を用いて、ＣＭＯＳ回路の
ＭＯＳＦＥＴを置き換えると、高速な回路動作が可能に
なる。
【００８５】図１０は本発明の第７の実施例によるトラ
ンジスタ素子の構成を示す断面図である。第１の実施例
（図１）の構造において、下部ゲートを埋込み酸化膜２
に囲まれるように形成し、下部ゲートとｐ型領域４の間
に埋込み酸化膜に囲まれた浮遊ゲート１５を設ける。浮
遊ゲート上部及び下部の酸化膜厚は例えば３０［ｎｍ］
とする。
ンジスタ素子の構成を示す断面図である。第１の実施例
（図１）の構造において、下部ゲートを埋込み酸化膜２
に囲まれるように形成し、下部ゲートとｐ型領域４の間
に埋込み酸化膜に囲まれた浮遊ゲート１５を設ける。浮
遊ゲート上部及び下部の酸化膜厚は例えば３０［ｎｍ］
とする。
【００８６】浮遊ゲートには下部ゲートから酸化膜を通
して電荷を注入／排出する。浮遊ゲートに正の電荷を注
入すると、図１の構造において下部ゲートに正の電荷を
印加した場合と同じ効果が得られる。また、浮遊ゲート
の正電荷を排出するか、浮遊ゲートに負の電荷を注入す
ると、トランジスタのしきい値が上昇する。各時点にお
いてＬＳＩ中で動作させる必要のない回路ブロックのし
きい値をこの方法により上昇させると、オフ状態におい
てトランジスタに流れるリーク電流を低減できるので、
消費電力を低減できる。
して電荷を注入／排出する。浮遊ゲートに正の電荷を注
入すると、図１の構造において下部ゲートに正の電荷を
印加した場合と同じ効果が得られる。また、浮遊ゲート
の正電荷を排出するか、浮遊ゲートに負の電荷を注入す
ると、トランジスタのしきい値が上昇する。各時点にお
いてＬＳＩ中で動作させる必要のない回路ブロックのし
きい値をこの方法により上昇させると、オフ状態におい
てトランジスタに流れるリーク電流を低減できるので、
消費電力を低減できる。
【００８７】また、下部ゲートの一部を浮遊ゲートとし
て、下部ゲートから分離し、浮遊ゲートに下部ゲートか
ら酸化膜を通して電荷を注入／排出する。浮遊ゲートに
正の電荷を注入すると、図１の構造において下部ゲート
に正の電荷を印加した場合と同じ効果が得られる。ま
た、浮遊ゲートの正電荷を排出するか、浮遊ゲートに負
の電荷を注入すると、トランジスタのしきい値が上昇す
る。各時点においてＬＳＩ中で動作させる必要のない回
路ブロックのしきい値をこの方法により上昇させると、
オフ状態においてトランジスタに流れるリーク電流を低
減できるので、消費電力を低減できる。
て、下部ゲートから分離し、浮遊ゲートに下部ゲートか
ら酸化膜を通して電荷を注入／排出する。浮遊ゲートに
正の電荷を注入すると、図１の構造において下部ゲート
に正の電荷を印加した場合と同じ効果が得られる。ま
た、浮遊ゲートの正電荷を排出するか、浮遊ゲートに負
の電荷を注入すると、トランジスタのしきい値が上昇す
る。各時点においてＬＳＩ中で動作させる必要のない回
路ブロックのしきい値をこの方法により上昇させると、
オフ状態においてトランジスタに流れるリーク電流を低
減できるので、消費電力を低減できる。
【００８８】図１１は本発明の第８の実施例によるトラ
ンジスタ素子の構成を示す断面図である。図５の構造に
おいて、ｐ型領域４のうち、下部の厚さ１０［ｎｍ］の
領域を真性領域とする。この真性領域８を薄く形成する
だけで、薄いゲート酸化膜を形成せずに、ゲート―チャ
ネル間容量の値を増加させ、ゲートによるチャネルの制
御性を高めることができるのである。
ンジスタ素子の構成を示す断面図である。図５の構造に
おいて、ｐ型領域４のうち、下部の厚さ１０［ｎｍ］の
領域を真性領域とする。この真性領域８を薄く形成する
だけで、薄いゲート酸化膜を形成せずに、ゲート―チャ
ネル間容量の値を増加させ、ゲートによるチャネルの制
御性を高めることができるのである。
【００８９】図１２は図４のトランジスタ素子におい
て、真性領域８の上部にｎ −型領域１４を設けたトラン
ジスタ素子の構成を示す断面図である。図１のトランジ
スタ素子において、反転層７における垂直電界は、ｐ型
領域の濃度が低い場合や、ここが真性領域で構成される
場合に低くなる。また、このｐ型領域を、ｐ型と逆の導
電型であるｎ型領域に置き換えると、垂直電界は更に低
くなる。
て、真性領域８の上部にｎ −型領域１４を設けたトラン
ジスタ素子の構成を示す断面図である。図１のトランジ
スタ素子において、反転層７における垂直電界は、ｐ型
領域の濃度が低い場合や、ここが真性領域で構成される
場合に低くなる。また、このｐ型領域を、ｐ型と逆の導
電型であるｎ型領域に置き換えると、垂直電界は更に低
くなる。
【００９０】この図１２のトランジスタ素子において
は、ｎ −型領域１４をチャネル領域７の上部に設けて、
チャネル領域７の垂直電界を緩和しているのである。チ
ャネル領域７の垂直電界が緩和されると、チャネルにお
けるキャリア移動度が増して電流値が増加する。それと
共に、しきい値電圧を設定するために下部ゲート１に印
加すべき電圧を低く抑制することができる。
は、ｎ −型領域１４をチャネル領域７の上部に設けて、
チャネル領域７の垂直電界を緩和しているのである。チ
ャネル領域７の垂直電界が緩和されると、チャネルにお
けるキャリア移動度が増して電流値が増加する。それと
共に、しきい値電圧を設定するために下部ゲート１に印
加すべき電圧を低く抑制することができる。
【００９１】図１３は、図１のトランジスタ素子におい
て、上部ゲート電極６を、ソース・ドレイン領域５及び
ｐ型領域４よりも、バンドギャップが広い材料により形
成したワイドギャップ上部ゲート電極１６によって置き
換えたトランジスタ素子の構成を示す断面図である。
て、上部ゲート電極６を、ソース・ドレイン領域５及び
ｐ型領域４よりも、バンドギャップが広い材料により形
成したワイドギャップ上部ゲート電極１６によって置き
換えたトランジスタ素子の構成を示す断面図である。
【００９２】図１のトランジスタ素子ではゲート・ソー
ス間のリーク電流（漏れ電流）が、上部ゲート電極６の
バンドギャップに依存する。バンドギャップが広いほど
この漏れ電流が減少する。この図１３のトランジスタ素
子では、この原理に基づいてゲート・ソース間のリーク
電流を低下させているのである。
ス間のリーク電流（漏れ電流）が、上部ゲート電極６の
バンドギャップに依存する。バンドギャップが広いほど
この漏れ電流が減少する。この図１３のトランジスタ素
子では、この原理に基づいてゲート・ソース間のリーク
電流を低下させているのである。
【００９３】ここで、ワイドギャップ上部ゲート電極１
６を構成する材料は、ソース・ドレイン領域５及びｐ型
領域４に対して上記の関係を満たすものであれば良い。
ソース・ドレイン領域５及びｐ型領域４がシリコンによ
って形成される場合、ワイドギャップ上部ゲート電極１
６は、ＳｉＣ、ＧａＡｓ、ＡｌＧａＡｓ等で構成すれば
良い。
６を構成する材料は、ソース・ドレイン領域５及びｐ型
領域４に対して上記の関係を満たすものであれば良い。
ソース・ドレイン領域５及びｐ型領域４がシリコンによ
って形成される場合、ワイドギャップ上部ゲート電極１
６は、ＳｉＣ、ＧａＡｓ、ＡｌＧａＡｓ等で構成すれば
良い。
【００９４】図１４は、本発明のトランジスタ素子の使
用例を示す図である。同図には、ＭＯＳＦＥＴにより構
成される通常のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭＯＳ）インバータにおけるｎチャネルＭＯＳＦＥＴ
及びｐチャネルＭＯＳＦＥＴを、図１のｎチャネルトラ
ンジスタ素子及び図１の素子の導電型を逆にしたｐチャ
ネルトランジスタ素子により、それぞれ置き換えた構成
が示されている。
用例を示す図である。同図には、ＭＯＳＦＥＴにより構
成される通常のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭＯＳ）インバータにおけるｎチャネルＭＯＳＦＥＴ
及びｐチャネルＭＯＳＦＥＴを、図１のｎチャネルトラ
ンジスタ素子及び図１の素子の導電型を逆にしたｐチャ
ネルトランジスタ素子により、それぞれ置き換えた構成
が示されている。
【００９５】図１４において、入力信号Ｖｉｎは、ｎチ
ャネルトランジスタ２３の上部ゲート電極６及びｐチャ
ネルトランジスタ２４の上部電極６に入力される。ｎチ
ャネルトランジスタ２３及びｐチャネルトランジスタ２
４の夫々のドレイン領域２２は互いに接続され、ここか
ら出力信号Ｖｏｕｔを得る。ｐチャネルトランジスタ２
４のソース領域２１は電源に接続され、ｎチャネルトラ
ンジスタ２３のソース領域２１は接地される。
ャネルトランジスタ２３の上部ゲート電極６及びｐチャ
ネルトランジスタ２４の上部電極６に入力される。ｎチ
ャネルトランジスタ２３及びｐチャネルトランジスタ２
４の夫々のドレイン領域２２は互いに接続され、ここか
ら出力信号Ｖｏｕｔを得る。ｐチャネルトランジスタ２
４のソース領域２１は電源に接続され、ｎチャネルトラ
ンジスタ２３のソース領域２１は接地される。
【００９６】このインバータは、通常のＣＭＯＳ回路に
おいて、ＭＯＳＦＥＴのゲート電極同士が接続される接
点に、図１のトランジスタ素子の上部ゲート電極６を接
続し、ソース・ドレイン領域５のうちの一方をソース領
域２１、他方をドレイン領域２２として用いたものであ
る。このインバータは、通常のＣＭＯＳインバータと同
様に、入力信号を反転させる動作を行う。
おいて、ＭＯＳＦＥＴのゲート電極同士が接続される接
点に、図１のトランジスタ素子の上部ゲート電極６を接
続し、ソース・ドレイン領域５のうちの一方をソース領
域２１、他方をドレイン領域２２として用いたものであ
る。このインバータは、通常のＣＭＯＳインバータと同
様に、入力信号を反転させる動作を行う。
【００９７】ここで、電源電圧ＶDDは、例えば０．５
［Ｖ］とし、ｎチャネルトランジスタ２３の下部ゲート
１に印加する電圧ＶBG1 を＋１０［Ｖ］、ｐチャネルト
ランジスタ２４の下部ゲート１に印加する電圧ＶBG2 を
−１０［Ｖ］とする。
［Ｖ］とし、ｎチャネルトランジスタ２３の下部ゲート
１に印加する電圧ＶBG1 を＋１０［Ｖ］、ｐチャネルト
ランジスタ２４の下部ゲート１に印加する電圧ＶBG2 を
−１０［Ｖ］とする。
【００９８】なお以上は、ＣＭＯＳ構成のインバータに
おいて、ＭＯＳＦＥＴを本発明のトランジスタ素子に置
き換える場合について説明したが、ＮＡＮＤゲートやＮ
ＯＲゲート、フリップフロップ等、インバータ以外のＣ
ＭＯＳ論理ゲート等を本発明のトランジスタ素子に置き
換えても良いことは明らかである。
おいて、ＭＯＳＦＥＴを本発明のトランジスタ素子に置
き換える場合について説明したが、ＮＡＮＤゲートやＮ
ＯＲゲート、フリップフロップ等、インバータ以外のＣ
ＭＯＳ論理ゲート等を本発明のトランジスタ素子に置き
換えても良いことは明らかである。
【００９９】また、ＭＯＳＦＥＴを用いたＣＭＯＳ構成
以外の構成をとる論理ゲートにおいて、ＭＯＳＦＥＴを
本発明のトランジスタ素子に置き換えても良い。さら
に、論理回路以外の回路に本発明のトランジスタ素子を
用いることもできる。例えば、抵抗負荷の場合には、図
１５に示されているように、ソース領域２１に電源電圧
ＶDD、上部ゲート電極６に入力電圧Ｖｇ、ドレイン領域
２２に抵抗負荷Ｒ１を接続すれば良い。一方、容量負荷
の場合には、図１６に示されているように、ソース領域
２１に電源電圧ＶDD、上部ゲート電極６に入力電圧Ｖ
ｇ、ドレイン領域２２に容量負荷Ｃ１を接続すれば良
い。
以外の構成をとる論理ゲートにおいて、ＭＯＳＦＥＴを
本発明のトランジスタ素子に置き換えても良い。さら
に、論理回路以外の回路に本発明のトランジスタ素子を
用いることもできる。例えば、抵抗負荷の場合には、図
１５に示されているように、ソース領域２１に電源電圧
ＶDD、上部ゲート電極６に入力電圧Ｖｇ、ドレイン領域
２２に抵抗負荷Ｒ１を接続すれば良い。一方、容量負荷
の場合には、図１６に示されているように、ソース領域
２１に電源電圧ＶDD、上部ゲート電極６に入力電圧Ｖ
ｇ、ドレイン領域２２に容量負荷Ｃ１を接続すれば良
い。
【０１００】以上のように、本トランジスタ素子におい
ては、図１の構造における下部ゲートの電圧や、図７に
おける分極電荷を制御することにより、トランジスタの
しきい値を変化させ、同様にオフ状態においてトランジ
スタに流れるリーク電流を低減し、消費電力を低減する
ことができるのである。
ては、図１の構造における下部ゲートの電圧や、図７に
おける分極電荷を制御することにより、トランジスタの
しきい値を変化させ、同様にオフ状態においてトランジ
スタに流れるリーク電流を低減し、消費電力を低減する
ことができるのである。
【０１０１】また、第１導電型のチャネルが形成される
部分を第２導電型不純物濃度、あるいは、その付近の不
純物濃度を、第２導電型の他の領域や上部ゲート電極を
構成する第２導電型高濃度不純物拡散層よりも低くする
か、この部分を真性領域により構成することにより（図
４又は図１１参照）、チャネル領域の不純物散乱が減る
ので電流値が増加すると共に、第２導電型領域とソース
・ドレイン領域との間の寄生容量を低減できるのであ
る。
部分を第２導電型不純物濃度、あるいは、その付近の不
純物濃度を、第２導電型の他の領域や上部ゲート電極を
構成する第２導電型高濃度不純物拡散層よりも低くする
か、この部分を真性領域により構成することにより（図
４又は図１１参照）、チャネル領域の不純物散乱が減る
ので電流値が増加すると共に、第２導電型領域とソース
・ドレイン領域との間の寄生容量を低減できるのであ
る。
【０１０２】さらにまた、第２導電型高濃度不純物拡散
層と第１導電型高濃度不純物拡散層とを、横方向（例え
ば図１参照）あるいは縦方向（例えば図５参照）に分離
することにより、これらが接触することによってバンド
間トンネルによりリーク電流が発生することを防げるの
である。
層と第１導電型高濃度不純物拡散層とを、横方向（例え
ば図１参照）あるいは縦方向（例えば図５参照）に分離
することにより、これらが接触することによってバンド
間トンネルによりリーク電流が発生することを防げるの
である。
【０１０３】次に、本トランジスタ素子の製造方法につ
いて説明する。図１７から図２８は本発明によるトラン
ジスタ素子製造方法の一実施例を示す模式的断面図又は
上面図である。これら各図において、同等部分は同一符
号により示されている。
いて説明する。図１７から図２８は本発明によるトラン
ジスタ素子製造方法の一実施例を示す模式的断面図又は
上面図である。これら各図において、同等部分は同一符
号により示されている。
【０１０４】まず、図１７に示されているように、シリ
コン基板３１上に厚さ８０［ｎｍ］の埋込み酸化膜３２
と厚さ２００［ｎｍ］のＳＯＩ層３３とがあるＳＯＩ基
板において、ＳＯＩ層３３上よりこれを通して、ほう素
を１８０［ｋｅＶ］で１×１０ １８ ［ｃｍ−３］注入
し、８００度で１０分熱処理する。これにより、シリコ
ン基板３１のうち、埋込み酸化膜寄りの部分に下部ｐ型
領域３５を形成する。
コン基板３１上に厚さ８０［ｎｍ］の埋込み酸化膜３２
と厚さ２００［ｎｍ］のＳＯＩ層３３とがあるＳＯＩ基
板において、ＳＯＩ層３３上よりこれを通して、ほう素
を１８０［ｋｅＶ］で１×１０ １８ ［ｃｍ−３］注入
し、８００度で１０分熱処理する。これにより、シリコ
ン基板３１のうち、埋込み酸化膜寄りの部分に下部ｐ型
領域３５を形成する。
【０１０５】次に、ほう素を１０［ｋｅＶ］で１×１０
１９ ［ｃｍ−３］斜め注入する。これにより、ＳＯＩ層
３３の上部と側面とにｐ＋型領域３４を設ける。また、
ほう素を８０［ｋｅＶ］で５×１０ １７ ［ｃｍ−３］イ
オン注入することにより、ＳＯＩ層３３の内部を低不純
物濃度のｐ型領域４０とする。
１９ ［ｃｍ−３］斜め注入する。これにより、ＳＯＩ層
３３の上部と側面とにｐ＋型領域３４を設ける。また、
ほう素を８０［ｋｅＶ］で５×１０ １７ ［ｃｍ−３］イ
オン注入することにより、ＳＯＩ層３３の内部を低不純
物濃度のｐ型領域４０とする。
【０１０６】図１８に移行し、第１の酸化膜３６をＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法により１００［ｎｍ］堆積し、ＳＯＩ層３４の中
央部を横断する形状にフォトリソグラフィ及び反応性イ
オンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ；以下、ＲＩＥと呼ぶ）を用いてパターニングす
る。なお、同図において、（ａ）は平面図、（ｂ）は
（ａ）のＡ―Ａ´断面断面図である。
Ｄ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法により１００［ｎｍ］堆積し、ＳＯＩ層３４の中
央部を横断する形状にフォトリソグラフィ及び反応性イ
オンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ；以下、ＲＩＥと呼ぶ）を用いてパターニングす
る。なお、同図において、（ａ）は平面図、（ｂ）は
（ａ）のＡ―Ａ´断面断面図である。
【０１０７】次に、図１９に示されているように、第１
の酸化膜３６をマスクにしてＲＩＥによりＳＯＩ層３３
を１９０［ｎｍ］エッチングする。なお、同図におい
て、（ａ）は平面図、（ｂ）は（ａ）のＡ―Ａ´断面図
である。
の酸化膜３６をマスクにしてＲＩＥによりＳＯＩ層３３
を１９０［ｎｍ］エッチングする。なお、同図におい
て、（ａ）は平面図、（ｂ）は（ａ）のＡ―Ａ´断面図
である。
【０１０８】次に、第２の酸化膜３７をＣＶＤ法により
２０［ｎｍ］堆積し、第１の酸化膜３６と直角に、かつ
ＳＯＩ層３３の周辺部に残ったｐ ＋型領域３４を覆わな
いようにフォトリソグラフィ及びＲＩＥを用いてパター
ニングする。
２０［ｎｍ］堆積し、第１の酸化膜３６と直角に、かつ
ＳＯＩ層３３の周辺部に残ったｐ ＋型領域３４を覆わな
いようにフォトリソグラフィ及びＲＩＥを用いてパター
ニングする。
【０１０９】まず、フォトレジスト４４を設けた状態が
図２０に示されている。なお、同図のＡ―Ａ´断面図が
図２１（ａ）、Ｂ―Ｂ´断面図が図２１（ｂ）である。
図２０に示されている。なお、同図のＡ―Ａ´断面図が
図２１（ａ）、Ｂ―Ｂ´断面図が図２１（ｂ）である。
【０１１０】そして、エッチング後においては、酸化膜
３６の周辺及び段差部に、酸化膜３７が図２２に示され
ているように残る。なお、同図のＡ―Ａ´断面図が図２
３（ａ）、Ｂ―Ｂ´断面図が図２３（ｂ）である。
３６の周辺及び段差部に、酸化膜３７が図２２に示され
ているように残る。なお、同図のＡ―Ａ´断面図が図２
３（ａ）、Ｂ―Ｂ´断面図が図２３（ｂ）である。
【０１１１】次に第１の酸化膜３７をマスクにＲＩＥに
よりＳＯＩ層３３を２０［ｎｍ］エッチングする。この
エッチングの状態が図２４に示されている。なお、同図
のＡ―Ａ´断面図が図２５（ａ）、Ｂ―Ｂ´断面図が図
２５（ｂ）である。
よりＳＯＩ層３３を２０［ｎｍ］エッチングする。この
エッチングの状態が図２４に示されている。なお、同図
のＡ―Ａ´断面図が図２５（ａ）、Ｂ―Ｂ´断面図が図
２５（ｂ）である。
【０１１２】図２５（ａ）において、酸化膜３７をＲＩ
Ｅによりエッチングして除去した状態のＡ―Ａ´断面図
が図２６に示されている。
Ｅによりエッチングして除去した状態のＡ―Ａ´断面図
が図２６に示されている。
【０１１３】次に、Ａ―Ａ´断面図である図２７に示さ
れているように、ＳＯＩ層３３上にリン又はひ素を含ん
だｎ ＋シリコン４２を５０［ｎｍ］エピタキシャル成長
し、これよりリン又はひ素をＳＯＩ層３３に拡散させ
る。これにより、ソース・ドレイン領域４３を形成す
る。次にＣＶＤ法により厚さ１５０［ｎｍ］の酸化膜よ
りなる層間絶縁膜３８を堆積する。
れているように、ＳＯＩ層３３上にリン又はひ素を含ん
だｎ ＋シリコン４２を５０［ｎｍ］エピタキシャル成長
し、これよりリン又はひ素をＳＯＩ層３３に拡散させ
る。これにより、ソース・ドレイン領域４３を形成す
る。次にＣＶＤ法により厚さ１５０［ｎｍ］の酸化膜よ
りなる層間絶縁膜３８を堆積する。
【０１１４】最後に、この層間絶縁膜３８にコンタクト
ホールを開け、ソース・ドレイン領域、ｐ ＋型領域３
４、下部ｐ型領域４１に対して配線３９を接続する。た
だし、下部ｐ型領域３５の配線を接続する部分には、イ
オン注入により下部ｐ ＋型領域４１を設ける。なお、こ
の状態における上面図が図２８である。
ホールを開け、ソース・ドレイン領域、ｐ ＋型領域３
４、下部ｐ型領域４１に対して配線３９を接続する。た
だし、下部ｐ型領域３５の配線を接続する部分には、イ
オン注入により下部ｐ ＋型領域４１を設ける。なお、こ
の状態における上面図が図２８である。
【０１１５】要するに、本製造方法においては、絶縁体
上の半導体層上にエッチングに対するマスクとなる材料
のパターン３６を形成し、このパターンをマスクに半導
体層をエッチングにより薄膜化しているのである。そし
て、この薄膜化した領域に第１導電型不純物を高濃度に
拡散又はイオン注入することにより第１導電型不純物高
濃度拡散層を設け、そのパターンによるマスク効果によ
りエッチングされなかった領域には、第２導電型不純物
高濃度拡散層を設けているのである。最後に、第１及び
第２導電型不純物高濃度拡散層に配線を接続し、第２導
電型不純物高濃度拡散層に接続する配線を入力端子とし
ているのである。
上の半導体層上にエッチングに対するマスクとなる材料
のパターン３６を形成し、このパターンをマスクに半導
体層をエッチングにより薄膜化しているのである。そし
て、この薄膜化した領域に第１導電型不純物を高濃度に
拡散又はイオン注入することにより第１導電型不純物高
濃度拡散層を設け、そのパターンによるマスク効果によ
りエッチングされなかった領域には、第２導電型不純物
高濃度拡散層を設けているのである。最後に、第１及び
第２導電型不純物高濃度拡散層に配線を接続し、第２導
電型不純物高濃度拡散層に接続する配線を入力端子とし
ているのである。
【０１１６】ここで、図２９は、半導体及び埋込み酸化
膜により構成される部分を抜き出して描いた斜視図であ
る。図中のＢ―Ｂ´断面において、チャネル幅方向にＳ
ＯＩ層３３と、それに設けられたｐ ＋型領域３４が、チ
ャネル幅ＷCHよりも突出した半導体層の延長部５０を設
けることにより、図３０に示されているようなチャネル
端のリーク電流ＩL を防ぐことができるのである。
膜により構成される部分を抜き出して描いた斜視図であ
る。図中のＢ―Ｂ´断面において、チャネル幅方向にＳ
ＯＩ層３３と、それに設けられたｐ ＋型領域３４が、チ
ャネル幅ＷCHよりも突出した半導体層の延長部５０を設
けることにより、図３０に示されているようなチャネル
端のリーク電流ＩL を防ぐことができるのである。
【０１１７】ここで、図３０に示されているチャネル端
のリーク電流ＩL は、下部ゲートからの電界Ｅがチャネ
ル端に集中するために、この部分のしきい値電圧が低下
することにより、発生するものである。これに対し、図
２９に示されているように、半導体層の延長部５０の端
にｐ ＋型領域３４を設けると、ｐ ＋型領域３４では不純
物濃度が高いためにしきい値電圧が高くなる。これによ
り、前述したしきい値電圧の低下が抑制され、リーク電
流ＩL の発生を防ぐことができるのである。
のリーク電流ＩL は、下部ゲートからの電界Ｅがチャネ
ル端に集中するために、この部分のしきい値電圧が低下
することにより、発生するものである。これに対し、図
２９に示されているように、半導体層の延長部５０の端
にｐ ＋型領域３４を設けると、ｐ ＋型領域３４では不純
物濃度が高いためにしきい値電圧が高くなる。これによ
り、前述したしきい値電圧の低下が抑制され、リーク電
流ＩL の発生を防ぐことができるのである。
【０１１８】要するに、不純物低濃度領域を素子領域端
よりも外側に延長し、さらにその外側にその不純物低濃
度領域より第２導電型の不純物濃度が高い領域を設けて
いるのである。
よりも外側に延長し、さらにその外側にその不純物低濃
度領域より第２導電型の不純物濃度が高い領域を設けて
いるのである。
【０１１９】図３１〜３８は本トランジスタ素子の他の
製造方法を示す模式的断面図である。
製造方法を示す模式的断面図である。
【０１２０】シリコン基板３１上に厚さ１００［ｎｍ］
の埋込み酸化膜３２と厚さ１０［ｎｍ］のＳＯＩ層３３
があるＳＯＩ基板において、ＳＯＩ層３３上よりこれを
通して、リンを２００［Ｋｅｖ］で１×１０ １８ ［ｃｍ
−３］注入し、８００度で１０分熱処理する。これによ
り、シリコン基板３１のうち、埋込み酸化膜寄りの部分
に下部ｎ型領域５１を形成する。次に、第１のＣＶＤ酸
化膜５２をＣＶＤ法により１５０［ｎｍ］堆積し、通常
のフォトリソグラフィ工程と、選択性のＲＩＥによるエ
ッチング工程とにより、これを幅２００［ｎｍ］にパタ
ーニングする。これにより、図３１に示されている形状
が得られる。このＣＶＤ酸化膜５２は、後述するスリッ
トを作成するためのダミーパターンとなる。
の埋込み酸化膜３２と厚さ１０［ｎｍ］のＳＯＩ層３３
があるＳＯＩ基板において、ＳＯＩ層３３上よりこれを
通して、リンを２００［Ｋｅｖ］で１×１０ １８ ［ｃｍ
−３］注入し、８００度で１０分熱処理する。これによ
り、シリコン基板３１のうち、埋込み酸化膜寄りの部分
に下部ｎ型領域５１を形成する。次に、第１のＣＶＤ酸
化膜５２をＣＶＤ法により１５０［ｎｍ］堆積し、通常
のフォトリソグラフィ工程と、選択性のＲＩＥによるエ
ッチング工程とにより、これを幅２００［ｎｍ］にパタ
ーニングする。これにより、図３１に示されている形状
が得られる。このＣＶＤ酸化膜５２は、後述するスリッ
トを作成するためのダミーパターンとなる。
【０１２１】次に、選択的エピタキシャル成長によりＳ
ＯＩ層３３上にリン又はひ素を含んだｎ ＋シリコン４２
を５０［ｎｍ］エピタキシャル成長させる。次に、８０
０度１０分の熱処理を行い、ｎ ＋シリコン４２によりリ
ン又はひ素をＳＯＩ層３３に拡散させ、ソース・ドレイ
ン領域４３を形成する。次に、ＣＶＤ法により厚さ２０
０［ｎｍ］のＳｉ3 Ｎ4 膜５３を２００［ｎｍ］堆積し
た後、フォトレジスト３８を塗布し、第１のＣＶＤ酸化
膜５２の上部に幅３００［ｎｍ］の開口部が形成される
ようにパターニングを行う。これにより、図３２に示さ
れている形状が得られる。
ＯＩ層３３上にリン又はひ素を含んだｎ ＋シリコン４２
を５０［ｎｍ］エピタキシャル成長させる。次に、８０
０度１０分の熱処理を行い、ｎ ＋シリコン４２によりリ
ン又はひ素をＳＯＩ層３３に拡散させ、ソース・ドレイ
ン領域４３を形成する。次に、ＣＶＤ法により厚さ２０
０［ｎｍ］のＳｉ3 Ｎ4 膜５３を２００［ｎｍ］堆積し
た後、フォトレジスト３８を塗布し、第１のＣＶＤ酸化
膜５２の上部に幅３００［ｎｍ］の開口部が形成される
ようにパターニングを行う。これにより、図３２に示さ
れている形状が得られる。
【０１２２】次に、フォトレジスト３８をマスクとし、
開口部のＳｉ3 Ｎ4 膜５３をＲＩＥにより除去する。そ
して、フォトレジスト３８を取除き、フッ酸によるウエ
ットエッチングにより、第１のＣＶＤ酸化膜５２を除去
する。すると、図３３に示されている状態を経て、第１
のＣＶＤ酸化膜５２が置かれていた位置にスリット５４
が形成される。この状態が図３４に示されている。
開口部のＳｉ3 Ｎ4 膜５３をＲＩＥにより除去する。そ
して、フォトレジスト３８を取除き、フッ酸によるウエ
ットエッチングにより、第１のＣＶＤ酸化膜５２を除去
する。すると、図３３に示されている状態を経て、第１
のＣＶＤ酸化膜５２が置かれていた位置にスリット５４
が形成される。この状態が図３４に示されている。
【０１２３】次に、ＣＶＤ法により酸化膜を１００［ｎ
ｍ］堆積し、続いてＲＩＥにより酸化膜を１００［ｎ
ｍ］エッチバックすることにより、スリット５４の側面
に第２のＣＶＤ酸化膜５５による側壁を形成する。続い
てスリット５４中のＳＯＩ層３３の上部に、選択的エピ
タキシャル成長によりほう素を含んだｐ ＋シリコン５６
を１００［ｎｍ］エピタキシャル成長させ、これを上部
ゲート電極とする。さらに、ＡｌＮを２００［ｎｍ］堆
積し、これをＲＩＥによりエッチバックすることによっ
て、スリット５４の上部にＡｌＮ層５７を埋込む。これ
により、図３５に示されている形状が得られる。
ｍ］堆積し、続いてＲＩＥにより酸化膜を１００［ｎ
ｍ］エッチバックすることにより、スリット５４の側面
に第２のＣＶＤ酸化膜５５による側壁を形成する。続い
てスリット５４中のＳＯＩ層３３の上部に、選択的エピ
タキシャル成長によりほう素を含んだｐ ＋シリコン５６
を１００［ｎｍ］エピタキシャル成長させ、これを上部
ゲート電極とする。さらに、ＡｌＮを２００［ｎｍ］堆
積し、これをＲＩＥによりエッチバックすることによっ
て、スリット５４の上部にＡｌＮ層５７を埋込む。これ
により、図３５に示されている形状が得られる。
【０１２４】ＡｌＮに代えてタングステン（Ｗ），タン
タル（Ｔａ），モリブデン（Ｍｏ）等の金属、あるいは
タングステンシリサイド等の金属―半導体化合物を用い
ても良い。ｎ ＋ポリシリコン，ｐ ＋ポリシリコンを埋込
んでも良い。これらの材料を埋込むためには、ＣＶＤ
法，スパッタ法，蒸着法等を用いる。
タル（Ｔａ），モリブデン（Ｍｏ）等の金属、あるいは
タングステンシリサイド等の金属―半導体化合物を用い
ても良い。ｎ ＋ポリシリコン，ｐ ＋ポリシリコンを埋込
んでも良い。これらの材料を埋込むためには、ＣＶＤ
法，スパッタ法，蒸着法等を用いる。
【０１２５】また、ＳＯＩ層３３のソース・ドレイン領
域４３以外の領域に、イオン注入等により、リン，ひ
素，ほう素等のドナー型又はアクセプタ型の不純物を導
入しても良い。なお、ここに示した製造方法において、
ｐ ＋シリコン５６の成長を省略すれば、ＡｌＮ層５７を
上部ゲート電極とする形状、すなわち図３６に示されて
いる形状が得られる。
域４３以外の領域に、イオン注入等により、リン，ひ
素，ほう素等のドナー型又はアクセプタ型の不純物を導
入しても良い。なお、ここに示した製造方法において、
ｐ ＋シリコン５６の成長を省略すれば、ＡｌＮ層５７を
上部ゲート電極とする形状、すなわち図３６に示されて
いる形状が得られる。
【０１２６】ところで、下部ｎ型領域５１を形成するた
めのリンのイオン注入（矢印Ｙ）を、第１のＣＶＤ酸化
膜５２をパターニングした後に、より高いエネルギ（例
えば、２５０［ＫｅＶ］から１［ＭｅＶ］）で行う場合
を考える。この場合、図３７に示されているように、第
１のＣＶＤ酸化膜５２の形状を反映し、第１のＣＶＤ酸
化膜５２の下部では浅く、他の領域では深く、下部ｎ型
領域５１が形成される。この結果、素子構造ができあが
ると、図３８に示されているように、ソース・ドレイン
領域４３の下部でｎ型領域５１がソース・ドレイン領域
４３からより遠く離れる。つまり、下部電極内に設けら
れる下部ｎ型領域５１は、絶縁体層がゲート電極に接触
する領域と対向する領域における第１導電型不純物層か
らの距離よりも他の領域における第１導電型不純物層か
らの距離の方が大である形状になっている。
めのリンのイオン注入（矢印Ｙ）を、第１のＣＶＤ酸化
膜５２をパターニングした後に、より高いエネルギ（例
えば、２５０［ＫｅＶ］から１［ＭｅＶ］）で行う場合
を考える。この場合、図３７に示されているように、第
１のＣＶＤ酸化膜５２の形状を反映し、第１のＣＶＤ酸
化膜５２の下部では浅く、他の領域では深く、下部ｎ型
領域５１が形成される。この結果、素子構造ができあが
ると、図３８に示されているように、ソース・ドレイン
領域４３の下部でｎ型領域５１がソース・ドレイン領域
４３からより遠く離れる。つまり、下部電極内に設けら
れる下部ｎ型領域５１は、絶縁体層がゲート電極に接触
する領域と対向する領域における第１導電型不純物層か
らの距離よりも他の領域における第１導電型不純物層か
らの距離の方が大である形状になっている。
【０１２７】これにより、ソース・ドレイン領域４３と
ｎ型領域５１との間の容量（寄生容量）が低減される。
そして、このように寄生容量が低減されると、素子の動
作速度が向上するという効果が得られる。なお、ここで
は、下部ｎ型領域５１が、ｐ＋シリコン５６よりなる上
部ゲート電極の下方で、埋込み酸化膜３２に接する構造
を示したが、これが埋込み酸化膜３２から離れていても
良い。
ｎ型領域５１との間の容量（寄生容量）が低減される。
そして、このように寄生容量が低減されると、素子の動
作速度が向上するという効果が得られる。なお、ここで
は、下部ｎ型領域５１が、ｐ＋シリコン５６よりなる上
部ゲート電極の下方で、埋込み酸化膜３２に接する構造
を示したが、これが埋込み酸化膜３２から離れていても
良い。
【０１２８】以上のように本実施例では、絶縁体上の半
導体層（図３２のＳＯＩ層３３）上に、ダミーパターン
５２を形成し、このダミーパターン５２をマスクにして
イオン注入，拡散を行うか、又は不純物をドープした半
導体層を成長させているのである。
導体層（図３２のＳＯＩ層３３）上に、ダミーパターン
５２を形成し、このダミーパターン５２をマスクにして
イオン注入，拡散を行うか、又は不純物をドープした半
導体層を成長させているのである。
【０１２９】そして、ダミーパターンのない領域に第１
導電型不純物高濃度拡散層を設け（ｎ ＋シリコン４２，
ソース・ドレイン領域４３）、続いてこのダミーパター
ン５２を覆うように絶縁膜（Ｓｉ3 Ｎ4 膜５３）を堆積
し、ダミーパターン５２上部の絶縁膜に開口部を設け、
この開口部からのエッチングによりダミーパターン５２
を除去しているのである。さらに、ダミーパターン５２
が除去されることによって形成されたスリット５４内
に、高濃度に不純物を含む半導体（ｐ ＋シリコン５６）
をエピタキシャル成長させるか、あるいは金属，金属シ
リサイド，ポリシリコンをＣＶＤ，スパッタ法により埋
込んでいるのである（ＡｌＮ５７）。
導電型不純物高濃度拡散層を設け（ｎ ＋シリコン４２，
ソース・ドレイン領域４３）、続いてこのダミーパター
ン５２を覆うように絶縁膜（Ｓｉ3 Ｎ4 膜５３）を堆積
し、ダミーパターン５２上部の絶縁膜に開口部を設け、
この開口部からのエッチングによりダミーパターン５２
を除去しているのである。さらに、ダミーパターン５２
が除去されることによって形成されたスリット５４内
に、高濃度に不純物を含む半導体（ｐ ＋シリコン５６）
をエピタキシャル成長させるか、あるいは金属，金属シ
リサイド，ポリシリコンをＣＶＤ，スパッタ法により埋
込んでいるのである（ＡｌＮ５７）。
【０１３０】これにより、上記の各実施例において必要
とする凸型の形状を持つトランジスタを製造することが
できる。特にこの方法では、スリット５４内に高濃度に
不純物を含む半導体（ｐ ＋シリコン５６）をエピタキシ
ャル成長させ、これを上部ゲート電極とするため、エピ
タキシャル成長中に不純物のドーピング量を制御するこ
とにより、上部ゲート電極の縦方向の不純物分布を制御
することができるのである。また、スリット５４内に金
属，金属シリサイド，ポリシリコンをＣＶＤ法，スパッ
タ法で埋込むことにより、ソース・ドレイン領域を形成
する半導体以外の材料を上部ゲート電極に用いることが
できるのである。
とする凸型の形状を持つトランジスタを製造することが
できる。特にこの方法では、スリット５４内に高濃度に
不純物を含む半導体（ｐ ＋シリコン５６）をエピタキシ
ャル成長させ、これを上部ゲート電極とするため、エピ
タキシャル成長中に不純物のドーピング量を制御するこ
とにより、上部ゲート電極の縦方向の不純物分布を制御
することができるのである。また、スリット５４内に金
属，金属シリサイド，ポリシリコンをＣＶＤ法，スパッ
タ法で埋込むことにより、ソース・ドレイン領域を形成
する半導体以外の材料を上部ゲート電極に用いることが
できるのである。
【０１３１】また本実施例では、半導体基板３１（図３
７）に、絶縁体（酸化膜３２）を介して存在する半導体
層（ＳＯＩ層３３）上にある幅を持ったダミーパターン
５２を形成して凸部を設けるか、続いてその凸部の下部
において不純物イオンが絶縁体（酸化膜３２）の下にあ
る半導体基板３１に到達するようにイオン注入を行って
いるのである。これにより、凸型の形状を反映して絶縁
体層（図３８の酸化膜３２）下部の半導体基板３１にお
いては、上部ゲート電極の下部では、それ以外の領域よ
りも、高濃度不純物が浅い位置に導入される。このた
め、ソース・ドレイン領域４３の下部では高濃度不純物
領域（下部ｎ型領域５１）が、ソース・ドレイン領域よ
りも後退して形成される。よって、ソース・ドレイン領
域と高濃度不純物領域との間の容量（寄生容量）が低減
するのである。そして、寄生容量が低減すると、トラン
ジスタ素子をより高速に動作させることができるのであ
る。
７）に、絶縁体（酸化膜３２）を介して存在する半導体
層（ＳＯＩ層３３）上にある幅を持ったダミーパターン
５２を形成して凸部を設けるか、続いてその凸部の下部
において不純物イオンが絶縁体（酸化膜３２）の下にあ
る半導体基板３１に到達するようにイオン注入を行って
いるのである。これにより、凸型の形状を反映して絶縁
体層（図３８の酸化膜３２）下部の半導体基板３１にお
いては、上部ゲート電極の下部では、それ以外の領域よ
りも、高濃度不純物が浅い位置に導入される。このた
め、ソース・ドレイン領域４３の下部では高濃度不純物
領域（下部ｎ型領域５１）が、ソース・ドレイン領域よ
りも後退して形成される。よって、ソース・ドレイン領
域と高濃度不純物領域との間の容量（寄生容量）が低減
するのである。そして、寄生容量が低減すると、トラン
ジスタ素子をより高速に動作させることができるのであ
る。
【０１３２】さらにまた、通常の電界効果型トランジス
タ素子において、ゲート電極の形成後に、ゲート電極が
持つ凸型の形状を利用して同様のイオン注入を行うと、
薄いゲート酸化膜を通してイオン注入が行われるため、
薄いゲート酸化膜がイオン注入時に損傷を受け、特性の
劣化をもたらす、これに対して本製造方法は、半導体基
板へのイオン注入時にゲート酸化膜が形成されていない
ので、薄いゲート酸化膜の損傷による特性の劣化が起き
ない。なお、この製造方法において、半導体よりなる凸
型の形状（図１９（ｂ），図２６）を形成した後に同様
のイオン注入を行っても良い。
タ素子において、ゲート電極の形成後に、ゲート電極が
持つ凸型の形状を利用して同様のイオン注入を行うと、
薄いゲート酸化膜を通してイオン注入が行われるため、
薄いゲート酸化膜がイオン注入時に損傷を受け、特性の
劣化をもたらす、これに対して本製造方法は、半導体基
板へのイオン注入時にゲート酸化膜が形成されていない
ので、薄いゲート酸化膜の損傷による特性の劣化が起き
ない。なお、この製造方法において、半導体よりなる凸
型の形状（図１９（ｂ），図２６）を形成した後に同様
のイオン注入を行っても良い。
【０１３３】以上のように、本発明のトランジスタ素子
はシリコン材料に適用できるため、従来のシリコンＬＳ
Ｉの製造装置、製造プロセスを用いて、製造することが
できるのである。
はシリコン材料に適用できるため、従来のシリコンＬＳ
Ｉの製造装置、製造プロセスを用いて、製造することが
できるのである。
【０１３４】また、上部ゲート電極を通常のＭＯＳＦＥ
Ｔにおけるゲート電極とみなして、回路中のＭＯＳＦＥ
Ｔを本発明のトランジスタによりおきかえることによ
り、ＭＯＳＦＥＴにより構成される通常の回路、たとえ
ばＣＭＯＳ回路を、本発明のトランジスタにより構成で
きるのである。
Ｔにおけるゲート電極とみなして、回路中のＭＯＳＦＥ
Ｔを本発明のトランジスタによりおきかえることによ
り、ＭＯＳＦＥＴにより構成される通常の回路、たとえ
ばＣＭＯＳ回路を、本発明のトランジスタにより構成で
きるのである。
【０１３５】さらにまた、低不純物濃度領域を素子領域
端よりも外側に延長し、さらにその外側にその低不純物
濃度領域より第２導電型の不純物濃度が高い領域を設け
ることにより、オフ状態において下部ゲートによって素
子領域端が反転され、リーク電流が流れることを防ぐこ
とができるのである。
端よりも外側に延長し、さらにその外側にその低不純物
濃度領域より第２導電型の不純物濃度が高い領域を設け
ることにより、オフ状態において下部ゲートによって素
子領域端が反転され、リーク電流が流れることを防ぐこ
とができるのである。
【０１３６】そして、絶縁体上の半導体層上にエッチン
グに対するマスクとなる材料のパターンを形成し、この
パターンをマスクにして半導体層をエッチングにより薄
膜化し、薄膜化した領域に第１導電型不純物を高濃度に
拡散又はイオン注入により第１導電型不純物高濃度拡散
層を設け、このパターンによるマスク効果によりエッチ
ングされなかった領域には、第２導電型不純物高濃度拡
散層を設け、第１及び第２導電型不純物高濃度拡散層に
配線を接続し、第２導電型不純物高濃度拡散層に接続す
る配線を入力端子とすることにより、凸型の半導体から
なる構造を有し、上述した作用を持つトランジスタ素子
を製造することができるのである。
グに対するマスクとなる材料のパターンを形成し、この
パターンをマスクにして半導体層をエッチングにより薄
膜化し、薄膜化した領域に第１導電型不純物を高濃度に
拡散又はイオン注入により第１導電型不純物高濃度拡散
層を設け、このパターンによるマスク効果によりエッチ
ングされなかった領域には、第２導電型不純物高濃度拡
散層を設け、第１及び第２導電型不純物高濃度拡散層に
配線を接続し、第２導電型不純物高濃度拡散層に接続す
る配線を入力端子とすることにより、凸型の半導体から
なる構造を有し、上述した作用を持つトランジスタ素子
を製造することができるのである。
【０１３７】
【発明の効果】以上説明したように本発明は、通常のＭ
ＯＳＦＥＴと異なり、ゲート酸化膜を介さずに、上部ゲ
ート電極を直接第２導電型領域に接触させることによ
り、薄いゲート酸化膜を形成しなくともゲート―チャネ
ル間容量が増加し、ゲートによるチャネルの制御性が増
すという効果がある。また、基板不純物濃度を上昇させ
ることにより、通常の電界効果型トランジスタとは逆
に、ゲート―チャネル間容量値が増加し、ゲート電極に
よるチャネル領域の制御性が改善されるという効果があ
る。さらにまた、しきい値電圧が下部ゲート電極により
制御されるため、短チャネル効果の抑制を目的とした基
板不純物の高濃度化と、しきい値の設定とが独立に行え
るという効果がある。
ＯＳＦＥＴと異なり、ゲート酸化膜を介さずに、上部ゲ
ート電極を直接第２導電型領域に接触させることによ
り、薄いゲート酸化膜を形成しなくともゲート―チャネ
ル間容量が増加し、ゲートによるチャネルの制御性が増
すという効果がある。また、基板不純物濃度を上昇させ
ることにより、通常の電界効果型トランジスタとは逆
に、ゲート―チャネル間容量値が増加し、ゲート電極に
よるチャネル領域の制御性が改善されるという効果があ
る。さらにまた、しきい値電圧が下部ゲート電極により
制御されるため、短チャネル効果の抑制を目的とした基
板不純物の高濃度化と、しきい値の設定とが独立に行え
るという効果がある。
【図１】本発明の第１の実施例によるトランジスタ素子
の構成を示す断面図である。
の構成を示す断面図である。
【図２】図１におけるゲート―チャネル間容量及びチャ
ネル―基板間ＣCB容量を示す図である。
ネル―基板間ＣCB容量を示す図である。
【図３】図１のトランジスタ素子の動作を示す断面図で
ある。
ある。
【図４】図１のトランジスタ素子のｐ型領域を真性領域
により置き換えた構成を示すずである。
により置き換えた構成を示すずである。
【図５】本発明の第２の実施例によるトランジスタ素子
の構成を示す断面図である。
の構成を示す断面図である。
【図６】本発明の第３の実施例によるトランジスタ素子
の構成を示す断面図である。
の構成を示す断面図である。
【図７】本発明の第４の実施例によるトランジスタ素子
の構成を示す断面図である。
の構成を示す断面図である。
【図８】本発明の第５の実施例によるトランジスタ素子
の構成を示す断面図である。
の構成を示す断面図である。
【図９】本発明の第６の実施例によるトランジスタ素子
の構成を示す断面図である。
の構成を示す断面図である。
【図１０】本発明の第７の実施例によるトランジスタ素
子の構成を示す断面図である。
子の構成を示す断面図である。
【図１１】本発明の第８の実施例によるトランジスタ素
子の構成を示す断面図である。
子の構成を示す断面図である。
【図１２】図４のトランジスタ素子において、真性領域
の上部にｎ −型領域を設けた構成を示す断面図である。
の上部にｎ −型領域を設けた構成を示す断面図である。
【図１３】図１のトランジスタ素子において、上部ゲー
ト電極を、ソース・ドレイン領域及びｐ型領域よりもバ
ンドギャップが広い材料により形成したワイドギャップ
上部ゲートによって置き換えたトランジスタ素子の構成
を示す断面図である。
ト電極を、ソース・ドレイン領域及びｐ型領域よりもバ
ンドギャップが広い材料により形成したワイドギャップ
上部ゲートによって置き換えたトランジスタ素子の構成
を示す断面図である。
【図１４】本発明のトランジスタ素子の使用例を示す図
である。
である。
【図１５】抵抗負荷の場合における本発明のトランジス
タ素子の使用例を示す図である。
タ素子の使用例を示す図である。
【図１６】容量負荷の場合における本発明のトランジス
タ素子の使用例を示す図である。
タ素子の使用例を示す図である。
【図１７】本発明の実施例によるトランジスタ素子製造
方法における製造工程の一部を示す断面図である。
方法における製造工程の一部を示す断面図である。
【図１８】図（ａ）は本発明の実施例によるトランジス
タ素子製造方法における製造工程の一部を示す上面図、
図（ｂ）はその断面図である。
タ素子製造方法における製造工程の一部を示す上面図、
図（ｂ）はその断面図である。
【図１９】図（ａ）は本発明の実施例によるトランジス
タ素子製造方法における製造工程の一部を示す上面図、
図（ｂ）はそのＢ―Ｂ´断面図である。
タ素子製造方法における製造工程の一部を示す上面図、
図（ｂ）はそのＢ―Ｂ´断面図である。
【図２０】本発明の実施例によるトランジスタ素子製造
方法における製造工程の一部を示す上面図である。
方法における製造工程の一部を示す上面図である。
【図２１】図（ａ）は図２０のＡ―Ａ´断面図、図
（ｂ）は図２０のＢ―Ｂ´断面図である。
（ｂ）は図２０のＢ―Ｂ´断面図である。
【図２２】本発明の実施例によるトランジスタ素子製造
方法における製造工程の一部を示す上面図である。
方法における製造工程の一部を示す上面図である。
【図２３】図（ａ）は図２２のＡ―Ａ´断面図、図
（ｂ）は図２２のＢ―Ｂ´断面図である。
（ｂ）は図２２のＢ―Ｂ´断面図である。
【図２４】本発明の実施例によるトランジスタ素子製造
方法における製造工程の一部を示す上面図である。
方法における製造工程の一部を示す上面図である。
【図２５】図（ａ）は図２４のＡ―Ａ´断面図、図
（ｂ）は図２４のＢ―Ｂ´断面図である。
（ｂ）は図２４のＢ―Ｂ´断面図である。
【図２６】本発明の実施例によるトランジスタ素子製造
方法における製造工程の一部を示す断面図である。
方法における製造工程の一部を示す断面図である。
【図２７】本発明の実施例によるトランジスタ素子製造
方法における製造工程の一部を示す断面図である。
方法における製造工程の一部を示す断面図である。
【図２８】図２７の状態の上面図である。
【図２９】リーク電流の防止効果を説明するための図で
ある。
ある。
【図３０】リーク電流の発生原理を説明するための図で
ある。
ある。
【図３１】本発明の他の本実施例によるトランジスタ製
造方法における製造工程の一部を示す断面図である。
造方法における製造工程の一部を示す断面図である。
【図３２】本発明の他の本実施例によるトランジスタ製
造方法における製造工程の一部を示す断面図である。
造方法における製造工程の一部を示す断面図である。
【図３３】本発明の他の本実施例によるトランジスタ製
造方法における製造工程の一部を示す断面図である。
造方法における製造工程の一部を示す断面図である。
【図３４】本発明の他の本実施例によるトランジスタ製
造方法における製造工程の一部を示す断面図である。
造方法における製造工程の一部を示す断面図である。
【図３５】本発明の他の本実施例によるトランジスタ製
造方法における製造工程の一部を示す断面図である。
造方法における製造工程の一部を示す断面図である。
【図３６】本発明の他の本実施例によるトランジスタ製
造方法における製造工程の一部を示す断面図である。
造方法における製造工程の一部を示す断面図である。
【図３７】イオン注入をより高いエネルギで行う場合の
製造工程の一部を示す断面図である。
製造工程の一部を示す断面図である。
【図３８】イオン注入をより高いエネルギで行う場合の
製造工程の一部を示す断面図である。
製造工程の一部を示す断面図である。
【図３９】従来の部分空乏化型ＳＯＩＭＯＳＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【図４０】従来の他のＳＯＩＭＯＳＦＥＴの構造を示す
断面図である。
断面図である。
【図４１】図３９のＳＯＩＭＯＳＦＥＴの動作を示す断
面図である。
面図である。
１ 下部ゲート ２ 埋込み酸化膜 ３ ＳＯＩ層 ４ ｐ型領域 ５ ソース・ドレイン領域 ６ 上部ゲート電極 ７ 反転層 ８ 真性領域 ９ 酸化膜 １０ 金属層 １１ 強誘電体材料 １２ ショットキー上部ゲート電極 １３ 狭バンドギャップ領域 １４ ｎ型領域 １５ 浮遊ゲート ３１ シリコン基板 ３３ ＳＯＩ層 ３４ ｐ ＋型領域 ３５ 下部ｐ型領域 ３６，３７ 酸化膜 ３８ 層間絶縁膜 ３９ 配線 ４１ 下部ｐ ＋型領域 ４２ ｎ ＋型シリコン ４３ ソース・ドレイン領域 ４４ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/80 Ｃ
Claims (17)
- 【請求項１】 絶縁体層と、 所定の不純物濃度を有する不純物低濃度領域と、自層の
下部界面まで達するように設けられかつ前記不純物低濃
度領域よりも不純物濃度が高い第１及び第２の第１導電
型不純物高濃度層とを含み前記絶縁体層上に設けられた
半導体層と、 前記絶縁体層下部に設けられた下部ゲート電極と、 前記不純物低濃度領域の上部に設けられ第２導電型不純
物を所定濃度で導入した上部ゲート電極と、 を含むことを特徴とするトランジスタ素子。 - 【請求項２】 前記上部ゲート電極の少なくとも一部が
金属により構成されることを特徴とする請求項１記載の
トランジスタ素子。 - 【請求項３】 前記上部ゲート電極のうち、前記不純物
低濃度領域に接触する少なくとも一部分が金属によって
構成されていることを特徴とする請求項１記載のトラン
ジスタ素子。 - 【請求項４】 前記金属によって構成された部分と前記
不純物低濃度領域とがショットキー接触とされているこ
とを特徴とする請求項２又は３記載のトランジスタ素
子。 - 【請求項５】 前記第１導電型がｎ型である場合には前
記下部電極に正電位を印加し、前記第１導電型がｐ型で
ある場合には前記下部電極に負電位を印加し、更に前記
上部ゲート電極に入力信号を印加し、前記第１及び第２
の第１導電型不純物高濃度層の少なくとも一方から出力
信号を導出することを特徴とする請求項１〜４のいずれ
かに記載のトランジスタ素子。 - 【請求項６】 前記半導体層下部の絶縁体層は該半導体
層よりも厚いことを特徴とする請求項５記載のトランジ
スタ素子。 - 【請求項７】 前記絶縁体層中に強誘電材料領域を設
け、その界面に分極電荷を生じさせたことを特徴とする
請求項１〜６のいずれかに記載のトランジスタ素子。 - 【請求項８】 前記不純物低濃度領域のうち、前記絶縁
体層に接した領域が、該半導体層の他の領域よりもバン
ドギャップの狭い材料により構成されてなる ことを特徴
とする請求項１〜７のいずれかに記載のトランジスタ素
子。 - 【請求項９】 前記上部ゲート電極が前記不純物低濃度
領域の材料よりもバンドギャップの広い材料により構成
されてなることを特徴とする請求項１〜８のいずれかに
記載のトランジスタ素子。 - 【請求項１０】 前記不純物低濃度領域に代えて真性領
域層を含むことを特徴とする請求項１〜９のいずれかに
記載のトランジスタ素子。 - 【請求項１１】 前記真性領域層のうち前記上部ゲート
電極に接した領域が、第１導電型不純物低濃度層によっ
て形成されてなることを特徴とする請求項１０記載のト
ランジスタ素子。 - 【請求項１２】 前記不純物低濃度領域の幅をチャネル
幅よりも大とし、かつ該不純物低濃度領域の両端外側に
該不純物低濃度領域よりも不純物の濃度の高い第２導電
型不純物領域を設けたことを特徴とする請求項１〜１１
のいずれかに記載のトランジスタ素子。 - 【請求項１３】 前記上部ゲート電極に接触する半導体
層領域に対向する位置における前記不純物低濃度領域か
らの距離よりも他の領域における前記第１導電型不純物
層からの距離の方が大である半導体層を前記下部電極内
に含むことを特徴とする請求項１〜１２のいずれかに記
載のトランジスタ素子。 - 【請求項１４】 絶縁体層と、 所定の不純物濃度を有する不純物低濃度領域と、自層の
下部界面まで達するように設けられかつ前記不純物低濃
度領域よりも不純物濃度が高い第１及び第２の第１導電
型不純物高濃度層とを含み前記絶縁体層上に設けられた
半導体層と、 前記絶縁体層下部に設けられた下部ゲート電極と、 前記不純物低濃度領域の上部に設けられた上部ゲート電
極と、 を含むトランジスタ素子の製造方法であって、 前記絶縁体層上の前記半導体層上にマスクパターンを設
けるステップと、この設けたパターンをマスクに前記半
導体層をエッチングして薄膜化するステップと、この薄
膜化された領域に前記第１及び第２の第１導電型不純物
高濃度層を設けるステップと、前記パターンによりマス
クされた領域に前記第２導電型不純物を導入して前記上
部ゲート電極を設けるステップと、前記上部ゲート電極
並びに前記第１及び第２の第１導電型不純物高濃度層に
配線端子を接続するステップとを含むことを特徴とする
トランジスタ素子の製造方法。 - 【請求項１５】 絶縁体層と、 所定の不純物濃度を有する不純物低濃度領域と、自層の
下部界面まで達するように設けられかつ前記不純物低濃
度領域よりも不純物濃度が高い第１及び第２の第１導電
型不純物高濃度層とを含み前記絶縁体層上に設けられた
半導体層と、 前記不純物低濃度領域の上部に設けられた上部ゲート電
極と、 を含むトランジスタ素子の製造方法であって、 絶縁体上の前記半導体層上の一部に、ダミーパターンを
形成するステップと、この形成されたダミーパターンを
マスクとして該ダミーパターンに覆われていない領域に
第１導電型不純物高濃度拡散層を設けるステップと、前
記ダミーパターンを覆うように絶縁膜を堆積するステッ
プと、前記ダミーパターン上部の絶縁膜に開口部を設け
て該開口部からのエッチングにより該ダミーパターンを
除去するステップと、このダミーパターンが除去される
ことにより形成されたスリット内に不純物を含む半導体
を前記半導体層に接するように設けて上部ゲートを形成
するステップとを含むことを特徴とするトランジスタ素
子の製造方法。 - 【請求項１６】 前記スリット内に前記不純物を含む半
導体を前記半導体層に接するように設けるステップの代
わりに、該スリット内に金属を前記半導体層に接するよ
うに設けるステップを含むことを特徴とする請求項１５
記載のトランジスタ素子の製造方法。 - 【請求項１７】 前記ダミーパターンの下部に位置する
半導体基板の表面にイオンが到達するように、該ダミー
パターンを通してイオン注入するステップを更に含むこ
とを特徴とする請求項１５又は１６記載のトランジスタ
素子の製造方法。
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