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JP4544288B2 - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器 Download PDF

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JP4544288B2 JP2007272173A JP2007272173A JP4544288B2 JP 4544288 B2 JP4544288 B2 JP 4544288B2 JP 2007272173 A JP2007272173 A JP 2007272173A JP 2007272173 A JP2007272173 A JP 2007272173A JP 4544288 B2 JP4544288 B2 JP 4544288B2
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Description

本発明は、半導体装置及び半導体装置の駆動方法及び電子機器に関する。
近年半導体分野において、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等、基板表面の半導体層（以下、活性層とも呼ぶ）にデバイスを形成する技術の開発が盛んとなってきている。ＳＯＩ基板に形成されるデバイスは、低消費電力・高速で、かつ低電圧駆動を実現できる可能性を備えている。
ＳＯＩ基板の種類としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法や、２枚のＳｉ基板をその間に酸化膜を介在させて貼り合わせる貼り合せ法等で形成されたＳＯＩ基板が挙げられる。また、基板全てにＳＯＩ構造を適用する構成に代えて、非特許文献１に示されるように通常のＣＭＯＳプロセスでＳＯＩ構造を所望の領域に形成可能なＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法を用いてＳＯＩ構造を配置する技術が知られている。
また、特許文献１にはＳＯＩ基板の活性層下部にＳｉＧｅ層を形成し、重ねてＳｉ層を成長させることでこのＳｉＧｅ層と、Ｓｉ層との格子定数の違いを用いて歪みを発生する方法が知られている。この歪みを用いて活性層となるＳｉ結晶層に応力を与え、このＳｉ結晶層をチャネルとして用いるＣＭＯＳトランジスタの高性能化を目指す技術が知られている。
特開２００７−１９４３３６号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ＳＯＩ基板の活性層に歪みを与えることで、活性層の移動度等を制御することは可能であるが、ホールが伝導に関与するＰＭＯＳトランジスタと、電子が伝達に関与するＮＭＯＳトランジスタでは与えるべき歪みの方向が異なるため、格子定数の違いを用いて応力を設定する方法では、ＣＭＯＳトランジスタの動作速度を向上させることは難しい。また、高速化と低消費電力化とを同時に実現するには、能動状態では高速動作を可能とし、待機状態では、低い漏れ電流で動作しうることが必要である。即ち、ＣＭＯＳトランジスタは高速動作と低消費電力動作とを併せもつよう動作させることが必要となり、一定の応力を掛ける手法でこの２つの条件を満たすことは困難であるという課題がある。
本発明の一態様における半導体装置は、基体の上に配置される圧電素子と、前記圧電素子によりチャネルに印加される応力が制御されるＭＯＳトランジスタと、前記圧電素子と前記ＭＯＳトランジスタのチャネルが形成される半導体層を分離する分離層と、を含み、前記圧電素子は、第１の電極と、圧電体と、第２の電極と、を含み、前記第１の電極と前記第２の電極との間に電圧が印加され、前記半導体層及び前記圧電体は前記基体の第１面の上に島状に分離して配置され、前記第１面の法線方向から見て、前記ＭＯＳトランジスタがＰチャネル型ＭＯＳトランジスタの場合、前記圧電体をチャネル幅方向に挟む位置に前記第１の電極及び前記第２の電極が配置され、前記Ｐチャネル型ＭＯＳトランジスタが能動状態にある場合に、チャネル長方向に圧縮応力が加えられ、前記Ｐチャネル型ＭＯＳトランジスタが待機状態にある場合に、前記チャネル長方向に引っ張り応力が加えられ、前記ＭＯＳトランジスタがＮチャネル型ＭＯＳトランジスタの場合、前記圧電体を厚さ方向に挟む位置に前記第１の電極及び前記第２の電極が配置され、前記Ｎチャネル型ＭＯＳトランジスタが能動状態にある場合に、前記チャネル長方向に引っ張り応力が加えられ、前記Ｎチャネル型ＭＯＳトランジスタが待機状態にある場合に、前記チャネル長方向に圧縮応力が加えられることを特徴とする。
上記の本発明に係る半導体装置は、基体の上に配置される圧電素子と、前記圧電素子によりチャネルに印加される応力が制御されるＭＯＳトランジスタと、前記圧電素子と前記トランジスタを分離する分離層と、を含み、前記圧電素子は、第１の電極と、圧電体と、第２電極と、を含み、前記第１の電極と前記第２の電極との間に電圧が印加され、前記分離層は前記ＭＯＳトランジスタの前記チャネルが形成される層と前記圧電素子を分離することを特徴とする。
また、本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態または適用例として実現することが可能である。なお、説明の便宜上、基板の能動面から離れて行く方向側に対する各層の寸法を、「厚み」と定義する。
［適用例１］本適用例にかかる半導体装置に関して、基板の第１面に、絶縁体層を介して配置される半導体層と、前記基板の前記第１面と、前記半導体層との間に位置し、前記絶縁体層に挟まれる領域に配置される圧電体層を含むことを特徴とする。
これによれば、基板と半導体層との間に圧電体層を有しているため、圧電体層に印加する電圧を制御することで半導体層に応力を印加することができる。そのため、応力に依存する半導体層の移動度やバンドギャップを制御することが可能となり、半導体層を用いて形成されるデバイスの特性を圧電体層に印加する電圧で制御することを可能とする半導体装置を提供することができる。
［適用例２］上記適用例にかかる半導体装置において、前記半導体層及び前記圧電体層は前記基板の前記第１面に島状に分離して配置されていることを特徴とする。
上記した適用例によれば、半導体層と圧電体層は島状に分離して配置されている。そのため、各々の半導体層の島に、圧電体層由来の応力を独立に印加することが可能となり、応力に由来する半導体層の電気的特性を、各々の島に対して独立に制御することが可能となる。
［適用例３］上記適用例にかかる半導体装置において、島状に配置される前記半導体層はＳＢＳＩ法を用いて形成されることを特徴とする。
上記した適用例によれば、半導体層（活性層）がＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法を用いて形成されている。そのため、各々の半導体層の島を、制約を受ける事無く形成することが可能となり、各々の半導体層の島の配置を従来の技術と比べ高い自由度をもって配置することができる。
［適用例４］上記適用例にかかる半導体装置において、前記半導体層はＣＭＯＳトランジスタのチャネルを含み、前記圧電体層は前記第１面の法線方向から見た平面視にて前記チャネル長方向、または前記第１面の法線方向から見た平面視にて前記チャネル幅方向、または前記圧電体層を厚さ方向に挟む方向に電極が配置されていることを特徴とする。
上記した適用例によれば、圧電体層からの応力成分がチャネルに印加される。また、チャネルに加えられる応力の方向を、半導体層と並行する方向と、半導体層の法線と並行する方向から、チャネル毎に別々の方向から印加することができる。そのため、ＰＭＯＳトランジスタのチャネルに印加される応力と、ＮＭＯＳトランジスタに印加される応力と、を各々別方向から印加することが可能となり、ＣＭＯＳトランジスタのバンド構造に由来する電気的特性を制御することが可能となる。
［適用例５］本適用例にかかる半導体装置の駆動方法において、基板の第１面に、絶縁体層を介して配置される半導体層と、前記基板の前記第１面と、前記半導体層との間に位置し、前記絶縁体層に挟まれる領域に配置される圧電体層を含む半導体装置の駆動方法であって、前記半導体層はＰＭＯＳトランジスタのチャネルを含み、前記ＰＭＯＳトランジスタが能動状態にある場合には前記第１面の法線方向から見た平面視にて、前記チャネル幅方向に圧縮応力が加えられ、待機状態にある場合には、前記チャネル幅方向に引っ張り応力が加えられることを特徴とする。
これによれば、能動状態にある場合、飽和電流を増加させることで高速動作が可能となり、待機状態にある場合、オフリーク電流を低減させることで駆動電力を下げることができる。この動作の理論的説明は未だ不十分ではあるが、以下に示すモデルが提唱されている。
圧縮応力が加えられている場合には、ＰＭＯＳトランジスタを構成する半導体層の価電子帯で縮退していたバンドが分離し、有効質量の小さなライトホールが形成される。有効質量が小さいため、弱電界でも高速動作が可能となる。一方、引っ張り応力が加えられている場合には、半導体層のバンドギャップが広がり、バンド間遷移によるオフリーク電流が抑制される。この機構により高速・低消費電力化が可能になるものと考えられている。
［適用例６］本適用例にかかる半導体装置の駆動方法に関して、基板の第１面に、絶縁体層を介して配置される半導体層と、前記基板の前記第１面と、前記半導体層との間に位置し、前記絶縁体層に挟まれる領域に配置される圧電体層を含む半導体装置の駆動方法であって、前記半導体層はＮＭＯＳトランジスタのチャネルを含み、前記ＮＭＯＳトランジスタは、能動状態にある場合には前記ＮＭＯＳトランジスタのチャネル長方向に引っ張り応力が加えられ、待機状態にある場合には、前記チャネル長方向に圧縮応力が加えられることを特徴とする。
これによれば、能動状態にある場合、飽和電流が増加させることで高速動作が可能となり、待機状態にある場合、オフリーク電流を低減させることで駆動電力を下げることができる。この動作の理論的説明は未だ不十分ではあるが、以下に示すモデルが提唱されている。
引っ張り応力が加えられている場合には、ＮＭＯＳトランジスタを構成する半導体層の伝導帯で縮退していたバンドが分離し、有効質量の小さなライト電子が形成される。有効質量が小さいため、弱電界でも高速動作が可能となる。一方、圧縮応力が加えられている場合には、半導体層のバンドギャップが広がり、バンド間遷移によるオフリーク電流が抑制されている。この機構により高速・低消費電力化が可能になるものと考えられている。
［適用例７］本適用例にかかる電子機器は、上記記載の半導体装置を含むことを特徴とする。
これによれば、上記した半導体装置を搭載するため、高速・低消費電力特性を有する電子機器を提供することが可能となる。
（圧電体層を含むＳＯＩ素子上のＣＭＯＳトランジスタ）
以下、本実施形態に係る、圧電体層を含むＳＯＩ層上に形成されたＣＭＯＳトランジスタについて図面を参照して説明する。
図１（ａ）は、本実施形態にかかるＰＭＯＳトランジスタ１０１、図１（ｂ）はＮＭＯＳトランジスタ２０１を含むＣＭＯＳトランジスタ１００の平面図である。そして、図１（ｃ）はＰＭＯＳトランジスタ１０１のＡ−Ａ線に沿った断面図、図１（ｄ）ＮＭＯＳトランジスタ２０１のＢ−Ｂ線に沿った断面図である。
ＰＭＯＳトランジスタ１０１は、図１（ａ）に示すようにチャネル部１０２を含む活性層としての半導体層１０３と、ソース・ドレインコンタクト１０４と、チタン酸ジルコン酸鉛（以下、ＰＺＴと呼ぶ）等を用いる圧電体層駆動コンタクト１０６、１０７と、ゲート電極１０８を含んでいる。そして、図１（ｃ）に示すように、基板１０９と、圧電体層１１０、基板１０９と圧電体層１１０とを分離する第１分離層１１１、圧電体層１１０に電位を伝える第１導電部１１２と第２導電部１１３、半導体層１０３と圧電体層１１０とを分離するための第２分離層１１４、ゲート絶縁層１１５、隙間を埋めるための第３分離層１１６と、を含んでいる。
ＰＭＯＳトランジスタ１０１には、圧電体層１１０は基板１０９と平行な方向に応力が印加できるよう構成されている。そして、応力が印加された状態で、ソース・ドレインコンタクト１０４間に電位が与えられる。そして、ゲートコンタクト１０５に印加された電位はゲート電極１０８に伝えられ、チャネル部１０２に流れる電流を制御できる。なお、応力が印加された状態での電流の挙動については（圧電体層を含むＳＯＩ−ＣＭＯＳトランジスタの駆動方法）で説明する。
ＮＭＯＳトランジスタ２０１は、図１（ｂ）に示すように、チャネル部２０２を含む活性層としての半導体層２０３と、ソース・ドレインコンタクト２０４と、ＰＺＴ等を用いる圧電体層駆動コンタクト２０６、圧電体層駆動コンタクト２０７と、ゲート電極２０８を含んでいる。そして、図１（ｄ）に示すように、基板１０９と、圧電体層２１０、基板１０９と圧電体層２１０とを分離する第１分離層２１１、圧電体層２１０に電位を伝える第１導電部２１２と第２導電部２１３、半導体層２０３と圧電体層２１０とを分離するための第２分離層２１４、ゲート絶縁層２１５、隙間を埋めるための第３分離層２１６、第１導電部２１２と第２導電部２１３とを絶縁する第４分離層２１７と、第２導電部２１３と第１導電部２１２とを分離するための第５分離層２１８と、を含んでいる。
圧電体層２１０は基板１０９と垂直な方向に電位が掛けられるよう構成されている。そして、応力が印加された状態で、ソース・ドレインコンタクト２０４間に電位が与えられている。そして、ゲートコンタクト２０５に印加された電位はゲート電極２０８に伝えられ、チャネル部２０２に流れる電流を制御できる。応力が印加された状態での電流の挙動については（圧電体層を含むＳＯＩ−ＣＭＯＳトランジスタの駆動方法）で説明する。
以下、ＰＭＯＳトランジスタ１０１の主な寸法について例示する。ＰＭＯＳトランジスタ１０１の半導体層１０３は０．１μｍの厚みを有している。そして、ゲート電極１０８と沿う方向（チャネル部１０２と直交する方向）の幅は１．２μｍであり、ゲート電極１０８と直交する方向の長さは３．８μｍである。そして、ゲート絶縁層１１５の厚みは１０ｎｍ、チャネル部１０２の長さは０．６μｍ、チャネル部１０２の幅は１．２μｍである。
この寸法は、ＮＭＯＳトランジスタ２０１についても、対応するＰＭＯＳトランジスタ１０１の寸法と同様の値を用いることができる。また、ＮＭＯＳトランジスタ２０１のチャネル部２０２の幅をＰＭＯＳトランジスタ１０１のチャネル部１０２の幅よりも狭くし、電流供給能力が低いＰＭＯＳトランジスタ１０１の電流供給能力と整合させても良く、この場合にはＣＭＯＳトランジスタ１００のＯＮ／ＯＦＦスイッチング特性を高いバランスを持って制御することができる。
ＣＭＯＳトランジスタ１００を形成する、半導体層１０３、半導体層２０３は、圧電体層１１０、圧電体層２１０に印加される応力によって電気的特性が顕著に変化する、＜１００＞の面方位を持つことが望ましい。また、ＳＢＳＩ法を用いて半導体層１０３、半導体層２０３を形成する場合には、基板１０９の面方位を引き継ぐよう半導体層１０３、半導体層２０３が形成されるため、基板１０９も＜１００＞の面方位を持つことが好ましい。また、本実施形態ではチャネル部１０２、チャネル部２０２は＜１１０＞方向を向くよう構成されている。
また、ここではＰＭＯＳトランジスタ１０１に圧電体層１１０は基板１０９と平行な方向に応力が印加され、ＮＭＯＳトランジスタ２０１に基板１０９と垂直な方向に応力が印加される例について説明したが、応力を掛ける方向については上記した例に制限は無く、例えばＰＭＯＳトランジスタ１０１に基板１０９と垂直な方向に応力が印加され、ＮＭＯＳトランジスタ２０１に基板１０９と平行な方向に応力が印加されるよう構成しても良い。
（圧電体層を含むＳＯＩ−ＣＭＯＳトランジスタの駆動方法）
以下、本実施形態について、図面を参照して説明する。まず、能動状態にある場合には、図１（ａ）に示す圧電体層駆動コンタクト１０６、圧電体層駆動コンタクト１０７からＰＭＯＳトランジスタ１０１のチャネル部１０２を挟む方向に圧縮応力を掛け、幅方向に引っ張り応力を掛ける（圧縮応力の印加により自動的に発生する）ように圧電体層１１０（図１（ｃ）参照）に電位を掛けて歪みを発生させる。このように応力を掛けることでＰＭＯＳトランジスタ１０１の電流駆動能力が向上する。従って、負荷容量や寄生容量の充放電が敏速に行えるようになり、高速動作が可能となる。このように特性が変化する機構については理論的には確立していないが、半導体層１０３に位置するチャネル部１０２のバンド構造が変化し、ホールの有効質量を低減しバンドギャップを狭めるよう変化しているものと推測されている。
図１（ｂ）に示すＮＭＯＳトランジスタ２０１についても、応力の方向は異なるが同様の動作を行わせることができる。この場合には、圧電体層駆動コンタクト２０６、圧電体層駆動コンタクト２０７からＮＭＯＳトランジスタ２０１のチャネル部２０２を挟む方向及び、幅方向に引っ張り応力を掛けるように圧電体層２１０（図１（ｄ）参照）に電位を掛けて歪みを発生させる。このように応力を掛けることでＮＭＯＳトランジスタ２０１の電流駆動能力が向上する。従って、負荷容量や寄生容量の充放電が敏速に行えるようになり、高速動作が可能となる。
上記したように、図１（ａ）に示すＰＭＯＳトランジスタ１０１、図１（ｂ）に示すＮＭＯＳトランジスタ２０１の電流駆動能力が向上するため、負荷容量や寄生容量の充放電が敏速に行えるようになり、高速動作が可能となるＣＭＯＳトランジスタ１００を提供することができる。
そして待機状態にある場合には、圧電体層駆動コンタクト１０６、圧電体層駆動コンタクト１０７から図１（ａ）に示すＰＭＯＳトランジスタ１０１のチャネル部１０２を挟む方向に引っ張り応力を掛け、幅方向に圧縮応力を掛けるように圧電体層１１０（図１（ｃ）参照）に電位を掛けて歪みを発生させる。具体的には、圧電体層駆動コンタクト１０６、圧電体層駆動コンタクト１０７に能動状態と逆向きに電位を掛けることで実現される。このように応力を掛けることで、漏れ電流を抑制することが可能となり、低消費電力での動作が可能となる。
ここで、ＮＭＯＳトランジスタ２０１についても、同様な動作を行わせることができる。この場合には、圧電体層駆動コンタクト２０６、圧電体層駆動コンタクト２０７から図１（ｂ）に示すＮＭＯＳトランジスタ２０１のチャネル部２０２を挟む方向及び、幅方向に圧縮応力を掛けるように圧電体層２１０（図１（ｄ）参照）に電位を掛けて歪みを発生させる。具体的には、圧電体層駆動コンタクト２０６、圧電体層駆動コンタクト２０７に能動状態と逆向きに電位を掛けることで実現される。このように応力を掛けることでＮＭＯＳトランジスタ２０１の漏れ電流を抑制することが可能となり、低消費電力での動作が可能となる。
そのため、ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ２０１で構成されるＣＭＯＳトランジスタ１００の待機状態での漏れ電流を抑制することが可能となり、低消費電力での動作が可能となる。
上記したように、圧電体層１１０、及び圧電体層２１０（図１（ｃ）、図１（ｄ）参照）をＣＭＯＳトランジスタ１００に配置することで、チャネル部１０２、チャネル部２０２に印加される応力を制御することが可能となり、高速動作と低消費電力動作を切り替えて制御することができる。
なお、本実施形態では、ＣＭＯＳトランジスタ１００の両方に圧電体層１１０、及び圧電体層２１０を配置した例について説明したが、これはどちらか片方のみに配置しても良く、この場合には製造プロセスの簡略化をはかることができる。
（圧電体層を含むＳＯＩ−ＣＭＯＳトランジスタの製造方法）
以下、本実施形態について、ＳＢＳＩ法を用いてなる圧電体層を含むＳＯＩ−ＣＭＯＳトランジスタの製造方法を、図面を参照して例示する。なお、本説明では圧電体層を組み込む工程に対して重点を置いて説明する。また、実寸の比率に近付けた図面を作成すると、特に厚み方向の構造が見にくくなるため、厚さ方向に大きく拡大して図面を記載している。特に、緩衝層３０３、半導体層３０４の厚み（例えば図２参照）は、横方向に大きい膜状の構造をしていることに注意されたい。また、視認性向上のため、縦横比は図番毎に異ならせて説明している。
まず、単結晶シリコンを用いてなる基板３００を洗浄し、熱酸化法により形成される酸化シリコンを用いてなる保護層３０１を形成する。
次に、保護層３０１を開口し、エピ領域３０２を形成する。
次に、エピ領域３０２に単結晶が形成され、保護層３０１には何も形成されない選択エピタキシャル成長が成立する条件で、Ｓｉ0.63Ｇｅ0.37の組成を有する緩衝層３０３を層形成し、続けて活性層としての半導体層３０４を層形成する。この場合、半導体層３０４は単結晶層とすることができる。
次に、支持体３０７（図３に記載）を支えるための支持体穴３０５を形成し、酸化シリコンを用いた支持体前駆体層３０６をＣＶＤ法（化学気相堆積法）を用いて層形成する。支持体穴３０５は、後述する緩衝層３０３のエッチング工程で剥れないよう基板３００に届くよう形成される。
ここまでのプロセスで形成される構造を図２に示す。
そして、図２に示す構造に対して、フォトリソグラフ工程を用いて得られる、レジストパターン３０８をマスクとして支持体前駆体層３０６を加工し、ＰＭＯＳ領域３０９、ＮＭＯＳ領域３１０内に支持体３０７を形成する。ここで、支持体３０７の側面は、後述するエッチング工程で緩衝層３０３を除去できるよう、緩衝層３０３を露出させるべく、基板３００を含めてエッチングする。
次に、緩衝層３０３のエッチングを行い、半導体層３０４を支持体３０７を用いて支え、中空に浮くよう緩衝層３０３のエッチングを行う。
ここまでのプロセスで形成される構造を図３に示す。
そして、図３に示す構造に対して、レジストパターン３０８を剥離し、基板３００を熱酸化することで絶縁層３１１を形成する。
次に、ＣＶＤ法を用いてマスク層３１２を形成する。マスク層３１２には、窒化シリコンを用いることができる。
次に、ＰＭＯＳ領域３０９側をフォトリソグラフ工程を用いて得られる、レジストパターン３１３を用いて覆う。
次に、熱燐酸等を用いてＮＭＯＳ領域３１０のマスク層３１２をウェットエッチングする。
ここまでのプロセスで形成される構造を図４に示す。
そして、図４に示す構造に対して、レジストパターン３１３を剥離する。
次に、ＭＯＣＶＤ法を用いて形成される、ＳｒＲｕＯ3を用いてなる電極層３１４を層形成する。
次に、電極層３１４を、フォトリソグラフ工程を用いてＮＭＯＳ領域３１０の電極層３１４に挟まれる領域を残し、ウェットエッチングする。
ここまでのプロセスで形成される構造を図５に示す。
そして、図５に示す構造に対して、熱燐酸等を用いてＰＭＯＳ領域３０９のマスク層３１２をウェットエッチングする。
次に、ＰＺＴのゾルを充填させた後、１５０℃、５分程度で乾燥させ圧電体層前駆体３１５を形成する。
ここまでのプロセスで形成される構造を図６に示す。
そして、図６に示す構造に対して、圧電体層前駆体３１５をウェットエッチングし、酸化雰囲気・７００℃程度で３０分程度のアニールを行うことで圧電体層３１６を形成する。ここで、ウェットエッチングに代えてドライエッチング（異方性）＋ウェットエッチングを行っても良く、この場合には、より高い再現性をもって圧電体層３１６を形成することが可能となる。
ここまでのプロセスで形成される構造を図７に示す。
そして、図７に示す構造に対して、電極分離層前駆体３１７を蒸着法により形成する。電極分離層前駆体３１７は窒化シリコンを用いて形成することができる。蒸着法は被覆性が低く、基板３００上に形成された構成物の側面（基板３００の面方向）方向に付着する電極分離層前駆体３１７の層厚を抑えることができる。
そして、電極分離層前駆体３１７をウェットエッチングする工程を行い、絶縁層３１１の側面を露出させる。
次に、ＮＭＯＳ領域３１０の支持体３０７の一部を、フォトリソグラフ工程を用いて得られる、レジストパターン３１８を用いて覆う。
次に、電極分離層前駆体３１７をウェットエッチングし、電極分離層３１９を形成する。
ここまでのプロセスで形成される構造を図８に示す。
そして、図８に示す構造から、レジストパターン３１８を剥離する。
次に、窒化シリコン層を層形成する。続けてフォトリソグラフ工程とエッチング工程を行い、電極分離層３４０を形成する。
次に、ＭＯＣＶＤ法を用いて形成される、ＳｒＲｕＯ3を用いてなる電極層３２０を層形成する。続けて、フォトリソグラフ工程とエッチング工程を行い、電極層３１４、電極層３２０を分離する。
次に、層間絶縁層３２２をＣＶＤ法等を用いて層形成する。層間絶縁層３２２には酸化シリコンを用いることができる。
次に、ＣＭＰ法を用いて平坦化し、電極層３２０をライトエッチングすることで、半導体層３０４に対してＰＭＯＳ領域３０９では半導体層３０４と平行な方向に応力をかけ、ＮＭＯＳ領域３１０では半導体層３０４に垂直な方向に応力をかけうる圧電体層３１６を形成することができる。
ここまでのプロセスで形成される構造を図９に示す。
この半導体層３０４を用いることで、図１（ａ）、図１（ｂ）に示すＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ２０１（ＣＭＯＳトランジスタ１００）を形成することができる。
（電子機器への搭載例）
次に、上記した構造を備えた電子機器について説明する。図１０（ａ）〜図１０（ｃ）は、上記した図１に示すＣＭＯＳトランジスタ１００を含む電子機器の搭載例について説明するための斜視図である。図１０（ａ）に、ＣＭＯＳトランジスタ１００を備えたモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ２０００は、ＣＭＯＳトランジスタ１００を備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。図１０（ｂ）には、ＣＭＯＳトランジスタ１００を備えた携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２を備える。図１０（ｃ）に、ＣＭＯＳトランジスタ１００を適用した情報携帯端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１及び電源スイッチ４００２を備える。操作ボタン４００１を操作すると、住所録やスケジュール帳といった各種の情報がＣＭＯＳトランジスタ１００により処理される。
なお、ＣＭＯＳトランジスタ１００が搭載される電子機器としては、図１０に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器などに適用可能である。
（ａ）は、ＰＭＯＳトランジスタの平面図、（ｂ）は、ＮＭＯＳトランジスタの平面図、（ｃ）は、ＰＭＯＳトランジスタの断面図、（ｄ）はＮＭＯＳトランジスタの断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 本実施形態における製造工程を説明するための平面図及び断面図。 （ａ）、（ｂ）、（ｃ）共にＣＭＯＳトランジスタを含む電子機器の搭載例を示す斜視図。
符号の説明
１００…ＣＭＯＳトランジスタ、１０１…ＰＭＯＳトランジスタ、１０２…チャネル部、１０３…半導体層、１０４…ソース・ドレインコンタクト、１０５…ゲートコンタクト、１０６…圧電体層駆動コンタクト、１０７…圧電体層駆動コンタクト、１０８…ゲート電極、１０９…基板、１１０…圧電体層、１１１…第１分離層、１１２…第１導電部、１１３…第２導電部、１１４…第２分離層、１１５…ゲート絶縁層、１１６…第３分離層、２０１…ＮＭＯＳトランジスタ、２０２…チャネル部、２０３…半導体層、２０４…ソース・ドレインコンタクト、２０５…ゲートコンタクト、２０６…圧電体層駆動コンタクト、２０７…圧電体層駆動コンタクト、２０８…ゲート電極、２１０…圧電体層、２１１…第１分離層、２１２…第１導電部、２１３…第２導電部、２１４…第２分離層、２１５…ゲート絶縁層、２１６…第３分離層、２１７…第４分離層、２１８…第５分離層、３００…基板、３０１…保護層、３０２…エピ領域、３０３…緩衝層、３０４…半導体層、３０５…支持体穴、３０６…支持体前駆体層、３０７…支持体、３０８…レジストパターン、３０９…ＰＭＯＳ領域、３１０…ＮＭＯＳ領域、３１１…絶縁層、３１２…マスク層、３１３…レジストパターン、３１４…電極層、３１５…圧電体層前駆体、３１６…圧電体層、３１７…電極分離層前駆体、３１８…レジストパターン、３１９…電極分離層、３２０…電極層、３２２…層間絶縁層、３４０…電極分離層、２０００…パーソナルコンピュータ、２００１…電源スイッチ、２００２…キーボード、２０１０…本体部、３０００…携帯電話機、３００１…操作ボタン、３００２…スクロールボタン、４０００…情報携帯端末、４００１…操作ボタン、４００２…電源スイッチ。

Claims (3)

  1. 基体の上に配置される圧電素子と、
    前記圧電素子によりチャネルに印加される応力が制御されるＭＯＳトランジスタと、
    前記圧電素子と前記ＭＯＳトランジスタのチャネルが形成される半導体層を分離する分離層と、
    を含み、
    前記圧電素子は、第１の電極と、圧電体と、第２の電極と、を含み、前記第１の電極と前記第２の電極との間に電圧が印加され、
    前記半導体層及び前記圧電体は前記基体の第１面の上に島状に分離して配置され、
    前記第１面の法線方向から見て、
    前記ＭＯＳトランジスタがＰチャネル型ＭＯＳトランジスタの場合、前記圧電体をチャネル幅方向に挟む位置に前記第１の電極及び前記第２の電極が配置され、前記Ｐチャネル型ＭＯＳトランジスタが能動状態にある場合に、チャネル長方向に圧縮応力が加えられ、前記Ｐチャネル型ＭＯＳトランジスタが待機状態にある場合に、前記チャネル長方向に引っ張り応力が加えられ、
    前記ＭＯＳトランジスタがＮチャネル型ＭＯＳトランジスタの場合、前記圧電体を厚さ方向に挟む位置に前記第１の電極及び前記第２の電極が配置され、前記Ｎチャネル型ＭＯＳトランジスタが能動状態にある場合に、前記チャネル長方向に引っ張り応力が加えられ、前記Ｎチャネル型ＭＯＳトランジスタが待機状態にある場合に、前記チャネル長方向に圧縮応力が加えられることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、前記半導体層はＳＢＳＩ法を用いて形成されることを特徴とする半導体装置。
  3. 請求項１または２のいずれか一項に記載の半導体装置を含むことを特徴とする電子機器。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2945669B1 (fr) * 2009-05-14 2011-12-30 Commissariat Energie Atomique Transistor organique a effet de champ
US20150228694A1 (en) * 2011-12-20 2015-08-13 The Silanna Group Pty, Ltd Monolithically integrated CMOS and acoustic wave device
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
CN105974637B (zh) * 2016-07-22 2019-03-12 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置及其触摸位置检测方法
US10734531B2 (en) 2017-06-22 2020-08-04 The Penn State Research Foundation Two-dimensional electrostrictive field effect transistor (2D-EFET)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339243A (ja) * 2005-05-31 2006-12-14 Toshiba Corp 半導体装置
JP2007019515A (ja) * 2005-07-07 2007-01-25 Infineon Technologies Ag 半導体装置、半導体装置の製造方法およびトランジスタ装置の操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2516604B2 (ja) 1986-10-17 1996-07-24 キヤノン株式会社 相補性ｍｏｓ集積回路装置の製造方法
JP3082671B2 (ja) 1996-06-26 2000-08-28 日本電気株式会社 トランジスタ素子及びその製造方法
JPH1187718A (ja) 1997-09-05 1999-03-30 Denso Corp 半導体装置
JP2002217391A (ja) 2001-01-23 2002-08-02 Seiko Epson Corp 積層体の製造方法及び半導体装置
JP2007194336A (ja) 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339243A (ja) * 2005-05-31 2006-12-14 Toshiba Corp 半導体装置
JP2007019515A (ja) * 2005-07-07 2007-01-25 Infineon Technologies Ag 半導体装置、半導体装置の製造方法およびトランジスタ装置の操作方法

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