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CN112640132A - 二极管 - Google Patents

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CN112640132A
CN112640132A CN201980056661.7A CN201980056661A CN112640132A CN 112640132 A CN112640132 A CN 112640132A CN 201980056661 A CN201980056661 A CN 201980056661A CN 112640132 A CN112640132 A CN 112640132A
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CN
China
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diode
connection portion
stacked
channel
control electrode
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CN201980056661.7A
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深作克彦
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Abstract

二极管11A设置有分层结构20以及设置在分层结构的长度方向上的端部的第一连接部31和第二连接部32。通过在厚度方向上交替层叠具有纳米线结构或纳米片结构的第一结构体21和第二结构体22而形成分层结构20。第一连接部31是第一导电类型；第二连接部32是第二导电类型；还设置控制电极部23，其至少从峰部分跨越到分层结构20的侧表面，并且形成为与第一连接部31和第二连接部32分离；并且第一连接部31和控制电极部23或者第二连接部32和控制电极部23电连接。

Description

二极管
技术领域
本公开涉及一种二极管。
背景技术
在先进的CMOS技术中，为了减小每个装置的面积和功耗，装置日益小型化，并且栅极绝缘膜的厚度和沟道长度减小。顺便提及，在减小沟道长度的情况下，源极区域和漏极区域之间的电势差比栅电极施加的电压更显著地影响晶体管操作，不利地导致退化的短沟道特性。因此，对于对抗DIBL(漏极感应势垒降低)的措施，其指由漏极区域感应的沟道部分的电势的降低，已经研究了能够有效地将电压从栅电极施加到沟道部分的结构。在已知的晶体管中，栅电极形成在沟道部分上方，并且栅电压仅从沟道部分上方施加。相反，GAA(栅极全包围)结构已经在研究中，其中，栅电极经由栅极绝缘膜形成，以包围沟道部分的上部、侧表面和下部。GAA结构用于耗尽沟道部分，以抑制DIBL效应和短沟道特性的退化。在具有GAA结构的晶体管中，均具有纳米线结构或纳米片结构的多个沟道部分在垂直方向上并列设置，并且沟道部分的外周部分经由栅极绝缘膜嵌入栅电极中。
一种半导体设备包含作为实现电路功能的元件的晶体管(场效应晶体管)或二极管，其对应于具有放大和整流功能的有源元件。例如，在NPL 1，International ElectronDevice Meeting Technical Digest,Year:2016,pp.890，S.-H.Chen等人的“ESD Diodesin a Bulk Si Gate-All-Around Vertically Stacked Horizontal NanowireTechnology”中提出了具有类似于GAA结构的结构的二极管(为方便起见，以下称为“GAA类似结构”)。在具有GAA类似结构的二极管中，电流路径包含多个纳米线结构，并且围绕纳米线结构的外周部分提供控制电极部。
[引用列表]
[非专利文献]
[NPL 1]
International Electron Device Meeting Technical Digest,Year:2016,pp.890，S.-H.Chen等人的“ESD Diodes in a Bulk Si Gate-All-Around VerticallyStacked Horizontal Nanowire Technology”
发明内容
[技术问题]
具有GAA结构的场效应晶体管可以在低电压下工作，同时实现短沟道特性。另一方面，在具有GAA类似结构的二极管中，牺牲了二极管所需的电流特性。具体地，在具有GAA结构的场效应晶体管中，沟道部分的厚度减小到10nm或更小，以完全耗尽沟道部分。将这种GAA结构应用于二极管，将二极管中的电流路径限制在10nm或更小。在内置于半导体基板中的已知二极管(称为“具有已知结构的二极管”)中，电流路径可以在半导体基板中形成降至大约100nm的深度。因此，在具有GAA类似结构的二极管中，电流路径的横截面积约为具有已知结构的二极管的横截面积的十分之一，导致流过具有GAA类似结构的二极管的电流减少。此外，在单独步骤中制造具有GAA结构的场效应晶体管和具有已知结构的二极管的情况下，制造步骤的数量增加，导致制造成本增加。
因此，本公开的目的是提供一种二极管，其可以最大限度地抑制可以通过的电流的减少，该二极管对于场效应晶体管的制造步骤具有高亲和力。
[问题的解决方案]
根据本公开的第一模式和第二模式的用于实现上述目的的二极管包含：
堆叠结构体；
第一连接部，设置在所述堆叠结构体的长度方向上的一端；
第二连接部，设置在所述堆叠结构体的长度方向上的另一端，其中，
所述堆叠结构体包含第一结构体和第二结构体，所述第一结构体具有纳米线结构或纳米片结构，所述第二结构体具有纳米线结构或纳米片结构，所述第二结构体由与构成所述第一结构体的材料不同的材料构成，所述第一结构体和所述第二结构体在厚度方向上交替堆叠，
所述第一连接部具有第一导电类型，
所述第二连接部具有不同于所述第一导电类型的第二导电类型。
根据本公开的第一模式的二极管还包含控制电极部，该控制电极部形成为至少从堆叠结构体的顶部延伸到侧表面，并且与第一连接部和第二连接部间隔开，并且第一连接部和控制电极部或者第二连接部和控制电极部电连接。另外，在根据本公开的第二模式的二极管中，与第一连接部接触的堆叠结构体的第一部分具有第一导电类型，并且与第二连接部接触的堆叠结构体的第二部分具有第二导电类型。
附图说明
[图1]图1A和1B是沿着图2A中的箭头A-A和箭头B-B截取的示例1的二极管的示意性局部剖视图。
[图2]图2A和2B分别是示例1的二极管的堆叠结构体、第一连接部和第二连接部的示意性布局图以及示例1的二极管的控制电极部、绝缘层、第一连接部和第二连接部的示意性布局图。
[图3]图3A和图3B是分别沿着图2A中的箭头C-C和沿着图2B中的箭头D-D截取的示例1的二极管的示意性局部剖视图。
[图4]图4A和图4B分别是示例1中场效应晶体管的沟道部分和源极/漏极区域的示意性布局图以及示例1中场效应晶体管的栅电极、栅极侧壁和源极/漏极区域的示意性布局图。
[图5]图5A和图5B分别是沿着图4A中的箭头A-A截取的p沟道场效应晶体管的示意性局部剖视图和沿着图4B中的箭头B-B截取的p沟道场效应晶体管的示意性局部剖视图。
[图6]图6A和图6B分别是沿着图4A中的箭头C-C截取的p沟道场效应晶体管的示意性局部剖视图和沿着图4B中的箭头D-D截取的p沟道场效应晶体管的示意性局部剖视图。
[图7]图7A和图7B分别是沿着图4A中的箭头A-A截取的n沟道场效应晶体管的示意性局部剖视图和沿着图4B中的箭头B-B截取的n沟道场效应晶体管的示意性局部剖视图。
[图8]图8A和图8B分别是沿着图4A中的箭头C-C截取的n沟道场效应晶体管的示意性局部剖视图和沿着图4B中的箭头D-D截取的n沟道场效应晶体管的示意性局部剖视图。
[图9]图9A和图9B分别是在沿着图2A中的箭头B-B截取的情况下示例1的二极管的修改示例1的示意性局部剖视图以及在沿着图2A中的箭头A-A截取的情况下示例2的二极管的修改示例2的示意性局部剖视图。
[图10]图10A和图10B分别是在沿着图2A中的箭头A-A截取的情况下示例1的二极管的修改示例3的示意性局部剖视图以及在沿着图2A中的箭头A-A截取的情况下示例1的二极管的修改示例4的示意性局部剖视图。
[图11]图11A和图11B是在分别沿着图2A中的箭头A-A和沿着图2A中的箭头B-B截取的情况下示例1的二极管的修改示例5的示意性局部剖视图。
[图12]图12A和图12B是在分别沿着图2A中的箭头C-C和沿着图2B中的箭头D-D截取的情况下示例1的二极管的修改示例5的示意性局部剖视图。
[图13]图13A和图13B是在分别沿着图2A中的箭头C-C和沿着图2B中的箭头D-D截取的情况下示例2的二极管的示意性局部剖视图。
[图14]图14是在沿着图2A中的箭头C-C截取的情况下示例1的二极管的修改示例5的示意性局部剖视图。
[图15]图15是示出示例1的二极管的操作机制的示图。
[图16]图16是示出在NPL 1中提出的二极管的操作机制的示图。
[图17]图17A、图17B、图17C和图17D是示出具有与示例1的二极管的结构类似的结构的二极管的示图以及二极管的堆叠结构体中的电势分布、电场强度分布和电流密度分布的模拟结果。
[图18]图18是示出当在具有类似于图17A所示的示例1的二极管的结构的二极管、与图17A所示的示例1的二极管对应的二极管(其中，堆叠结构体被两个硅层代替)以及与图17A所示的示例1的二极管对应的二极管(其中，堆叠结构体被两个硅锗层代替)中施加脉冲电压时脉冲电流的模拟结果的示图。
[图19]图19的(A)、(B)、(C)、(D)、(E)、(F)、(G)、(H)和(J)是示出具有类似于图17A所示的示例1的二极管的结构的二极管、与图17A所示的示例1的二极管对应的二极管(其中，堆叠结构体被两个硅层代替)以及与图17A所示的示例1的二极管对应的二极管(其中，堆叠结构体被两个硅锗层代替)的堆叠结构体中的电势分布、电场强度分布和电流密度分布的模拟结果的示图。
[图20]图20A、图20B和图20C是用于提供用于制造示例1中的二极管和场效应晶体管的方法的概述的基体等的示意性局部剖视图。
[图21]图21A、图21B和图21C是用于提供用于制造示例1中的二极管和场效应晶体管的方法的概述的基体等的示意性局部剖视图。
[图22]图22A、图22B和图22C是用于提供用于制造示例1中的二极管和场效应晶体管的方法的概述的基体等的示意性局部剖视图。
[图23]图23A、图23B和图23C是用于提供用于制造示例1中的二极管和场效应晶体管的方法的概述的基体等的示意性局部剖视图。
[图24]图24A、图24B和图24C是用于提供用于制造示例1中的二极管和场效应晶体管的方法的概述的基体等的示意性局部剖视图。
[图25]图25A、图25B和图25C是用于提供用于制造示例1中的二极管和场效应晶体管的方法的概述的基体等的示意性局部剖视图。
具体实施方式
参考附图，将基于示例描述本公开。然而，本公开不限于示例，并且示例中的各种数值和材料是说明性的。注意，将按以下顺序进行描述。
1.根据本公开的第一和第二模式的二极管的总体描述
2.示例1(根据本公开的第一模式的二极管)
3.示例2(根据本公开的第二模式的二极管)
4.其他
<根据本公开的第一和第二模式的二极管的总体描述>
根据本公开的第一和第二模式的二极管可以被配置为使得在基体上提供堆叠结构体。在这种配置中，堆叠结构体的底面与基体接触，因此控制电极部不形成在堆叠结构体的底面上。
或者，根据本公开的第一和第二模式的二极管可以被配置为使得控制电极部形成为到达堆叠结构体的底面，并且在这种情况下，堆叠结构体设置在基体上方。在这种配置中，堆叠结构体的底面不与基体接触，并且控制电极部的底面与基体接触。或者，控制电极部的底面位于基体上方，并且在控制电极部的底面和基体的顶面之间存在间隙。
此外，根据本公开的第一和第二模式的二极管的各种上述优选配置可以使得基体包含硅半导体基板或SOI(绝缘体上硅)基板，或者包含GOI(绝缘体上锗)基板或SGOI(绝缘体上SiGe)基板。
此外，根据本公开的第一和第二模式的二极管的各种上述优选配置可以使得第一连接部和第二连接部设置在基体上。
此外，根据本公开的第一模式的二极管的各种上述优选配置可以使得其上设置二极管的基体区域具有第二导电类型，并且第一连接部和控制电极部电连接。
此外，根据包含各种上述优选配置的本公开的第一和第二模式的二极管可以被配置为使得第一导电类型是p型，第二导电类型是n型。
此外，根据包含上述优选形式和配置的本公开的第一和第二模式的二极管可以被配置为使得第一结构体包含硅锗(Si-Ge)，第二结构体包含硅(Si)。或者，该配置可以使得第一结构体包含锗(Ge)或InGaAs，并且使得第二结构体包含硅(Si)。
第一连接部包含构成第一结构体的材料，第二连接部包含构成第二结构体的材料，这就足够了。
此外，包含上述优选形式和配置的根据本公开的第一模式的二极管可以被配置为使得堆叠结构体包含本征半导体区域(本征区域)，或者使得堆叠结构体具有1×1018/cm3或更低的杂质浓度。
此外，包含上述优选形式和配置的根据本公开的第一模式的二极管可以被配置为使得绝缘层(侧壁)形成在面对第一连接部的控制电极部的侧表面和面对第二连接部的控制电极部的侧表面上。
此外，包含上述优选形式和配置的根据本公开的第一模式的二极管可以被配置为使得控制电极部包含TiN、TaN、Al、TiAl或W。
另外，根据包含上述优选形式的本公开的第二模式的二极管可以被配置为使得堆叠结构体的第一部分与堆叠结构体的第二部分接触。
在根据包含上述优选形式和配置的本公开的第一和第二模式的二极管中，堆叠结构体的数量可以是一个或多个两个或更多。另外，第一结构体的数量可以是一个或多个两个或更多，第二结构体的数量可以是一个或多个两个或更多。第一结构体的数量可以与第二结构体的数量相同或不同。堆叠结构体的最下层可以包含第一结构体或第二结构体。在根据本公开的第一模式的二极管中，在堆叠结构体的数量是两个或更多的多个的情况下，可以为所有堆叠结构体或每个堆叠结构体提供一个控制电极部。
一种半导体设备可以包含根据本公开的第一或第二模式的二极管和包含GAA结构的场效应晶体管。在此处，场效应晶体管包含：沟道结构部分，包含多个沟道部分，每个沟道部分具有纳米线结构或纳米片结构；栅极绝缘膜，每个栅极绝缘膜围绕相应的一个沟道部分；以及栅电极，每个栅电极围绕相应的一个栅极绝缘膜的至少一部分。至少两个沟道部分沿沟道结构部分的厚度方向并列设置，并且最下层沟道部分形成在基体上或上方。具体地，多个沟道部分在沟道结构部分的厚度方向上彼此隔开，并且栅极绝缘膜和栅电极嵌入在沟道部分之间。如果场效应晶体管的沟道结构部分的堆叠方向上的沟道部分的数量是两个或更多，并且在与沟道结构部分的厚度方向正交的方向(沟道结构部分的宽度方向)上的沟道部分的数量是一个或两个或更多，这就足够了。沟道部分的总高度是构成纳米线结构或纳米片结构(其构成沟道部分)的材料(例如，Si或Si-Ge、Ge或InGaAs)的直径或厚度的总和。
该配置可以使得构成场效应晶体管的最下层沟道部分的至少一部分被栅电极包围，并且其他沟道部分被栅电极包围。具体地，在场效应晶体管中，围绕位于栅极绝缘膜下方的沟道部分的栅极绝缘膜(即，围绕沟道部分的外周部分形成的栅极绝缘膜)和围绕位于栅极绝缘膜上方的沟道部分的栅极绝缘膜形成在沟道部分之间(即，围绕沟道部分的外周部分形成的栅极绝缘膜)，并且栅电极进一步形成在栅极绝缘膜之间。
该配置可以使得n沟道场效应晶体管的沟道部分包含硅(Si)，并且使得p沟道场效应晶体管的沟道部分包含硅锗(Si-Ge)、锗(Ge)或InGaAs。然而，这种限制不是有意的，并且
[a]该配置可以使得n沟道场效应晶体管的沟道部分包含硅锗(Si-Ge)，并且使得p沟道场效应晶体管的沟道部分包含硅(Si)、锗(Ge)或InGaAs，
[b]该配置可以使得n沟道场效应晶体管的沟道部分包含锗(Ge)，并且使得p沟道场效应晶体管的沟道部分包含硅(Si)、硅锗(Si-Ge)或InGaAs，或者
[c]该配置可以使得n沟道场效应晶体管的沟道部分包含InGaAs，并且使得p沟道场效应晶体管的沟道部分包含硅(Si)、硅锗(Si-Ge)或锗(Ge)。
场效应晶体管是n沟道型还是p沟道型由例如构成栅电极的材料的功函数的值决定。具体地，在沟道部分包含Si的情况下，构成栅电极以提供n沟道场效应晶体管的材料的示例包含TiN、TaN、Al、TiAl和W。另一方面，在沟道部分包含Si-Ge的情况下，构成栅电极以提供p沟道场效应晶体管的材料的示例包含TiN和W。
该配置可以使得施加到场效应晶体管的栅电极的电压在例如0.5至0.8V的范围内，但不旨在进行这样的限制。
构成绝缘层和栅极绝缘膜的材料的示例可以包含SiON和SiO2，并且用于绝缘层和栅极绝缘膜的高介电材料(所谓的高k材料)可以是例如HfO2、HfAlON或Y2O3。
对于构成堆叠结构体的纳米线结构，具有例如5nm至10nm的直径并且包含例如Si、Si-Ge等的纳米线结构在纳米线结构的相应端部与第一连接部和第二连接部接触。在构成堆叠结构体的纳米片结构中，具有大致矩形横截面形状、具有例如(10nm至50nm)×(5nm至10nm)的宽度×厚度并且包含例如Si、Si-Ge等的材料在材料的相应端部与第一连接部和第二连接部接触。对于构成场效应晶体管的沟道部分的纳米线结构，具有例如5nm至10nm的直径并且包含例如Si、Si-Ge等的纳米线结构在纳米线结构的两端由构成场效应晶体管的源极/漏极区域支撑。在构成场效应晶体管的沟道部分的纳米片结构中，由构成场效应晶体管的源极/漏极区域在纳米线结构的两端支撑具有大致矩形横截面形状的材料，该材料具有例如(10nm至50nm)×(5nm至10nm)的宽度×厚度，并且包含例如Si、Si-Ge等。使用纳米线结构还是纳米片结构取决于构成该结构的材料的厚度和宽度。
如上所述，基体的示例包含硅半导体基板、SOI基板、GOI基板和SGOI基板。堆叠结构体和沟道部分优选具有结晶度，但是可以包含多晶材料或者可选的非晶材料。用于形成堆叠结构体或沟道部分的方法的示例包含外延CVD法、等离子体CVD法和原子层沉积法(ALD法)。
二极管和场效应晶体管的排列方式取决于半导体电路所需的规格，无法明确定义。例如，诸如逻辑电路、SRAM电路和CMOS电路等数字电路可以包含二极管或场效应晶体管，并且控制图像捕捉设备的逻辑电路和用于构成图像捕捉设备的图像捕捉元件(光接收元件)的驱动电路可以包含二极管或场效应晶体管，并且CPU、GPU等可以包含二极管或场效应晶体管。然而，并不旨在进行这样的限制。
示例1
示例1涉及根据本公开的第一模式的二极管。图2A示出了示例1的二极管的堆叠结构体、第一连接部和第二连接部的示意性布局图，图2B示出了示例1的二极管的控制电极部、绝缘层、第一连接部和第二连接部的示意性布局图。图1A示出了沿着图2A中的箭头A-A截取的示例1的二极管的示意性局部剖视图，图1B示出了沿着图2A中的箭头B-B截取的示例1的二极管的示意性局部剖视图。图3A示出了沿着图2A中的箭头C-C截取的示例1的二极管的示意性局部剖视图，图3B示出了沿着图2B中的箭头D-D截取的示例1的二极管的示意性局部剖视图。另外，图4A示出了示例1中的场效应晶体管的沟道部分和源漏极区域的示意性布局图，图4B示出了示例1中的场效应晶体管的栅电极、栅极侧壁和源漏极区域的示意性布局图。图5A和图7A示出了沿着图4A中的箭头A-A截取的p沟道和n沟道场效应晶体管的示意性局部剖视图，图5B和图7B示出了沿着图4B中的箭头B-B截取的p沟道和n沟道场效应晶体管的示意性局部剖视图。图6A和图8A示出了沿着图4A中的箭头C-C截取的p沟道和n沟道场效应晶体管的示意性局部剖视图，图6B和图8B示出了沿着图4B中的箭头D-D截取的p沟道和n沟道场效应晶体管的示意性局部剖视图。
下面描述的示例1或示例2的二极管包含：
堆叠结构体20或25；
第一连接部31，其在长度方向上设置在堆叠结构体20或25的一端；以及
第二连接部32，其在长度方向上设置在堆叠结构体的另一端。
堆叠结构体20或25包含具有纳米线结构或纳米片结构(具体地，纳米线结构)的第一结构体21或26和具有纳米线结构或纳米片结构(具体地，纳米线结构)的第二结构体22或27，第二结构体22或27包含与构成第一结构体21或26的材料不同的材料，第一结构体和第二结构体在厚度方向上交替堆叠。
第一连接部31具有第一导电类型(具体地，例如，p型)。
第二连接部32具有与第一导电类型不同的第二导电类型(具体地，例如，n型)。
示例1的二极管还包含控制电极部23，该控制电极部23形成为至少从堆叠结构体20的顶部延伸到侧表面，并且与第一连接部31和第二连接部32间隔开，并且第一连接部31和控制电极部23或者第二连接部32和控制电极部23电连接。具体地，示例1的二极管11A还包含控制电极部23，该控制电极部23形成为至少从堆叠结构体20的顶部延伸到侧表面，并且与第一连接部31和第二连接部32间隔开，并且第一连接部31和控制电极部23电连接。换言之，示例1的二极管具有所谓的MOS二极管结构。
在下面描述的示例1或示例2的二极管中，堆叠结构体20或25设置在基体70上。在这种配置中，堆叠结构体20或25的底面与基体70接触。在示例1的二极管11A中，控制电极部23没有形成在堆叠结构体20的底面上。另外，在下面描述的示例1或示例2的二极管中，堆叠结构体20或25具体包含在厚度方向上交替堆叠的两个第一结构体21A和21B或26A和26B以及两个第二结构体22A和22B或27A和27B，并且具有四层配置。例如，每个结构的厚度(每层的厚度)为8nm，宽度为8nm。堆叠结构体20或25在长度方向上在堆叠结构体20或25的一端与第一连接部31接触，并且在长度方向上在堆叠结构体20或25的另一端与第二连接部32接触。堆叠结构体20或25的最下层可以包含第一结构体21A或26A或第二结构体22A或27A。在图示的示例中，最下层包含第一结构体21A或26A。
在下面描述的示例1或示例2的二极管中，基体70包含硅半导体基板。另外，在下面描述的示例1或示例2的二极管中，第一连接部31和第二连接部32设置在基体70上。此外，在下面描述的示例1或示例2的二极管中，第一结构体21和第一连接部31包含硅锗(Si-Ge)，第二结构体22和第二连接部32包含硅(Si)。另外，示例1的二极管11A包含绝缘层(侧壁)24，该绝缘层24形成在控制电极部23的面对第一连接部31的侧表面上和控制电极部23的面对第二连接部32的侧表面上，绝缘层24包含例如HfO2。控制电极部23包含TiN、TaN、Al、TiAl或W，具体地，例如，包含TiN。控制电极部23的长度例如为0.1μm，并且第一连接部31和第二连接部32之间的距离为0.14μm。
此外，在示例1的二极管11A中，堆叠结构体20包含本征半导体区域(本征区域)或者具有1×1018/cm3或更低的杂质浓度。具体地，第一结构体21和第二结构体22包含本征半导体区域或者具有1×1018/cm3或更低的杂质浓度。
在下面描述的示例1或示例2中，半导体设备包含示例1或示例2的二极管和具有GAA结构的场效应晶体管42(栅电极无缝且连续地包围沟道部分的外周部分)和具有所谓的ω(Ω)结构的场效应晶体管41(栅电极包围沟道部分的外周部分，但部分不连续地包围外周部分)。
p沟道场效应晶体管41包含：沟道结构部分50A，其包含多个沟道部分51(51A和51B)，每个沟道部分51具有纳米线结构或纳米片结构；栅极绝缘膜55，每个栅极绝缘膜55围绕沟道部分51(51A和51B)中相应的一个；以及栅电极53，其围绕每个栅极绝缘膜55的至少一部分。另一方面，n沟道场效应晶体管42包含：沟道结构部分50B，其包含多个沟道部分52(52A和52B)，每个沟道部分52具有纳米线结构或纳米片结构；栅极绝缘膜55，每个栅极绝缘膜55围绕沟道部分52(52A和52B)中相应的一个；以及栅电极53，其围绕每个栅极绝缘膜55的至少一部分。在沟道结构部分50的厚度方向上形成至少两个沟道部分51或52，并且在基体70上或上方形成最下层沟道部分51或52。在图示的示例中，在沟道结构部分50A的厚度方向上形成两个沟道部分51(51A和51B)，并且在基体70上形成最下层沟道部分51A。栅电极53形成在最下层沟道部分51A和基体70之间(Ω结构)。另一方面，在沟道结构部分50B的厚度方向上形成两个沟道部分52(52A和52B)，并且最下层沟道部分52A形成在基体70上方。栅电极53形成在最下层沟道部分52A和基体70(GAA结构)之间。多个沟道部分51和52在沟道结构部分50A或50B的厚度方向上彼此隔开，并且栅极绝缘膜55和栅电极53嵌入在沟道部分51或52和沟道部分51或52之间。沟道部分51或52的一端与一个源极/漏极区域61接触，沟道部分51或52的另一端与另一源极/漏极区域62接触。包含例如HfO2的栅极侧壁54形成在面对源极/漏极区域61和62中的每一个的栅电极53的侧表面上。
如上所述，构成场效应晶体管的最下层沟道部分的至少一部分被栅电极包围，并且其他沟道部分被栅电极包围。在图示的示例中，构成场效应晶体管41的最下层沟道部分51A的外周部分的一部分没有被栅电极53包围。另一方面，构成场效应晶体管42的最低沟道部分52A的外周部分的一部分被栅电极53包围。
示例1的场效应晶体管41的沟道部分51(51A和51B)包含硅锗(Si-Ge)，并且场效应晶体管42的沟道部分52(52A和52B)包含硅(Si)。另外，用于形成场效应晶体管41或42的栅电极53的材料是TiN，并且栅极绝缘膜55具有SiON和HfO2的堆叠结构体。
图15是用于描述示例1的二极管11A的操作机制的示图，并且图16示出了用于描述上述NPL1中提出的具有GAA结构的二极管的操作机制的示图。注意，图15和图16中最上面的示图是类似于图1A的示意性剖视图。图15中的“(1)位置”是示出第二结构体22B的电势变化的示图，并且图15中的“(2)位置”是示出第一结构体21B的电势变化的示图。另外，“V＝0”表示当0V被施加到第一连接部31和控制电极部23并且第二连接部32接地(0V被施加到第二连接部32)时获得的电势。“V>Vbi”表示当高于基板偏压Vbi(具体地，0V)的电压(例如，+1.0V)被施加到第一连接部31和控制电极部23并且第二连接部32接地(0V被施加到第二连接部32)时获得的电势。
参考图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B和图25C，将提供示例1中的二极管和场效应晶体管的概述。注意，图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B和图24C是在沿着图2A和图4A中的箭头C-C截取的情况下基体等的示意性局部剖视图，图25A、图25B和图25C是在沿着图2A和图4A中的箭头A-A截取的情况下基体的示意性局部剖视图。
[步骤-100]
首先，在基体70的期望区域上，形成用于二极管和场效应晶体管的元件隔离区域(未示出)，然后，例如，基于外延CVD法，依次形成：包含Si-Ge的第一半导体层81(构成p沟道场效应晶体管41的第一结构体21A和沟道部分51A的半导体层)、包含Si的第二半导体层82(构成n沟道场效应晶体管42的第二结构体22A和沟道部分52A的半导体层)、包含Si-Ge的第三半导体层83(构成p沟道场效应晶体管41的第一结构体21B和沟道部分51B的半导体层)、以及包含Si的第四半导体层84(构成n沟道场效应晶体管42的第二结构体22B和沟道部分52B的半导体层)。第一半导体层81、第二半导体层82、第三半导体层83和第四半导体层84均包含本征半导体或者具有1×1018/cm3或更低的杂质浓度。
[步骤-110]
然后，基于众所周知的光刻技术和蚀刻技术，包含第一半导体层81、第二半导体层82、第三半导体层83和第四半导体层84的堆叠结构体20和堆叠结构体20’和20”(用于形成沟道结构部分50A和50B的堆叠结构体)均形成在将形成二极管11A的基体70上和将形成场效应晶体管的基体70上。因此，可以获得图20A、图20B和图20C所示的结构。
[步骤-120A]
随后，用于形成n沟道场效应晶体管42的沟道结构部分50B的堆叠结构体20和堆叠结构体20”被适当的掩模层覆盖，其中，暴露堆叠结构体20’，堆叠结构体20’用于形成p沟道场效应晶体管41的沟道结构部分50A。然后，形成具有期望的抗蚀剂图案的抗蚀剂91(参见图21A)，并且图案化第四半导体层84、第三半导体层83、第二半导体层82和第一半导体层81。根据抗蚀剂91的宽度，获得纳米线结构或获得纳米片结构。因此，可以获得图21B所示的结构。
[步骤-120B]
然后，通过使用对构成第一半导体层81和第三半导体层83的材料(Si-Ge)具有蚀刻选择性的蚀刻剂，去除包含Si的第二半导体层82和第四半导体层84。包含纳米线结构的沟道部分52在沟道部分52的两端由包含堆叠结构体20’的支撑部分支撑。随后，去除抗蚀剂91。因此，可以获得图21C所示的结构。
[步骤-130A]
随后，p沟道场效应晶体管41的沟道结构部分50A的组件被掩模层覆盖，其中，暴露堆叠结构体20”，堆叠结构体20”用于形成n沟道场效应晶体管42的沟道结构部分50B。然后，形成具有期望的抗蚀剂图案的抗蚀剂92(参见图22A)，并且图案化第四半导体层84、第三半导体层83、第二半导体层82和第一半导体层81。根据抗蚀剂92的宽度，获得纳米线结构或获得纳米片结构。因此，可以获得图22B和图23C所示的结构。
[步骤-130B]
然后，通过使用对构成第二半导体层82和第四半导体层84的材料(Si)具有蚀刻选择性的蚀刻剂，去除包含Si-Ge的第一半导体层81和第三半导体层83。包含纳米线结构的沟道部分51在沟道部分51的两端由包含堆叠结构体20”的支撑部分支撑。随后，去除抗蚀剂92。因此，可以获得图22C所示的结构。
[步骤140]
随后，在沟道部分51或52上形成栅极绝缘膜55。具体地，首先，形成具有期望的抗蚀剂图案(未示出)的抗蚀剂层，然后在沟道部分51或52上执行热氧化处理，以形成包含SiON的栅极绝缘膜的一部分。热氧化处理使得包含纳米线结构的沟道部分51或52的横截面为圆形。然后，基于ALD方法在栅极绝缘膜上形成包含HfO2的栅极绝缘膜的剩余部分。因此，可以获得图23A和图23B所示的结构。
[步骤-150]
然后，在构成二极管11A的堆叠结构体20的一部分中，基于CVD法、光刻技术和蚀刻技术形成控制电极部23。另外，基于CVD法、光刻技术和蚀刻技术形成p沟道场效应晶体管41和n沟道场效应晶体管42的栅电极53(见图24A、24B和24C)。随后，通过众所周知的方法形成绝缘层(侧壁)24和栅极侧壁54。
[步骤-160]
然后，形成第一连接部31、第二连接部32以及源极/漏极区域61和62。具体地，基于光刻技术和蚀刻技术移除包含支撑沟道部分51或52两端的堆叠结构体20’或20”的支撑部分，并且基于光刻技术和蚀刻技术从堆叠结构体20移除不必要的部分，以暴露基体70。然后，除了要形成第一连接部31的区域之外，基体70的整个区域被包含例如SiN(未示出)的掩模层覆盖。然后，基于选择性外延生长方法，在基体70上形成包含具有p型杂质的Si-Ge的第一连接部31，然后去除掩模层。然后，除了将在其上形成第二连接部32和源极/漏极区域61和62的区域之外，基体70的整个区域被包含例如SiN(未示出)的另一掩模层覆盖。然后，基于选择性外延生长方法，在基体70上形成包含具有n型杂质的Si的第二连接部32以及源极/漏极区域61和62，然后去除掩模层。因此，可以获得具有纳米线结构的二极管11A和场效应晶体管41或42。此外，在整个表面上形成层间绝缘层就足够了，在位于第一连接部31、第二连接部32和控制电极部23上方的层间绝缘层中形成开口，并且形成连接孔、布线和连接部(连接第一连接部31和控制电极部23的连接部)，以从开口的内部延伸到层间绝缘层上。另外，在位于栅电极53和源极/漏极区域61和62上方的层间绝缘层中形成开口就足够了，并且形成连接孔和布线，以从开口的内部延伸到层间绝缘层上。
图17B、图17C和图17D示出了具有与图17A所示的示例1的二极管的结构相似的结构的二极管(为方便起见，以下称为“用于模拟的二极管”)以及用于模拟的二极管的堆叠结构体中的电势分布、电场强度分布和电流密度分布的模拟结果。用于模拟的二极管包括：包含Si-Ge的第一连接部31、包含Si的第二连接部32、总共具有两层(一个第一结构体21包含硅锗，一个第二结构体22包含硅锗，这些层堆叠)的堆叠结构体20和围绕堆叠结构体20的外周部分的控制电极部23。然后，模拟+1.0V施加到第一连接部31并且控制电极部23和第二连接部32接地(0V施加到第二连接部32)的状态。图17B、图17C和图17D中的结果表明第一结构体21和第二结构体22之间的电势分布、电场强度分布和电流密度分布没有差异，从而允许确认二极管操作。
另外，图18示出了当在图17A所示的用于模拟的二极管、与图17A所示的用于模拟的二极管对应的二极管(其中，堆叠结构体由两个硅层代替(为了方便，下文中称为“比较示例1A的二极管”))、与图17A所示的用于模拟的二极管对应的二极管(其中，堆叠结构体由两个硅锗层代替(为了方便，下文中称为“比较示例1B的二极管”))中施加脉冲电压时流动的脉冲电流的模拟结果。注意，图18中的“B”示出了用于模拟的二极管的结果，图18中的“A”示出了比较示例1A的二极管的结果，并且图18中的(C)示出了比较示例1B的二极管的结果。图18允许确认用于模拟的二极管具有与比较示例1A的二极管的操作特性基本相似的操作特性，并且具有比比较示例1B的二极管更优异的特性。
此外，图19示出了用于模拟的二极管、比较示例1A的二极管和比较示例1B的二极管的堆叠结构体中的电势分布、电场强度分布和电流密度分布的模拟结果。
[电势分布]
用于模拟的二极管参见图19(C)
比较示例1A的二极管参见图19(A)
比较示例1B的二极管参见图19(B)
[电场强度分布]
用于模拟的二极管参见图19(F)
比较示例1A的二极管参见图19(D)
比较示例1B的二极管参见图19(E)
[电流密度分布]
用于模拟的二极管参见图19(J)
比较示例1A的二极管参见图19(G)
比较示例1B的二极管参见图19(H)
图19中的结果表明，在用于模拟的二极管、比较示例1A的二极管和比较示例1B的二极管的堆叠结构体中，构成堆叠结构体的上层和下层之间在电势分布、电场强度分布和电流密度分布方面没有显著差异。
下面描述的示例1或示例2的二极管包含堆叠结构体，该堆叠结构体包含第一结构体和第二结构体，每个第一结构体和第二结构体具有纳米线结构或纳米片结构并且在厚度方向上交替堆叠，因此允许最大程度地抑制可以通过二极管的电流的减少。此外，该二极管例如对具有GAA结构的场效应晶体管的制造步骤具有高亲和力。换言之，下面描述的示例1或示例2的二极管可以以与具有GAA结构的场效应晶体管基本相同的步骤制造。
此外，示例1的二极管设置有控制电极部，因此即使在作为将电子从栅电极注入堆叠结构体的结果，在堆叠结构体中压抑导带和价带并且堆叠结构体包含本征半导体区域(本征区域)或者具有1×1018/cm3或更低的杂质浓度的情况下，二极管也具有与第一连接部基本相同的电势，并且可以作为二极管通过电流。
此外，将上述NPL1中提出的包含GAA结构的二极管与下面的示例1的二极管进行比较。示例1的二极管中的第一结构体21和第二结构体22的宽度和高度被指定为“a”。包含两个第一结构体21和两个第二结构体22的堆叠结构体20的横截面积(即，示例1的二极管的横截面积)是4a2。另一方面，在NPL1中提出的二极管中，具有宽度“a”和高度“4a”的横截面区域被两个结构体占据。因此，在NPL1中提出的可以通过电流的二极管的横截面积是2×π×(a/2)2＝1.57a2。具体地，在示例1的二极管和在NPL1中提出的二极管具有相同横截面积的情况下，示例1的二极管可以通过的电流是在NPL1中可以通过的电流的2.5倍(＝4/1.57)。在相同的电流流过二极管的情况下，示例1的二极管的横截面积可以是NPL1中提出的二极管的横截面积的1/2.5倍。
<示例1的二极管的修改示例1>
图9A示出了在沿着图2A中的箭头B-B截取的情况下示例1的二极管的修改示例1(二极管11B)的示意性局部剖视图。在修改示例1中，第二连接部32和控制电极部23电连接。
<示例1的二极管的修改示例2>
图9B示出了在沿着图2A中的箭头A-A截取的情况下示例1的二极管的修改示例2(二极管11C)的示意性局部剖视图。在修改示例2中，设置有二极管11C的基体70的区域具有第二导电类型(具体地，n+)，第一连接部31和控制电极部23电连接，或者第二连接部32和控制电极部23电连接。更具体地，设置有二极管11C的基体70的上部区域包含n+区域71，并且第一连接部31和n+区域71也构成二极管。然后，这种结构增加了电流路径的量，使得能够通过二极管的电流量增加。
<示例1的二极管的修改示例3>
图10A示出了在沿着图2A中的箭头A-A截取的情况下示例1的二极管的修改示例3(二极管11D)的示意性局部剖视图。在修改示例3中，基体包含SOI基板72。二极管11D设置在构成SOI基板72的硅层73上。
<示例1的二极管的修改示例4>
图10B示出了在沿着图2A中的箭头A-A截取的情况下示例1的二极管的修改示例4(二极管11E)的示意性局部剖视图。同样在修改示例4中，构成设置有二极管11E的基体72的一部分的硅层74具有第二导电类型(具体地，n+)，第一连接部31和控制电极部23电连接，或者第二连接部32和控制电极部23电连接。更具体地，基体包含SOI基板72，并且二极管11E设置在构成SOI基板72的n+硅层74上。第一连接部31和n+硅层74也构成二极管。然后，这种结构增加了电流路径的大小，使得能够增加可以通过二极管的电流。
<示例1的二极管的修改示例5>
图11A示出了在沿着图2A中的箭头A-A截取的情况下示例1的二极管的修改示例5(二极管11F)的示意性局部剖视图。图11B示出了在沿着图2A中的箭头B-B截取的情况下修改示例5(二极管11F)的示意性局部剖视图。图12A和图12B分别示出了在沿着图2A中的箭头C-C和沿着图2B中的箭头D-D截取的情况下修改示例5(二极管11F)的示意性局部剖视图。在二极管11F中，控制电极部23形成为到达堆叠结构体20的底面。堆叠结构体20设置在基体70上方。在这种结构中，堆叠结构体20的底面不与基体70接触，控制电极部23的底面与基体70接触，或者如图所示，控制电极部23的底面位于基体70上方，并且在控制电极部23的底面和基体70的顶面之间存在间隙。堆叠结构体20的最下层包含第二结构体22A，第一结构体21的数量为1，第二结构体22的数量为2。然而，并不旨在进行这样的限制。可以通过在类似于[步骤-130B]的步骤中形成牺牲层代替上述第一半导体层81并从堆叠结构体20移除牺牲层，来获得这种结构。
示例2
示例2涉及根据本公开的第二模式的二极管。图13A和图13B分别示出了在沿着图2A中的箭头C-C和沿着图2B中的箭头D-D截取的情况下示例2的二极管的示意性局部剖视图。与示例1的二极管不同，示例2的二极管没有设置控制电极部23。与第一连接部31接触的堆叠结构体25的第一部分25A具有第一导电类型(具体地，例如，p型)。与第二连接部32接触的堆叠结构体25的第二部分25B具有第二导电类型(具体地，例如，n型)。堆叠结构体25的第一部分25A与堆叠结构体25的第二部分25B接触。第一部分25A可以通过p型杂质的离子注入来提供，第二部分25B可以通过n型杂质的离子注入来提供。
除了上述几点，示例2的二极管的配置和结构类似于示例1的二极管的配置和结构，因此省略详细描述。注意，示例1的修改示例2、修改示例3、修改示例4和修改示例5的配置和结构可以适当地应用于示例2的二极管。
在示例2的二极管中，包含Si-Ge的第一结构体26(26B)的功函数的值与包含Si的第二结构体27(27A或27B)的功函数的值相差大约0.1eV。在作为二极管的操作期间，第一连接部31和第二连接部32之间的电势差(通常为1V或更高)吸收了功函数值的差异，使得所有的二极管工作成为可能。第一结构体26和第二结构体27执行积分二极管操作，而不是执行单独的二极管操作，因此允许电流路径的大小加倍，以增加可以通过二极管的电流。
已经基于优选示例描述了本公开，但是示例中描述的二极管和场效应晶体管的配置和结构、构成二极管和场效应晶体管的材料以及二极管和场效应晶体管的制造方法是说明性的，并且可以适当地改变。二极管和场效应晶体管的制造方法的步骤顺序可以根据需要和适当改变。在示例中，堆叠结构体和沟道部分仅基于纳米线结构进行了描述，但是可以具有纳米片结构。作为基体，可以使用GOI基板和SGOI基板来代替硅半导体基板和SOI基板。可以例如在[步骤-120A]或[步骤-130A]中形成元件隔离区域。
如图14所示，对应于在沿着图2A中的箭头A-A截取的情况下示意性的局部剖视图，该配置可以使得在长度方向上与堆叠结构体20或25的一端接触的第一连接部31包含相对于第一结构体21或26和第二结构体22或27的突出部分，并且使得在长度方向上与堆叠结构体20或25的另一端接触的第二连接部32包含相对于第一结构体21或26和第二结构体22或27的突出部分。具体地，假设第一结构体21或26或第二结构体22或27的上表面的长度是LT，第一结构体21或26或第二结构体22或27的下表面的长度是LB，并且第一结构体21或26或第二结构体22或27的厚度方向中心部分的长度是LC，
满足LT>LC和LB>LC。
通过将第一结构体21或26或第二结构体22或27的主表面的平面取向设定为例如{110}，当通过蚀刻获得时，第一结构体21或26或第二结构体22或27可以形成为这种形状。注意，通过蚀刻获得的第一结构体21或26或第二结构体22或27的形状通过第一结构体21或26或第二结构体22或27的平面取向以及第一结构体21或26或第二结构体22或27的延伸方向而改变。
也可以通过在下层的Si层上形成上层的Si-Ge层并执行氧化处理，以将上层的Si-Ge层变为SiO2，同时将下层的Si层变为Si-Ge层这一工艺，来获得Si-Ge层。
注意，本公开可以采取以下配置。
[A01]<<二极管：第一模式>>
一种二极管，包括：
堆叠结构体；
第一连接部，设置在所述堆叠结构体的长度方向上的一端；
第二连接部，设置在所述堆叠结构体的长度方向上的另一端，
所述堆叠结构体包含第一结构体和第二结构体，所述第一结构体具有纳米线结构或纳米片结构，所述第二结构体具有纳米线结构或纳米片结构，所述第二结构体由与构成所述第一结构体的材料不同的材料构成，所述第一结构体和所述第二结构体在厚度方向上交替堆叠，
所述第一连接部具有第一导电类型，
所述第二连接部具有不同于所述第一导电类型的第二导电类型，
所述二极管还包含：
控制电极部，形成为至少从所述堆叠结构体的顶部延伸到侧表面，并且所述控制电极部与所述第一连接部以及所述第二连接部间隔开，
所述第一连接部和所述控制电极部电连接，或者所述第二连接部和所述控制电极部电连接。
[A02]根据[A01]所述的二极管，其中，
所述堆叠结构体设置在基体上。
[A03]根据[A01]所述的二极管，其中，
所述控制电极部形成为到达堆叠结构体的底面。
[A04]根据[A03]所述的二极管，其中，
所述堆叠结构体设置在基体上方。
[A05]根据[A02]至[A04]中任一项所述的二极管，其中，
所述基体包括硅半导体基板或SOI基板。
[A06]根据[A02]至[A05]中任一项所述的二极管，其中，
所述第一连接部和所述第二连接部设置在基体上。
[A07]根据[A02]至[A06]中任一项所述的二极管，其中，
其上设置二极管的基体区域具有第二导电类型，并且
所述第一连接部和所述控制电极部电连接，或者所述第二连接部和所述控制电极部电连接。
[A08]根据[A01]至[A07]中任一项所述的二极管，其中，
所述第一导电类型是p型，并且
所述第二导电类型是n型。
[A09]
根据[A01]至[A08]中任一项所述的二极管，其中，
所述第一结构体包含硅锗，并且
所述第二结构体包含硅。
[A10]根据[A01]至[A09]中任一项所述的二极管，其中，
所述堆叠结构体包含本征半导体区。
[A11]根据[A01]至[A09]中任一项所述的二极管，其中，
所述堆叠结构体具有1×1018/cm3或更低的杂质浓度。
[A12]根据[A01]至[A11]中任一项所述的二极管，其中，
所述绝缘层形成在面对第一连接部的控制电极部的侧表面上，并且形成在面对第二连接部的控制电极部的侧表面上。
[A13]根据[A01]至[A12]中任一项所述的二极管，其中，
所述控制电极部包含TiN、TaN、Al、TiAl或W。
[B01]<<二极管：第二模式>>
一种二极管，包括：
堆叠结构体；
第一连接部，设置在所述堆叠结构体的长度方向上的一端；以及
第二连接部，设置在所述堆叠结构体的长度方向上的另一端，
所述堆叠结构体包含第一结构体和第二结构体，所述第一结构体具有纳米线结构或纳米片结构，所述第二结构体具有纳米线结构或纳米片结构，所述第二结构体由与构成所述第一结构体的材料不同的材料构成，所述第一结构体和所述第二结构体在厚度方向上交替堆叠，
所述第一连接部具有第一导电类型，
所述第二连接部具有不同于所述第一导电类型的第二导电类型，
所述堆叠结构体的与所述第一连接部接触的第一部分具有所述第一导电类型，并且
所述堆叠结构体的与所述第二连接部接触的第二部分具有所述第二导电类型。
[B02]根据[B01]所述的二极管，其中，
所述堆叠结构体的第一部分与所述堆叠结构体的第二部分接触。
[C01]根据[A01]至[B02]中任一项所述的二极管，其中，
在长度方向上与堆叠结构体的一端接触的第一连接部包含相对于第一结构体和第二结构体的突出部分，并且在长度方向上与堆叠结构体的另一端接触的第二连接部包含相对于第一结构体和第二结构体的突出部分。
[C02]根据[C01]所述的二极管，其中，
假设第一结构体或第二结构体的上表面的长度为LT，第一结构体或第二结构体的下表面的长度为LB，并且第一结构体或第二结构体的厚度方向中心部分的长度为LC，
满足LT>LC和LB>LC。
[附图标记列表]
11A、11B、11C、11D、11E、11F、12二极管，20、25堆叠结构体，21、21A、21B、26、26B第一结构体，22、22A、22B、27、27A、27B第二结构体，23控制电极部，24绝缘层(侧壁)，25A堆叠结构体的第一部分，25B堆叠结构体的第二部分，31第一连接部，32第二连接部，41、42场效应晶体管，50A、50B沟道结构部分，51、51A、51B、52、52A、52B沟道部分，53栅电极，54栅极侧壁，55栅极绝缘膜，61、62源极/漏极区域，70基体，71基体中的n+层，72SOI基板，73SOI基板中的硅层，74SOI基板中的n+硅层，81第一半导体层，82第二半导体层，83第三半导体层，84第四半导体层，91、92抗蚀剂。

Claims (15)

1.一种二极管，包括：
堆叠结构体；
第一连接部，设置在所述堆叠结构体的长度方向上的一端；
第二连接部，设置在所述堆叠结构体的长度方向上的另一端，
所述堆叠结构体包含第一结构体和第二结构体，所述第一结构体具有纳米线结构或纳米片结构，所述第二结构体具有纳米线结构或纳米片结构，所述第二结构体由与构成所述第一结构体的材料不同的材料构成，所述第一结构体和所述第二结构体在厚度方向上交替堆叠，
所述第一连接部具有第一导电类型，
所述第二连接部具有不同于所述第一导电类型的第二导电类型，
所述二极管还包括：
控制电极部，形成为至少从所述堆叠结构体的顶部延伸到侧表面，并且所述控制电极部与所述第一连接部以及所述第二连接部间隔开，
所述第一连接部和所述控制电极部电连接，或者所述第二连接部和所述控制电极部电连接。
2.根据权利要求1所述的二极管，其中，
所述堆叠结构体设置在基体上。
3.根据权利要求1所述的二极管，其中，
所述控制电极部形成为到达所述堆叠结构体的底面。
4.根据权利要求3所述的二极管，其中，
所述堆叠结构体设置在基体的上方。
5.根据权利要求2或3所述的二极管，其中，
所述基体包括硅半导体基板或SOI基板。
6.根据权利要求2或3所述的二极管，其中，
所述第一连接部和所述第二连接部设置在所述基体上。
7.根据权利要求2或3所述的二极管，其中，
设置了所述二极管的所述基体的区域具有所述第二导电类型，并且
所述第一连接部和所述控制电极部电连接。
8.根据权利要求1所述的二极管，其中，
所述第一导电类型是p型，并且
所述第二导电类型是n型。
9.根据权利要求1所述的二极管，其中，
所述第一结构体包含硅锗，并且
所述第二结构体包含硅。
10.根据权利要求1所述的二极管，其中，
所述堆叠结构体包含本征半导体区。
11.根据权利要求1所述的二极管，其中，
所述堆叠结构体具有1×1018/cm3或更低的杂质浓度。
12.根据权利要求1所述的二极管，其中，
在所述控制电极部的面对所述第一连接部的侧表面上以及所述控制电极部的面对所述第二连接部的侧表面上形成有绝缘层。
13.根据权利要求1所述的二极管，其中，
所述控制电极部包含TiN、TaN、Al、TiAl或W。
14.一种二极管，包括：
堆叠结构体；
第一连接部，设置在所述堆叠结构体的长度方向上的一端；以及
第二连接部，设置在所述堆叠结构体的长度方向上的另一端，
所述堆叠结构体包含第一结构体和第二结构体，所述第一结构体具有纳米线结构或纳米片结构，所述第二结构体具有纳米线结构或纳米片结构，所述第二结构体由与构成所述第一结构体的材料不同的材料构成，所述第一结构体和所述第二结构体在厚度方向上交替堆叠，
所述第一连接部具有第一导电类型，
所述第二连接部具有不同于所述第一导电类型的第二导电类型，
所述堆叠结构体的与所述第一连接部接触的第一部分具有所述第一导电类型，并且
所述堆叠结构体的与所述第二连接部接触的第二部分具有所述第二导电类型。
15.根据权利要求14所述的二极管，其中，
所述堆叠结构体的所述第一部分与所述堆叠结构体的所述第二部分接触。
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