JP3426043B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本明細書で開示する発明は、イメ
ージセンサーや液晶ディスプレイに利用されている薄膜
トランジスタの構造およびその製造方法に関する。ま
た、ＬＳＩに用いられているＭＯＳトランジスターの構
造およびその製造方法に関する。
ージセンサーや液晶ディスプレイに利用されている薄膜
トランジスタの構造およびその製造方法に関する。ま
た、ＬＳＩに用いられているＭＯＳトランジスターの構
造およびその製造方法に関する。
【０００２】
【従来の技術】近年、大きなサイズのデバイスに薄膜ト
ランジスタを搭載して性能を高めたり、周辺回路の簡素
化による小型化を図っている製品が市場に出回るように
なってきた。特に１９９０年頃より普及し始めたノート
型或はラップトップ型と呼ばれる小型パーソナルコンピ
ュータに搭載されている大型液晶ディスプレイのうち、
薄膜トランジスタを液晶画素のひとつひとつに配置した
アクティヴ・マトリックス液晶ディスプレイは非常に優
れた表示能力を持ち、そのコストダウンが切望されてい
る。
ランジスタを搭載して性能を高めたり、周辺回路の簡素
化による小型化を図っている製品が市場に出回るように
なってきた。特に１９９０年頃より普及し始めたノート
型或はラップトップ型と呼ばれる小型パーソナルコンピ
ュータに搭載されている大型液晶ディスプレイのうち、
薄膜トランジスタを液晶画素のひとつひとつに配置した
アクティヴ・マトリックス液晶ディスプレイは非常に優
れた表示能力を持ち、そのコストダウンが切望されてい
る。
【０００３】この大型液晶ディスプレイに使用されてい
る薄膜トランジスタは現在のところ製品レベルではアモ
ルファスシリコンを用いたものがほとんど全てである。
しかしながら、アモルファスシリコン薄膜トランジスタ
はトランジスタとしての性能が低く（例えば電子移動度
では単結晶シリコントランジスタの場合の１０-4〜１０
-3倍）、画素に配置されている薄膜トランジスタを駆動
するための周辺駆動回路は単結晶シリコンで製造されて
いるＩＣを外部に配置する必要があった。
る薄膜トランジスタは現在のところ製品レベルではアモ
ルファスシリコンを用いたものがほとんど全てである。
しかしながら、アモルファスシリコン薄膜トランジスタ
はトランジスタとしての性能が低く（例えば電子移動度
では単結晶シリコントランジスタの場合の１０-4〜１０
-3倍）、画素に配置されている薄膜トランジスタを駆動
するための周辺駆動回路は単結晶シリコンで製造されて
いるＩＣを外部に配置する必要があった。
【０００４】また、画素に配置されている薄膜トランジ
スタも、大きな電流を流して十分な駆動速度を得るため
にはチャネル幅を広く取る必要が有り、一方そうするこ
とで表示品質を高くする要素の一つである画素の開口率
が小さくなってしまうというジレンマを抱えている。ま
た信頼性の面でもアモルファスシリコン膜やアモルファ
ス窒化シリコン膜自体の電気的な不安定性が本質的に存
在するため、長期的には不安が残る。
スタも、大きな電流を流して十分な駆動速度を得るため
にはチャネル幅を広く取る必要が有り、一方そうするこ
とで表示品質を高くする要素の一つである画素の開口率
が小さくなってしまうというジレンマを抱えている。ま
た信頼性の面でもアモルファスシリコン膜やアモルファ
ス窒化シリコン膜自体の電気的な不安定性が本質的に存
在するため、長期的には不安が残る。
【０００５】そうした不都合を全て解決する手段として
期待されているのが多結晶シリコンで薄膜トランジスタ
を構成する方法である。オン電流はアモルファスシリコ
ンＴＦＴの数１０倍〜１００倍以上の値が得られる上
に、信頼性の面でもアモルファスシリコンＴＦＴのよう
な不安定性はない。また、Ｎ型とＰ型両方のトランジス
タが作れるためＣＭＯＳ回路を構成でき、これからの低
消費電力の要求に有利である。
期待されているのが多結晶シリコンで薄膜トランジスタ
を構成する方法である。オン電流はアモルファスシリコ
ンＴＦＴの数１０倍〜１００倍以上の値が得られる上
に、信頼性の面でもアモルファスシリコンＴＦＴのよう
な不安定性はない。また、Ｎ型とＰ型両方のトランジス
タが作れるためＣＭＯＳ回路を構成でき、これからの低
消費電力の要求に有利である。
【０００６】また、この多結晶シリコンで薄膜トランジ
スタを構成した場合、アクティヴ・マトリックス液晶デ
ィスプレイの画素に配置されている薄膜トランジスタを
駆動するための周辺駆動回路を画素に配置されている薄
膜トランジスタと同様に薄膜トランジスタで構成でき
る。これは、多結晶シリコン薄膜を用いた薄膜トランジ
スタが、周辺駆動回路を構成するに耐える電気特性や移
動度を有しているからである。
スタを構成した場合、アクティヴ・マトリックス液晶デ
ィスプレイの画素に配置されている薄膜トランジスタを
駆動するための周辺駆動回路を画素に配置されている薄
膜トランジスタと同様に薄膜トランジスタで構成でき
る。これは、多結晶シリコン薄膜を用いた薄膜トランジ
スタが、周辺駆動回路を構成するに耐える電気特性や移
動度を有しているからである。
【０００７】以上の様に優れた性質を持つ多結晶シリコ
ン薄膜トランジスタであるが、オフ電流が高く、また、
ゲイト電圧を逆バイアス側（Ｎ型ＴＦＴであればマイナ
ス側、Ｐ型ＴＦＴであればプラス側）に印加した場合に
電流が増大するという現象を示すなどまだまだ改善すべ
き点は多い。なおここでいうオフ電流とは、薄膜トラン
ジスタがオフとなる点（例えばＮチャネル型であれば、
０Ｖ以上が普通設定される）において、ソース／ドレイ
ン間を流れる電流のことをいう。
ン薄膜トランジスタであるが、オフ電流が高く、また、
ゲイト電圧を逆バイアス側（Ｎ型ＴＦＴであればマイナ
ス側、Ｐ型ＴＦＴであればプラス側）に印加した場合に
電流が増大するという現象を示すなどまだまだ改善すべ
き点は多い。なおここでいうオフ電流とは、薄膜トラン
ジスタがオフとなる点（例えばＮチャネル型であれば、
０Ｖ以上が普通設定される）において、ソース／ドレイ
ン間を流れる電流のことをいう。
【０００８】このオフ電流が高いという問題や逆バイア
ス側での電流が増大してしまうという問題は、ドレイン
電極側にオフセット構造やＬＤＤ構造（ライト・ドープ
・ドレイン構造）を形成することで回避できることが知
られている。
ス側での電流が増大してしまうという問題は、ドレイン
電極側にオフセット構造やＬＤＤ構造（ライト・ドープ
・ドレイン構造）を形成することで回避できることが知
られている。
【０００９】オフセット構造に関しては、特開平４−３
６０５８０号公報（以下文献１）に、ＬＤＤ構造につい
ては、特公平３−３８７５５号公報（以下文献２）や電
子材料シリーズ・サブミクロンデバイスII（丸善 平成
５年９月５日 第３刷発行）Ｐ１８７（以下文献３）、
さらには超高速ディジタルデバス・シリーズ 超高速Ｍ
ＯＳデバイス（培風館 昭和６１年２月１０日初版発
行）Ｐ１５１（以下文献４）に記載されている。
６０５８０号公報（以下文献１）に、ＬＤＤ構造につい
ては、特公平３−３８７５５号公報（以下文献２）や電
子材料シリーズ・サブミクロンデバイスII（丸善 平成
５年９月５日 第３刷発行）Ｐ１８７（以下文献３）、
さらには超高速ディジタルデバス・シリーズ 超高速Ｍ
ＯＳデバイス（培風館 昭和６１年２月１０日初版発
行）Ｐ１５１（以下文献４）に記載されている。
【００１０】このオフセット構造やＬＤＤ構造というの
は、ドレイン領域とチャンネル形成領域との間に電界が
集中することを緩和させることによって、オフ電流を下
げ、さらにまた逆バイアス側での電流が増大を抑制する
ものである。。
は、ドレイン領域とチャンネル形成領域との間に電界が
集中することを緩和させることによって、オフ電流を下
げ、さらにまた逆バイアス側での電流が増大を抑制する
ものである。。
【００１１】ＬＤＤ構造を形成する方法としては、前述
の文献３や文献４に記載されているように、ゲイト電極
をパターニングした後に酸化シリコン膜をステップ・カ
バレッジの良い成膜方法で成膜して異方性の高いエッチ
ング方法でエッチ・バックを行い、ゲイト電極脇にいわ
ゆるサイド・ウォールあるいはスぺ−サーと呼ばれるド
ーピング時のマスクを形成することにより製造する方法
が知られている。
の文献３や文献４に記載されているように、ゲイト電極
をパターニングした後に酸化シリコン膜をステップ・カ
バレッジの良い成膜方法で成膜して異方性の高いエッチ
ング方法でエッチ・バックを行い、ゲイト電極脇にいわ
ゆるサイド・ウォールあるいはスぺ−サーと呼ばれるド
ーピング時のマスクを形成することにより製造する方法
が知られている。
【００１２】この方法は、サイド・ウォールあるいはス
ペーサーの下部に不純物イオンがライトドープされるよ
うにすることによって、この領域を電界緩和領域として
形成するものである。
ペーサーの下部に不純物イオンがライトドープされるよ
うにすることによって、この領域を電界緩和領域として
形成するものである。
【００１３】上記のサイド・ウォールあるいはスペーサ
ーを形成する方法においては、ゲイト電極として、通常
ｎ+ poly-Si （微結晶性を有するＮ型のシリコン）やシ
リサイド等の高温に耐えることができる材料が使用され
る。
ーを形成する方法においては、ゲイト電極として、通常
ｎ+ poly-Si （微結晶性を有するＮ型のシリコン）やシ
リサイド等の高温に耐えることができる材料が使用され
る。
【００１４】これは、ソース／ドレイン領域を形成する
ための不純物イオンの注入終了後に、不純物イオンの注
入時における活性層の損傷のアニール（一般にイオンが
注入された領域は非晶質化される）と注入された不純物
イオンの活性化を行うために、５００℃以上の加熱処理
工程があるためである。
ための不純物イオンの注入終了後に、不純物イオンの注
入時における活性層の損傷のアニール（一般にイオンが
注入された領域は非晶質化される）と注入された不純物
イオンの活性化を行うために、５００℃以上の加熱処理
工程があるためである。
【００１５】しかしながら、Poly-Si は、内部応力が大
きく、ゲイト電極として用いた場合には、その内部応力
の影響が薄膜トランジスタの電気特性に及んでしまうと
いう問題がある。即ち、ゲイト電極内部の応力がゲイト
絶縁膜やチャネル形成領域に伝わり、薄膜トランジスタ
の電気特性が影響を受けてしまうという問題がある。こ
の問題は、薄膜トランジスタの電気特性のバラツキや不
安定性の要因となり好ましくない。
きく、ゲイト電極として用いた場合には、その内部応力
の影響が薄膜トランジスタの電気特性に及んでしまうと
いう問題がある。即ち、ゲイト電極内部の応力がゲイト
絶縁膜やチャネル形成領域に伝わり、薄膜トランジスタ
の電気特性が影響を受けてしまうという問題がある。こ
の問題は、薄膜トランジスタの電気特性のバラツキや不
安定性の要因となり好ましくない。
【００１６】一方でゲイト電極の材料としては、低抵抗
を有する材料を利用されることが望ましい。ゲイト電極
は常により微細化する方向で開発が進んでおり、微細
化、高集積化を考えた場合、できうる限り配線抵抗の低
い材料を用いることが要求される。
を有する材料を利用されることが望ましい。ゲイト電極
は常により微細化する方向で開発が進んでおり、微細
化、高集積化を考えた場合、できうる限り配線抵抗の低
い材料を用いることが要求される。
【００１７】このような材料としては、アルミニウムを
用いることが有効である。低抵抗な材料としては、金、
銀、銅等があるが、金や銀は高価であり、銅は加熱工程
におおいて拡散するという問題があり、不適当である。
用いることが有効である。低抵抗な材料としては、金、
銀、銅等があるが、金や銀は高価であり、銅は加熱工程
におおいて拡散するという問題があり、不適当である。
【００１８】またアルミニウムは、内部応力が小さいの
で、この点においてもゲイト電極を構成する材料とし
て、極めて好ましい材料であるといえる。
で、この点においてもゲイト電極を構成する材料とし
て、極めて好ましい材料であるといえる。
【００１９】しかしながら、アルミニウムは５００℃以
上の高温に耐えられる時間が短いので、アルミニウムを
材料としたゲイト電極を形成した後に、加熱処理工程が
行われることは数々の問題を引き起こす。
上の高温に耐えられる時間が短いので、アルミニウムを
材料としたゲイト電極を形成した後に、加熱処理工程が
行われることは数々の問題を引き起こす。
【００２０】多結晶シリコン薄膜トランジスタの作製に
は、文献１さらには文献３または文献４にも記載されて
いるように、一般にゲイト電極の形成後にゲイト電極を
マスクとして、一導電型を付与する不純物イオンをイオ
ン注入法で注入し、自己整合的にソース領域とドレイン
領域とを形成する技術（自己整合技術）が用いられる。
は、文献１さらには文献３または文献４にも記載されて
いるように、一般にゲイト電極の形成後にゲイト電極を
マスクとして、一導電型を付与する不純物イオンをイオ
ン注入法で注入し、自己整合的にソース領域とドレイン
領域とを形成する技術（自己整合技術）が用いられる。
【００２１】この自己整合技術において、ソース／ドレ
イン領域は、注入されたイオンの衝撃によって、非晶質
化されてしまう。この非晶質化されたソース／ドレイン
領域の結晶化と注入された不純物イオンの活性化のため
に何らかのアニール工程が必要となる。このアニール工
程としては、加熱処理やレーザー光の照射による方法が
ある。この内、加熱処理による方法は最も高い効果を安
定して得ることができ、薄膜トランジスタの特性や安定
性を考えた場合、最も好ましいものとなる。
イン領域は、注入されたイオンの衝撃によって、非晶質
化されてしまう。この非晶質化されたソース／ドレイン
領域の結晶化と注入された不純物イオンの活性化のため
に何らかのアニール工程が必要となる。このアニール工
程としては、加熱処理やレーザー光の照射による方法が
ある。この内、加熱処理による方法は最も高い効果を安
定して得ることができ、薄膜トランジスタの特性や安定
性を考えた場合、最も好ましいものとなる。
【００２２】しかしながら、加熱処理による方法を採用
した場合、完成した薄膜トランジスタの特性、さらには
特性のバラツキを考えると、その加熱温度をできうる限
り高い温度とする必要がある。一般的には、最低でも６
００℃、好ましくは８００℃以上とする必要がある。一
般にこに温度の上限は、珪素の融点、あるいは基板の耐
熱温度によって制限される。
した場合、完成した薄膜トランジスタの特性、さらには
特性のバラツキを考えると、その加熱温度をできうる限
り高い温度とする必要がある。一般的には、最低でも６
００℃、好ましくは８００℃以上とする必要がある。一
般にこに温度の上限は、珪素の融点、あるいは基板の耐
熱温度によって制限される。
【００２３】この温度は、アルミニウムの耐熱温度を越
えた値であり、ゲイト電極を構成する材料としてアルミ
ニウムを用いることを阻む要因となる。例えば、ゲイト
電極としてアルミニウムを用い、ソース／ドレイン領域
の活性化工程で５５０℃の加熱処理を行うと、アルミニ
ウムがゲイト絶縁膜中、さらには活性層中に拡散してし
まい、トランジスタとしての動作が行えなくなってしま
う。
えた値であり、ゲイト電極を構成する材料としてアルミ
ニウムを用いることを阻む要因となる。例えば、ゲイト
電極としてアルミニウムを用い、ソース／ドレイン領域
の活性化工程で５５０℃の加熱処理を行うと、アルミニ
ウムがゲイト絶縁膜中、さらには活性層中に拡散してし
まい、トランジスタとしての動作が行えなくなってしま
う。
【００２４】以上のような問題があるため、自己整合技
術（ゲイト電極をマスクとして不純物イオンの注入を行
い、ソース／ドレイン領域の形成を行う）を利用してア
ルミニウムをゲイト電極とした薄膜トランジスタを作製
することは困難であった。
術（ゲイト電極をマスクとして不純物イオンの注入を行
い、ソース／ドレイン領域の形成を行う）を利用してア
ルミニウムをゲイト電極とした薄膜トランジスタを作製
することは困難であった。
【００２５】ましてや、オフセット構造或いはＬＤＤ構
造を有する薄膜トランジスタは、自己整合技術を基本に
しているため、アルミニウムをゲイト電極とした薄膜ト
ランジスタにおいて、オフセット構造或いはＬＤＤ構造
を形成することはさらに困難であった。
造を有する薄膜トランジスタは、自己整合技術を基本に
しているため、アルミニウムをゲイト電極とした薄膜ト
ランジスタにおいて、オフセット構造或いはＬＤＤ構造
を形成することはさらに困難であった。
【００２６】以上述べたことは、薄膜トランジスタに限
った問題ではなく、通常のＩＣ技術においても同様に言
えることである。即ち、ゲイト電極としてアルミニウム
を用いたＭＯＳ型トランジスタをシリコンウエハー上に
形成する場合においても、加熱を必要とする工程におい
て、アルミニウムの耐熱性が問題となり、自己整合技術
の利用が困難になる。
った問題ではなく、通常のＩＣ技術においても同様に言
えることである。即ち、ゲイト電極としてアルミニウム
を用いたＭＯＳ型トランジスタをシリコンウエハー上に
形成する場合においても、加熱を必要とする工程におい
て、アルミニウムの耐熱性が問題となり、自己整合技術
の利用が困難になる。
【００２７】以上述べたことを以下にまとめる。
（１）ＭＯＳ型トランジスタのゲイト電極を構成する材
料としては、アルミニウムが最適である。 （２）しかしながら、アルミニウムは耐熱性が低いの
で、必要とする加熱処理が困難となるという問題があ
る。従って、アルミニウムを用いてゲイト電極を構成し
た場合、自己整合技術の利用が困難となってしまう。 （３）一方、多結晶薄膜トランジスタの特性をさらに高
める手段として、オフセット構造或いはＬＤＤ構造を採
用する方法がある。しかし、オフセット構造或いはＬＤ
Ｄ構造は、自己整合技術を基本的に利用するものであ
り、ゲイト電極としてアルミニウムを用いた場合、その
採用は当然困難なものとなる。
料としては、アルミニウムが最適である。 （２）しかしながら、アルミニウムは耐熱性が低いの
で、必要とする加熱処理が困難となるという問題があ
る。従って、アルミニウムを用いてゲイト電極を構成し
た場合、自己整合技術の利用が困難となってしまう。 （３）一方、多結晶薄膜トランジスタの特性をさらに高
める手段として、オフセット構造或いはＬＤＤ構造を採
用する方法がある。しかし、オフセット構造或いはＬＤ
Ｄ構造は、自己整合技術を基本的に利用するものであ
り、ゲイト電極としてアルミニウムを用いた場合、その
採用は当然困難なものとなる。
【００２８】
【発明が解決しようとする課題】本明細書で開示する発
明は以下に示す事項の少なくとも一つを満足することを
目的とする。 （ａ）オフ電流が低い絶縁ゲイト型電界効果トランジス
タを得る。 （ｂ）逆バイアスのゲイト電圧を印加した時にドレイン
・ソース電極間に流れる電流が小さい絶縁ゲイト型電界
効果トランジスタを得る。 （ｃ）ゲイト電極としてアルミニウムまたはアルミニウ
ムを主成分とする材料を用い、かつオフセット構造或い
はＬＤＤ構造を有した絶縁ゲイト型電界効果トランジス
タを得る。 上記事項における絶縁ゲイト型電界効果トランジスタ
は、絶縁基板上に形成されるＭＯＳ型またはＭＩＳ型を
有する薄膜トランジスタのみならず、シリコンウエハー
上に形成されるＭＯＳ型トランジスタまたはＭＩＳ型ト
ランジスタをも含むものである。
明は以下に示す事項の少なくとも一つを満足することを
目的とする。 （ａ）オフ電流が低い絶縁ゲイト型電界効果トランジス
タを得る。 （ｂ）逆バイアスのゲイト電圧を印加した時にドレイン
・ソース電極間に流れる電流が小さい絶縁ゲイト型電界
効果トランジスタを得る。 （ｃ）ゲイト電極としてアルミニウムまたはアルミニウ
ムを主成分とする材料を用い、かつオフセット構造或い
はＬＤＤ構造を有した絶縁ゲイト型電界効果トランジス
タを得る。 上記事項における絶縁ゲイト型電界効果トランジスタ
は、絶縁基板上に形成されるＭＯＳ型またはＭＩＳ型を
有する薄膜トランジスタのみならず、シリコンウエハー
上に形成されるＭＯＳ型トランジスタまたはＭＩＳ型ト
ランジスタをも含むものである。
【００２９】
【課題を解決するための手段】本明細書で開示する発明
の一つは、絶縁ゲイト電界効果トランジスタの構成にお
いて、絶縁物からなるスペーサーによって周囲が画定さ
れたゲイト電極を有することを特徴とする。
の一つは、絶縁ゲイト電界効果トランジスタの構成にお
いて、絶縁物からなるスペーサーによって周囲が画定さ
れたゲイト電極を有することを特徴とする。
【００３０】上記構成は、絶縁物からなるスペーサーに
よって画定された領域に形成されたゲイト電極を有する
ということもできる。
よって画定された領域に形成されたゲイト電極を有する
ということもできる。
【００３１】上記構成を有する薄膜トランジスタの例を
図３〜図４に示す。図３〜図４には、絶縁物である酸化
シリコンからなるスペーサー１１２及び１１３によって
その位置が定められた（即ち画定された）ゲイト電極１
２３と１２４とが示されている。
図３〜図４に示す。図３〜図４には、絶縁物である酸化
シリコンからなるスペーサー１１２及び１１３によって
その位置が定められた（即ち画定された）ゲイト電極１
２３と１２４とが示されている。
【００３２】図３に示す薄膜トランジスタの作製工程に
おいては、ゲイト電極１２３と１２４を画定するために
スペーサー１１２と１１３とが、ゲイト電極の形成前に
既に形成されており、その後に導電膜１２２（図の場合
はアルミニウム膜）を形成することで、１２５と１２６
で示される凹部（窪み）の領域にスペーサー１１２と１
１３の作用によって、自己整合的にゲイト電極を形成さ
れる。
おいては、ゲイト電極１２３と１２４を画定するために
スペーサー１１２と１１３とが、ゲイト電極の形成前に
既に形成されており、その後に導電膜１２２（図の場合
はアルミニウム膜）を形成することで、１２５と１２６
で示される凹部（窪み）の領域にスペーサー１１２と１
１３の作用によって、自己整合的にゲイト電極を形成さ
れる。
【００３３】他の発明の構成は、絶縁物で形成された凹
部と、前記凹部を覆って形成された導電膜と、を有し、
前記凹部の底部において前記導電膜はゲイト電極として
機能することを特徴とする。
部と、前記凹部を覆って形成された導電膜と、を有し、
前記凹部の底部において前記導電膜はゲイト電極として
機能することを特徴とする。
【００３４】上記構成の具体的な例を図３に示す。図３
（Ｂ）に示す工程において、絶縁物（酸化シリコン）で
構成された凹部１２５と１２６とが形成されている。そ
して、図３（Ｃ）に示す工程において、導電膜（アルミ
ニウム膜）１２２を形成することにより、凹部１２５と
１２６の底部において、ゲイト絶縁膜１０５、１０６を
挟んでチャネル形成領域１１６と１１７と相対する位置
の導電膜１２２をゲイト電極として機能する領域とする
ことができる。このゲイト電極として機能する領域の決
定は、スペーサー１１２と１１３が存在することにより
自己整合的に行われるので、図３（Ｄ）に示す工程にお
いて行われるゲイト電極の形成のためのパターニングの
精度がこのゲイト電極として機能する領域の決定に影響
を与えないという有意性がある。
（Ｂ）に示す工程において、絶縁物（酸化シリコン）で
構成された凹部１２５と１２６とが形成されている。そ
して、図３（Ｃ）に示す工程において、導電膜（アルミ
ニウム膜）１２２を形成することにより、凹部１２５と
１２６の底部において、ゲイト絶縁膜１０５、１０６を
挟んでチャネル形成領域１１６と１１７と相対する位置
の導電膜１２２をゲイト電極として機能する領域とする
ことができる。このゲイト電極として機能する領域の決
定は、スペーサー１１２と１１３が存在することにより
自己整合的に行われるので、図３（Ｄ）に示す工程にお
いて行われるゲイト電極の形成のためのパターニングの
精度がこのゲイト電極として機能する領域の決定に影響
を与えないという有意性がある。
【００３５】他の発明の構成は、活性層または活性領域
上に形成されたゲイト絶縁膜と、該ゲイト絶縁膜上に形
成された絶縁物からなるスペーサーと、該スペーサー上
に形成された導電膜と、を有し、前記スペーサーはその
底部において前記ゲイト絶縁膜が露呈している凹部を構
成し、前記導電膜は前記凹部の底部においてゲイト電極
として機能することを特徴とする。
上に形成されたゲイト絶縁膜と、該ゲイト絶縁膜上に形
成された絶縁物からなるスペーサーと、該スペーサー上
に形成された導電膜と、を有し、前記スペーサーはその
底部において前記ゲイト絶縁膜が露呈している凹部を構
成し、前記導電膜は前記凹部の底部においてゲイト電極
として機能することを特徴とする。
【００３６】他の発明の構成は、活性層または活性領域
上に形成されたゲイト絶縁膜と、該ゲイト絶縁膜上に形
成された絶縁物からなるスペーサーと、該スペーサーを
覆って形成された導電膜と、を有し、前記スペーサーは
その底部において前記ゲイト絶縁膜が露呈している凹部
を構成し、前記導電膜は前記凹部の底部においてゲイト
電極として機能することを特徴とする半導体装置。
上に形成されたゲイト絶縁膜と、該ゲイト絶縁膜上に形
成された絶縁物からなるスペーサーと、該スペーサーを
覆って形成された導電膜と、を有し、前記スペーサーは
その底部において前記ゲイト絶縁膜が露呈している凹部
を構成し、前記導電膜は前記凹部の底部においてゲイト
電極として機能することを特徴とする半導体装置。
【００３７】他の発明の構成は、凸状の領域を形成する
工程と、前記凸状の領域の側面に絶縁物よりなるスペー
サーを形成する工程と、前記凸状の領域を除去する工程
と、前記スペーサーによって画定された領域にゲイト電
極を形成する工程と、を有することを特徴とする。
工程と、前記凸状の領域の側面に絶縁物よりなるスペー
サーを形成する工程と、前記凸状の領域を除去する工程
と、前記スペーサーによって画定された領域にゲイト電
極を形成する工程と、を有することを特徴とする。
【００３８】上記構成の具体的な例を図１〜図４に示
す。まず図１（Ｅ）の工程において、凸状の領域１０８
と１０９をポリシリコンにより、ゲイト絶縁膜１０５と
１０６上に形成する。そして図２（Ａ）〜（Ｄ）に示す
ように、凸状の領域１０８と１０９の側面（図では窒化
珪素膜１１０を介した側面）に絶縁物（酸化シリコン）
よりなるスペーサー１１２と１１３を形成する。
す。まず図１（Ｅ）の工程において、凸状の領域１０８
と１０９をポリシリコンにより、ゲイト絶縁膜１０５と
１０６上に形成する。そして図２（Ａ）〜（Ｄ）に示す
ように、凸状の領域１０８と１０９の側面（図では窒化
珪素膜１１０を介した側面）に絶縁物（酸化シリコン）
よりなるスペーサー１１２と１１３を形成する。
【００３９】さらに図３（Ｂ）に示す工程において、凸
状の領域１０８と１０９とを除去する。また同時に露呈
している窒化珪素膜１１０を除去する。そして、導電膜
（アルミニウム膜）１２２を形成することにより、残存
したスペーサー１１２と１１３とによって画定された領
域（凹部１２５と１２６）の底部にゲイト電極として機
能する領域を形成する。
状の領域１０８と１０９とを除去する。また同時に露呈
している窒化珪素膜１１０を除去する。そして、導電膜
（アルミニウム膜）１２２を形成することにより、残存
したスペーサー１１２と１１３とによって画定された領
域（凹部１２５と１２６）の底部にゲイト電極として機
能する領域を形成する。
【００４０】凸状の領域１０８と１０９とは、ゲイト電
極の領域を最終的に画定するものであり、工程中はダミ
ーのゲイト領域として機能する。
極の領域を最終的に画定するものであり、工程中はダミ
ーのゲイト領域として機能する。
【００４１】他の発明の構成は、その表面にゲイト絶縁
膜が形成された活性層または活性領域を形成する工程
と、前記ゲイト絶縁膜上に凸状の領域を形成する工程
と、前記凸状の領域の側面に絶縁物よりなるスペーサー
を形成する工程と、前記凸状の領域と前記スペーサーと
をマスクとして前記活性層または活性領域中に不純物イ
オンを注入する工程と、加熱処理を施す工程と、前記凸
状の領域を除去する工程と、前記スペーサーによって画
定された領域にゲイト電極を形成する工程と、を有する
ことを特徴とする。
膜が形成された活性層または活性領域を形成する工程
と、前記ゲイト絶縁膜上に凸状の領域を形成する工程
と、前記凸状の領域の側面に絶縁物よりなるスペーサー
を形成する工程と、前記凸状の領域と前記スペーサーと
をマスクとして前記活性層または活性領域中に不純物イ
オンを注入する工程と、加熱処理を施す工程と、前記凸
状の領域を除去する工程と、前記スペーサーによって画
定された領域にゲイト電極を形成する工程と、を有する
ことを特徴とする。
【００４２】他の発明の構成は、その表面にゲイト絶縁
膜が形成された活性層または活性領域を形成する工程
と、前記ゲイト絶縁膜上に凸状の領域を形成する工程
と、前記凸状の領域をマスクとして前記活性層または活
性領域中に不純物イオンを注入する工程と、前記凸状の
領域の側面に絶縁物よりなるスペーサーを形成する工程
と、前記凸状の領域と前記スペーサーとをマスクとして
前記活性層または活性領域中に不純物イオンを注入する
工程と、加熱処理を施す工程と、前記凸状の領域を除去
する工程と、前記スペーサーによって画定された領域に
ゲイト電極を形成する工程と、を有することを特徴とす
る。
膜が形成された活性層または活性領域を形成する工程
と、前記ゲイト絶縁膜上に凸状の領域を形成する工程
と、前記凸状の領域をマスクとして前記活性層または活
性領域中に不純物イオンを注入する工程と、前記凸状の
領域の側面に絶縁物よりなるスペーサーを形成する工程
と、前記凸状の領域と前記スペーサーとをマスクとして
前記活性層または活性領域中に不純物イオンを注入する
工程と、加熱処理を施す工程と、前記凸状の領域を除去
する工程と、前記スペーサーによって画定された領域に
ゲイト電極を形成する工程と、を有することを特徴とす
る。
【００４３】他の発明の構成は、その表面にゲイト絶縁
膜が形成された活性層または活性領域を形成する工程
と、前記ゲイト絶縁膜上に凸状の領域を形成する工程
と、前記凸状の領域の側面に絶縁物よりなるスペーサー
を形成する工程と、前記凸状の領域と前記スペーサーと
をマスクとして前記活性層または活性領域中に不純物イ
オンを注入する工程と、６００度以上でかつ珪素の融点
以下の温度で加熱する工程と、前記凸状の領域を除去す
る工程と、前記スペーサーによって画定された領域にア
ルミニウムまたはアルミニウムを主成分としたゲイト電
極を形成する工程と、を有することを特徴とする。
膜が形成された活性層または活性領域を形成する工程
と、前記ゲイト絶縁膜上に凸状の領域を形成する工程
と、前記凸状の領域の側面に絶縁物よりなるスペーサー
を形成する工程と、前記凸状の領域と前記スペーサーと
をマスクとして前記活性層または活性領域中に不純物イ
オンを注入する工程と、６００度以上でかつ珪素の融点
以下の温度で加熱する工程と、前記凸状の領域を除去す
る工程と、前記スペーサーによって画定された領域にア
ルミニウムまたはアルミニウムを主成分としたゲイト電
極を形成する工程と、を有することを特徴とする。
【００４４】
【作用】ダミーのゲイト領域を基に自己整合的にこのゲ
イト領域の側面にスペーサーを形成し、このスペーサー
とダミーのゲイト領域とを用いて自己整合的にソース／
ドレイン領域、チャネル形成領域が形成される。そし
て、高温での加熱処理が必要とされるソース／ドレイン
領域の形成後に、前記スペーサーを基に自己整合的にゲ
イト電極を形成することで、ゲイト電極として配線抵抗
の低いアルミニウムまたはアルミニウムを主成分とする
材料を用いることができる。
イト領域の側面にスペーサーを形成し、このスペーサー
とダミーのゲイト領域とを用いて自己整合的にソース／
ドレイン領域、チャネル形成領域が形成される。そし
て、高温での加熱処理が必要とされるソース／ドレイン
領域の形成後に、前記スペーサーを基に自己整合的にゲ
イト電極を形成することで、ゲイト電極として配線抵抗
の低いアルミニウムまたはアルミニウムを主成分とする
材料を用いることができる。
【００４５】即ち、ダミーのゲイト領域を用いてスペー
サーを形成し、さらにダミーのゲイト領域とスペーサー
とをマスクとして、イオン注入を行い、さらに加熱処理
により、ソース／ドレイン領域を形成し、しかる後にダ
ミーのゲイト領域を取り除いて、新たにゲイト電極を設
けることで、ゲイト電極の材料としてイオン注入後の加
熱処理に際して温度的に耐えることのできない材料を用
いることができる。
サーを形成し、さらにダミーのゲイト領域とスペーサー
とをマスクとして、イオン注入を行い、さらに加熱処理
により、ソース／ドレイン領域を形成し、しかる後にダ
ミーのゲイト領域を取り除いて、新たにゲイト電極を設
けることで、ゲイト電極の材料としてイオン注入後の加
熱処理に際して温度的に耐えることのできない材料を用
いることができる。
【００４６】例えば、６００℃以上の温度の加熱処理に
おいては、周囲に拡散してしまうアルミニウムのような
材料をゲイト電極として用いることができる。
おいては、周囲に拡散してしまうアルミニウムのような
材料をゲイト電極として用いることができる。
【００４７】また前記スペーサーを用いて、自己整合的
にオフセット領域を形成することができる。また前記ダ
ミーのゲイト領域と前記スペーサーとを用いて、自己整
合的にライトドープ領域を形成することができる。
にオフセット領域を形成することができる。また前記ダ
ミーのゲイト領域と前記スペーサーとを用いて、自己整
合的にライトドープ領域を形成することができる。
【００４８】
〔実施例１〕以下、図面に基づいて本明細書で開示する
発明を利用した薄膜トランジスタの作製工程を示す。本
実施例に示すのは、ＬＤＤ領域を有する薄膜トランジス
タの例である。
発明を利用した薄膜トランジスタの作製工程を示す。本
実施例に示すのは、ＬＤＤ領域を有する薄膜トランジス
タの例である。
【００４９】まず、石英基板１０１上にアモルファスシ
リコン膜１０２をＬＰＣＶＤ法あるいはプラズマＣＶＤ
法などで１５００Åの厚さに成膜する。（図１（Ａ））
リコン膜１０２をＬＰＣＶＤ法あるいはプラズマＣＶＤ
法などで１５００Åの厚さに成膜する。（図１（Ａ））
【００５０】必要であれば、アモルファスシリコンの成
膜前に基板からの汚染物の拡散防止のために窒化シリコ
ン膜や酸化シリコン膜を成膜してもかまわない。また基
板としては、ガラス、或いはアルミナなどのセラミック
でできた絶縁表面を有する基板、さらにはシリコンウェ
ハーやpoly−Ｓｉ基板のような半導体基板上に酸化シリ
コン膜のような絶縁膜を成膜したものでも使用可能であ
る。
膜前に基板からの汚染物の拡散防止のために窒化シリコ
ン膜や酸化シリコン膜を成膜してもかまわない。また基
板としては、ガラス、或いはアルミナなどのセラミック
でできた絶縁表面を有する基板、さらにはシリコンウェ
ハーやpoly−Ｓｉ基板のような半導体基板上に酸化シリ
コン膜のような絶縁膜を成膜したものでも使用可能であ
る。
【００５１】次にこのアモルファスシリコンを６００℃
の窒素雰囲気中で８〜２４時間程度加熱することで固層
成長させる。こうして得られたポリシリコン活性層を島
状にパターニングし、薄膜トランジスタの活性層１０３
と１０４を形成する。（図１（Ｂ））
の窒素雰囲気中で８〜２４時間程度加熱することで固層
成長させる。こうして得られたポリシリコン活性層を島
状にパターニングし、薄膜トランジスタの活性層１０３
と１０４を形成する。（図１（Ｂ））
【００５２】次に熱酸化法で１０００Åの酸化シリコン
膜を形成する。ここでは、酸化性雰囲気中において、１
０００度の温度で熱酸化を行い、活性層１０３と１０４
の表面に酸化シリコン膜１０５、１０６を形成する。こ
の酸化シリコン膜１０５と１０６とは、それぞれが薄膜
トランジスタのゲイト絶縁膜となる。
膜を形成する。ここでは、酸化性雰囲気中において、１
０００度の温度で熱酸化を行い、活性層１０３と１０４
の表面に酸化シリコン膜１０５、１０６を形成する。こ
の酸化シリコン膜１０５と１０６とは、それぞれが薄膜
トランジスタのゲイト絶縁膜となる。
【００５３】ここでは、高温の熱酸化法を用いて酸化シ
リコン膜の成膜を行ったが、基板としてガラス基板を用
いている場合には、５００℃程度の熱酸化法とＣＶＤ法
を用いた酸化シリコン膜の成膜とを組み合わせてゲイト
絶縁膜の成膜を行えばよい。（図１（Ｃ））
リコン膜の成膜を行ったが、基板としてガラス基板を用
いている場合には、５００℃程度の熱酸化法とＣＶＤ法
を用いた酸化シリコン膜の成膜とを組み合わせてゲイト
絶縁膜の成膜を行えばよい。（図１（Ｃ））
【００５４】引き続き、ポリシリコン膜１０７を３００
０Å程度の厚さにＬＰＣＶＤ法で成膜する。（図１
（Ｄ））
０Å程度の厚さにＬＰＣＶＤ法で成膜する。（図１
（Ｄ））
【００５５】ここではポリシリコン膜１０７を成膜した
が、このあとこの工程で成膜した薄膜を除去するまでに
用いられる工程温度に耐えられ、トランジスタを汚染し
ないような材料であるならば、他の材料を採用してもか
まわない。
が、このあとこの工程で成膜した薄膜を除去するまでに
用いられる工程温度に耐えられ、トランジスタを汚染し
ないような材料であるならば、他の材料を採用してもか
まわない。
【００５６】このポリシリコン膜１０７をパターニング
して、１０８、１０９で示される領域を残存させる。こ
の１０８、１０９で示される領域は、自己整合的にオフ
セット領域とソース／ドレイン領域を形成するために利
用されるダミーのゲイト領域として機能する。（図１
（Ｅ））
して、１０８、１０９で示される領域を残存させる。こ
の１０８、１０９で示される領域は、自己整合的にオフ
セット領域とソース／ドレイン領域を形成するために利
用されるダミーのゲイト領域として機能する。（図１
（Ｅ））
【００５７】この１０８、１０９で示される領域によっ
て薄膜トランジスタのチャネル領域が決定される。次に
図１（Ｆ）に示す工程において、図面右側のＰチャネル
型の薄膜トランジスタ領域をレジスト２０３でマスク
し、リンイオンを１×１０15〜１×１０18atoms/cm3 の
濃度になるようにイオン注入する。こうしてライトドー
プ領域２０１が自己整合的に形成される。
て薄膜トランジスタのチャネル領域が決定される。次に
図１（Ｆ）に示す工程において、図面右側のＰチャネル
型の薄膜トランジスタ領域をレジスト２０３でマスク
し、リンイオンを１×１０15〜１×１０18atoms/cm3 の
濃度になるようにイオン注入する。こうしてライトドー
プ領域２０１が自己整合的に形成される。
【００５８】さらに、図２（Ａ）に示す工程において、
図面左側のＮチャネル型の薄膜トランジスタ領域をレジ
スト２０４によってマスクし、ボロンイオンを１×１０
15〜１×１０18atoms/cm3 の濃度になるようにイオン注
入する。こうしてライトドープ領域２０５が自己整合的
に形成される。
図面左側のＮチャネル型の薄膜トランジスタ領域をレジ
スト２０４によってマスクし、ボロンイオンを１×１０
15〜１×１０18atoms/cm3 の濃度になるようにイオン注
入する。こうしてライトドープ領域２０５が自己整合的
に形成される。
【００５９】図１（Ｆ）及び図２（Ａ）に示す工程にお
いては、ダミーのゲイト領域１０８と１０９とがマスク
となって、自己整合的にライトドープ領域２０１、２０
５が形成される点が重要である。なお、ライトドープ領
域における不純物濃度は実施態様に合わせて決定すれば
よい。
いては、ダミーのゲイト領域１０８と１０９とがマスク
となって、自己整合的にライトドープ領域２０１、２０
５が形成される点が重要である。なお、ライトドープ領
域における不純物濃度は実施態様に合わせて決定すれば
よい。
【００６０】次にＬＰＣＶＤ法で窒化シリコン膜１１０
をプラズマＣＶＤ法を用いて３００Å程度の厚さに成膜
する。この窒化シリコン膜１１０は、後の酸化シリコン
膜のエッチングの際のエッチングストッパーとして機能
する。（図２（Ｂ））
をプラズマＣＶＤ法を用いて３００Å程度の厚さに成膜
する。この窒化シリコン膜１１０は、後の酸化シリコン
膜のエッチングの際のエッチングストッパーとして機能
する。（図２（Ｂ））
【００６１】次に酸化シリコン膜１１１を常圧ＣＶＤ法
などのステップカバレッジのよい成膜方法で３０００Å
〜１μｍ程度成膜する。この酸化シリコン膜１１１は、
オフセット領域を形成するためのマスクとなるサイド・
ウォールまたはスペーサーを形成するためのものであ
る。（図２（Ｃ））
などのステップカバレッジのよい成膜方法で３０００Å
〜１μｍ程度成膜する。この酸化シリコン膜１１１は、
オフセット領域を形成するためのマスクとなるサイド・
ウォールまたはスペーサーを形成するためのものであ
る。（図２（Ｃ））
【００６２】次に、ＲＩＥ法などの異方性エッチングの
可能な方法で酸化シリコン膜１１１をエッチバックす
る。即ち、酸化シリコン膜１１１を垂直方向に異方性を
有するエッチングプロセスによって、エッチングする。
可能な方法で酸化シリコン膜１１１をエッチバックす
る。即ち、酸化シリコン膜１１１を垂直方向に異方性を
有するエッチングプロセスによって、エッチングする。
【００６３】この酸化シリコン膜１１１をエッチバック
する際に注意すべきことは、窒化シリコン膜１１０でエ
ッチングが終了するようなエッチング条件を選択するこ
とである。即ち、酸化シリコン１１１のエッチング速度
に比較して、窒化シリコンのエッチング速度が十分に遅
いようなエッチング条件を選択する必要がある。具体的
には、エッチングガスとしてＣＨＦ3 を用いたり、ＣＦ
4 ＋Ｈ2 混合ガスを用いることで酸化シリコン膜１１１
の選択エッチングは可能である。（図２（Ｄ））
する際に注意すべきことは、窒化シリコン膜１１０でエ
ッチングが終了するようなエッチング条件を選択するこ
とである。即ち、酸化シリコン１１１のエッチング速度
に比較して、窒化シリコンのエッチング速度が十分に遅
いようなエッチング条件を選択する必要がある。具体的
には、エッチングガスとしてＣＨＦ3 を用いたり、ＣＦ
4 ＋Ｈ2 混合ガスを用いることで酸化シリコン膜１１１
の選択エッチングは可能である。（図２（Ｄ））
【００６４】また、酸化シリコン膜１１１をほんの少し
薄く（例えば５００Å程度）残してドライエッチングを
終了させ、薄く残った酸化シリコン膜１１１はバッファ
ードフッ酸溶液を用いて除去する方法を採用してもよ
い。
薄く（例えば５００Å程度）残してドライエッチングを
終了させ、薄く残った酸化シリコン膜１１１はバッファ
ードフッ酸溶液を用いて除去する方法を採用してもよ
い。
【００６５】酸化シリコン膜１１１を垂直方向にエッチ
ングすることによって、ダミーのゲイト領域１０８と１
０９の側面に１１２や１１３で示される酸化シリコンで
成るスペーサー（サイド・ウォールともいう）が形成さ
れる。（図２（Ｄ））
ングすることによって、ダミーのゲイト領域１０８と１
０９の側面に１１２や１１３で示される酸化シリコンで
成るスペーサー（サイド・ウォールともいう）が形成さ
れる。（図２（Ｄ））
【００６６】次に配線電極とのコンタクトのための高濃
度不純物層を形成する。換言すれば、薄膜トランジスタ
のソース／ドレイン領域を形成する。ここでは、まずリ
ンを６０ｋＶの加速電圧で１×１０15atoms/cm2 のドー
ズ量でまずイオン注入する。（図２（Ｅ））
度不純物層を形成する。換言すれば、薄膜トランジスタ
のソース／ドレイン領域を形成する。ここでは、まずリ
ンを６０ｋＶの加速電圧で１×１０15atoms/cm2 のドー
ズ量でまずイオン注入する。（図２（Ｅ））
【００６７】次に図３（Ａ）に示すようにＮチャネル型
の薄膜トランジスタとなる図面左側の薄膜トランジスタ
の領域をレジストで覆い、右側のＰチャネル型の薄膜ト
ランジスタとなる領域にボロンを４０ｋＶの加速電圧で
５×１０15atoms/cm2 のドーズ量でイオン注入する。
（図３（Ａ））
の薄膜トランジスタとなる図面左側の薄膜トランジスタ
の領域をレジストで覆い、右側のＰチャネル型の薄膜ト
ランジスタとなる領域にボロンを４０ｋＶの加速電圧で
５×１０15atoms/cm2 のドーズ量でイオン注入する。
（図３（Ａ））
【００６８】図２（Ｅ）、図３（Ａ）で示す不純物イオ
ンの注入工程においては、ダミーのゲイト領域１０８と
１０９、さらにスペーサー１１２と１１３がマスクとな
ることで、自己整合的にソース領域１１８と１２０、ド
レイン領域１１９と１２１、ライトドープ領域２０１と
２０５、チャネル形成領域１１６と１１７が形成され
る。なおドレイン領域側のライトドープ領域がＬＤＤ領
域（ライトドープドレイン領域）となる。
ンの注入工程においては、ダミーのゲイト領域１０８と
１０９、さらにスペーサー１１２と１１３がマスクとな
ることで、自己整合的にソース領域１１８と１２０、ド
レイン領域１１９と１２１、ライトドープ領域２０１と
２０５、チャネル形成領域１１６と１１７が形成され
る。なおドレイン領域側のライトドープ領域がＬＤＤ領
域（ライトドープドレイン領域）となる。
【００６９】次に、酸化シリコンで構成されるスペーサ
ー１１２、１１３にダメージを与えないようなドライエ
ッチング条件（例えばエッチングガスとしてＳＦ6 ＋Ｏ
2 を用い、プラズマエッチングする）を用いて窒化シリ
コン膜１１０とポリシリコンで構成されたダミーのゲイ
ト領域１０８と１０９を除去する。（図３（Ｂ））
ー１１２、１１３にダメージを与えないようなドライエ
ッチング条件（例えばエッチングガスとしてＳＦ6 ＋Ｏ
2 を用い、プラズマエッチングする）を用いて窒化シリ
コン膜１１０とポリシリコンで構成されたダミーのゲイ
ト領域１０８と１０９を除去する。（図３（Ｂ））
【００７０】また図３（Ｂ）に示す状態を得る方法とし
て、表面に露出した窒化シリコン膜１１０を１８０℃程
度に熱した熱リン酸液で先に除去し、しかる後にダミー
のゲイト領域１０８と１０９を除去してもよい。
て、表面に露出した窒化シリコン膜１１０を１８０℃程
度に熱した熱リン酸液で先に除去し、しかる後にダミー
のゲイト領域１０８と１０９を除去してもよい。
【００７１】図３（Ｂ）に示す状態を得たら、８５０℃
の温度で１時間アニールし、図２（Ｅ）と図３（Ａ）の
工程でイオン注入された不純物の活性化と、損傷した活
性層のアニールを行う。この工程における加熱温度の上
限は、珪素の融点、または基板が耐え得る温度で決定さ
れる。
の温度で１時間アニールし、図２（Ｅ）と図３（Ａ）の
工程でイオン注入された不純物の活性化と、損傷した活
性層のアニールを行う。この工程における加熱温度の上
限は、珪素の融点、または基板が耐え得る温度で決定さ
れる。
【００７２】本実施例に示すような工程で得られるソー
ス／ドレイン領域のシート抵抗は１００〜６００Ω／□
程度である。
ス／ドレイン領域のシート抵抗は１００〜６００Ω／□
程度である。
【００７３】次にアルミニウム膜１２２を３０００Åの
厚さに電子ビーム蒸着法等で成膜する。（図３（Ｃ））
厚さに電子ビーム蒸着法等で成膜する。（図３（Ｃ））
【００７４】さらにアルミニウム膜１２２をパターニン
グすることで、ゲイト電極１２３と１２４を形成する。
この際、スペーサー１１２と１１３で画定されるゲイト
電極が形成されるべき凹部１２５と１２６の部分のみに
ゲイト電極１２３と１２４を形成することが望ましい。
（図３（Ｄ））
グすることで、ゲイト電極１２３と１２４を形成する。
この際、スペーサー１１２と１１３で画定されるゲイト
電極が形成されるべき凹部１２５と１２６の部分のみに
ゲイト電極１２３と１２４を形成することが望ましい。
（図３（Ｄ））
【００７５】しかしながら、現実問題としては、パター
ニング精度の問題から、１２７、１２８で示される領域
が残存してしまう。１２７、１２８で示される領域は、
薄膜トランジスタを高周波動作させる際の障害となる。
しかし、一般の液晶ディスプレイを動作させる際には、
１２７、１２８で示される領域が存在していても問題と
はならない。
ニング精度の問題から、１２７、１２８で示される領域
が残存してしまう。１２７、１２８で示される領域は、
薄膜トランジスタを高周波動作させる際の障害となる。
しかし、一般の液晶ディスプレイを動作させる際には、
１２７、１２８で示される領域が存在していても問題と
はならない。
【００７６】またこのゲイト電極を形成するためのパタ
ーニング工程は、ゲイト電極として機能する領域を決め
るものではないので、プロセスマージンを大きくするこ
とができるという有意性がある。即ち、ゲイト電極とし
て機能する領域は、スペーサー１１２と１１３によって
形成される凹部１２５と１２６の底部（底面）であり、
この領域はスペーサー１１２と１１３の存在によって決
まるので、ゲイト電極を形成するためのパターニングの
精度がゲイト電極として機能する領域（この領域によっ
てチャネル形成領域の大きさも決定される）の決定に影
響を与えることはない。
ーニング工程は、ゲイト電極として機能する領域を決め
るものではないので、プロセスマージンを大きくするこ
とができるという有意性がある。即ち、ゲイト電極とし
て機能する領域は、スペーサー１１２と１１３によって
形成される凹部１２５と１２６の底部（底面）であり、
この領域はスペーサー１１２と１１３の存在によって決
まるので、ゲイト電極を形成するためのパターニングの
精度がゲイト電極として機能する領域（この領域によっ
てチャネル形成領域の大きさも決定される）の決定に影
響を与えることはない。
【００７７】図３（Ｄ）に示す状態で重要なのは、ゲイ
ト電極１２３と１２４とがスペーサー１１２と１１３の
作用により、自己整合的に形成できる点である。スペー
サー１１２と１１３とは、図２（Ｅ）と図３（Ａ）に示
す工程において、ソース／ドレイン領域を自己整合的に
形成するために機能し、さらに図３（Ｄ）に示す工程に
おいて、ゲイト電極１２３と１２４を自己整合的に形成
するために機能することになる。
ト電極１２３と１２４とがスペーサー１１２と１１３の
作用により、自己整合的に形成できる点である。スペー
サー１１２と１１３とは、図２（Ｅ）と図３（Ａ）に示
す工程において、ソース／ドレイン領域を自己整合的に
形成するために機能し、さらに図３（Ｄ）に示す工程に
おいて、ゲイト電極１２３と１２４を自己整合的に形成
するために機能することになる。
【００７８】図３（Ｄ）に示す状態を得たら、層間絶縁
膜１２９として酸化シリコン膜を常圧ＣＶＤ法で８００
０Åの厚さに成膜する。さらに薄膜トランジスタの電気
特性を改善するために３５０℃の水素雰囲気中におい
て、１時間アニールする。（図４（Ａ））
膜１２９として酸化シリコン膜を常圧ＣＶＤ法で８００
０Åの厚さに成膜する。さらに薄膜トランジスタの電気
特性を改善するために３５０℃の水素雰囲気中におい
て、１時間アニールする。（図４（Ａ））
【００７９】そしてバッファードフッ酸に酢酸を加えた
溶液でコンタクトホールを開孔する。（図４（Ｂ））
溶液でコンタクトホールを開孔する。（図４（Ｂ））
【００８０】そして配線用のアルミニウム膜１３０を成
膜する。（図４（Ｃ））
膜する。（図４（Ｃ））
【００８１】最後にアルミニウム膜をパターニングし、
３００℃で１時間のシンターを行い、Ｎチャネル型の薄
膜トランジスタのソース電極１３１とドレイン電極１３
２、さらにＰチャネル型の薄膜トランジスタのソース電
極１３３とドレイン電極１３４を形成し、本実施例の薄
膜トランジスタを完成させる。
３００℃で１時間のシンターを行い、Ｎチャネル型の薄
膜トランジスタのソース電極１３１とドレイン電極１３
２、さらにＰチャネル型の薄膜トランジスタのソース電
極１３３とドレイン電極１３４を形成し、本実施例の薄
膜トランジスタを完成させる。
【００８２】本実施例で示す薄膜トランジスタの作製工
程においては、アルミニウムまたはアルミニウムを主成
分とする材料で構成されたゲイト電極（１２３、１２４
で示される）が、５００℃好ましくは６００℃以上の高
温度が必要とされるソース／ドレイン領域の形成工程後
に形成されるため、高い特性を得るために必要とされる
ソース／ドレイン領域の形成のための熱処理と、熱に弱
いアルミニウムまたはアルミニウムを主成分とする材料
で構成されたゲイト電極の形成とを両立できる。
程においては、アルミニウムまたはアルミニウムを主成
分とする材料で構成されたゲイト電極（１２３、１２４
で示される）が、５００℃好ましくは６００℃以上の高
温度が必要とされるソース／ドレイン領域の形成工程後
に形成されるため、高い特性を得るために必要とされる
ソース／ドレイン領域の形成のための熱処理と、熱に弱
いアルミニウムまたはアルミニウムを主成分とする材料
で構成されたゲイト電極の形成とを両立できる。
【００８３】さらに上記事項に加えて、図１（Ｅ）の工
程で形成されるダミーのゲイト領域によって、ソース／
ドレイン領域、チャネル形成領域、オフセット領域の位
置が全て自己整合的に決まることになるので、実質的な
自己整合技術によって、薄膜トランジスタを得ることが
できる。
程で形成されるダミーのゲイト領域によって、ソース／
ドレイン領域、チャネル形成領域、オフセット領域の位
置が全て自己整合的に決まることになるので、実質的な
自己整合技術によって、薄膜トランジスタを得ることが
できる。
【００８４】本実施例においては、スペーサー１１２及
び１１３として酸化シリコン膜を使用したが、スペーサ
ーは絶縁膜であればよいことは明らかである。また、そ
の形成方法がＣＶＤ法やスパッタ法に限らずに、ＳＯＧ
（Spin On Glass ）やあるいは陽極酸化法でも可能であ
ることも明らかである。
び１１３として酸化シリコン膜を使用したが、スペーサ
ーは絶縁膜であればよいことは明らかである。また、そ
の形成方法がＣＶＤ法やスパッタ法に限らずに、ＳＯＧ
（Spin On Glass ）やあるいは陽極酸化法でも可能であ
ることも明らかである。
【００８５】〔実施例２〕本実施例は、実施例１に示し
た構成において、ライトドープ領域をノンドープ領域と
し、オフセット領域を有した薄膜トランジスタを得る構
成に関する。
た構成において、ライトドープ領域をノンドープ領域と
し、オフセット領域を有した薄膜トランジスタを得る構
成に関する。
【００８６】図５〜図８に本実施例の作製工程を示す。
図５〜図８において、図１〜図４に示す部分と符号が同
じものは、実施例１において示したものと同様である。
以下に作製工程の概要を説明する。また作製条件や膜厚
等は特に断らない限り、実施例１の場合と同様である。
図５〜図８において、図１〜図４に示す部分と符号が同
じものは、実施例１において示したものと同様である。
以下に作製工程の概要を説明する。また作製条件や膜厚
等は特に断らない限り、実施例１の場合と同様である。
【００８７】まず図５（Ａ）に示すように石英基板１０
１上にアモルファスシリコン膜１０２を成膜する。そし
て加熱処理による結晶化の後、図５（Ｂ）に示すように
薄膜トランジスタの活性層をパターニングによって形成
する。さらに図５（Ｃ）に示すように、熱酸化工程によ
って、ゲイト絶縁膜として機能する酸化シリコン膜１０
５と１０６を各活性層表面に形成する。
１上にアモルファスシリコン膜１０２を成膜する。そし
て加熱処理による結晶化の後、図５（Ｂ）に示すように
薄膜トランジスタの活性層をパターニングによって形成
する。さらに図５（Ｃ）に示すように、熱酸化工程によ
って、ゲイト絶縁膜として機能する酸化シリコン膜１０
５と１０６を各活性層表面に形成する。
【００８８】さらに図５（Ｄ）に示すようにダミーのゲ
イト領域を形成するために、ポリシリコン膜１０７を形
成する。そしてパターニングを施すことにより、図５
（Ｅ）に示すようにダミーのゲイト領域１０８と１０９
を形成する。その後図５（Ｆ）に示すように後の工程で
エッチングストッパーとして機能する窒化シリコン膜１
１０を形成する。
イト領域を形成するために、ポリシリコン膜１０７を形
成する。そしてパターニングを施すことにより、図５
（Ｅ）に示すようにダミーのゲイト領域１０８と１０９
を形成する。その後図５（Ｆ）に示すように後の工程で
エッチングストッパーとして機能する窒化シリコン膜１
１０を形成する。
【００８９】次にダミーのゲイト領域の側面にスペーサ
ー（図６（Ｂ）で１１２、１１３で示される）を形成す
るために、図６（Ａ）に示すように酸化珪素膜１１１を
形成する。そしてＲＩＥ法等の垂直に異方性を有するエ
ッチングを行うことにより、図６（Ｂ）に示すように、
ダミーのゲイト領域１０８と１０９の側面に窒化シリコ
ン膜１１０を介して酸化シリコンからなるスペーサー１
１２と１１３を形成する。
ー（図６（Ｂ）で１１２、１１３で示される）を形成す
るために、図６（Ａ）に示すように酸化珪素膜１１１を
形成する。そしてＲＩＥ法等の垂直に異方性を有するエ
ッチングを行うことにより、図６（Ｂ）に示すように、
ダミーのゲイト領域１０８と１０９の側面に窒化シリコ
ン膜１１０を介して酸化シリコンからなるスペーサー１
１２と１１３を形成する。
【００９０】図６（Ｂ）に示す状態を得たら、図６
（Ｃ）に示すようにＰ（リン）イオンの注入を行い、さ
らに図６（Ｄ）に示すようにレジストのマスク３０１を
形成してＢ（ボロン）のイオンを注入を行う。さらに加
熱処理を行うことにより、不純物イオンが注入された１
１８〜１２１の領域の活性化と再結晶化を行う。こうし
て、左側のＮチャネル型薄膜トランジスタのソース領域
１１８とドレイン領域１１９、右側のＰチャネル型薄膜
トランジスタのソース領域１２０とドレイン領域１２１
を形成する。
（Ｃ）に示すようにＰ（リン）イオンの注入を行い、さ
らに図６（Ｄ）に示すようにレジストのマスク３０１を
形成してＢ（ボロン）のイオンを注入を行う。さらに加
熱処理を行うことにより、不純物イオンが注入された１
１８〜１２１の領域の活性化と再結晶化を行う。こうし
て、左側のＮチャネル型薄膜トランジスタのソース領域
１１８とドレイン領域１１９、右側のＰチャネル型薄膜
トランジスタのソース領域１２０とドレイン領域１２１
を形成する。
【００９１】そして窒化シリコン膜１１０とダミーのゲ
イト領域１０８と１０９とを取り除き、図６（Ｅ）に示
す状態を得る。さらに図７（Ａ）に示すように、ゲイト
電極を構成するアルミニウム膜１２２を形成する。さら
に図７（Ｂ）に示すようにゲイト電極１２３と１２８と
をアルミニウム膜１２２をパターニングすることによっ
て形成する。
イト領域１０８と１０９とを取り除き、図６（Ｅ）に示
す状態を得る。さらに図７（Ａ）に示すように、ゲイト
電極を構成するアルミニウム膜１２２を形成する。さら
に図７（Ｂ）に示すようにゲイト電極１２３と１２８と
をアルミニウム膜１２２をパターニングすることによっ
て形成する。
【００９２】図７（Ｂ）の状態において、ゲイト電極１
２３と１２４のゲイト電極として実質的に機能する領域
は、スペーサー１１２および１１３で構成された凹部１
２５および１２６の底部に接する部分である。そしてこ
のスペーサー１１２および１１３で構成された凹部１２
５および１２６の底部に対応した活性層の領域はチャネ
ル形成領域となる。即ち、１１６と１１７の領域はチャ
ネル形成領域となる。また７０１、７０２で示される領
域はオフセット領域となる。
２３と１２４のゲイト電極として実質的に機能する領域
は、スペーサー１１２および１１３で構成された凹部１
２５および１２６の底部に接する部分である。そしてこ
のスペーサー１１２および１１３で構成された凹部１２
５および１２６の底部に対応した活性層の領域はチャネ
ル形成領域となる。即ち、１１６と１１７の領域はチャ
ネル形成領域となる。また７０１、７０２で示される領
域はオフセット領域となる。
【００９３】さらに層間絶縁膜を構成する酸化珪素膜１
２９を図７（Ｃ）に示すように成膜し、図７（Ｄ）に示
すようにコンタクトホールの形成を行う。さらに図８
（Ａ）に示すように、電極を構成するためのアルミニウ
ム膜１３０を形成する。そして、パターニングを施すこ
とにより、図面左側のＮチャネル型の薄膜トランジスタ
のソース電極１３１とドレイン電極１３２、図面右側の
Ｐチャネル型の薄膜トランジスタのソース電極１３３と
ドレイン電極１３４を形成する。こうして図８（Ｂ）に
示すような左側のＮチャネル型の薄膜トランジスタと右
側のＰチャネル型の薄膜トランジスタが完成する。
２９を図７（Ｃ）に示すように成膜し、図７（Ｄ）に示
すようにコンタクトホールの形成を行う。さらに図８
（Ａ）に示すように、電極を構成するためのアルミニウ
ム膜１３０を形成する。そして、パターニングを施すこ
とにより、図面左側のＮチャネル型の薄膜トランジスタ
のソース電極１３１とドレイン電極１３２、図面右側の
Ｐチャネル型の薄膜トランジスタのソース電極１３３と
ドレイン電極１３４を形成する。こうして図８（Ｂ）に
示すような左側のＮチャネル型の薄膜トランジスタと右
側のＰチャネル型の薄膜トランジスタが完成する。
【００９４】
【発明の効果】本明細書で開示する発明を採用すること
により、以下に示す有意性の少なくとも一つを得ること
ができる。 （イ）低抵抗な材料であるアルミニウムまたはアルミニ
ウムを主成分とするゲイト電極を採用することで、高集
積化が可能で高い電気特性を有する絶縁ゲイト型電界効
果トランジスタを得ることができる。 （ロ）オフセット領域またはライトドープ領域（ＬＤＤ
領域）を有したオフ電流が小さく、また逆バイアスのゲ
イト電圧を印加した時のドレイン／ソース間を流れる電
流が小さい絶縁ゲイト型電界効果トランジスタを得るこ
とができる。 （ハ）ソース／ドレイン領域の形成の際に、高い温度を
加えたアニールを行うことができるので、高い電気特性
を有し、しかも特性のバラツキの小さい絶縁ゲイト型電
界効果トランジスタを得ることができる。 （ニ）オフセット領域またはライトドープ領域、チャネ
ル形成領域、ソース／ドレイン領域、ゲイト電極の各部
を自己整合的に形成することができるので、デバイス設
計マージン、及びデバイス形成時のプロセスマージンを
大きくすることができる。
により、以下に示す有意性の少なくとも一つを得ること
ができる。 （イ）低抵抗な材料であるアルミニウムまたはアルミニ
ウムを主成分とするゲイト電極を採用することで、高集
積化が可能で高い電気特性を有する絶縁ゲイト型電界効
果トランジスタを得ることができる。 （ロ）オフセット領域またはライトドープ領域（ＬＤＤ
領域）を有したオフ電流が小さく、また逆バイアスのゲ
イト電圧を印加した時のドレイン／ソース間を流れる電
流が小さい絶縁ゲイト型電界効果トランジスタを得るこ
とができる。 （ハ）ソース／ドレイン領域の形成の際に、高い温度を
加えたアニールを行うことができるので、高い電気特性
を有し、しかも特性のバラツキの小さい絶縁ゲイト型電
界効果トランジスタを得ることができる。 （ニ）オフセット領域またはライトドープ領域、チャネ
ル形成領域、ソース／ドレイン領域、ゲイト電極の各部
を自己整合的に形成することができるので、デバイス設
計マージン、及びデバイス形成時のプロセスマージンを
大きくすることができる。
【図１】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
【図２】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
【図３】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
【図４】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
【図５】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
【図６】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
【図７】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
【図８】 実施例の薄膜トランジスタの作製工程を示す
図。
図。
１０１ 石英基板
１０２ アモルファスシリコン膜
１０３、１０４ 活性層
１０５、１０６ ゲイト絶縁膜
１０７ ポリシリコン膜
１０８、１０９ 凸状の領域（ダミーのゲイト領
域） ２０１、２０５ ライトドープ領域 １１０ 窒化シリコン膜 １１１ 酸化シリコン膜 １１２、１１３ スペーサー １１８、１２０ ソース領域 １１９、１２１ ドレイン領域 １１６、１１７ チャネル形成領域 １２５、１２６ 凹部 １２２ アルミニウム膜 １２３、１２４ ゲイト電極 １２９ 層間絶縁膜（酸化珪素膜） １３０ アルミニウム膜 １３１、１３３ ソース電極 １３２、１３４ ドレイン電極
域） ２０１、２０５ ライトドープ領域 １１０ 窒化シリコン膜 １１１ 酸化シリコン膜 １１２、１１３ スペーサー １１８、１２０ ソース領域 １１９、１２１ ドレイン領域 １１６、１１７ チャネル形成領域 １２５、１２６ 凹部 １２２ アルミニウム膜 １２３、１２４ ゲイト電極 １２９ 層間絶縁膜（酸化珪素膜） １３０ アルミニウム膜 １３１、１３３ ソース電極 １３２、１３４ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 29/786
H01L 21/336
Claims (4)
- 【請求項１】絶縁表面上にポリシリコン膜を形成し、 前記ポリシリコン膜上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にマスクを形成し、 前記マスクの上から前記ポリシリコン膜に第１の不純物
イオンを導入し、 前記マスクの側面に絶縁物からなるスペーサを形成し、 前記マスクと前記スペーサの上から前記ポリシリコン膜
に前記第１の不純物イオンより高濃度で第２の不純物イ
オンを導入し、 前記マスクを除去し、前記ポリシリコン膜を加熱して前記ポリシリコン膜に導
入された第１の不純物及び第２の不純物を活性化し、 前記スペーサを覆ってアルミニウムまたはアルミニウム
を主成分とする材料を用いてゲート電極を形成すること
を特徴とする半導体装置の作製方法。 - 【請求項２】絶縁表面上にポリシリコン膜を形成し、 前記ポリシリコン膜上に酸化珪素膜を形成し、 前記酸化珪素膜上にマスクを形成し、 前記酸化珪素膜および前記マスク上に窒化珪素膜を形成
し、 前記マスクの側面に酸化珪素からなるスペーサを形成
し、前記マスクと前記窒化珪素膜と前記スペーサの上から前
記ポリシリコン膜に不純物イオンを導入し、 前記ポリシリコン膜を加熱して前記ポリシリコン膜に導
入された不純物を活性化し、 前記マスクおよび前記窒化珪素膜を除去し、 前記スペーサを覆ってアルミニウムまたはアルミニウム
を主成分とする材料を用いてゲート電極を形成すること
を特徴とする半導体装置の作製方法。 - 【請求項３】絶縁表面上にポリシリコン膜を形成し、 前記ポリシリコン膜上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にマスクを形成し、 前記マスクの側面に絶縁物からなるスペーサを形成し、 前記マスクと前記スペーサの上から前記ポリシリコン膜
に不純物イオンを導入し、 前記ポリシリコン膜を加熱して前記ポリシリコン膜に導
入された不純物を活性化し、 前記マスクを除去し、 前記スペーサを覆ってアルミニウムまたはアルミニウム
を主成分とする材料を用いてゲート電極を形成すること
を特徴とする半導体装置の作製方法。 - 【請求項４】前記ポリシリコン膜の加熱は、６００℃以
上でかつ珪素の融点以下の温度で行われることを特徴と
する請求項１乃至請求項３のいずれか一に記載の半導体
装置の作製方法。
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| JP25766094A JP3426043B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体装置の作製方法 |
| US08/786,188 US5904508A (en) | 1994-09-27 | 1997-01-21 | Semiconductor device and a method of manufacturing the same |
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| JP25766094A JP3426043B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体装置の作製方法 |
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Family
ID=17309338
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| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| US6114744A (en) * | 1997-03-14 | 2000-09-05 | Sanyo Electric Company | Semiconductor integration device and fabrication method of the same |
| US6117741A (en) * | 1998-01-09 | 2000-09-12 | Texas Instruments Incorporated | Method of forming a transistor having an improved sidewall gate structure |
| US6080607A (en) * | 1998-05-26 | 2000-06-27 | National Science Council | Method for manufacturing a transistor having a low leakage current |
| US6162688A (en) * | 1999-01-14 | 2000-12-19 | Advanced Micro Devices, Inc. | Method of fabricating a transistor with a dielectric underlayer and device incorporating same |
| US6306694B1 (en) | 1999-03-12 | 2001-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Process of fabricating a semiconductor device |
| US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
| US6171910B1 (en) * | 1999-07-21 | 2001-01-09 | Motorola Inc. | Method for forming a semiconductor device |
| JP3307372B2 (ja) * | 1999-07-28 | 2002-07-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| DE19936005A1 (de) * | 1999-08-04 | 2001-02-08 | Daimler Chrysler Ag | Selbstjustierendes Verfahren zur Herstellung von Feldeffekttransistoren |
| KR100372643B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
| US6730583B2 (en) * | 2000-10-26 | 2004-05-04 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| KR100491141B1 (ko) * | 2001-03-02 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법 |
| JP4831885B2 (ja) | 2001-04-27 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6534350B2 (en) * | 2001-08-02 | 2003-03-18 | Industrial Technology Research Institute | Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step |
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| DE102004042275A1 (de) * | 2004-09-01 | 2006-03-02 | Robert Bosch Gmbh | Verfahren zur Herstellung eines Thermoelements |
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| FR2388410A1 (fr) * | 1977-04-20 | 1978-11-17 | Thomson Csf | Procede de realisation de transistors a effet de champ de type mos, et transistors realises selon un tel procede |
| JPS5552264A (en) * | 1978-10-11 | 1980-04-16 | Seiko Epson Corp | Manufacturing of semiconductor device |
| GB2140617B (en) * | 1980-03-03 | 1985-06-19 | Raytheon Co | Methods of forming a field effect transistor |
| US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
| JPS61234567A (ja) * | 1985-04-11 | 1986-10-18 | Sony Corp | 半導体装置の製造方法 |
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| EP0456318B1 (en) * | 1990-05-11 | 2001-08-22 | Koninklijke Philips Electronics N.V. | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors |
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| US5654570A (en) * | 1995-04-19 | 1997-08-05 | International Business Machines Corporation | CMOS gate stack |
-
1994
- 1994-09-27 JP JP25766094A patent/JP3426043B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-21 US US08/786,188 patent/US5904508A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| US5904508A (en) | 1999-05-18 |
| JPH0897435A (ja) | 1996-04-12 |
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