JP2525630B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2525630B2 JP2525630B2 JP62317701A JP31770187A JP2525630B2 JP 2525630 B2 JP2525630 B2 JP 2525630B2 JP 62317701 A JP62317701 A JP 62317701A JP 31770187 A JP31770187 A JP 31770187A JP 2525630 B2 JP2525630 B2 JP 2525630B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタ（以下、TFTと示す。）の
製造方法に関する。
製造方法に関する。
従来のTFTにおいては、第２図に示される如く、高濃
度不純物領域（第１の領域）と低濃度不純物領域（第２
の領域）が接する構造であった。同図において、101は
絶縁基板、103はゲート絶縁膜、105は多結晶（非晶質）
シリコン中の低濃度不純物領域（第２の領域）、107は
ゲート電極、108は多結晶（非晶質）シリコ中の高濃度
不純物領域（第１の領域）、109は層間絶縁膜、110は配
線材料である。
度不純物領域（第１の領域）と低濃度不純物領域（第２
の領域）が接する構造であった。同図において、101は
絶縁基板、103はゲート絶縁膜、105は多結晶（非晶質）
シリコン中の低濃度不純物領域（第２の領域）、107は
ゲート電極、108は多結晶（非晶質）シリコ中の高濃度
不純物領域（第１の領域）、109は層間絶縁膜、110は配
線材料である。
TFTのしきい値電圧（以下、Vthと示す）を制御するた
め、前記第２の領域には、1017cm-3程度の不純物が混入
される。NchTFTの場合、第１の領域にはリン，ヒ素等の
不純物が混入され、Ｎ型半導体となっている。第２の領
域にＰ型半導体となる様なボロン等の不純物を混入した
場合、ゲートが零バイアス（TFTはオフ）の時、第１の
領域と第２の領域との間にポテンシャル障壁が形成され
るが、多結晶及び非晶質シリコンTFTの場合第1,第２の
領域の境界面近傍に形成される局在準位が多いためか、
リーク電流が大きくなる。一方、第２の領域にＮ型半導
体となる不純物を混入した場合、前記の理由と、更にポ
テンシャル障壁が小さくなる為、リーク電流は大きい。
結局、多結晶及び非晶質シリコンTFTのオフ状態のリー
ク電流を下げるには、第２の領域が真性半導体に近い状
態が良い。ところがこれではTFTのVthが制御出来ず、結
果的にリーク電流を増大させる場合がある。
め、前記第２の領域には、1017cm-3程度の不純物が混入
される。NchTFTの場合、第１の領域にはリン，ヒ素等の
不純物が混入され、Ｎ型半導体となっている。第２の領
域にＰ型半導体となる様なボロン等の不純物を混入した
場合、ゲートが零バイアス（TFTはオフ）の時、第１の
領域と第２の領域との間にポテンシャル障壁が形成され
るが、多結晶及び非晶質シリコンTFTの場合第1,第２の
領域の境界面近傍に形成される局在準位が多いためか、
リーク電流が大きくなる。一方、第２の領域にＮ型半導
体となる不純物を混入した場合、前記の理由と、更にポ
テンシャル障壁が小さくなる為、リーク電流は大きい。
結局、多結晶及び非晶質シリコンTFTのオフ状態のリー
ク電流を下げるには、第２の領域が真性半導体に近い状
態が良い。ところがこれではTFTのVthが制御出来ず、結
果的にリーク電流を増大させる場合がある。
本発明は以上の問題点を解決するもので、その目的と
するところは、Vthが制御出来、更にオフ状態のリーク
電流が小さい多結晶及び非晶質シリコンTFTを実現する
ことにある。
するところは、Vthが制御出来、更にオフ状態のリーク
電流が小さい多結晶及び非晶質シリコンTFTを実現する
ことにある。
以上の問題点を解決するために、本発明の薄膜トラン
ジスタの製造方法は、（ａ）基板上に多結晶あるいは非
晶質シリコン薄膜を形成する工程、（ｂ）前記多結晶あ
るいは非晶質シリコン薄膜上にゲート絶縁膜を形成する
工程、（ｃ）薄膜トランジスタのゲート電極の一部を構
成する第１電極を、前記ゲート絶縁膜上に離間して２個
形成する工程、（ｄ）前記第１電極をマスクとして前記
多結晶あるいは非晶質シリコン薄膜中に不純物を導入す
ることにより、ソース／ドレインとなる第１領域と、前
記離間して形成された２個の第１電極間にチャネルであ
る第２領域と、前記第１電極下に不純物が導入されない
第３領域とを形成する工程、（ｅ）前記第１電極ととも
に前記薄膜トランジスタのゲート電極を構成する第２電
極を、前記第２領域上の前記ゲート絶縁膜上と前記第１
電極とに渡って形成する工程、（ｆ）前記第１電極と前
記第２電極とをマスクとして前記第１領域に不純物を導
入する工程、を有する。
ジスタの製造方法は、（ａ）基板上に多結晶あるいは非
晶質シリコン薄膜を形成する工程、（ｂ）前記多結晶あ
るいは非晶質シリコン薄膜上にゲート絶縁膜を形成する
工程、（ｃ）薄膜トランジスタのゲート電極の一部を構
成する第１電極を、前記ゲート絶縁膜上に離間して２個
形成する工程、（ｄ）前記第１電極をマスクとして前記
多結晶あるいは非晶質シリコン薄膜中に不純物を導入す
ることにより、ソース／ドレインとなる第１領域と、前
記離間して形成された２個の第１電極間にチャネルであ
る第２領域と、前記第１電極下に不純物が導入されない
第３領域とを形成する工程、（ｅ）前記第１電極ととも
に前記薄膜トランジスタのゲート電極を構成する第２電
極を、前記第２領域上の前記ゲート絶縁膜上と前記第１
電極とに渡って形成する工程、（ｆ）前記第１電極と前
記第２電極とをマスクとして前記第１領域に不純物を導
入する工程、を有する。
第１図（ａ）〜（ｅ）は本発明の実施例のTFTの断面
図を製造工程順に並べたものである。同図（ｆ）は同図
（ｃ）または（ｄ）の状態の平面図である。同図（ａ）
において、101は絶縁基板、102は絶縁基板101上に形成
される多結晶もしくは非晶質シリコン薄膜である。103
はゲート絶縁膜で、熱酸化法,CVD法等により形成され
る。104は低濃度不純物領域を形成する為のマスク電極
（第１電極）で、ゲート電極の一部となる。マスク電極
104には、多結晶シリコン等の材料が用いられる。同図
（ｂ）において、105は低濃度不純物領域、106は更に低
濃度不純物の領域（第３領域）である。第１図（ａ）の
状態からイオン注入法や熱拡散法により低濃度不純物領
域105を形成する。106は真性半導体に近い状態である。
同図（ｃ）において、107はゲート電極であり、多結晶
シリコン等の材料により形成される。この時の平面図が
同図（ｆ）となる。同図（ｄ）において108は高濃度不
純物領域である。同図（ｃ）の状態からイオン注入法や
熱拡散法によりソース／ドレイン領域となる高濃度不純
物領域（第１の領域）108を形成する。チャネルとなる
低濃度不純物領域（第２の領域）105に比べ、108の不純
物濃度は３桁程度大きいため、第１の領域に当初逆タイ
プ半導体となる不純物が存在しても、108の形成工程で
所望の型の半導体とすることができる。同図（ｅ）にお
いて、109は酸化シリコン等による層間絶縁膜、110はア
ルミニウム合金等による配線材料である。
図を製造工程順に並べたものである。同図（ｆ）は同図
（ｃ）または（ｄ）の状態の平面図である。同図（ａ）
において、101は絶縁基板、102は絶縁基板101上に形成
される多結晶もしくは非晶質シリコン薄膜である。103
はゲート絶縁膜で、熱酸化法,CVD法等により形成され
る。104は低濃度不純物領域を形成する為のマスク電極
（第１電極）で、ゲート電極の一部となる。マスク電極
104には、多結晶シリコン等の材料が用いられる。同図
（ｂ）において、105は低濃度不純物領域、106は更に低
濃度不純物の領域（第３領域）である。第１図（ａ）の
状態からイオン注入法や熱拡散法により低濃度不純物領
域105を形成する。106は真性半導体に近い状態である。
同図（ｃ）において、107はゲート電極であり、多結晶
シリコン等の材料により形成される。この時の平面図が
同図（ｆ）となる。同図（ｄ）において108は高濃度不
純物領域である。同図（ｃ）の状態からイオン注入法や
熱拡散法によりソース／ドレイン領域となる高濃度不純
物領域（第１の領域）108を形成する。チャネルとなる
低濃度不純物領域（第２の領域）105に比べ、108の不純
物濃度は３桁程度大きいため、第１の領域に当初逆タイ
プ半導体となる不純物が存在しても、108の形成工程で
所望の型の半導体とすることができる。同図（ｅ）にお
いて、109は酸化シリコン等による層間絶縁膜、110はア
ルミニウム合金等による配線材料である。
第３図に本発明の実施例におけるTFTのドレイン電流
対ゲート電圧特性を示す。同図（ａ）はドレイン電圧5
V,同図（ｂ）はドレイン電圧16Vの場合で，それぞれの
図においては本発明の構造、は従来の構造における
TFT特性である。これらは、多結晶シリコンTFTの例であ
り、チャネル長Ｌ＝６μm,チャネル幅Ｗ＝10μm,第１の
領域にリンを１×1020cm-3,第２の領域にボロンを１×1
017cm-3混入している。第３図において明らかなように
本発明を用いることにより、オフ時のリーク電流が従来
に比べ２桁程度減少する。即ち、オンオフ比が２桁程度
向上する。
対ゲート電圧特性を示す。同図（ａ）はドレイン電圧5
V,同図（ｂ）はドレイン電圧16Vの場合で，それぞれの
図においては本発明の構造、は従来の構造における
TFT特性である。これらは、多結晶シリコンTFTの例であ
り、チャネル長Ｌ＝６μm,チャネル幅Ｗ＝10μm,第１の
領域にリンを１×1020cm-3,第２の領域にボロンを１×1
017cm-3混入している。第３図において明らかなように
本発明を用いることにより、オフ時のリーク電流が従来
に比べ２桁程度減少する。即ち、オンオフ比が２桁程度
向上する。
以上述べた如く本発明を用いることにより、Vthを制
御することが出来、更にオフ状態のリーク電流が小さ
い、即ちオンオフ比の大きい多結晶及び比晶質シリコン
TFTが実現された。
御することが出来、更にオフ状態のリーク電流が小さ
い、即ちオンオフ比の大きい多結晶及び比晶質シリコン
TFTが実現された。
さらに、さらに、マスク電極の大きさから第３の領域
の大きさを一義的に決定できるので、高精度に第３の領
域の大きさを形成することができた。
の大きさを一義的に決定できるので、高精度に第３の領
域の大きさを形成することができた。
第１図（ａ）〜（ｆ）は本発明の実施例におけるTFTの
製造工程図。同図（ｆ）は同図（ｃ）または（ｄ）の状
態における平面図。 第２図は従来のTFTの断面図。 第３図（ａ），（ｂ）は本発明の実施例におけるTFTの
ドレイン電流対ゲート電圧特性を示した図。 101……絶縁基板 102……多結晶（非晶質）シリコン 103……ゲート絶縁膜 104……マスク電極（ゲート電極の一部） 105……低濃度不純物領域（第２の領域） 106……第２の領域105より更に低濃度不純物の領域（第
３の領域） 107……ゲート電極 108……高濃度不純物領域（第１の領域） 109……層間絶縁膜 110……配線材料
製造工程図。同図（ｆ）は同図（ｃ）または（ｄ）の状
態における平面図。 第２図は従来のTFTの断面図。 第３図（ａ），（ｂ）は本発明の実施例におけるTFTの
ドレイン電流対ゲート電圧特性を示した図。 101……絶縁基板 102……多結晶（非晶質）シリコン 103……ゲート絶縁膜 104……マスク電極（ゲート電極の一部） 105……低濃度不純物領域（第２の領域） 106……第２の領域105より更に低濃度不純物の領域（第
３の領域） 107……ゲート電極 108……高濃度不純物領域（第１の領域） 109……層間絶縁膜 110……配線材料
Claims (1)
- 【請求項１】（ａ）基板上に多結晶あるいは非晶質シリ
コン薄膜を形成する工程、 （ｂ）前記多結晶あるいは非晶質シリコン薄膜上にゲー
ト絶縁膜を形成する工程、 （ｃ）薄膜トランジスタのゲート電極の一部を構成する
第１電極を、前記ゲート絶縁膜上に離間して２個形成す
る工程、 （ｄ）前記第１電極をマスクとして前記多結晶あるいは
非晶質シリコン薄膜中に不純物を導入することにより、
ソース／ドレインとなる第１領域と、前記離間して形成
された２個の第１電極間にチャネルとなる第２領域と、
前記第１電極下に不純物が導入されない第３領域とを形
成する工程、 （ｅ）前記第１電極とともに前記薄膜トランジスタのゲ
ート電極を構成する第２電極を、前記第２領域上の前記
ゲート絶縁膜上と前記第１電極とに渡って形成する工
程、 （ｆ）前記第１電極と前記第２電極とをマスクとして前
記第１領域に不純物を導入する工程、 を有する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317701A JP2525630B2 (ja) | 1987-12-16 | 1987-12-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317701A JP2525630B2 (ja) | 1987-12-16 | 1987-12-16 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158775A JPH01158775A (ja) | 1989-06-21 |
| JP2525630B2 true JP2525630B2 (ja) | 1996-08-21 |
Family
ID=18091060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317701A Expired - Fee Related JP2525630B2 (ja) | 1987-12-16 | 1987-12-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525630B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241466A (ja) * | 1991-01-16 | 1992-08-28 | Casio Comput Co Ltd | 電界効果型トランジスタ |
| DE69209678T2 (de) * | 1991-02-01 | 1996-10-10 | Philips Electronics Nv | Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung |
| US5246870A (en) * | 1991-02-01 | 1993-09-21 | North American Philips Corporation | Method for making an improved high voltage thin film transistor having a linear doping profile |
| KR100268861B1 (ko) * | 1991-12-23 | 2000-10-16 | 김영환 | 박막 트랜지스터의 구조와 그 제조방법 |
| US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
| JP3426043B2 (ja) * | 1994-09-27 | 2003-07-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5670399A (en) * | 1995-12-06 | 1997-09-23 | Micron Technology, Inc. | Method of making thin film transistor with offset drain |
| JP2720862B2 (ja) * | 1995-12-08 | 1998-03-04 | 日本電気株式会社 | 薄膜トランジスタおよび薄膜トランジスタアレイ |
| US5753543A (en) * | 1996-03-25 | 1998-05-19 | Micron Technology, Inc. | Method of forming a thin film transistor |
| JP4725544B2 (ja) * | 2007-03-27 | 2011-07-13 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104671A (ja) * | 1984-10-29 | 1986-05-22 | Sharp Corp | 電界効果トランジスタ |
-
1987
- 1987-12-16 JP JP62317701A patent/JP2525630B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01158775A (ja) | 1989-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |