JP3325996B2 - 半導体装置作製方法 - Google Patents
半導体装置作製方法Info
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- JP3325996B2 JP3325996B2 JP03795994A JP3795994A JP3325996B2 JP 3325996 B2 JP3325996 B2 JP 3325996B2 JP 03795994 A JP03795994 A JP 03795994A JP 3795994 A JP3795994 A JP 3795994A JP 3325996 B2 JP3325996 B2 JP 3325996B2
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Description
【０００１】
【産業上の利用分野】本発明は、イメージセンサーや液
晶ディスプレイ、その他集積回路に利用されている薄膜
トランジスタの製造方法、構造に関するものである。
晶ディスプレイ、その他集積回路に利用されている薄膜
トランジスタの製造方法、構造に関するものである。
【０００２】
【従来の技術】近年、大きなサイズのデバイスに薄膜ト
ランジスタ（一般にＴＦＴと称される）を搭載して性能
を高めたり、周辺回路の簡素化による小型化を図ってい
る製品が市場に出回るようになってきた。特に１９９０
年頃より普及し始めたノート型或はラップトップ型と呼
ばれる小型パーソナルコンピュータに搭載されている大
型液晶ディスプレイは、薄膜トランジスタを液晶画素の
ひとつひとつに配置したアクティヴ・マトリックス方式
を採用しており、ディスプレイとして非常に優れた特性
を有している。しかしながら作製工程が複雑で高価であ
るという問題があり、そのコストダウンが切望されてい
る。
ランジスタ（一般にＴＦＴと称される）を搭載して性能
を高めたり、周辺回路の簡素化による小型化を図ってい
る製品が市場に出回るようになってきた。特に１９９０
年頃より普及し始めたノート型或はラップトップ型と呼
ばれる小型パーソナルコンピュータに搭載されている大
型液晶ディスプレイは、薄膜トランジスタを液晶画素の
ひとつひとつに配置したアクティヴ・マトリックス方式
を採用しており、ディスプレイとして非常に優れた特性
を有している。しかしながら作製工程が複雑で高価であ
るという問題があり、そのコストダウンが切望されてい
る。
【０００３】この大型液晶ディスプレイに使用されてい
る薄膜トランジスタは現在のところ製品レベルではアモ
ルファスシリコンを用いたものがほとんど全てであるが
アモルファスシリコン薄膜トランジスタはトランジスタ
としての性能が低く（例えば電子移動度では単結晶シリ
コントランジスタの場合の１０-2〜１０-3倍）、画素に
配置されている薄膜トランジスタを駆動するための回路
は単結晶シリコンで製造されているＩＣを外部に配置す
る必要があった。
る薄膜トランジスタは現在のところ製品レベルではアモ
ルファスシリコンを用いたものがほとんど全てであるが
アモルファスシリコン薄膜トランジスタはトランジスタ
としての性能が低く（例えば電子移動度では単結晶シリ
コントランジスタの場合の１０-2〜１０-3倍）、画素に
配置されている薄膜トランジスタを駆動するための回路
は単結晶シリコンで製造されているＩＣを外部に配置す
る必要があった。
【０００４】またアモルファスシリコンを用いた薄膜ト
ランジスタを画素に配置せんとする場合、大きな電流を
流して十分な駆動速度を得る必要性からチャネル幅を広
く取る必要がある。しかしながら、画素に配置される薄
膜トランジスタのチャネル幅を広くすると、表示品質を
高くする要素の一つである画素の開口率が小さくなって
しまうというジレンマがある。また信頼性の面でもアモ
ルファスシリコン膜やアモルファス窒化シリコン膜自体
の電気的な不安定性が本質的に存在するため、長期的に
は不安が残る。
ランジスタを画素に配置せんとする場合、大きな電流を
流して十分な駆動速度を得る必要性からチャネル幅を広
く取る必要がある。しかしながら、画素に配置される薄
膜トランジスタのチャネル幅を広くすると、表示品質を
高くする要素の一つである画素の開口率が小さくなって
しまうというジレンマがある。また信頼性の面でもアモ
ルファスシリコン膜やアモルファス窒化シリコン膜自体
の電気的な不安定性が本質的に存在するため、長期的に
は不安が残る。
【０００５】そうした不都合を全て解決する手段として
期待されているのが多結晶シリコンで薄膜トランジスタ
を構成する方法である。この場合、オン電流はアモルフ
ァスシリコンＴＦＴの数１０倍〜１００倍以上の値が得
られる上に、信頼性の面でもアモルファスシリコンＴＦ
Ｔのような不安定性はない。また、Ｎ型とＰ型両方のト
ランジスタが作れるためＣＭＯＳ回路を構成でき、これ
からの低消費電力の要求に有利である。
期待されているのが多結晶シリコンで薄膜トランジスタ
を構成する方法である。この場合、オン電流はアモルフ
ァスシリコンＴＦＴの数１０倍〜１００倍以上の値が得
られる上に、信頼性の面でもアモルファスシリコンＴＦ
Ｔのような不安定性はない。また、Ｎ型とＰ型両方のト
ランジスタが作れるためＣＭＯＳ回路を構成でき、これ
からの低消費電力の要求に有利である。
【０００６】以上の様に優れた性質を持つ多結晶シリコ
ン薄膜トランジスタであるが、オフ電流が高く、また、
ゲイト電圧を逆バイアス側（Ｎ型ＴＦＴであればマイナ
ス側、Ｐ型ＴＦＴであればプラス側）に印加した場合に
電流が増大したり、ドレイン電圧が高くなるとドレイン
電流が急激に増大するという現象を示すなどまだまだ改
善すべき点は多い。
ン薄膜トランジスタであるが、オフ電流が高く、また、
ゲイト電圧を逆バイアス側（Ｎ型ＴＦＴであればマイナ
ス側、Ｐ型ＴＦＴであればプラス側）に印加した場合に
電流が増大したり、ドレイン電圧が高くなるとドレイン
電流が急激に増大するという現象を示すなどまだまだ改
善すべき点は多い。
【０００７】この逆バイアス側での電流増大はドレイン
電極側にオフセット構造やＬＤＤ構造を形成することで
回避できることが知られている。従来はオフセット構造
を形成するためにはゲイト電極をパターニングした後に
酸化シリコン膜をステップ・カバレッジの良い成膜方法
で成膜して異方性の高いエッチング方法でエッチ・バッ
クを行い、ゲイト電極脇にいわゆるサイド・ウォールあ
るいはスぺ−サーと呼ばれるドーピング時のマスクを形
成する方法が主であった。このサイド・ウォールは従来
の手法ではゲイト電極の両側に形成されるため、結果と
してソース電極側にもオフセットや高抵抗部ができ、こ
の部分がＴＦＴに対して直列の抵抗になってしまうため
にオン電流が減少するという不都合が生じる。また、ソ
ース側のオフセットおよび高抵抗部をなくすためにはフ
ォトリソグラフィーの回数を２回、イオン注入を２回増
やすことで可能であるが、この工程増加は明らかにコス
ト増加と歩留まり低下をもたらす。
電極側にオフセット構造やＬＤＤ構造を形成することで
回避できることが知られている。従来はオフセット構造
を形成するためにはゲイト電極をパターニングした後に
酸化シリコン膜をステップ・カバレッジの良い成膜方法
で成膜して異方性の高いエッチング方法でエッチ・バッ
クを行い、ゲイト電極脇にいわゆるサイド・ウォールあ
るいはスぺ−サーと呼ばれるドーピング時のマスクを形
成する方法が主であった。このサイド・ウォールは従来
の手法ではゲイト電極の両側に形成されるため、結果と
してソース電極側にもオフセットや高抵抗部ができ、こ
の部分がＴＦＴに対して直列の抵抗になってしまうため
にオン電流が減少するという不都合が生じる。また、ソ
ース側のオフセットおよび高抵抗部をなくすためにはフ
ォトリソグラフィーの回数を２回、イオン注入を２回増
やすことで可能であるが、この工程増加は明らかにコス
ト増加と歩留まり低下をもたらす。
【０００８】さらに、多結晶シリコン薄膜トランジスタ
のようなオフ電流の増大が見られない単結晶シリコンを
用いたＳＯＩ（Silicon On Insulator）構造のＭＯＳト
ランジスタにおいても、オフセット構造やＬＤＤ構造を
有さない場合にはドレイン電流が急激に増加する現象が
起こり易く、こういった現象が起こるようなバイアス状
態で動作を行うとしきい値がずれたり、オン電流が減少
したりするなどの不良が発生しやすい。
のようなオフ電流の増大が見られない単結晶シリコンを
用いたＳＯＩ（Silicon On Insulator）構造のＭＯＳト
ランジスタにおいても、オフセット構造やＬＤＤ構造を
有さない場合にはドレイン電流が急激に増加する現象が
起こり易く、こういった現象が起こるようなバイアス状
態で動作を行うとしきい値がずれたり、オン電流が減少
したりするなどの不良が発生しやすい。
【０００９】
【本発明が解決しようとする課題】以上述べたように、
オフ電流や逆バイアスのゲイト電圧を印加した時にドレ
イン・ソース電極間に流れる電流が小さく、かつ、十分
大きいオン電流が得られ、さらにドレイン電流の急激な
増大が起こらない信頼性も高いＴＦＴが求められてい
た。
オフ電流や逆バイアスのゲイト電圧を印加した時にドレ
イン・ソース電極間に流れる電流が小さく、かつ、十分
大きいオン電流が得られ、さらにドレイン電流の急激な
増大が起こらない信頼性も高いＴＦＴが求められてい
た。
【００１０】このようなＴＦＴを得るためには、オフセ
ット構造或はＬＤＤ構造をドレイン側にのみに作製する
ことが望ましいが、従来の方法では、大幅な工程数の増
加なしには製造できなかったため、歩留まりやコストの
面で非常に不利であった。従って、本発明では、こうい
った不都合を解消するために、工程数の増加を最小限に
押さえ、電気特性を犠牲にすることなく高歩留まり、高
信頼性を有するＴＦＴを製造することを目的とする。
ット構造或はＬＤＤ構造をドレイン側にのみに作製する
ことが望ましいが、従来の方法では、大幅な工程数の増
加なしには製造できなかったため、歩留まりやコストの
面で非常に不利であった。従って、本発明では、こうい
った不都合を解消するために、工程数の増加を最小限に
押さえ、電気特性を犠牲にすることなく高歩留まり、高
信頼性を有するＴＦＴを製造することを目的とする。
【００１１】
【課題を解決するための手段】以上のような問題を解決
するために、工程増加を最小限にしつつセルフ・アライ
ンでドレイン電極側のみにオフセット構造あるいはＬＤ
Ｄ構造を形成する方法を以下に示す。
するために、工程増加を最小限にしつつセルフ・アライ
ンでドレイン電極側のみにオフセット構造あるいはＬＤ
Ｄ構造を形成する方法を以下に示す。
【００１２】まずゲイト電極となる低抵抗の膜の成膜に
引き続きゲイト電極のエッチング材に対して耐エッチン
グ性を有する膜（遮蔽材）を成膜する。この遮蔽材は所
定のエッチングに際して、ゲイト電極を構成する材料
（ゲイト電極材料）と比較してエッチングされにくい材
料、即ちゲイト電極を構成する材料とエッチングの際の
選択比がとれる材料であることが必要である。例えば、
特定のエッチャントに対してエッシングされる材料をゲ
イト電極として用い、そのエッチャントに対してエッチ
ングされない材料を遮蔽材料として用いることができ
る。また、アルミをゲイト電極材料として用いた場合、
クロムを遮蔽材として用いることができる。これは、ア
ルミをエッチングするためのエッチャントに対してクロ
ムは殆どエッチングされないことを利用したものであ
る。またゲイト電極材料として一導電型のシリコンを用
いた場合は、酸化シリコンを遮蔽材として用いることが
できる。これは、酸化シリコンのドライエッチングに対
してのエッチングレートが一導電型のシリコンに対して
極めて小さいからである。
引き続きゲイト電極のエッチング材に対して耐エッチン
グ性を有する膜（遮蔽材）を成膜する。この遮蔽材は所
定のエッチングに際して、ゲイト電極を構成する材料
（ゲイト電極材料）と比較してエッチングされにくい材
料、即ちゲイト電極を構成する材料とエッチングの際の
選択比がとれる材料であることが必要である。例えば、
特定のエッチャントに対してエッシングされる材料をゲ
イト電極として用い、そのエッチャントに対してエッチ
ングされない材料を遮蔽材料として用いることができ
る。また、アルミをゲイト電極材料として用いた場合、
クロムを遮蔽材として用いることができる。これは、ア
ルミをエッチングするためのエッチャントに対してクロ
ムは殆どエッチングされないことを利用したものであ
る。またゲイト電極材料として一導電型のシリコンを用
いた場合は、酸化シリコンを遮蔽材として用いることが
できる。これは、酸化シリコンのドライエッチングに対
してのエッチングレートが一導電型のシリコンに対して
極めて小さいからである。
【００１３】つぎにフォトリソグラフィーによりこの遮
蔽材をゲイト電極パターンに形成する。そして遮蔽膜を
エッチング除去した後にゲイト電極材をエッチングす
る。
蔽材をゲイト電極パターンに形成する。そして遮蔽膜を
エッチング除去した後にゲイト電極材をエッチングす
る。
【００１４】この際等方性のエッチングを行うことで、
ゲイト電極材を選択的にサイドエッチングすることがで
きる。このエッチングの結果、遮蔽材がゲイト電極材の
上にオーバーハングした構造を得る。
ゲイト電極材を選択的にサイドエッチングすることがで
きる。このエッチングの結果、遮蔽材がゲイト電極材の
上にオーバーハングした構造を得る。
【００１５】次にフォトリソグラフィー工程によりソー
ス領域側のオーバーハング部分の遮蔽材を除去する。こ
の結果でソース領域側が露呈し、ドレイン領域側のみに
オーバーハングした遮蔽材が残った状態を得る。この状
態でイオン注入により一導電型を付与する不純物をドー
ピングすることで、オフセット構造を得ることができ
る。即ち、ゲイト電極下とオーバーハングされた部分
（オーバーハングした遮蔽材直下）にドーピングが行わ
れず、オーバーハングされた部分をオフセット領域とす
ることができる。
ス領域側のオーバーハング部分の遮蔽材を除去する。こ
の結果でソース領域側が露呈し、ドレイン領域側のみに
オーバーハングした遮蔽材が残った状態を得る。この状
態でイオン注入により一導電型を付与する不純物をドー
ピングすることで、オフセット構造を得ることができ
る。即ち、ゲイト電極下とオーバーハングされた部分
（オーバーハングした遮蔽材直下）にドーピングが行わ
れず、オーバーハングされた部分をオフセット領域とす
ることができる。
【００１６】また適当な遮蔽材の膜厚、及び、ドーピン
グ条件を選択することで、オーバーハングされた部分
（オーバーハングした遮蔽材直下）にソース／ドレイン
領域よりも低濃度で一導電型を付与する不純物のドーピ
ングを行うことができ、ライトドープ領域を形成するこ
とができる。即ち、ＬＤＤ（ライト・ドープ・ドレイ
ン）構造を実現することができる。
グ条件を選択することで、オーバーハングされた部分
（オーバーハングした遮蔽材直下）にソース／ドレイン
領域よりも低濃度で一導電型を付与する不純物のドーピ
ングを行うことができ、ライトドープ領域を形成するこ
とができる。即ち、ＬＤＤ（ライト・ドープ・ドレイ
ン）構造を実現することができる。
【００１７】例えば、ドレイン領域に残存した遮蔽膜を
通して不純物注入を行うことで、遮蔽膜の直下は１×１
０15〜１×１０18atoms/cm3 の濃度でドーピングを行う
ことができ、コンタクト部などの他の部分は１×１０19
〜１×１０21atoms/cm3 の濃度にドーピングを行うこと
ができる。
通して不純物注入を行うことで、遮蔽膜の直下は１×１
０15〜１×１０18atoms/cm3 の濃度でドーピングを行う
ことができ、コンタクト部などの他の部分は１×１０19
〜１×１０21atoms/cm3 の濃度にドーピングを行うこと
ができる。
【００１８】また、不純物注入の工程を２回に分け、１
回目の注入においてソース／ドレイン領域を形成し、２
回面の注入においてドレイン領域とチャネル形成領域と
の間にライトドープ領域（ＬＤＤ領域）を形成すること
もできる。
回目の注入においてソース／ドレイン領域を形成し、２
回面の注入においてドレイン領域とチャネル形成領域と
の間にライトドープ領域（ＬＤＤ領域）を形成すること
もできる。
【００１９】この場合、１回目の不純物注入は遮蔽材に
よってマスクされる領域にイオン注入がなされない条件
（例えば加速電圧を制御することによって実現される）
で行ない、その後遮蔽材料を除去し、しかる後に２回目
の不純物注入を行ない、遮蔽材がマスクしていた領域
（オーバーハングしていた領域）にライトドープを行な
えばよい。
よってマスクされる領域にイオン注入がなされない条件
（例えば加速電圧を制御することによって実現される）
で行ない、その後遮蔽材料を除去し、しかる後に２回目
の不純物注入を行ない、遮蔽材がマスクしていた領域
（オーバーハングしていた領域）にライトドープを行な
えばよい。
【００２０】また他の方法としては、１回目の不純物注
入は遮蔽材によってマスクされる領域にイオン注入がな
されない条件（例えば加速電圧を制御することによって
実現される）で行ない、２回目の不純物注入は１回目よ
りも大きなエネルギーをイオンに与える（加速電圧を大
きくすればよい）ことによって行ない、遮蔽材直下に不
純物をライトドープすることもできる。
入は遮蔽材によってマスクされる領域にイオン注入がな
されない条件（例えば加速電圧を制御することによって
実現される）で行ない、２回目の不純物注入は１回目よ
りも大きなエネルギーをイオンに与える（加速電圧を大
きくすればよい）ことによって行ない、遮蔽材直下に不
純物をライトドープすることもできる。
【００２１】いずれにしても、オーバーハングした遮蔽
材によってマスクされた領域に他の露呈した領域より低
い濃度で不純物イオン（例えばリンやボロン）をドーピ
ングすることで、このオーバーハングした遮蔽材によっ
てマスクされた領域をライトドープ領域とすることがで
きる。
材によってマスクされた領域に他の露呈した領域より低
い濃度で不純物イオン（例えばリンやボロン）をドーピ
ングすることで、このオーバーハングした遮蔽材によっ
てマスクされた領域をライトドープ領域とすることがで
きる。
【００２２】
【作用】ゲイト電極上にドレイン領域側のみにオーバー
ハングした遮蔽膜を設けることで、容易にオフセット或
はＬＤＤ構造をドレイン電極側のみにセルフ・アライン
で形成することが可能となる。またこの構成は、簡単な
工程で実現することができるので、歩留まりの向上とコ
スト削減が可能となる。
ハングした遮蔽膜を設けることで、容易にオフセット或
はＬＤＤ構造をドレイン電極側のみにセルフ・アライン
で形成することが可能となる。またこの構成は、簡単な
工程で実現することができるので、歩留まりの向上とコ
スト削減が可能となる。
【００２３】
〔実施例１〕図１〜図３に本発明より製造された薄膜ト
ランジスタの製造工程を表した断面図を示す。本実施例
は、ドレイン領域とチャネル形成領域との間にオフセッ
ト領域を形成する構成に関する。
ランジスタの製造工程を表した断面図を示す。本実施例
は、ドレイン領域とチャネル形成領域との間にオフセッ
ト領域を形成する構成に関する。
【００２４】まず、保護膜（図示せず）で被覆されたガ
ラス基板１０１上に例えばＬＰＣＶＤ法などでアモルフ
ァスシリコン１０２を成膜する。次に５００〜８５０℃
程度の温度でアモルファスシリコンを固相成長させ、結
晶化する。（図１（Ａ））
ラス基板１０１上に例えばＬＰＣＶＤ法などでアモルフ
ァスシリコン１０２を成膜する。次に５００〜８５０℃
程度の温度でアモルファスシリコンを固相成長させ、結
晶化する。（図１（Ａ））
【００２５】この固相成長の温度はガラス基板の耐熱性
に依存し、無アルカリガラスでは６００℃前後が限界温
度であるが、結晶性ガラスでは８５０℃以上の温度でも
使用可能である。また固相成長の代わりにレーザー光や
強光の照射による結晶化手段を利用してもよい。また成
膜と同時に結晶性を有する結晶性珪素膜を得る方法を採
用するのでもよい。
に依存し、無アルカリガラスでは６００℃前後が限界温
度であるが、結晶性ガラスでは８５０℃以上の温度でも
使用可能である。また固相成長の代わりにレーザー光や
強光の照射による結晶化手段を利用してもよい。また成
膜と同時に結晶性を有する結晶性珪素膜を得る方法を採
用するのでもよい。
【００２６】次にこの固相成長を行った結晶性シリコン
膜をパターニングして図１（Ｂ）に示すように活性層１
０３と１０４を形成する。さらに酸化シリコン膜１０５
を１０００Åの厚さにプラズマＣＶＤ法で成膜する。
（図１（Ｃ））
膜をパターニングして図１（Ｂ）に示すように活性層１
０３と１０４を形成する。さらに酸化シリコン膜１０５
を１０００Åの厚さにプラズマＣＶＤ法で成膜する。
（図１（Ｃ））
【００２７】そして後にゲイト電極となるｎ+ poly-Si
膜１０６を２５００Åの厚さにプラズマＣＶＤ法で成膜
する。（図１（Ｄ））
膜１０６を２５００Åの厚さにプラズマＣＶＤ法で成膜
する。（図１（Ｄ））
【００２８】この状態で遮蔽材として酸化シリコン膜
（Ｓi Ｏ2 膜）１０７を２０００Åの厚さに成膜する。
（図１（Ｅ））
（Ｓi Ｏ2 膜）１０７を２０００Åの厚さに成膜する。
（図１（Ｅ））
【００２９】次に図１（Ｆ）に示すように、レジストマ
スク１０８を用い、フォトリソグラフィーでゲイト電極
のパターニングを行う。図１（Ｆ）には、遮蔽材１０７
をフッ酸系のエッチング液でエッチング行った図であ
る。さらにドライエッチング法でｎ+ poly-Si 膜１０６
のエッチングを行う。この時、適当な時間、等法的にエ
ッチングを行うことで図１（Ｇ）に示すように、遮蔽材
１０７がオーバーハングした状態になる。またこの工程
でゲイト電極１０９と１１０とが形成される。
スク１０８を用い、フォトリソグラフィーでゲイト電極
のパターニングを行う。図１（Ｆ）には、遮蔽材１０７
をフッ酸系のエッチング液でエッチング行った図であ
る。さらにドライエッチング法でｎ+ poly-Si 膜１０６
のエッチングを行う。この時、適当な時間、等法的にエ
ッチングを行うことで図１（Ｇ）に示すように、遮蔽材
１０７がオーバーハングした状態になる。またこの工程
でゲイト電極１０９と１１０とが形成される。
【００３０】このオーバーハングの長さによりオフセッ
ト或はＬＤＤの長さを制御することが可能である。ま
た、オーバーハングの長さは、ｎ+ poly-Si 膜１０６の
エッチング条件によって制御することができる。本実施
例においては、オーバーハングの長さを５００ｎｍとし
た。従って、オフセットの長さは約５００ｎｍとなる。
この長さは必要とする長さに設定することができる。
ト或はＬＤＤの長さを制御することが可能である。ま
た、オーバーハングの長さは、ｎ+ poly-Si 膜１０６の
エッチング条件によって制御することができる。本実施
例においては、オーバーハングの長さを５００ｎｍとし
た。従って、オフセットの長さは約５００ｎｍとなる。
この長さは必要とする長さに設定することができる。
【００３１】次に図２（Ａ）に示すように、フォトリソ
グラフィーによりソース電極側のオーバーハングをエッ
チング除去する。図２においては、ゲイト電極１０９と
１１０の左側がドレイン領域となる。この状態でドレイ
ン領域とチャネル形成領域（ゲイト電極したに形成され
る）との間に遮蔽材１０７によってマスクされ領域が形
成される。
グラフィーによりソース電極側のオーバーハングをエッ
チング除去する。図２においては、ゲイト電極１０９と
１１０の左側がドレイン領域となる。この状態でドレイ
ン領域とチャネル形成領域（ゲイト電極したに形成され
る）との間に遮蔽材１０７によってマスクされ領域が形
成される。
【００３２】次に図２（Ｂ）に示すように、リンを１×
１０15atoms/cm2 のドーズ量でイオン注入する。この工
程において、遮蔽材１０７とゲイト電極１０９、１１０
とがマスクとなる部分には、イオン注入が行われず、そ
の他の領域にリンイオンが注入されることになる。
１０15atoms/cm2 のドーズ量でイオン注入する。この工
程において、遮蔽材１０７とゲイト電極１０９、１１０
とがマスクとなる部分には、イオン注入が行われず、そ
の他の領域にリンイオンが注入されることになる。
【００３３】さらに図２（Ｃ）に示すように、Ｐ型にし
たい部分以外をレジスト１１１で覆い、ボロンを５×１
０15atoms/cm2 のドーズ量でイオン注入する。
たい部分以外をレジスト１１１で覆い、ボロンを５×１
０15atoms/cm2 のドーズ量でイオン注入する。
【００３４】そしてレジスト１１１をアッシングで除去
することによって、図２（Ｄ）に示す状態を得る。さら
に５００℃×１２時間の活性化を行い、それぞれのＴＦ
Ｔのソース／ドレイン領域にドーピングされた不純物の
活性化を行う。
することによって、図２（Ｄ）に示す状態を得る。さら
に５００℃×１２時間の活性化を行い、それぞれのＴＦ
Ｔのソース／ドレイン領域にドーピングされた不純物の
活性化を行う。
【００３５】こうしてドレイン領域１１２、オフセット
領域１１３、チャネル形成領域１１４、ソース領域１１
５、ゲイト電極１０９を備えたＰチャネル型ＴＦＴ部分
と、ドレイン領域１１６、オフセット領域１１７、チャ
ネル形成領域１１８、ソース領域１１９、ゲイト電極１
１０を備えたＮチャネル型ＴＦＴ部分とを得ることがで
きる。また酸化シリコン膜１０５がゲイト絶縁膜とな
る。
領域１１３、チャネル形成領域１１４、ソース領域１１
５、ゲイト電極１０９を備えたＰチャネル型ＴＦＴ部分
と、ドレイン領域１１６、オフセット領域１１７、チャ
ネル形成領域１１８、ソース領域１１９、ゲイト電極１
１０を備えたＮチャネル型ＴＦＴ部分とを得ることがで
きる。また酸化シリコン膜１０５がゲイト絶縁膜とな
る。
【００３６】次に図２（Ｅ）に示すように、層間絶縁膜
としてリンガラス１２０を常圧ＣＶＤ法で成膜し、図３
（Ａ）に示すようにコンタクトホールを開孔する。さら
に図３（Ｂ）に示すように、電極としてアルミ膜１２１
をスパッタ法で成膜し、図３（Ｃ）に示すようにパター
ニングを行い、左側のＰチャネルＴＦＴと右側のＮチャ
ネルＴＦＴとを完成させる。
としてリンガラス１２０を常圧ＣＶＤ法で成膜し、図３
（Ａ）に示すようにコンタクトホールを開孔する。さら
に図３（Ｂ）に示すように、電極としてアルミ膜１２１
をスパッタ法で成膜し、図３（Ｃ）に示すようにパター
ニングを行い、左側のＰチャネルＴＦＴと右側のＮチャ
ネルＴＦＴとを完成させる。
【００３７】以上述べたＴＦＴの作製工程において、Ｐ
チャネルＴＦＴのオフセット領域１１３と、Ｐチャネル
型ＴＦＴのオフセット領域１１７とは、自己整合的（セ
ルフ・アライン）に形成することができる。しかもゲイ
ト電極のサイドエッチングを行う工程（図１（Ｇ）に示
す工程）における条件を適時設定することで、オフセッ
ト領域の長さを制御することができ、ＴＦＴの特性を容
易に制御することができる。また、再現性に優れている
ので、品質保持や歩留りにおいて極めて有用である。さ
らに簡単な工程で実現できるので、低コストでＴＦＴを
得ることができ、産業上極めて有用である。
チャネルＴＦＴのオフセット領域１１３と、Ｐチャネル
型ＴＦＴのオフセット領域１１７とは、自己整合的（セ
ルフ・アライン）に形成することができる。しかもゲイ
ト電極のサイドエッチングを行う工程（図１（Ｇ）に示
す工程）における条件を適時設定することで、オフセッ
ト領域の長さを制御することができ、ＴＦＴの特性を容
易に制御することができる。また、再現性に優れている
ので、品質保持や歩留りにおいて極めて有用である。さ
らに簡単な工程で実現できるので、低コストでＴＦＴを
得ることができ、産業上極めて有用である。
【００３８】本実施例において示したＴＦＴ（右側のＮ
チャネル型ＴＦＴ）の電気特性を図４（Ｂ）に示す。ま
た従来の構造を有するＴＦＴの電気特性とを図４（Ｂ）
に示す。図４（Ｂ）にその電気特性を示すＴＦＴは、図
１（Ｅ）に示す工程において、遮蔽材１０７を設けずに
作製を行ったものである。両者の違いは、オフセット領
域１１７があるか無いかの違いのみである。
チャネル型ＴＦＴ）の電気特性を図４（Ｂ）に示す。ま
た従来の構造を有するＴＦＴの電気特性とを図４（Ｂ）
に示す。図４（Ｂ）にその電気特性を示すＴＦＴは、図
１（Ｅ）に示す工程において、遮蔽材１０７を設けずに
作製を行ったものである。両者の違いは、オフセット領
域１１７があるか無いかの違いのみである。
【００３９】図４（Ａ）から明らかなように、従来のＴ
ＦＴにおいては、ＶＤの高い電圧領域における降伏が見
られる。一方、本実施例のＴＦＴは、図４（Ｂ）に示す
ようにそのような現象が見られない。この図４（Ｂ）に
示すような特性を有するＴＦＴは、アナログ回路に利用
する際においても、回路設計のし易いトランジスタ特性
であり、極めて好ましいものである。
ＦＴにおいては、ＶＤの高い電圧領域における降伏が見
られる。一方、本実施例のＴＦＴは、図４（Ｂ）に示す
ようにそのような現象が見られない。この図４（Ｂ）に
示すような特性を有するＴＦＴは、アナログ回路に利用
する際においても、回路設計のし易いトランジスタ特性
であり、極めて好ましいものである。
【００４０】〔実施例２〕実施例１においては、遮蔽材
１０７によって注入される不純物イオンが遮蔽されるこ
とを利用し、オフセット領域を形成した。本実施例は、
実施例１に示す作製工程において遮蔽材１０７を利用す
ることによって、遮蔽材でマスクされた領域にライトド
ープすることを利用した例を示す。
１０７によって注入される不純物イオンが遮蔽されるこ
とを利用し、オフセット領域を形成した。本実施例は、
実施例１に示す作製工程において遮蔽材１０７を利用す
ることによって、遮蔽材でマスクされた領域にライトド
ープすることを利用した例を示す。
【００４１】本実施例を実現するには、実施例１の図２
（Ｂ）に示す工程において、加速電圧を強めることによ
って、遮蔽材１０７でマスクされた領域（図２（Ｄ）の
１１３、１１７で示される領域）にリンイオンを１×１
０12atom／cm2 のドーズ量で注入し、ボロンイオンを５
×１０12atom／cm2 のドーズ量で注入すればよい。即
ち、遮蔽材１０７を注入イオンがある程度突き抜け、１
１３や１１７で示される領域にライトドープされるよう
にすればよい。
（Ｂ）に示す工程において、加速電圧を強めることによ
って、遮蔽材１０７でマスクされた領域（図２（Ｄ）の
１１３、１１７で示される領域）にリンイオンを１×１
０12atom／cm2 のドーズ量で注入し、ボロンイオンを５
×１０12atom／cm2 のドーズ量で注入すればよい。即
ち、遮蔽材１０７を注入イオンがある程度突き抜け、１
１３や１１７で示される領域にライトドープされるよう
にすればよい。
【００４２】本実施例は、ドーピングをする際に遮蔽材
１０７で注入されるイオンの一部を遮蔽させ、一部を通
過させることによって、露呈した領域（ソース／ドレイ
ン領域となる）に比較してライトドープされた領域を形
成することを特徴とする。
１０７で注入されるイオンの一部を遮蔽させ、一部を通
過させることによって、露呈した領域（ソース／ドレイ
ン領域となる）に比較してライトドープされた領域を形
成することを特徴とする。
【００４３】ドーピングの条件は、上記の条件に限定さ
れるものでなく、ライトドープドレイン領域に注入され
る不純物イオンが１×１０15〜１×１０18atoms ／cm3
となる範囲で適時決めることができる。これは必要とす
るＴＦＴの特性や用いる装置によって設定すればよい。
れるものでなく、ライトドープドレイン領域に注入され
る不純物イオンが１×１０15〜１×１０18atoms ／cm3
となる範囲で適時決めることができる。これは必要とす
るＴＦＴの特性や用いる装置によって設定すればよい。
【００４４】本実施例においては、イオン注入の条件を
制御することで、ＬＤＤ構造を実現するものであるが、
実施例１に示した条件において、遮蔽材１０７の膜厚を
薄くしても同様の効果を得ることができる。即ち、遮蔽
材１０７の膜厚を薄くすることで、注入されるイオンの
一部を透過させ、ライトドープ領域１１３または１１７
を形成することができる。
制御することで、ＬＤＤ構造を実現するものであるが、
実施例１に示した条件において、遮蔽材１０７の膜厚を
薄くしても同様の効果を得ることができる。即ち、遮蔽
材１０７の膜厚を薄くすることで、注入されるイオンの
一部を透過させ、ライトドープ領域１１３または１１７
を形成することができる。
【００４５】〔実施例３〕本実施例は、図２（Ｂ）に示
す工程の後に遮蔽材１０７を取り除き、さらにリンイオ
ンの注入を行なうことで、１１３および１１７で示され
る領域をライトドープ領域とするものである。なお本実
施例においては左右２つのＴＦＴはＮチャネル型ＴＦＴ
となるので図２（Ｃ）の工程は省略される。本実施例の
構成を採用することで、ＬＤＤ構造を有するＴＦＴを作
製することができる。
す工程の後に遮蔽材１０７を取り除き、さらにリンイオ
ンの注入を行なうことで、１１３および１１７で示され
る領域をライトドープ領域とするものである。なお本実
施例においては左右２つのＴＦＴはＮチャネル型ＴＦＴ
となるので図２（Ｃ）の工程は省略される。本実施例の
構成を採用することで、ＬＤＤ構造を有するＴＦＴを作
製することができる。
【００４６】〔実施例４〕本実施例は、図２（Ｂ）に示
す工程の後にさらに強い加速電圧によって、２回目のリ
ンイオンの注入を行ない、１１３および１１７で示され
る領域をライトドープ領域とするものである。加速電圧
を強くするのは、遮蔽材１０７を透過してイオンを１１
３、１１７で示される領域に注入するためである。本実
施例の構成を採用することで、ＬＤＤ構造を有するＴＦ
Ｔを作製することができる。
す工程の後にさらに強い加速電圧によって、２回目のリ
ンイオンの注入を行ない、１１３および１１７で示され
る領域をライトドープ領域とするものである。加速電圧
を強くするのは、遮蔽材１０７を透過してイオンを１１
３、１１７で示される領域に注入するためである。本実
施例の構成を採用することで、ＬＤＤ構造を有するＴＦ
Ｔを作製することができる。
【００４７】
【発明の効果】本発明により、オフセット構造或はＬＤ
Ｄ構造を有するＭＯＳトランジスタが大幅な工程に変更
なく、容易に製造可能とすることができる。
Ｄ構造を有するＭＯＳトランジスタが大幅な工程に変更
なく、容易に製造可能とすることができる。
【図１】 実施例の作製工程を示す。
【図２】 実施例の作製工程を示す。
【図３】 実施例の作製工程を示す。
【図４】 従来のＴＦＴと実施例で作製したＴＦＴとの
電気特性を示す。
電気特性を示す。
１０１・・・・ガラス基板 １０２・・・・アモルファスシリコン １０３・・・・活性層 １０４・・・・活性層 １０５・・・・酸化シリコン膜 １０６・・・・ｎ+ poly-Si 膜 １０７・・・・遮蔽材（酸化シリコン膜） １０８・・・・レジストマスク １０９・・・・ゲイト電極 １１０・・・・ゲイト電極 １１１・・・・レジストマスク １１２・・・・ドレイン領域 １１３・・・・オフセット領域 １１４・・・・チャネル形成領域 １１５・・・・ソース領域 １１６・・・・ドレイン領域 １１７・・・・オフセット領域 １１８・・・・チャネル形成領域 １１９・・・・ソース領域 １２０・・・・層間絶縁膜（リンガラス） １２１・・・・アルミ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−182983（ＪＰ，Ａ) 特開 平５−21454（ＪＰ，Ａ) 特開 平２−20060（ＪＰ，Ａ) 特開 昭63−240069（ＪＰ，Ａ) 特開 昭57−64973（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (5)
- 【請求項１】ソース領域、ドレイン領域および前記ドレ
イン領域側のみに設けられたオフセット領域とを有する
結晶性シリコン膜と、前記結晶性シリコン膜上のゲート
絶縁膜と、前記ゲート絶縁膜上のゲート電極とを有する
薄膜トランジスタの作製方法であって、 前記ゲート絶縁膜上に導電膜を成膜し、前記導電膜上に
マスクを形成し、前記マスクを用いて前記導電膜をエッ
チングし、その後前記マスク下の導電膜をサイドエッチ
ングして前記ゲート電極を形成し、 前記ソース領域となる結晶性シリコン膜上の前記マスク
を一部除去し、一部除去した前記マスクを用いて不純物
をドーピングして前記結晶性シリコン膜に前記ソース領
域、前記ドレイン領域および前記オフセット領域を形成
することを特徴とする薄膜トランジスタの作製方法。 - 【請求項２】ソース領域、ドレイン領域および前記ドレ
イン領域側のみに設けられたＬＤＤ領域とを有する結晶
性シリコン膜と、前記結晶性シリコン膜上のゲート絶縁
膜と、前記ゲート絶縁膜上のゲート電極とを有する薄膜
トランジスタの作製方法であって、 前記ゲート絶縁膜上に導電膜を成膜し、前記導電膜上に
マスクを形成し、前記マスクを用いて前記導電膜をエッ
チングし、その後前記マスク下の導電膜をサイドエッチ
ングして前記ゲート電極を形成し、 前記ソース領域となる結晶性シリコン膜の上の前記マス
クを一部除去し、一部除去した前記マスクを用いて不純
物をドーピングして前記結晶性シリコン膜に前記ソース
領域、前記ドレイン領域および前記ＬＤＤ領域を形成す
ることを特徴とする薄膜トランジスタの作製方法。 - 【請求項３】ソース領域、ドレイン領域および前記ドレ
イン領域側のみに設けられたＬＤＤ領域とを有する結晶
性シリコン膜と、前記結晶性シリコン膜上のゲート絶縁
膜と、前記ゲート絶縁膜上のゲート電極とを有する薄膜
トランジスタの作製方法であ って、 前記ゲート絶縁膜上に導電膜を成膜し、前記導電膜上に
マスクを形成し、前記マスクを用いて前記導電膜をエッ
チングし、その後前記マスク下の導電膜をサイドエッチ
ングして前記ゲート電極を形成し、 前記ソース領域となる結晶性シリコン膜上の前記マスク
を一部除去し、一部除去した前記マスクを用いて第１の
不純物をドーピングし、第２の不純物をドーピングして
前記結晶性シリコン膜に前記ソース領域、前記ドレイン
領域および前記ＬＤＤ領域を形成することを特徴とする
薄膜トランジスタの作製方法。 - 【請求項４】ソース領域、ドレイン領域および前記ドレ
イン領域側のみに設けられたＬＤＤ領域とを有する結晶
性シリコン膜と、前記結晶性シリコン膜上のゲート絶縁
膜と、前記ゲート絶縁膜上のゲート電極とを有する薄膜
トランジスタの作製方法であって、 前記ゲート絶縁膜上に導電膜を成膜し、前記導電膜上に
マスクを形成し、前記マスクを用いて前記導電膜をエッ
チングし、その後前記マスク下の導電膜をサイドエッチ
ングして前記ゲート電極を形成し、 前記ソース領域となる結晶性シリコン膜上の前記マスク
を一部除去し、一部除去した前記マスクを用いて第１の
不純物をドーピングし、前記マスクを全て除去し、第２
の不純物をドーピングして前記結晶性シリコン膜に前記
ソース領域、前記ドレイン領域および前記ＬＤＤ領域を
形成することを特徴とする薄膜トランジスタの作製方
法。 - 【請求項５】請求項１から請求項４のいずれか一項にお
いて、前記不純物は、ボロンまたはリンであることを特
徴とする薄膜トランジスタの作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03795994A JP3325996B2 (ja) | 1994-02-10 | 1994-02-10 | 半導体装置作製方法 |
| US08/385,822 US5604139A (en) | 1994-02-10 | 1995-02-09 | Method for manufacturing a semiconductor device |
| US08/683,096 US5741718A (en) | 1994-02-10 | 1996-07-16 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03795994A JP3325996B2 (ja) | 1994-02-10 | 1994-02-10 | 半導体装置作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226518A JPH07226518A (ja) | 1995-08-22 |
| JP3325996B2 true JP3325996B2 (ja) | 2002-09-17 |
Family
ID=12512104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03795994A Expired - Fee Related JP3325996B2 (ja) | 1994-02-10 | 1994-02-10 | 半導体装置作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325996B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000037527A (ko) * | 1998-12-01 | 2000-07-05 | 김순택 | 박막트랜지스터의 제조방법 |
| US6773944B2 (en) | 2001-11-07 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US9105652B2 (en) | 2011-05-24 | 2015-08-11 | Sharp Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP6851166B2 (ja) * | 2015-10-12 | 2021-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764973A (en) * | 1980-10-09 | 1982-04-20 | Nec Corp | Manufacture os semiconductor device |
| JPS63240069A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
| JPH0220060A (ja) * | 1988-07-08 | 1990-01-23 | Sony Corp | 相補型薄膜電界効果トランジスタ |
| JPH0521454A (ja) * | 1991-07-11 | 1993-01-29 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH05182983A (ja) * | 1991-12-27 | 1993-07-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
-
1994
- 1994-02-10 JP JP03795994A patent/JP3325996B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07226518A (ja) | 1995-08-22 |
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|---|---|---|---|
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