JPS63240069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63240069A JPS63240069A JP7532487A JP7532487A JPS63240069A JP S63240069 A JPS63240069 A JP S63240069A JP 7532487 A JP7532487 A JP 7532487A JP 7532487 A JP7532487 A JP 7532487A JP S63240069 A JPS63240069 A JP S63240069A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims 1
- 238000001312 dry etching Methods 0.000 abstract description 11
- 230000000694 effects Effects 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 3
- 230000002411 adverse Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に■Ｓ型トラ
ンジスタの拡散層形成方法に関する。
ンジスタの拡散層形成方法に関する。
従来、ＬＤＤ（Ｌｉｇｂｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を有するＭＯ８型トランジスタは例えば第３図
（１）〜（Ｃ）に示す方法で形成さｎてぃｔｏまずＷ、
３図（ａｌに示すように、Ｐ型半導体基板１０上にシリ
コン酸化膜２を形成する。次でシリコン酸化膜２上に多
結晶シリコン成長し、パターニングを行ない、ゲート電
極３Ａｔ−形成する。その後、リンｔ−ｋ ｅ Ｖ ＃
Ｉ Ｘ １０ ” ’ ｃ ｎｌ−２（’） 条件テ
ィオン注人を行ない半導体基板上にＮ’）！拡散層７を
形成するＯ 次に第３図（ｂｌに示すように、全面に気相成長法によ
シ酸化膜８を堆積する。
ｎ）構造を有するＭＯ８型トランジスタは例えば第３図
（１）〜（Ｃ）に示す方法で形成さｎてぃｔｏまずＷ、
３図（ａｌに示すように、Ｐ型半導体基板１０上にシリ
コン酸化膜２を形成する。次でシリコン酸化膜２上に多
結晶シリコン成長し、パターニングを行ない、ゲート電
極３Ａｔ−形成する。その後、リンｔ−ｋ ｅ Ｖ ＃
Ｉ Ｘ １０ ” ’ ｃ ｎｌ−２（’） 条件テ
ィオン注人を行ない半導体基板上にＮ’）！拡散層７を
形成するＯ 次に第３図（ｂｌに示すように、全面に気相成長法によ
シ酸化膜８を堆積する。
次に第３図（Ｃ１に示すように酸化膜８を異方性ドライ
エツチング法によタエッラングし、ゲート電極３への側
面に側壁ｇＡｔ−残す。
エツチング法によタエッラングし、ゲート電極３への側
面に側壁ｇＡｔ−残す。
続いてこの側９８Ａｆｔイオン注入のマスクとして利用
し高濃度のＮ型不純物をイオン注入法により、半導体基
板ｌへ導入しＮ＋型型数散層６形成する。Ｎ型不純物と
しては、九とえは、ヒ素を用い、７０ｋｅＶ、ｌＸｌ０
Ｃｍ の条件でイオン注入を行う。
し高濃度のＮ型不純物をイオン注入法により、半導体基
板ｌへ導入しＮ＋型型数散層６形成する。Ｎ型不純物と
しては、九とえは、ヒ素を用い、７０ｋｅＶ、ｌＸｌ０
Ｃｍ の条件でイオン注入を行う。
上述し７？：従来のＬＤＤ構造を有するＭＯ８型トラン
ジスタの製造方法は、ゲートを極３Ａの側面に側壁８Ａ
を残すために、異方性ドライエツチング法によりエッチ
バックを行っている。このときドライエツチングの損傷
によシ、半導体基板中およびゲート電極中に結晶欠陥が
形成されたシ、またエツチングのガス粒子が半導体基板
あるいはゲート電極へ侵入するという欠点がめる。
ジスタの製造方法は、ゲートを極３Ａの側面に側壁８Ａ
を残すために、異方性ドライエツチング法によりエッチ
バックを行っている。このときドライエツチングの損傷
によシ、半導体基板中およびゲート電極中に結晶欠陥が
形成されたシ、またエツチングのガス粒子が半導体基板
あるいはゲート電極へ侵入するという欠点がめる。
この九め、ソース・ドレインとなる拡散；Ａを形成した
場合、デバイス特性、特に拡散層の接合特性の劣化を引
き起し半導体装置の信ｊ煩性を低下させるという問題が
ある。
場合、デバイス特性、特に拡散層の接合特性の劣化を引
き起し半導体装置の信ｊ煩性を低下させるという問題が
ある。
本発明の目的は拡散層の接合特性の劣化がなく、信頼性
の向上した半導体装置の製造方法を提供することにある
。
の向上した半導体装置の製造方法を提供することにある
。
〔間１点金解決するための手段〕
本発明の半導体装置の製造方法は、一導電型半導体基板
表面に形成さｎた絶縁膜上に導電ノーと金属層とを順次
形成する工程と、前記金属層を異方性エツチング法によ
シバターニングしマスク全形成する工程と、前記金属層
のマスクを用い前記導電層を幡方性工ヴラング法により
エツチングしゲート電極を形成する工程と、前記金属層
のマスク及びゲート電極と全マスクとして逆４電型不純
物をイオン注入し前記半導体基板に逆導電型の第１の拡
散層を形成する工程と、前記金属層のマスクを除去し念
のち前記ゲート′：Ｊｉ極をマスクとして逆導電型不純
物をイオン注入法ジ ４を型の第２の拡散層を形成する工程とを含んで構成さ
れる。そして特に導電層は多結晶シリコン層１７？１．
は高融点金属クリサイド層または多結晶クリコン層と高
融点金属シリブイド層の積層体からなるものである。
表面に形成さｎた絶縁膜上に導電ノーと金属層とを順次
形成する工程と、前記金属層を異方性エツチング法によ
シバターニングしマスク全形成する工程と、前記金属層
のマスクを用い前記導電層を幡方性工ヴラング法により
エツチングしゲート電極を形成する工程と、前記金属層
のマスク及びゲート電極と全マスクとして逆４電型不純
物をイオン注入し前記半導体基板に逆導電型の第１の拡
散層を形成する工程と、前記金属層のマスクを除去し念
のち前記ゲート′：Ｊｉ極をマスクとして逆導電型不純
物をイオン注入法ジ ４を型の第２の拡散層を形成する工程とを含んで構成さ
れる。そして特に導電層は多結晶シリコン層１７？１．
は高融点金属クリサイド層または多結晶クリコン層と高
融点金属シリブイド層の積層体からなるものである。
次に本発明について図面を参照して説明する。
第１１瑠（ａｌ〜（ｄ）は本発明の第４の実施例を説明
する友めの工程順に示し゛た半導体チップの断面図であ
る。
する友めの工程順に示し゛た半導体チップの断面図であ
る。
まず第１図（ａ）に示すように、Ｐ型シリコン基板ｌ上
にゲート酸化膜となるシリコン酸化膜ｚｔｚｏ。
にゲート酸化膜となるシリコン酸化膜ｚｔｚｏ。
Ａの厚さに形成する。次でその上に多結晶シリコン３′
ｔ″４０００Ａ堆積し、さらにチタン層４ ｔ−４００
ＯＡ堆積する。
ｔ″４０００Ａ堆積し、さらにチタン層４ ｔ−４００
ＯＡ堆積する。
次に第１図（ｂ）に示すように、フォトレジスト５を塗
布した後、パターニングする。次でバターニングしたフ
ォトレジスト５ｔ−マスクとしてチタン層４ｆｅ異方性
ドライエツチング法によシ、エツチングしマスク４Ａを
形成する。ひき続き、多結晶シリコン３ｔ−等方性ドラ
イエツチング法によりエツチングしサイドエツチングさ
ｎたゲート電極３Ａを形成する。
布した後、パターニングする。次でバターニングしたフ
ォトレジスト５ｔ−マスクとしてチタン層４ｆｅ異方性
ドライエツチング法によシ、エツチングしマスク４Ａを
形成する。ひき続き、多結晶シリコン３ｔ−等方性ドラ
イエツチング法によりエツチングしサイドエツチングさ
ｎたゲート電極３Ａを形成する。
次に第１図（Ｃ１に示すように、フォトレジスト５を除
去しｔ鎌、マスク４Ａ及びゲート電極３人をマスクとし
て７０ｋｅｖ、ドーズ量ｌＸｌ０”ｃｍ ”の条件でヒ
素をイオン注入し、Ｎ艷型拡散層６を形成する＠ 次に第１図（ｄ）に示すように、チタン層からなるマス
ク４Ａｉ過酸化水素水とアンモニア水との混合液で除去
する。次でゲート電極３Ａｔ−マスクドして７０ｓｃｅ
ｖ、ドーズ量５Ｘ１０ ｃｍ の条件でリンのイオ
ン注入を行い、Ｎ型拡散ノー７を形成し、ＬＤＤ構造の
ソース・ドレインを完成させる。
去しｔ鎌、マスク４Ａ及びゲート電極３人をマスクとし
て７０ｋｅｖ、ドーズ量ｌＸｌ０”ｃｍ ”の条件でヒ
素をイオン注入し、Ｎ艷型拡散層６を形成する＠ 次に第１図（ｄ）に示すように、チタン層からなるマス
ク４Ａｉ過酸化水素水とアンモニア水との混合液で除去
する。次でゲート電極３Ａｔ−マスクドして７０ｓｃｅ
ｖ、ドーズ量５Ｘ１０ ｃｍ の条件でリンのイオ
ン注入を行い、Ｎ型拡散ノー７を形成し、ＬＤＤ構造の
ソース・ドレインを完成させる。
このように本第１の実施例によれば、従来の半導体装置
の製造方法のように絶縁膜からなるＯＩ壁を形成する工
程がないので、ドライエツチングによる半導体基板及Ｊ
Ｌ′ゲート電極での結晶欠陥の形成や、ドライエツチン
グガスによる悪影響はなくなるＯ 第２図（ａ）〜（Ｃ１は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
の製造方法のように絶縁膜からなるＯＩ壁を形成する工
程がないので、ドライエツチングによる半導体基板及Ｊ
Ｌ′ゲート電極での結晶欠陥の形成や、ドライエツチン
グガスによる悪影響はなくなるＯ 第２図（ａ）〜（Ｃ１は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
まず第２図（ａ）に示すように、Ｐ型シリコン基板ｌ上
にシリコン酸化膜２を形成する。次にタングステンシリ
サイド層１０ｔ４０００Ａ堆積させ、その上にモリブデ
ン層１１ｅ４０００＾堆積させる。
にシリコン酸化膜２を形成する。次にタングステンシリ
サイド層１０ｔ４０００Ａ堆積させ、その上にモリブデ
ン層１１ｅ４０００＾堆積させる。
次に第２図［ｂ）に示すように、パターニングされたフ
ォトレジスト５ｔ−マスクとしてモリブデン層１１を異
方性ドライエッチング法によりエッチングしマスク１Ｉ
Ａｔ−形成する。ひ＠続き、タングステンシリサイド層
１０を等方性ドライエツチング法によりエツチングし、
サイドエツチングされたゲート電極１０Ａｔ−形成する
。
ォトレジスト５ｔ−マスクとしてモリブデン層１１を異
方性ドライエッチング法によりエッチングしマスク１Ｉ
Ａｔ−形成する。ひ＠続き、タングステンシリサイド層
１０を等方性ドライエツチング法によりエツチングし、
サイドエツチングされたゲート電極１０Ａｔ−形成する
。
次に７オトレジスト５を除去し友後、マスクＩＩＡ及び
ゲート電極１０Ａとをマスクとして７０ｋｅＶ。
ゲート電極１０Ａとをマスクとして７０ｋｅＶ。
ドーズ量ｌＸ１０”ｃｍ ” の条件でヒ素をイオン
注入し、Ｎ４″型拡散ノｓ１６ ｔ−形成する。
注入し、Ｎ４″型拡散ノｓ１６ ｔ−形成する。
次に第２図（Ｃ）に示すようにモリブデンからなるマス
ク１ＩＡｅ過酸化水素水とアンモニア水との混合液で除
去する。
ク１ＩＡｅ過酸化水素水とアンモニア水との混合液で除
去する。
次でゲート′磁極１０Ａｔ−ｆｆスクとして７ＱｋｅＶ
。
。
ドーズ量５ＸＩＯ１３ｃｍ−２の条件でリンのイオン注
入を行いＮｕ拡散層７ｔ−形成し、ＬＤＤ構造のソース
・ドレインを完成させる。
入を行いＮｕ拡散層７ｔ−形成し、ＬＤＤ構造のソース
・ドレインを完成させる。
この第２の実施例に＆いても絶縁膜からなる側壁を形成
する工程がないので、第１の実施例の場合と同様の効果
がある。更に第２の実施例ではゲート電極にタングステ
ンシリサイドを用いているため、抵抗が小さくなり、半
導体装置の高速化が図れる利点がある。
する工程がないので、第１の実施例の場合と同様の効果
がある。更に第２の実施例ではゲート電極にタングステ
ンシリサイドを用いているため、抵抗が小さくなり、半
導体装置の高速化が図れる利点がある。
以上説明しｔように本発明によｎは、ゲート電極の上に
ゲート電極の幅よシ広い金属層金もうけ、この金ＦＡｊ
ａｋイオン注入用のマスクとして用いることによシ、半
導体基板にドライエツチングによる損傷を与えることな
く％ＬＤＤ構造を有する■摺型トランジスタの拡ｉ＆Ｍ
ｔ形成できる効果がある。
ゲート電極の幅よシ広い金属層金もうけ、この金ＦＡｊ
ａｋイオン注入用のマスクとして用いることによシ、半
導体基板にドライエツチングによる損傷を与えることな
く％ＬＤＤ構造を有する■摺型トランジスタの拡ｉ＆Ｍ
ｔ形成できる効果がある。
従って拡散層の接合特性の劣化がなくなるため、信頼性
の向上しｔ半導体装置が得られる。
の向上しｔ半導体装置が得られる。
第１図（ａ） 〜（ｄ）及び第２図（ａｌ 〜（Ｃ）ｕ
本発明の第１及び第２の実施例を説明する九めの工程順
に示した半導体チップの断面図、第３図（ａｌ〜（Ｃ）
は従来の半導体装置の喪造方法を説明する九めの工程順
に示した半導体チップの断面図でるる。 １・・・・・・Ｐｆｉシリコン基板、２・・・・・・シ
リコン酸化膜、３・・・・・・多結晶シリコン層、３Ａ
・・・・・・ゲート電極、４・・・・・・チタン層、４
Ａ・・・・・・マスク、５・・・・・・フォトレジスト
、６・・・・・・Ｎ＋型型数散層７・・・・・・Ｎ型拡
敢層、８・・・・・・酸化膜、８Ａ・・・・・・側壁、
１０・・・・・・タングステンシリサイドｆａ％ＩＯＡ
・・・・・・ゲート電極、１１・・・・・・モリブデン
層、ＩＩＡ・・・・・・マスク。 代理人 弁理士 内 原 晋 ”：゛・第１図 第３図
本発明の第１及び第２の実施例を説明する九めの工程順
に示した半導体チップの断面図、第３図（ａｌ〜（Ｃ）
は従来の半導体装置の喪造方法を説明する九めの工程順
に示した半導体チップの断面図でるる。 １・・・・・・Ｐｆｉシリコン基板、２・・・・・・シ
リコン酸化膜、３・・・・・・多結晶シリコン層、３Ａ
・・・・・・ゲート電極、４・・・・・・チタン層、４
Ａ・・・・・・マスク、５・・・・・・フォトレジスト
、６・・・・・・Ｎ＋型型数散層７・・・・・・Ｎ型拡
敢層、８・・・・・・酸化膜、８Ａ・・・・・・側壁、
１０・・・・・・タングステンシリサイドｆａ％ＩＯＡ
・・・・・・ゲート電極、１１・・・・・・モリブデン
層、ＩＩＡ・・・・・・マスク。 代理人 弁理士 内 原 晋 ”：゛・第１図 第３図
Claims (1)
- （１）一導電型半導体基板表面に形成された絶縁膜上に
導電層と金属層とを順次形成する工程と、前記金属層を
異方性エッチング法によりパターニングしマスクを形成
する工程と、前記金属層のマスクを用い前記導電層を等
方性エッチング法によりエッチングしゲート電極を形成
する工程と、前記金属層のマスク及びゲート電極とをマ
スクとして逆導電型不純物をイオン注入し、前記半導体
基板に逆導電型の第１の拡散層を形成する工程と、前記
金属層のマスクを除去したのち前記ゲート電極をマスク
として逆導電型不純物をイオン注入し前記半導体基板に
逆導電型の第２の拡散層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7532487A JPS63240069A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7532487A JPS63240069A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240069A true JPS63240069A (ja) | 1988-10-05 |
Family
ID=13572971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7532487A Pending JPS63240069A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226518A (ja) * | 1994-02-10 | 1995-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111367A (ja) * | 1982-12-16 | 1984-06-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60134472A (ja) * | 1983-12-22 | 1985-07-17 | Seiko Epson Corp | 半導体装置製造方法 |
| JPS60134723A (ja) * | 1983-12-23 | 1985-07-18 | 株式会社東芝 | 保護継電装置 |
-
1987
- 1987-03-27 JP JP7532487A patent/JPS63240069A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111367A (ja) * | 1982-12-16 | 1984-06-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60134472A (ja) * | 1983-12-22 | 1985-07-17 | Seiko Epson Corp | 半導体装置製造方法 |
| JPS60134723A (ja) * | 1983-12-23 | 1985-07-18 | 株式会社東芝 | 保護継電装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226518A (ja) * | 1994-02-10 | 1995-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
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