JP2000349092A - 選択的エピタキシャル成長により形成したトレンチ壁を備えたトレンチゲート装置及びその形成方法 - Google Patents
選択的エピタキシャル成長により形成したトレンチ壁を備えたトレンチゲート装置及びその形成方法Info
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】側壁の平滑性を向上することにより、効率及び
パワーハンドリング性を向上させたトレンチゲートパワ
ー装置を提供すること。 【解決手段】トレンチゲートパワー装置は、基板と、そ
の上に設けられたエピタキシャル層と、ソース領域とボ
ディ領域とを含むウエル領域と、トレンチゲートと、ド
レイン領域とを含んでなる。選択的に成長させたエピタ
キシャル材料を含んでなる側壁を備えたゲートトレンチ
をさらに含んでなる。ゲートトレンチの高さ及び幅寸法
に実質的に相当する厚さ及び幅寸法を有する誘電体層
を、基板の上層上に形成する。エピタキシャル材料から
なる層を、基板の上層上及び誘電体層上に成長させ、前
記エピタキシャル材料を平坦化して前記誘電体層の上面
と実質的に同一平面とする。その後、前記誘電体層を除
去して、選択的に成長させたエピタキシャル材料を含ん
でなるゲートトレンチ側壁を形成する。
パワーハンドリング性を向上させたトレンチゲートパワ
ー装置を提供すること。 【解決手段】トレンチゲートパワー装置は、基板と、そ
の上に設けられたエピタキシャル層と、ソース領域とボ
ディ領域とを含むウエル領域と、トレンチゲートと、ド
レイン領域とを含んでなる。選択的に成長させたエピタ
キシャル材料を含んでなる側壁を備えたゲートトレンチ
をさらに含んでなる。ゲートトレンチの高さ及び幅寸法
に実質的に相当する厚さ及び幅寸法を有する誘電体層
を、基板の上層上に形成する。エピタキシャル材料から
なる層を、基板の上層上及び誘電体層上に成長させ、前
記エピタキシャル材料を平坦化して前記誘電体層の上面
と実質的に同一平面とする。その後、前記誘電体層を除
去して、選択的に成長させたエピタキシャル材料を含ん
でなるゲートトレンチ側壁を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に選択的エピタキシャル成長により形成したトレ
ンチ壁を備えたトレンチゲート装置及び前記装置の製造
方法に関する。
し、特に選択的エピタキシャル成長により形成したトレ
ンチ壁を備えたトレンチゲート装置及び前記装置の製造
方法に関する。
【０００２】
【従来の技術】トレンチゲート構造を有するＭＯＳトラ
ンジスタには、高電流、低電圧切替用途に用いられるプ
レーナトランジスタに対して顕著な利点がある。ＤＭＯ
Ｓトレンチゲートは、典型的にはソースからドレインに
延び、各々熱成長二酸化シリコンからなる層をライニン
グした側壁とフロアとを備えたトレンチを含む。ライニ
ングを施したトレンチには、ドープトポリシリコンが充
填されている。トレンチゲートの構造上、収斂電流が少
なくなり、その結果、比オン抵抗が低くなる。さらに、
トレンチゲートにより、トランジスタのボディを介して
ソースの底からトレンチの垂直側壁に沿って下のドレイ
ンに延びているＭＯＳチャネルにおけるセルピッチを減
少できる。チャネル密度を増加させると、チャネルのオ
ン抵抗への影響が減少する。トレンチＤＭＯＳトランジ
スタの構造及び性能は、Ｂｕｌｕｃｅａ及びＲｏｓｓｅ
ｎ、「Ｔｒｅｎｃｈ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｃｕｒｒ
ｅｎｔ （１００Ａ Ｒａｎｇｅ） Ｓｗｉｔｃｈｉｎ
ｇ（高電流（１００Ａレンジ）切替用トレンチＤＭＯＳ
トランジスタ技術）」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌ
ｅｃｔｒｏｎｉｃｓ、第３４巻、Ｎｏ．５，第４９３〜
５０７頁（１９９１）で検討されている。
ンジスタには、高電流、低電圧切替用途に用いられるプ
レーナトランジスタに対して顕著な利点がある。ＤＭＯ
Ｓトレンチゲートは、典型的にはソースからドレインに
延び、各々熱成長二酸化シリコンからなる層をライニン
グした側壁とフロアとを備えたトレンチを含む。ライニ
ングを施したトレンチには、ドープトポリシリコンが充
填されている。トレンチゲートの構造上、収斂電流が少
なくなり、その結果、比オン抵抗が低くなる。さらに、
トレンチゲートにより、トランジスタのボディを介して
ソースの底からトレンチの垂直側壁に沿って下のドレイ
ンに延びているＭＯＳチャネルにおけるセルピッチを減
少できる。チャネル密度を増加させると、チャネルのオ
ン抵抗への影響が減少する。トレンチＤＭＯＳトランジ
スタの構造及び性能は、Ｂｕｌｕｃｅａ及びＲｏｓｓｅ
ｎ、「Ｔｒｅｎｃｈ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｃｕｒｒ
ｅｎｔ （１００Ａ Ｒａｎｇｅ） Ｓｗｉｔｃｈｉｎ
ｇ（高電流（１００Ａレンジ）切替用トレンチＤＭＯＳ
トランジスタ技術）」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌ
ｅｃｔｒｏｎｉｃｓ、第３４巻、Ｎｏ．５，第４９３〜
５０７頁（１９９１）で検討されている。
【０００３】ＤＭＯＳパワー装置の有用性に加えて、ト
レンチゲートは、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）及び他
のトレンチゲート装置にも有利に用いられている。典型
的な半導体装置は、ＭＯＳＦＥＴ構造を、現在工業界で
使用されている種々のセルラー又はストライプ状レイア
ウトで配置して含んでいる。
レンチゲートは、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）及び他
のトレンチゲート装置にも有利に用いられている。典型
的な半導体装置は、ＭＯＳＦＥＴ構造を、現在工業界で
使用されている種々のセルラー又はストライプ状レイア
ウトで配置して含んでいる。
【０００４】ＭＯＳＦＥＴのトレンチゲートは、トレン
チを基板にプラズマエッチングして形成し、トレンチに
誘電体材料をライニングしてから導電材料で実質的に充
填することにより形成される。装置寸法の減少が必要と
されるにつれて、装置のしきい値電圧と信頼性への影響
の面からエッチング形成したトレンチの側壁の表面粗さ
の重要性が増す。
チを基板にプラズマエッチングして形成し、トレンチに
誘電体材料をライニングしてから導電材料で実質的に充
填することにより形成される。装置寸法の減少が必要と
されるにつれて、装置のしきい値電圧と信頼性への影響
の面からエッチング形成したトレンチの側壁の表面粗さ
の重要性が増す。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、側壁の平滑性を向上することにより、効率及び
パワーハンドリング性を向上させたトレンチゲートパワ
ー装置を提供することである。
目的は、側壁の平滑性を向上することにより、効率及び
パワーハンドリング性を向上させたトレンチゲートパワ
ー装置を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、基板
と、前記基板の上層上に設けられたエピタキシャル成長
させた材料からなる層と、ソース領域とボディ領域を含
むウエル領域と、トレンチゲートと、ドレイン領域とを
含んでなるトレンチゲートパワー装置であって、選択的
に成長させたエピタキシャル材料を含んでなる側壁を有
するゲートトレンチをさらに含んでなることを特徴とす
る、トレンチゲートパワー装置が提供される。本発明
は、基板と、前記基板の上層に設けられたエピタキシャ
ル層と、ソース領域とボディ領域を含むウエル領域と、
トレンチゲートと、ドレイン領域とを含んでなり、選択
的に成長させたエピタキシャル材料を含んでなる側壁を
有するゲートトレンチをさらに含んでなる、トレンチゲ
ートパワー装置に関する。
と、前記基板の上層上に設けられたエピタキシャル成長
させた材料からなる層と、ソース領域とボディ領域を含
むウエル領域と、トレンチゲートと、ドレイン領域とを
含んでなるトレンチゲートパワー装置であって、選択的
に成長させたエピタキシャル材料を含んでなる側壁を有
するゲートトレンチをさらに含んでなることを特徴とす
る、トレンチゲートパワー装置が提供される。本発明
は、基板と、前記基板の上層に設けられたエピタキシャ
ル層と、ソース領域とボディ領域を含むウエル領域と、
トレンチゲートと、ドレイン領域とを含んでなり、選択
的に成長させたエピタキシャル材料を含んでなる側壁を
有するゲートトレンチをさらに含んでなる、トレンチゲ
ートパワー装置に関する。
【０００７】また、本発明によれば、基板の上層上に、
上表面を有し且つゲートトレンチの高さ及び幅寸法に実
質的に相当する厚さ及び幅寸法を有する誘電体層を形成
する工程を含んでなる、トレンチゲートパワー装置の形
成方法であって、前記基板の上層及び前記誘電体層上に
エピタキシャル材料からなる層を成長させ、前記エピタ
キシャル材料を平坦化して前記誘電体層の上面と実質的
に同一平面とし、前記誘電体層を除去して選択的に成長
させたエピタキシャル材料を含んでなるゲートトレンチ
側壁を形成し、前記ゲートトレンチに誘電体材料をライ
ニングし、前記ライニングを施したトレンチに導電材料
を実質的に充填してトレンチゲートを形成し、前記平坦
化エピタキシャル材料にウエル領域とボディ領域とソー
ス領域とを形成することを特徴とする、方法が提供され
る。本発明のトレンチゲートパワー装置の形成方法によ
れば、基板の上層上に、上表面を有し且つゲートトレン
チの高さ及び幅寸法に実質的に相当する厚さ及び幅寸法
を有する誘電体層を形成する。前記基板の上層及び前記
誘電体層上にエピタキシャル材料からなる層を成長さ
せ、前記エピタキシャル材料を平坦化して前記誘電体層
の上面と実質的に同一平面とする。その後、前記誘電体
層を除去して選択的に成長させたエピタキシャル材料を
含んでなるゲートトレンチ側壁を形成する。本発明の方
法は、前記トレンチに誘電体材料をライニングし、前記
ライニングを施したトレンチに導電材料を実質的に充填
してトレンチゲートを形成し、前記平坦化エピタキシャ
ル材料にウエル領域とボディ領域とソース領域とを形成
することをさらに含んでなる。
上表面を有し且つゲートトレンチの高さ及び幅寸法に実
質的に相当する厚さ及び幅寸法を有する誘電体層を形成
する工程を含んでなる、トレンチゲートパワー装置の形
成方法であって、前記基板の上層及び前記誘電体層上に
エピタキシャル材料からなる層を成長させ、前記エピタ
キシャル材料を平坦化して前記誘電体層の上面と実質的
に同一平面とし、前記誘電体層を除去して選択的に成長
させたエピタキシャル材料を含んでなるゲートトレンチ
側壁を形成し、前記ゲートトレンチに誘電体材料をライ
ニングし、前記ライニングを施したトレンチに導電材料
を実質的に充填してトレンチゲートを形成し、前記平坦
化エピタキシャル材料にウエル領域とボディ領域とソー
ス領域とを形成することを特徴とする、方法が提供され
る。本発明のトレンチゲートパワー装置の形成方法によ
れば、基板の上層上に、上表面を有し且つゲートトレン
チの高さ及び幅寸法に実質的に相当する厚さ及び幅寸法
を有する誘電体層を形成する。前記基板の上層及び前記
誘電体層上にエピタキシャル材料からなる層を成長さ
せ、前記エピタキシャル材料を平坦化して前記誘電体層
の上面と実質的に同一平面とする。その後、前記誘電体
層を除去して選択的に成長させたエピタキシャル材料を
含んでなるゲートトレンチ側壁を形成する。本発明の方
法は、前記トレンチに誘電体材料をライニングし、前記
ライニングを施したトレンチに導電材料を実質的に充填
してトレンチゲートを形成し、前記平坦化エピタキシャ
ル材料にウエル領域とボディ領域とソース領域とを形成
することをさらに含んでなる。
【０００８】
【発明の実施の形態】以下、本発明を、添付図面を例と
して参照しながら説明する。
して参照しながら説明する。
【０００９】図１〜図６は、Ｎドープト単結晶シリコン
であることができる半導体基板１０１上に本発明のトレ
ンチゲート装置１００を形成する方法を示した概略図で
ある。基板１０１は、上層１０１ａを有する。この上層
１０１ａは、基板１０１自体の一部分でもよく、又は好
ましくは、破壊電圧に耐えるに十分な厚さのＮ型又はＰ
型のエピタキシャル層であってもよい。誘電材料からな
る層を、基板上層１０１ａ上に成長又は堆積させ、マス
クし、エッチングして図１に示すような厚さ及び幅寸法
がそれぞれ１０２ｔ及び１０２ｗである誘電体層１０２
を形成する。典型的には、複数の誘電体層１０２を、基
板１０１の表面に形成する。Ｐ型として示されているエ
ピタキシャル材料からなる層１０３を、図２に示すよう
に、層１０１ａ及び層１０２上に成長させる。図面に示
した基板１０１、誘電体層１０２、エピタキシャル層１
０３の寸法及び他の特徴は、正確な縮尺ではなく、明瞭
に示すために変形されていることは、言うまでもない。
であることができる半導体基板１０１上に本発明のトレ
ンチゲート装置１００を形成する方法を示した概略図で
ある。基板１０１は、上層１０１ａを有する。この上層
１０１ａは、基板１０１自体の一部分でもよく、又は好
ましくは、破壊電圧に耐えるに十分な厚さのＮ型又はＰ
型のエピタキシャル層であってもよい。誘電材料からな
る層を、基板上層１０１ａ上に成長又は堆積させ、マス
クし、エッチングして図１に示すような厚さ及び幅寸法
がそれぞれ１０２ｔ及び１０２ｗである誘電体層１０２
を形成する。典型的には、複数の誘電体層１０２を、基
板１０１の表面に形成する。Ｐ型として示されているエ
ピタキシャル材料からなる層１０３を、図２に示すよう
に、層１０１ａ及び層１０２上に成長させる。図面に示
した基板１０１、誘電体層１０２、エピタキシャル層１
０３の寸法及び他の特徴は、正確な縮尺ではなく、明瞭
に示すために変形されていることは、言うまでもない。
【００１０】図３に示すように、層１０３を平坦化して
層１０３ｐとする。誘電体層１０２に隣接する層１０３
ｐの厚さは、実質的に１０２ｔに等しいが、誘電体層１
０２から離れた領域１０４ではより薄くなる。化学的エ
ッチング法により層１０２を除去することにより、図４
に示すように、側壁１０６を有するゲートトレンチ１０
５が形成される。層１０２の化学エッチングは、例え
ば、フッ化水素酸等の酸性薬剤を使用したバッファード
オキシドエッチ（ＢＯＥ）法により実施できる。トレン
チ１０５は、それぞれ誘電体層１０２の寸法１０２ｔ及
び１０２ｗに実質的に相当する高さ及び幅寸法１０５ｈ
及び１０５ｗを有する。
層１０３ｐとする。誘電体層１０２に隣接する層１０３
ｐの厚さは、実質的に１０２ｔに等しいが、誘電体層１
０２から離れた領域１０４ではより薄くなる。化学的エ
ッチング法により層１０２を除去することにより、図４
に示すように、側壁１０６を有するゲートトレンチ１０
５が形成される。層１０２の化学エッチングは、例え
ば、フッ化水素酸等の酸性薬剤を使用したバッファード
オキシドエッチ（ＢＯＥ）法により実施できる。トレン
チ１０５は、それぞれ誘電体層１０２の寸法１０２ｔ及
び１０２ｗに実質的に相当する高さ及び幅寸法１０５ｈ
及び１０５ｗを有する。
【００１１】ゲートトレンチ１０５に、二酸化シリコン
でよい誘電材料１０７でライニングし、ドープトポリシ
リコン等の導電材料１０８を実質的に充填することによ
り、図５に示すようなトレンチゲート１０９を形成す
る。必要に応じて、トレンチ１０５を誘電材料１０７で
ライニングする前に、表面清浄化工程を用いてもよい。
トレンチライニングプロセスにより、エピタキシャル層
１０３ｐがトレンチ１０５のコーナー周囲に横方向及び
縦方向に拡散して、トレンチコーナーに関連する信頼性
の問題を軽減される。
でよい誘電材料１０７でライニングし、ドープトポリシ
リコン等の導電材料１０８を実質的に充填することによ
り、図５に示すようなトレンチゲート１０９を形成す
る。必要に応じて、トレンチ１０５を誘電材料１０７で
ライニングする前に、表面清浄化工程を用いてもよい。
トレンチライニングプロセスにより、エピタキシャル層
１０３ｐがトレンチ１０５のコーナー周囲に横方向及び
縦方向に拡散して、トレンチコーナーに関連する信頼性
の問題を軽減される。
【００１２】図６に示すように、打ち込み及び熱活性化
／拡散をおこなってＮ＋ソース領域１１０及びＰ＋ボデ
ィ領域１１１を形成することにより、装置１００の加工
を完了する。エピタキシャル層１０３ｐの下部は、Ｐウ
エル領域１１２としての役割を果たし、基板１０１の下
部には、ドレイン領域１１３が設けられる。インターレ
ベル誘電体層１１４を、ソース領域１１０及びゲートト
レンチ１０９上に形成し、ソース領域１１０及びボディ
領域１１１とそれぞれ電気接触する金属層１１５を、エ
ピタキシャル層１０３ｐ上及びインターレベル誘電体層
１１４上に堆積させる。また、金属層（図示してない）
を、基板１０１の下面に堆積させてドレイン領域１１３
と接触させる。
／拡散をおこなってＮ＋ソース領域１１０及びＰ＋ボデ
ィ領域１１１を形成することにより、装置１００の加工
を完了する。エピタキシャル層１０３ｐの下部は、Ｐウ
エル領域１１２としての役割を果たし、基板１０１の下
部には、ドレイン領域１１３が設けられる。インターレ
ベル誘電体層１１４を、ソース領域１１０及びゲートト
レンチ１０９上に形成し、ソース領域１１０及びボディ
領域１１１とそれぞれ電気接触する金属層１１５を、エ
ピタキシャル層１０３ｐ上及びインターレベル誘電体層
１１４上に堆積させる。また、金属層（図示してない）
を、基板１０１の下面に堆積させてドレイン領域１１３
と接触させる。
【００１３】有利なことに、形成方法により、ゲートト
レンチ側壁１０６は、プラズマエッチングによりゲート
トレンチ１０５を形成した場合よりも平滑となる。ま
た、上記したように、エピタキシャル層の平坦化によ
り、平坦化層１０３ｐのより薄い領域１０４が生じるの
で、装置１００のボディ領域１１１が凹部となり、これ
により、接触面積を増加させ且つアンクランプ誘導切替
（ＵＩＳ）性を向上できるであろう。
レンチ側壁１０６は、プラズマエッチングによりゲート
トレンチ１０５を形成した場合よりも平滑となる。ま
た、上記したように、エピタキシャル層の平坦化によ
り、平坦化層１０３ｐのより薄い領域１０４が生じるの
で、装置１００のボディ領域１１１が凹部となり、これ
により、接触面積を増加させ且つアンクランプ誘導切替
（ＵＩＳ）性を向上できるであろう。
【００１４】インターレベル誘電体の形成に対するソー
ス領域及びボディ領域形成の順序は、最終的な装置機能
及びレイアウトに影響することなく変更できる。ウエル
領域を、選択的に成長させたＰ型エピタキシャル層内に
形成する。均一にドープされたウエルにより、オン抵抗
とショートチャネル効果との間のバランスが良好とな
る。しかしながら、ウエルは、Ｎ型エピタキシャル層を
選択的に成長させた後、Ｐ型ドーパントをイオン注入及
び拡散させてドーピングすることによっても形成でき
る。本発明では、Ｎチャネルシリコン基板を用いたもの
として示されているが、他の装置並びに他のドーパント
及び他の半導体材料、例えば、シリコン−ゲルマニウム
にも適用できる。記載の装置は、パワーＭＯＳＦＥＴで
あるが、本発明は、全てのトレンチゲート装置、例え
ば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、
ＭＯＳ制御サイリスタ（ＭＣＴ）に適用できる。
ス領域及びボディ領域形成の順序は、最終的な装置機能
及びレイアウトに影響することなく変更できる。ウエル
領域を、選択的に成長させたＰ型エピタキシャル層内に
形成する。均一にドープされたウエルにより、オン抵抗
とショートチャネル効果との間のバランスが良好とな
る。しかしながら、ウエルは、Ｎ型エピタキシャル層を
選択的に成長させた後、Ｐ型ドーパントをイオン注入及
び拡散させてドーピングすることによっても形成でき
る。本発明では、Ｎチャネルシリコン基板を用いたもの
として示されているが、他の装置並びに他のドーパント
及び他の半導体材料、例えば、シリコン−ゲルマニウム
にも適用できる。記載の装置は、パワーＭＯＳＦＥＴで
あるが、本発明は、全てのトレンチゲート装置、例え
ば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、
ＭＯＳ制御サイリスタ（ＭＣＴ）に適用できる。
【００１５】トレンチゲートパワー装置は、基板と、基
板の上層上に設けられたエピタキシャル層と、ソース領
域とボディ領域とを含むウエル領域と、トレンチゲート
と、ドレイン領域とを含んでなる。選択的に成長させた
エピタキシャル材料を含んでなる側壁を備えたゲートト
レンチをさらに含んでなることを特徴としている。向上
したトレンチゲートパワー装置の形成方法では、上表面
を有するとともにゲートトレンチの高さ及び幅寸法に実
質的に相当する厚さ及び幅寸法を有する誘電体層を、基
板の上層上に形成する。エピタキシャル材料からなる層
を、基板の上層上及び誘電体層上に成長させ、前記エピ
タキシャル材料を平坦化して前記誘電体層の上面と実質
的に同一平面とする。その後、前記誘電体層を除去し
て、選択的に成長させたエピタキシャル材料を含んでな
るゲートトレンチ側壁を形成する。本方法は、前記トレ
ンチに誘電体材料をライニングし、前記ライニングを施
したトレンチに導電材料を実質的に充填してトレンチゲ
ートを形成し、前記平坦化エピタキシャル材料にウエル
領域とボディ領域とソース領域とを形成することをさら
に含んでなる。
板の上層上に設けられたエピタキシャル層と、ソース領
域とボディ領域とを含むウエル領域と、トレンチゲート
と、ドレイン領域とを含んでなる。選択的に成長させた
エピタキシャル材料を含んでなる側壁を備えたゲートト
レンチをさらに含んでなることを特徴としている。向上
したトレンチゲートパワー装置の形成方法では、上表面
を有するとともにゲートトレンチの高さ及び幅寸法に実
質的に相当する厚さ及び幅寸法を有する誘電体層を、基
板の上層上に形成する。エピタキシャル材料からなる層
を、基板の上層上及び誘電体層上に成長させ、前記エピ
タキシャル材料を平坦化して前記誘電体層の上面と実質
的に同一平面とする。その後、前記誘電体層を除去し
て、選択的に成長させたエピタキシャル材料を含んでな
るゲートトレンチ側壁を形成する。本方法は、前記トレ
ンチに誘電体材料をライニングし、前記ライニングを施
したトレンチに導電材料を実質的に充填してトレンチゲ
ートを形成し、前記平坦化エピタキシャル材料にウエル
領域とボディ領域とソース領域とを形成することをさら
に含んでなる。
【図１】半導体装置の形成方法を示す。
【図２】半導体装置の形成方法を示す。
【図３】半導体装置の形成方法を示す。
【図４】半導体装置の形成方法を示す。
【図５】半導体装置の形成方法を示す。
【図６】半導体装置の形成方法を示す。
１００ トレンチゲート装置 １０１ 半導体基板 １０１ａ 基板の上層 １０２ 誘電体層 １０２ｔ 誘電体層の厚さ １０２ｗ 誘電体層の幅 １０３ エピタキシャル材料層 １０３ｐ 誘電体層に隣接する層 １０４ 誘電体から離れた領域 １０５ ゲートトレンチ １０５ｈ ゲートトレンチの高さ １０５ｗ ゲートトレンチの幅 １０６ 側壁 １０７ 誘電材料 １０９ トレンチゲート １１０ ソース領域 １１１ ボディ領域 １１２ ウエル領域 １１３ ドレイン領域 １１４ インターレベル誘電体層 １１５ 金属層
フロントページの続き (72)発明者 ジュン ゼン アメリカ合衆国、ペンシルベニア州 18707、マウンテントップ、カタルパ ア ベニュー 150 (72)発明者 クリストファー ココン アメリカ合衆国、ペンシルベニア州 18705、プレインズ、グレイス ドライブ 16
Claims (11)
- 【請求項１】基板と、前記基板の上層上に設けられたエ
ピタキシャル成長させた材料からなる層と、ソース領域
とボディ領域を含むウエル領域と、トレンチゲートと、
ドレイン領域とを含んでなるトレンチゲートパワー装置
であって、 選択的に成長させたエピタキシャル材料を含んでなる側
壁を有するゲートトレンチをさらに含んでなることを特
徴とする、トレンチゲートパワー装置。 - 【請求項２】前記基板が第一伝導型であり、前記上層上
の前記エピタキシャル成長材料が第二逆伝導型であっ
て、前記第一伝導型がＮであり、前記第二伝導型がＰで
あり、前記基板と、前記上層上の前記エピタキシャル成
長材料とが、両方とも第一伝導型であり、前記基板の前
記上層が前記基板内に含まれていることを特徴とする、
請求項１に記載の装置。 - 【請求項３】前記基板の前記上層がエピタキシャル材料
を含んでなり、前記ウエル領域と前記ソース領域と前記
ボディ領域とが前記エピタキシャル材料からなる層に含
まれており、前記ウエル領域と前記エピタキシャル材料
からなる層とが逆の伝導型であり、前記基板と前記エピ
タキシャル材料からなる層とがシリコンを含んでなるこ
とを特徴とする、請求項１に記載の装置。 - 【請求項４】前記ドレイン領域が前記基板の下部に配置
されており、インターレベル誘電体層が前記トレンチゲ
ート及び前記ソース領域上に位置し、金属層が前記イン
ターレベル誘電体層上に位置し、前記金属層が前記ソー
ス領域及びボディ領域と電気接触していることを特徴と
する、請求項１に記載の装置。 - 【請求項５】前記装置が複数のゲートトレンチを含んで
なり、前記複数のゲートトレンチがオープンセルストラ
イプトポロジーを有するか、前記複数のゲートトレンチ
がクローズドセルセルラートポロジーを有することを特
徴とする、請求項１に記載の装置。 - 【請求項６】基板の上層上に、上表面を有し且つゲート
トレンチの高さ及び幅寸法に実質的に相当する厚さ及び
幅寸法を有する誘電体層を形成する工程を含んでなるト
レンチゲートパワー装置の形成方法であって、 前記基板の上層及び前記誘電体層上にエピタキシャル材
料からなる層を成長させ、前記エピタキシャル材料を平
坦化して前記誘電体層の上面と実質的に同一平面とし、
前記誘電体層を除去して選択的に成長させたエピタキシ
ャル材料を含んでなるゲートトレンチ側壁を形成し、前
記ゲートトレンチに誘電体材料をライニングし、前記ラ
イニングを施したトレンチに導電材料を実質的に充填し
てトレンチゲートを形成し、前記平坦化エピタキシャル
材料にウエル領域とボディ領域とソース領域とを形成す
ることを特徴とする、方法。 - 【請求項７】前記トレンチゲート及び前記ソース領域上
にインターレベル誘電体層を形成し、前記インターレベ
ル誘電体層上に金属層を形成し、前記金属層が前記ソー
ス領域及び前記ボディ領域と電気接触しており、前記基
板が第一伝導型であり、前記上層上の前記エピタキシャ
ル成長材料が第二逆伝導型であって、前記第一伝導型が
Ｎであり、前記第二伝導型がＰであることを特徴とす
る、請求項６に記載の方法。 - 【請求項８】前記基板と、前記上層上の前記エピタキシ
ャル成長材料とが、両方とも第一伝導型であり、前記基
板の前記上層が前記基板内に含まれており、前記基板の
前記上層がエピタキシャル材料を含んでなることを特徴
とする、請求項６に記載の方法。 - 【請求項９】前記エピタキシャル材料からなる層に前記
ウエル領域と前記ソース領域と前記ボディ領域とを形成
し、前記ウエル領域と前記エピタキシャル材料からなる
層とが逆の伝導型であり、前記基板と前記エピタキシャ
ル材料からなる層とがシリコンを含んでなり、前記誘電
体材料が二酸化シリコンを含んでなり、前記ゲートトレ
ンチにおける前記導電材料がドープトポリシリコンを含
んでなることを特徴とする、請求項６に記載の方法。 - 【請求項１０】前記誘電体層の除去を、化学エッチング
法により実施することを特徴とする、請求項６に記載の
方法。 - 【請求項１１】複数のゲートトレンチを形成し、前記複
数のゲートトレンチがオープンセルストライプトポロジ
ーを有するか、前記複数のゲートトレンチがクローズド
セルセルラートポロジーを有することを特徴とする、請
求項６に記載の方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031585A (ja) * | 2001-07-16 | 2003-01-31 | Denso Corp | 半導体装置の製造方法 |
| WO2011114535A1 (ja) * | 2010-03-19 | 2011-09-22 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| WO2012063529A1 (ja) * | 2010-11-08 | 2012-05-18 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| US9312373B2 (en) | 2010-07-14 | 2016-04-12 | Fujitsu Limited | Compound semiconductor device and manufacturing method of the same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246090B1 (en) * | 2000-03-14 | 2001-06-12 | Intersil Corporation | Power trench transistor device source region formation using silicon spacer |
| US6921939B2 (en) * | 2000-07-20 | 2005-07-26 | Fairchild Semiconductor Corporation | Power MOSFET and method for forming same using a self-aligned body implant |
| US7132712B2 (en) | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| JP2002237590A (ja) * | 2001-02-09 | 2002-08-23 | Univ Tohoku | Ｍｏｓ型電界効果トランジスタ |
| US7061066B2 (en) | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| WO2006108011A2 (en) | 2005-04-06 | 2006-10-12 | Fairchild Semiconductor Corporation | Trenched-gate field effect transistors and methods of forming the same |
| US8461648B2 (en) | 2005-07-27 | 2013-06-11 | Infineon Technologies Austria Ag | Semiconductor component with a drift region and a drift control region |
| US8110868B2 (en) | 2005-07-27 | 2012-02-07 | Infineon Technologies Austria Ag | Power semiconductor component with a low on-state resistance |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US20120126341A1 (en) * | 2010-11-23 | 2012-05-24 | Microchip Technology Incorporated | Using low pressure epi to enable low rdson fet |
| CN103094116A (zh) * | 2011-11-01 | 2013-05-08 | 上海华虹Nec电子有限公司 | 制作沟槽mos的工艺方法 |
| CN109671766B (zh) * | 2017-10-13 | 2023-06-27 | 联华电子股份有限公司 | 功率金属氧化物半导体场效晶体管 |
| US11362179B2 (en) | 2020-07-21 | 2022-06-14 | Icemos Technology Ltd. | Radiation hardened high voltage superjunction MOSFET |
| CN115084247A (zh) * | 2022-08-22 | 2022-09-20 | 泰科天润半导体科技（北京）有限公司 | 一种双沟槽型碳化硅mosfet的制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360076A (ja) * | 1989-07-27 | 1991-03-15 | Seiko Instr Inc | 縦型電界効果トランジスタの製造方法 |
| JPH0963968A (ja) * | 1995-08-28 | 1997-03-07 | Denso Corp | ｐ型炭化珪素半導体及びその製造方法 |
| JPH10321848A (ja) * | 1997-05-22 | 1998-12-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JPH11238877A (ja) * | 1998-02-20 | 1999-08-31 | Nec Corp | 縦型ｍｉｓｆｅｔ及びその製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109278A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体装置 |
| US5283201A (en) * | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
| GB9216599D0 (en) * | 1992-08-05 | 1992-09-16 | Philips Electronics Uk Ltd | A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device |
| GB9306895D0 (en) * | 1993-04-01 | 1993-05-26 | Philips Electronics Uk Ltd | A method of manufacturing a semiconductor device comprising an insulated gate field effect device |
| GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
| US5844273A (en) * | 1994-12-09 | 1998-12-01 | Fuji Electric Co. | Vertical semiconductor device and method of manufacturing the same |
| JP3307785B2 (ja) * | 1994-12-13 | 2002-07-24 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| US5973367A (en) * | 1995-10-13 | 1999-10-26 | Siliconix Incorporated | Multiple gated MOSFET for use in DC-DC converter |
| US5895951A (en) * | 1996-04-05 | 1999-04-20 | Megamos Corporation | MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches |
| JPH09321296A (ja) * | 1996-05-27 | 1997-12-12 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
| GB2321337B (en) * | 1997-01-21 | 2001-11-07 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
| KR100225409B1 (ko) * | 1997-03-27 | 1999-10-15 | 김덕중 | 트렌치 디-모오스 및 그의 제조 방법 |
| JPH11135512A (ja) * | 1997-10-31 | 1999-05-21 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
| US5955759A (en) * | 1997-12-11 | 1999-09-21 | International Business Machines Corporation | Reduced parasitic resistance and capacitance field effect transistor |
-
1999
- 1999-05-25 US US09/318,334 patent/US6373098B1/en not_active Expired - Lifetime
-
2000
- 2000-05-17 EP EP00110509A patent/EP1056134A3/en not_active Withdrawn
- 2000-05-24 JP JP2000152488A patent/JP4733247B2/ja not_active Expired - Lifetime
- 2000-05-25 KR KR1020000028310A patent/KR100656239B1/ko not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360076A (ja) * | 1989-07-27 | 1991-03-15 | Seiko Instr Inc | 縦型電界効果トランジスタの製造方法 |
| JPH0963968A (ja) * | 1995-08-28 | 1997-03-07 | Denso Corp | ｐ型炭化珪素半導体及びその製造方法 |
| JPH10321848A (ja) * | 1997-05-22 | 1998-12-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JPH11238877A (ja) * | 1998-02-20 | 1999-08-31 | Nec Corp | 縦型ｍｉｓｆｅｔ及びその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031585A (ja) * | 2001-07-16 | 2003-01-31 | Denso Corp | 半導体装置の製造方法 |
| WO2011114535A1 (ja) * | 2010-03-19 | 2011-09-22 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US9166030B2 (en) | 2010-03-19 | 2015-10-20 | Fujitsu Limited | Compound semiconductor device and method for fabricating |
| US9337326B2 (en) | 2010-03-19 | 2016-05-10 | Fujitsu Limited | Compound semiconductor device and method for fabricating the same |
| US9312373B2 (en) | 2010-07-14 | 2016-04-12 | Fujitsu Limited | Compound semiconductor device and manufacturing method of the same |
| US9515063B2 (en) | 2010-07-14 | 2016-12-06 | Fujitsu Limited | Compound semiconductor device and manufacturing method of the same |
| WO2012063529A1 (ja) * | 2010-11-08 | 2012-05-18 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| US8890239B2 (en) | 2010-11-08 | 2014-11-18 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
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