JP7151446B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims description 55
- 210000000746 body region Anatomy 0.000 claims description 43
- 230000001681 protective effect Effects 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 27
- 238000000137 annealing Methods 0.000 claims description 13
- 239000011261 inert gas Substances 0.000 claims description 2
- 230000005684 electric field Effects 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 9
- 239000002344 surface layer Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- -1 nitrogen ions Chemical class 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
Description
本明細書が開示する技術は、トレンチゲートを備える半導体装置の製造方法に関する。
特許文献１は、肩部が曲面化されたトレンチゲートを備える半導体装置を開示する。このようなトレンチゲートを備える半導体装置では、肩部における電界集中が緩和され、ゲート・ソース間漏れ電流が低減される。
特許文献１は、ｎ型のドリフト領域とｐ型のボディ領域とｎ型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる半導体基板の表面からソース領域とボディ領域を貫通して前記深さ方向に伸びるトレンチを形成した後に、アニール処理を実施してトレンチの肩部を曲面化する製造方法を開示する。この製造方法では、アニール処理を実施することにより、トレンチの肩部を溶融させ、トレンチの肩部を曲面化する。
ところが、トレンチの肩部にはｎ型のソース領域が位置している。このため、溶融したｎ型のソース領域の一部がトレンチの側面に沿って垂れ流れ、トレンチの側面に露出するｐ型のボディ領域にまで達すると、半導体装置のチャネル動作に不具合を生じさせ得る。
本願明細書は、半導体装置のチャネル動作に不具合が生じるのを抑えながら、トレンチの肩部を曲面化することができる製造方法を提供する。
本明細書が開示する半導体装置の製造方法は、第１導電型のドリフト領域と第２導電型のボディ領域と第１導電型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる前記半導体基板の表面から前記ソース領域と前記ボディ領域を貫通して前記深さ方向に伸びるトレンチを形成する工程と、前記トレンチの側面に露出する前記ボディ領域の少なくとも一部を被覆するとともに、前記トレンチの肩部を露出させるように、前記トレンチ内に保護膜を成膜する工程と、前記トレンチの側面が前記保護膜で被覆された状態でアニール処理を実施し、前記保護膜から露出する前記トレンチの前記肩部を曲面化する工程と、を備えることができる。ここで、前記ドリフト領域と前記ボディ領域と前記ソース領域は、前記半導体基板の深さ方向に沿ってこの順で並んでいる限り、それらの領域間に他の半導体領域が介在してもよい。例えば、前記ドリフト領域と前記ボディ領域の間に、前記ドリフト領域よりも第１導電型不純物の濃度が濃いＪＦＥＴ抵抗低減領域が介在していてもよい。
上記製造方法によると、前記アニール処理を実施するときに、前記トレンチの側面に露出する前記ボディ領域の少なくとも一部が前記保護膜によって被覆されている。このため、前記アニール処理によって溶融した前記ソース領域の一部は、前記保護膜によって被覆されている前記ボディ領域の一部にまで垂れ流れることが防止されている。これにより、前記半導体装置は、前記ボディ領域の一部によって安定したチャネル動作を行うことができる。このように、上記製造方法によると、半導体装置のチャネル動作に不具合が生じるのを抑えながら、前記トレンチの肩部を曲面化することができる。
図１に示されるように、半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称されるパワー半導体素子であり、半導体基板１０、半導体基板１０の裏面１０ａを被覆するドレイン電極２２、半導体基板１０の表面１０ｂを被覆するソース電極２４及び半導体基板１０の表層部に設けられているトレンチゲート３０を備えている。トレンチゲート３０は、半導体基板１０の表面１０ｂに対して直交する方向から観測したときに、例えばストライプ状に配置されている。
半導体基板１０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ+型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ型の電界緩和領域１３、ｎ+型のＪＦＥＴ抵抗低減領域１４、ｐ型のボディ領域１５、ｐ+型のボディコンタクト領域１６及びｎ+型のソース領域１７を有している。
ドレイン領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出している。ドレイン領域１１は、後述するドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の裏面を被覆するドレイン電極２２にオーミック接触している。
ドリフト領域１２は、ドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。ドリフト領域１２の不純物濃度は、半導体基板１０の厚み方向に一定である。
電界緩和領域１３は、トレンチゲート３０の底面を覆うように設けられており、トレンチゲート３０の底面に集中する電界を緩和することができる。この断面では、電界緩和領域１３がドリフト領域１２及びＪＦＥＴ抵抗低減領域１４によってボディ領域１５から隔てられている。しかしながら、図示しない断面において、電界緩和領域１３がボディ領域１５に接続されていてもよい。電界緩和領域１３は、イオン注入技術を利用して、トレンチゲート３０を形成するためのトレンチの底面に向けてアルミニウムをイオン注入し、そのトレンチの底面に形成される。
ＪＦＥＴ抵抗低減領域１４は、ドリフト領域１２とボディ領域１５の間に設けられており、ドリフト領域１２とボディ領域１５を隔てており、ドリフト領域１２よりもｎ型不純物の濃度が濃い領域である。ＪＦＥＴ抵抗低減領域１４は、隣り合うトレンチゲート３０の間において、一方のトレンチゲート３０の側面から他方のトレンチゲート３０の側面まで伸びている。ＪＦＥＴ抵抗低減領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けて窒素をイオン注入し、ドリフト領域１２とボディ領域１５の双方に接する位置に形成される。
ボディ領域１５は、ＪＦＥＴ抵抗低減領域１４上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１５は、トレンチゲート３０の側面に接している。ボディ領域１５は、イオン注入技術を利用して、半導体基板１０の表面に向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。
ボディコンタクト領域１６は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出しており、ボディ領域１５よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域１６は、半導体基板１０の表面１０ｂを被覆するソース電極２４にオーミック接触している。ボディコンタクト領域１６は、イオン注入技術を利用して、半導体基板１０の表面に向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。
ソース領域１７は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面１０ｂに露出している。ソース領域１７は、ボディ領域１５によってＪＦＥＴ抵抗低減領域１４から隔てられている。ソース領域１７は、トレンチゲート３０の側面に接している。ソース領域１７は、半導体基板１０の表面１０ｂを被覆するソース電極２４にオーミック接触している。ソース領域１７は、イオン注入技術を利用して、半導体基板１０の表面に向けて窒素をイオン注入し、半導体基板１０の表層部に形成される。
ソース領域１７が設けられている位置において、トレンチゲート３０の肩部３０ａが曲面化している。トレンチゲート３０の肩部３０ａとは、半導体基板１０の表面１０ｂとトレンチゲート３０の側面が交差する部分であり、半導体基板１０の表面１０ｂにおけるトレンチゲート３０の開口部に対応した部分である。このように、トレンチゲート３０の肩部３０ａが曲面化していると、肩部３０ａにおける電界集中が緩和され、ゲート・ソース間漏れ電流が低減される。
トレンチゲート３０は、半導体基板１０の表面１０ｂから半導体基板１０の深さ方向（紙面上下方向）に沿って伸びており、ゲート絶縁膜３２及びゲート電極３４を有している。トレンチゲート３０は、ソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達している。ゲート絶縁膜３２は、酸化シリコンである。ゲート電極３４は、ゲート絶縁膜３２で被覆されており、不純物を含むポリシリコンである。
次に、図１を参照し、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４が接地されていると、半導体装置１はオフである。半導体装置１では、電界緩和領域１３がトレンチゲート３０の底面を覆うように設けられている。このため、トレンチゲート３０の底面のゲート絶縁膜３２における電界集中が緩和され、半導体装置１は高い耐圧を有することができる。
ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４にソース電極２４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１はオンである。このとき、ソース領域１７とＪＦＥＴ抵抗低減領域１４を隔てるボディ領域１５のうちのトレンチゲート３０の側面に対向する部分に反転層が形成される。ソース領域１７から供給される電子は、その反転層を経由してＪＦＥＴ抵抗低減領域１４に達する。ＪＦＥＴ抵抗低減領域１４に達した電子は、ＪＦＥＴ抵抗低減領域１４を経由してドリフト領域１２に流れる。このようなＪＦＥＴ抵抗低減領域１４が設けられていると、電界緩和領域１３からドリフト領域１２内に伸びてくる空乏層を迂回するように電流が流れることができる。このため、このような空乏層による抵抗の増加、即ち、ＪＦＥＴ抵抗の増加が抑えられる。このように、半導体装置１は、トレンチゲート３０のピッチ幅が狭い微細化構造に適した構造を有している。
次に、半導体装置１の製造方法を説明する。まず、図２に示されるように、ドレイン領域１１とドリフト領域１２とＪＦＥＴ抵抗低減領域１４とボディ領域１５とソース領域１７が半導体基板１０の深さ方向に沿ってこの順で並んでいる半導体基板１０を準備する。ドレイン領域１１が半導体基板１０の裏面１０ａに露出しており、ソース領域１７が半導体基板１０の表面１０ｂに露出している。半導体基板１０の表層部には、ソース領域１７の間にボディコンタクト領域１６も形成されている。この半導体基板１０は、エピタキシャル成長技術を利用して、ドレイン領域１１からドリフト領域１２を結晶成長した後に、イオン注入技術を利用して、半導体基板１０の表面１０ｂに向けてｎ型不純物及びｐ型不純物をイオン注入し、ＪＦＥＴ抵抗低減領域１４とボディ領域１５とボディコンタクト領域１６とソース領域１７を形成することで準備される。
次に、図３に示されるように、フォトリソグラフィー技術を利用して、半導体基板１０の表面１０ｂ上にレジスト膜４２をパターニングする。レジスト膜４２は、開口からソース領域１７の一部が露出するようにパターニングされる。次に、ドライエッチング技術を利用して、レジスト膜４２の開口から露出する半導体基板１０の表面１０ｂから半導体基板１０の深さ方向に沿って伸びるトレンチＴＲを形成する。トレンチＴＲは、半導体基板１０の表面１０ｂからソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達するように形成される。なお、トレンチＴＲは、ソース領域１７とボディ領域１５を貫通していればよく、その底面がＪＦＥＴ抵抗低減領域１４内に位置するように形成されてもよい。
次に、図４に示されるように、イオン注入技術を利用して、トレンチＴＲの底面に露出するドリフト領域１２に向けてアルミニウムをイオン注入し、ドリフト領域１２上であってトレンチＴＲの底面に露出する電界緩和領域１３を形成する。なお、このイオン注入に先立って、トレンチＴＲの側面にアルミニウムが導入されるのを抑えるために、トレンチＴＲの側面に保護膜を成膜してもよい。
次に、図５に示されるように、成膜技術を利用して、半導体基板１０の表面１０ｂ、トレンチＴＲの側面と底面を被覆するように、カーボンキャップ膜４４を成膜する。カーボンキャップ膜４４を成膜した後に、活性化アニール処理を実施し、イオン注入で形成した各種の半導体領域を活性化する。活性化アニール処理に先立ってカーボンキャップ膜４４を成膜することにより、半導体基板１０の表面１０ｂ、トレンチＴＲの側面と底面における昇華等による表面荒れが抑えられる。
次に、図６に示されるように、エッチング技術を利用して、カーボンキャップ膜４４を除去する。
次に、図７に示されるように、成膜技術を利用して、トレンチＴＲを充填するように、保護膜４６を成膜する。保護膜４６は、後述のアニール処理の温度によって溶融しない融点を有する材料である。この例では、保護膜４６の材料は、カーボンである。保護膜４６を成膜する方法としては、熱ＣＶＤ法又はプラズマＣＶＤ法等のＣＶＤ法を用いてもよく、あるいは、真空蒸着法又はスパッタリング法等のＰＶＣ法を用いてもよい。
次に、図８に示されるように、ドライエッチング技術を利用して、半導体基板１０の表面１０ｂ上に成膜されていた保護膜４６、及び、トレンチＴＲ内に充填されていた保護膜４６の一部を除去する。トレンチＴＲ内の保護膜４６は、半導体基板１０の表面１０ｂから約１００ｎｍの深さでエッチバックされる。トレンチＴＲ内の保護膜４６の上面は、ソース領域１７が存在する深さの範囲内に調整されている。このため、トレンチＴＲの側面に露出するボディ領域１５の全体は、保護膜４６によって被覆されている。このように、半導体基板１０の表面１０ｂとトレンチＴＲの側面が交差する肩部３０ａは、保護膜４６によって被覆されておらず、外部に露出している。
次に、図９に示されるように、アニール技術を利用して、トレンチＴＲの肩部３０ａを曲面化する。このアニール工程の温度は、トレンチＴＲの肩部３０ａに位置するソース領域１７の一部が溶融する温度以上であり、保護膜４６が溶融されない温度以下である。この例では、半導体基板１０の材料に炭化珪素が用いられている。このため、アニール工程の温度がシリコンの融点（１４１４℃）を超えると、炭化珪素の構成するシリコンが溶融し、トレンチＴＲの肩部３０ａが曲面化される。具体的には、このアニール工程は、約１７００℃の不活性ガス雰囲気下で実施される。これにより、トレンチＴＲの肩部３０ａに位置するソース領域１７の一部が溶融し、トレンチＴＲの肩部３０ａが曲面化する。このとき、トレンチＴＲ内に保護膜４６が充填されているので、溶融したソース領域１７の一部がボディ領域１５にまで垂れ流れることが防止されている。例えば、トレンチＴＲ内に保護膜４６が充填されていないと、溶融したソース領域１７の一部が、ボディ領域１５を超えてＪＦＥＴ抵抗低減領域１４にまで垂れ流れることが懸念される。このような場合、ソース領域１７とＪＦＥＴ抵抗低減領域１４が、垂れ流れたソース領域１７の一部を介して接続され、正常にチャネル動作（すなわち、所望の閾値電圧に基づくオンとオフのスイッチング動作）ができなくなる可能性がある。本製造方法では、トレンチＴＲ内に保護膜４６が充填されているので、このような事態が発生することを防止することができる。
次に、図１０に示されるように、エッチング技術を利用して、トレンチＴＲ内に充填されていた保護膜４６を除去する。次に、ＣＶＤ技術を利用して、そのトレンチＴＲ内にゲート絶縁膜３２を堆積する。次に、ＣＶＤ技術を利用して、ゲート電極３４をトレンチ内に充填する。最後に、半導体基板１０の裏面にドレイン電極２２を成膜し、半導体基板１０の表面にソース電極２４を成膜すると、半導体装置１が完成する。
上記製造方法では、トレンチＴＲ内に充填されていた保護膜４６が、トレンチＴＲの側面に露出するボディ領域１５の全体を被覆する場合を例示した。この例に代えて、保護膜４６は、トレンチＴＲの側面に露出するボディ領域１５の少なくとも一部を被覆していてもよい。例えば、ボディ領域１５がイオン注入によって形成される場合、閾値電圧を決定するボディ領域１５の不純物濃度のピーク位置に対応した深さの側面を少なくとも被覆するように、保護膜４６が設けられていてもよい。また、ボディ領域１５が結晶成長で形成される場合、又は、多段イオン注入によって形成される場合、ボディ領域１５の不純物濃度が深さ方向に略一定であることから、閾値電圧を決定するボディ領域の深さ方向の位置は任意である。この場合、保護膜４６は、トレンチＴＲの側面に露出するボディ領域１５の少なくとも一部を被覆すればよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１ ：半導体装置
１０ ：半導体基板
１１ ：ドレイン領域
１２ ：ドリフト領域
１３ ：電界緩和領域
１４ ：ＪＦＥＴ抵抗低減領域
１５ ：ボディ領域
１６ ：ボディコンタクト領域
１７ ：ソース領域
２２ ：ドレイン電極
２４ ：ソース電極
３０ ：トレンチゲート
３０ａ ：肩部
３２ ：ゲート絶縁膜
３４ ：ゲート電極
１０ ：半導体基板
１１ ：ドレイン領域
１２ ：ドリフト領域
１３ ：電界緩和領域
１４ ：ＪＦＥＴ抵抗低減領域
１５ ：ボディ領域
１６ ：ボディコンタクト領域
１７ ：ソース領域
２２ ：ドレイン電極
２４ ：ソース電極
３０ ：トレンチゲート
３０ａ ：肩部
３２ ：ゲート絶縁膜
３４ ：ゲート電極
Claims (1)
- 第１導電型のドリフト領域と第２導電型のボディ領域と第１導電型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる前記半導体基板の表面から前記ソース領域と前記ボディ領域を貫通して前記深さ方向に伸びるトレンチを形成する工程と、
前記トレンチの側面に露出する前記ボディ領域の少なくとも一部を被覆するとともに、前記トレンチの肩部を露出させるように、前記トレンチ内に保護膜を成膜する工程と、
前記トレンチの側面が前記保護膜で被覆された状態で不活性ガス雰囲気下のアニール処理を実施し、前記保護膜から露出する前記トレンチの前記肩部を溶融させて曲面化する工程と、を備える、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018232925A JP7151446B2 (ja) | 2018-12-12 | 2018-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018232925A JP7151446B2 (ja) | 2018-12-12 | 2018-12-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020096084A JP2020096084A (ja) | 2020-06-18 |
| JP7151446B2 true JP7151446B2 (ja) | 2022-10-12 |
Family
ID=71086445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018232925A Active JP7151446B2 (ja) | 2018-12-12 | 2018-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7151446B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP7588342B2 (ja) | 2020-12-11 | 2024-11-22 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
| JP7513565B2 (ja) | 2021-04-14 | 2024-07-09 | 株式会社デンソー | スイッチング素子の製造方法 |
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2018
- 2018-12-12 JP JP2018232925A patent/JP7151446B2/ja active Active
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|---|---|---|---|---|
| WO2002061845A1 (fr) | 2001-02-01 | 2002-08-08 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de fabrication |
| JP2004140039A (ja) | 2002-10-15 | 2004-05-13 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
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| JP2016082096A (ja) | 2014-10-17 | 2016-05-16 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子と、その製造方法 |
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|---|---|
| JP2020096084A (ja) | 2020-06-18 |
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