[go: up one dir, main page]

JP2012004275A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2012004275A
JP2012004275A JP2010136872A JP2010136872A JP2012004275A JP 2012004275 A JP2012004275 A JP 2012004275A JP 2010136872 A JP2010136872 A JP 2010136872A JP 2010136872 A JP2010136872 A JP 2010136872A JP 2012004275 A JP2012004275 A JP 2012004275A
Authority
JP
Japan
Prior art keywords
film
oxide film
semiconductor device
cleaning
sic semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010136872A
Other languages
English (en)
Other versions
JP2012004275A5 (ja
Inventor
Satomi Ito
里美 伊藤
Hiroshi Shiomi
弘 塩見
Yasuo Namikawa
靖生 並川
Keiji Wada
圭司 和田
Mitsuru Shimazu
充 嶋津
Toru Hiyoshi
透 日吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2010136872A priority Critical patent/JP2012004275A/ja
Priority to PCT/JP2011/054333 priority patent/WO2011158534A1/ja
Priority to CA2781167A priority patent/CA2781167A1/en
Priority to EP14190629.7A priority patent/EP2835819A3/en
Priority to CN2011800045863A priority patent/CN102934210A/zh
Priority to KR1020127011250A priority patent/KR20130083821A/ko
Priority to US13/502,991 priority patent/US8642476B2/en
Priority to EP11795442.0A priority patent/EP2584595B1/en
Priority to TW100112514A priority patent/TW201203385A/zh
Publication of JP2012004275A publication Critical patent/JP2012004275A/ja
Publication of JP2012004275A5 publication Critical patent/JP2012004275A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】性能を向上できるＳｉＣ半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ半導体装置の製造方法は、以下の工程を備える。少なくとも一部に不純物が注入された第１の表面を含むＳｉＣ半導体を準備する（ステップＳ１〜Ｓ３）。ＳｉＣ半導体の第１の表面を洗浄することにより、第２の表面を形成する（ステップＳ４）。第２の表面上にＳｉ元素を含む膜を形成する（ステップＳ５）。Ｓｉ元素を含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成する（ステップＳ６）。
【選択図】図２

Description

本発明は、炭化珪素（ＳｉＣ）半導体装置の製造方法に関し、より特定的には酸化膜を有するＳｉＣ半導体装置の製造方法に関する。
ＳｉＣは、バンドギャップが大きく、また最大絶縁破壊電界および熱伝導率はシリコン（Ｓｉ）と比較して大きい一方、キャリアの移動度はシリコンと同程度に大きく、電子の飽和ドリフト速度および耐圧も大きい。そのため、高効率化、高電圧化、および大容量化を要求される半導体装置への適用が期待される。このようなＳｉＣ半導体装置の製造方法として、たとえば特開２００８−２９４２０４号公報（特許文献１）に開示の技術が挙げられる。
特許文献１には、ＳｉＣ半導体装置としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）の製造方法では、ゲート酸化膜形成前のイオン注入工程や活性化熱処理により発生する表面荒れを除去するための犠牲酸化および犠牲酸化膜除去工程、さらにゲート酸化膜形成工程において、いずれも１０００℃程度の熱酸化を行なうことが開示されている。これら犠牲酸化および犠牲酸化膜除去工程やゲート酸化膜形成工程での熱酸化を実施するに際し、不純物を注入した領域と注入していない領域とで熱酸化の速度に大きな差が生じることも開示されている。
特許文献１では、これらの問題を鑑みて、以下のＭＯＳＦＥＴの製造方法が開示されている。図１３および図１４は、特許文献１のＭＯＳＦＥＴの各製造工程を示す断面図である。図１３に示すように、ＳｉＣ基板２０１上に、ｎ-エピ層２０２をエピタキシャル成長する。このｎ-エピ層２０２にイオン注入を行ない、ｐ-ベース領域２０３を形成する。ｐ-ベース領域２０３を含むｎ-エピ層２０２上にｎ-チャネル層２０５をエピタキシャル成長する。その後、ＬＴＯ膜２２１をマスクとしてイオン注入を行ない、ｎ+ソース領域２０４を形成する。このとき、ｎ+ソース領域２０４のうち、後工程で行なわれるゲート酸化膜２０７（図１４参照）を形成するための熱酸化の際に、酸化させるための領域２０４ｂを、酸化させずにｎ+ソース領域２０４として残す領域２０４ａと比べて、ｎ型不純物の濃度が低くなるようにしている。その後、活性化熱処理する。次に、図１４に示すように、ＬＴＯ膜２２１を除去し、エピタキシャル層の表面にゲート酸化膜２０７を形成し、その上にゲート電極２０８を形成する。さらに、絶縁膜２０９を形成し、ソース電極２１０およびドレイン電極２１１を形成する。
特開２００８−２９４２０４号公報
上記特許文献１では、エピタキシャル層の表面には、ｐ-ベース領域２０３、ｎ+ソース領域２０４およびｎ-チャネル層２０５が形成されている。ゲート酸化膜を形成するためにこのエピタキシャル層の表面を酸化すると、異なる種類および異なる濃度の不純物（ドーパント）の各領域を一度に酸化することになる。この場合、形成された不純物の種類および濃度により、酸化レートが異なり、ゲート酸化膜の膜質も異なる可能性がある。上記特許文献１には、ｎ+ソース領域２０４において増速酸化を抑制することを考慮していることが記載されているが、ｎ+ソース領域２０４以外の領域（ｎ-チャネル層２０５）上に形成されたゲート酸化膜２０７と、ｎ+ソース領域２０４領域上のゲート酸化膜２０７とは、下地の状態が異なるため、膜質にばらつきが生じる場合がある。ゲート酸化膜２０７の膜質にばらつきが生じると、ＭＯＳＦＥＴの性能が劣化する。
したがって、本発明の目的は、性能を向上できるＳｉＣ半導体装置の製造方法を提供することである。
本発明のＳｉＣ半導体装置の製造方法は、以下の工程を備える。少なくとも一部に不純物（ドーパント）が注入された第１の表面を含むＳｉＣ半導体を準備する。ＳｉＣ半導体の第１の表面を洗浄することにより、第２の表面を形成する。第２の表面上に珪素（Ｓｉ）元素を含む膜を形成する。Ｓｉ元素を含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成する。
本発明のＳｉＣ半導体装置の製造方法によれば、ＳｉＣ半導体の第１の表面を洗浄して形成された第２の表面上にＳｉ元素を含む膜を形成するので、Ｓｉ元素を含む膜を清浄にできるとともに、Ｓｉ元素を含む膜の膜質について第２の表面による影響を低減できる。このため、Ｓｉ元素を含む膜の膜質の均一化を高めることができる。膜質の均一化を高めたＳｉ元素を含む膜を酸化すると、Ｓｉ元素を含む膜の各位置において、深さ方向の酸化レートのばらつきを低減できる。また膜質の均一化を高めたＳｉ元素を含む膜を酸化してなる酸化膜の膜質のばらつきも低減できる。したがって、ＳｉＣ半導体装置を構成する酸化膜の品質を向上できるので、ＳｉＣ半導体装置の性能を向上することができる。
上記ＳｉＣ半導体装置の製造方法において好ましくは、Ｓｉ元素を含む膜がＳｉＣである。
これにより、Ｓｉ元素を含む膜の結晶が下地のＳｉＣ半導体の結晶と同じであるため、Ｓｉ元素を含む膜を容易に形成することができる。
上記ＳｉＣ半導体装置の製造方法において好ましくは、Ｓｉ元素を含む膜がＳｉである。
これにより、ＳｉＣ半導体層と酸化膜との界面および酸化膜中に炭素（Ｃ）が存在することを抑制できるので、製造するＳｉＣ半導体装置の性能をより向上することができる。
上記ＳｉＣ半導体装置の製造方法において好ましくは、Ｓｉ元素を含む膜を形成する工程は、ＳｉＣ半導体装置を構成する酸化膜の厚みを決定する工程と、Ｓｉ元素を含む膜をすべて酸化したときに、決定した酸化膜の厚みになるように、Ｓｉ元素を含む膜の厚みを制御する工程とを含む。
これにより、Ｓｉ元素を含む膜の厚みを制御することで、所望の厚みの酸化膜を形成することができる。また、Ｓｉ元素を含む膜がすべて酸化膜になるように酸化することで、第１の表面に注入された不純物の含有量を低減した酸化膜を形成することができる。
本発明のＳｉＣ半導体装置の製造方法によれば、Ｓｉ元素を含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成するので、性能を向上できるＳｉＣ半導体装置を製造することができる。
本発明の実施の形態におけるＳｉＣ半導体装置の製造装置の模式図である。 本発明の実施の形態におけるＳｉＣ半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態において製造されるＳｉＣ半導体装置を概略的に示す断面図である。 実施例で用いるエピタキシャルウエハを概略的に示す断面図である。 試料２のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルである。 試料３の洗浄後のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルである。 特許文献１のＭＯＳＦＥＴの各製造工程を示す断面図である。 特許文献１のＭＯＳＦＥＴの各製造工程を示す断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には、同一の参照符号を付し、その説明は繰り返さない。
図１は、本発明の実施の形態におけるＳｉＣ半導体装置の製造装置１０の模式図である。図１を参照して、本発明の一実施の形態におけるＳｉＣ半導体装置の製造装置１０を説明する。
図１に示すように、ＳｉＣ半導体装置の製造装置１０は、洗浄部１１と、第１の形成部１２と、第２の形成部１３と、第１の接続部１４と、第２の接続部１５とを備えている。洗浄部１１と第１の形成部１２とは、第１の接続部１４により接続されている。洗浄部１１、第１の形成部１２および第１の接続部１４の内部は大気から遮断されており、内部は互いに連通可能である。第１の形成部１２と第２の形成部１３とは、第２の接続部１５により接続されている。第１の形成部１２、第２の形成部１３および第２の接続部１５の内部は大気から遮断されており、内部は互いに連通可能である。
洗浄部１１は、ＳｉＣ半導体における少なくとも一部に不純物が注入された第１の表面を洗浄することで第２の表面を形成する。洗浄部１１は、たとえば第１の表面を、水素（Ｈ2）ガスを含むガスを用いてドライエッチング（以下、「水素（Ｈ）エッチング」ともいう）するためのＨエッチング装置を用いることが好ましい。Ｈエッチング装置としては、たとえば、高周波加熱炉などを用いることができる。
洗浄部１１は、Ｈエッチング装置に特に限定されず、ＳｉＣ半導体の第１の表面に酸化膜を形成し、その酸化膜を除去することにより洗浄する装置を用いてもよい。この場合には、酸化膜を形成する装置と、酸化膜を除去する装置とは同一であっても異なっていてもよい。酸化膜を形成する装置と、酸化膜を除去する装置とが異なる場合には、大気から遮断されており、かつＳｉＣ半導体を搬送可能に互いを接続する接続部がさらに配置されていることが好ましい。
第１の形成部１２は、第２の表面上にＳｉ元素を含む膜を形成する。第１の形成部１２には、たとえばＣＶＤ（Chemical Vapor Deposition：化学蒸着）装置を用いられる。
第２の形成部１３は、Ｓｉ元素を含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成する。第２の形成部１３は、たとえば、ドライ酸化（熱酸化）装置、水蒸気を含む酸素雰囲気中で加熱するウエット酸化装置などを用いることができ、ドライ酸化装置を用いることが好ましい。
第１の接続部１４は、ＳｉＣ半導体を搬送可能に洗浄部１１と第１の形成部１２とを接続する。第１の接続部１４においてエピタキシャルウエハ１００を搬送させる領域（内部空間）は、大気の遮断が可能である。
第２の接続部１５は、Ｓｉ元素を含む膜を形成したＳｉＣ半導体を搬送可能に第１の形成部１２と第２の形成部１３とを接続する。第２の接続部１５においてエピタキシャルウエハ１００を搬送させる領域（内部空間）は、大気の遮断が可能である。
ここで、大気の遮断（大気を遮断した雰囲気）とは、大気が混入しない雰囲気を意味し、たとえば窒素ガス、水素ガスおよび不活性ガスの少なくとも１種類のガスよりなる雰囲気、または、真空である。具体的には、大気を遮断した雰囲気は、たとえば窒素（Ｎ）、水素（Ｈ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、ラドン（Ｒｎ）、またはこれらの組み合わせからなるガスが充填された雰囲気、または、真空である。
第１の接続部１４は、洗浄部１１の内部と第１の形成部１２の内部とを連結している。第１の接続部１４は、洗浄部１１から搬出されるＳｉＣ半導体を第１の形成部１２へ搬送するための空間を内部に有する。つまり、第１の接続部１４は、ＳｉＣ半導体を大気に開放しないように、洗浄部１１から第１の形成部１２へ搬送するために設置されている。
第２の接続部１５は、第１の形成部１２の内部と第２の形成部１３の内部とを連結している。第２の接続部１５は、第１の形成部１２から搬出されるＳｉＣ半導体を第２の形成部１３へ搬送するための空間を内部に有する。つまり、第２の接続部１５は、ＳｉＣ半導体を大気に開放しないように、第１の形成部１２から第２の形成部１３へ搬送するために設置されている。
第１および第２の接続部１４、１５は、内部でＳｉＣ半導体が搬送可能であるような大きさを有する。また第１および第２の接続部１４、１５は、ＳｉＣ半導体をサセプタに載置した状態で搬送可能である大きさを有していてもよい。
第１の接続部１４は、たとえば洗浄部１１の出口と、第１の形成部１２の入口とを連結するロードロック室である。第２の接続部１５は、たとえば第１の形成部１２の出口と、第２の形成部１３の入口とを連結するロードロック室である。
また、製造装置１０は、第１の接続部１４の内部に配置されるとともに、ＳｉＣ半導体を洗浄部１１から第１の形成部１２へ搬送するための第１の搬送部をさらに備えていてもよい。製造装置１０は、第２の接続部１５の内部に配置されるとともに、ＳｉＣ半導体を第１の形成部１２から第２の形成部１３へ搬送するための第２の搬送部をさらに備えていてもよい。第１の搬送部と第２の搬送部とは、同一であっても異なっていてもよい。
また、製造装置１０は、第１の接続部１４内に配置され、かつ洗浄部１１の内部と第１の形成部１２の内部とを遮断するための第１の遮断部をさらに備えていてもよい。また製造装置１０は、第２の接続部１５内に配置され、かつ第１の形成部１２の内部と第２の形成部１３の内部とを遮断するための第２の遮断部をさらに備えていてもよい。第１および第２の遮断部は、たとえばそれぞれの連通部を塞ぐことが可能な弁や扉などを用いることができ、複数あってもよい。
また、製造装置１０は、内部の雰囲気ガスを排出するための真空ポンプや、内部の雰囲気ガスを置換するための置換ガスボンベをさらに備えていてもよい。真空ポンプや置換ガスボンベは、洗浄部１１、第１の形成部１２、第２の形成部１３、第１の接続部１４および第２の接続部１５のそれぞれに接続されていてもよく、少なくともいずれか１つに接続されていてもよい。
なお、製造装置１０は、上記以外の様々な要素を含んでいてもよいが、説明の便宜上、これらの要素の図示および説明は省略する。
また、図１では、第１の接続部１４は洗浄部１１と第１の形成部１２との間のみを連結し、第２の接続部１５は第１の形成部１２と第２の形成部１３との間のみを連結する形状を示したが、特にこれに限定されない。たとえば第１および第２の接続部１４、１５として、たとえば大気を遮断したチャンバを用い、このチャンバ内に洗浄部１１、第１の形成部１２および第２の形成部１３が配置されていてもよい。
続いて、図１〜図９を参照して、本実施の形態におけるＳｉＣ半導体装置の製造方法について説明する。なお、図２は、本発明の実施の形態におけるＳｉＣ半導体装置の製造方法を示すフローチャートである。図３〜図８は、本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。図９は、本発明の実施の形態において製造されるＳｉＣ半導体装置を概略的に示す断面図である。本実施の形態では、図１に示すＳｉＣ半導体装置の製造装置１０を用いて、ＳｉＣ半導体装置として図９に示すＭＯＳＦＥＴ１０１を製造する方法を説明する。
まず、図２および図３に示すように、ＳｉＣ基板２を準備する（ステップＳ１）。ＳｉＣ基板２は、特に限定されないが、たとえば以下の方法により準備することができる。
具体的には、たとえば、昇華法、ＣＶＤ法などの気相成長法、液相成長法などにより成長されたＳｉＣインゴットを準備する。その後、ＳｉＣインゴットから表面を有するＳｉＣ基板を切り出す。切り出す方法は特に限定されず、ＳｉＣインゴットからスライスなどによりＳｉＣ基板を切り出す。
次いで、切り出したＳｉＣ基板の表面を研磨する。研磨する面は、表面のみでもよく、表面と反対側の裏面をさらに研磨してもよい。研磨する方法は特に限定されないが、表面を平坦にするとともに、傷などのダメージを低減するために、たとえばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）を採用することができる。ＣＭＰでは、研磨剤としてコロイダルシリカ、固定剤として接着剤、ワックスなどを用いる。なお、ＣＭＰと併せて、あるいは代わりに、電界研磨法、化学研磨法、機械研磨法などの他の研磨をさらに行なってもよい。また研磨を省略してもよい。
その後、ＳｉＣ基板の表面を洗浄する。洗浄する方法は特に限定されないが、たとえば、熱酸化などにより酸化膜を形成した後に、その酸化膜を熱分解、熱エッチングなどにより除去することによる洗浄を採用することができる。なおＳｉＣ基板の洗浄は省略してもよい。
これにより、図３に示すＳｉＣ基板２を準備することができる。このようなＳｉＣ基板２として、たとえば導電型がｎ型であり、抵抗が０．０２Ωｃｍの基板を用いる。
次に、図２および図３に示すように、ＳｉＣ基板２上に、気相成長法、液相成長法などにより、エピタキシャル層を形成する（ステップＳ２）。本実施の形態では、たとえば以下のようにエピタキシャル層を形成する。
まず、図３に示すように、ＳｉＣ基板２上に、バッファ層１２１を形成する。バッファ層１２１は、たとえば導電型がｎ型のＳｉＣからなり、たとえば厚さが０．５μｍのエピタキシャル層である。またバッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。その後、バッファ層１２１上にドリフト層１２２を形成する。ドリフト層１２２として、気相成長法、液相成長法などにより、導電型がｎ型のＳｉＣからなる層を形成する。ドリフト層１２２の厚さは、たとえば１０μｍである。またドリフト層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3である。
次に、エピタキシャル層に不純物を注入する（ステップＳ３）。本実施の形態では、図４に示すｐボディ領域１２３と、ｎ+ソース領域１２４と、ｐ+領域１２５とを、以下のように形成する。まず導電型がｐ型の不純物をドリフト層１２２の一部に選択的に注入することで、ボディ領域１２３を形成する。その後、ｎ型の導電性不純物を所定の領域に選択的に注入することによってソース領域１２４を形成し、また導電型がｐ型の導電性不純物を所定の領域に選択的に注入することによってｐ+領域１２５を形成する。なお導電性不純物の選択的な注入は、たとえば酸化膜からなるマスクを用いて行なわれ、注入後に除去される。
上記のイオン注入工程（ステップＳ３）において、各注入プロファイルは、後述するステップＳ４における洗浄によって除去する厚みを考慮する。つまり、洗浄するステップＳ４においてエピタキシャル層の第１の表面を除去したときに、上記不純物拡散領域が所望の配置になるように、イオン注入を制御する。
このようなイオン注入するステップＳ３の後、活性化アニール処理が行なわれてもよい。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行なわれる。
これらの工程（ステップＳ１〜Ｓ３）により、図４に示すように、ＳｉＣ基板２と、ＳｉＣ基板２上に形成され、かつ少なくとも一部に不純物が注入された第１の表面１２０ａを含むエピタキシャル層１２０とを備えたエピタキシャルウエハ１００を準備することができる。本実施の形態では、エピタキシャル層１２０の第１の表面１２０ａは、不純物の種類および濃度の少なくとも一方が異なる領域を有する。
次に、図２、図４および図５に示すように、エピタキシャルウエハ１００の第１の表面１２０ａを洗浄することにより、第２の表面１２０ｂを形成する（ステップＳ４）。洗浄する方法は、特に限定されないが、たとえば水素ガスを含むガスを用いてドライエッチング（Ｈエッチング）する方法、酸化膜を形成し、かつこの酸化膜を除去する方法などを採用することができ、Ｈエッチングを採用することが好ましい。
Ｈエッチングによる洗浄は、エピタキシャル層１２０の第１の表面１２０ａが水素ガスによりドライエッチングされて、第１の表面１２０ａに付着している不純物、パーティクルなどを第１の表面１２０ａと共に除去する。エピタキシャルウエハ１００において、第１の表面１２０ａを除去することによって図５に示す清浄な第２の表面１２０ｂを形成することができる。
Ｈエッチングは、１３００℃以上１６５０℃以下の温度範囲で行なうことが好ましい。Ｈエッチングを１３００℃以上の温度で行なうことにより、エッチングレートを高めることができ、１６５０℃以下の温度で行なうことにより、エッチングレートが高くなりすぎることを抑制できるので、エッチング量を容易に制御できる。したがって、Ｈエッチングの温度条件を１３００℃以上１６５０℃以下に調整することによって、好適なエッチングレートに制御できるので、精度を高めて第１の表面１２０ａをＨエッチングすることができるため、製造するＳｉＣ半導体装置としてのＭＯＳＥＴ１０１（図９参照）の品質をより高めることができる。このような温度設定は、たとえば、Ｈエッチング装置内に配置されたエピタキシャルウエハ１００を１３００℃以上１６５０℃以下に加熱する、１３００℃以上１６５０℃以下のエッチング用のガス（以下、「エッチングガス」ともいう）を製造装置１０の洗浄部１１内に導入する、または製造装置１０の洗浄部１１内を１３００℃以上１６５０℃以下に保持することで可能となる。なお、これらを組み合わせても良い。
また、Ｈエッチング時の水素ガスの流量は特に制限されないが、数百ｓｌｍ(standard liter per minute)程度であることが好ましい。Ｈエッチング時の圧力は数十ｈＰａ〜数百ｈＰａ程度であることが好ましい。この場合、好ましい速度でＨエッチングを行なうことが可能となる。
また、エッチングガスとして、水素ガスのみを用いてもよく、水素ガスと他のガスとの混合ガスを用いてもよい。特に、水素ガスに塩化水素（ＨＣｌ）ガスを混合した混合ガスを用いることが好ましい。このような混合ガスを用いることによって、エッチングレートを大きくすることができる。混合ガス中の塩化水素ガスの含有率が高すぎると、エッチングレートが大きくなりすぎ、エッチングの制御が困難となるため、混合ガス中の塩化水素ガスの含有率は１０％以下であることが好ましく、塩化水素ガスと水素ガスとからなる混合ガス中の塩化水素ガスの含有率（塩化水素ガス／（塩化水素ガス＋水素ガス）×１００）が１０％以下であることがより好ましい。
また、水素ガスに炭化水素ガスを混合した混合ガスを用いてもよい。このような混合ガスを用いることによって、エピタキシャルウエハ１００の表面モフォロジーを良好にしながらエッチングすることができ、表面状態の良好な第２の表面１２０ｂを形成することができる。炭化水素としては、アルカン、アルケンなどの低級炭化水素を用いることができ、たとえば、アセチレン（Ｃ2Ｈ2）やプロパン（Ｃ3Ｈ8）などを用いることができる。このような炭化水素ガスは、Ｓｉの液滴が生じるのを抑える効果を効果的に発揮するために、１０００ｐｐｍ以下で混合させることが好ましい。また、水素ガス、塩化水素ガス、および炭化水素ガスを混合した混合したガスをエッチングガスとしてもよい。
Ｈエッチングを行なう場合には、図１に示す製造装置１０を用いることにより、第２の表面１２０ｂを形成する工程（ステップＳ４）の後に、液相を用いた洗浄をせずに、後述するＳｉ元素を含む膜１２８を形成するステップＳ５を実施することができる。これにより、液相を用いた洗浄に起因する不純物（特に重金属イオン、アルカリイオン）の付着を抑制できる。なお、液相を用いた洗浄とは、ＳｉＣ半導体としてのエピタキシャルウエハを液相中で洗浄することを意味し、意図しない気相成分を含んでいてもよい。
酸化膜を形成し、かつこの酸化膜を除去する方法は、第１の表面１２０ａに酸化膜を形成することにより、第１の表面１２０ａに付着していた不純物、パーティクルなどを酸化膜に取り込み、この酸化膜を除去することにより、第１の表面１２０ａに付着していた不純物、パーティクルなどを除去することができる。これにより、清浄な第２の表面１２０ｂを形成することができる。
第１の表面１２０ａを酸化する方法は特に限定されないが、たとえばＯを含む溶液、Ｏガスを含む雰囲気での熱酸化、Ｏプラズマなどを用いることができる。
Ｏを含む溶液は、たとえばオゾン水が挙げられる。ＳｉＣが安定した化合物であることを考慮すると、たとえば３０ｐｐｍ以上の濃度を有するオゾン水を用いることが好ましい。この場合、オゾンの分解を抑制できるとともに、エピタキシャルウエハ１００の第１の表面１２０ａとオゾンとの反応速度を高めることができるので、第１の表面１２０ａに酸化膜を容易に形成することができる。
また、Ｏガスを含む雰囲気での熱酸化は、ＳｉＣが安定した化合物であることを考慮すると、たとえば７００℃以上の温度のドライ雰囲気で行なうことが好ましい。なお、ドライ雰囲気とは、気相中で酸化膜を形成することを意味し、意図しない液相成分を含んでいてもよい。
また、Ｏプラズマとは、Ｏ元素を含むガスから生成されるプラズマを意味し、たとえばＯガスをプラズマ発生装置に供給することにより発生させることができる。「Ｏプラズマにより酸化膜を形成する」とは、Ｏ元素を含むガスを用いたプラズマにより酸化膜を形成することを意味する。言い換えると、Ｏ元素を含むガスから生成されるプラズマによって処理されることにより、酸化膜を形成することを意味する。
第１の表面１２０ａに形成した酸化膜を除去する方法は特に限定されないが、たとえばウエットエッチング、ドライエッチング、熱分解、Ｆプラズマなどを用いることができる。
ウエットエッチングは、たとえばＨＦ、ＮＨ4Ｆ（フッ化アンモニウム）などの溶液を用いて酸化膜を除去する。
ドライエッチングは、１０００℃以上ＳｉＣの昇華温度以下で、水素ガスおよび塩化水素ガスの少なくとも一方のガスを用いて、酸化膜を除去することが好ましい。１０００℃以上の水素ガスおよび塩化水素ガスは、酸化膜を還元する効果が高い。酸化膜がＳｉＯxの場合、水素ガスはＳｉＯxをＨ2ＯとＳｉＨyとに分解し、塩化水素ガスはＳｉＯxをＨ2ＯとＳｉＣｌzとに分解する。ＳｉＣの昇華温度以下にすることで、エピタキシャルウエハ１００の劣化を抑制できる。また、ドライエッチングは、反応を促進できる観点から、減圧下で行なうことが好ましい。
熱分解は、Ｏを含まない雰囲気で１２００℃以上ＳｉＣの昇華温度以下で、酸化膜を熱分解することが好ましい。１２００℃以上のＯを含まない雰囲気でエピタキシャルウエハ１００の第１の表面１２０ａに形成された酸化膜を加熱すると、酸化膜を容易に熱分解することができる。ＳｉＣの昇華温度以下にすることで、エピタキシャルウエハ１００の劣化を抑制できる。また、熱分解は、反応を促進できる観点から、減圧下で行なうことが好ましい。
Ｆプラズマとは、Ｆ元素を含むガスから生成されるプラズマを意味し、たとえば四フッ化炭素（ＣＦ4）、三フッ化メタン（ＣＨＦ3）、フロン（Ｃ2Ｆ6）、六フッ化硫黄(ＳＦ6)、三フッ化窒素(ＮＦ3)、二フッ化キセノン(ＸｅＦ2)、フッ素(Ｆ2)、および三フッ化塩素(ＣｌＦ3)の単独ガスあるいは混合ガスをプラズマ発生装置に供給することにより発生させることができる。「Ｆプラズマにより酸化膜を除去する」とは、Ｆ元素を含むガスを用いたプラズマにより酸化膜を除去することを意味する。言い換えると、Ｆ元素を含むガスから生成されるプラズマによって処理されることにより、酸化膜を除去することを意味する。
このステップＳ４において、第１の表面１２０ａに付着した不純物、パーティクルを除去するという観点からは、Ｈエッチングによる洗浄の場合のエッチング深さ（第１の表面１２０ａからＳｉＣ基板２に向けた方向のエッチング量）、および、酸化膜の形成および除去による洗浄の場合に形成する酸化膜の厚み（第１の表面１２０ａからＳｉＣ基板２に向けた方向の厚み）は、たとえば１分子層以上１０ｎｍ以下である。これにより、第１の表面１２０ａに付着している不純物、パーティクルなどを除去して、清浄化された第２の表面１２０ｂを形成することができる。
エピタキシャルウエハ１００にイオン注入や活性化アニール処理などにより第１の表面１２０ａがダメージを受けた場合には、第１の表面１２０ａに形成されたダメージ層を除去することが好ましい。この観点からは、Ｈエッチングによる洗浄の場合のエッチング深さ、および、酸化膜の形成（犠牲酸化膜形成工程）および除去（犠牲酸化膜除去工程）による洗浄の場合の酸化膜（犠牲酸化膜）の厚みは、たとえば１０ｎｍより大きく５００ｎｍ以下である。これにより、第１の表面１２０ａに付着している不純物、パーティクルなどを除去するとともに、荒れた領域を除去することができるため、表面特性の良好な第２の表面１２０ｂを形成することができる。
次に、図１を参照して、洗浄部１１で第２の表面１２０ｂを形成したエピタキシャルウエハ１００を、第１の形成部１２へ搬送する。このとき、エピタキシャルウエハ１００は大気が遮断された雰囲気である第１の接続部１４内で搬送される。言い換えると、第２の表面１２０ｂを形成するステップＳ４とＳｉ元素を含む膜１２８を形成するステップＳ５との間では、エピタキシャルウエハ１００は、大気が遮断された雰囲気内に配置される。これにより、清浄化された第２の表面１２０ｂが形成された後に、第２の表面１２０ｂに大気に含まれる不純物が付着することを抑制できる。
次に、図２および図６に示すように、エピタキシャルウエハ１００の洗浄後の第２の表面１２０ｂ上にＳｉ元素を含む膜１２８を形成する（ステップＳ５）。第２の表面１２０ｂは清浄化されているため、この上に形成する膜１２８の清浄度を向上することができる。また、膜１２８は第２の表面１２０ｂ上に形成するので、第２の表面１２０ｂに形成された不純物の種類、濃度などの影響を低減できるので、品質の均一性を向上した膜１２８を形成することができる。
第２の表面１２０ｂ上にＳｉ元素を含む膜１２８を形成する方法は特に限定されず、たとえば公知のエピタキシャル成長法を用いることができ、ＣＶＤ法を用いることが好ましい。ＣＶＤ法を用いる場合、第２の表面１２０ｂの上から膜１２８を積むので、下地であるエピタキシャルウエハ１００の第２の表面１２０ｂにおける不純物の種類、濃度などのドーピングされた状態の影響をより低減できる。
このステップＳ５において、膜１２８としては、Ｓｉ膜またはＳｉＣ膜を形成することが好ましい。Ｓｉ膜は、たとえばＳｉを主成分とし、残部が不可避的不純物からなる。ＳｉＣ膜は、たとえばＳｉＣを主成分とし、残部が不可避的不純物からなる。膜１２８として、Ｓｉ膜を形成する場合には、エピタキシャルウエハ１００とゲート酸化膜１２６との界面およびゲート酸化膜１２６中にＣが存在することを抑制できるので、製造するＭＯＳＦＥＴ１０１（図９）の品質をより高めることができる。膜１２８がＳｉＣである場合、下地のエピタキシャル層１２０と形成する膜１２８との結晶が同じである（つまり、エピタキシャル層１２０と膜１２８の格子定数が同じである）ため、膜１２８を容易に形成することができる。
このステップＳ５では、後述するステップＳ６において形成するゲート酸化膜１２６（図７参照）の厚みを決定し、膜１２８をすべて酸化したとき（膜１２８下のエピタキシャル層１２０を酸化させずに）に、決定したゲート酸化膜１２６の厚みになるように、膜１２８の厚みを制御することが好ましい。つまり、膜１２８をすべて酸化してなるゲート酸化膜１２６の厚みに応じて、形成する膜１２８の厚みを決定することが好ましい。膜１２８が酸化されてゲート酸化膜１２６となる際に、Ｏを取り込むことによる膜厚の増加が生じることを考慮して、膜１２８の厚みを計算などにより制御することで実現可能である。
このような膜１２８の厚みとして、たとえば膜１２８がＳｉ膜の場合、膜１２８の厚みは、形成するゲート酸化膜１２６（図７参照）の厚みの０．４４倍程度である。つまり、このステップＳ５では、ステップＳ６で形成するゲート酸化膜１２６の厚みに対して０．４４倍程度の厚みを有するＳｉ膜を膜１２８として形成する。このように膜１２８の厚みを設計することによって、膜１２８が酸化されてゲート酸化膜となる際にＯを取り込むことによる膜厚の増加が生じても、ゲート酸化膜１２６の厚みを設計の厚みとすることができる。
次に、図１を参照して、第１の形成部１２でＳｉ元素を含む膜１２８を形成したエピタキシャルウエハ１００を、第２の形成部１３へ搬送する。このとき、エピタキシャルウエハ１００は大気が遮断された雰囲気である第２の接続部１５内で搬送される。言い換えると、膜１２８を形成するステップＳ５とゲート酸化膜１２６を形成するステップＳ６との間では、エピタキシャルウエハ１００は、大気が遮断された雰囲気内に配置される。これにより、大気に含まれる不純物が膜１２８に付着することを抑制できる。
図２および図７に示すように、膜１２８を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜としてのゲート酸化膜１２６を形成する（ステップＳ６）。ゲート酸化膜１２６は、酸化珪素（ＳｉＯx）である。
膜１２８を酸化する方法は特に限定されないが、たとえばドライ酸化、ウエット酸化などの酸素元素を含む雰囲気で行ない、ドライ酸化であることが好ましい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。このような酸化は、たとえば膜１２８を形成するステップＳ５の後に、酸化炉に投入し、加熱温度および加熱時間を調整することによって可能となる。
このステップＳ６では、ステップＳ５で形成した膜１２８をすべて酸化することでゲート酸化膜１２６を形成することが好ましい。これにより、残留する膜１２８を低減することができる。また、ステップＳ６では、ステップＳ５で形成した膜１２８のみを酸化することで（エピタキシャルウエハ１００を酸化させずに）ゲート酸化膜１２６を形成することがより好ましい。この場合、ステップＳ３でイオン注入されたエピタキシャルウエハ１００の不純物を含まないようにゲート酸化膜１２６を形成することができるので、ゲート酸化膜１２６の品質を高めることができる。また、エピタキシャル層１２０のイオン注入プロファイルへの影響を低減することができる。
次に、図２に示すように、ゲート酸化膜１２６をアニール処理する（ステップＳ７）。このステップＳ７では、たとえば、ゲート酸化膜１２６に対して、窒化処理および不活性ガスアニール処理の少なくとも一方を行なうことができる。
窒化処理は、窒素元素を含む雰囲気で熱処理する。窒化処理としては、たとえば、一酸化窒素（ＮＯ）雰囲気中または二窒化酸素（Ｎ2Ｏ）雰囲気中、加熱温度１２００℃で１２０分間のアニールを行なうことができる。これにより、エピタキシャル層１２０とゲート酸化膜１２６との界面を含む領域に、当該領域に隣接する領域に比べて窒素濃度の高い高窒素濃度領域（図示せず）が形成される。
不活性ガスアニール処理は、不活性ガスを含む雰囲気で熱処理する。不活性ガスアニール処理としては、たとえば、アルゴン（Ａｒ）などの不活性ガス雰囲気中、加熱温度１１００℃で６０分間のアニールを行なうことができる。
上記窒化処理および不活性ガスアニール処理を行なった場合、ＭＯＳＦＥＴ１０１において、高いチャネル移動度の再現性を向上することができる。なお、窒化処理および不活性ガスアニール処理のいずれかのみを行なってもよく、ステップＳ７は省略されてもよい。窒化処理および不活性ガスアニール処理を行なう場合には、窒化処理の後に、不活性ガスアニール処理を行なうことが好ましい。
このアニール処理（ステップＳ７）の後、さらに、有機洗浄、酸洗浄、ＲＣＡ洗浄などの表面洗浄化を行ってもよい。
次に、図２、図８および図９に示すように、ゲート酸化膜１２６が形成されたエピタキシャルウエハに対して、電極を形成する（ステップＳ８）。
具体的には、まず、図８に示すソース電極１１１を、以下のように形成する。具体的には、ゲート酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、ゲート酸化膜１２６のうちｎ+ソース領域１２４およびｐ+領域１２５上に位置する部分をエッチングにより除去する。これによりゲート酸化膜１２６に開口部を形成する。たとえば蒸着法により、この開口部においてｎ+ソース領域１２４およびｐ+領域１２５の各々と接触するように導電体膜を形成する。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
その後、図９に示すように、たとえば蒸着法により、ソース電極１１１上に上部ソース電極１２７を形成する。また、たとえば蒸着法により、ＳｉＣ基板２の裏面上にドレイン電極１１２を形成する。
またゲート電極１１０をたとえば以下のように形成する。予めゲート酸化膜１２６上の領域に位置する開口パターンを有するレジスト膜を形成し、当該レジスト膜の全面を覆うようにゲート電極を構成する導電体膜を形成する。そして、レジスト膜を除去することによって、ゲート電極となるべき導電体膜の部分以外の導電体膜を除去（リフトオフ）する。この結果、図９に示すように、ゲート酸化膜１２６上にゲート電極１１０を形成することができる。
なお、ステップＳ３後に必要に応じて、薬液を用いたウエット洗浄工程、純水リンス工程、乾燥工程などを追加して実施してもよい。薬液は、たとえば硫酸と過酸化水素水とを含むＳＰＭが挙げられる。ステップＳ４前にＳＰＭで洗浄する場合には有機物を除去することもできる。また、ステップＳ４前にＲＣＡ洗浄などを行なってもよい。
以上説明したように、本実施の形態におけるＳｉＣ半導体装置の一例であるＭＯＳＦＥＴ１０１の製造方法は、少なくとも一部に不純物が注入された第１の表面１２０ａを含むＳｉＣ半導体としてのエピタキシャルウエハ１００を準備する工程（ステップＳ１〜Ｓ３）と、エピタキシャルウエハ１００の第１の表面１２０ａを洗浄することにより、第２の表面１２０ｂを形成する工程（ステップＳ４）と、第２の表面１２０ｂ上にＳｉ元素を含む膜１２８を形成する工程（ステップＳ５）と、Ｓｉ元素を含む膜１２８を酸化することにより、ＳｉＣ半導体装置としてのＭＯＳＦＥＴ１０１を構成する酸化膜としてのゲート酸化膜１２６を形成する工程（ステップＳ７）とを備えている。
本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法によれば、エピタキシャルウエハ１００の第２の表面１２０ｂ上にＳｉ元素を含む膜１２８を形成するので、第２の表面１２０ｂが異なるドーピング濃度および異なる種類のドーパントの領域を有していても、Ｓｉ元素を含む膜１２８の膜質について第２の表面１２０ｂの影響を低減できる。つまり、イオン注入の有無、不純物のドープ量、種類などにより第２の表面１２０ｂの状態が均一でない場合であっても、膜１２８の品質が第２の表面１２０ｂに依存されにくい。このため、Ｓｉ元素を含む膜１２８の膜質の均一化を高めることができる。膜質の均一化を高めたＳｉ元素を含む膜１２８を酸化すると、Ｓｉ元素を含む膜１２８の面内の各位置において、深さ方向の酸化レートのばらつきおよび膜質のばらつきを低減できる。つまり、Ｓｉ元素を含む膜１２８を形成せずにエピタキシャルウエハ１００の第２の表面１２０ｂを直接熱酸化した場合と比べて、本実施の形態の製造方法は酸化されやすい領域と酸化されにくい領域との差を低減できる。このため、ゲート酸化膜１２６の品質を向上することができる。
またエピタキシャルウエハ１００の第１の表面１２０ａを洗浄して形成される第２の表面１２０ｂ上に、Ｓｉ元素を含む膜１２８を形成するので、膜１２８の清浄化を高めることもできる。このため、この膜１２８上に形成するゲート酸化膜１２６の清浄化も高めることができる。詳細には、エピタキシャルウエハ１００とゲート酸化膜１２６との界面に存在する不純物、パーティクルなどを低減できる。また、ゲート酸化膜１２６中に存在する不純物、パーティクルなども低減することができ、ゲート酸化膜１２６の膜質も向上できる。したがって、このゲート酸化膜１２６を有するＭＯＳＦＥＴ１０２の逆方向電圧印加時の耐圧を向上できるとともに、順方向電圧印加時の動作の安定性および長期信頼性を向上することができる。
よって、清浄な第２の表面１２０ｂ上に、均一なＳｉを含む膜１２８を形成し、この膜１２８を酸化することで、膜質が均一で、かつ清浄なゲート酸化膜１２６を形成できるので、性能を向上できるＭＯＳＦＥＴ１０１を製造することができる。
本実施の形態におけるＳｉＣ半導体装置の一例であるＭＯＳＦＥＴ１０１の製造方法において好ましくは、洗浄するステップＳ４において水素ガスを含むガスを用いてドライエッチングする。
ステップＳ４においてエピタキシャルウエハ１００の第１の表面１２０ａをＨエッチングすることによって、第１の表面１２０ａを除去することができる。第１の表面１２０ａに付着していた不純物、パーティクルなどを第１の表面１２０ａと共に除去することにより、第２の表面１２０ｂをより清浄化を高めて形成することができる。さらに、Ｓｉではダメージが生じるＨエッチングを用いても、ＳｉＣは安定な化合物であるので、エピタキシャルウエハ１００のダメージは少ない。このため、表面特性が良好な第２の表面１２０ｂを形成することができる。したがって、品質をより向上したＳｉＣ半導体装置を製造することができる。
本実施の形態におけるＳｉＣ半導体装置の一例であるＭＯＳＦＥＴ１０１の製造方法において好ましくは、洗浄する工程（ステップＳ４）ではＨエッチングを行ない、第２の表面１２０ｂを形成する工程（ステップＳ４）後に、液相を用いた洗浄をせずに、膜１２８を形成する工程（ステップＳ５）を実施する。
本発明者は、鋭意検討を重ねたところ、液相を用いてエピタキシャルウエハ１００を洗浄した場合、エピタキシャルウエハ１００の洗浄が不十分であるだけでなく、かえって液相に起因した不純物を付着させてしまうことを見い出した。このため、第２の表面１２０ｂを形成した後に、液相を用いた洗浄をせずに、膜１２８を形成することによって、液相を用いた洗浄に起因するアルカリイオン、重金属イオンなどの不純物の付着を防ぐことができる。アルカリイオン、重金属イオンなどを低減することで、より高品質なＭＯＳＦＥＴ１０１を製造することができる。
さらに、上記特許文献１に開示の犠牲酸化および犠牲酸化膜除去工程において液相を用いた場合には、１５時間程度の洗浄時間が必要とされていたが、液相を用いた洗浄を含まないＨエッチングでは、４時間程度でエピタキシャルウエハ１００の第１の表面１２０ａを清浄化することができる。したがって、本実施の形態に係るＳｉＣ半導体装置の製造方法において、Ｈエッチングによる洗浄（ステップＳ２）と膜１２８の形成（ステップＳ５）との間に、液相を用いた洗浄や、犠牲酸化および犠牲酸化膜除去を行なわないことによって、ＳｉＣ半導体装置の製造時間を短縮することができる。
なお、「第２の表面１２０ｂを形成する工程（ステップＳ４）の後に、液相を用いた洗浄をせずに、Ｓｉ元素を含む膜１２８を形成する工程（ステップＳ５）を実施する」とは、ステップＳ４とステップＳ５との間に液相を用いた洗浄を含まないことを意味し、ステップＳ４とステップＳ５との間とが断続的に行なわれても（時間が経過していても）よい。また、ステップＳ４とステップＳ５とを連続して行なってもよい。
本実施の形態では、ＳｉＣ半導体装置としてＭＯＳＦＥＴの製造方法を例に挙げて説明したが、本発明は、少なくとも一部に不純物が注入された第１の表面１２０ａを含むＳｉＣエピタキシャルウエハを洗浄し、第１の表面１２０ａを洗浄することで得られる第２の表面１２０ｂに形成されるＳｉ元素を含む膜１２８を酸化して得られる酸化膜を構成として備える（ＳｉＣ半導体装置として残る酸化膜を備える）ＳｉＣ半導体装置の製造方法に適用できる。本発明は、たとえばＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの絶縁ゲート型電界効果部を有するＳｉＣ半導体装置や、ＪＦＥＴ（Junction Field-Effect Transistor：接合電界効果トランジスタ）などの酸化膜を備えたＳｉＣ半導体装置全般に適用できる。
本実施例では、ＳｉＣ半導体として、図１０に示すエピタキシャルウエハ１３０を用い、エピタキシャルウエハ１３０の第１の表面１３０ａをＨエッチングして清浄化することの効果について調べた。なお、図１０は、実施例における試料１〜３で用いるエピタキシャルウエハを概略的に示す断面図である。
（試料１）
具体的には、まず、ＳｉＣ基板２として、４Ｈ−ＳｉＣ基板を準備した（ステップＳ１）。次に、エピタキシャル層１２０を構成する層として、１０μｍの厚みを有し、１×１０16ｃｍ-3の不純物濃度を有するｎ型ＳｉＣ層１３１をＣＶＤ法により成長した（ステップＳ２）。
次に、ＳｉＯ2をマスクとして用いて、アルミニウム（Ａｌ）をｐ型不純物として２×１０16ｃｍ-3の導電性不純物濃度を有するｐボディ領域１２３を形成し、さらに、リン（Ｐ）をｎ型不純物として１×１０19ｃｍ-3の導電性不純物濃度を有するｎ+ソース領域１２４を形成した。また、Ａｌをｐ型不純物として１×１０19ｃｍ-3の導電性不純物濃度を有するｐ+領域１２５を形成した（ステップＳ３）。なお、各々のイオン注入をした後には、マスクを除去した。
次に、活性化アニール処理を行なった。この活性化アニール処理としては、Ａｒガスを雰囲気ガスとして用いて、加熱温度１７００〜１８００℃、加熱時間３０分の条件とした。これにより、少なくとも一部に不純物が注入された第１の表面１３０ａを有するエピタキシャルウエハ１３０を準備した。
次に、準備されたエピタキシャルウエハ１００の第１の表面１３０ａをＨエッチングによって除去した（ステップＳ４）。具体的には、エピタキシャルウエハ１３０を反応炉内に収容し、エピタキシャルウエハ１３０を１３００℃以上１６５０℃以下に制御された載置台で加熱しながら、第１の表面１３０ａをＨエッチングした。Ｈエッチングの条件は、反応炉内に導入される水素ガスの流量が５０〜２００ｓｌｍであり、炉内圧力が２０〜１５０ｈＰａであり、反応時間は１時間とした。
（試料２）
試料２は、基本的には試料１と同様であったが、ステップＳ２のＨエッチングを行なわなかった点において異なっていた。すなわち、試料２では、ステップＳ１〜３で準備したエピタキシャルウエハ１３０に対しては、洗浄処理を行なわなかった。
（試料３）
試料３は基本的には試料１と同様であったが、ステップＳ２において、Ｈエッチングのかわりに液相を用いてエピタキシャルウエハ１３０の第１の表面１３０ａを洗浄した点において異なっていた。液相として、硫酸：過酸化水素水を５：１の体積比で混合した混合溶液１と、アンモニア水：過酸化水素水：純水を１：１：５の体積した混合溶液２と、塩化水素（ＨＣｌ）：過酸化水素（Ｈ2Ｏ2）：純水を１：１：６の体積比で混合した混合溶液３と、１０％のフッ化水素（ＨＦ）溶液とを用いた。すなわち、試料３では、準備したエピタキシャルウエハ１３０を混合溶液１に０．５時間浸漬した後、混合溶液２に１０分間浸漬し、ＨＦ溶液に１０分時間浸漬し、混合溶液３に１０分間浸漬し、混合溶液２に１０分間浸漬し、ＨＦ溶液に１０分間浸漬して、薬液洗浄を行なった。なお、薬液洗浄後のエピタキシャルウエハ１３０は、ＡｒガンまたはＮ２ガンを用いて、ＡｒガスまたはＮ２ガスでブローすることよって乾燥させた。
（表面の不純物の測定）
試料１〜３のエピタキシャルウエハ１３０の表面を、ＴＸＲＦ（全反射蛍光Ｘ線分析法）に供した。なお、ＴＸＲＦにおいて、励起源としてＷ（タングステン）−Ｌβ線を用いた。
ＴＸＲＦによって試料１〜３のエピタキシャルウエハ１３０の表面について不純物を測定した。試料１におけるＨエッチング後のエピタキシャルウエハ１３０の表面は、Ｈエッチングを行なわなかった試料１の表面と比較して、不純物が低減されていた。したがって、Ｈエッチング後のエピタキシャルウエハ１３０にＳｉ元素を含む膜を形成して、この膜を酸化させることによりＳｉＣ半導体装置を構成する酸化膜を形成することで、品質を向上したＳｉＣ半導体装置を製造できることがわかる。
また、試料３における液相を用いて洗浄した後のエピタキシャルウエハ１３０の表面は、試料２よりも不純物がさらに多くなっていることがわかった。この結果を図１１および図１２に示す。
図１１は、試料２のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルであり、図１２は、試料３の洗浄後のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルである。図１１および図１２において、横軸はエネルギー強度を、縦軸はスペクトル強度を示しており、ピークの高さが大きいほど、その元素が多く検出されたことになる。また、たとえば、図１１中に記載されている「Ｃｌ、Ｋａ」とは、Ｃｌ−Ｋα線が検出されたことを示し、他の記載も同様である。また、エネルギー強度が９．６７ｅＶ付近のピークは励起線源であるＷ−Ｌβ線のピークである。
図１１および図１２を比較すると、試料２において、塩素（Ｃｌ）元素のみが検出されているのに対し、試料２では、Ｃｌ元素、カルシウム（Ｃａ）元素、ニッケル（Ｎｉ）元素および鉄（Ｆｅ）元素が検出された。これにより、エピタキシャルウエハ１３０の表面を液相を用いて洗浄した場合、表面が清浄化されないだけでなく、逆に不純物が付着してしまうことがわかった。
したがって、試料１におけるＨエッチング後のエピタキシャルウエハ１３０を液相を用いた洗浄をせずに、Ｓｉ元素を含む膜を形成して、この膜を酸化させて酸化膜を形成し、この酸化膜を構成として備える半導体装置を製造すると、より品質を向上してＳｉＣ半導体装置を製造できることがわかった。
以上のように本発明の実施の形態および実施例について説明を行なったが、各実施の形態および実施例の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
２ ＳｉＣ基板、１０ 製造装置、１１ 洗浄部、１２ 第１の形成部、１３ 第２の形成部、１４ 第１の接続部、１５ 第２の接続部、１００，１３０ エピタキシャルウエハ、１２０ａ，１３０ａ 第１の表面、１２０ｂ 第２の表面、１０１ ＭＯＳＦＥＴ、１１０ ゲート電極、１１１，１２７ ソース電極、１１２ ドレイン電極、１２０ エピタキシャル層、１２１ バッファ層、１２２ ドリフト層、１２３ ボディ領域、１２４ ソース領域、１２５ ｐ+領域、１２６ ゲート酸化膜、１２８ 膜、１３１ ＳｉＣ層。

Claims (4)

  1. 炭化珪素半導体装置を製造する方法であって、
    少なくとも一部に不純物が注入された第１の表面を含む炭化珪素半導体を準備する工程と、
    前記炭化珪素半導体の前記第１の表面を洗浄することにより、第２の表面を形成する工程と、
    前記第２の表面上に珪素元素を含む膜を形成する工程と、
    前記珪素元素を含む膜を酸化することにより、前記炭化珪素半導体装置を構成する酸化膜を形成する工程とを備えた、炭化珪素半導体装置の製造方法。
  2. 前記珪素元素を含む膜が炭化珪素である、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記珪素元素を含む膜が珪素である、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 前記珪素元素を含む膜を形成する工程は、
    前記炭化珪素半導体装置を構成する前記酸化膜の厚みを決定する工程と、
    前記珪素元素を含む膜をすべて酸化したときに、決定した前記酸化膜の厚みになるように、前記珪素元素を含む膜の厚みを制御する工程とを含む、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
JP2010136872A 2010-06-16 2010-06-16 炭化珪素半導体装置の製造方法 Pending JP2012004275A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2010136872A JP2012004275A (ja) 2010-06-16 2010-06-16 炭化珪素半導体装置の製造方法
PCT/JP2011/054333 WO2011158534A1 (ja) 2010-06-16 2011-02-25 炭化珪素半導体装置の製造方法
CA2781167A CA2781167A1 (en) 2010-06-16 2011-02-25 Method for manufacturing silicon carbide semiconductor device
EP14190629.7A EP2835819A3 (en) 2010-06-16 2011-02-25 Silicon carbide semiconductor device manufacturing method
CN2011800045863A CN102934210A (zh) 2010-06-16 2011-02-25 用于制造碳化硅半导体器件的方法
KR1020127011250A KR20130083821A (ko) 2010-06-16 2011-02-25 탄화규소 반도체 장치의 제조 방법
US13/502,991 US8642476B2 (en) 2010-06-16 2011-02-25 Method for manufacturing silicon carbide semiconductor device
EP11795442.0A EP2584595B1 (en) 2010-06-16 2011-02-25 Silicon carbide semiconductor device manufacturing method
TW100112514A TW201203385A (en) 2010-06-16 2011-04-11 Silicon carbide semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010136872A JP2012004275A (ja) 2010-06-16 2010-06-16 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012004275A true JP2012004275A (ja) 2012-01-05
JP2012004275A5 JP2012004275A5 (ja) 2013-04-04

Family

ID=45347946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010136872A Pending JP2012004275A (ja) 2010-06-16 2010-06-16 炭化珪素半導体装置の製造方法

Country Status (8)

Country Link
US (1) US8642476B2 (ja)
EP (2) EP2584595B1 (ja)
JP (1) JP2012004275A (ja)
KR (1) KR20130083821A (ja)
CN (1) CN102934210A (ja)
CA (1) CA2781167A1 (ja)
TW (1) TW201203385A (ja)
WO (1) WO2011158534A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JPWO2017006594A1 (ja) * 2015-07-08 2018-04-19 住友電気工業株式会社 炭化珪素半導体基板および炭化珪素半導体装置の製造方法
JP2021082689A (ja) * 2019-11-18 2021-05-27 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2024513870A (ja) * 2021-04-02 2024-03-27 眉山博雅新材料有限公司 複合結晶の製造方法及びシステム

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040393B2 (en) * 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US9165768B2 (en) * 2011-12-16 2015-10-20 Lg Innotek Co., Ltd. Method for deposition of silicon carbide and silicon carbide epitaxial wafer
JP6418794B2 (ja) * 2014-06-09 2018-11-07 東京エレクトロン株式会社 改質処理方法及び半導体装置の製造方法
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
CN115295407B (zh) * 2022-09-29 2023-07-07 浙江大学杭州国际科创中心 一种SiC功率器件的栅氧结构制备方法和栅氧结构
CN117855025A (zh) * 2022-09-30 2024-04-09 比亚迪股份有限公司 碳化硅外延片及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066866A (ja) * 1983-09-24 1985-04-17 Sharp Corp 炭化珪素ｍｏｓ構造の製造方法
JPH0766192A (ja) * 1992-06-05 1995-03-10 Cree Res Inc 炭化ケイ素表面に高品質パッシベーション層を形成する方法及びパッシベーション領域を有する炭化ケイ素基材のデバイス構造
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH1032328A (ja) * 1996-07-12 1998-02-03 Sharp Corp ゲート絶縁膜形成方法
JPH10125904A (ja) * 1996-10-17 1998-05-15 Denso Corp 炭化珪素半導体装置
JPH11186256A (ja) * 1997-12-19 1999-07-09 Fuji Electric Co Ltd 炭化けい素半導体装置の熱酸化膜形成方法
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP2008098200A (ja) * 2006-10-05 2008-04-24 Kiyoyoshi Mizuno 成膜体およびその製造方法
JP2008218770A (ja) * 2007-03-06 2008-09-18 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2008288482A (ja) * 2007-05-21 2008-11-27 Panasonic Corp 炭化珪素半導体素子及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272107A (en) 1983-09-24 1993-12-21 Sharp Kabushiki Kaisha Manufacture of silicon carbide (SiC) metal oxide semiconductor (MOS) device
JPH0851110A (ja) * 1994-08-05 1996-02-20 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
EP0845803A4 (en) * 1996-04-18 2002-03-27 Matsushita Electric Ind Co Ltd SiC ELEMENT AND PROCESS FOR ITS PRODUCTION
US5840610A (en) * 1997-01-16 1998-11-24 Advanced Micro Devices, Inc. Enhanced oxynitride gate dielectrics using NF3 gas
JP2000353670A (ja) 1999-06-10 2000-12-19 Nec Corp 半導体装置の製造方法
JP3534056B2 (ja) * 2000-08-31 2004-06-07 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP4802378B2 (ja) 2001-03-12 2011-10-26 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2003086792A (ja) * 2001-09-10 2003-03-20 National Institute Of Advanced Industrial & Technology 半導体装置の作製法
JP2004349449A (ja) * 2003-05-22 2004-12-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
TWI313060B (en) * 2003-07-28 2009-08-01 Japan Science & Tech Agency Feild effect transisitor and fabricating method thereof
JP3761546B2 (ja) * 2003-08-19 2006-03-29 株式会社Ｎｅｏｍａｘ ＳｉＣ単結晶基板の製造方法
JP2006128479A (ja) 2004-10-29 2006-05-18 Shikusuon:Kk 絶縁膜の形成方法および炭化珪素半導体装置
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
JP2007053227A (ja) * 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
CN101536192A (zh) * 2006-11-10 2009-09-16 住友电气工业株式会社 碳化硅半导体器件及其制造方法
US20100025695A1 (en) * 2007-04-20 2010-02-04 Canon Anelva Corporation Annealing method for semiconductor device with silicon carbide substrate and semiconductor device
JP5070935B2 (ja) 2007-05-24 2012-11-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2012004269A (ja) 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066866A (ja) * 1983-09-24 1985-04-17 Sharp Corp 炭化珪素ｍｏｓ構造の製造方法
JPH0766192A (ja) * 1992-06-05 1995-03-10 Cree Res Inc 炭化ケイ素表面に高品質パッシベーション層を形成する方法及びパッシベーション領域を有する炭化ケイ素基材のデバイス構造
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH1032328A (ja) * 1996-07-12 1998-02-03 Sharp Corp ゲート絶縁膜形成方法
JPH10125904A (ja) * 1996-10-17 1998-05-15 Denso Corp 炭化珪素半導体装置
JPH11186256A (ja) * 1997-12-19 1999-07-09 Fuji Electric Co Ltd 炭化けい素半導体装置の熱酸化膜形成方法
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP2008098200A (ja) * 2006-10-05 2008-04-24 Kiyoyoshi Mizuno 成膜体およびその製造方法
JP2008218770A (ja) * 2007-03-06 2008-09-18 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2008288482A (ja) * 2007-05-21 2008-11-27 Panasonic Corp 炭化珪素半導体素子及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JPWO2017006594A1 (ja) * 2015-07-08 2018-04-19 住友電気工業株式会社 炭化珪素半導体基板および炭化珪素半導体装置の製造方法
JP2021082689A (ja) * 2019-11-18 2021-05-27 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2024091772A (ja) * 2019-11-18 2024-07-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7643618B2 (ja) 2019-11-18 2025-03-11 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2024513870A (ja) * 2021-04-02 2024-03-27 眉山博雅新材料有限公司 複合結晶の製造方法及びシステム
JP7699220B2 (ja) 2021-04-02 2025-06-26 眉山博雅新材料股▲ふん▼有限公司 複合結晶の製造方法及びシステム

Also Published As

Publication number Publication date
EP2835819A3 (en) 2015-07-01
CN102934210A (zh) 2013-02-13
EP2584595B1 (en) 2016-05-04
EP2584595A1 (en) 2013-04-24
WO2011158534A1 (ja) 2011-12-22
EP2835819A2 (en) 2015-02-11
TW201203385A (en) 2012-01-16
KR20130083821A (ko) 2013-07-23
EP2584595A4 (en) 2014-08-06
US8642476B2 (en) 2014-02-04
US20120208302A1 (en) 2012-08-16
CA2781167A1 (en) 2011-12-22

Similar Documents

Publication Publication Date Title
US8642476B2 (en) Method for manufacturing silicon carbide semiconductor device
US20120178259A1 (en) Method of cleaning silicon carbide semiconductor and apparatus for cleaning silicon carbide semiconductor
US20120214309A1 (en) Method and apparatus of fabricating silicon carbide semiconductor device
US20130045592A1 (en) Method for manufacturing silicon carbide semiconductor device and device for manufacturing silicon carbide semiconductor device
US9184276B2 (en) Method and apparatus for manufacturing silicon carbide semiconductor device
CN101652835A (zh) 具有碳化硅基板的半导体器件的退火方法和半导体器件
US20110309376A1 (en) Method of cleaning silicon carbide semiconductor, silicon carbide semiconductor, and silicon carbide semiconductor device
US20120174944A1 (en) Cleaning method for silicon carbide semiconductor and cleaning apparatus for silicon carbide semiconductor
JP6834932B2 (ja) 貼り合わせウェーハ用の支持基板の製造方法および貼り合わせウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140711

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141118