JP2623850B2 - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートが半導体基板の表面から掘られた溝
の中に埋め込まれトレンチ型と呼ばれる伝導度変調型MO
SFETに関する。
の中に埋め込まれトレンチ型と呼ばれる伝導度変調型MO
SFETに関する。
伝導度変調型MOSFETは、絶縁ゲート型バイポーラトラ
ンジスタとも呼ばれるので、以下IGBTと略す。第２図は
プレーナ型IGBTの断面構造を示し、ドレイン層となるp+
層１の上に積層されたn-ベース層２の表面部にはｐベー
ス層３が設けられ、その中には対向するn+ソース層４お
よびその両層にまたがるp+層５が形成されている。ソー
ス層４とn-ベース層２との間にはさまれたｐベース層３
の表面部にチャネルを形成するため、その上にゲート多
結晶シリコン層６がゲート酸化膜７を介して設けられ、
ゲート電極８を介してゲート端子Ｇに接続されている。
ゲート６を覆うPSG絶縁層９の開口部でソース端子Ｓに
接続されたソース電極10がp+層５およびn+ソース層４に
接触している。半導体基板他面側のドレイン層１には、
ドレイン端子Ｄに接続されたドレイン電極11が接触して
いる。
ンジスタとも呼ばれるので、以下IGBTと略す。第２図は
プレーナ型IGBTの断面構造を示し、ドレイン層となるp+
層１の上に積層されたn-ベース層２の表面部にはｐベー
ス層３が設けられ、その中には対向するn+ソース層４お
よびその両層にまたがるp+層５が形成されている。ソー
ス層４とn-ベース層２との間にはさまれたｐベース層３
の表面部にチャネルを形成するため、その上にゲート多
結晶シリコン層６がゲート酸化膜７を介して設けられ、
ゲート電極８を介してゲート端子Ｇに接続されている。
ゲート６を覆うPSG絶縁層９の開口部でソース端子Ｓに
接続されたソース電極10がp+層５およびn+ソース層４に
接触している。半導体基板他面側のドレイン層１には、
ドレイン端子Ｄに接続されたドレイン電極11が接触して
いる。
このような構造をもつ素子のソース電極10に対して、
ゲート電極８に一定のしきい値以上の電圧を印加する
と、ゲート多結晶シリコン層６の下のｐベース層３の表
面が反転して電子のチャネルを形成し、ソースＳとドレ
インＤは導通状態となる。このチャネルを通って正孔の
注入によってn-ベース層２は伝導度変調を受け、伝導度
が著しく大きくなり、大電流を流すことが可能となる。
この電流はp+ドレイン層１を付加してない通常のたて型
電力用MOSFETの10〜20倍にもなり、大きな利点となって
いる。
ゲート電極８に一定のしきい値以上の電圧を印加する
と、ゲート多結晶シリコン層６の下のｐベース層３の表
面が反転して電子のチャネルを形成し、ソースＳとドレ
インＤは導通状態となる。このチャネルを通って正孔の
注入によってn-ベース層２は伝導度変調を受け、伝導度
が著しく大きくなり、大電流を流すことが可能となる。
この電流はp+ドレイン層１を付加してない通常のたて型
電力用MOSFETの10〜20倍にもなり、大きな利点となって
いる。
しかし、第２図のようなプレーナ型構造をもつIGBTで
は接合型FET（JFET）効果を免れない。このJFET効果
は、n-ベース層２とｐ層３との接合により形成される拡
散電位により生ずる空乏層によって電子の空乏層が生ず
ることにより電子の通り路が大幅に狭められる現象であ
る。ひとたび伝導度変調が起きてしまえばこのJFET効果
は問題がなくなるが、電圧・電流特性の立ち上がりに遅
れが生じ、滑らかな立ち上がり特性が得られない。この
ようなJFET効果を除去するとともに、素子のオン抵抗を
小さくするものとして、トレンチ型のIGBTが、例えばIB
DM87（1987年International Electron Devices Meeting
議事録）674ページに記載されているH.R.Changらの報告
により公知である。第３図はそのようなトレンチ型IGBT
の断面構造を示し、第２図のプレーナ型IGBTの各部分に
対応する部分には同一の符号が付されている。この場合
は、ｐベース層３がゲート酸化膜７を介して溝（トレン
チ）12をはさんでおり、ゲート多結晶シリコン６は溝12
の中を埋めている。ゲート６への電圧印加により、チャ
ネルは表面層に形成されたn+ソース層４とn-ベース層２
との間のｐベース層３の、溝12の基板面に垂直な側面に
沿った層に形成される。
は接合型FET（JFET）効果を免れない。このJFET効果
は、n-ベース層２とｐ層３との接合により形成される拡
散電位により生ずる空乏層によって電子の空乏層が生ず
ることにより電子の通り路が大幅に狭められる現象であ
る。ひとたび伝導度変調が起きてしまえばこのJFET効果
は問題がなくなるが、電圧・電流特性の立ち上がりに遅
れが生じ、滑らかな立ち上がり特性が得られない。この
ようなJFET効果を除去するとともに、素子のオン抵抗を
小さくするものとして、トレンチ型のIGBTが、例えばIB
DM87（1987年International Electron Devices Meeting
議事録）674ページに記載されているH.R.Changらの報告
により公知である。第３図はそのようなトレンチ型IGBT
の断面構造を示し、第２図のプレーナ型IGBTの各部分に
対応する部分には同一の符号が付されている。この場合
は、ｐベース層３がゲート酸化膜７を介して溝（トレン
チ）12をはさんでおり、ゲート多結晶シリコン６は溝12
の中を埋めている。ゲート６への電圧印加により、チャ
ネルは表面層に形成されたn+ソース層４とn-ベース層２
との間のｐベース層３の、溝12の基板面に垂直な側面に
沿った層に形成される。
次に第２図，第３図の構造を持つ素子を等価回路で示
した第４図を参照して上記の素子動作を説明する。第４
図の回路は、MOSFET31の他にベースショート抵抗PP,PNP
トランジスタ32,NPNトランジスタ33からなる。PNPトラ
ンジスタ32は、第２図，第３図のｐベース層3,n-ベース
層2,p+ドレイン層１により形成され、NPNトランジスタ2
3は第２図，第３図のn+ソース層4,pベース層3,n-ベース
層２により形成される。ベースショート抵抗PPは第２図
のｐベース層３とp+層５とを直列にソース電極につない
だときの抵抗である。素子動作は、ゲートにしきい値以
上の電圧を印加してMOSFET31がオン状態になるとPNPト
ランジスタ32のベースにソースから電子が流れ込んで素
子もオン状態となるものである。
した第４図を参照して上記の素子動作を説明する。第４
図の回路は、MOSFET31の他にベースショート抵抗PP,PNP
トランジスタ32,NPNトランジスタ33からなる。PNPトラ
ンジスタ32は、第２図，第３図のｐベース層3,n-ベース
層2,p+ドレイン層１により形成され、NPNトランジスタ2
3は第２図，第３図のn+ソース層4,pベース層3,n-ベース
層２により形成される。ベースショート抵抗PPは第２図
のｐベース層３とp+層５とを直列にソース電極につない
だときの抵抗である。素子動作は、ゲートにしきい値以
上の電圧を印加してMOSFET31がオン状態になるとPNPト
ランジスタ32のベースにソースから電子が流れ込んで素
子もオン状態となるものである。
しかしながら、第２図，第３図のIGBTにおいて、ゲー
ト６とソース電極10は絶縁層９によって絶縁されている
が、素子作製のプロセスにおいてこの絶縁層に欠陥が生
ずると、ゲートとソースの短絡が発生することになる。
プレーナ型IGBTに比してゲート面積の小さいトレンチ型
IGBTにおいては、この短絡不良の発生は多少減少するけ
れども、完全に阻止するのは困難である。
ト６とソース電極10は絶縁層９によって絶縁されている
が、素子作製のプロセスにおいてこの絶縁層に欠陥が生
ずると、ゲートとソースの短絡が発生することになる。
プレーナ型IGBTに比してゲート面積の小さいトレンチ型
IGBTにおいては、この短絡不良の発生は多少減少するけ
れども、完全に阻止するのは困難である。
本発明の目的は、上述の問題を解決し、JFET効果がな
く素子のオン抵抗の小さいトレンチ型のIGBTにおいて、
ゲートとソースの発生を阻止することにある。
く素子のオン抵抗の小さいトレンチ型のIGBTにおいて、
ゲートとソースの発生を阻止することにある。
上記の目的を達成するために、本発明は、第一導電形
のベース層の厚さ方向に接して一側に第二導電形のドレ
イン層、他側に第二導電形のベース層が設けられ、その
第二導電形のベース層の表面から第一導電形のベース層
に達する深さを有し、下部は前記表面に対する垂直面、
上部は前記表面に向けて開く傾斜面を側面とする溝が形
成され、前記傾斜面に接して第一導電形のベース層が設
けられ、前記溝の下部は絶縁膜を介するゲートにより充
填され、上部は絶縁層によって充填され、第二導電形の
ベース層およびソース層にソース電極，ドレイン層にド
レイン電極がそれぞれ接触するものとする。
のベース層の厚さ方向に接して一側に第二導電形のドレ
イン層、他側に第二導電形のベース層が設けられ、その
第二導電形のベース層の表面から第一導電形のベース層
に達する深さを有し、下部は前記表面に対する垂直面、
上部は前記表面に向けて開く傾斜面を側面とする溝が形
成され、前記傾斜面に接して第一導電形のベース層が設
けられ、前記溝の下部は絶縁膜を介するゲートにより充
填され、上部は絶縁層によって充填され、第二導電形の
ベース層およびソース層にソース電極，ドレイン層にド
レイン電極がそれぞれ接触するものとする。
第一導電形のベース層の一方に隣接する第二導電形の
ベース層には、掘られた溝の傾斜側面に接して第一導電
形のソース層が存在し、その下端が溝の垂直側面に達し
ているので、溝の下部の垂直側面に接してゲート絶縁膜
を介して充填されたゲートへの電圧印加により、第二導
電形のベース層の溝の垂直側面に接した層にチャネルが
形成される。これにより第一導電形のベース層にソース
層からキャリアが流れ込む。このことが第４図に示した
MOSFET31のオン状態に対応する。この動作は従来のトレ
ンチ型IGBTと同様であるが、ゲートが溝の下部に存在
し、その上に絶縁層が充填されているため、ソースとの
電気的絶縁が確保され、ゲートとソースの短絡不良を回
避しうる。
ベース層には、掘られた溝の傾斜側面に接して第一導電
形のソース層が存在し、その下端が溝の垂直側面に達し
ているので、溝の下部の垂直側面に接してゲート絶縁膜
を介して充填されたゲートへの電圧印加により、第二導
電形のベース層の溝の垂直側面に接した層にチャネルが
形成される。これにより第一導電形のベース層にソース
層からキャリアが流れ込む。このことが第４図に示した
MOSFET31のオン状態に対応する。この動作は従来のトレ
ンチ型IGBTと同様であるが、ゲートが溝の下部に存在
し、その上に絶縁層が充填されているため、ソースとの
電気的絶縁が確保され、ゲートとソースの短絡不良を回
避しうる。
第１図は本発明の一実施例の断面構造を示し、第３図
と共通の部分には同一の符号が付されている。この場合
は、溝12が基板面に垂直な側面を有する下部13と基板面
に傾斜した側面を有し上方に向かって開いた上部14から
なっている。そしてn+ソース層４はこの上部の側面と基
板面の一部とに接して形成されている。ゲート多結晶シ
リコン６は、溝12の下部13にのみゲート酸化膜７を介し
て充填されており、上部14には酸化層15が充填されてい
る。そのほかに、n-ベース層２のドレイン層１側にn+バ
ッファ層21が形成されており、p+層５は、基板面に平行
に一面に形成されている点が第３図と異なっている この素子のソース端子Ｓとドレイン端子Ｄの間、すな
わちソース電極10とドレイン電極11の間にゲート６のし
きい値以上の電圧を印加すると、ゲート酸化膜７の下の
ｐベース層３の部分が反転し、チャネルを基板面に垂直
に形成する。このため、ソース電極10を通り、このチャ
ネルを通って、電子がn-ベース層２に流れ込む。これに
呼応してドレイン層１よりn+バッファ層21を介して正孔
がn-ベース層２に流れ込み、伝導度変調が生じ、素子自
身が低抵抗化する。またゲート６に印加している電圧を
遮断することにより、電子の流入を停止させ主電流を遮
断することとなる。
と共通の部分には同一の符号が付されている。この場合
は、溝12が基板面に垂直な側面を有する下部13と基板面
に傾斜した側面を有し上方に向かって開いた上部14から
なっている。そしてn+ソース層４はこの上部の側面と基
板面の一部とに接して形成されている。ゲート多結晶シ
リコン６は、溝12の下部13にのみゲート酸化膜７を介し
て充填されており、上部14には酸化層15が充填されてい
る。そのほかに、n-ベース層２のドレイン層１側にn+バ
ッファ層21が形成されており、p+層５は、基板面に平行
に一面に形成されている点が第３図と異なっている この素子のソース端子Ｓとドレイン端子Ｄの間、すな
わちソース電極10とドレイン電極11の間にゲート６のし
きい値以上の電圧を印加すると、ゲート酸化膜７の下の
ｐベース層３の部分が反転し、チャネルを基板面に垂直
に形成する。このため、ソース電極10を通り、このチャ
ネルを通って、電子がn-ベース層２に流れ込む。これに
呼応してドレイン層１よりn+バッファ層21を介して正孔
がn-ベース層２に流れ込み、伝導度変調が生じ、素子自
身が低抵抗化する。またゲート６に印加している電圧を
遮断することにより、電子の流入を停止させ主電流を遮
断することとなる。
次に、第１図に示したIGBTの製造工程を第５図（ａ）
〜（ｅ）を引用して説明する。先ず、抵抗率が0.018Ωc
m以下で500μｍ厚さのp+基板１の上にエピタキシアル法
により抵抗率が0.1〜0.3Ωcmで10μｍ厚さのn+層21およ
びn-ベース層２を積層する。ベース層は、耐圧600Vの素
子では抵抗率50Ωcmで60μｍ厚さ，耐圧1200Vの素子で
は、抵抗率100Ωcmで90μｍ厚さにする。このn-層の表
面から５×1013/cm2のドーズ量でほう素をイオン注入、
熱処理して10μｍの厚さのｐベース層３を形成する。次
いで、塩素系の反応ガスを用いた反応性イオンエッチン
グで溝12を形成する。RIEのドライエッチングで形成さ
れた溝12は、第５図（ａ）に示すように、垂直な側面を
もつ下部13の上に上方に向かって開いた側面をもつ上部
14を有する。溝の深さは５〜10μm,幅は開口部で６〜７
μｍ、底部で３μｍ程度である。この溝の上部14の傾斜
面からｐベース層３の上面にかけてひ素イオンを５×10
15/cm2のドーズ量で注入し、熱処理してn+ソース層４を
形成すると共に、熱酸化により表面を酸化して酸化膜７
とする。その後、減圧CVD法により３μｍの厚さに多結
晶シリコン層60を堆積する。第５図（ｂ）はその状態を
示す。第５図（ｃ）においては、Cl系反応ガスを用いた
ドライエッチングにより多結晶シリコン層60をエッチン
グし、溝12の下部13を充填するゲート多結晶シリコン６
を形成する。このときの反応ガスとしては、CF4あるい
はSF6を用いることもできる。また、上面から１×1015/
cm-2のドーズ量でほう素イオンを注入し、アニールして
p+層５を形成する。このp+層５は、ソース電極のコンタ
クトのためと、RPを減らしてラッチアップを防止するの
に役立つ。次に第５図（ｄ）においては、減圧CVD法に
より低温酸化膜を積み、1.5〜３μｍの厚さの表面がほ
ぼ平坦な酸化層15を形成する。この酸化層15を選択的に
エッチングし、第５図（ｅ）に示すようにゲート６を覆
い、溝12の上部14を埋める部分だけを残す。このあと、
Al−Si合金を３〜５μｍの厚さにスパッタし、全面に金
属電極を形成してソース電極10とすれば第１図に示す素
子ができ上がる。なお、ゲート６からは図示しない部分
でゲート端子が引き出される。
〜（ｅ）を引用して説明する。先ず、抵抗率が0.018Ωc
m以下で500μｍ厚さのp+基板１の上にエピタキシアル法
により抵抗率が0.1〜0.3Ωcmで10μｍ厚さのn+層21およ
びn-ベース層２を積層する。ベース層は、耐圧600Vの素
子では抵抗率50Ωcmで60μｍ厚さ，耐圧1200Vの素子で
は、抵抗率100Ωcmで90μｍ厚さにする。このn-層の表
面から５×1013/cm2のドーズ量でほう素をイオン注入、
熱処理して10μｍの厚さのｐベース層３を形成する。次
いで、塩素系の反応ガスを用いた反応性イオンエッチン
グで溝12を形成する。RIEのドライエッチングで形成さ
れた溝12は、第５図（ａ）に示すように、垂直な側面を
もつ下部13の上に上方に向かって開いた側面をもつ上部
14を有する。溝の深さは５〜10μm,幅は開口部で６〜７
μｍ、底部で３μｍ程度である。この溝の上部14の傾斜
面からｐベース層３の上面にかけてひ素イオンを５×10
15/cm2のドーズ量で注入し、熱処理してn+ソース層４を
形成すると共に、熱酸化により表面を酸化して酸化膜７
とする。その後、減圧CVD法により３μｍの厚さに多結
晶シリコン層60を堆積する。第５図（ｂ）はその状態を
示す。第５図（ｃ）においては、Cl系反応ガスを用いた
ドライエッチングにより多結晶シリコン層60をエッチン
グし、溝12の下部13を充填するゲート多結晶シリコン６
を形成する。このときの反応ガスとしては、CF4あるい
はSF6を用いることもできる。また、上面から１×1015/
cm-2のドーズ量でほう素イオンを注入し、アニールして
p+層５を形成する。このp+層５は、ソース電極のコンタ
クトのためと、RPを減らしてラッチアップを防止するの
に役立つ。次に第５図（ｄ）においては、減圧CVD法に
より低温酸化膜を積み、1.5〜３μｍの厚さの表面がほ
ぼ平坦な酸化層15を形成する。この酸化層15を選択的に
エッチングし、第５図（ｅ）に示すようにゲート６を覆
い、溝12の上部14を埋める部分だけを残す。このあと、
Al−Si合金を３〜５μｍの厚さにスパッタし、全面に金
属電極を形成してソース電極10とすれば第１図に示す素
子ができ上がる。なお、ゲート６からは図示しない部分
でゲート端子が引き出される。
以上はｎチャネルIGBTについての実施例であるが、各
層の導電形を逆にすればそのままｐチャネルIGBTができ
る。
層の導電形を逆にすればそのままｐチャネルIGBTができ
る。
50Aの電流容量のIGBTでは、第１図に示すような構造
のセルを8.2mm角のチップに30,000個形成する。600V耐
圧のときにはプレーナ型のIGBTでは綜合良品率が60〜70
％であったのに対し、本発明に基づくトレンチ型にする
ことにより不良の半分を占めた短絡不良がなくなり、綜
合良品率が80〜85％に工場した。
のセルを8.2mm角のチップに30,000個形成する。600V耐
圧のときにはプレーナ型のIGBTでは綜合良品率が60〜70
％であったのに対し、本発明に基づくトレンチ型にする
ことにより不良の半分を占めた短絡不良がなくなり、綜
合良品率が80〜85％に工場した。
本発明によれば、トレンチ型IGBTにおいてゲートを溝
（トレンチ）の下部に埋め込み、溝上部の傾斜側面に沿
ってソース層を形成し、溝上部を絶縁層で充填してゲー
トを蓋をすることにより、本質的にゲートとソースの短
絡不良は生じ得ない。このため、IGBTの素子不良の大き
な要因となっていたゲートとソースの短絡不良の発生を
阻止することができた。そして、縦チャネルを形成する
ことにより一定素子面積当たりの総チャネル長を多くと
れるようにしてオン状態の素子抵抗を低減し、また、JF
ET効果を無視しうるようにして電流・電圧特性の立ち上
がりを滑らかにするトレンチ型IGBTの利点をそのまま生
かした素子を得ることができた。
（トレンチ）の下部に埋め込み、溝上部の傾斜側面に沿
ってソース層を形成し、溝上部を絶縁層で充填してゲー
トを蓋をすることにより、本質的にゲートとソースの短
絡不良は生じ得ない。このため、IGBTの素子不良の大き
な要因となっていたゲートとソースの短絡不良の発生を
阻止することができた。そして、縦チャネルを形成する
ことにより一定素子面積当たりの総チャネル長を多くと
れるようにしてオン状態の素子抵抗を低減し、また、JF
ET効果を無視しうるようにして電流・電圧特性の立ち上
がりを滑らかにするトレンチ型IGBTの利点をそのまま生
かした素子を得ることができた。
第１図は本発明の一実施例のIGBTの断面図、第２図は従
来のプレーナ型IGBTの断面図、第３図は従来のトレンチ
型IGBTの断面図、第４図は第２図，第３図に示した素子
の等価回路図、第５図（ａ）〜（ｅ）は第１図に示した
素子の製造工程を順次示す断面図である。 1:p+ドレイン層、2:n-ベース層、3:pベース層、4:n+ソ
ース層、6:ゲート多結晶シリコン、7:ゲート酸化膜、1
0:ソース電極、11:ドレイン電極、12:溝、13:溝下部、1
4:溝上部。
来のプレーナ型IGBTの断面図、第３図は従来のトレンチ
型IGBTの断面図、第４図は第２図，第３図に示した素子
の等価回路図、第５図（ａ）〜（ｅ）は第１図に示した
素子の製造工程を順次示す断面図である。 1:p+ドレイン層、2:n-ベース層、3:pベース層、4:n+ソ
ース層、6:ゲート多結晶シリコン、7:ゲート酸化膜、1
0:ソース電極、11:ドレイン電極、12:溝、13:溝下部、1
4:溝上部。
Claims (1)
- 【請求項１】第一導電形のベース層の厚さ方向に接して
一側に第二導電形のドレイン層、他側に第二導電形のベ
ース層が設けられ、その第二導電形のベース層の表面か
ら第一導電形のベース層に達する深さを有し、下部に前
記表面に対する垂直面、上部に前記表面に向けて開く傾
斜面を側面とする溝が形成され、前記傾斜面に接して第
一導電形のソース層が設けられ、前記溝の下部は絶縁膜
を介するゲートにより充填され、上部は絶縁層によって
充填され、第二導電形のベース層およびソース層にソー
ス電極，ドレイン層にドレイン電極がそれぞれ接触する
ことを特徴とする伝導度変調型MOSFET。
Priority Applications (3)
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|---|---|---|---|
| JP1219285A JP2623850B2 (ja) | 1989-08-25 | 1989-08-25 | 伝導度変調型ｍｏｓｆｅｔ |
| US07/555,770 US5032888A (en) | 1989-08-25 | 1990-07-23 | Conductivity modulation buried gate trench type MOSFET |
| DE4026568A DE4026568C2 (de) | 1989-08-25 | 1990-08-22 | Leitfähigkeits-Modulations-MOSFET |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219285A JP2623850B2 (ja) | 1989-08-25 | 1989-08-25 | 伝導度変調型ｍｏｓｆｅｔ |
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| Publication Number | Publication Date |
|---|---|
| JPH0382161A JPH0382161A (ja) | 1991-04-08 |
| JP2623850B2 true JP2623850B2 (ja) | 1997-06-25 |
Family
ID=16733114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219285A Expired - Lifetime JP2623850B2 (ja) | 1989-08-25 | 1989-08-25 | 伝導度変調型ｍｏｓｆｅｔ |
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| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
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-
1989
- 1989-08-25 JP JP1219285A patent/JP2623850B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-23 US US07/555,770 patent/US5032888A/en not_active Expired - Lifetime
- 1990-08-22 DE DE4026568A patent/DE4026568C2/de not_active Expired - Fee Related
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| US5032888A (en) | 1991-07-16 |
| DE4026568C2 (de) | 1998-09-03 |
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|---|---|---|---|
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