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KR100333378B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 PBSOI 공정에서 고집적화에 따른 필드 산화막 선폭을 확보하면서 필드 산화막 에지의 전계집중 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따라, 제 1 기판 상에 소자분리영역을 노출시키는 하드 마스크를 형성하고, 하드 마스크를 이용하여 노출된 제 1 기판을 식각하여 트렌치를 형성한다. 여기서, 식각은 수직프로파일의 트렌치를 형성하기 위한 메인식각 단계와, 수직 프로파일의 트렌치의 저부 에지를 소정부분 제거하여 저부 에지 프로파일을 완만하게 하기 위한 식각후처리 단계로 진행한다. 그리고 나서, 트렌치에 매립되도록 상기 하드 마스크 상부에 산화막을 증착하고, 산화막을 하드 마스크 표면이 노출되도록 전면식각한 후, 하드 마스크를 제거한다. 그런 다음, 산화막을 상기 제 1 기판의 표면이 노출되도록 전면식각하여 필드 산화막을 형성한다. 그리고 나서, 캐패시터가 구비되고 상부에 산화막이 형성된 제 2 기판을 제공하고, 제 1 기판의 필드 산화막 표면과 상기 제 2 기판의 산화막이 접하도록 제 1 기판과 제 2 기판을 본딩한 후, 제 1 기판을 필드 산화막이 노출되도록 전면식각한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 PBSOI 공정에서 STI 기술을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 캐패시터 용량을 확보하기 위하여 스택 또는 실린더 구조로 캐패시터를 형성하게 되는데, 이러한 구조의 토폴로지(topology)로 인하여 공정마진을 확보하는데 어려움이 있다. 이에 대하여, 캐패시터 용량을 충분히 확보하면서 토폴로지 특성을 향상시키기 위하여, 패턴화된 본딩 실리콘 온 절연체(Patterned Bonding Silicon On Insulator; PBSOI) 공정에 실리콘 트렌치 소자분리(Silicon Trench Isolation; STI) 기술을 적용하였다.
일반적으로 PBSOI 공정에서는, 베어(bare) 상태의 제 1 기판에 트렌치를 형성하고 산화막을 매립하는 STI 기술로 필드 산화막을 형성하고, 베어상태의 제 2 기판에는 캐패시터를 형성한 후 전면에 산화막을 증착한다. 그리고 나서, 제 1 기판의 필드 산화막과 제 2 기판의 산화막이 접하도록 제 1 기판과 제 2 기판을 본딩한 후, 제 1 기판을 필드 산화막이 노출되도록 화학기계연마(Chemical Mechanical Polishin; CMP)로 전면식각한 후 후속공정을 진행한다.
한편, 고집적화에 따른 필드 산화막의 최소선폭 감소로 인하여, 레지스트 패턴을 마스크로하여 트렌치를 형성하게 되면 마이크로 로딩 효과(microloading effect) 및 트렌치 깊이 균일도(uniformity)에 따른 문제가 발생되기 때문에, 하드 마스크를 이용하여 트렌치를 형성한다. 그러나, 이러한 하드 마스크를 이용하는 경우에는 트렌치의 상부 라운딩 형성이 용이하지 못하여 트렌치의 상부 에지에 전계가 집중되어 소자의 열화가 초래되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, PBSOI 공정에서 고집적화에 따른 필드 산화막 선폭을 확보하면서 필드 산화막 에지의 전계집중 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 트렌치 형성후의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 제 1 기판 11 : 패드 산화막
12 : 질화막 13 : 포토레지스트 패턴
14 : 트렌치 15 : 필드 산화막
20 : 제 2 기판 21 : 산화막
상기한 본 발명의 목적을 달성하기 위하여, 제 1 기판과, 커패시터가 구비되고 그 상부에 제 1 산화막이 형성된 제 2 기판을 제공하는 단계와, 상기 제 1 기판 상에 소자분리영역을 노출시키는 하드 마스크를 형성하는 단계, 상기 하드 마스크를 이용하여 상기 노출된 제 1 기판에 100 내지 300W의 비교적 높은 바이어스 파워와, 1 내지 10mTorr의 비교적 낮은 압력에서 진행하는 메인식각 공정을 통해 수직 프로파일를 갖는 트랜치를 형성하는 단계와, 상기 수직 프로파일를 갖는 트랜치에 5 내지 10sccm의 비교적 소량의 SF6나 NF3가스를 200 내지 600W의 파워를 이용하여 상기 수직 프로파일을 갖는 트랜치의 저부 에지를 소정부분 제거하기 위한 식각후처리를 통해 완만한 저부 에지 프로파일을 갖는 트랜치를 형성하는 단계를 포함하는 것을 특징으로 한다.또한, 상기 완만한 저부 에지 프로파일을 갖는 트랜치에 매립되도록 상기 하드 마스크 상부에 제 2 산화막을 증착하는 단계, 상기 제 2 산화막을 상기 하드 마스크 표면이 노출되도록 전면식각한 후, 상기 하드 마스크를 제거하는 단계, 상기 산화막을 상기 제 1 기판의 표면이 노출되도록 전면식각하여 필드 산화막을 형성하는 단계, 상기 제 1 기판의 필드 산화막 표면과 상기 제 2 기판의 제 1 산화막이 접하도록 상기 제 1 기판과 제 2 기판을 본딩하는 단계 및 상기 제 1 기판을 필드 산화막이 노출되도록 전면식각하는 단계를 더 포함하는 것이 바람직하다.또한, 상기 식각후처리는 상기 완만한 저부 에지 프로파일을 갖는 트랜치 저의 제 1 기판이 200 내지 600Å 정도 손실되도록 진행하는 것이 바람직하다.
또한, 하드 마스크는 패드 산화막 및 질화막의 적층막으로 총 두께가 700 내2,000Å의 두께가 되도록 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 1a를 참조하면, 실리콘으로 이루어진 제 1 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 순차적으로 증착한다. 이때, 이후 트렌치 형성을 위한 식각 및 CMP를 고려하여, 산화막(11)과 질화막(12)은 총두께가 700 내지 2,000Å이 되도록 증착한다. 그런 다음, 질화막(12) 상부에 포토리소그라피로 포토레지스트 패턴(13)을 형성하고, 포토레지스트 패턴(13)을 이용하여 질화막(12) 및 패드 산화막(11)을 패터닝하여 기판(10)의 소자분리영역을 노출시키는 하드 마스크(100)를 형성한다.
도 1b를 참조하면, 공지된 방법으로 포토레지스트 패턴(13)을 제거하고, 하드 마스크(100)를 이용하여 기판(10)을 소정 깊이 식각하여 완만한 저부 에지 프로파일을 갖는 트렌치(14)를 형성한다. 이때, 식각은 수직프로파일의 트렌치를 형성하기 위한 메인식각(main etch) 단계와, 수직 프로파일의 트렌치 저부 에지를 소정부분 제거하여 저부 에지 프로파일을 완만하게 하기 위한 식각후처리(Post etch treament; PET)하는 단계로 진행한다. 바람직하게, 메인식각은 100 내지 300W의 비교적 높은 바이어스 파워와, 1 내지 10mTorr의 비교적 낮은 압력에서 진행하고, PET는 5 내지 10sccm의 비교적 소량의 SF6또는 NF3개스를 이용하여 200 내지 600W의 파워에서 진행한다. 또한, PET는 트렌치 저부의 기판(10)이 200 내지 600Å 정도로 손실되도록 진행한다. 즉, 도 2는 이러한 PET의 진행후 트렌치의 단면도로서, 도 2에 나타낸 바와 같이, 저부 에지 프로파일이 완만함을 알 수 있다.
도 1c를 참조하면, 트렌치(14)에 매립되도록 하드 마스크(100) 상에 산화막을 증착하고 하드 마스크(100) 표면이 노출되도록 CMP로 전면식각한 후, 하드 마스크(100)를 제거한다. 그런 다음, 다시 제 1 기판(10)의 표면이 노출되도록 상기 제 1 산화막을 CMP로 전면식각하여 트렌치(14)에만 매립된 필드 산화막(15)을 형성한다. 그런 다음, 필드 산화막(15)이 형성된 제 1 기판(10)과, 캐패시터(미도시)가 구비되고 상부에 산화막(21)이 형성되고 실리콘으로 이루어진 제 2 기판(20)을 본딩한다. 이때, 제 1 기판(10)의 필드 산화막(15) 표면과 제 2 기판(20)의 산화막(21)이 접하도록 본딩하므로, 필드 산화막(15)의 상부 및 저부의 위치가 바뀌게 된다.
그리고 나서, 도 1d에 도시된 바와 같이, 제 1 기판(10)을 필드 산화막(15)이 노출되도록 CMP로 전면식각한다. 바람직하게, CMP는 제 1 기판(10)이 100 내지 300Å 정도 제거되도록 진행한다. 이때, 노출된 필드 산화막(15)의 상부 에지 프로파일이 완만함을 알 수 있다.
상기한 본 발명에 의하면, 하드 마스크 적용에 의해 고집적화에 따른 필드 산화막의 최소선폭을 확보할 수 있고, 메인 식각 단계에서 트렌치의 수직 프로파일을 형성하고, PET 단계에서 트렌치의 저부 에지의 프로파일을 완만하게 형성하여필드 산화막 에지의 전계집중 현상을 방지함으로써 소자의 열화가 방지된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (7)

  1. 청구항1는 삭제 되었습니다.
  2. 청구항2는 삭제 되었습니다.
  3. 청구항3는 삭제 되었습니다.
  4. 제 1 기판 상에 소자분리영역을 노출시키는 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 이용하여 상기 노출된 제 1 기판에 100 내지 300W의 비교적 높은 바이어스 파워와, 1 내지 10mTorr의 비교적 낮은 압력에서 진행하는 메인식각 공정을 통해 수직 프로파일를 갖는 트랜치를 형성하는 단계와;
    상기 수직 프로파일를 갖는 트랜치의 저부 에지를 소정부분 제거하여 완만한 저부 에지 프로파일을 갖는 트랜치를 형성하기 위해 5 내지 10sccm의 비교적 소량의 SF6나 NF3가스를 200 내지 600W 파워로 식각후처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 식각 후처리는 상기 트렌치 저부의 제 1 기판이 200 내지 600Å 정도 손실되도록 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서, 상기 하드 마스크는 패드 산화막 및 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 하드 마스크의 총 두께는 700 내지 2,000Å인 것을특징으로 하는 반도체 소자의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63232444A (ja) * 1987-03-20 1988-09-28 Mitsubishi Electric Corp 半導体装置
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
KR19990033625A (ko) * 1997-10-25 1999-05-15 윤종용 반도체 장치의 트렌치 형성 방법 및 그 구조
KR19990038190A (ko) * 1997-11-04 1999-06-05 구본준 반도체장치의 소자격리방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63232444A (ja) * 1987-03-20 1988-09-28 Mitsubishi Electric Corp 半導体装置
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
KR19990033625A (ko) * 1997-10-25 1999-05-15 윤종용 반도체 장치의 트렌치 형성 방법 및 그 구조
KR19990038190A (ko) * 1997-11-04 1999-06-05 구본준 반도체장치의 소자격리방법

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