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DE69333151T2 - Datenleitungsstörungsfreier, in Speicherblöcke geteilter Flashspeicher und Mikrorechner mit Flashspeicher - Google Patents

Datenleitungsstörungsfreier, in Speicherblöcke geteilter Flashspeicher und Mikrorechner mit Flashspeicher Download PDF

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DE69333151T2
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DE
Germany
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data
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flash memory
address
Prior art date
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Application number
DE69333151T
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English (en)
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DE69333151D1 (de
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Kiyoshi Matsubara
Naoki Yashiki
Shiro Baba
Takashi Ito
Hirofumi Mukai
Masanao Sato
Masaaki Terasawa
Kenichi Kuroda
Kazuyoshi Shiba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Publication date
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Priority claimed from JP09390892A external-priority patent/JP3534781B2/ja
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Publication of DE69333151T2 publication Critical patent/DE69333151T2/de
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Description

  • HINTERGRUND DER ERFINDUNG
  • Die Erfindung betrifft einen Mikrocomputer und einen nicht-flüchtigen Flashspeicher, in dem Information durch elektrisches Löschen/Schreiben umschreibbar ist.
  • Das Dokument JP-A-1-161469 (offengelegt am 26. Juni 1989) beschreibt einen Mikrocomputer mit einem EPROM (löschbarer und programmierbarer Festwertspeicher) oder einen EEPROM (elektrisch löschbarer und programmierbarer Festwertspeicher), als programmierbarer, nichtflüchtiger Speicher, auf einem einzelnen Halbleiterchip. In einem solchen auf dem Mikrocomputerchip ausgebildeten nichtflüchtigen Speicher, sind Daten und Programme registriert. Da in einem EPROM gespeicherte Information durch Ultraviolettstrahlung gelöscht wird, muss ein EPROM vom System, auf dem er montiert ist, weggenommen werden, um ihn umzuschreiben. Ein EEPROM kann elektrisch gelöscht und beschrieben werden, weswegen in ihm gespeicherte Information umgeschrieben werden kann, während er in einem System montiert ist. Jedoch müssen den EEPROM bildende Speicherzellen zusätzlich zu Speicherelementen wie NMOSs (Metallnitridoxid-Halbleiter) noch Auswähltransistoren aufweisen, und demgemäß benötigt ein EEPROM eine relativ große Chipbelegungsfläche, die z. B. ungefähr 2,5 bis 5 Mal so groß wie die eines EPROM ist.
  • Das Dokument JP-A-2-289997 (offengelegt am 29. November 1990) beschreibt einen EEPROM mit Simultanlöschung. Ein solcher EEPROM mit Simultanlöschung kann so verstanden werden, dass er die Bedeutung eines Flashspeichers aufweist, wie er in der vorliegenden Beschreibung beschrieben ist. In einem Flashspeicher kann Information durch elektrisches Löschen und Schreiben umgeschrieben werden, seine Speicherzelle kann aus einem einzelnen Transistor im EEPROM bestehen, und funktionsmäßig können alle Speicherzellen oder ein Block von Speicherzellen durch elektrisches Löschen auf ein Mal gelöscht werden. Demgemäß kann im Flashspeicher gespeicherte Information umgeschrieben werden, während der Flashspeicher in einem System montiert ist, die Umschreibzeit kann dank der Funktion des Löschens auf ein Mal verkürzt werden, und es kann ein Beitrag zur Verringerung der von einem Chip belegten Fläche erzielt werden.
  • Das US-Patent 5,065,364 (erteilt am 12. November 1991) zeigt einen Flashspeicher vom Typ, bei dem ein Array elektrisch löschbarer und umschreibbarer Speicherzellen mit Steuergates, Drains und Sources in mehrere Speicherblöcke mit Datenleitungseinheit unterteilt ist, jedem Block gemeinsame Sourceleitungen verlegt sind und eine Spannung in Übereinstimmung mit einem Vorgang gesondert mittels eines in jeder Sourceleitung vorhandenen Sourceschalters an eine Sourceleitung gelegt wird. Dabei wird an die Sourceleitung eines zum Schreiben ausgewählten Blocks das Massepotential angelegt. An die Sourceleitung eines nicht zum Schreiben ausgewählten Blocks wird eine Spannung VDI von z. B. 3,5 V angelegt. Die Spannung VDI schützt vor Wortleitungsstörungen. Eine Wortleitungsstörung, auf die hier Bezug genommen wird, ist ein Effekt, bei dem z. B. in einer Speicherzelle mit einer Wortleitung, die zur Auswahl vorbereitet ist, und einer Datenleitung, die zur Nichtauswahl vorbereitet ist, die Potentialdifferenz zwischen dem Steuergate und dem potentialungebundenen Gate erhöht ist, so dass im Ergebnis elektrische Ladungen vom potentialungebundenen Gate zum Steuergate entladen werden, was den Schwellenwert des Speicherzellentran sistors verringert.
  • JP-A-59-29488 (offengelegt am 16. Februar 1991) und JP-A-3-78195 (offengelegt am 3. April 1991) beschreiben einen durch Ultraviolettlicht löschbaren EPROM, bei dem die Sources der mit derselben Wortleitung verbundenen Speicherzellen gemeinsam angeschlossen sind und für die gemeinsam angeschlossenen Sources ein Sourcepotential-Steuerschalter vorhanden ist. JP-A-3-78195 (offengelegt am 3. April 1991) beschreibt einen durch Ultraviolettlicht löschbaren EPROM, bei dem die Sources von mit zwei benachbarten Wortleitungen verbundenen Speicherzellen gemeinsam angeschlossen sind und für jeweils zwei benachbarte Wortleitungen ein Sourcepotential-Steuerschalter vorhanden ist. Jeder der in diesen drei Literaturstellen offenbarten Erfindungen soll eine Lösung hinsichtlich eines Problems fehlerhaften Schreibens/Lesens schaffen, wie es durch Leckströme aus einer nicht ausgewählten Speicherzelle in einem EEPROM verursacht wird.
  • Indessen beschreiben JP-A-3-14272 (offengelegt am 22. Januar 1991), JP-A-3-250495 (offengelegt am 8. November 1991) und JP-A-2-241060 (offengelegt am 25. September 1990) die Unterteilung eines Speicherzellenarrays mit der Einheit einer Datenleitung.
  • US-A-4 796 235 offenbart einen Einchipcomputer mit einer zentralen Verarbeitungseinheit, einem Direktzugriffsspeicher und einem EEPROM, wobei ein Schreibschutzmechanismus für den EEPROM geschaffen ist.
  • EP-A-0 392 895 offenbart eine Vorrichtung, in der ausgewählte Blöcke eines Flash-EEPROM parallel gelöscht werden können.
  • US-A-4,796,235 offenbart einen Einzelchipcomputer mit einer zentralen Datenverarbeitungseinheit, einem wahlfreien Zugriffsspeicher und einem EEPROM, wobei ein Schreibschutzmechanismus für den EEPROM vorgesehen ist.
  • EP-A-0 447 856 offenbart einen nichtflüchtigen Halbleiterspeicher, der in Zellen und Wortleitungen unterteilt ist, um ein irrtümliches Löschen nicht-ausgewählter Speicherelemente zu verhindern.
  • Aus ELECTRONIC ENGINEERING, Vol. 63, No. 775, Juli 199, Juli 1991, Seite 49 ist ein Flashspeicher mit Blockstruktur bekannt, die es ermöglicht, dass die in einem Block des Flashspeichers gespeicherten Daten als Arbeitsdatensatz verwendet werden, während ein neuer Datensatz in einem zweiten Block des Flashspeichers erzeugt wird.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltungsvorrichtung mit verbesserter Wiederbeschreibe-Effizienz zu schaffen.
  • Die Aufgabe wird durch die Vorrichtung nach Anspruch 1 gelöst, die einen Steuerregister aufweist, der Steuerbits verwendet, um die zu löschenden Speicherblöcke zu bezeichnen. Die Unteransprüche betreffen bevorzugte Ausführungsformen.
  • Die Erfinder haben als Erstes die Tatsache untersucht, dass ein Flashspeicher an einem Mikrocomputer montiert ist, wobei sie die folgenden Punkte herausgefunden haben:
    • (1) Programme und Daten werden in einem im Mikrocomputer eingeschlossenen oder eingebauten ROM gespeichert. Daten sind in Daten großen Umfangs und Daten kleinen Umfangs einzuteilen. Wenn Programme und Daten umzuschreiben sind, werden die ersteren Daten typischerweise mit einer großen Einheit von mehreren zehn kB (Kilobyte) umgeschrieben, während die letzteren Daten typischerweise mit einer kleinen Einheit von einigen zehn B (Byte) umgeschrieben werden. Dabei kann, wenn der Flashspeicher in der Einheit einer Chipcharge oder in der Einheit eines Speicherblocks derselben Größe gelöscht wird, die Schwierigkeit auftreten, dass die Löscheinheit mit einem Programmbereich übereinstimmt, aber für einen Datenbereich übermäßig groß ist, was die Einfachheit der Verwendung desselben beeinträchtigt, oder es kann der umgekehrte Fall auftreten.
    • (2) Wenn ein Teil der im Flashspeicher registrierten Information umgeschrieben werden soll, nachdem der Mikrocomputer an einem System montiert ist, reicht es aus, den die inter essierende Information registrierenden Speicherblock als umzuschreibendes Objekt zu verwenden. Wenn jedoch alle auf ein Mal löschbaren Speicherblöcke gleiche Speicherkapazität aufweisen, muss selbst dann, wenn es erwünscht ist, nur eine kleinere Informationsmenge umzuschreiben, als es der Speicherkapazität eines Speicherblocks entspricht, der Speicherblock mit relativ großer Speicherkapazität auf ein Mal gelöscht werden, woraufhin ein Schreibvorgang über den gesamten fraglichen Speicherblock ausgeführt wird, mit dem Ergebnis, dass Zeit vergeudend zum Umschreiben von Information aufgewandt wird, die dem Grunde nach nicht umgeschrieben werden muss.
    • (3) In den Flashspeicher zu schreibende Information wird entsprechend dem System bestimmt, bei dem der Mikrocomputer angewandt ist, jedoch kann tatsächlich manchmal eine Beeinträchtigung bestehen, wenn die Information insgesamt von Anfang an eingeschrieben wird, wobei der interessierende Mikrocomputer am System montiert ist.
    • (4) Wenn der Flashspeicher mit montiertem Mikrocomputer umgeschrieben wird, reicht es manchmal aus, dass nur ein Teil der Information eines Speicherblocks, der für ein umzuschreibendes Objekt steht, umgeschrieben wird. Jedoch selbst in diesem Fall muss, wenn Information, die in die Gesamtheit des Speicherblocks, der auf ein Mal gelöscht wurde, einzuschreiben ist, sequentiell von außerhalb des Mikrocomputers empfangen und umgeschrieben wird, alle in die Gesamtheit des interessierenden Speicherblocks zu schreibende Information von außen empfangen werden, trotz der Tatsache, dass es ausreichen würde, nur einen Teil der Information des umzuschreibenden Speicherblocks umzuschreiben, und es muss die Übertragung von Information von außen, die dem Grunde nach nicht umgeschrieben werden muss, d. h. Information, die vor dem Umschreiben intern registriert ist, wiederholt werden, was zu einer Vergeudung bei der Informationsübertragung beim teilweisen Umschreiben des Speicherblocks führt.
    • (5) Wegen des Informationsspeichermechanismus ist die Zeit zum Umschreiben des Flashspeichers mittels Löschen auf ein Mal viel länger als im Vergleich mit einem Speicher wie einem RAM (Direktzugriffsspeicher), und so kann ein Flashspeicher nicht auf Echtzeitbasis synchron mit einem Maschinensteuerungsbetrieb durch den Mikrocomputer umgeschrieben werden.
  • Die Erfinder haben die Unterteilung von Speicherblöcken in der Einheit einer Datenleitung untersucht, wobei sie herausgefunden haben, dass die Größe des minimalen Speicherblocks dadurch leichter verringert werden kann, wenn eine Unterteilung in Speicherblöcke mit der Einheit einer Wortleitung erfolgt und Sources in einem Block gemeinsam verwendet werden, wobei dies auch vom Standpunkt einer Verbesserung der einfachen Nutzbarkeit eines in den Mikrocomputer eingebauten Flashspeichers, wie als Erstes untersucht, von Vorteil ist. Wenn eine Unterteilung in Speicherblöcke mit der Einheit einer Datenleitung verwendet wird, leiden alle Speicherzellen eines zum Umschreiben ausgewählten Blocks, die in einer Linie liegen und deren Drains mit einer Datenleitung verbunden sind, an die eine hohe Schreibspannung angelegt wird, unter Datenleitungsstörung. Die Datenleitungsstörung ist ein Effekt, bei dem z. B. in einer Speicherzelle, die einer Wortleitung, die nicht zur Auswahl vorbereitet ist, und einer Datenleitung, die vorbereitet ist, um zum Schreiben ausgewählt zu werden, zugeordnet ist, ein elektrisches Feld zwischen der Source und dem Drain erhöht ist, so dass vom Drain zum potentialungebundenen Gate heiße Löcher injiziert werden, was den Schwellenwert des Speicherzellentransistors verringert.
  • Eine Hauptaufgabe gemäß einem Ausführungsbeispiel der Erfindung liegt darin, einen Mikrorechner mit Flash-Speicher zu schaffen, der einfach zu handhaben ist. Genauer ist es eine erste Aufgabe gemäß einem Ausführungsbeispiel der Erfindung, einen Mikrorechner zu schaffen, der zum hocheffizienten erstmaligen Einschreiben von Informationen in den eingebauten Flash-Speicher geeignet ist. Eine zweite Aufgabe gemäß einem Ausführungsbeispiel der Erfindung liegt darin, die Wiederbeschreibe-Effizienz von Teilen der in einzelnen Speicherblöcken des Flash-Speichers abgelegten Informationen durch Elimination überflüssiger Schreibeoperationen nach dem gleichzeitigen Löschen der betreffenden Speicherblöcke zu verbessern. Eine dritte Aufgabe gemäß einem Ausführungsbeispiel der Erfindung ist es, die Wiederbeschreibe-Effizienz durch Elimination überflüssiger Außen-Transferoperationen von Schreibeinformationen zu verbessern, die zum teilweisen Wiederbeschreiben eines Speicherblocks notwendig sind. Eine vierte Aufgabe gemäß einem Ausführungsbeispiel der Erfindung ist es, in dem Flash-Speicher abgelegte Informationen auf Echtzeitbasis synchron mit der Steueroperation durch den Mikrorechner zu ändern.
  • Außerdem hat es ein Ausführungsbeispiel der Erfindung zur Aufgabe, einen Flash-Speicher zu schaffen, in dem die Minimalgröße des durch gemeinsamen Anschluß von Source-Elektroden in einem elektrisch wiederbeschreibbaren, nicht flüchtigen Speicher erhältlichen Speicherblocks verringert werden kann, und ferner eine durch Datenleitungsstörungen entstehende irrtümliche Operation in einem nicht zum Schreiben ausgewählten Speicherblock zu vermeiden, wenn die Bildung von Speicherblöcken in einer Wortleitungseinheit bewirkt wird.
  • Ein Mikrocomputer weist auf einem einzelnen Halbleiterchip eine zentrale Verarbeitungseinheit und einen nichtflüchtigen Flashspeicher auf, in dem durch die zentrale Verarbeitungseinheit zu verarbeitende Information durch elektrisches Löschen und Schreiben umschreibbar ist, und der Mikrocomputer ist mit einem Eingangsanschluss für ein Betriebsmodussignal versehen, um einen ersten Betriebsmodus, in dem das Umschreiben des Flashspeichers durch eine in den Halbleiterchip eingebaute Schaltung gesteuert wird, und einen zweiten Betriebsmodus zu spezifizieren, in dem er durch eine Einheit gesteuert wird, die außerhalb des Halbleiterchips vorhanden ist.
  • Wenn die zentrale Verarbeitungseinheit eine Umschreibsteuerung entsprechend der Spezifizierung des ersten Betriebsmodus ausführt, kann ein durch die zentrale Verarbeitungseinheit auszuführendes Umschreibsteuerprogramm in einem Masken-ROM registriert sein, oder ein vorab in Flashspeicher gespeichertes Umschreibsteuerprogramm kann in einen RAM übertragen und ausgeführt werden.
  • Die Tatsache, dass die im Flashraum abhängig von einer Anwendung zu speichernde Informationsmenge abhängig von der Art der Information, wie z. B. einem Programm, einer Datentabelle oder Steuerdaten, differiert, wird in Betracht gezogen. Dann kann, damit beim Umschreiben eines Teils der in einigen der Speicherblöcke des Flashspeichers registrierten Information der Wirkungsgrad des Umschreibens dadurch verbessert werden, dass ein vergeudender Schreibvorgang nach dem Löschen auf ein Mal der interessierenden Speicher blöcke beseitigt wird, mehrere Speicherblöcke mit voneinander verschiedenen Speicherkapazitäten jeweils einer auf ein Mal löschbaren Einheit im Flashspeicher zugeordnet werden.
  • Wenn das Umschreiben des Flashspeichers von innerhalb und außerhalb des Mikrocomputers gesteuert wird, kann, damit ein auf ein Mal zu löschender Speicherblock einfach spezifiziert werden kann, im Flashspeicher ein Register enthalten sein, in dem Information zum Spezifizieren des auf ein Mal zu löschenden Speicherblocks umschreibbar registriert ist.
  • Wenn der eingebaute Flashspeicher als Einheit für auf Löschen auf ein Mal mehrere Speicherblöcke mit voneinander verschiedenen Speicherkapazitäten aufweist, kann, damit der eingebaute RAM als Arbeitsbereich oder Datenpufferbereich zum Umschreiben eines Speicherblocks verwendet werden kann, ein Speicherblock mit einer Speicherkapazität, die kleiner als die des eingebauten RAM eingestellt ist, vorhanden sein. In diesem Fall kann, um den Wirkungsgrad beim Umschreiben dadurch zu verbessern, dass ein vergeudender Übertragungsvorgang, von außen her, für Schreibinformation, wie sie zum teilweisen Umschreiben des Speicherblocks erforderlich ist, weggelassen wird, Information, wie sie im Speicherblock mit einer Speicherkapazität unter der des eingebauten RAM enthalten ist, an den eingebauten RAM übertragen werden, wobei die gesamte übertragene Information oder ein Teil derselben im RAM erneuert werden kann und der interessierende Speicherblock mit erneuerter Information umgeschrieben werden kann. Ferner kann beim Abstimmen von Daten, wie im Flashspeicher registrierten Steuerdaten, eine Verarbeitung ausgeführt werden, damit im Flashspeicher registrierte Information auf Echtzeitbasis synchron mit einem Steuerungsvorgang durch den Mikrocomputer geändert werden kann, bei der Adressen eines spezifizierten Bereichs des eingebauten RAM in steuerbarer Weise geändert werden und so angeordnet werden, dass sie Adressen des Speicherblocks mit der kleineren Speicherkapazität als der des eingebauten RAM überlappen, d. h., dass sie so geändert und angeordnet werden, dass auf den überlappenden RAM zugegriffen werden kann, wenn auf den Speicherblock zugegriffen wird, wobei nach dem Ausführen des Arbeitsvorgangs unter der spezifizierten Adresse die angeordnete Adresse des RAM in den ursprünglichen Zustand wiederhergestellt wird, und der Inhalt des Speicherblocks mit der Information unter der spezifizierten Adresse des RAM umgeschrieben wird.
  • Um die Minimum-Blockgröße leichter zu verringern als in dem Fall, in dem Speicherblöcke in einer Datenheitungseinheit gebildet sind, werden Speicherblöcke durch Verbinden einer gemeinsamen Source-Leitung mit den Speicherzellen definiert, wobei deren Steuer-Gates an eine oder mehrere Wortleitungen in einer Wortleitungseinheit angeschlossen sind.
  • Um gleichzeitig Datenleitungsstörungen in einem nicht zum Schreiben ausgewählten Speicherblock zu berücksichtigen, ist eine Spannungsausgabeeinrichtung vorgesehen, die in einer Speicherblockeinheit die Spannung der Source-Leitung auf ein erstes Potential und ein zweites höheres Potential bei der Schreibeoperation setzt, wodurch die Spannungsausgabeeinrichtung das erste Potential an eine Source-Leitung eines Speicherblocks anlegt, der Speicherzellen mit einer zugehörigen Datenleitung und einer zugehörigen Wortleitung mit vorbestimmten Spannungen aufweist, um diesen zum Schreiben auszuwählen, und das zweite Potential an eine Source-Leitung eines Speicherblocks anlegt, der Speicherzellen mit einer zugehörigen Datenleitung mit der vorbestimmten Spannung und einer zugehörigen Wortleitung ohne die vorbestimmte Spannung aufweist, so dass dieser nicht zum Schreiben ausgewählt ist.
  • Um die einfache Handhabung in der Bildung von Speicherblöcken in einer Wortleitungseinheit zu verbessern, weisen mehrere Speicherblöcke einen oder mehrere große Speicherblöcke mit einer relativ großen Anzahl von Wortleitungen und einen oder mehrere kleine Speicherblöcke mit einer relativ kleinen Anzahl von Wortleitungen auf.
  • Um gleichzeitig die Datenleitungs-Störungszeit zu minimieren, haben dir großen und die kleinen Speicherblöcke gemeinsame Datenleitungen und sind separat reihenweise angeordnet, wobei zusätzlich eine Auswahlschaltung zum Auswählen einer Datenleitung zum Schreiben und Lesen in der Nähe des großen Speicherblocks angeordnet ist, eine Transfer-Gate-Schaltung in die Datenleitungen eingefügt ist, die dem großen und dem kleinen Speicherblock gemeinsam zugeordnet sind, und eine Steuerschaltung vorgesehen ist, die die Transfer-Gateschaltung nach dem Schreiben des großen Speicherblocks abklemmt.
  • Wenn Information gemäß den oben erwähnten Ausführungsbeispielen anfangs in den Flashspeicher in der Phase eingeschrieben wird, die dem Montieren des Mikrocomputers gemäß einem Ausführungsbeispiel der Erfindung vorangeht, kann die Information wirkungsvoll unter Steuerung einer externen Schreibvorrichtung wie eines PROM-Schreibgeräts durch Spezifizieren des zweiten Betriebsmodus geschrieben werden.
  • Z. B. werden Programme, Datentabellen oder Steuerdaten in die mehreren Speicherblöcke mit voneinander verschiedenen Kapazitäten eingeschrieben und jeweils als auf ein Mal löschbare Einheit entsprechend der Speicherkapazität jedes Speicherblocks definiert.
  • Wenn der Mikrocomputer am System montiert ist und danach der Flashspeicher umgeschrieben wird, wird der erste Betriebsmodus spezifiziert, um z. B. dafür zu sorgen, dass die in den Mikrocomputer eingebaute zentrale Verarbeitungseinheit die Steuerung beim Umschreiben ausführt. In diesem Fall können Daten mit relativ großer Informationsmenge in einen Speicherblock mit relativ großer Speicherkapazität eingeschrieben werden, und Daten mit relativ kleiner Informationsmenge können in einen Speicherblock mit relativ kleiner Speicherkapazität eingeschrieben werden. D. h., dass ein Speicherblock mit einer Speicherkapazität verwendet werden kann, die der zu speichernden Informationsmenge genügt. Demgemäß kann selbst dann, wenn ein gegebener Speicherblock auf ein Mal gelöscht wird, um einen Teil der im Flashspeicher registrierten Information umzuschreiben, ein solcher vergeudender Vorgang, dass eine Informationsgruppe, für die dem Grunde nach kein Umschreiben erforderlich ist, einheitlich gelöscht und danach erneut geschrieben wird, so weit wie möglich verhindert werden.
  • Insbesondere dann, wenn unter den mehreren Speicherblöcken ein solcher Speicherblock vorhanden ist, dessen Speicherkapazität so eingestellt ist, dass sie kleiner als die des eingebauten RAM ist, kann dieser Speicherblock als Arbeitsbereich oder Datenpufferbereich zum Umschreiben eines Speicherblocks genutzt werden. Genauer gesagt, wird beim Umschreiben des Flashspeichers beim montieren Mikrocomputer Information in einem umzuschreibenden Speicherblock an den eingebauten RAM übertragen, von außen wird nur die umzuschreibende Teilinformation empfangen und im RAM umgeschrieben, und dann wird der Flashspeicher umgeschrieben, wodurch die Übertragung von Information von außen, die vor dem Schreiben intern registriert ist und nicht umgeschrieben werden muss, nicht wiederholt werden muss, so dass vergeudende Informationsübertragung zum teilweisen Umschreiben eines Speicherblocks beseitigt werden kann. Ferner ist im Flashspeicher die Zeit zum Löschen auf ein Mal eines kleinen Speicherblocks nicht so kurz, dass der Flashspeicher als solcher auf Echtzeitbasis synchron mit dem Steuerungsvorgang durch den Mikrocomputer umgeschrieben wer den könnte. Jedoch können unter Verwendung des eingebauten RAM als Arbeitsbereich oder Datenpufferbereich zum Umschreiben eines Speicherblocks dieselben Daten wie die, die auf Echtzeitbasis umgeschrieben werden, schließlich im Speicherblock erhalten werden.
  • Wenn Speicherblöcke jeweils in einer Wortleitungseinheit definiert sind, hat der minimale Speicherblock eine Speicherkapazität, die der einer Wortleitung entspricht, unabhängig von der Anzahl der parallelen Eingabe/Ausgabe-Bits. Dagegen hat der minimale Speicherblock eine Speicherkapazität, die der Anzahl von Datenleitungen entspricht, die wiederum der Anzahl von parallelen Eingabe/Ausgabe-Bits entspricht, wenn die Speicherblöcke jeweils in einer Datenleitungseinheit definiert sind. Dies zeigt, daß die Speicherkapazität des minimalen Speicherblocks leichter verringert werden kann, wenn die Speicherblöcke in einer Wortleitungseinheit definiert sind, und insbesondere in dem Fall eines in dem Mikrorechner enthaltenen Speichers, in dem Ein- und Ausgabe von Daten in einer Byte- oder Worteinheit durchgeführt wird, kann die minimale Speicherblockgröße erheblich verringert werden. Dies trägt zu einer weiteren Verbesserung der einfacheren Handhabung des in dem Mikrorechner eingebauten Flash-Speichers bei und damit zu einer Verbesserung in der Wiederbeschreibe-Effizienz von Daten kleineren Umfangs in eine Speicherblockeinheit.
  • In einem Bereich nahe des Source-Seitenendes des Drain-Elektrode einer nicht-flüchtigen Speichervorrichtung werden Elektron-Loch-Paare durch ein Tunnelphänomen zwischen Bändern erzeugt. Wenn dann ein relativ großes elektrisches Feld zwischen der Source- und der Drain-Elektrode erzeugt wird, werden die Löcher der Elektron-Loch-Paare durch das elektrische Feld so beschleunigt, daß sie zu heißen Löchern werden. Die heißen Löcher werden durch einen Tunnel-Isolationsfilm auf das Floating-Gate eingebracht. Dieser Zustand wird als Daten leitungsstörung bezeichnet, und wenn die Datenleitungsstörung die Vorrichtung über längere Zeit beeinflußt, erniedrigt sich der Schwellenwert der Speichervorrichtung und es entsteht eine unerwünschte Änderung der gespeicherten Informationen, die zu einer irrtümlichen Operation führt (Datenleitungs-Störungsfehler). In einem nicht zum Schreiben ausgewählten Block wird ein elektrisches Feld zwischen der Drain- und der Source-Elektrode durch Anlegen eines zweiten Potentials, wie z. B. einer Datenleitungsstörungs-Schutzspannung an eine Source-Leitung einer Speicherzelle zum Anheben des Source-Potentials geschwächt, wodurch sichergestellt wird, daß die Löcher der Elektron-Loch-Paare, die in der Nähe der Drain-Elektrode erzeugt werden, nicht zu heißen Löchern werden und damit keine Verringerung der Schwellenspannung des Speichertransistors eintritt.
  • Zum Schutz vor dem Datenleitungs-Störungsfehler ist eine Minimierung der Datenleitungs-Störungszeit (der Zeit, für die der Datenleitungsstörungszustand herrscht) wirksam. In diesem Fall wird die Datenleitungs-Störungszeit, die einen kleinen Speicherblock durch das beim Wiederbeschreiben eines Speicherblocks mit einer großen Speicherkapazität auftretende Schreiben beeinflußt, relativ erhöht im Vergleich zu dem umgekehrten Fall. Angesichts dieser Tatsache kann durch Anpassung einer Anordnung, in der bezüglich einer eingreifenden Transfer-Gate-Schaltung Speicherblöcke auf der Seite einer Y-Auswahlschaltung aus großen Speicherblöcken gebildet werden und Speicherblöcke auf der entgegengesetzten Seite aus kleinen Speicherblöcken gebildet werden, die Datenleitungs-Störungszeit, die die Speicherzellen der Speicherblöcke in relativer Nähe der Y-Auswahlschaltung durch das Beschreiben des relativ von der Y-Auswahlschaltung entfernten Speicherblocks drastisch reduziert werden im Vergleich zu dem Fall mit umgekehrter Anordnung der großen und kleinen Speicherblöcke. Durch diese Anordnungsbeziehung zwischen den großen und klei nen Speicherblöcken können durch Datenleitungsstörungen entstehende irrtümliche Operationen weiter verringert werden.
  • Nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist ein Mikrorechner mit einer zentralen Datenverarbeitungsanlage, einem elektrisch wiederbeschreibbaren Flash-Speicher, einer I/O-Port-Flash-Speicher-Wiederbeschreibeeinrichtung zum Anschließen an einen ROM-Schreiber zum Wiederbeschreiben des Flash-Speichers, einer zwischen der zentralen Datenverarbeitungsanlage und dem Flash-Speicher befindlichen Umschalteinrichtung und einer auf ein extern zugeführtes Betriebsmodussignal ansprechenden Wiederbeschreibemodus-Entscheidungseinrichtung zum Steuern der Umschalteinrichtung und der I/O-Port-Flash-Speicher-Wiederbeschreibeeinrichtung, wobei die zentrale Datenverarbeitungsanlage, der Flash-Speicher, die I/O-Port-Flash-Speicher-Wiederbeschreibeeinrichtung, die Umschalteinrichtung und die Wiederbeschreibemodus-Entscheidungseinrichtung auf einem einzelnen Halbleiterchip gebildet sind.
  • Nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist eine elektrisch wiederbeschreibbare Flash-Speicher-Vorrichtung vorgesehen, umfassend:
    einen Speicherzellen-Array mit mehreren in Reihen und Spalten angeordneten Speicherzellen, die jeweils ein nichtflüchtiges Speicherelement mit einem ersten und einem zweiten Halbleiterbereich, gebildet in einem ersten Flächenbereich des Halbleitersubstrats, einem Floating-Gate, gebildet über und isoliert von einem zweiten Flächenbereich des Halbleitersubstrats zwischen dem ersten und dem zweiten Halbleiterbereich und einem Steuergate gebildet über und isoliert von dem Floating-Gate aufweist;
    mehrere erste Leitungen, die parallel zueinander in einer Reihen-Richtung über das Halbleitersubstrat verlaufen, wobei Steuer-Gates der Speicherzellen in einer Reihe gemeinsam an eine erste Leitung angeschlossen sind;
    mehrere zweite Leitungen, die parallel zueinander in einer Spalten-Richtung über das Halbleitersubstrat verlaufen, wobei erste Haltleiterbereiche von Speicherzellen in einer Spalte gemeinsam an einen zweiten Leiter angeschlossen sind;
    mehrere gemeinsame Leiter, die in der Reihen-Richtung über das Halbleitersubstrat verlaufen, wobei zweite Halbleiterbereiche von wenigstens zwei Reihen von Speicherzellen gemeinsam an einen gemeinsamen Leiter angeschlossen sind, so daß die wenigstens eine Reihe von Speicherzellen, die ihre zweiten Haltleiterbereiche gemeinsam an einen gemeinsamen Leiter angeschlossen hat, einen Speicherblock bildet, wobei die so gebildeten Speicherblöcke unterschiedliche Speicherkapazitäten aufweisen;
    mehrere gemeinsame Spannungs-Steuerschaltungen, die auf dem Substrat gebildet sind, wobei jeweils eine für jeden Speicherblock vorgesehen ist, um eine gemeinsame Spannung zu erzeugen, die wenigstens einen ersten und einen zweiten Spannungswert annehmen kann; und
    eine in dem Substrat gebildete Steuerschaltung zum Erzeugen eines Steuersignals, das anzeigt, welcher der Speicherblöcke einer Lösch-/Schreibe-Operation unterzogen wird, wobei das Steuersignal in mehreren gemeinsamen Spannungs-Steuerschaltungen so zugeführt wird, daß einzelne gemeinsame Spannungs-Steuerschaltungen an ihre zugehörigen gemeinsamen Leitungen gemeinsame Spannungen anlegen, die jeweils abhängig von dem Steuersignal den ersten oder den zweiten Spannungswert anlegen, um eine Schreibeoperation mit einer gemeinsamen Spannung des zweiten Spannungswerts zu bewirken, der an einen gemeinsamen Leiter für einen Speicherblock angelegt wird, der keine für die Schreibeoperation ausgewählte Speicherzelle enthält, und um ein gleichzeitiges Löschen mit einer gemeinsamen Spannung des ersten Spannungswerts zu bewirken, der an einen gemeinsamen Leiter für einen Speicherblock angelegt wird, der zum gleichzeitigen Löschen ausgewählt ist.
  • KURZE BESCHREIBUNG DER ZEICHUNGEN
  • 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Mikrocomputers zeigt, der einen alles umfassenden Flashspeicher verwendet.
  • 2 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Mikrocomputers zeigt, der einen Flashspeicher zusammen mit einem Masken-ROM verwendet.
  • 3 ist ein Blockdiagramm, das aus dem Gesichtspunkt heraus dargestellt ist, einen Flashspeicher mittels eines PROM-Universalschreibgeräts umzuschreiben.
  • 4 ist ein Blockdiagramm, das aus dem Gesichtspunkt heraus dargestellt ist, einen Flashspeicher auf Grundlage einer CPU-Steuerung umzuschreiben.
  • 5 ist eine Speicherkarte, die ein Beispiel eines Mikrocomputers zeigt, der mit einem alles umfassenden Flashspeicher versehen ist.
  • 6 ist eine Speicherkarte, die ein Beispiel eines Mikrocomputers mit einem Flashspeicher zusammen mit einem Masken-ROM zeigt.
  • 7 ist ein Diagramm zum Erläutern eines Beispiels des schematischen Steuerungsablaufs beim Löschen.
  • 8 ist ein Diagramm zum Erläutern eines Beispiels des schematischen Steuerungsablaufs beim Schreiben.
  • 9 ist ein Diagramm zum Erläutern eines Beispiels eines Hilfsmittels zum Erzielen von Umschreiben des Flashspeichers auf Echtzeitbasis.
  • 10 ist ein Diagramm zum Erläutern eines Beispiels einer Art, teilweises Umschreiben eines Speicherblocks des Flashspeichers wirkungsvoll zu machen.
  • 11A und 11B sind Diagramme zum Erläutern des Prinzips eines Flashspeichers.
  • 12 ist ein Diagramm zum Erläutern des Prinzips des Aufbaus eines Speicherzellenarrays unter Verwendung von Speichertransistoren in den 11A und 11B.
  • 13 ist ein Blockschaltbild, das ein Beispiel eines Flashspeichers zeigt, bei dem mehrere Speicherblöcke jeweils mit der Einheit einer Datenleitung und mit verschiedenen Speicherkapazitäten definiert sind.
  • 14 ist ein Blockdiagramm, das ein Ausführungsbeispiel weiterer Einzelheiten eines Mikrocomputers zeigt, der dem Mikrocomputer von 1 entspricht.
  • 15 ist eine Draufsicht, die den Gehäusezustand des Mikrocomputers von 14 zeigt.
  • 16 ist ein Blockdiagramm, das die Gesamtheit des in den Mikrocomputer von 14 eingebauten Flashspeichers zeigt.
  • 17 ist ein Diagramm zum Erläutern eines Beispiels zur Unterteilung in Speicherblöcke.
  • 18 ist ein Diagramm zum Erläutern eines Beispiels eines Steuerregisters.
  • 19 ist ein zeitbezogenes Diagramm, das ein Beispiel eines Speicherlesevorgangs im Flashspeicher zeigt.
  • 20 ist ein zeitbezogenes Diagramm, das ein Beispiel eines Speicherschreibvorgangs im Flashspeicher zeigt.
  • 21 ist ein Flussdiagramm, das ein Beispiel von Einzelheiten des Schreibsteuerablaufs zeigt.
  • 22 ist ein Flussdiagramm, das ein Beispiel von Einzelheiten des Löschsteuerablaufs zeigt.
  • 23 ist ein Diagramm zum Erläutern eines anderen Beispiels der Unterteilung in Speicherblöcke.
  • 24 ist ein Speicherarrayteil-Konfigurationsdiagramm, das ein Beispiel eines Flashspeichers zeigt, bei dem mehrere Speicherblöcke jeweils in der Einheit einer Wortleitung, aber mit verschiedenen Kapazitäten definiert sind.
  • 25A und 25B sind Diagramme zum Erläutern eines Vorteils des in 24 dargestellten Ausführungsbeispiels.
  • 26A und 26B sind Diagramme zum Erläutern eines Beispiels von Spannungszuständen hinsichtlich Gegenmaßnahmen gegen Datenleitungsstörung in einem nicht zum Schreiben ausgewählten Block.
  • 27A und 27B sind Diagramme zum Erläutern des Prinzips der Entstehung einer Datenleitungsstörung und einer Gegenmaßnahme dagegen.
  • 28 ist ein Diagramm zum Erläutern der Schwellenwertänderung einer Speicherzelle in Bezug auf die Datenleitungsstörungs-Zeit.
  • 29 ist ein Schaltbild zum Erläutern der Korrelation der Datenleitungsstörungs-Zeit zwischen Speicherblöcken kleiner Speicherkapazitäten und Speicherblöcken großer Speicherkapazitäten.
  • 30A und 30B sind Diagramme, die ein Ausführungsbeispiel eines Speicherarrays zeigen, bei dem eine Übertragungstorschaltung zum selektiven Trennen von Datenleitungen zwischen Speicherblöcke eingefügt ist.
  • 31 ist ein erläuterndes Diagramm, bei dem ein Beispiel von Spannungszuständen hinsichtlich Gegenmaßnahmen gegen Datenleitungsstörung zusammengefasst ist.
  • 32 ist ein Schaltbild, das ein Beispiel zeigt, bei dem eine Blindwortleitung zwischen einem Speicherblock und einem Übertragungstor angeordnet ist.
  • 33 ist ein Schaltbild, das ein anderes Beispiel zeigt, bei dem eine Blindwortleitung zwischen einem Speicherblock und einer Übertragungstorschaltung angeordnet ist.
  • 34 ist ein Schaltbild, das noch ein anderes Beispiel zeigt, bei dem eine Blinddwortleitung zwischen einem Speicherblock und einer Übertragungstorschaltung angeordnet ist.
  • 35 ist ein Diagramm zum Erläutern eines Speicherarrays, bei dem zwei Speicherblöcke auf jeder Seite einer Übertragungstorschaltung angeordnet sind.
  • 36 ist ein Schaltbild, das ein Beispiel eines Speicherarrays zeigt, bei dem die Anzahl von Wortleitungen auf ein Mal löschbarer Speicherblöcke sequentiel erhöht ist.
  • 37 ist ein Diagramm zum Erläutern eines Beispiels eines Speicherarrays, bei dem eine Übertragungstorschaltung zwi schen einer Gruppe großer Speicherblöcke und einer Gruppe kleiner Speicherblöcke angeordnet ist.
  • 38 ist ein Schaltbild, das ein Beispiel eines Speicherarrays zeigt, bei dem die Datenleitungsstruktur aus Hauptdatenleitungen und Hilfsdatenleitungen besteht.
  • 39 ist ein Diagramm zum Erläutern eines Beispiels, bei dem auf einmal löschbare Speicherblöcke links und rechts bezüglich eines X-Adressendecodierers angeordnet sind.
  • 40 ist ein Diagramm zum Erläutern eines Beispiels einer Steuerschaltung in 39.
  • 41 ist ein Diagramm zum Erläutern eines Ausführungsbeispiels, bei dem in einem Speicherblock redundante Wörter vorhanden sind.
  • 42 ist ein Diagramm zum Erläutern eines Ausführungsbeispiels, bei dem für Redundanz bestimmte Speicherblöcke vorhanden sind.
  • 43 ist ein Diagramm zum Erläutern eines Ausführungsbeispiels, bei dem einige Speicherblöcke zu auf ein Mal programmierbaren Bereichen ausgebildet sind.
  • 44 ist ein Diagramm zum Erläutern eines Ausführungsbeispiels, bei dem einige Speicherblöcke zu Masken-ROMs ausgebildet sind.
  • 45 ist ein Diagramm zum Erläutern eines Beispiels eines Layoutmusters von Speicherblöcken.
  • 46 ist ein Diagramm zum Erläutern eines Layoutmusters, bei dem Übertragungstor-MOS-Transistoren zwischen Speicher blöcken vorhanden sind.
  • 47 ist ein Diagramm zum Erläutern eines Musters, bei dem der Drain einer Blindzelle potentialungebunden ist, im Gegensatz zur Konfiguration von 46.
  • 48 ist ein Diagramm zum Erläutern eines Layoutmusters, bei dem die Größe von MOS-Übertragungstransistoren wesentlich erhöht ist.
  • 49 ist ein Blockdiagramm, das ein Ausführungsbeispiel der Gesamtheit eines Flashspeichers zeigt, der mit einer Anzahl von Speicherblöcken mit Wortleitungseinheit und Gegenmaßnahmen gegen Datenleitungsstörung versehen ist.
  • 50 ist ein Blockdiagramm, das Einzelheiten einer Steuerschaltung im Flashspeicher von 49 zeigt.
  • 51 ist ein Diagramm zum Erläutern von Einzelheiten einer im Flashspeicher von 49 enthaltenen Spannungsversorgungsschaltung.
  • 52 ist ein Signalverlaufsdiagramm, das von der Spannungsversorgungsschaltung 51 erzeugte Ausgangsspannungen zeigt.
  • 53A und 53B sind Diagramme zum Erläutern von Einzelheiten eines im Flashspeicher von 49 enthaltenen X-Adressendecodierers.
  • 54 ist ein Diagramm zum Erläutern von Einzelheiten eines Beispiels einer im Flashspeicher von 49 enthaltenen Löschschaltung.
  • 55 ist ein zeitbezogenes Funktionsdiagramm der Lösch schaltung von 54.
  • 56 ist ein zeitbezogenes Diagramm einer Reihe von Vorgängen in Zusammenhang mit dem Löschen des in 49 dargestellten Flashspeichers.
  • 57 ist ein zeitbezogenes Diagramm einer Reihe von Vorgängen in Zusammenhang mit dem Schreiben im in 49 dargestellten Flashspeicher.
  • 58A bis 58I sind Längsschnitte eines Bauteils in verschiedenen Stadien des Herstellprozesses verschiedener Transistoren zum Aufbauen des Flashspeichers oder des diesen enthaltenden Mikrocomputers.
  • 59 ist ein Diagramm zum Erläutern von Löschungstechniken für den Flashspeicher.
  • 60 ist ein Längsschnitt zum Erläutern einer Halbleitersubstrat/Wanne-Struktur entsprechend Sektorlöschung.
  • 61 ist ein Längsschnitt zum Erläutern einer anderen Halbleitersubstrat/Wanne-Struktur.
  • 62 ist ein Längsschnitt zum Erläutern noch einer anderen- Halbleitersubstrat/Wanne-Struktur, die Sektorlöschung entspricht.
  • 63 ist ein Diagramm zum Veranschaulichen einer Überlappung eines spezifizierten Adressenbereichs des Direktzugriffsspeichers mit einem vorbestimmten Adressenbereich des Flashspeichers.
  • 64 ist ein Diagramm, das in Beispiel eines RAM-Steuerregisters zeigt.
  • 65 ist ein Diagramm, das die Adresseneinstellung für einen spezifizierten Adressenbereich des Direktzugriffsspeichers veranschaulicht.
  • 66 ist ein Diagramm, das ein Beispiel einer Chipauswahl-Steuereinrichtung zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Ausführungsbeispiele der Erfindung werden in der Abfolge der folgenden Punkte beschrieben:
    • [1] Mikrocomputer, der einen alles umfassenden Flashspeicher verwendet
    • [2] Mikrocomputer, der einen Masken-ROM und einen Flashspeicher verwendet
    • [3] Schreiben von Information mittels eines PROM-Universalschreibgeräts
    • [4] Schreibsteuerprogramm unter Steuerung einer CPU
    • [5] Korrekte Verwendung eines Schreibvorgangs durch das PROM-Universalschreibgerät, oder Schreiben unter CPU-Steuerung
    • [6] Hilfsmittel zum Erziehen von Umschreiben auf Echtzeitbasis
    • [7] Maßnahmen, um teilweises Umschreiben eines Speicherblocks effizient zu machen
    • [8] Prinzip eines Flashspeichers
    • [9] Ausbildung mehrerer Speicherblöcke mit verschiedenen Speicherkapazitäten, und die jeweils mit Datenleitungseinheit definiert sind
    • [10] Einzelheiten eines 1 entsprechenden Mikrocomputers
    • [11] Steuerschaltung zum Umschreiben eines Flashspeichers FMRY
    • [12] Einzelheiten des Umschreibsteuerablaufs des Flashspeichers FMRY
    • [13] Erzeugung mehrerer Speicherblöcke mit verschiedenen Speicherkapazitäten, und die jeweils mit Wortleitungseinheit definiert sind
    • [14] Gegenmaßnahmen gegen Datenleitungsstörung in einem nicht zum Schreiben ausgewählten Block
    • [15] Korrelation der Datenleitungsstörungs-Zeiten zwischen Speicherblöcken
    • [16] Übertragungstorschaltung für Datenleitungstrennung
    • [17] Blindwortleitungen
    • [18] Verschiedene Formen mehrfacher Speicherblöcke mit Wortleitungseinheit
    • [19] Layoutkonfiguration von Speicherblöcken
    • [20] Gesamtheit eines Flashspeichers, der mit Gegenmaßnahmen gegen Datenleitungsstörungen versehen ist
    • [21] Verfahren zum Herstellen eines Flashspeichers
    • [22] Halbleitersubstrat/Wanne-Struktur, die Sektorlöschbetrieb genügt
  • [1] Mikrocomputer unter Verwendung eines alles umfassenden Flashspeichers
  • 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Mikrocomputers zeigt, der einen alles umfassenden Flashspeicher verwendet (der gesamte ROM im Mikrocomputer liegt in Form eines Flashspeichers vor). In einem in der Figur dargestellten Mikrocomputer MCU sind eine zentrale Verarbeitungseinheit CPU, ein nichtflüchtiger Flashspeicher FMRY, in dem durch die zentrale Verarbeitungseinheit CPU zu verarbeitende Information durch elektrisches Löschen und Schreiben umschreibbar ist, Peripherieschaltungen wie ein Timer TMR, eine serielle Kommunikationsschnittstelle SCI, ein Direktzugriffsspeicher RAM und eine Eingangs/Ausgangs-Schaltung E/A, sowie eine Steuerschaltung CONT auf einem einzelnen Halbleiterchip CHP wie einem solchen aus Silizium mittels bekannter Herstelltechniken für integrierte Halblei terschaltungen ausgebildet. Im Flashspeicher FMRY ist Information durch elektrisches Löschen und Schreiben umschreibbar, und wie bei einem EPROM kann seine Speicherzelle aus einem einzelnen Transistor bestehen; außerdem hat er die Funktion elektrischer Löschung auf ein Mal aller Speicherzellen oder Löschung auf ein Mal eines Blocks von Speicherzellen (eines Speicherblocks). Der Flashspeicher FMRY verfügt über mehrere Speicherblöcke, die als auf ein Mal löschbare Einheit definiert sind. In 1 bezeichnet LMB einen großen Speicherblock mit relativ großer Speicherkapazität, und SMB repräsentiert einen kleinen Speicherblock mit relativ kleiner Speicherkapazität. Der Speicher des kleinen Speicherblocks SMB ist so konzipiert, dass er nicht größer als der Direktzugriffsspeicher RAM ist. Demgemäß kann der Direktzugriffsspeicher RAM übertragene Daten vom kleinen Speicherblock SMB empfangen, um die Information zwischenzuspeichern, und er kann als Arbeitsbereich oder Datenpufferbereich zum Umschreiben verwendet werden. Erforderliche Daten und Programme werden in den Flashspeicher FMRY geschrieben. Einzelheiten des Flashspeichers FMRY werden später beschrieben.
  • Der Flashspeicher FMRY kann seine Speicherinformation unter Steuerung durch die zentrale Verarbeitungseinheit CPU oder unter Steuerung einer Einheit außerhalb des Halbleiterchips CHP, wie eines PROM-Universalschreibgeräts, umschreiben, während der Mikrocomputer MCU an einem System montiert ist. In der Figur bezeichnet MODUS ein Betriebsmodussignal zum selektiven Spezifizieren eines ersten Betriebsmodus, der dafür sorgt, dass die zentrale Verarbeitungseinheit das Umschreiben des Flashspeichers FMRY steuert, und eines zweiten Betriebsmodus, der dafür sorgt, dass die extrane Einheit das Umschreiben des Flashspeichers FMRY steuert, und dieses Betriebsmodussignal wird an einen Modussignal-Eingangsanschluss P-Modus des Halbleiterchips CHP angelegt.
  • [2] Mikrocomputer unter Verwendung eines Masken-ROM und eines Flashspeichers
  • 2 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Mikrocomputers unter Verwendung eines Masken-ROM zusammen mit einem Flashspeicher zeigt. Im in der Figur dargestellten Mikrocomputer MCU ist ein Teil des Flashspeichers FMRY von 1 durch einen Masken-Festwertspeicher MASKROM ersetzt. Im Masken-Festwertspeicher MASKROM sind Daten und Programme registriert, die nicht umgeschrieben werden müssen. Ein in 2 dargestellter Flashspeicher FMRY verfügt über mehrere kleine Speicherblöcke LMB, die jeweils als auf ein Mal löschbare Einheit definiert sind.
  • [3] Schreiben von Information mittels eines PROM-Universalschreibgeräts
  • 3 ist ein Blockdiagramm, das aus dem Gesichtspunkt gezeichnet ist, einen Flashspeicher FMRY mittels eines PROM-Universalschreibgeräts umzuschreiben. In der Figur sind als Beispiele für das Modussignal die Signale MODUS, MD0, MD1 MD2 angegeben. Die Modussignal MD0 bis MD2 werden an eine Steuerschaltung CONT geliefert. Ein in der Steuerschaltung CONT enthaltener Decodierer (worauf jedoch keine Beschränkung besteht) decodiert die Modussignale MD0 bis MD2 und entscheidet, ob ein Betriebsmodus, der kein Einschreiben in den Flashspeicher FMRY benötigt, spezifiziert ist, oder ob der erste oder zweite Betriebsmodus spezifiziert ist. Dabei führt die Steuerschaltung CONT dann, wenn Spezifizierung des zweiten Betriebsmodus erkannt wird, eine Steuerung in solcher Weise aus, dass sie E/A-Ports spezifiziert, die eine Schnittstelle zum PROM-Universalschreibgerät PRW bilden sollen, wodurch es möglich ist, dass das externe PROM-Universalschreibgerät PRW unmittelbar auf den eingebauten Flash- Speicher FMRY zugreift. Genauer gesagt, werden ein E/A-Port PORTdata zum Ausführen der Eingabe/Ausgabe von Daten zwischen dem Schreibgerät und dem Flashspeicher FMRY, ein E/A-Port Portaddr zum Zuführen von Adresssignalen zum Flashspeicher FMRY sowie ein E/A-Port Portcont zum Zuführen verschiedener Arten von Steuersignalen an den Flashspeicher FMRY spezifiziert. Außerdem unterdrückt die Steuerschaltung CONT wesentliche Betriebsabläufe eingebauter Funktionsblöcke ohne direkte Beziehung zur Umschreibsteuerung mittels des PROM-Universalschreibgeräts PRW, wie der zentralen Verarbeitungseinheit CPU, des Direktzugriffsspeichers RAM und des Masken-Festwertspeichers MASKROM. Z. B. wird die Verbindung eines solchen eingebauten Funktionsblocks wie der zentralen Verarbeitungseinheit CPU mit dem Flashspeicher FMRY mittels einer Schalteinrichtung SCHALTER getrennt, die jeweils im Datenbus DBUS und im Adressenbus ABUS angeordnet ist, wie es beispielhaft in 3 dargestellt ist. Die Schalteinrichtung SCHALTER kann auch als Ausgangsschaltung mit drei Zuständen verstanden werden, die in einer Schaltung angeordnet ist, um Daten vom eingebauten Funktionsblock wie der CPU an den Datenbus DBUS zu liefern, und in einer Schaltung zum Zuführen von Adressen zum Adressenbus ABUS angeordnet ist. Derartige Ausgangsschaltungen mit drei Zuständen werden so gesteuert, dass sie auf den zweiten Betriebsmodus hin in einen Zustand mit hoher Impedanz gebracht werden. Beim Beispiel von 3 werden die eingebauten Funktionsblöcke, die nicht in direktem Zusammenhang mit der Umschreibsteuerung auf Grundlage des PROM-Universalschreibgeräts stehen, wie die zentrale Verarbeitungseinheit CPU, der Direktzugriffsspeicher RAM und der Masken-Festwertspeicher MASKROM durch ein Bereitschaftssignal STBY* (das Zeichen * bedeutet, dass das mit diesem Zeichen versehene Signal ein solches ist, das in niedrigem Zustand aktiv ist) in einen Modus mit niedrigem Energieverbrauch gebracht. In einem Modus mit niedrigem Energieverbrauch werden die Ausgangsschaltungen mit drei Zuständen so gesteuert, dass sie in den Zustand mit hoher Ausgangsimpedanz gebracht werden, und dann kann der Energieverbrauchsmodus für solche Funktionsblöcke eingestellt werden, und zwar auf die Spezifizierung des zweiten Betriebsmodus durch die Modussignale MD0 bis MD2 hin, um den Betrieb der eingebauten Funktionsblöcke, die keinen direkten Zusammenhang zur Umschreibsteuerung auf Grundlage des PROM-Universalschreibgeräts PRW haben, wie der CPU, des RAM und des ROM, im Wesentlichen zu unterdrücken.
  • Wenn der zweite Betriebsmodus eingestellt ist, sorgen die E/A-Ports PORTdata, PORTaddr und PORTcont des Mikrocomputers MCU für eine Verbindung mit dem PROM-Universalschreibgerät PRW über einen Umsetzungssockel SOCKEL. Der Umsetzungssockel SOCKEL verfügt einerseits über eine Anschlussanordnung, die für die E/A-Ports PORTdata, PORTaddr und PORTcont ausgebildet ist, und andererseits über eine Anschlussanordnung, die für einen Standardspeicher ausgebildet ist, wobei die Anschlüsse einer Anschlussanordnung dieselben Funktionen wie die Anschlüsse der anderen Anschlussanordnung haben, wobei sie innerhalb des Umsetzungssockels SOCKEL miteinander verbunden sind.
  • [4] Schreibsteuerprogramm unter Steuerung einer CPU
  • 4 ist ein Blockdiagramm, das aus dem Gesichtspunkt des Umschreibens eines Flashspeichers auf Grundlage einer CPU-Steuerung gezeichnet ist. Im Mikrocomputer MCU von 1 wurde durch das PROM-Universalschreibgerät PRW vorab ein durch die zentrale Verarbeitungseinheit CPU auszuführendes Umschreibsteuerprogramm in den Flashspeicher FMRY eingeschrieben. Im Mikrocomputer MCU von 2 kann ein durch die zentrale Verarbeitungseinheit CPU auszuführendes Umschreibsteuerprogramm im Masken-Festwertspeicher MASKROM registriert sein. Wenn der erste Betriebsmodus durch die Mo dussignale MD0 bis MD2 spezifiziert wird und ein in der Steuerschaltung CONT enthaltener Decodierer diese Spezifizierung erkennt, führt die zentrale Verarbeitungseinheit CPU das Einschreiben von Daten in den Flashspeicher FMRY entsprechend einem Schreibsteuerprogramm aus, das vorab in den Flashspeicher FMRY eingeschrieben wurde, oder entsprechend dem im Masken-Festwertspeicher MASKROM registrierten Umschreibsteuerprogramm.
  • 5 zeigt eine Speicherkarte des Mikrocomputers mit dem alles umfassenden Flashspeicher (siehe 1). Gemäß der Figur wurden ein Umschreibsteuerprogramm und ein Übertragungssteuerprogramm vorab in vorbestimmte Bereiche des Flashspeichers eingeschrieben. Wenn der erste Betriebsmodus spezifiziert wird, führt die zentrale Verarbeitungseinheit CPU das Übertragungssteuerprogramm aus, um das Umschreibsteuerprogramm in den Direktzugriffsspeicher RAM zu übertragen. Nach Abschluss des Übertragungsvorgangs verzweigt die Verarbeitung durch die zentrale Verarbeitungseinheit CPU zur Ausführung des Umschreibsteuerprogramms im Direktzugriffsspeicher RAM, und mittels desselben werden Lösch- und Schreibvorgänge (einschließlich einer Verifizierung) des Flashspeichers FMRY wiederholt.
  • 6 zeigt eine Speicherkarte des Mikrocomputers mit einem Masken-ROM zusammen mit einem Flashspeicher (siehe 2). In diesem Fall ist das unter Bezugnahme auf 5 erläuterte Übertragungsprogramm nicht erforderlich. Wenn der erste Betriebsmodus spezifiziert wird, führt die zentrale Verarbeitungseinheit CPU sequentiell ein im Masken-Festwertspeicher MASKROM registriertes Umschreibsteuerprogramm aus, um dadurch Lösch- und Schreibvorgänge für den Flashspeicher FMRY zu wiederholen.
  • 7 zeigt ein Beispiel zum Steuerablauf beim Löschen durch die zentrale Verarbeitungseinheit CPU. Als Erstes führt die zentrale Verarbeitungseinheit CPU, in Übereinstimmung mit dem Umschreibsteuerprogramm, ein Vorabeinschreiben von Speicherzellen aus, wie sie innerhalb eines zu löschenden Speicherbereichs vorhanden sind (Schritte 71 bis 74). Dadurch werden die Zustände der Speicherzellen vor dem Löschen alle gleichmäßig in geschriebene Zustände gebracht. Anschließend werden Speicherzellen, die für zu löschende Objekte stehen, Schritt für Schritt gelöscht, während der Umfang der Löschung jedesmal dann verifiziert wird, wenn ein Löschvorgang abgeschlossen ist (Löschen/Verifizieren), um übermäßiges Löschen zu verhindern, um dadurch einen Löschvorgang abzuschließen (Schritte 75 bis 79). Das Löschen mittels des PROM-Universalschreibgeräts PRW kann auf ähnliche Weise erfolgen. Die Läschabfolge für den Flashspeicher wird nachfolgend unter Bezugnahme auf 22 detailliert erläutert.
  • 8 zeigt ein Beispiel des Steuerungsablaufs beim Schreiben durch die zentrale Verarbeitungseinheit CPU. Als Erstes setzt die zentrale Verarbeitungseinheit CPU eine Schreibstartadresse des Flashspeichers FMRY (Schritt 81). Anschließend werden von außen übertragene Daten durch Peripherieschaltungen gelesen, wie sie durch das Umschreibsteuerpragramm spezifiziert werden, z. B. die serielle Kommunikationsschnittstelle SCI oder E/A-Ports (Schritt 82). Die so gelesenen Daten werden für eine vorbestimmte Zeit in den Flashspeicher FMRY eingeschrieben (Schritt 83), und die eingeschriebenen Daten werden gelesen, um zu verifizieren, ob die Daten normal geschrieben wurden (Schreiben/Verifizieren) (Schritt 84). Danach werden die obigen Vorgänge des Lesens, Schreibens und Verifizierens von Daten wiederholt, bis sie für eine Schreibendadresse abgeschlossen sind (Schritte 85 und 86). Das Schreiben mittels des PROM-Universalschreibgeräts PRW kann auf ähnliche Weise erfolgen. In diesem Fall werden jedoch einzuschreibende Daten vom PROM-Schreibgerät PRW über vorbestimmte Ports geliefert. Die Schreibabfolge für den Flashspeicher wird später unter Bezugnahme auf 21 detailliert angegeben.
  • [5] Korrekte Verwendung eines Schreibvorgangs durch das PROM-Universalschreibgerät PRW oder Schreiben durch die CPU-Steuerung
  • Prinzipiell wird das Schreiben durch das PROM-Universalschreibgerät PRW darauf angewandt, Anfangsdaten oder ein verwendetes Anfangsprogramm zu schreiben, bevor sich der Mikrocomputer MCU auf der Platine befindet, d. h. vor dem Montieren des Mikrocomputers MCU in einem System. Dies kann dafür sorgen, dass eine relativ große Informationsmenge wirkungsvoll geschrieben werden kann.
  • Ein Schreibvorgang auf Grundlage einer CPU-Steuerung erfolgt dann, wenn ein Abstimmen von Daten ausgeführt wird, während das System betrieben wird, an dem der Mikrocomputer MCU montiert ist (als Montagemaschine bezeichnet), oder es erfolgt dann, wenn Änderungen von Daten und Programmen im Zustand erforderlich sind, in dem der Mikrocomputer MCU am System montiert ist (Zustand, in dem er sich auf der Platine befindet), wie bei Fehlergegenmaßnahmen hinsichtlich Programmen oder Änderungen von Programmen in Zusammenhang mit einer Versionsaufbesserung des Systems. Dadurch kann der Flashspeicher FMRY umgeschrieben werden, ohne dass der Mikrocomputer MCU vom Montagesystem abgenommen wird.
  • [6] Hilfsmittel zum Erzielen eines Umschreibvorgangs auf Echtzeitbasis
  • 9 zeigt ein Beispiel einer Technik eines Hilfsmittels zum Umschreiben des Flashspeichers auf Echtzeitbasis. Im Flashspeicher kann wegen seiner Speicherformatierung die zum Löschen erforderliche Zeit selbst dann nicht verringert werden, wenn die Speicherkapazität eines als Einheit für Löschen auf ein Mal definierten Speicherblocks klein gemacht wird, und sie beläuft sich z. B. auf einige zehn Millisekunden bis einige Sekunden. Dies erschwert es, ein Abstimmen von Daten durch Umschreiben von im Flashspeicher registrierten Steuerdaten in Echtzeitbasis auszuführen, während das System mit dem an ihm montierten Mikrocomputer MCU betrieben wird. Um dieses Problem zu meistern, wird der eingebaute RAM als Arbeitsbereich oder Pufferdatenbereich zum Umschreiben eines Speicherblocks genutzt.
  • Genauer gesagt, werden die Daten eines vorbestimmten kleinen Speicherblocks SMB, der die einer Abstimmung zu unterziehenden Daten enthält, als Erstes in einen spezifizierten Adressenbereich des Direktzugriffsspeichers RAM übertragen.
  • Als Nächstes wird der Mikrocomputer MCU auf einen Flashspeicher-Schreibbetriebsmodus umgeschaltet. Dieser Schreibbetriebsmodus wird entweder durch Einstellen von MD0 bis MD2 auf einen vorbestimmten Wert oder durch Einstellen der an einen externen Anschluss anzulegenden hohen Umschreibspannung Vpp auf eine vorbestimmte hohe Umschreibspannung eingestellt. Dieser Schreibmodus zeigt an, dass sich der Flashspeicher FMRY in einem Zustand befindet, in dem er durch die CPU umgeschrieben werden kann, aber er zeigt nicht an, dass die CPU in den Flashspeicher schreibt.
  • Anschließend wird ein spezifizierter Adressenbereich des Direktzugriffsspeichers RAM mit einer Adresse eines Teils des vorbestimmten kleinen Speicherblocks SMB des Flashspeichers FMRY überlappt (Schritt 91).
  • Die Gründe, weswegen ein spezifizierter Adressenbereich des Direktzugriffsspeichers RAM mit einem Adressenbereich eines vorbestimmten kleinen Speicherblocks SMB des Flashspeichers FMRY überlappt wird, sind die folgenden. D, h., dass dann, wenn der Flashspeicher FMRY ein Nutzerprogramm (z. B. ein Maschinensteuerprogramm) sowie Nutzerdaten (z. B. Maschinensteuerdaten) speichert, die Nutzerdaten im Verlauf der Ausführung des Nutzerprogramms durch die CPU ausgelesen werden, um dadurch eine Maschinensteuerung auf Grundlage der ausgelesenen Daten auszuführen. So enthält das Nutzerprogramm Adressen eines Speicherbereichs des Flashspeichers FMRY, in dem die Nutzerdaten gespeichert sind. Daher ist es zum Ändern der Nutzerdaten (d. h. zum Bewirken einer Abstimmung der Nutzerdaten) ohne Ändern des Nutzerprogramms, d. h. ohne Umschreiben der Adressen der im Nutzerprogramm enthaltenen Nutzerdaten, erforderlich, z. B. den Adressenort eines spezifizerten Adressenbereichs des Direktzugriffsspeichers RAM auf solche Weise zu ändern, dass der spezifizierte Adressenbereich des Direktzugriffsspeichers RAM so betrachtet werden kann, wenn er im Adressenraum der CPU angesehen wird, dass er derselbe wie ein vorbestimmter Adressenbereich des Flashspeichers FMRY ist, in dem die der Abstimmung zu unterziehenden Nutzerdaten gespeichert sind.
  • Anders gesagt, werden zum Abstimmen von Nutzerdaten die Adressen des spezifizierten Adressenbereichs des Direktzugriffsspeichers RAM, auf die Adressen eines Bereichs des Flashspeichers FMRY geändert, in dem die der Abstimmung zu unterziehenden Nutzerdaten gespeichert sind. Wenn die das Nutzerprogramm ausführende CPU auf die Nutzerdaten (die der Abstimmung zu unterziehenden Daten) im Flashspeicher FMRY zugreift, wird tatsächlich nicht auf den Flashspeicher zugegriffen, sondern auf den spezifizierten Bereich des Direktzugriffsspeichers RAM.
  • 63 ist eine schematische Wiedergabe der Überlappung des spezifizierten Adressenbereichs des Direktzugriffsspeichers RAM mit dem vorbestimmten Adressenbereich des Flashspeichers FMRY.
  • Z. B. ist, wie es in 63 dargestellt ist, der Adressenraum des Flashspeichers FMRY so repräsentiert, dass er zwischen den Hexadezimaladressen E000 und EE7F liegt, und der Adressenraum des Direktzugriffsspeichers RAM (Bereich des eingebauten RAM) ist so repräsentiert, dass er zwischen den Hexadezimaladressen F680 und FE7F liegt. In dieser Figur zeigt "H'" an, dass die Adressen in hexadezimaler Wiedergabe vorliegen.
  • Der spezifizierte Adressenbereich (SRA) des Direktzugriffsspeichers RAM ist z. B. ein 128-Byte-Bereich mit Adressen von H'F680 bis H'F6FF. Wenn die Abstimmung von Nutzerdaten ausgeführt wird, werden die Adressen des spezifizierten Adressenbereichs (SRA) in 63 mit den Adressen H'EC00 bis H'EC7E eines Teils des Adressenbereichs (H'EC00 bis H'ECFF) des kleinen Speicherblocks SMB innerhalb des Adressenraums des Flashspeichers FMRY überlappt.
  • Eine derartige Änderung der Adressenanordnung kann dadurch realisiert werden, dass die Decodierungslogik für den Direktzugriffsspeicher RAM abhängig von einem vorbestimmten Steuerbit oder der Einstellung eines Flags umschaltbar gemacht wird.
  • D. h., dass die in 14 dargestellte Chipauswahl-Steuereinrichtung CSCONT ein RAM-Steuerregister RAMCR aufweist, wie es in 64 dargestellt ist. Dieses Register ist ein 8-Bit-Register, das durch die CPU lesbar und beschreibbar ist und in dem jedes der Bits 3 bis 0 den Anfangswert "0" aufweist, während jedes der Bits 7 bis 4 den Anfangswert "1" aufweist. Die Bits 3 bis 0 werden dann gültig gemacht, wenn sich der Mikrocomputer MCU in einem Schreibbetriebsmodus befindet. Hierbei sind die Anfangswerte diejenigen, die im Register zum Zeitpunkt eingetragen wurden, zu dem der Mikrocomputer rückgesetzt wurde.
  • Das Bit 3 (RAMS) des RAM-Steuerregisters RAMCR bestimmt, wie der spezifizierte Adressenbereich SRA des Direktzugriffsspeichers RAM genutzt wird, d. h., ob der spezifizierte Adressenbereich SRA des Direktzugriffsspeichers so genutzt wird, dass er seine ursprünglichen Adressen aufweist, oder so, dass er Adressen aufweist, die mit solchen eines Teils des Adressenbereichs des kleinen Adressenblocks SMB des Flashspeichers FMRY überlappen.
  • 65 veranschaulicht, wie Adressen des spezifizierten Adressenbereichs SRA unter Verwendung des RAM-Steuerregisters RAMCR eingestellt werden. Wenn das Bit RAMS auf "0" rückgesetzt wird, wird der spezifizierte Adressenbereich SRA so verwendet, als hätte er die ursprünglichen Adressen H'F580 bis H'F6FF des Direktzugriffsspeichers RAM, während dann, wenn das Bit RAM auf "1" gesetzt ist, während sich der Mikrocomputer CPU im Schreibbetriebsmodus befindet, der spezifizierte Adressenbereich SRA dahingehend verwendet wird, dass er mit den Adressen eines Teils des kleinen Speicherblocks SMB des Flashspeichers FMRY überlappt.
  • Die Bits 2 (RAM2) bis 0 (RAM0) des RAM-Steuerregisters RAMCR dienen dazu, zu bestimmen, wo im kleinen Speicherblock SMB des Flashspeichers FMRY die Adressen des spezifizierten Bereichs SRA überlappen sollten. Wenn das Bit RAMS "0" rückgesetzt (gelöscht) ist, haben die Werte der Bits 2 bis 0 keine Bedeutung. Wenn dagegen das Bit RAMS auf "1" gesetzt ist, sind die Adressen des spezifizierten Bereichs SRA abhängig von den Werten der Bits 2 bis 0 variabel.
  • D. h., dass die Adressen des spezifizierten Bereichs SRA die folgenden sind:
    • – H'E000 bis H'EC7F, wenn die Bits 2 bis 0 die Werte "0", "0", "0" haben
    • – H'EC80 bis H'ECFF, wenn die Bits 2 bis 0 die Werte "0", "0", "1" haben
    • – H'ED00 bis H'ED7F, wenn die Bits 2 bis 0 die Werte "0", "1", "0" haben
    • – H'ED80 bis H'EDFF, wenn die Bits 2 bis 0 die Werte "0", "1", "1" haben, und
    • – H'EE00 bis H'EE7F, wenn die Bits 2 bis 0 die Werte "1", "0", "0" haben.
  • Dann wird ein Abstimmen von Steuerdaten unter Verwendung des spezifizierten Adressenbereichs SRA des Direktzugriffsspeichers RAM, der mit den Adressen des vorbestimmten Speicherblocks überlappt, ausgeführt.
  • Nach Abschluss des Abstimmvorgangs (Schritt 92), wird die Adressenüberlappung des Direktzugriffsspeichers RAM und des Speicherblocks SMB aufgehoben, so dass die Adressenanordnung des Direktzugriffsspeichers RAM wieder ihren ursprünglichen Zustand einnimmt (Schritt 93). Das heißt, dass der Wert des Bits RAM des RAM-Steuerregisters RAMCR durch die CPU von "1" (gesetzter Zustand) auf "0" (rückgesetzter oder gelöschter Zustand) geändert wird.
  • Abschließend werden Daten, die Gegenstand der Abstimmung waren und im spezifizierten Adressenbereich SRA des Direktzugriffsspeichers RAM registriert sind, durch die CPU in den vorbestimmten Adressenbereich des Speicherblocks SMB des Flashspeichers FMRY geschrieben (Schritt 94).
  • Dieser Schreibvorgang wird dadurch ausgeführt, dass das im Flashspeicher FMRY gespeicherte Schreibsteuerprogramm ausge führt wird. D. h., dass Daten im kleinen Speicherblock des Flashspeichers FMRY, die zu ändern oder abzustimmen sind, entsprechend den Schritten des Löschflussdiagramms gelöscht werden, das später im Einzelnen unter Bezugnahme auf 22 beschrieben wird. Danach werden die Daten, die in den Direktzugriffsspeicher RAM übertragen wurden und der Abstimmung unterzogen wurden, durch die CPU in den kleinen Speicherblock SMB des Flashspeichers FMRY eingeschrieben (wobei die Daten in die Gesamtheit des kleinen Speicherblocks SMB eingeschrieben werden). Anders gesagt, wird das Schema verwendet, das in "[7] Maßnahmen, um teilweises Umschreiben eines Speicherblocks effizient zu machen" als Nächstes beschrieben.
  • Dadurch können schließlich dieselben Daten wie die im auf Echtzeitbasis umgeschriebenen Flashspeicher registrierten Steuerdaten im Speicherblock SMB eingetragen oder in diesem erhalten werden, während das System mit dem an ihm montierten Mikrocomputer MCU betrieben wird.
  • Anschließend wird der Mikrocomputer MCU vom Flashspeicher-Schreibbetriebsmodus dadurch auf den normalen Betriebsmodus umgeschaltet, dass das Modussignal MD0 bis MD2 rückgesetzt wird oder die hohe Schreibspannung Vpp, die an den externen Anschluss des Mikrocomputers anzulegen ist, auf 0 Volt rückgesetzt wird. 66 zeigt ein Beispiel eines Schaltungsaufbaus eines Teils der Chipauswahl-Steuereinrichtung CSCONT, in der ein RAM-Adressendecodierer RADE und ein Flashadressendecodierer FADE mit Adressenbusleitungen L15 bis L7 für die höheren Bits 15 bis 7 des inneren Adressenbusses (Bit 15 bis 0) verbunden sind, um das Adressensignal auf den Adressenbusleitungen L15 bis L7 zu decodieren. Wenn z. B. das Adressensignal auf den Leitungen L15 bis L7 einen Adressenbereich des Direktzugriffsspeichers RAM repräsentiert, decodiert der RAM-Adressendecodierer RADE das Signal, und er setzt das Ausgangssignal RADES auf Hoch. Indessen decodiert, wenn das Adressensignal auf den Leitungen L15 bis L7 einen Adressenbereich des Flashspeichers FMRY repräsentiert, der Flashadressendecodierer FADE das Signal, und er setzt sein Ausgangssignal FADES auf Hoch.
  • Gemäß 66 dient die Logikschaltung OCC, neben dem RAM-Adressendecodierer BADE und dem Flashadressendecodierer FADE, als Einrichtung zum Überlappen der Adressen des vorbestimmten Adressenbereichs des Flashspeichers FMRY (Teil des kleinen Speicherblocks SMB) mit Adressen des spezifizierten Adressenbereichs des Direktzugriffsspeichers RAM,wie oben beschrieben. RAMS und RAM2 bis RAM0 entsprechen denen des oben unter Bezugnahme auf 64 beschriebenen RAM-Steuerregisters RAMCR.
  • Es wird davon ausgegangen, dass der spezielle Betrieb der in 66 dargestellten Schaltung vom Fachmann leicht zu verstehen ist, und er wird nicht im Einzelnen beschrieben. Während der Wert des Bits RAMS zu "1" gemacht ist, erscheint, wenn auf die Adressen des vorbestimmten Adressenbereichs des Flashspeichers FMRY (die Adressen, die mit den Adressen des spezifierten Adressenbereichs SRA des Direktzugriffspeichers RAM überlappen) unter den Bedingungen zugegriffen wird, gemäß denen dafür gesorgt ist, dass die Werte von RAM2 bis RAM0 einem der in 65 dargestellten Zustände (2) bis (6) entsprechen, an einem Punkt NOD in 66 eine Erfassung auf niedrigem Pegel, die anzeigt, dass auf den Überlappungs-Spezifizierungsbereich zugegriffen wird. Im Ergebnis wird ein Flashspeicher-Auswählsignal MS-FLN* in einen nicht aktiven Zustand auf hohem Pegel gebracht, und ein RAM-Auswählsignal MS-RAMN* wird in einen aktiven Zustand auf niedrigem Pegel gebracht, so dass das Adressensignal, gemäß dem andernfalls auf den kleinen Speicherblock SMB des Flashspeichers FMRY zugegriffen würde, nun dazu dient, auf den spezi fizierten Adressenbereich SRA des Direktzugriffsspeichers RAM zuzugreifen, ohne dass auf den kleinen Speicherblock SMB des Flashspeichers FMRY zugegriffen wird.
  • Andererseits wird das Erfassungssignal am Knoten NOD auf den hohen Pegel gebracht, wenn der Wert des Bits RAMS auf "1" gesetzt ist, wenn das Adressensignal auf den Adressenleitungen L15 bis L7 eine andere Adresse als eine der Adressen der Adressenbereiche des Flashspeichers FMRY anzeigt, die durch die Bits RAM2 bis RAM0 des RAM-Steuerregisters RAMCR repräsentiert sind (d. h. abweichend vom Adressenbereich einer der Adressen, die durch einen der in 65 dargestellten Zustände (2) bis (6) repräsentiert sind). Im Ergebnis wird, wenn das Adressensignal auf den Adressenbusleitungen den Flashspeicher FMRY anzeigt, das Flashspeicher-Auswählsignal MS-FLN* in den aktiven Zustand mit niedrigem Pegel gebracht, so dass Daten aus einem Adressenbereich des Flashspeichers FMRY, der durch das Adressensignal auf den Adressenbusleitungen spezifiziert ist, in die CPU eingelesen werden, während dann, wenn das Adressensignal auf den Adressenbusleitungen den Direktzugriffsspeicher RAM anzeigt, das RAM-Auswählsignal MS-RAMN* in den aktiven Zustand auf niedrigem Pegel gebracht wird, so dass auf den durch das Adressensignal auf den Adressenbusleitungen spezifizierten Adressenbereich des Direktzugriffsspeichers RAM durch die CPU zugegriffen wird, um von dort Daten zu lesen oder dorthin Daten zu schreiben.
  • [7] Maßnahmen, um teilweises Umschreiben eines Speicherblocks effizient zu machen
  • 10 zeigt ein Beispiel einer Technik, die das teilweise Umschreiben eines Speicherblocks des Flashspeichers wirkungsvoll macht. Wenn ein Teil der in einem vorbestimmten Speicherblock des Flashspeichers registrierten Information beim Modifizieren eines Programmfehlers oder bei einer Versionsaufbesserung des Programms umgeschrieben wird, wird Information, wie sie im Speicherblock mit kleinerer Speicherkapazität als der des RAM registriert ist, an den eingebauten RAM übertragen (Schritt 110), ein Teil der übertragenen Information wird im RAM erneuert (Schritt 102), und nach dem Löschen der Daten im fraglichen Speicherblock (Schritt 103) wird der Speicherblock mit der aufgefrischten Information umgeschrieben (Schritt 104). Dadurch kann selbst dann, wenn einer der Speicherblöcke SMB auf ein Mal gelöscht wird, in diesem Speicherblock SMB registrierte Information erhalten bleiben. Daher kann durch Empfangen nur umzuschreibender Daten von außen sowie durch Umschreiben der Daten im RAM eine Übertragung von Information, von außen, die nicht umgeschrieben werden muss, sondern vor dem Umschreiben im Flashspeicher FMRY registriert war, überflüssig gemacht werden, wodurch vergeudende Informationsübertragung zum teilweisen Umschreiben des Speicherblocks vermieden wird. Die obige Beschreibung unter Bezugnahme auf 10 ist auch aus der oben erfolgten Beschreibung unter Bezugnahme auf die 63 bis 66 deutlich.
  • [8] Prinzip eines Flashspeichers
  • Die 11A und 11B zeigen das Prinzip eines Flashspeichers. Eine beispielhaft in 11A dargestellte Speicherzelle besteht aus einem Sperrschicht-Feldeffekttransistor mit zweischichtiger Gatestruktur. In der Figur bezeichnet 1 ein p-Siliziumsubstrat, 14 einen in diesem Siliziumsubstrat 1 ausgebildeten p-Halbleiterbereich, 13 einen n-Halbleiterbereich und 15 einen n-Halbleiterbereich niedriger Konzentration. Mit 8 ist ein potentialungebundenes Gate bezeichnet, das über einem dünnen Oxidfilm (z. B. mit einer Dicke von 10 nm), der als Tunneloxidfilm dient, auf dem p-Siliziumsubstrat 1 ausgebildet ist, und mit 11 ist ein Steuergate bezeichnet, das über einem Oxidfilm 9 auf dem potentialungebundenen Gate 8 ausgebildet ist. Eine Source ist bei 13 und 15 ausgebildet, während ein Drain bei 13 und 14 ausgebildet ist. In dieser Speicherzelle gespeicherte Information wird im Wesentlichen als Änderung der Schwellenspannung im Transistor aufrechterhalten. Nachfolgend wird der Fall beschrieben, dass ein in der Speicherzelle zum Speichern von Information verwendeter Transistor (nachfolgend als Speichertransistor bezeichnet) vom Typ mit n-Kanal ist, solange nichts Anderes beschrieben ist.
  • Ein Schreibvorgang betreffend Information in die Speicherzelle kann z. B. dadurch erfolgen, dass z. B. hohe Spannungen an das Steuergate 1 und den Drain angelegt werden, so dass Elektronen von der Drainseite durch Lawineninjektion in das potentialungebundene Gate 8 injiziert werden können. Als Ergebnis des Schreibvorgangs nimmt der Speichertransistor eine von seinem Steuergate 7 aus gesehene Schwellenspannung ein, die, wie es in 11B dargestellt ist, gegenüber derjenigen eines Speichertransistors erhöht ist, der keinem Schreibvorgang unterzogen wird und so in den Löschzustand versetzt ist.
  • Andererseits kann ein Löschvorgang dadurch realisiert werden, dass eine hohe Spannung z. B. an die Source angelegt wird, so dass. z. B. Elektronen aus dem potentialungebundenen Gate mittels des Tunneleffekts zur Sourceseite herausgezogen werden können. Im Ergebnis des Löschvorgangs nimmt der Speichertransistor eine von seinem Steuergate 11 aus gesehene Schwellenspannung ein, die, wie es in 11B dargestellt ist, abgesenkt ist. Die in 11B dargestellte Schwellenspannung des Speichertransistors wird sowohl im Schreib- als auch im Löschzustand auf einen positiven Spannungspegel gesetzt. Anders gesagt, wird in Bezug auf einen Wortleitungs-Auswählpegel, wie er von einer Wortleitung an das Steuergate 11 gegeben wird, die Schwellenspannung für den Schreibzustand auf einen höheren Wert eingestellt, und die Schwellenspannung für den Löschzustand wird auf einen niedrigeren Wert eingestellt. Dank der Tatsache, dass beide Schwellenspannungen auf die oben beschriebene Weise in Zusammenhang mit dem Wortleitungs-Auswählpegel stehen, kann eine Speicherzelle aus einem einzelnen Transistor aufgebaut werden, ohne dass ein Auswähltransistor verwendet wird. wenn gespeicherte Information elektrisch zu löschen ist, kann das Löschen dieser gespeicherten Information dadurch erfolgen, dass im potentialungebundenen Gate 8 gespeicherte Elektronen zur Sourceelektrode herausgezogen werden, und daher. werden, durch Beibehalten eines für relativ lange Zeit andauernden Löschvorgangs, Elektronen mit größerer Menge als Elektronen, wie sie bei einem Schreibvorgang in das potentialungebundene Gate 8 injiziert wurden, herausgezogen. So nimmt, wenn der elektrische Löschvorgang für eine relativ lange Zeit andauert, was zu übermäßigem Löschen führt, die Schwellenspannung des Speichertransistors z. B. negativen Pegel ein, und daher tritt die Schwierigkeit auf, dass eine Wortleitung selbst dann ausgewählt wird, wenn sie sich auf einem Nichtauswählpegel befindet. Ein Schreibvorgang kann wie im Fall des Löschens auch unter Verwendung eines Tunnelstroms bewerkstelligt werden.
  • Bei einem Lesevorgang werden, um zu verhindern, dass nur schwach in eine Speicherzelle eingeschrieben wird, d. h., um zu verhindern, dass in das potentialungebundene Gate 8 unerwünschte Ladungsträger injiziert werden, an den Drain und das Steuergate 11 angelegte Spannungen auf relativ niedrige Werte begrenzt. Z. B. wird eine niedrige Spannung von ungefähr 1 V an den Drain angelegt, und an das Steuergate 11 wird eine niedrige Spannung von ungefähr 5 V angelegt. Beim Anlegen dieser Spannungen wird die Stärke eines durch den Speichertransistor fließenden Kanalstroms erfasst, um zu entscheiden, ob in der Speicherzelle gespeicherte Information "0" oder "1" ist.
  • 12 zeigt das Konstruktionsprinzip eines Speicherzellenarrays unter Verwendung von Speichertransistoren. In der Figur sind typischerweise vier Speichertransistoren (Speicherzellen) Q1 bis A4 dargestellt. In den in einer Matrix in X- und Y-Richtung angeordneten Speicherzellen sind Steuergates (Gates zur Auswahl von Speicherzellen) der Speichertransistoren Q1 und Q2 (Q3 und Q4) in derselben Zeile mit einer entsprechenden Wortleitung WL1 (WL2) verbunden, und Drainbereiche (Eingangs/Ausgangs-Knoten von Speicherzellen) der Speichertransistoren Q1 und Q3 (Q2 und Q4) sind mit einer entsprechenden Datenleitung DL1 (DL2) verbunden. Die Sourcebereiche der Speichertransistoren Q1 und Q3 (Q2 und Q4) sind mit einer Sourceleitung SL1 (SL2) verbunden.
  • Die Tabelle 1 zeigt ein Beispiel von Spannungszuständen für einen Löschvorgang und Schreibvorgänge betreffend Speicherzellen.
  • Tabelle 1
    Figure 00450001
  • Figure 00460001
  • In dieser Tabelle bedeuten Speicherelemente Speicherzellen, und Gates bedeuten Steuergates, die als Auswählgates der Speicherzellen dienen. Bei einem Löschvorgang auf Grundlage des in der Figur dargestellten negativen Spannungsschemas wird eine negative Spannung von z. B. –10 V an das Steuergate angelegt, um ein zum Löschen erforderliches hohes elektrisches Feld auszubilden. Wie es aus den in der Figur beispielhaft angegebenen Spannungszuständen deutlich ist, können auf Grundlage eines positiven Spannungsschemas Speicherzellen, bei denen zumindest die Sources gemeinsam angeschlossen sind, kollektiv gelöscht werden. Demgemäß können mit den beim Aufbau von 12 miteinander verbundenen Sourceleitungen SL1 und SL2 die vier Speicherzellen Q1 bis Q4 auf ein Mal gelöscht werden. In diesem Fall kann durch Ändern der Anzahl der mit derselben Sourceleitung verbundenen Speicherbits die Größe eines Speicherblocks nach Wunsch eingestellt werden. Hinsichtlich des Sourceleitungs-Unterteilungsschemas steht zusätzlich zum in 12 dargestellten typischen Fall, bei dem die Datenleitung als Einheit definiert ist (eine gemeinsame Sourceleitung ist so verlegt, dass sie sich in Datenleitungsrichtung erstreckt) der Fall zur Verfügung, dass die Wortleitung als Einheit definiert ist (eine gemeinsame Sourceleitung ist so verlegt, dass sie sich in Wortleitungsrichtung erstreckt). Andererseits können beim Löschen auf Grundlage des negativen Spannungsschemas Speicherzellen, deren Steuergates gemeinsam angeschlossen sind, auf ein Mal gelöscht werden.
  • [9] Ausbildung mehrerer Speicherblöcke mit verschiedenen Speicherkapazitäten, die jeweils in der Einheit einer Datenleitung definiert sind
  • 13 ist ein Blockschaltbild, das ein Beispiel eines Flashspeichers zeigt, bei dem die Speicherkapazitäten auf ein Mal löschbarer Speicherblöcke verschieden ausgebildet sind.
  • Der in der Figur dargestellte Flashspeicher FMRY verfügt über Eingangs/Ausgangs-Anschlüsse D0 bis D7 von acht Bits, so dass Speicherarrayteile ARY0 bis ARY7 in Zuordnung zu den jeweiligen Dateneingangs/Ausgangs-Anschlüssen vorhanden sind. Jeder der Speicherarrayteile ARY0 bis ARY7 ist zweigeteilt, nämlich in einen Speicherblock LMB mit relativ großer Speicherkapazität und einen Speicherblock SMB mit relativ kleiner Speicherkapazität. In der Figur sind Einzelheiten des Speicherarrayteils ARY0 als typisch veranschaulicht, und die anderen Speicherarrayteile ARY1 bis ARY7 sind ähnlich aufgebaut.
  • In jedem der Speicherarrayteile ARY0 bis ARY7 sind aus Sperrschicht-Feldeffekttransistoren mit Zweischicht-Gate struktur, wie oben in Zusammenhang mit 11 erläutert, aufgebaute Speicherzellen MC in einer Matrix angeordnet. Auch bezeichnen in der Figur WL0 bis WLn Wortleitungen, die allen Speicherarrayteilen ARY0 bis ARY7 gemeinsam sind. Die Steuergates der in derselben Zeile angeordneten Speicherzellen sind mit einer entsprechenden Wortleitung verbunden. In jedem der Speicherarrayteile ARY0 bis ARY7 sind die Drainbereiche von in derselben Spalte angeordneten Speicherzellen MC mit einer entsprechenden Datenleitung DL0, ... oder DL7 verbunden. Die Sourcebereiche der den Speicherblock SMB bildenden Speicherzellen MC sind gemeinsam mit einer Sourceleitung SL1 verbunden, und die Sourcebereiche von den Speicherblock LMB bildenden Speicherzellen MC sind gemeinsam mit einer Sourceleitung SL2 verbunden.
  • Von Spannungsausgangsschaltungen VOUT1 und VOUT2 wird eine zum Löschen verwendete hohe Spannung Vpp an die Sourceleitungen SL1 und SL2 angelegt. Der Ausgangsbetrieb der Spannungsausgangsschaltungen VOUT1 und VOUT2 wird entsprechend den Werten von Bits B1 und B2 eines Löschblock-Spezifizierregisters ausgewählt. Wenn z. B. das Bit B1 des Löschblock-Spezifizierregisters auf "1" gesetzt wird, kann nur der Speicherblock SMB jedes der Speicherarrayteile ARY0 bis ARY7 auf ein Mal gelöscht werden. Wenn das Bit B2 des Löschblock-Spezifizierregisters auf "1" gesetzt wird, kann nur der Speicherblock LMB jedes der Speicherarrayteile ARY0 bis ARY7 auf ein Mal gelöscht werden. Wenn beide Bits B1 und B2 auf "1" gesetzt werden, kann der gesamte Flashspeicher auf ein Mal gelöscht werden.
  • Die Auswahl der Wortleitung WL0, ... oder WLn erfolgt dadurch, dass ein Zeilenadressendecodierer XADEC dazu veranlasst wird, ein Zeilenadressensignal AX zu decodieren, das über einen Zeilenadressenpuffer XABUFF und ein Zeilenadressenlatch XALAT eingelesen wird. Ein Worttreiber WDRV wählt eine Wortleitung auf Grundlage eines Auswählsignals aus, das vom Zeilenadressendecodierer XADEC ausgegeben wird. Bei einem Datenlesevorgang wird der Worttreiber WDRV mit einer Versorgungsspannung, wie sie durch eine Spannung Vcc von z. B. 5 V repräsentiert ist, und Massepotential, wie z. B. 0 V, betrieben, wie von einer Spannungsauswählschaltung VSEL geliefert, und er fährt eine auszuwählende Wortleitung durch die Spannung Vcc auf einen Auswählpegel und hält eine nicht auszuwählende Wortleitung auf einem Nichtauswählpegel, wie dem Massepotential. Bei einem Datenschreibvorgang wird der Worttreiber WDRV durch eine Versorgungsspannung, wie sie durch eine Spannung Vpp von z. B. 12 V repräsentiert ist, und Massepotential von z. B. 0 V betrieben, wie von der Spannungsauswählschaltung VSEL zugeführt, und er fährt eine auszuwählende Wortleitung auf einen hohen Schreibspannungspegel von z. B. 12 V. Bei einem Datenlöschvorgang wird das Ausgangssignal des Worttreibers WDRV zu einem Niederspannungspegel wie z. B. 0 V gemacht.
  • In jedem der Speicherarrayteile ARY0 bis ARY7 sind die Datenleitungen DL0 bis DL7 gemeinsam über Spaltenauswählschalter YS0 bis YS7 mit einer gemeinsamen Datenleitung CD verbunden. Der Schaltsteuervorgang der Spaltenauswählschalter YS0 bis YS7 wird dadurch ausgeführt, dass dafür gesorgt wird, dass ein Spaltenadressendecodierer YADEC ein Spaltenadressensignal AY decodiert, das über einen Spaltenadressenpuffer YABUFF und ein Spaltenadressenlatch YALAT eingelesen wird. Ein Ausgangsauswählsignal des Spaltenadressendecodierers YADEC wird gemeinsam allen Speicherarrayteilen ARY0 bis ARY7 zugeführt. Demgemäß wird, wenn eines der Ausgangsauswählsignale des Spaltenadressendecodierers YADEC auf einen Auswählpegel gebracht wird, eine einzelne Datenleitung in jedem der Speicherarrayteile ARY0 bis ARY7 mit der gemeinsamen Datenleitung CD in Verbindung gebracht.
  • Ein aus einer Speicherzelle MC auf die gemeinsame Datenleitung ausgelesener Datenwert wird über einen Auswählschalter RS auf einen Messverstärker SAMP gegeben, und der verstärkte Datenwert wird über ein Datenausgangslatch DOLAT und einen Datenausgangspuffer DOBUFF nach außen geliefert. Der Auswählschalter RS wird synchron mit einem Lesevorgang auf einen Auswählpegel gesetzt. Von außen gelieferte Schreibdaten werden über einen Dateneingangspuffer DIBUFF in einer Dateneingangslatchstufe DILAT registriert. Wenn ein in der Dateneingangslatchstufe DILAT gespeicherter Datenwert "U" ist, liefert eine Schreibschaltung WRIT über einen Auswählschalter WS eine hohe Schreibspannung an die gemeinsame Datenleitung CD. Diese hohe Schreibspannung wird an den Drain einer Speicherzelle, deren Steuergate unter Anweisung eines Zeilenadressensignals AX mit einer hohen Spannung versorgt wird, über eine mittels eines Spaltenadressensignals AY ausgewählte Datenleitung angelegt, so dass ein Einschreiben in die fragliche Speicherzelle ausgeführt wird. Der Auswählschalter WS wird synchron mit einem Schreibvorgang auf einen Auswählpegel gesetzt. Durch eine Schreib/Lösch-Steuerschaltung WECONT werden verschiedene Zeitpunkte zum Schreiben und Löschen sowie Spannungsauswähl-Steuersignale erzeugt.
  • [10] Einzelheiten eines 1 entsprechenden Mikrocomputers
  • 14 ist ein Blockdiagramm, das ein Ausführungsbeispiel mit weiteren Einzelheiten eines dem Mikrocomputer von 1 entsprechenden Mikrocomputers zeigt. Der in der Figur dargestellte Mikrocomputer MCU umfasst als gleiche Funktionsblöcke wie denjenigen, die in 1 dargestellt sind, eine zentrale Verarbeitungseinheit CPU, einen Flashspeicher FMRY, eine serielle Kommunikationsschnittstelle SCI, eine Steuerschaltung CONT und einen Direktzugriffsspeicher RAM. Als Äquivalenz zum Timer von 1 umfasst der Mikrocomputer eine integrierte 16-Bit-Timerimpulseinheit IPU und einen Watchdogtimer WDTMR. Auch umfasst der Mikrocomputer als Entsprechung zu den Peripherieschaltungen E/A von 1 Ports PORT1 bis PORT12. Ferner sind als andere Funktionsblöcke ein Taktoszillator CPG, ein Interruptcontroller IRCONT, ein Analog/Digital-Wandler ADC und ein Wartezustandscontroller WSCONT vorhanden. Die zentrale Verarbeitungseinheit CPU, der Flashspeicher FMRY, der Direktzugriffsspeicher RAM und die integrierte 16-Bit-Timerimpulseinheit IPU sind mit einem Adressenbus ABUS, einem unteren Datenbus LDBUS (mit z. B. 8 Bits) und einem oberen Datenbus HDBUS (mit z. B. 8 Bits) verbunden. Die serielle Kommunikationsschnittstelle SCI, der Watchdogtimer WDTMR, der Interruptcontrolier IRCONT, der Analog/Digital-Wandler ADC, der Wartezustandscontroller WSCONT, die Chipauswahl-Steuereinrichtung CSCONT und die Ports PORT1 bis PORT12 sind mit dem Adressenbus ABUS und dem höheren Datenbus HDBUS verbunden.
  • In 14 dient eine Chipauswahl-Steuereinrichtung CSCONT, für die ein Beispiel einer Schaltungsstruktur in 66 dargestellt ist, als Einrichtung zum Decodieren der höheren Bits (z. B. der Bits 15 bis 7) des Adressenbusses (ABUS), um ein Auswählsignal zu erzeugen, das anzeigt, welcher Adressenbereich des Adressensignals auf dem Adressenbus (ABUS) zur Auswahl spezifiziert ist. Die Chipauswahl-Steuereinrichtung CSCONT kann mehrere Adressenbereich-Spezifizierregister enthalten, die so gesetzt werden, dass sie Adressenbereiche des eingebauten Direktzugriffsspeichers RAM, Adressenbereiche des eingebauten Flashspeichers, Adressenbereiche von E/A-Vorrichtungen wie eines Speichers oder eines Diskettencontrollers, die extern mit dem Mikrocomputer MCU verbunden sind, spezifizieren.
  • Wenn die Zugriffsgeschwindigkeit der E/A-Vorrichtungen, wie eines Speichers und/oder eines Diskettencontrollers, die extern mit dem Mikrocomputer verbunden sind, niedriger als die Zugriffsgeschwindigkeit des Mikrocomputers ist, decodiert die Chipauswahl-Steuereinrichtung CSCONT das Adressensignal auf dem Adressenbus, um zu ermitteln, ob das Adressensignal für einen Zugriff auf einen Speicher niedriger Geschwindigkeit oder eine E/A-Vorrichtung, wie extern mit dem Mikrocomputer MCU verbunden, dient. Wenn dies bestimmt ist, informiert die Chipauswahl-Steuereinrichtung CSCONT den Wartezustandscontroller WSCONT hierüber. Im Ergebnis fügt der Wartezustandscontroller WSCONT einen oder mehrere Wartezustände in den Buszyklus des Mikrocomputers ein. Eine derartige Chipauswahl-Steuereinrichtung, wie sie oben beschrieben ist, ist z. B. im am 3. Dezember 1991 erteilten US-Patent 5,070,473 offenbart, das auf Hitachi Microcomputer Engineering Ltd. und Hitachi Ltd. übertragen ist und dessen Offenbarung hiermit durch Bezugnahme eingeschlossen wird.
  • In 14 bezeichnet Vpp eine hohe Spannung zum Umschreiben des Flashspeichers. EXTAL und XTAL repräsentieren Signale, wie sie von einem nicht dargestellten Schwinger, der außerhalb des Chips des Mikrocomputers vorhanden ist, an den Taktoszillator CPG geliefert werden. Mit Φ ist ein Synchronisiertaktsignal bezeichnet, das vom Taktoszillator CPG nach außen geliefert wird. MD0 bis MD2 bezeichnen Modussignale, wie sie an die Steuerschaltung CONT geliefert werden, um den ersten oder den zweiten Betriebsmodus beim Umschreiben des Flashspeichers FMRY einzustellen, und sie entsprechen dem Modussignal MODUS in 1. Mit RES* ist ein Rücksetzsignal bezeichnet und mit STBY* ein Standbysignal, wobei diese Signale an die zentrale Verarbeitungseinheit CPU und andere Schaltungsblöcke geliefert werden. NMI bezeichnet ein nicht maskierbares Interruptsignal zum Ausführen eines nicht maskierbaren Interrupts hinsichtlich des Interruptcontrollers ICONT. Andere Interruptsignale, die nicht dargestellt sind, werden über die Ports PORT8 und PORT9 an den Interruptcontroller ICONT gegeben. Mit AS* ist ein Adressenabtastsignal bezeichnet, das die Gültigkeit eines nach außen gelieferten Adressensignals anzeigt, mit RD* ein Lesesignal zum Mitteilen eines Lesezyklus nach außen, mit HWR* ein oberes Byteschreibsignal zum Mitteilen eines Schreibzyklus betreffend obere 8 Bits nach außen, und mit LWR* ein unteres Byteschreibsignal zum Mitteilen eines Schreibzyklus für untere 8 Bits nach außen, wobei diese Signale Zugriffssteuerungssignale für die Außenseite des Mikrocomputers MCU sind.
  • Die Ports PORT1 und PORT2 sind, wobei jedoch keine Beschränkung hierauf besteht, der Eingabe/Ausgabe von Daten BD0 bis BD15 zugeordnet, wie sie hinsichtlich des Mikrocomputers MCU dazu verwendet werden, in einem anderen Modus als dem zweiten Betriebsmodus, in dem das PROM-Universalschreibgerät PRW eine unmittelbare Umschreibsteuerung des Flashspeichers FMRY ausführt, nach außen zuzugreifen. Dabei sind die Ports PORT3 bis PORT5, obwohl keine Beschränkung hierauf besteht, Adressensignalen BA0 bis BA19 zugeordnet.
  • Andererseits sind, wenn im Mikrocomputer MCU der zweite Betriebsmodus eingestellt ist, die Ports PORT2 bis PORT5 sowie Port 8 der Verbindung mit dem PROM-Schreibgerät, das so ausgebildet ist, dass es dem Schreibvorgang im Flashspeicher FMRY steuert, zugeordnet, obwohl hierauf keine Beschränkung besteht. Genauer gesagt, ist der Port PORT2 der Eingabe/Ausgabe von Daten ED0 bis ED7 zum Schreiben und Verifizieren zugeordnet, und die Ports PORT3 bis PORTS sowie PORT8 sind der Eingabe von Adressensignalen EA0 bis EA16 wie auch der Eingabe eines Zugriffssteuerungssignals CE* (Chipfreigabesignal), OE* (Ausgabefreigabesignal) und WE* (Schreibfreigabesignal) zugeordnet. Das Chipfreigabesignal CE* ist ein vom PROM-Schreibgerät geliefertes Betriebsauswählsignal für den Flashspeicher FMRY, das Ausgabefreigabesignal OE* ist ein Spezifiziersignal für einen Ausgabebetrieb hinsichtlich des Flashspeichers FMRY, und das Schreibfreigabesignal WE* ist ein Spezifiziersignal für einen Schreibvorgang hinsichtlich des Flashspeichers FMRY. Zur Eingabe von 1-Bit-EA9 der Adressensignale EA0 bis EA16 ist der Eingangsanschluss des Signals NMI zugeordnet. Externe Anschlüsse der so zugeordneten Ports und andere erforderliche externe Anschlüsse, einschließlich des Anschlusses zum Anlegen der hohen Spannung Vpp, sind über den in Zusammenhang mit 3 erläuterten Umsetzungssockel SOCKEL mit dem PROM-Universalschreibgerät PRW verbunden. Zweckdienlicherweise kann die Zuordnung der externen Anschlüsse zu diesem Zeitpunkt in Form einer solchen Anschlussanordnung erfolgen, dass der Mikrocomputer MCU leicht über den Umsetzungssockel SOCKEL mit dem PROM-Schreiber PRW verbunden werden kann. Die zum Anschluss an den PROM-Schreiber PRW im zweiten Betriebsmodus zugeordneten externen Anschlüsse sind im anderen Betriebsmodus des Mikrocomputers MCU für andere Funktionen vorgesehen.
  • 15 zeigt eine Draufsicht eines Flachgehäuses des Mikrocomputers MCU von 14, der z. B. in Harz eingegossen ist und so konzipiert ist, dass er in vier Richtungen externe Anschlüsse aufweist. In 15 dargestellte Signale sind identisch mit solchen, die in 14 dargestellt sind. Externe Anschlüsse (Stifte), denen keine Signalnamen zugeordnet sind, können als Eingangsstift für ein Wartesignal, als Eingangsstift eines Busanforderungssignals, als Ausgangsstift eines Busbestätigungssignals sowie Eingangs/Ausgangs-Stifte für Signale zwischen einer Peripherieschaltung wie der seriellen Kommunikationsschnittstelle SCI und der Außenseite verwendet werden.
  • Beim in 15 dargestellten Gehäuse FP kann der Abstand PP zwischen benachbarten, aus dem Gehäuse FP herausgeführten Anschlüssen (Stiften) 0,5 mm oder weniger betragen. Zur Erläuterung sei angenommen, dass ein Benutzer des Mikrocomputers MCU den in diesem enthaltenen Flashspeicher FMRY über den Umsetzungssockel SOCKEL mit dem PROM-Schreibgerät PRW verbindet, um Daten in den Flashspeicher FMRY einzuschreiben. In diesem Fall besteht, wenn der Abstand PP zwischen benachbarten Anschlüssen (Stiftabstand) am Gehäuse FP auf 0,5 mm oder weniger eingestellt ist, die Tendenz, dass Stiftverbiegungen aufgrund unerwünschten Kontakts zwischen externen Anschlüssen des Umsetzungssockels SOCKEL und denen des Gehäuses FP auftreten, wenn das Gehäuse FP in den Umsetzungssockel SOCKEL eingesetzt wird. Wenn derartige Stiftverbiegungen auftreten, ist elektrische Verbindung zwischen Anschlüssen des Umsetzungssockels SOCKEL und denen des Gehäuses FP hinsichtlich solcher Anschlüsse verhindert, die unter Stiftverbiegung leiden, was es unmöglich macht, Daten durch das PROM-Schreibgerät PRW in den Flashspeicher FMRY einzuschreiben.
  • Insoweit es diesen Punkt betrifft, kann die zentrale Verarbeitungseinheit CPU, gemäß der Erfindung, Daten in den Flashspeicher FMRY einschreiben, und daher kann der Benutzer, nachdem das Gehäuse des Mikrocomputers MCU an einer Montageplatte (gedruckte Leiterplatte) montiert wurde, mittels der zentralen Verarbeitungseinheit CPU Daten in den Flashspeicher FMRY einschreiben, ohne dass er das externe PROM-Schreibgeräte PRW zum Einschreiben von Daten in den Flashspeicher FMRY verwendet, wodurch selbst dann, wenn der Mikrocomputer MCU dicht in das Gehäuse mit einem Stiftabstand eingeschlossen ist, der 0,5 mm oder weniger beträgt, der Benutzer davon befreit werden kann, Zuleitungsverbiegungen externer, vom Gehäuse herausgeführter Anschlüsse vorzunehmen. Es sei darauf hingewiesen, dass beim Halbleiterhersteller eine automatische Handhabungseinrichtung verwendet werden kann, weswegen ein Test des Mikrocomputers MCU zuverlässig ausgeführt werden kann, ohne dass Stiftverbiegungen hervorgerufen werden, und zwar selbst wenn der Mikrocomputer MCU dicht in ein Gehäuse mit einem Stiftabstand von 0,5 mm oder weniger eingeschlossen ist.
  • [11] Steuerschaltung zum Umschreiben eines Flashspeichers FMRY
  • 16 ist ein Blockdiagramm, das die Gesamtheit des in den Mikrocomputer MCU von 14 eingebauten Flashspeichers FMRY zeigt. In der Figur bezeichnet ARY ein Speicherarray, in dem Speicherzellen in einer Matrix angeordnet sind, die aus Sperrschicht-Feldeffekttransistoren mit Doppelschicht-Gatestruktur bestehen, wie in Verbindung mit den 11A und 11B erläutert. In diesem Speicherarray ARY sind, ähnlich wie bei der unter Bezugnahme auf 13. erläuterten Konstruktion, Steuergates der Speicherzellen mit einer entsprechenden Wortleitung verbunden, Drainbereiche der Speicherzellen sind mit einer entsprechenden Datenleitung verbunden, und Sourcebereiche der Speicherzellen sind mit einer Sourceleitung verbunden, die jedem Speicherblock gemeinsam ist, jedoch ist das Array auf andere Weise als in 13 in Speicherblöcke unterteilt. Z. B. ist, wie es in 17 dargestellt ist, das Array in sieben große Speicherblöcke (große Blöcke) LMB0 bis LMB6, von denen jeder relativ große Speicherkapazität aufweist, und acht kleine Speicherblöcke (kleine Blöcke) SMB0 bis SMB7, von denen jeder relativ kleine Speicherkapazität aufweist, unterteilt. Ein großer Speicherblock wird z. B. als Programmspeicherbereich oder als Datenspeicherbereich großer Kapazität verwendet. Ein kleiner Speicherblock wird z. B. als Datenspeicherbereich (kleiner Kapazität) verwendet.
  • In 16 bezeichnet ALAT eine Latchstufe für Adressensignale PAB0 bis PAB15. Im ersten Betriebsmodus entsprechen die Adressensignale PAB0 bis PAB15 Ausgangsadressensignalen BA0 bis BA15 der zentralen Verarbeitungseinheit CPU. Im zweiten Betriebsmodus entsprechen die Adressensignale PAB0 bis PAB15 Ausgangsadressensignalen EA0 bis EA15 des PROM-Schreibgeräts PRW. XADEC bezeichnet einen Zeilenadressendecodierer zum Decodieren eines Zeilenadressensignals, das über das Adressenlatch ALAT eingelesen wird. WDRV bezeichnet einen Worttreiber zum Ansteuern einer Wortleitung auf Grundlage eines Auswählsignals, wie es vom Zeilenadressendecodierer XADEC ausgegeben wird. Bei einem Datenlesevorgang betreibt der Worttreiber WDRV die Wortleitung mit einer Spannung von 5 V, und in einem Datenschreibvorgang betreibt er die Wortleitung mit einer hohen Spannung von 12 V. Bei einem Datenlöschvorgang werden alle Ausgänge des Worttreibers WDRV auf einen niedrigen Spannungspegel von 0 V gesetzt. YADEC bezeichnet einen Spaltenadressendecodierer zum Decodieren eines Spaltenadressensignals, das über das Adressenlatch YALAT eingelesen wird. YSEL bezeichnet eine Spaltenauswählschaltung zum Auswählen einer Datenleitung entsprechend dem Ausgangsauswählsignal des Spaltenadressendecodierers YADEC. SAMP bezeichnet einen Messverstärker zum Verstärken des Lesesignals von einer Datenleitung, die bei einem Datenlesevorgang durch die Spaltenauswählschaltung YSEL ausgewählt wurde. DOLAT bezeichnet ein Datenausgangslatch zum Registrieren des Ausgangssignals des Messverstärkers. DIBUFF bezeichnet einen Datenausgangspuffer zum Liefern von im Datenausgangslatch DOLAT registrierten Daten nach außen. In der Figur sind PDB0 bis PDB7 Daten unterer 8 Bits (ein Byte), und PDB8 bis PDB15 sind Daten oberer 8 Bits. Entsprechend diesem Beispiel hat ein Ausgangsdatenwert maximal zwei Bytes. DIBUFF bezeichnet einen Dateneingangspuffer zum Einlesen von Schreibdaten, die von außen zugeführt werden. Die durch den Dateneingangspuffer DIBUFF eingelesenen Daten werden in einer Dateneingangslatchstufe DILAT registriert. Wenn der in der Dateneingangslatchstufe DILAT registrierte Datenwert "0" ist, liefert eine Schreibschaltung WRIT ein hohes Schreibsignal. an eine durch die Spaltenauswählschaltung YSEL ausgewählte Datenleitung. Diese hohe Schreibspannung wird an den Drain einer Speicherzelle geliefert, deren Steuergate entsprechend einem Zeilenadressensignal mit einer hohen Spannung versorgt wird, so dass die fragliche Speicherzelle einen Schreibvorgang erfährt. ERASEC bezeichnet eine Löschschaltung zum Zuführen eines hohen Löschsignals an eine Sourceleitung eines spezifizierten Speicherblocks, um den Speicherblock auf ein Mal zu löschen.
  • FCONT bezeichnet eine Steuerschaltung zum Ausführen einer zeitlichen Steuerung eines Datenlesevorgangs und einer Auswählsteuerung für verschiedene zeitliche Funktionen und Spannungen zum Schreiben und Löschen. Diese Steuerschaltung FCONT umfasst ein Steuerregister CREG einschließlich des Löschblock-Spezifizierregisters MBREG und des Programm/ Lösch-Steuerregisters PREG.
  • 18 zeigt ein Beispiel des Steuerregisters CREG. Dieses Steuerregister CREG enthält ein Programm/Lösch-Steuerregister PREG von 8 Bits sowie Löschblock-Spezifizierregister MBREG1 und MBREG2 von jeweils 8 Bits. Im Programm/Lösch-Steuerregister PREG repräsentiert Vpp eine an ein Flag angelegte hohe Spannung, das entsprechend dem Anlegen einer hohen Umschreibspannung auf "1" gesetzt wird. Ein Bit E ist ein Bit zum Spezifizieren eines Löschvorgangs, und ein Bit EV ist ein Bit zum Spezifizieren eines Verifizievorgangs beim Löschen. Bein Bit P ist ein Bit zum Spezifizieren eines Schreibvorgangs (Programmiervorgang), und ein Bit PV ist ein Bit zum Spezifizieren eines Verifiziervorgangs beim Schreiben. Das Löschblock-Spezifizierregister MBREG1 ist ein Register zum Spezifizieren eines von in den sieben Unterteilungen eines großen Blocks enthaltenen Speicherblocks, und das Löschblock-Spezifizierregister MBREG2 ist ein Register zum Spezifizieren eines von. in den acht Unterteilungen eines kleinen Blocks enthaltenen Speicherblocks, wobei jedes dieser Register ein Bit 0 bis zu einem Bit 7 aufweist, bei de nen es sich um Bits zum Spezifizieren einzelner Speicherblöcke handelt, wobei z. B. ein Bit "1" die Auswahl eines entsprechenden Speicherblocks anzeigt und ein Bit "0" die Nichtauswahl eines entsprechenden Speicherblocks anzeigt. Wenn z. B. das Bit 7 des Löschblock-Spezifizierregisters "1" ist, ist der kleine Speicherblock SMB7 spezifiziert.
  • Das Steuerregister CREG kann von außen leicht gelesen/beschrieben werden. Die Steuerschaltung FCONT nimmt Bezug auf den in das Steuerregister CREG eingetragenen Inhalt, um Lösch- und Schreibvorgänge entsprechend dem Inhalt zu steuern. Der Betriebszustand beim Löschen und Schreiben kann durch die CPU oder von außen dadurch gesteuert werden, dass der Inhalt des Steuerregisters CREG umgeschrieben wird.
  • In 16 wird die Steuerschaltung FCONT mit Steuersignalen FLM, MS-FLM, MS-MISN, M2RDN, M2WRN, MRDN, MWRN, IOWOTDN und RST versorgt, und sie wird auch mit Daten PDB8 bis PDB15 des oberen einen Bytes sowie vorbestimmten Bits der Adressensignale PAB0 bis PAB15 versorgt.
  • Das Steuersignal FLM ist ein Signal zum Spezifizieren eines Betriebsmodus des Flashspeichers FMRY, wobei sein Wert "0" den ersten Betriebsmodus spezifiziert, während sein Wert "1" den zweiten Betriebsmodus spezifiziert. Dieses Signal FLM wird auf Grundlage z. B. der Modusignale MD0 bis MD2 erzeugt.
  • Das Steuersignal MS-FLM ist ein Auswählsignal des Flashspeichers FMRY, dessen Wert "0" Auswahl spezifiziert, während sein Wert "0" Nichtauswahl spezifiziert. Im ersten Betriebsmodus liefert die CPU das Steuersignal MS-FLM, und im zweiten Betriebsmodus entspricht das Steuersignal MS-FLM einem vom PROM-Schreibgerät PRW gelieferten Chipfreigabesignal CE*.
  • Das Steuersignal MS-MISN ist ein Auswählsignal für das Steuersignal CREG. In diesem Fall wird unter Bezugnahme auf vorbestimmte Bits der Adressensignale PAB0 bis PAB15 das Programm/Lösch-Steuerregister PREG, das Löschblock-Spezifizierregister MBREG1 oder das Löschblock-Register MBREG2 bestimmt. Im ersten Betriebsmodus liefert die zentrale Verarbeitungseinheit CPU das Steuersignal MS-MISN. Im zweiten Modus wird das höchstsignifikante Adressenbit EA16, wie es vom PROM-Schreibgerät PRW ausgegeben wird, als Steuersignal MS-MISN angesehen, obwohl hierauf keine Beschränkung besteht.
  • Das Signal M2RDN ist ein Speicherlese-Abtastsignal, das Signal M2WRN ist ein Speicherschreib-Abtastsignal, das Signal MRDN ist ein Lesesignal für das Steuerregister CREG, und das Signal MWRN ist ein Schreibsignal für das Steuersignal CREG. Im ersten Betriebsmodus liefert die zentrale Verarbeitungseinheit CPU diese Steuersignale. Im zweiten Betriebsmodus wird, obwohl keine Beschränkung hierauf besteht, ein vom PROM-Schreibgerät PRW geliefertes Schreibfreigabesignal WE* als M2WRN und MWRN angesehen, und ein vom PROM-Schreibgerät PRW geliefertes Ausgangsfreigabesignal OE* wird als M2RDN und MRDN angesehen. Das Speicherschreib-Abtastsignal M2WRN wird als Abtastsignal vom Schreiben von Daten angesehen, die in eine Speicherzelle in der Dateneingangs-Latchstufe DILAT einzuschreiben sind. In der Praxis wird das Einschreiben in die Speicherzelle dadurch gestartet, dass das Bit P des Steuerregisters CREG gesetzt wird.
  • IOWORDN ist ein Signal zum Umschalten des Zugriffs auf den Flashspeicher FMRY zwischen 8-Bit-Lesezugriff und 16-Bit-Lesezugriff. Im zweiten Betriebsmodus ist dieses Steuersignal IOWORDN auf einen logischen Wert zum Spezifizieren des 8-Bit-Lesezugriffs fixiert.
  • RST ist ein Rücksetzsignal für den Flashspeicher FMRY. Wenn der Flashspeicher FMRY durch dieses Signal RST rückgesetzt wird, oder wenn das Flag Vpp im Programm/Lösch-Steuerregister PREG auf "0" gebracht ist, werden die Moduseinstellbits EV, PV, E und P im Programm/Lösch-Steuerregister PREG gelöscht.
  • 19 ist ein zeitbezogenes Diagramm, das ein Beispiel eines Speicherlesevorgangs im Flashspeicher FMRY zeigt. In der Figur sind CK1M und CK2M nicht überlappende 2-phasige Taktsignale, die als Betriebs-Bezugstaktsignale angesehen werden. Mit tCYC ist die Zykluszeit bezeichnet, die sich nur leicht von der Zugriffszeit für den RAM unterscheidet. Ein Auslesevorgang hinsichtlich des Steuerregisters CREG wird mit ähnlichen zeitlichen Steuerungen ausgeführt.
  • 20 ist ein zeitbezogenes Diagramm, das ein Beispiel eines Speicherschreibvorgangs für den Flashspeicher FMRY zeigt. Bei einem Speicherschreibvorgang, wie er durch ein in der Figur dargestelltes Schreibabtastsignal M2WRN spezifiziert wird, erfolgt kein tatsächliches Einschreiben in eine Speicherzelle, wie bereits beschrieben, sondern es werden die Eingangsadressensignale PAB0 bis PAB15 in der Adressenlatchstufe ALAT gehalten, und Eingangsdaten PB8 bis PB15 werden im Dateneingangslatch DILAT gehalten, um so einen interessierenden Schreibzyklus abzuschließen. Ein Schreibvorgang hinsichtlich des Steuerregisters CREG wird mit ähnlicher zeitlicher Steuerung ausgeführt, jedoch wird in diesem Fall ein tatsächliches Einschreiben von Daten in das Steuerregister CREG ausgeführt.
  • [12] Einzelheiten eines Umschreibsteuerablaufs betreffend den Flashspeicher FMRY
  • In diesem Punkt wird ein Beispiel zu Einzelheiten des Steuerablaufs beschrieben, bei dem die zentrale Verarbeitungseinheit CPU oder das PROM-Schreibgerät Schreib- und Löschvorgänge betreffend den Flashspeicher über die Steuerschaltung FCONT ausführt. Grundsätzlich wird im Flashspeicher Information in eine Speicherzelle geschrieben, die sich in einem Löschzustand befindet. Im ersten Betriebsmodus, bei dem das Umschreiben des Flashspeichers ausgeführt wird, wobei der Mikrocomputer am System montiert ist, enthält ein von der zentralen Verarbeitungseinheit CPU auszuführendes Umschreibsteuerprogramm ein Programm zum Löschen und ein Programm zum Schreiben. Das Umschreibsteuerprogramm kann so programmiert sein, dass anfangs eine Löschprozessroutine ausgeführt wird, und eine Schreibprozessroutine automatisch ohne Unterbrechung entsprechend der Spezifizierung des ersten Betriebsmodus ausgeführt wird. Alternativ können das Löschen und Schreiben getrennt werden, und dann kann der erste Betriebsmodus gesondert hierfür spezifiziert werden. Eine Umschreibsteuerung durch das PROM-Schreibgerät kann mittels eines Vorgangs ausgeführt werden, der dem des ersten Betriebsmodus ähnlich ist. Nun werden der Schreibsteuerablauf und der Löschsteuerablauf beschrieben.
  • 21 zeigt ein Beispiel zu Einzelheiten des Schreibsteuerablaufs. Der in der Figur dargestellte ist der Ablauf zum Schreiben von Daten z. B. eines Bytes, und er gilt gemeinsam für die Steuerung durch die zentrale Verarbeitungseinheit CPU im ersten Betriebsmodus sowie die Steuerung durch das PROM-Schreibgerät im zweiten Betriebsmodus. Die folgende Beschreibung erfolgt mittels einer Steuerungshaupteinheit, die durch die zentrale Verarbeitungseinheit CPU repräsentiert ist.
  • Im Anfangsschritt des Schreibens von Daten mit Byteeinheit trägt die zentrale Verarbeitungseinheit CPU in einen in ihr eingebauten Zähler n = 1 ein (Schritt S1). Anschließend führt die zentrale Verarbeitungseinheit CPU einen Speicherschreibvorgang aus, wie er in Verbindung mit 20 erläutert wurde, um in den Flashspeicher FMRY zu schreibende Daten in die in 16 dargestellte Dateneingangs-Latchstufe DILAT einzutragen, und sie trägt eine Adresse, unter die Daten einzuschreiben sind, in die Adressenlatchstufe ALAT ein (Schritt S2). Dann gibt die zentrale Verarbeitungseinheit CPU einen Schreibzyklus an das Steuerregister CREG aus, um das Programmbit P zu setzen (Schritt 3). Dadurch legt die Steuerschaltung FCONT auf Grundlage des im Schritt 2 eingetragenen Datenwerts und der Adresse hohe Spannungen an das Steuergate und den Drain der durch die Adresse spezifizierten Speicherzelle an, um einen Schreibvorgang auszuführen. Die zentrale Verarbeitungseinheit CPU wartet zum Beispiel 10 μs, um die Schreibprozesszeit seitens des Flashspeichers zu löschen (Schritt S4), und dann löscht sie das Programmbit P (Schritt S5).
  • Danach gibt die zentrale Verarbeitungseinheit CPU, um den Schreibzustand zu bestätigen, einen Schreibzyklus an das Steuerregister CREG aus, und sie setzt ein Programmverifizierbit PV (Schritt 6). Dadurch nutzt die Steuerschaltung CONT die durch den Schritt 2 gesetzte Adresse zum Anlegen einer Verifizierspannung an eine Wortleitung, die durch diese Adresse auszuwählen ist, und zum Lesen von Daten aus der dem Schreibvorgang unterzogenen Speicherzelle. Um einen ausreichenden Schreibpegel sicherzustellen, wird der Verifizierspannungspegel auf einen Spannungspegel von z. B. 7 V gesetzt, was höher als die Versorgungsspannung Vcc von z. B. 5 V ist. So überprüft die zentrale Verarbeitungseinheit CPU Übereinstimmung des ausgelesenen Datenwerts mit dem zum Schreiben verwendeten Datenwert (Schritt S7). Wenn die zentrale Verarbeitungseinheit CPU durch die Verifizierung Übereinstimmung klarstellt, löscht sie das Programmverifizierbit PV (Schritt S8), um dadurch das Schreiben des 1-Byte-Datenwerts abzuschließen.
  • Wenn dagegen die zentrale Verarbeitungseinheit CPU durch die Verifizierung im Schritt S7 Nichtübereinstimmung klarstellt, löscht sie das Programmverifizierbit PV im Schritt S9 und entscheidet danach, ob der Zählwert n eine Schreibwiederversuch-Häufigkeitsobergrenze N erreicht hat (Schritt S10). So wird, wenn die Schreibwiederversuch-Häufigkeitsobergrenze N erreicht ist, fehlerhaftes Schreiben ermittelt, und die Verarbeitung endet. Wenn die Schreibwiederversuch-Häufigkeitsobergrenze N nicht erreicht ist, erhöht die zentrale Verarbeitungseinheit CPU den Zählwert n um Eins (Schritt S11) und wiederholt die mit dem Schritt S3 beginnende Verarbeitung.
  • 22 zeigt ein Beispiel von Einzelheiten des Löschsteuerablaufs. Der in dieser Figur dargestellte Ablauf gilt gemeinsam sowohl für die Steuerung durch die zentrale Verarbeitungseinheit CPU im ersten Betriebsmodus als auch die Steuerung durch das PROM-Schreibgerät im zweiten Betriebsmodus. Die folgende Beschreibung erfolgt für eine Steuerungshaupteinheit, die durch die zentrale Verarbeitungseinheit CPU repräsentiert ist.
  • Beim Löschen setzt die zentrale Verarbeitungseinheit CPU ihren eingebauten Zähler auf n = 1 (Schritt S21). Anschließend führt die zentrale Verarbeitungseinheit CPU einen Vorab-Schreibvorgang für Speicherzellen innerhalb eines zu löschenden Bereichs aus (Schritt S22). D. h., dass in eine Speicherzelle an einer zu löschenden Adresse der Datenwert "0" eingeschrieben wird. Der Steuerungsablauf zum Vorabeinschreiben verwendet den unter Bezugnahme auf 21 erläu terten Schreibsteuerungsablauf. Diese Vorabschreibverarbeitung wird ausgeführt, um, über alle Bits hinweg, die elektrischen Ladungsmengen zu vereinheitlichen, wie sie in den potentialungebundenen Gates vor dem Löschen vorhanden sind, um so den Löschzustand gleichmäßig zu machen.
  • Anschließend gibt die zentrale Verarbeitungseinheit CPU einen Schreibzyklus an das Steuerregister CREG aus, um einen auf ein Mal zu löschenden Speicherblock zu spezifizieren (Schritt S23). Genauer gesagt, wird in den Löschblock-Spezifizierregistern MBREG1 und MBREG2 die Nummer des zu löschenden Speicherblocks spezifiziert. Nach der Spezifizierung des zu löschenden Speicherblocks liefert die zentrale Verarbeitungseinheit CPU einen Schreibzyklus an das Steuerregister CREG, um ein Löschbit E zu setzen (Schritt 24). Dadurch legt die Steuerschaltung ECONT eine hohe Spannung an die Sourceleitung des durch den Schritt 23 spezifizierten Speicherblocks, um den interessierenden Speicherblock auf ein Mal zu löschen. Die zentrale Verarbeitungseinheit CPU wartet z. B. 10 ms, um die Chargenlöschprozess-Zeit seitens des Flashspeichers zu löschen (Schritt S25). Die Zeitdauer von 10 ms ist kürzer als die Zeit zum Abschließen eines Löschvorgangs. Dann wird das Löschbit E gelöscht (Schritt S26).
  • Danach setzt die zentrale Verarbeitungseinheit CPU, um den Löschzustand zu bestätigen, als Erstes intern die Kopfadresse des auf ein Mal zu löschenden Speicherblocks als zu verifizierende Adresse (Schritt S27) und führt dann einen Blindschreibvorgang für die Verifizierungsadresse aus (Schritt S28). D. h., dass ein Speicherschreibzyklus an die zu verifizierende Adresse ausgegeben wird. Dadurch wird die zu verifizierende Speicheradresse in der Adressenlatchstufe ALAT registriert. Anschließend liefert die zentrale Verarbeitungseinheit CPU einen Schreibzyklus für das Steuerregister CREG aus und setzt das Löschverifizierbit EV (Schritt 29).
  • Dadurch nutzt die Steuerschaltung FCONT die durch den Schritt 28 gesetzte Adresse, um eine Löschverifizierspannung an die durch die Adresse auszuwählende Wortleitung anzulegen und um den Datenwert in der gelöschten Speicherzelle zu lesen. Um einen ausreichenden Löschpegel zu gewährleisten, wird die Löschverifizierspannung auf einen Spannungspegel von z. B. 3,5 V gesetzt, was niedriger als die Versorgungsspannung Vcc von z. B. 5 V ist. So verifiziert die zentrale Verarbeitungseinheit CPU die Übereinstimmung des ausgelesenen Datenwerts mit dem Datenwert im Zustand nach Abschluss des Löschvorgangs (Schritt S30). Wenn die zentrale Verarbeitungseinheit CPU durch die Verifizierung Übereinstimmung klarstellt, löscht sie das Löschverifizierbit EV (Schritt S31) und entscheidet dann, ob die aktuelle Verifizieradresse die Endadresse im gelöschten Speicherblock ist (Schritt 32), um dadurch eine Reihe von Löschvorgängen abzuschließen, wenn die Endadresse erkannt wird. Wenn die Adresse nicht erreicht ist, inkrementiert die zentrale Verarbeitungseinheit CPU die Verifizieradresse um Eins (Schritt S33) und wiederholt die Verarbeitung ab dem Schritt S29.
  • Wenn dagegen die zentrale Verarbeitungseinheit CPU durch die Verifizierung im Schritt S30 Nichtübereinstimmung klarstellt, löscht sie das Löschverifizierbit EV im Schritt S34 und entscheidet danach, ob der Zählerwert n eine Häufigkeitsobergrenze N für schrittweises Löschen erreicht hat (Schritt S35). Wenn die Häufigkeitsobergrenze N für schrittweises Löschen erreicht ist, wird ein fehlerhafter Löschvorgang ermittelt, und die Verarbeitung endet. Wenn die Obergrenze für schrittweises Löschen nicht erreicht ist, inkrementiert die zentrale Verarbeitungseinheit CPU den Zählerwert n um Eins (Schritt S36) und wiederholt die mit dem Schritt S34 beginnende Verarbeitung. In der Praxis wird, um einen übermäßigen Löschvorgang zu verhindern, bei dem die Schwellenspannung der Speicherzelle aufgrund eines übermäßig vorgenommenen Löschvorgangs einen negativen Wert einnimmt, der Löschvorgang schrittweise für eine kurze Zeit von 10 ms wiederholt, während bei jedem Vorgang eine Verifizierung ausgeführt wird.
  • [13] Erzeugung mehrerer Speicherblöcke mit verschiedenen Speicherkapazitäten, und die jeweils in der Einheit einer Wortleitung definiert sind
  • 24 zeigt eine Speichermatrixlinienkonfiguration eines Flashspeichers, bei der mehrere Speicherblöcke jeweils mit der Einheit einer Wortleitung definiert sind und die auf ein Mal löschbaren Speicherblöcke verschiedene Kapazitäten aufweisen.
  • Während bei der in 13 dargestellten Konfiguration Speicherblöcke jeweils mit der Einheit einer Datenleitung definiert sind, sind in 24 Speicherblöcke mit der Einheit einer Wortleitung definiert. In der Figur sind ein Speicherblock LMB mit relativ großer Speicherkapazität sowie ein Speicherblock SMB mit relativ kleiner Speicherkapazität als repräsentativ über die ganzen Speicherarrayteile ARY0 bis ARY7 dargestellt.
  • In jedem der Speicherarrayteile ARY0 bis ARY7 sind Speicherzellen MC matrixförmig angeordnet, die aus Sperrschicht-Feldeffekttransistoren mit Doppelschicht-Gatestruktur bestehen, wie es zuvor in Zusammenhang mit 11 erläutert wurde. In der Figur bezeichnen WL0 bis WLn Wortleitungen, die allen Speicherarrayteilen ARY0 bis ARY7 gemeinsam sind. Die Steuergates von in derselben Zeile angeordneten Speicherzellen sind mit einer entsprechenden Wortleitung verbunden. In jedem der Speicherarrayteile ARY0 bis ARY7 sind Drainbereiche von in derselben Spalte angeordneten Speicherzellen MC mit einer entsprechenden Datenleitung DL0 ... oder DLm ver bunden. Die Sourcebereiche von den kleinen Speicherblock SMB bildenden Speicherzellen MC sind gemeinsam mit einer Sourceleitung SLwi verbunden, die sich in Wortleitungsrichtung erstreckt, und die Sourcebereiche von den großen Speicherblock LMB bildenden Speicherzellen MC sind gemeinsam mit einer sich in Wortleitungsrichtung erstreckenden Sourceleitung SLw1 verbunden. Wie im Fall der 13 wird beim mit der Einheit eines Speicherblocks auf ein Mal ausgeführten Löschvorgang ein auf ein Mal zu löschender Speicherblock. durch das Löschblock-Spezifizierregister spezifiziert, so dass die hohe Spannung Vpp zum Löschen an eine Sourceleitung des spezifizierten Speicherblocks geliefert wird. Einzelheiten der Spannungszustände zum Löschen und Schreiben werden später beschrieben. YSEL bezeichnet eine Y-Auswählschaltung, CD eine gemeinsame Datenleitung, WRIT eine Schreibschaltung, DILAT ein Dateneingangslatch, SAMP einen Messverstärker, DOLAT ein Datenausgangslatch, DIBUFF einen Dateneingangspuffer und DOBUFF einen Datenausgangspuffer.
  • Die Beziehung zwischen den Speicherarrayteilen ARY0 bis ARY7 und den Ausgangsdaten ähnelt der von 13. Genauer gesagt, entspricht ein Bit eines Eingangs/Ausgangs-Datenwerts einer Speichermatrixlinie. Z. B. befindet sich der Datenwert D0 im Speicherarrayteil ARY0. Durch Verwenden einer solchen Konfiguration mit einer Speichermatrixstelle pro Eingabe/ Ausgabe, kann die gemeinsame Datenleitung CD unterteilt werden, jeweils eine für jeden Speicherarrayteil, und sie muss sich nicht über einen langen Weg durch alle Speicherarrayteile erstrecken, wie es in den 25A und 25B dargestellt ist. Die Länge der gemeinsamen Datenleitung CD ist viel kleiner als diejenige der gemeinsamen Datenleitung CD'. Demgemäß kann die parasitäre Kapazität (Cst) in Zusammenhang mit der gemeinsamen Datenleitung CD verringert werden (Cst « C'st), um zu einer Beschleunigung des Zugriffs und Betrieb bei niedriger Spannung beizutragen.
  • Wenn Speicherblöcke wie LMB und SMB jeweils mit Wortleitungseinheit definiert sind, wie in 24 dargestellt, verfügt ein minimaler Speicherblock in der Gesamtheit des Speicherarrays ARY mit einer Bitanzahl für parallele Eingabe/Ausgabe entsprechend einem Byte über eine Speicherkapazität, die derjenigen einer Wortleitung entspricht, d. h. über eine Speicherkapazität, die der Anzahl von Speicherzellen in Verbindung mit einer Wortleitung über das gesamte Speicherarray entspricht. Dies gilt unabhängig von der Anzahl der Bits für parallele Eingabe/Ausgabe. Wenn dagegen Speicherblöcke jeweils in Datenleitungseinheit definiert sind, wie in 13 dargestellt, verfügt ein minimaler Speicherblock in der Gesamtheit des Speicherarrays über eine Speicherkapazität, die mit der Anzahl von Bits für parallele Eingabe/ Ausgabe übereinstimmt, wodurch sich eine Speicherkapazität von acht Datenleitungen ergibt (eine Datenleitung ist jeweils jeder Speichermatrixlinie zugeordnet). Demgemäß tritt dann, wenn die Anzahl von Speicherbits in Richtung der Datenleitung 1/8 der Anzahl von Speicherbits in Richtung der Wortleitung entspricht, zwischen mit Datenleitungseinheit definierten Speicherblöcken und mit Wortleitungseinheit definierten Speicherblöcken kein Unterschied auf. In der Praxis wird jedoch die Anzahl von Speicherbits in Datenleitungsrichtung durch die Wirksamkeit des Layouts bei der Herstellung einer integrierten Halbleiterschaltung oder durch die Wirksamkeit bei der Adressierung von Speicherzellen, die bis zu ungefähr 1/2 der Anzahl von Speicherbits in Wortleitungsrichtung beträgt, bestimmt, und außerdem ist durch die Tatsache, dass der in den Mikrocomputer eingebaute Flashspeicher mit dem internen Datenbus verbunden ist, die Anzahl von Bits für parallele Eingabe/Ausgabe in Byte- oder Worteinheit definiert. Aus diesen Gründen kann die Speicherkapazität des minimalen Speicherblocks dann drastisch verringert werden, wenn Speicherblöcke jeweils mit Wortleitungseinheit definiert werden. Wenn die Minimalgröße eines Speicherblocks verringert ist, kann die Zweckdienlichkeit der Verwendung eines Speicherblocks als Datenbereich ferner verbessert sein, und außerdem erfüllt sich der Effekt von selbst, dass die Vergeudung vermieden wird, dass Information gleichzeitig zusammen mit Information gelöscht wird, die dem Grunde nach nicht umzuschreiben ist und die letztere Information erneut zu schreiben ist.
  • [14] Gegenmaßnahmen gegen Datenleitungsstörungen in einem zum Schreiben nicht ausgewählten Block
  • 26A und 26B zeigen ein Beispiel für die Spannungsbedingungen zum Löschen/Schreiben, wie sie dann verfügbar sind, wenn Speicherblöcke jeweils mit Wortleitungseinheit definiert sind. Insbesondere sind Gegenmaßnahmen gegen Datenleitungsstörungen bei einem nicht zum Schreiben ausgewählten Block (nicht ausgewählter Speicherblock) angewandt.
  • In 26A, die die Spannungszustände zum Löschen zeigt, ist ein ausgewählter Block (ausgewählter Speicherblock) 20 ein Speicherblock, der für ein Löschen auf ein Mal ausgewählt ist, und ein nicht ausgewählter Block 21 ist ein Speicherblock, der nicht zum Löschen auf ein Mal ausgewählt, ist. Bei einem Löschvorgang werden als repräsentativ dargestellte Wortleitungen WLh bis WLk mit Massepotential GND wie 0 V versorgt. Im ausgewählten Block 20 wird dessen gemeinsame Sourceleitung SLwm mit einer hohen Spannung Vpp von z. B. 12 V versorgt, so dass Speicherzellen des ausgewählten Blocks 20 auf ein Mal gelöscht werden können. Im nicht ausgewählten Block 21 wird dessen gemeinsame Sourceleitung SLwn auf dem Massepotential GND gehalten, um einen Löschvorgang zu verhindern.
  • In 26B, die die Spannungszustände zum Schreiben zeigt, ist ein ausgewählter Block 30 ein Speicherblock, der zum Schreiben ausgewählte Speicherzellen enthält, und ein nicht ausgewählter Block 31 ist ein Speicherblock, der keine zu beschreibende Speicherzellen enthält. Im ausgewählten Block 30 wird eine gemeinsame Sourceleitung SLwm mit dem Massepotential GND versorgt, und wenn z. B. eine durch eine gestrichelte Linie umkreiste Speicherzelle MC zu beschreiben ist, wird an eine mit deren Steuergate verbundene Wortleitung WLh eine hohe Spannung Vpp angelegt, während an ihre Datenleitung eine relativ hohe Spannung Vp von z. B. 6 V angelegt wird. Im ausgewählten Block 30 wird eine nicht ausgewählte Wortleitung WLi mit dem Massepotential GND versorgt.
  • Beim Schreiben werden im nicht ausgewählten Block 31 alle Wortleitungen WLj und WLk auf dem Massepotential GND gehalten, so dass dafür gesorgt ist, dass die Speicherzellen nicht ausgewählt werden. Wegen der Art der Ausbildung der Speicherblöcke in Wortleitungseinheit wird auch die sich zum nicht ausgewählten Block 31 erstreckende Datenleitung mit der Spannung Vp, entsprechend dem im ausgewählten Block 30 ausgeführten Schreibvorgang, versorgt. D. h., dass eine Speicherzelle MC im nicht ausgewählten Block 31 in den Zustand einer nicht ausgewählten Wortleitung und einer ausgewählten Datenleitung entsprechend dem im ausgewählten Block 30 ausgeführten Schreibvorgang versetzt wird. Z. B. wird beim in 26B dargestellten Zustand, wenn in eine im ausgewählten Block umkreist dargestellte Speicherzelle zu schreiben ist, eine Speicherzelle (durch eine rechteckige, gestrichelte Linie umgeben) im nicht ausgewählten Block 31, die mit der der ersteren Speicherzelle zugeordneten Datenleitung DLk verbunden ist, mit der Spannung Vp versorgt. Dann wird eine gemeinsame Sourceleitung SLwn im nicht ausgewählten Block 31 mit einer Spannung Vddi (Spannung zum Verhindern von Datenleitungsstörung) von z. B. 3,5 V versorgt, um Gegenmaßnahmen gegen Datenleitungsstörungen anzuwenden.
  • Wenn die Sourceleitung SLwn wie im Fall des ausgewählten Blocks 30 mit Massepotential GND versorgt wird, treten Datenleitungsstörungen auf. Im ausgewählten Block 30 werden Speicherzellen, die mit der Datenleitung DLk verbunden sind und in die nicht zu schreiben ist, mit Massepotential GND auf den ihnen zugeordneten Wortleitungen und Sourceleitungen versorgt, um denselben Zustand wie denjenigen einzustellen, der für das Auftreten von Datenleitungsstörungen verantwortlich ist, wobei jedoch ein solcher Zustand im Wesentlichen vernachlässigbar ist. Dies ist aus dem Punkt [15] "Korrelation der Datenleitungsstörungs-Zeiten zwischen Speicherblöcken" ersichtlich, der später unter Bezugnahme auf 29 beschrieben wird.
  • 27A zeigt den Mechanismus der Erzeugung einer Datenleitungsstörung. Genauer gesagt, werden in einem Bereich nahe dem sourceseitigen Ende des Drains Elektron-Loch-Paare durch einen Tunneleffekt zwischen Bändern erzeugt. Dabei werden, wenn die Source auf dem Massepotential GND gehalten wird und der Drain auf einer relativ hohen Spannung Vp gehalten wird, wodurch ein relativ großes elektrisches Feld erzeugt wird, Löcher der Elektron-Loch-Paare durch das elektrische Feld in einer Verarmungsschicht des Bereichs (2) beschleunigt, wodurch sie zu heißen Löchern werden. Die heißen Löcher durchlaufen einen dünnen Tunnelisolierfilm von ungefähr 10 nm Dicke (unter der Elektrode 8 des potentialungebundenen Gates), um in das potentialungebundene Gate 8 injiziert zu werden. Dieser Zustand ist ein Datenleitungsstörungs-Zustand, und wenn ein Speicherzellentransistor für lange Zeit unter einer solchen Datenleitungsstörung leidet fällt sein Schwellenwert, mit dem Ergebnis, dass eine Speicherzelle, die sich im Schreibzustand "0" befindet, auf den Löschzustand "1" wechselt, und eine Speicherzelle, die sich im Löschzustand "1" befindet, Verarmung erfährt, was eine unerwünschte Änderung gespeicherter Information oder schließlich fehlerhaften Betrieb (Datenleitungsstörungs-Fehler) verursacht.
  • 27B zeigt den Mechanismus von Gegenmaßnahmen gegen Datenleitungsstörungen. Genauer gesagt, wird, wenn das Potential auf der Sourceseite im zum Schreiben nicht ausgewählten Block durch Anlegen einer Spannung Vddi von 3,5 V an die Source der Speicherzelle erhöht wird, wie in 26A und 26B dargestellt, ein elektrisches Feld in einer Verarmungsschicht, wie durch einen Bereich (2) gekennzeichnet, geschwächt, und im Ergebnis wird die Umwandlung von Löchern aus Elektron-Loch-Paaren in heiße Löcher verhindert, was sicherstellt, dass eine Verringerung des Schwellenwerts des Speicherzellentransistors verhindert werden kann.
  • 28 zeigt ein Beispiel eines Versuchs betreffend eine Schwellenwertänderung einer Speicherzelle abhängig von der Datenleitungsstörungs-Zeit. Bei diesem Versuch wird ein Speicherzellentransistor, wie in der Figur dargestellt, verwendet, und Schreibvorgänge werden wiederholt, um Schwellenspannungen zu erhalten, während das Sourcepotential Vs auf 0 V, im potentialungebundenen (offenen) Zustand bzw. auf 3,5 V gehalten wird, und zwar unter der Bedingung, dass an das Steuergate und das Substrat des Speicherzellentransistors das Massepotential GND angelegt wird und 6,5 V an den Drain desselben angelegt werden. Der obere Teil in der Figur gilt für einen Speicherzellentransistor, der sich im Schreibzustand "0" befindet, und der untere Teil gilt für einen Speicherzellentransistor, der sich im Löschzustand "1" befindet. Wie es aus der Figur deutlich ist, tritt bei Vs = 3,5 V innerhalb einer Datenleitungsstörungs-Zeit von ungefähr 1000 Sekunden weder im Löschzustand noch im Schreibzustand eine Verringerung der Schwelle auf, die zu groß wäre, als dass sie vernachlässigbar wäre.
  • Aus dem Obigen ist ersichtlich, dass zum Verhindern des Auftretens von Fehlern aufgrund einer Datenleitungsstörung das Sourcepotential eines nicht ausgewählten Speicherblocks mit einer Datenleitungsstörungs-Verhinderungsspannung Vddi, wie einer solchen von 3,5 V, vorgespannt werden muss, die nicht höher als die Drainspannung ist, und die Datenleitungsstörungs-Zeit muss auf einen Wert verringert werden, der so klein wie möglich ist.
  • [15] Korrelation der Datenleitungsstörungs-Zeiten zwischen Speicherblöcken
  • Nun wird die Korrelation der Datenleitungsstörungs-Zeiten zwischen einem Speicherblock MBa mit relativ kleiner Speicherkapazität und einem Speicherblock MBb mit relativ großer Speicherkapazität, wie in 29 dargestellt, beschrieben. Der Zweckdienlichkeit der Erläuterung halber wird auch die gemeinsame Sourceleitung eines nicht zum Schreiben ausgewählten Blocks wie im zum Schreiben ausgewählten Block auf dem Massepotential GND gehalten. Die Datenleitungsstörungs-Zeit für diesen Fall ist in der Tabelle 2 angegeben. In dieser Tabelle ist die Schreibzeit pro 1-Bit-Speicherzelle auf 100 μs gesetzt, und die Anzahl der Lösch- und Schreibvrgänge ist auf 10.000 gesetzt, wobei jedoch keine Beschränkung hierauf besteht. Ein Lösch- und Schreibvorgang, so wie hier auf ihn Bezug genommen wird, bedeutet einen solchen Vorgang, bei dem ein Objektspeicherblock auf ein Mal gelöscht wird und danach einzelne Wortleitungen sequentiell ausgewählt werden, um in Speicherzellen zu schreiben. Jedoch wird die Datenleitungsstörungs-Zeit einer Speicherzelle im zum Schreiben ausgewählten Speicherblock unter der Annahme gehandhabt, dass die Wortleitung, mit der die interessierende Speicherzelle verbunden ist, nicht ausgewählt ist.
  • Tabelle 2
    Figure 00750001
  • Entsprechend den Ergebnissen beträgt die Datenleitungsstörungs-Zeit, wie sie eine Speicherzelle MCa des Speicherblocks MBa beeinflusst, 1,5 ms, wenn der interessierende Speicherblock MBa zum Schreiben ausgewählt ist (Phase A/A), und sie beträgt 1000 s, wenn der Speicherblock MBb ausgewählt ist (Phase A/B). Erstens beruht diese Differenz auf einem Unterschied hinsichtlich der Speicherkapazität (Anzahl von Wortleitungen) zwischen den Speicherblöcken MBa und MBb. D, h., dass aufgrund dieser Tatsache in einer Berechnungsgleichung für die Datenleitungsstörungs-Zeit, wie für die Phase A/A dargestellt, die 100 μs × 15 × ein Mal der zeitlichen Häufigkeit des Umschaltens einer Wortleitung beim Schreiben folgend auf Löschen des Speicherblocks auf ein Mal ist und den Wert 15 hat, was der Anzahl von Wortleitungen im Speicherblock MBa entspricht, die Anzahl von Malen von Wortleitungs-Umschaltvorgängen beim Schreiben folgend auf Löschen des Speicherblocks auf ein Mal den Wert 1008 hat, entsprechend der Anzahl von Wortleitungen des Speicherblocks MBb, und zwar in einer Berechnungsgleichung der Datenleitungsstörungs-Zeit, wie für die Phase A/B angegeben, die 100 μs × 1008 × 10.000 Mal beträgt. Zweitens ist die obige Differenz der Tatsache zuzuschreiben, dass bei der Berechnung der Datenleitungsstörungs-Zeit, die die Speicherzelle MCa im zum Schreiben ausgewählten Speicherblock MBa beeinflusst, die Anzahl von Malen wesentlicher Umschreibvorgänge als Eins angesehen ist. Genauer gesagt, beruht die Differenz auf der Tatsache, dass, während in der Berechnungsgleichung der Datenleitungsstörungs-Zeit, wie für die Phase A/A angegeben, die 100 μs × 15 × ein Mal beträgt, die Anzahl von Umschreibvorgängen als Eins angesehen ist, die Anzahl von Umschreibvorgängen 10.000 beträgt, was mit der Anzahl der tatsächlichen Umschreibvorgänge in der Berechnungsgleichung der Datenleitungsstörungs-Zeit übereinstimmt, wie sie für die Phase A/B angegeben ist und die 100 μs × 1008 × 10.000 Mal beträgt. Vermutlich beruht dies darauf, dass hinsichtlich der Speicherzelle MCa im zum Umschreiben ausgewählten Speicherblock MBa die Schwellenspannungen aller Speicherzellen durch einen Vorabschreibvorgang erhöht sind, der einem Auf-ein-Mal-Löschen vorangeht, woraufhin der Löschvorgang schrittweise aus dem Gesichtspunkt der Verhinderung übermäßigen Löschens auf jeden Umschreibvorgang hin ausgeführt wird, wie es unter Bezugnahme auf 22 erläutert wurde, so dass die Datenleitungsstörungs-Zeit der interessierenden Speicherzelle MCa im Wesentlichen durch die Zeit für einen Umschreibvorgang bestimmt ist. Anders gesagt, wird die Datenleitungsstörungs-Zeit, die die Speicherzelle MCa im zum Umschreiben ausgewählten Speicherblock MBa beeinflusst, so betrachtet, dass sie mit jedem Umschreibvorgang initialisiert wird. Im Gegensatz hierzu erfährt, wenn der zum Umschreiben ausgewählte Speicherblock der Speicher MBb ist, die Speicherzelle MCa keine Initialisierung, und die Datenleitungsstörungs-Zeiten summieren sich entsprechend der Häufigkeit tatsächlicher Umschreibvorgänge auf.
  • In ähnlicher Weise beträgt die die Speicherzelle MCb des Speicherblocks MBb beeinflussende Datenleitungsstörungs-Zeit 0,1 s, wenn der interessierende Speicherblock MBb als Schreibobjekt ausgewählt ist (Phase B/B); und sie beträgt 16 s, wenn der Speicher MBa ausgewählt ist (Phase B/A). Wie vorstehend ausgeführt, beruht auch diese Differenz auf der Tatsache, dass die Speicherkapazität (Anzahl von Wortleitungen) zwischen den Speicherblöcken variiert und die erhebliche Häufigkeit von Umschreibvorgängen bei der Berechnung der Datenleitungsstörungs-Zeit, die die Speicherzelle MCb im zum Umschreiben ausgewählten Speicherblock MBb beeinflusst, als Eins angesehen ist.
  • Daraus ist ersichtlich, dass die Datenleitungsstörungs-Zeit, der ein nicht ausgewählter Speicherblock aufgrund des Einschreibens in einen ausgewählten Speicherblock unterliegt, weit länger als die Datenleitungsstörungs-Zeit ist, die eine Speicherzelle im ausgewählten Speicherblock beeinflusst. Demgemäß ist zu beachten, dass zum Verhindern einer Verringerung der Schwellenspannung einer Speicherzelle aufgrund einer Datenleitungsstörung die gemeinsame Sourceleitung seitens eines nicht zum Schreiben ausgewählten Speicherblocks zumindest durch die Spannung Vddi vorgespannt werden muss, dass jedoch die Datenleitungsstörungs-Zeit, die eine Speicherzelle im ausgewählten Speicherblock beeinflusst, vernachlässigt werden kann, wobei beinahe keine Störungen verursacht werden.
  • Ferner ist das Folgende aus dem Inhalt hinsichtlich der Phase A/B und der Phase B/A zur Korrelation der Datenleitungsstörungs-Zeiten wie in der Tabelle 2 dargestellt, ersichtlich. Es ist nämlich die Datenleitungsstörungs-Zeit (z. B. 1000 s), die einen nicht ausgewählten Speicherblock mit kleiner Speicherkapazität beim Einschreiben in einen Spei cherblock mit großer Kapazität beeinflusst, relativ größer als die Datenleitungsstörungs-Zeit (z. B. 1,6 s) im umgekehrten Fall.
  • [16] Übertragungstorschaltung zur Datenleitungstrennung
  • Die 30A und 30B zeigen ein Ausführungsbeispiel eines Speicherarrays, bei dem eine Übertragungstorschaltung zum selektiven Trennen von Datenleitungen zwischen Speicherblöcken eingefügt ist. Eine Übertragungstorschaltung TGC ist zwischen Speicherblöcken MBa und MBb angeordnet, und sie verfügt über MOS-Übertragungstransistoren T0 bis Tk, die den Datenleitungen DL0 bis DLk in eineindeutiger Entsprechung zugeordnet sind, wobei die MOS-Übertragungstransistoren durch ein Steuersignal DT zum Schalten angesteuert werden. Gemäß diesem Beispiel ist eine Y-Auswählschaltung YSEL, wie eine Spaltenauswähl-Schaltstufe auf der Seite des Speicherblocks MBb angeordnet. 30B zeigt Schaltsteuermodi der MOS-Übertragungstransistoren T0 bis Tk. Wenn der Speicherblock MBa ein zum Schreiben ausgewählter Block ist, werden die MOS-Übertragungstransistoren T0 bis Tk eingeschaltet. Dabei wird das Sourcepotential Vsa des als zum Schreiben ausgewählter Block dienenden Speicherblocks MBb auf dem Massepotential GND gehalten, und das Sourcepotential Vsb des für den nicht zum Schreiben ausgewählten Block stehenden Speicherblocks MBb wird auf der Datenleitungsstörungs-Verhinderungsspannung Vddi, wie 3,5 V, gehalten. Andererseits werden die MOS-Übertragungstransistoren T0 bis Tk ausgeschaltet, wenn der Speicher MBb ein zum Schreiben ausgewählter Block ist. Dabei wird das Sourcepotential Vsb des für den zum Schreiben ausgewählten Block stehenden Speicher blocks MBb auf dem Massepotential GND gehalten. Das Sourcepotential Vsa des für einen nicht zum Schreiben ausgewählten Block stehenden Speicherblocks MBa kann entweder auf der Datenleitungsstörungs-Verhinderungsspannung Vddi, wie 3,5 V, oder auf dem Massepotential GND (oder im potentialungebundenen Zustand) gehalten werden. Dies, da aufgrund der ausgeschalteten MOS-Transistoren T0 bis Tk die über die Y-Auswählspannung YSEL zugeführte Datenleitungs-Schreibespannung Vp nicht an den Speicherblock MBa übertragen wird.
  • Die Übertragungstorschaltung TGC hat in Verbindung mit der Datenleitungsstörungs-Zeit eines nicht zum Schreiben ausgewählten Blocks besondere Bedeutung, wie dies unten beschrieben wird. Genauer gesagt, wird, wenn der Speicherblock MBa als zum Schreiben ausgewählter Block eingestellt wird, eine relativ hohe Spannung Vp zum Schreiben in den Speicherblock MBa über eine Datenleitung an den Speicherblock MBb angelegt, der der Übertragungstorschaltung TGC (auf der Seite der Y-Auswählschaltung YSEL) vorangeht. Unter dieser Bedingung wird die gemeinsame Sourceleitung des als nicht zum Schreiben ausgewählter Block dienenden Speicherblocks MBb mit der Datenleitungsstörungs-Verhinderungsspannung Vddi versorgt, um im Wesentlichen eine Datenleitungsstörung zu verhindern, jedoch nimmt, wenn dieser Zustand für lange Zeit andauert (was zu einer wesentlichen Verlängerung der Datenleitungsstörungs-Zeit führt) die Schwellenspannung einer Speicherzelle, die Gegenstand eines Schreibzustands im nicht zum Schreiben ausgewählten Speicherblock MBb ist, selbst dann leicht ab, und zwar selbst dann, wenn die Source der Speicherzelle durch die Spannung Vddi vorgespannt wird, wie dies aus 28 deutlich ist. So greift, unter Ausnutzung der Tatsache, dass die Datenleitungsstörungs-Zeit, die einen Speicherblock mit kleiner Speicherkapazität beeinflusst, aufgrund eines Schreibvorgangs gleichzeitig mit dem Umschreiben eines Speicherblocks großer Speicherkapazität relativ größer als die Datenleitungsstörungs-Zeit im umgekehrten Fall ist, wie es unter Bezugnahme auf die 30A und 30B beschrieben wurde, die Übertragungstorschaltung TGC so ein, dass der Speicherblock MBb auf der Seite der Y-Auswähl schaltung YSEL zu einem großen Speicherblock mit relativ großer Speicherkapazität gemacht ist, während der Speicherblock MBa auf der entgegengesetzten Seite zu einem kleinen Speicherblock mit relativ kleiner Speicherkapazität gemacht ist. Dadurch, dass auf diese Weise der Speicherblock MBa zu einem kleinen Speicherblock gemacht wird und der Speicherblock MBb zu einem großen Speicherblock gemacht wird, kann die Datenleitungsstörungs-Zeit, die eine Speicherzelle des Speicherblocks MBb aufgrund eines Schreibvorgangs hinsichtlich des Speicherblocks MBa beeinflusst, viel kürzer als die Datenleitungsstörungs-Zeit im Fall gemacht werden, in dem der Speicherblock MBa zu einem großen Speicherblock gemacht ist und der Speicherblock MBb zu einem kleinen Speicherblock gemacht ist. Dadurch kann die Verhinderung fehlerhaften Betriebs aufgrund einer Datenleitungsstörung weiter perfektioniert werden.
  • Die Gegenmaßnahmen gegen Datenleitungsstörungen sind in der 31 aufgelistet. In der Figur ist der Zustand der Spannungsanlegung, der Gegenmaßnahmen gegen Datenleitungsstörungen hinsichtlich eines nicht ausgewählten Speicherblocks zeigt, wie bei (A) gezeigt, für einen Speicherzellentransistor repräsentativ, der mit einer Datenleitung verbunden ist, die durch den Auszustand der Übertragungstorschaltung TGC von der Versorgung der Schreibspannung getrennt wird.
  • [17] Blindwortleitungen
  • Die 32, 33 und 34 zeigen Schaltbilder, bei denen zwischen einem Speicherblock und einer Übertragungstorschaltung eine Blindleitung angeordnet ist. In jeder der Figuren bezeichnet DWA eine Blindwortleitung auf der Seite eines Speicherblocks MBa, und DWB bezeichnet eine Blindwortleitung auf der Seite eines Speicherblocks MBb. Eine Leitung DWA der Blindwortleitungen ist mit Steuergates von Blindzellen DC1 bis DC3 verbunden, und die andere Leitung DWB ist mit. Steuergates von Blindzellen DC4 bis DC6 verbunden. Jede der Blindzellen DC0 bis DC6 besteht aus demselben Transistor wie dem einer Speicherzelle. In 32 sind die Sources der Blindzellen DC0 bis DC6 potentialungebunden, und ihre Drains sind mit Datenleitungen verbunden. In 34 sind die Sources und Drains der Blindzellen DC0 bis DC6 potentialungebunden. In 34 sind die Sources der Blindzellen DC0 bis DC6 mit einer gemeinsamen Sourceleitung eines entsprechenden Speicherblocks verbunden, und ihre Drains sind potentialungebunden. Wenn zwischen Speicherblöcken eine Übertragungstorschaltung TGC vorhanden ist, ist das Wiederholungsmuster der Speicherzellentransistoren und Wortleitungen an der Position der Übertragungstorschaltung unterbrochen, und aus dem Gesichtspunkt der Bauteilstruktur her ergibt sich an der Waferoberfläche eine abrupte Unebenheit. Eine derartige Unebenheit führt zu ungleichmäßiger Dicke eines Photaresistfilms, wie er hergestellt wird, wenn Wortleitungen und Steuergates z. B. durch Photoätzen hergestellt werden. Dies bewirkt eine teilweise Ungleichmäßigkeit der Abmessungen von Wortleitungen und Steuergates, und es ergibt sich eine Unregelmäßigkeit der elektrischen Eigenschaften von Transistoren und Wortleitungen. Unter diesen Umständen kann durch Anbringen der Blindwortleitungen DWA und DWB sowie der Blindzellen DC0 bis DC3 sowie DC4 bis DC6 an entsprechenden Enden der durch die Übertragungstorschaltung TGC getrennten Speicherblöcke MBa und MBb eine Unregelmäßigkeit der Abmessungen von Wortleitungen und Steuergates, wie sie nahe der Übertragungstorschaltung TGC auftritt, verringert werden.
  • [18] Verschiedene Formen mehrerer Speicherblöcke in Wortleitungseinheit
  • Wie es in 35 dargestellt ist, können zwei Speicherblöcke auf jeder Seite einer Übertragungstorschaltung TGC ange ordnet werden. Vorzugsweise bestehen in diesem Fall die Speicherblöcke MBc und MBd auf der Seite einer Y-Auswähl-Schaltung YSEL aus großen Speicherblöcken, während die auf die Übertragungstorschaltung TGC folgenden Speicherblöcke MBb und MBa aus kleinen Speicherblöcken bestehen. Z. B. wird ein großer Speicherblock zur Programmspeicherung verwendet, während ein kleiner Speicherblock zur Datenspeicherung verwendet wird.
  • Wie es in 36 dargestellt ist, verfügt ein auf ein Mal löschbarer minimaler Speicherblock über eine einzelne Wortleitung, und die Anzahl von Wortleitungen kann sequentiell auf zwei, drei und. vier erhöht werden. Jedoch sollte die Anzahl der Wortleitungen einzelner, auf ein Mal löschbarer Speicherblöcke geeignet bestimmt werden, oder es sollte die Größe einzelner Speicherblöcke geeignet geändert werden.
  • Wie es in 37 dargestellt ist, sollte, wenn eine Gruppe relativ kleiner Speicherblöcke MBa bis MBe mit einer, zwei, drei, vier bzw. acht Wortleitungen sowie eine Gruppe relativ großer Speicherblöcke MBf mit jeweils 64 Wortleitungen verwendet werden, eine Übertragungstorschaltung TGC vorzugsweise im Grenzteil zwischen den Gruppen kleiner und großer Speicherblöcke angeordnet sein, wie es aus der Erläuterung des vorigen Punkts [16] herleitbar ist.
  • Wie es in 38 dargestellt ist, besteht die Datenleitungsstruktur aus Hauptdatenleitungen und Hilfsdatenleitungen. Die Hauptdatenleitungen DL0 bis DLk erstrecken sich so, dass sie alle Speicherblöcke MBa bis MBc erreichen. Hilfsdatenleitungen d0 bis dk erstrecken sich nur innerhalb jedes Speicherblocks, um die Drains von Speicherzellen anzuschließen, die in einem entsprechenden Speicherblock enthalten sind. In diesem Fall erfolgt die Verbindung der Hauptdatenleitungen DL0 bis DLk mit den Hilfsdatenleitungen d0 bis dk über eine Übertragungstorschaltung TGC, wie sie jedem Speicherblock zugeordnet ist. Eine derartige Struktur kann auf einfache Weise z. B. durch eine zweischichtige Aluminiumleiterbahnstruktur realisiert werden. Da bei der Haupt/Hilfs-Datenleitungsstruktur eine Übertragungstorschaltung TGC in jedem Speicherblock vorhanden ist, kann das Schreibdatenleitungspotential Vp nur an einen zum Schreiben ausgewählten Block angelegt werden. Demgemäß können die Gegenmaßnahmen gegen Datenleitungsstörung weiter perfektioniert werden.
  • 39 zeigt ein Ausführungsbeispiel, bei dem gleichzeitig löschbare Speicherblöcke links und rechts eines X-Adressendecodierers angeordnet sind. Decodiersignale des X-Adressendecodierers XADEC werden zu seiner linken und rechten Seite geliefert. Dann sind Speicherblöcke MBa bis MBc sowie MBa' bis MBb', die jeweils mit Wortleitungseinheit festgelegt sind und auf jeder Seite des X-Adressendecodierers XADEC angeordnet sind, zu dessen linker und rechter Seite vorhanden. Als jeweiliger Speicherblock kann jeder der bereits beschriebenen Speicherblöcke verwendet werden. Die Speicherblöcke links und rechts führen die Eingabe/Ausgabe von Daten io0 bis io7 bzw. Daten io8 bis io15 mit einer Einheit von 8 Bits über Y-Auswählschaltungen YSEL und YSEL' aus. MOS-Übertragungstransistoren Tsw sind zwischen linken Ausgängen des X-Adressendecodierers XADEC und Wortleitungen WL0 bis WLn in eineindeutiger Entsprechungsbeziehung vorhanden, und in ähnlicher Weise sind MOS-Übertragungstransistoren Tsw' zwischen rechten Ausgängen des X-Adressendecodierers XADEC und Wortleitungen WL0 bis WLn' in eineindeutiger Entsprechungsbeziehung vorhanden. Ferner sind den linken Wortleitungen MOS-Entladungstransistoren Csw zugeordnet, und den rechten Wortleitungen sind MOS-Entladungstransistoren Csw' zugeordnet. Eine Steuerschaltung DIVCONT ist so ausgebildet, dass sie auf eine hohe Spannung Vpp1 (= Vpp wie 12 V) und das höchstsignifikante Adressenbit An reagiert und eine Schaltsteuerung der linken MOS-Übertragungstransistoren Tsw und MOS-Entladungstransistoren Csw sowie der rechten MOS-Übertragungstransistoren Tsw' und MOS-Entladungstransistoren Csw' ausführt. Die Steuerschaltung DIVCONT empfängt eine hohe Spannung Vpp1 und das höchstsignifikante Adressenbit An eines Adressensignals, wobei jedoch keine Beschränkung hierauf besteht, und sie führt eine komplementäre Schaltsteuerung zwischen den linken MOS-Übertragungstransistoren Tsw und MOS-Entladungstransistoren Csw sowie den rechten MOS-Übertragungstransistoren Tsw' und MOS-Entladungstransistoren Csw' entsprechend dem logischen Wert des höchstsignifikanten Adressenbits An aus. Wenn z. B. das höchstsignifikante Adressenbit An den logischen Wert "1" hat, werden die rechten MOS-Übertragungstransistoren Tsw' eingeschaltet, und die linken MOS-Transistoren Csw werden ausgeschaltet, so dass Schreibdaten über die rechte Y-Auswählschaltung YSEL' geliefert werden können. Dabei werden die rechten MOS-Entladungstransistoren Csw' ausgeschaltet und die linken MOS-Entladungstransistoren Csw werden ausgeschaltet. Wenn das höchstsignifikante Adressenbit An den logischen Wert "0" hat, werden die linken MOS-Übertragungstransistoren Tsw eingeschaltet und die rechten MOS-Übertragungstransistoren Tsw' werden ausgeschaltet, so dass Schreibdaten über die linke Y-Auswählschaltung YSEL geliefert werden. Dabei werden die rechten MOS-Entladungstransistoren Csw' eingeschaltet und die linken MOS-Entladungstransistoren Csw werden ausgeschaltet. Der Auswählbetrieb der linken und rechten Y-Auswählschaltung YSEL und YSEL' hängt vom Decodierungsausgangssignal eines Y-Adressendecodierers YADEC ab, jedoch kann eine beliebige unter der linken und rechten Y-Auswählschaltung YSEL und YSEL' durch das höchstsignifikante Adressenbit An oder ein diesem entsprechendes Signal aktiviert werden, oder eine beliebige unter den linken und rechten Y-Auswählschaltungen kann als Versorgungspfad für Schreibdaten über eine gesonderte, nicht dargestellte Auswählschaltung ausgewählt wer den. Eine Signalspannung zum Einschalten der MOS-Übertragungstransistoren Tsw und Tsw' wird während eines Schreibvorgangs auf eine hohe Spannung gesetzt, und ein Beispiel für die Steuerschaltung DIVCONT zu diesem Zweck ist in 40 dargestellt. Eine Spannung Vpp1 in 40 kann unter Verwendung einer Spannungsversorgungsschaltung gemäß 51 erzeugt werden, die später beschrieben wird.
  • Zum Vergleich mit der in 39 dargestellten Konfiguration kann eine solche Konfiguration genannt werden, bei der ein X-Adressendecodierer an einer Endseite von Wortleitungen angeordnet ist. In diesem Fall ist die Größe eines Speicherblocks in Wortleitungsrichtung, der mit minimaler Wortleitungseinheit definiert ist, im Vergleich zu der in 39 verdoppelt. Im Vergleich mit der Konfiguration von 39 kann diese Konfiguration zu einer Verringerung der Wortleitungsstörungs-Zeit eines zum Schreiben ausgewählten Blocks beitragen. Genauer gesagt, ist, gemäß 26B, im zum Schreiben ausgewählten Block 30 eine Speicherzelle einer mit einer hohen Spannung Vpp versorgten Wortleitung und einer nicht mit der Schreibspannung Vp versorgen Datenleitung zugeordnet. Im zum Schreiben ausgewählten Block 30 erleidet eine Speicherzelle, die sich im Wortleitungs-Auswählzustand und im Datenleitungs-Nichtauswählzustand befindet, eine große Potentialdifferenz zwischen dem Steuergate und dem potentialungebundenen Gate, mit dem Ergebnis, dass vom potentialungebundenen Gate zum Steuergate elektrische Ladung entladen wird und der Schwellenwert des Speicherzellentransistors zwangsweise in unerwünschter Weise verringert wird. Dieser Effekt entspricht einer Wortleitungsstörung, und die Schwelle fällt proportional zur Dauer dieses Zustands. Demgemäß ist es, wie bei der Datenleitungsstörung, erwünscht, dass die Zeit kurz ist, in der der Wortleitungsstörungs-Zustand andauert (Wortleitungsstörungs-Zeit). Aus diesem Gesichtspunkt ist die Konfiguration von 39 dahingehend vorteil hafter als die Vergleichskonfiguration, dass die Anzahl von Speicherzellen, die dem Wortleitungsstörungs-Zustand ausgesetzt sind, unter der Voraussetzung halbiert werden kann, dass der Schreibvorgang mit einer Einheit von 8 Bits ausgeführt wird. Dies trägt zu einer Verringerung der Wortleitungsstörungs-Zeit bei.
  • 41 zeigt ein Ausführungsbeispiel, das auf die Bereitstellung redundanter Wörter in einem Speicherblock gerichtet ist. In der Figur sind eine redundante Wortleitung WRa, eine redundante Datenleitung DR und redundante Speicherzellen RC zum Ablösen einer fehlerhaften Wortleitung in einem Speicherblock MBa angeordnet, und eine redundante Wortleitung WRb, eine redundante Datenleitung DR und redundante Speicherzellen RC sind zum selben Zweck in einem Speicherblock MBb angeordnet. Mittels der in den Speicherblöcken MBa und MBb bereitgestellten redundanten Wörter kann, wenn ein fehlerhaftes Wort abgelöst werden soll, das fehlerhafte Wort unter Verwendung eines redundanten Worts im selben Block wie dem Speicherblock, zu dem das fehlerhafte Wort gehört, abgelöst werden. Wenn z. B. ein Wort im Speicherblock MBa fehlerhaft ist, kann das Wort durch ein redundantes Wort WRa im interessierenden Speicherblock MBa abgelöst werden. Dadurch können selbst dann, wenn das fehlerhafte Wort durch das redundante Wort ersetzt wird, die Gegenmaßnahmen gegen Datenleitungsstörung auch unter ganz denselben Bedingungen auf das redundante Wort angewandt werden. Hinsichtlich redundanter Wörter können Speicherblöcke MBrd und MBrd', die für Redundanz bestimmt sind, vorhanden sein, wie es in 42 dargestellt ist.
  • 43 zeigt ein Ausführungsbeispiel, bei dem einige Speicherblöcke als einmalig programmierbare Bereiche ausgebildet sind (OTP(One-Time-Programmable)-Flash). In einem Bereich, der als einmalig programmierbarer Bereich ausgebildet ist, ist nur ein einmaliges Schreiben gewünschter Daten zulässig. In der Figur sind Speicherblöcke MBc und MBd Speicherblöcke, die als einmalig programmierbare Bereiche ausgebildet sind. Strukturmäßig sind die Speicherblöcke MBc und MBd als solche, die als einmalig programmierbare Bereiche ausgebildet sind, ganz dieselben wie die anderen Speicherblöcke. Ein spezieller Speicherblock kann dadurch als ein Mal programmierbarer Bereich ausgebildet werden, dass das Umschreiben des fraglichen Speicherblocks selektiv unterdrückt wird. Z. B. wird ein Spezifizierbit eines Löschregisters zum Spezifizieren eines Speicherblocks, der dazu vorgesehen ist, in einem einmalig programmierbaren Bereich ausgebildet zu sein, durch ein nichtflüchtiges Speicherbauteil zwangsweise auf einen Nichtauswählpegel gebracht, und ein Pfad zum Zuführen einer Schreibspannung zu einer Wortleitung des interessierenden Speicherblocks wird so konzipiert, dass er mittels des nichtflüchtigen Speicherbauteils unterbrechbar ist. Dadurch können ein als einmalig programmierbarer Bereich ausgebildeter Speicherblock sowie andere Speicherblöcke einen X-Adressendecodierer, einen Y-Adressendecodierer und Datenleitungen gemeinsam aufweisen. In diesem Fall kann, was am günstigsten ist, ein Transistor ähnlich einem Speicherzellentransistor im Flashspeicher als nichtflüchtiges Speicherbauteil verwendet werden. Bei einem Schreibvorgang werden Sourceleitungen Vsc und Vsd der in einmalig programmierbaren Bereichen ausgebildeten Speicherblöcke mit der Datenleitungsstörungs-Verhinderungsspannung Vddi versorgt, um einen Datenleitungsstörungs-Defekt dieser Speicherblöcke zu verhindern. Wenn einige Speicherblöcke auf diese Weise als einmalig programmierbare Bereiche ausgebildet sind, kann das Auftreten einer Störung dahingehend verhindert werden, dass einmal geschriebene Daten anschließend in unerwünschter Weise umgeschrieben werden. Z. B. kann der als einmalig programmierbarer Bereich ausgebildete Speicherblock als Programmspeicherbereich oder als Datenspeicherbereich verwendet werden, der vor einer Änderung geschützt werden muss.
  • 44 zeigt eine Konfiguration, bei der einige Speicherblöcke zu Masken-ROMs ausgebildet sind, anstelle der Konfiguration, bei der einige Speicherblöcke als einmalig programmierbare Bereiche ausgebildet sind. In der Figur sind die Speicherblöcke MBc und MBd Bereiche, die als Masken-ROMs ausgebildet sind. Durch Verwenden dieser Konfiguration wird das Beschreiben der Speicherblöcke MBc und MBd absolut unmöglich. Beim Schreiben wird verhindert, dass an Wortaeitungen der zu Masken-ROMs ausgebildeten Speicherblöcke MBc und MBd eine hohe Schreibspannung angelegt wird, und die Sourceleitungen Vsc und Vsd dieser Speicherblöcke werden durch eine Spannung wie Vddi vorgespannt. Beim Löschen wird verhindert, dass eine hohe Löschspannung an die gemeinsamen Sourceleitungen Vsc und Vsd der Speicherblöcke MBc und MBd angelegt wird.
  • [19] Layoutkonfiguration von Speicherblöcken
  • 45 zeigt ein Beispiel einer Layoutkonfiguration von Speicherblöcken. Die in der Figur dargestellte Layoutkonfiguration ist ein Beispiel, bei dem zwischen Speicherblöcken MBa und MBb keine Übertragungstorschaltung TGC angeordnet ist. In der Figur enthält eine Speicherzelle ein Steuergate 11 einteilig mit einer Wortleitung, ein potentialungebundenes Gate (fg) 8, das gesondert vom Steuergate so ausgebildet ist, dass es unter diesem liegt, einen Drain aus einem n-Halbleiterbereich 13 und einem p-Halbleiterbereich 14, und eine Source aus dem n-Halbleiterbereich 13 und einem n-Halbleiterbereich 15. Einzelne Speicherzellen sind durch einen dicken Feldisolierfilm 4 voneinander getrennt. Wortleitungen WL0 bis WLi+2 sind voneinander getrennt, und sie sind parallel in Querrichtung der Figur ausgebildet. Datenleitungen DL0 bis DL8 sind aus einer ersten Leiterbahnschicht 23 mit einer ersten Aluminiumschicht (All) ausgebildet, und sie sind voneinander getrennt, um in Schnittbeziehung zu den Wortleitungen vorzuliegen, weshalb sie sich in der Figur parallel in der Längsrichtung erstrecken. Die Datenleitung ist über einen Kontakt (CONT) 22 mit dem Drain verbunden, der einer benachbarten Speicherzelle gemeinsam ist. Die Sources der Speicherzellen sind jeweils aus den n-Halbleiterbereichen 13 und 15 gebildet, und sie sind für jeweils 8 Bits über den Kontakt 22 mit einer Sourceleitung SL verbunden, die aus der ersten Leiterbahnschicht 23 gebildet wurde. Die Sourceleitung SL verläuft parallel zu den Datenleitungen DL0 bis DL8. Die Sourceleitung SL in jedem Speicherblock ist am Blockende unterbrochen, um von der Sourceleitung SL eines benachbarten Speicherblocks getrennt zu sein. Im Gegensatz hierzu erstrecken sich die Datenleitungen DL0 bis DL8 so, dass sie durch benachbarte Blöcke hindurchgehen. Die Sourceleitung SL in einem Speicherblock ist am Blockende über ein Durchgangsloch (TC) 25 mit einer gemeinsamen Sourceleitung SA oder SB verbunden, die aus einer zweiten Leiterbahnschicht (AL2) wie einer zweiten Aluminiumschicht hergestellt wurde. Die gemeinsamen Sourceleitungen SA und SB erstrecken sich parallel zu den Wortleitungen, und sie liegen unter dem Feldoxidfilm 4. Auf diese Weise ist die Sourceleitung in einer Speicherblockeinheit gesondert vorhanden. Die gemeinsame Sourceleitung SA oder SB kann an entgegengesetzten Blockenden oder im Zentrum des Speicherblocks angeordnet sein. Obwohl es nicht dargestellt ist, ist jede Wortleitung nach jeweils 16 Bits zur zweiten Leiterbahnschicht 26 über der Wortleitung verzweigt, um eine Verzögerungskomponente der Wortleitung zu verringern.
  • 46 zeigt ein Beispiel einer Layoutkonfiguration, bei der eine Übertragungstorschaltung zwischen Speicherblöcken vorhanden ist. Die Übertragungstorschaltung wird dadurch aufgebaut, dass MOS-Übertragungstransistoren T0 bis T8, die jeweils aus einem n-Kanal-MOS-Transistor mit hoher Durchbruchsspannung bestehen, dessen Gateelektrode in Form einer ersten leitenden Schicht 8 vorliegt, zwischen gemeinsamen Sourceleitungen SA und SB benachbarter Speicherblöcke MBa und MBb angeordnet werden. In diesem Fall sind die Datenleitungen an benachbarten Enden der Speicherblöcke MBa und MBb unterbrochen. Ein unterbrochenes Ende einer der Datenleitungen mit wechselseitig gegenüberstehenden unterbrochenen Enden ist über einen Kontakt 22 mit dem Drain jedes der MOS-Übertragungstransistoren T0 bis T8 verbunden, und ein unterbrochenes Ende der anderen Datenleitung ist über einen Kontakt 22 mit der Source jedes der MOS-Übertragungstransistoren T0 bis T7 verbunden. Eine Speicherzelle an einem Ende jedes der einander gegenüberstehenden Speicherblöcke wird als Blindzelle verwendet, deren Source bei diesem Beispiel potentialungebunden ist. 47 zeigt eine Konfiguration, bei der der Drain einer Blindzelle potentialungebunden ist, im Gegensatz zur Konfiguration von 46.
  • 48 zeigt ein Beispiel einer Layoutkonfiguration, bei der die Größe der MOS-Übertragungstransistoren T0 bis T7 wesentlich erhöht ist. Bei diesem Beispiel ist die Gatebreite jedes der MOS-Übertragungstransistoren T0 bis T7 erhöht, um eine Abnahme des Datenleitungspotentials zu verringern, wie sie durch jeden der MOS-Übertragungstransistoren T0 bis T7 hervorgerufen wird. Genauer gesagt, sind beim Beispiel von 48 die MOS-Übertragungstransistoren T0, T2, T4 und T6 auf der Seite eines Speicherblocks MBa parallel zu Wortleitungen angeordnet, und die MOS-Übertragungstransistoren T1, T3, T5 und T7 sind auf der Seite eines Speicherblocks MBb parallel zu Wortleitungen angeordnet. Eine Datenleitung DL0, die sich von der Seite des Speicherblocks MBb aus erstreckt, verläuft über dem MOS-Übertragungstransistor T1, um mit dem MOS-Übertragungstransistor T0 verbunden zu sein, und eine Datenleitung DL0, die sich von der Seite des Speicherblocks MBa aus erstreckt, ist mit dem MOS-Übertragungstransistor T0 verbunden. Eine benachbarte Datenleitung DL1, die sich von der Seite des Speicherblocks MBa aus erstreckt, verläuft über dem MOS-Übertragungstransistor T0 um mit dem MGS-Übertragungstransistor T1 verbunden zu sein, und eine Datenleitung DL1, die sich von der Seite des Speicherblocks MBb aus erstreckt, ist mit dem MOS-Übertragungstransistor T1 verbunden. Auch die anderen MOS-Übertragungstransistoren sind auf ähnliche Weise mit Datenleitungen verbunden. Die Stapelungsanzahl von MOS-Übertragungstransistoren ist nicht auf zwei beschränkt, wie oben angegeben, sondern sie kann maximal der Anzahl von Datenleitungen zwischen Sourceleitungen SL entsprechen.
  • [20] Gesamtheit eines Flashspeichers, der mit Gegenmaßnahmen gegen Datenleitungsstörunqen versehen ist
  • 49 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines gesamten Flashspeichers zeigt, der mit mehreren Speicherblöcken mit Wortleitungseinheit sowie Gegenmaßnahmen gegen Datenleitungsstörungen versehen ist. Der in der Figur dargestellte Flashspeicher ist in einem Mikrocomputer eingebaut. In der Figur bezeichnt 210 ein Speicherarray, in dem Speicherzellen, die jeweils aus einem Sperrschicht-Feldeffekttransistor mit Doppelschichtgate-Struktur bestehen, wie bereits unter Bezugnahme auf z. B. 11 erläutert, in einer Matrix angeordnet sind. Im Speicherarray ARY sind, wie im Fall der in Verbindung mit 25 erläuterten Konfiguration, die Steuergates von Speicherzellen mit entsprechenden Wortleitungen verbunden, Drainbereiche sind mit entsprechenden Datenleitungen verbunden, und Sourcebereiche sind mit Sourceleitungen SL1 bis SLn verbunden, die jeweils gemeinsam für jeweilige Speicherblöcke MB1 bis MBn vorliegen, die jeweils mit Wortleitungseinheit gebildet sind. Die Sourceleitungen SL1 bis SLn der jeweiligen Speicherblöcke sind geson dert mit jeweiligen Löschschaltungen ERST bis ERSn verbunden. In der Figur sind n Speicherblöcke MB1 bis MBn dargestellt, und wie es beispielhaft durch 18 veranschaulicht wurde, können diese Speicherblöcke in 7 große Speicherblöcke (große Blöcke) LMB0 bis LMB6 mit jeweils relativ großer Speicherkapazität sowie 8 kleine Speicherblöcke (kleine Blöcke) SMB0 bis SMB7 mit jeweils kleiner Speicherkapazität unterteilt sein. Ein großer Speicherblock kann als Programmspeicherbereich oder als Datenspeicherbereich großer Kapazität verwendet werden. Ein kleiner Speicherblock kann als Datenspeicherbereich kleiner Kapazität verwendet werden.
  • In 49 bezeichnet 200 eine Adressenpuffer- und Adressenlatchstufe, deren Eingang mit einem internen Adressenbus eines Mikrocomputers verbunden ist. Mit 201 ist ein X-Adressendecodierer (XADEC) zum Ansteuern einer Wortleitung durch Decodieren eines Zeilenadressensignals (X-Adressensignals), das in der Adressenpuffer- und Adressenlatchstufe 200 eingespeichert wird, bezeichnet. Z. B. steuert der X-Adressendecodierer 201 eine gegebene Wortleitung mit einer Spannung von z. B. 5 V bei einem Datenlesevorgang ein, und er steuert bei einem Datenschreibvorgang eine gegebene Wortleitung mit einer hohen Spannung von z. B. 12 V an. Bei einem Datenlöschvorgang werden alle Ausgangssignale des X-Adressendecodierers 201 auf einem niedrigen Spannungspegel von z. B. 0 V gehalten. Mit 202 ist ein Y-Adressendecodierer (YADEC) zum Decodieren eines Y-Adressensignals bezeichnet, das in der Adressenpuffer- und Adressenlatchstufe 200 eingespeichert ist. Mit 203 ist eine Y-Auswählschaltung (YSEL) zum Auswählen einer Datenleitung entsprechend einem vom Y-Adressendecodierer 202 ausgegebenen Datenleitungs-Auswählsignal bezeichnet. Die Datenleitung steht in solchem Zusammenhang mit der Y-Auswählschaltung, dass eine Speichermatrixlinie einer E/A-Einheit entspricht, wie es unter Bezugnahme auf 25 beschrieben wurde. Das Speicherarray ist in 16 Speicherma trixlinien unterteilt, wobei jedoch keine Beschränkung hierauf besteht. In diesem Fall erstreckt sich jeder der Speicherblöcke MB1 bis MBn über 16 Speichermatrixlinien. Mit 204 ist ein Messverstärker (SAMP) zum Verstärken eines Lesesignals von einer durch die Y-Auswählschaltung 203 bei einem Datenlesevorgang ausgewählten Datenleitung bezeichnet. Gemäß dem vorliegenden Ausführungsbeispiel umfasst der Messverstärker 16 Verstärkerschaltungen entsprechend den Ausgangsbits der Speichermatrixlinien. Mit 205 ist ein Datenausgangslatch (DOLAT) zum Aufrechterhalten des Ausgangssignals des Messverstärkers 204 bezeichnet. Mit 206 ist ein Datenausgangspuffer (DOBUFF) zum Liefern von im Datenausgangslatch 205 registrierten Daten nach außen bezeichnet. Der Ausgang des Datenausgangspuffers 206 ist mit Bitentsprechungsbeziehung mit einem internen 16-Bit-Datenbus des Mikrocomputers verbunden. Gemäß diesem Beispiel hat ein Lesedatenwert maximal 2 Bytes. Mit 207 ist ein Dateneingangspuffer (DIBUFF) zum Erfassen von von außen gelieferten Schreibdaten bezeichnet. Daten, die vom Dateneingangspuffer 207 erfasst werden, werden in einem Dateneingangslatch (DILAT) 208 registriert. Wenn der im Dateneingangslatch 208 registrierte Datenwert den Wert "0" hat, liefert eine Schreibschaltung (WRIT) 209 eine hohe Schreibspannung an die durch die Y-Auswählschaltung 203 ausgewählte Datenleitung. Die hohe Schreibspannung wird an den Drain einer Speicherzelle geliefert, deren Steuergate entsprechend einem X-Adressensignal mit einer hohen Spannung versorgt wird, was bewirkt, dass in die interessierende Speicherzelle geschrieben wird.
  • Jede der Löschschaltungen ERS1 bis ERSn liefert eine hohe Löschspannung an eine Sourceleitung eines spezifizierten Speicherblocks, um ein Löschen des Speicherblocks auf ein Mal auszuführen. Welche der Löschschaltungen dazu veranlasst wird, einen Löschvorgang auszuführen, wird dadurch gesteuert, dass ein Bit eines Löschblock-Spezifizierregisters 231 gesetzt wird. Das Löschblock-Spezifizierregister 231 entspricht den unter Bezugnahme auf 18 erläuterten Registern MBREG1 und MBREG2. Wie es unter Bezugnahme auf 26 beschrieben wurde, wirken die Löschschaltungen ERS1 bis ERSn beim Schreiben, um Massepotential GND an eine Sourceleitung eines zum Schreiben ausgewählten Blocks sowie eine Datenleitungsstörung-Verhinderungsspannung Vddi an eine Sourceleitung eines nicht zum Schreiben ausgewählten Blocks anzulegen. Diese Steuerung wird durch eine Spezifizierschaltung 230 für zum Schreiben nicht ausgewählte Blöcke ausgeführt. Die Spezifizierschaltung 230 für zum Schreiben nicht ausgewählte Blöcke empfängt ein von der Adressenpuffer- und Adressenlatchstufe 200 ausgegebenes X-Adressensignal, und sie decodiert das Signal, um einen zum Schreiben ausgewählten Block festzulegen, sie spezifiziert das Anlegen von Massepotential GND an eine Löschschaltung in Zusammenhang mit dem zum Schreiben ausgewählten Block, und sie spezifiziert das Anlegen der Datenleitungsstörung-Verhinderungsspannung Vddi an eine Löschspannung, die einem nicht zum Schreiben ausgewählten Block zugeordnet ist.
  • In 49 bezeichnet 240 eine Steuerschaltung zum Ausführen einer zeitlichen Steuerung eines Datenlesevorgangs sowie einer Auswählsteuerung mit verschiedenen Zeitsteuersignalen und Spannungen zum Schreiben und Löschen.
  • 50 zeigt ein Beispiel der Steuerschaltung 240. Diese Steuerschaltung 240 verfügt über eine Spannungsversorgungsschaltung 241, eine Speicher-Lese/Schreib-Steuerschaltung 242, eine Registersteuerschaltung 243 und ein Steuerregister 244. Das Steuerregister 244 verfügt über das in Zusammenhang mit den 16 und 18 erläuterte Programm/Lösch-Steuerregister PEREG. Das in 16 dargestellte Steuerregister FCONT kann so angesehen werden, dass es der Steuerschaltung 240 und dem Löschblock-Spezifizierregister 231, wie in 49 dargestellt, entspricht. Ein Löschsignal E, ein Schreibsignal W, ein Löschverifiziersignal EV und ein Schreibverifiziersignal WV entsprechen einem Bit E, einem Bit P, einem Bit EV und einem Bit PV des Programm/Lösch-Steuerregisters PEREG. Wie es unter Bezugnahme auf 18 beschrieben wurde, wird ein Lösch/Schreib-Vorgang entsprechend dem in das Programm/Lösch-Steuerregister PEREG eingetragenen Inhalt gesteuert. Auf Grundlage eines Lese/Schreib-Signals R/W1 und dergleichen, das über einen Steuerbus geliefert wird, steuert die Registersteuerschaltung 243 den Lese/Schreib-Vorgang betreffend das Programm/Lösch-Steuerregister PEREG und das Löschblock-Spezifizierregister 231 (MBREG1 und MBREG2), wie sie im Steuerregister 244 enthalten sind. Auf Grundlage eines Lese/Schreib-Signals R/W2 und dergleichen, wie über den Steuerbus geliefert, steuert die Speicher-Lese/Schreib-Steuerschaltung 242 den Betrieb des Dateneingangspuffers 207, der Dateneingangslatchstufe 208, des Datenausgangspuffers 206, der Datenausgangslatchstufe 205 und der Adressenpuffer- und Adressenlatchstufe 200 wie auch den Betrieb der Spannungsversorgungsschaltung 241. Diese Spannungsversorgungsschaltung 241 empfängt eine Versorgungsspannung Vcc wie 5 V sowie eine hohe Spannung Vpp wie 12 V, und sie erzeugt Spannungen Vpp1, VppS und Vcc1 entsprechend einem Einstellbit des Programm/Lösch-Steuerregisters PEREG im Steuerregister 244 sowie entsprechend dem Ausgangssteuersignal der Speicher-Lese/Schreib-Steuerschaltung 242.
  • 51 zeigt ein Beispiel eines Schaltbilds der Spannungsversorgungsschaltung 241. Diese Spannungsversorgungsschaltung 241 enthält eine Bezugsspannung-Erzeugungsschaltung 2410, eine Decodierer-Treiberspannungsversorgungsschaltung 2411, eine Sourceschaltung-Treiberspannungsversorgungsschaltung 2412 und eine Messverstärker-Treiberspannungsversorgungsschaltung 2413. In der Bezugsspannungs-Erzeugungsschaltung 2410 wird eine hohe Spannung Vpp (z. B. 12 V) durch Wi derstände geteilt, um Bezugsspannungen V1 (z. B. 3,5 V) und V2 (z. B. 6,5 V) zu erzeugen. Entsprechend dem Betriebszustand des Flachspeichers erzeugt die Decodierer-Treiberspannungsversorgungsschaltung 2411 eine Spannung Vpp1 zum Bestimmen der Treiberspannung der Wortleitung. Der Betriebszustand des Flashspeichers wird mittels eines Steuersignals 2414 vom Steuerregister 244 und der Speicher-Lese/Schreib-Steuerschaltung 242 an die Spannungsversorgungsschaltung 241 übertragen, so dass eine interne Schaltstufe so gesteuert werden kann, dass der Wert der Spannung Vpp1 entsprechend dem Betriebszustand optimiert wird. In 52 ist ein Beispiel für den Ausgangssignalverlauf der Spannung Vpp1 dargestellt, die abhängig vom internen Betriebszustand variiert. Die Decodier-Treiberspannungsversorgungsschaltung 2411 verfügt über eine Erfassungsschaltung 2415 zum Erfassen oder Unterscheiden, ob die Versorgungsspannung Vcc eine höhere Spannung (z. B. 5 V) oder eine niedrigere Spannung (z. B. 3 V) als die Schwellenspannung (z. B. 4 V) aufweist, und sie verfügt über eine Anhebeschaltung 2416 zum Anheben der Versorgungsspannung Vcc, wenn erkannt wird, dass diese Versorgungsspannung Vcc niedriger als die Schwellenspannung ist. Die angehobene Spannung wird dann verwendet, wenn ein Lesevorgang mit einer Versorgungsspannung Vcc (wie 3 V) ausgeführt werden soll, die niedriger als die Schwellenspannung ist. Die Sourceschaltung-Treiberspannungsversorgungsschaltung 2412 erzeugt eine Spannung VppS, die dazu verwendet wird, die Sourceleitung entsprechend dem Steuersignal 2414 zu betreiben. Die Messverstärker-Treiberspannungsversorgungsschaltung 2413 erzeugt eine Spannung Vcc1, die als Treiberspannung des Messverstärkers entsprechend dem Steuersignal 2414 verwendet wird. Die Spannungsverläufe der Spannungen VppS und Vcc1, die abhängig vom internen Zustand des Flashspeichers variieren, sind in 52 dargestellt.
  • 53A zeigt ein Beispiel des X-Adressendecodierers 201.
  • In der Figur ist ein Aufbau als typisch dargestellt, der einer Wortleitung entspricht. Der X-Adressendecodierer besteht aus einem Vordecodierer 2010 zum Empfangen eines X-Adressensignals, einem Decodiererabschnitt 2011 zum Decodieren des Ausgangssignals des Vordecodierers sowie einem Treiberabschnitt 2012 zum Betreiben einer Wortleitung auf Grundlage des Ausgangssignals des Decodiererabschnitts 2011. Der Vordecodierer 2010 und der Decodiererabschnitt. 2011 werden mit einer Versorgungsspannung Vcc wie gemäß dem 5-V-System betrieben. Der Treiberabschnitt 2012 ist als mit hoher Spannung betriebenes System aufgebaut, das durch eine Spannung wie die Spannung Vpp1 betrieben wird. Mit 2013 ist ein n-Kanal-MOS-Transistor mit hoher Durchbruchsspannung bezeichnet, der dazu dient, das 5-V-System vom Hochspannungssystem zu trennen.
  • Wenn eine Übertragungstorschaltung TGC, wie sie unter Bezugnahme auf die 32 bis 35 beschrieben wurde, verwendet wird, entsprechen die in 16 dargestellten großen Speicherblöcke LMB0 bis LMB6 den Speicherblöcken MB1 bis MB7 von 49, und die kleinen Speicherblöcke SMB0 bis SMB7 entsprechen den Speicherblöcken MB8 bis MBn von 49. In 49 ist die Übertragungstorschaltung TGC zwischen den Speicherblöcken MB7 und MB8 angeordnet, was jedoch nicht speziell veranschaulicht ist. 53B zeigt ein Beispiel einer Auswählschaltung 250 zum Erzeugen eines Schaltsignals DT für die Übertragungstorschaltung TGC. Die Auswählschaltung 250 empfängt die Spannung Vpp1 von der Spannungsversorgungsschaltung 241, das Adressensignal vom Adressenpuffer 206 und das Schreibsignal von der Steuerschaltung 240, um die Übertragungstorschaltung TGC beim Einschreiben in die großen Speicherblöcke abzuschalten. Insbesondere wird das Signal DT auf 0 V, entsprechend dem Massepotential, eingestellt, wenn in einen großen Speicherblock geschrieben wird, jedoch wird es in anderen Fällen auf die Spannung Vpp1 ge setzt, wobei jedoch keine Beschränkung hierauf besteht.
  • 54 zeigt ein Beispiel der Löschschaltung, und 55 zeigt ein zeitbezogenes Funktionsdiagramm derselben. Jeder der Löschschaltungen ERS1 bis ERSn wird eine Betriebsspannung zugeführt, wie durch die Spannung VppS und die Versorgungsspannung Vdd repräsentiert. Ein in der Figur dargestelltes Signal E/W* ist ein Signal, das beim Schreiben oder Löschen auf dem Pegel 0 gehalten wird. Wenn ein vom Löschblock-Spezifizierregister an die Löschschaltung von 54 geliefertes Bit den Pegel "1" (Löschspezifizierpegel) aufweist, wird auch das Löschsignal E von der Steuerschaltung 240 auf den Pegel "1" gesetzt, und die Versorgungsspannung Vs an eine Sourceleitung wird auf die Spannung VppS gesetzt. Die Spannung VppS beim Löschen wird auf Vpp gesetzt, wie es unter Bezugnahme auf 52 beschrieben wurde. Dennoch kann in einem zum Löschen auf ein Mal ausgewählten Block ein Löschen von Speicherzellen auf ein Mal erfolgen. Wenn ein von der Schaltung zum Spezifizieren nicht zum Schreiben ausgewählter Blöcke an die Löschschaltung von 54 geliefertes Steuersignal den Pegel "1" (Pegel zum Spezifizieren eines nicht zum Schreiben ausgewählten Blocks) aufweist, wird auch das Schreibsignal W von der Steuerschaltung 240 auf den Pegel "1" gebracht, und die Versorgungsspannung Vs an die Sourceleitung wird auf die Spannung VppS gesetzt. Die Spannung VppS beim Schreiben wird auf der Datenleitungsstörung-Verhinderungsspannung Vddi wie 3,5 V gehalten. Dadurch kann eine Datenleitungsstörung im nicht zum Schreiben ausgewählten Block verhindert werden.
  • 56 zeigt ein zeitbezogenes Diagramm einer Reihe von Vorgängen in Zusammenhang mit einem Löschen im Flashspeicher, wie in 49 dargestellt, und 57 zeigt ein zeitbezogenes Diagramm einer Reihe von Vorgängen in Zusammenhang mit dem Schreiben im Flashspeicher, wie in 49 dargestellt. Bevor eine Beschreibung jedes zeitbezogenen Diagramms erfolgt, werden als Erstes in diesen Figuren dargestellte Steuersignale beschrieben. Ein Teil des Inhalts der Beschreibung, wie sie in Zusammenhang mit 16 erfolgte, wird hier wiederholt, da dies zum Erleichtern des Verständnisses als notwendig angesehen wird. Das Steuersignal FLM ist ein Signal zum Spezifizieren des Betriebsmodus des Flashspeichers FMRY, wobei sein Wert "0" den ersten Betriebsmodus spezifiziert, während sein Wert "1" den zweiten Betriebsmodus spezifiziert. Dieses Signal FLM wird auf Grundlage z. B. der Modussignale MD0 bis MD2 erzeugt. Das Steuersignal MS-MiSN ist ein Auswählsignal für den Flashspeicher FMRY, dessen Wert "0" Auswahl spezifiziert, während sein Wert "1" Nichtauswahl spezifiziert. Das Steuersignal MS-MiSN ist ein Auswählsignal für interne Register wie das Programm/Lösch-Steuerregister PEREG und die Löschblockspezifizierregister MBREG1 und MBREG2. Welches der Register auszuwählen ist, wird durch ein Adressensignal PABm bestimmt. Mit M2RDN ist ein Speicherlese-Abtastsignal bezeichnet, mit M2WRN ein Speicherschreib-Abtastsignal, mit MRDN ein Lesesignal für in den Flashspeicher eingebaute Register, und mit MWRN ein Schreibsignal für in den Flashspeicher eingebaute Register. Das Speicherschreib-Abtastsignal M2WRN wird als Abtastsignal zum Einschreiben von in eine Speicherzelle einzuschreibenden Daten in das Dateneingangslatch DILAT angesehen. Das tatsächliche Einschreiben in eine Speicherzelle wird dadurch gestartet, dass ein Bit P des Programm/Lösch-Steuerregisters PEREG gesetzt wird.
  • Eine Reihe von Vorgängen in Zusammenhang mit Löschvorgängen ist hauptsächlich in Löschkonfigurierung, Löschen und Löschverifizierung eingeteilt, wie es in 56 dargestellt ist. Die Löschkonfigurierung besteht aus einem Vorgang zum Einschreiben von Daten zum Spezifizieren eines auf ein Mal zu löschenden Speicherblocks in das Löschblock-Spezifizierre gister sowie einem Vorgang des Einschreibens eines Bits (– Flag) vom logischen Wert "1" in ein Bit E des Programm/ Lösch-Steuerregisters PEREG. Das Löschen ist ein Vorgang des Löschens eines Speicherblocks auf ein Mal, und es wird dadurch gestartet, dass "1" in das Bit E eingetragen wird. Der spezielle Verarbeitungsablauf eines Löschvorgangs ist derselbe wie der in Zusammenhang mit 22 erläuterte Inhalt. Die Löschverifizierung wird dadurch gestartet, dass das Bit E gelöscht wird, so dass die Verifizierung sequentiell mit Byteeinheit beginnend ab einer Kopfadresse entsprechend dem in Zusammenhang mit 22 erläuterten Inhalt ausgeführt werden kann.
  • Wie es in 57 dargestellt ist, ist eine Reihe von Vorgängen in Zusammenhang mit Schreibvorgängen hauptsächlich in eine Programmkonfiguration, ein Programm und eine Programmverifizierung eingeteilt. Die Programmkonfiguration besteht aus einem Vorgang des Einschreibens zu schreibender Daten in die Dateneingangslatchstufe, einem Vorgang des Einspeicherns einer Speicheradresse, an der zu schreiben ist, in die Adressenpuffer- und Adressenlatchstufe sowie einem Vorgang des Einschreibens eines Bits (Flag) vom logischen Wert "1" in ein Bit P des Programm/Lösch-Steuerregisters PEREG. Das Programm ist ein Vorgang zum Einschreiben in eine durch eine eingespeicherte Adresse spezifizierte Speicherzelle entsprechend dem in die Dateneingangslatchstufe eingeschriebenen Datenwert. Der spezielle Verarbeitungsablauf eines Schreibvorgangs ist derselbe wie der in Zusammenhang mit 22 erläuterte Inhalt. Die Programmverifizierung wird dadurch gestartet, dass das Bit P gelöscht wird, so dass die Verifizierung sequentiell mit Byteeinheit beginnend ab einer Kopfadresse entsprechend dem in Zusammenhang mit 22 erläuterten Inhalt ausgeführt werden kann.
  • Die in den 57 und 58 dargestellten Betriebszeitpunkte sind für den ersten und zweiten Betriebsmodus im Wesentlichen dieselben, und es können die bei den obigen Punkten [3] und [4] beschriebenen Techniken verwendet werden. Wenn ein Umschreiben mittels des PROM-Universalschreibgeräts ausgeführt wird, kann ein Teil der Verarbeitungsvorgänge unter Einsatz der in den Mikrocomputer eingebauten CPU und anderer Logiken unter Verwendung eines Umschreibunterstützungs-Steuerprogramms erfolgen, das vorab im in den Mikrocomputer eingebauten Masken-ROM erstellt wurde. Der in 49 dargestellte Flashspeicher kann in offensichtlicher Weise beim in Verbindung mit den 1 bis 4 erläuterten Mikrocomputer MCU verwendet werden, oder er kann als einheitlicher Flashspeicherchip aufgebaut sein.
  • [21] Verfahren zum Herstellen eines Flashspeichers
  • Die 58A bis 58I zeigen Längsschnitte eines Bauteils in Herstellprozessen verschiedener Transistoren zum Aufbauen des Flashspeichers oder des diesen enthaltenden Mikrocomputers. In jeder Figur sind sechs Arten von Transistoren veranschaulicht, die von links aus der Reihe nach in jeder Figur die folgenden sind: ein Speicherzellentransistor des Flashspeichers, ein NMOS und ein PMOS mit hoher Durchbruchsspannung, die zum Schreiben und Löschen des Flashspeichers verwendet werden, ein NMOS und ein PMOS eines Logiksystems zum Erzeugen einer peripheren Logik wie einer CPU, und eine Zenerdiode, die zur Erzeugung einer Bezugsspannung beim schreibenden/löschenden Lesen des Flashspeichers verwendet wird.
    • (A) In 58A dargestellter Prozess
    • (1) n-Wannen 2 und p-Wannen 3 werden durch bekannte Techniken in einer Hauptfläche eines p-Halbleitersubstrats 1 hergestellt.
    • (B) In 58B dargestellter Prozess
    • (1) Durch im Wesentlichen denselben Prozess wie den für Dickfilm-Isolierfilme 4 werden durch bekannte Techniken p-Kanalstoppschichten 5 hergestellt.
    • (2) Dann werden erste Gateisolierfilme 6 des NMOS (n-Kanal-MOS-Transistor) und des PMOS (p-Kanal-MOS-Transistors mit hoher Durchbruchsspannung hergestellt. Der Gateisolierfilm 6 wird durch ein bei einer Temperatur von 850 bis 950°C ausgeführtes thermisches oxidationsverfahren so hergestellt, dass er eine Dicke von 30 bis 50 nm aufweist.
    • (C) In 58C dargestellter Prozess
    • (1) Der erste Gateisolierfilm 6 wird aus einem Bereich zum Herstellen des Flashspeichers unter Verwendung einer Maske wie eines Photoresists entfernt, um die Oberfläche des p-Halbleitersubstrats 1 freizulegen.
    • (2) Maskenmaterialien wie der Photoresist werden entfernt.
    • (D) In 58D dargestellter Prozess
    • (1) Es werden Isolierfilme von ungefähr 10 nm (nicht dargestellt) durch ein thermisches Oxidationsverfahren hergestellt, das bei einer Temperatur von 800 bis 850°C ausgeführt wird.
    • (2) Dann werden die in (1) beschriebenen Isolierfilme durch Nassätzen entfernt. Dadurch können Verunreinigungen entfernt werden, die sich auf dem freiliegenden Oberflächenteil des p-Halbleitersubstrats 1 im Bereich zur Herstellung des Flashspeichers abgeschieden haben, oder dort eingedrungen sind, wenn die Maske wie der Photoresist in (1) entfernt wird.
    • (3) Es wird ein Tunnelisolierfilm 7 des Flashspeichers neu hergestellt. Dieser Tunnelisolierfilm 7 wird durch ein bei einer Temperatur von 800 bis 850°C ausgeführtes thermisches Oxidationsverfahren so hergestellt, dass er eine Dicke von 8 bis 12 nm aufweist. Dabei durchlaufen die ersten Gateisolierfilme 6 die Prozesse (1) bis (3) des oben genannten Punkts (D), so dass sie eine Filmdicke von 20 bis 40 nm aufweisen.
    • (4) Anschließend werden erste leitende Schichten 8 herge stellt, die als Elektrode des potentialungebundenen Gates des Flashspeichers sowie als Gateelektroden der NMOS und PMOS mit hoher Durchbruchsspannung dienen. Die erste leitende Schicht 8 wird durch Eindiffundieren von Phosphor durch thermische Diffusion in polykristallines Silizium hergestellt, das mit einer Filmdicke von ungefähr 200 nm bei einer Temperatur von ungefähr 640°C abgeschieden wurde, um für einen Flächenwiderstand p s = 60 bis 100 Ω/❏ zu sorgen. Um Unregelmäßigkeiten beim Löschen des Flashspeichers zu verringern, muss die Korngröße des polykristallinen Siliziums klein sein, und daher wird eine thermische Diffusion bei einer Temperatur von 900°C oder weniger ausgeführt, um für eine Korngröße von 0,1 μm oder weniger zu sorgen.
    • (E) In 58E dargestellter Prozess
    • (1) Zwischen einer Elektrode eines potentialungebundenen Gates und einer Steuergateelektrode des Flashspeichers wird ein Zwischenschichtisolierfilm 9 hergestellt. Dieser Zwischenschichtisolierfilm 9 ist ein Laminatfilm aus einem Siliziumoxidfilm und einem Siliziumnitridfilm, wobei dieser Laminatfilm, gesehen ausgehend von der ersten leitenden Schicht 8, aus einem zweischichtigen Film eines Siliziumoxidfilms und eines Siliziumnitridfilms oder einem vierschichtigen Film aus einem Siliziumoxidfilm, einem Siliziumnitridfilm, einem Siliziumoxidfilm und einem Siliziumnitridfilm besteht. Hierbei wird der auf der ersten leitenden Schicht 8 liegende Siliziumoxidfilm durch bei einer Temperatur von 850 bis 950° ausgeführte thermische Diffusion so hergestellt, dass er eine Filmdicke von 10 bis 20 nm aufweist. Der auf dem Siliziumoxidfilm liegende Siliziumnitridfilm wird durch einen CVD-Prozess so hergestellt, dass er eine Filmdicke von 20 bis 30 nm aufweist. Im Fall des vierschichtigen Films wird der Siliziumoxidfilm auf dem Siliziumnitridfilm durch ein bei einer Temperatur von 900 bis 950°C ausgeführtes thermisches Oxidationsverfahren so hergestellt, dass er eine Filmdicke von 2 bis 5 nm aufweist. Der auf dem Siliziuzmoxidfilm von 2 bis 5 nm liegende Siliziumnitridfilm wird durch einen CVD-Prozess so hergestellt, dass er eine Dicke von 10 bis 15 nm aufweist. Sowohl der zweischichtige Film als auch der vierschichtige Film wird so hergestellt, dass er hinsichtlich des Siliziumoxidfilms eine Gesamtdicke von 20 bis 30 nm aufweist.
    • (2) Der Zwischenschichtisolierfilm 9 wird in Bereichen zum Herstellen des NMOS und PMOS des Logiksystems wie auch der Zenerdiode unter Verwendung einer Maske wie eines Photoresists entfernt.
    • (3) Die Maske wie der Photoresist wird entfernt.
    • (4) Die ersten Gateisolierfilme 6 werden in Bereichen zum Herstellen des NMOS und PMOS des Logiksystems wie auch der Zenerdiode durch Nassätzen unter Verwendung des obersten Siliziumnitridfilms des Zwischenschichtisolierfilms 9 als Maske entfernt, wodurch die Oberfläche des p-Halbleitersubstrats 1 freigelegt ist.
    • (F) In 58F dargestellter Prozess
    • (1) Verunreinigungen, die sich im freigelegten Teil der Oberfläche abgeschieden haben oder dort eingedrungen sind, werden durch ähnliche Techniken wie in (1) und (2) des obigen Punkts (D) entfernt. Dabei wird durch ein bei 300 bis 850°C ausgeführtes thermisches Oxidationsverfahren ein Isolierfilm von 10 bis 20 nm hergestellt.
    • (2) Dann werden als Gateisolierfilme des NMOS und PMOS des Logiksystems dienende zweite Gateisolierfilme 10 hergestellt. Der zweite Gateisolierfilm 10 wird durch ein bei 800 bis 850°C in nasser Atmosphäre ausgeführtes thermisches Oxidationsverfahren mit einer Dicke von 10 bis 20 nm hergestellt.
    • (3) Anschließend werden zweite leitende Schichten hergestellt, die als Steuergateelektrode des Flashspeichers und als Gateelektroden des NMOS und PMOS des Logiksystems dienen. Die zweite leitende Schicht verfügt über eine Laminatstruktur aus einem polykristallinen Siliziumfilm, einem Me tallsilicidfilm mit hohem Schmelzpunkt sowie einem Siliziumoxidfilm, die in dieser Reihenfolge von unten her aufeinanderlaminiert werden. Als polykristalliner Siliziumfilm wird ein Film mit einem Flächenwiderstand ps = 60 bis 100 Ω/❏ verwendet, der dadurch hergestellt wird, dass durch thermische Diffusion bei 900°C oder weniger Phosphor in polykristallines Silizium mit einer Filmdicke von 100 bis 200 nm eindiffundiert wird, das bei ungefähr 600°C abgeschieden wurde. Der Metallsilicidfilm mit hohem Schmelzpunkt ist ein WSix-Film (x = 2,5 bis 3,0), der durch einen CVD-Prozess oder einen Sputterprozess mit einer Filmdicke von 100 bis 150 nm und einem Flächenwiderstand ρs = 2 bis 15 Ω/❏ nach einer Wärmebehandlung hergestellt wurde. Der Siliziumoxidfilm wird durch einen CVD-Prozess so hergestellt, dass er eine Dicke von 100 bis 150 nm aufweist. Dieser Siliziumoxidfilm ist ein Schutzfilm für den polykristallinen Siliziumfilm und den Metallsilicidfilm mit hohem Schmelzpunkt, der als tatsächliche Steuergateelektrode oder als Gateelektrode wirkt, und er schützt das Metall mit hohem Schmelzpunkt vor Schäden wie durch Ionenimplantation oder Trockenätzen.
    • (4) Die Steuergateelektrode 11, der Zwischenschichtisolierfilm 9 und die Elektrode 8 für das potentialungebundene Gate des Flashspeichers werden durch Trockenätzen unter Verwendung einer Maske wie eines Photoresists in Selbstausrichtungsweise ausgebildet.
    • (5) Der Tunnelisolierfilm 4, der durch Trockenätzen im obigen Punkt (4) unter Schäden leidet, wird durch Nassätzen entfernt, wobei die erste und zweite leitende Schicht 8 und 11 als Maske dienen, um die Oberfläche des p-Halbleitersubstrats 1 in Bereichen zum Ausbilden der Source und des Drains des Flashspeichers freizulegen.
    • (6) Dann wird auf der gesamten Oberfläche ein Isolierfilm 12 hergestellt. Dieser Isolierfilm 12 ist ein Schutzfilm in Form eines Siliziumoxidfilms, der durch einen CVD-Prozess so hergestellt wurde, dass er eine Dicke von 10 bis 20 nm auf weist.
    • (7) In den Source- und Drainbereichen des Flashspeichers werden ein n-Halbleiterbereich 13 und ein p-Halbleiterbereich 14 unter Verwendung der zweiten leitenden Schicht 11 als Maske ausgebildet. Hierbei wird der n-Halbleiterbereich 13 durch Injizieren von Arsen mit ungefähr 1 × 1015 cm–2 bei einer Beschleunigungsenergie von 50 bis 80 keV durch einen Ionenimplantationsprozess ausgebildet. Die p-Halbleiterschicht 14 wird durch Injizieren von Bor mit 1 × 1013 bis 1 × 10–14 cm–2 bei einer Beschleunigungsenergie von 20 bis 60 keV durch einen Ionenimplantationsprozess ausgebildet.
    • (G) In 58G dargestellter Prozess
    • (1) Die Gateelektroden des NMOS und PMOS des Logiksystems werden durch Trockenätzen unter Verwendung einer Maske wie eines Photoresists hergestellt. Während des Ätzens wird der Flashspeicherbereich, der durch die Maske bedeckt ist, nicht geätzt. Es werden die zweiten leitenden Schichten 11 in solchen Bereichen entfernt, die zur Herstellung des NMOS und PMOS mit hoher Durchbruchsspannung nicht erforderlich sind, sowie im Bereich zum Herstellen der Zenerdiode.
    • (2) Nachdem die Maske wie ein Photoresist entfernt wurde, wird das Metallsilicid mit hohem Schmelzpunkt in der zweiten leitenden Schicht 11 durch eine Wärmebehandlung bei ungefähr 900 bis 950°C auf niedrigen Widerstand (Flächenwiderstand ρs = 1 bis 15 Ω/❏ gebracht.
    • (3) Anschließend wird ein n-Halbleiterbereich 15 unter Verwendung einer Maske wie eines Photoresists im Sourcebereich des Flashspeichers ausgebildet. Der n-Halbleiterbereich wird durch Injizieren von Phosphor mit ungefähr 5 × 10–2 bei einer Beschleunigungsenergie von 50 bis 80 keV durch Ionenimplantation ausgebildet.
    • (4) Dann wird der n-Halbleiterbereich 15 durch eine bei ungefähr 950°C ausgeführte Wärmebehandlung für ungefähr 30 Minuten bis 2 Stunden einer thermischen Diffusion unterzogen, um den Sourcebereich der p-Halbleiterschicht 14 zu bedecken. So verfügt der Drainbereich über zweischichtige Struktur aus dem n-Halbleiterbereich 13 und der p-Halbleiterschicht 14, um die Einstellung des Schwellenwerts und den Schreibwirkungsgrad zu verbessern. Der Sourcebereich verfügt über einen zweischichtigen Aufbau aus dem n-Halbleiterbereich 13 auf Grundlage von Arsen und dem n-Halbleiterbereich 15 auf Grundlage von Phosphor, um die Sourcedurchbruchsspannung beim Löschen zu verbessern. Wenn zum Löschen ein Sektorlöschvorgang verwendet wird, bei dem die Steuergateelektrode (Wortleitung) 11 des Flashspeichers mit einer negativen Vorspannung in Bezug auf das p-Halbleitersubstrat 1 versorgt wird und ein Löschvorgang über den gesamten Kanalbereich unter der Elektrode 8 des potentialungebundenen Gates erfolgt, ist die Ausbildung des n-Halbleiterbereichs 15 auf der Seite der Source nicht erforderlich.
    • (5) Ein n-Halbleiterbereich 16 wird durch Injizieren von Phosphor mit 2 bis 4 × 1013 cm–2 bei einer Beschleunigungsenergie von 50 keV durch einen Ionenimplantationsprozess unter Verwendung einer Maske wie eines Photoresists ausgebildet.
    • (6) Auf der gesamten Oberfläche wird ein p-Halbleiterbereich 17 durch Injizieren von Bor mit 1 bis 2 × 1013 cm–2 durch einen Ionenimplantationsprozess ausgebildet. Bor wird auch in den NMOS-Bereich injiziert, jedoch verfügt dieser Bereich über hohe Phosphorkonzentration und kann daher im Wesentlichen als n-Halbleiter wirken.
    • (H) In 58H dargestellter Prozess
    • 1) Nachdem auf der gesamten (Oberfläche ein Siliziumoxidfilm durch einen CVD-Prozess hergestellt wurde, wird durch Trockenätzen eine Seitenwand 18 hergestellt.
    • (2) Durch einen Ionenimplantationsprozess unter Verwendung einer Maske wie eines Photoresists wird ein n-Halbleiterbereich durch Injizieren von Arsen mit 1 bis 5 × 1015 cm–2 bei einer Beschleunigungsenergie von 60 keV hergestellt, und ein p-Halbleiterbereich 20 wird durch Injizieren von Bor mit 1 bis 2 × 1015 cm–2 bei einer Beschleunigungsenergie von 15 keV hergestellt. Eine Zenerdiode besteht aus dem n-Halbleiterbereich 19 und dem p-Halbleiterbereich 20, mit einer Zenerspannung von 3 bis 4 V.
    • (I) In 58I dargestellter Prozess
    • (1) Es wird ein Isolierfilm 21 hergestellt. Der Isolierfilm 21 besteht aus einem Siliziumoxidfilm mit einer Filmdicke von 150 nm und einem BPSG-Film mit einer Filmdicke von 400 bis 500 nm, die durch einen CVD-Prozess hergestellt wurden.
    • (2) Nachdem ein Kontaktloch 22 hergestellt wurde, wird eine erste Leiterbahnschicht 23 hergestellt. Diese erste Leiterbahnschicht 23 wird aus einem Laminatfilm aus einem Metallsilicid mit hohem Schmelzpunkt und Aluminium hergestellt. Die erste Leiterbahnschicht 23 wird auch als Datenleitung und als Sourceleitung des Flashspeichers verwendet.
    • (3) Auf der ersten Leiterbahnschicht 23 wird ein Isolierfilm 24 hergestellt. Dieser Isolierfilm 24 ist ein Laminatfilm aus einem Siliziumoxidfilm/einem aufgeschleuderten Glasfilm, wie durch einen Plasma-CVD-Prozess hergestellt, und einem durch einen Plasma-CVD-Prozess hergestellten Siliziumoxidfilm.
    • (4) Nachdem ein Durchgangsloch 25 hergestellt wurde, wird eine zweite Leiterbahnschicht 26 hergestellt. Diese zweite Leiterbahnschicht 26 hat dieselbe Filmstruktur wie die erste Leiterbahnschicht 23. Die zweite Leiterbahnschicht 26 wird dazu verwendet, Nebenschlüsse zu den zweiten leitenden Schichten 11 herzustellen, die als Wortleitungen des Flashspeichers dienen.
    • (5) Es wird ein abschließender Passivierungsfilm 27 hergestellt, womit die Fertigstellung endet. Der abschließende Passivierungsfilm 27 ist ein Laminatfilm aus einem durch einen CVD-Prozess oder einen Plasma-CVD-Prozess hergestellten Siliziumoxidfilm und einem durch einen Plasma-CVD-Prozess hergestellten Siliziumnitridfilm.
  • [22] Halbleitersubstrat/Wanne-Struktur, die Sektorlöschvorgängen genügt
  • Technische Überlegungen, wie sie hinsichtlich eines Löschens des Flashspeichers zu berücksichtigen sind, betreffen Spannungszustände, wie in 59 dargestellt. Wenn im Fall der Verwendung eines Sektorlöschvorgangs (die Steuerelektrode wird mit einer negativen Vorspannung bezogen auf das Halbleitersubstrat versorgt) eine Schaltung zum Erzeugen der negativen Vorspannung kompliziert ist, werden die Steuergateelektrode = GND und das Substrat = positive Vorspannung eingestellt, um dadurch einen Löschvorgang mit im Wesentlichen negativer Vorspannung auszuführen. In diesem Fall muss ein Teil des Substrats in einem Bereich zum Erzeugen des Flashspeichers abgetrennt werden. Unter Bezugnahme auf die 60 bis 62 wird eine Halbleitersubstrat/Wanne-Struktur zu diesem Zweck beschrieben.
  • (A) In 60 dargestellte Struktur
  • n-Wannen 2 und p-Wannen 3 werden in einer Hauptfläche eines n-Halbleitersubstrats 101 hergestellt, um eine Trennung zu bewerkstelligen. Zu diesem Zweck, wie es in 67 dargestellt ist, ist das n-Halbleitersubstrat 101 anstelle des p-Halbleitersubstrats 1 verwendet.
  • (B) In 61 dargestellte Struktur
  • Zur Trennung wird eine Doppelwannenstruktur (p-Wanne 3/n-Wanne 2/p-Halbleitersubstrat 1) verwendet. In diesem Fall gilt Folgendes:
    • (1) In einer Hauptfläche des p-Halbleitersubstrats 1 wird eine n-Wanne 2 ausgebildet. Dabei wird eine n-Wanne 2 auch in einem Bereich zum Erzeugen des Flashspeichers ausgebildet, und außerdem:
    • (2) wird die p-Wanne flacher als die n-Wanne 2 hergestellt.
  • (C) In 62 dargestellte Struktur
  • Zur Trennung wird eine Doppelwannenstruktur (p-Wanne 3/n-Wanne 102/p-Halbleitersubstrat 1) verwendet. In diesem Fall gilt Folgendes:
    • (1) In einer Hauptfläche des p-Halbleitersubstrats 1 wird in einem Bereich zum Erzeugen des Flashspeichers eine tiefe n-Wanne 102 ausgebildet; und
    • (2) die Herstellung wird anschließend auf dieselbe Weise wie im Fall von 60 ausgeführt.
  • Durch die vorstehenden Ausführungsbeispiele können die folgenden Funktionen und Wirkungen erzielt werden.
    • (1) Wenn Information anfangs in den in den Mikrocomputer MCU eingebauten Flashspeicher FMRY eingeschrieben wird, bevor der Mikrocomputer MCU an einem gegebenen System montiert wird, kann dies Information wirkungsvoll unter Steuerung durch ein externes Schreibgerät wie ein PROM-Schreibgerät PRW dadurch erfolgen, dass der zweite Betriebsmodus spezifiziert wird. Auch kann durch Spezifizieren des ersten Betriebsmodus für den Mikrocomputer MCU im Flashspeicher FMRY gespeicherte Information durch den am System montierten Mikrocomputer MCU umgeschrieben werden. Dabei kann die Umschreibzeit durch die Funktion des Löschens auf ein Mal verringert werden.
    • (2) Durch Bereitstellen mehrerer Speicherblöcke (LMB, SMB) mit voneinander verschiedenen Speicherkapazitäten, die jeweils eine auf ein Mal löschbare Einheit bilden, können im Flashspeicher FMRY z. B. Programme, Datentabellen und Steuerdaten in jedem Speicherblock entsprechend seiner Speicherkapazität registriert sein. Genauer gesagt, können Daten mit relativ großer Informationsmenge in einen Speicherblock mit relativ großer Speicherkapazität eingeschrieben werden, und Daten mit relativ kleiner Informationsmenge können in einen Speicherblock mit relativ kleiner Speicherkapazität eingeschrieben werden. Anders gesagt, kann ein Speicherblock mit einer Speicherkapazität genutzt werden, die der zu spei chernden Informationsmenge genügt. Demgemäß kann der Mangel verhindert werden, dass ein Speicher dazu ausreicht, mit einem Programmbereich übereinzustimmen, es jedoch nicht einfach ist, ihn als Datenbereich zu verwenden, da eine übermäßig große Löscheinheit gebildet ist. Ferner kann selbst dann, wenn ein gegebener Speicherblock auf ein Mal gelöscht wird, um einen Teil der im Flashspeicher enthaltenen Information umzuschreiben, die Vergeudung so weit wie möglich verhindert werden, dass Information zusammen mit einer Gruppe von Information gelöscht wird, die im Wesentlichen nicht umgeschrieben werden muss, wonach die Informationsgruppe erneut geschrieben wird.
    • (3) Von den mehreren Speicherblöcken kann ein Speicherblock mit einer Speicherkapazität, die so eingestellt ist, dass sie kleiner als die eines eingebauten RAM ist, so bereitgestellt werden, dass der eingebaute RAM als Arbeitsbereich oder Datenpufferbereich zum Umschreiben dieses Speicherblocks verwendet werden kann.
    • (4) Wenn im obigen Punkt (3) der Flashspeicher mittels des montierten Mikrocomputers umgeschrieben wird, wird im umzuschreibenden Speicherblock vor enthaltene Information an den eingebauten RAM übertragen, von außen wird nur die umzuschreibende Teilinformation empfangen und im RAM umgeschrieben, und dann wird ein Umschreiben des Flashspeichers ausgeführt, um dadurch sicherzustellen, dass vor dem Umschreiben intern enthaltene Information, die nicht umgeschrieben werden muss, nicht zusätzlich von außen übertragen werden muss, und es kann vergeudende Informationsübertragung beim teilweisen Umschreiben des Speicherblocks beseitigt werden.
    • (5) Im Flashspeicher ist selbst hinsichtlich eines kleinen Speicherblocks die Zeit für Löschen auf ein Mal nicht allzu kurz, und daher kann der Flashspeicher für sich nicht auf Echtzeitbasis synchron mit einem Steuerungsvorgang durch den Mikrocomputer MCU umgeschrieben werden. Wenn jedoch der eingebaute RAM als Arbeitsbereich oder Datenpufferbereich zum Umschreiben eines Speicherblocks verwendet wird, können die selben Daten wie solche, die auf Echtzeitbasis umgeschrieben wurden, schließlich im Speicherblock erhalten werden.
    • (6) Durch Einbauen eines Registers MBREG in den Flashspeicher FMRY, in dem Information zum Spezifizieren eines auf ein Mal zu löschenden Speicherblocks in umschreibbarer Weise registriert ist, kann ein auf ein Mal zu löschender Speicherblock intern und von außerhalb des Mikrocomputers MCU (eingebaute zentrale Verarbeitungseinheit, externes PROM-Schreibgerät) leicht entsprechend derselben Prozedur spezifiziert werden.
    • (7) Dank der oben genannten Funktionen und Wirkungn kann die Einfachheit der Verwendung des in den Mikrocomputer MCU eingebauten Flashspeichers FMRY verbessert sein.
    • (8) Wie es in 24 dargestellt ist, entspricht ein Bit der Eingangs/Ausgangs-Daten einer Speichermatrixlinie. Durch Verwenden dieser einen Speichermatrixlinie pro einer E/A-Struktur kann eine gemeinsame Datenleitung CD pro Speichermatrixlinie abgetrennt werden und muss sich nicht über den langen Weg erstrecken, der über alle Speichermatrixlinien verläuft, so dass die parasitäre Kapazität in Zusammenhang mit der gemeinsamen Datenleitung verringert werden kann, was zu einer Beschleunigung des Zugriffs und zu Betrieb mit niedriger Spannung beiträgt.
    • (9) Durch Definieren von Speicherblöcken jeweils mit Wortleitungseinheit verfügt der minimale Speicherblock im gesamten Speicherarray ARY über eine Speicherkapazität, die derjenigen einer Wortleitung entspricht. Dies gilt unabhängig von der Anzahl paralleler Eingangs/Ausgangs-Bits des Flashspeichers. Demgemäß kann durch Definieren von Speicherblöcken jeweils mit Wortleitungseinheit die Speicherkapazität des minimalen Speicherblocks leichter klein gemacht werden, und insbesondere im Fall eines Speichers, der in einen Mikrocomputer eingebaut ist und bei dem die Eingabe/Ausgabe von Daten mit Byte- oder Worteinheit erfolgt, kann die minimale Speicherblockgröße drastisch verringert werden. Dadurch kann die Einfachheit der Verwendung eines in den Mikrocomputer eingebauten Flashspeichers weiter verbessert werden, was zu einer Verbesserung des Wirkungsgrads beim Umschreiben von Daten kleinen Umfangs in der Einheit eines Speicherblocks beiträgt.
    • (10) Wie es in 26 dargestellt ist, kann dann, wenn die Spannung Vddi, wie 3,5 V, an die Source einer Speicherzelle in einem nicht zum Schreiben ausgewählten Block angelegt wird, um das Potential seitens der Source zu erhöhen, eine Datenleitungsstörung verhindert werden, die den Schwellenwert eines Speicherzellentransistors verringert.
    • (11) Um eine Datenleitungsstörung zu verhindern, ist es wirkungsvoll, die Datenleitungsstörungs-Zeit zu minimieren. In diesem Fall ist die Datenleitungsstörungs-Zeit, die einen kleinen Speicherblock aufgrund eines Einschreibens gleichzeitig mit dem Umschreiben eines Speicherblocks mit großer Speicherkapazität beeinflusst, relativ länger als im Vergleich zum umgekehrten Fall. Unter Ausnutzung dieser Tatsache werden, hinsichtlich der dazwischen liegenden Übertragungstorschaltung TGC, Speicherblöcke MBb auf der Seite der Y-Auswählschaltung YSEL als große Speicherblöcke mit relativ großen Speicherkapazitäten ausgebildet, während Speicherblöcke MBa auf der entgegengesetzten Seite als kleine Speicherblöcke mit relativ kleinen Speicherkapazitäten ausgebildet werden. Dadurch kann die Datenleitungsstörungs-Zeit, die Speicherzellen eines Speicherblocks MBb aufgrund eines Schreibvorgangs eines Speicherblocks MBa beeinflusst, dann viel stärker verringert werden, wenn die Speicherblöcke MBa kleine Speicherblöcke sind und die Speicherblöcke MBb große Speicherblöcke sind, als dann, wenn andernfalls die Speicherblöcke MBa große Speicherblöcke sind und die Speicherblöcke MBb kleine Speicherblöcke sind. Auf diese Weise kann das Verhindern fehlerhafter Funktionen durch eine Datenleitungsstörung weiter perfektioniert werden.
    • (12) Durch Anordnen von Blindwortleitungen DWA und DWB sowie Blindzellen DC0 bis DC6 an entgegengesetzten Enden von Speicherblöcken, die durch die Übertragungstorschaltung TGC getrennt sind, kann eine Unregelmäßigkeit hinsichtlich Abmessungen von Wortleitungen und Steuergates nahe der Übertragungstorschaltung TGC verringert werden.
  • Die durch die Erfinder bewerkstelligte Erfindung wurde speziell auf Grundlage von Ausführungsbeispielen beschrieben, jedoch ist die Erfindung nicht hierauf beschränkt, sondern sie kann offensichtlich auf verschiedene Arten geändert werden, ohne vom Grundgedanken der Erfindung abzuweichen.
  • Zum Beispiel besteht für die im Mikrocomputer enthaltenen Peripherieschaltungen keine Beschränkung auf die der vorstehenden Ausführungsbeispiele, sondern sie können geeignet geändert werden. Für Speicherzellentransistoren des Flashspeichers besteht keine Beschränkung auf MOS-Transistoren mit Stapelgatestruktur gemäß den vorstehenden Ausführungsbeispielen, sondern es können auch Speicherzellentransistoren vom FLOTOX-Typ unter Verwendung eines Tunneleffekts auch bei einem Schreibvorgang verwendet werden. Bei den vorstehenden Ausführungsbeispielen erfolgt das Steuern sowohl des Löschals auch des Schreibevorgangs des Flashspeichers durch Softwaremaßnahmen, wie in den 22 und 23 dargestellt, jedoch ist die Erfindung nicht hierauf beschränkt, sondern das Löschen auf ein Mal, das relativ viel Zeit benötigt, kann durch spezielle in den Flashspeicher eingebaute Hardware gesteuert werden. Z. B. enthält die spezielle Hardware eine Steuerlogik zum Steuern des Setzens und Löschens des Bits E und des Bits EV und zum Ausführen einer Verifizierung des Löschzustands. Der Einbau der Steuerlogik für Löschen auf ein Mal in den Flashspeicher kann einerseits die Leichtigkeit der Verwendung durch den Benutzer dadurch verbessern, dass Softwarebelastung betreffend das Löschen auf ein Mal gelindert werden kann, jedoch ist andererseits die Fläche der Steuerlogik erhöht. Hinsichtlich des Inhalts der Punkte [1] bis [7] kann zusätzlich zu einem Speicherblock, in dem die Einheit des Löschens auf ein Mal als Einheit einer gemeinsamen Sourceleitung erfolgt, ein Speicherblock verwendet werden, bei dem als gemeinsame Leitung beim Löschen eine Wortleitung verwendet wird. Welcher der Speicherblöcke auszuwählen ist, kann unter Berücksichtigung von Umständen dahingehend bestimmt werden, welche Löschspannungspolarität verwendet wird oder welche Anzahl hinsichtlich der Anzahl von mit einer einzelnen Wortleitung verbundenen Speicherzellen und der Anzahl der mit einer einzelnen Datenleitung verbundenen Speicherzellen geringer ist, wenn die Speicherkapazität der auf ein Mal zu löschenden Einheit zu minimieren ist. Für die Größe eines Speicherblocks besteht keine Beschränkung auf die feste Größe gemäß den vorigen Ausführungsbeispielen. Z. B. kann die Größe abhängig von der Einstellung des Steuerregisters oder einer Spezifizierung durch das Modussignal variieren. Wenn z. B. eine Spannung für Löschen auf ein Mal an eine als minimale Einheit definierte Wortleitung angelegt wird, kann der Betrieb des Treibers zum Ansteuern der Wortleitung mittels der Löschspannung entsprechend der Einstellung im Steuerregister oder der Spezifizierung durch das Modussignal ausgewählt werden. Ferner kann hinsichtlich der Unterteilung der Speicherblöcke die Gesamt heit in mehrere große Speicherblöcke LMB0 bis LMB7 unterteilt sein, und jeder große Speicherblock kann in mehrere kleine Blöcke SMB0 bis SMB7 unterteilt sein, wie es in 24 dargestellt ist, wodurch Löschen auf ein Mal mit der Einheit eines großen Blocks oder der Einheit eines kleinen Blocks erfolgen kann. In einem Speicherzellentransistor des Flashspeichers sind dessen Source und Drain relativ hinsichtlich der angelegten Spannungen definiert.
  • Die Erfindung kann in weitem Umfang bei einem Flashspeicher angewandt werden, bei dem ein Schreibvorgang dadurch erfolgen kann, dass Löschen auf ein Mal mit der Einheit mindestens eines Speicherblocks ausgeführt wird, und bei einem Mikrocomputer, der so vorbereitet ist, dass er auf einem einzelnen Halbleiterchip eine zentrale Verarbeitungseinheit und einen elektrisch umschreibbaren Flashspeicher aufweist.
  • Übersetzung der Figurenbeschriftung
  • (1) Nach Bezugszeichen geordnete Beschriftungsübersetzung
    • 8
    potentialungebundenes Gate
    11
    Steuergate
    71
    Adresseneinstellung
    72
    Vorab-Einschreiben
    73
    Adresse inkrementieren
    74
    letze Adresse?
    75
    Adresseneinstellung
    76
    Löschen
    77
    Verifizieren?
    78
    Adresse inkrementieren
    79
    letzte Adresse?
    81
    Einstellen der Schreibstartadresse für den Flashspei
    cher
    82
    Lesen von Daten aus dem E/A-Port oder der SCI
    83
    Schreiben von Daten in den Flashspeicher
    84
    Verifizieren von Daten?
    85
    Schreibendadresse
    86
    nächste Adresse des Flashspeichers
    91
    Teil (256B) des RAM wird dazu veranlasst, mit dem
    Flashspeicher zu überlappen; Überlappungsbereich
    92
    Abstimmen wird unter Verwendung des überlappten RAM be
    werkstelligt
    93
    nach der Abstimmung wird die Überlappung des RAM aufge
    hoben
    94
    der Inhalt des RAM wird in den Flashspeicher kopiert
    101
    Übertragen des Inhalts des umgeschriebenen Blocks in
    den RAM
    102
    Erneuern des Teils der Daten, die im RAM umzuschreiben
    sind
    103
    Löschen eines Blocks
    104
    Schreiben des RAM-Inhalts
    200
    Latchstufe
    230
    Schaltung zum Spezifizieren von nicht zum Löschen ausgewählten Blöcken
    231
    Löschblock-Bestimmungsregister
    240
    Steuerschaltung
    241
    Spannungsversorgungsschaltung
    242
    Speicher-Lese/Schreib-Steuerschaltung
    243
    Registersteuerschaltung
    244
    Steuerregister
    250
    Auswählschaltung
    2010
    Vordecodierer
    2011
    Decodierabschnitt
    2050
    Auswählschaltung
    2414
    Steuersignal
    2415
    Erfassungsschaltung
    2416
    Anhebeschaltung
    S2
    Einschreiben von Daten in den Speicher (zu diesem Zeitpunkt werden die Schreibadresse und der Datenwert im Speicher zwischengespeichert)
    S3
    Betriebsmodus auf den Programmiermodus einstellen (Setzen des Bits P im Programm/Lösch-Steuerregister)
    S4
    10 ms warten
    S5
    Bit P löschen
    S6
    Betriebsmodus auf den Programmierverifiziermodus einstellen (Setzen des Bits PV des Programm/Lösch-Steuerregisters)
    S7
    Verifizieren (Speicher lesen)?
    S8
    Bit PV löschen
    S9
    Bit PV löschen
    S22
    Einschreiben des Datenwerts "0" in alle zu löschende Adressen (Vorab-Einschreiben)
    S23
    Löschblock-Spezifizierregister setzen (Spezifizieren des zu löschenden Blocks)
    S24
    Betriebsmodus auf Löschmodus setzen (Setzen des Bits E des Programm/Lösch-Steuerregisters)
    S25
    10 ms warten
    S26
    Bit E löschen
    S27
    Blockkopfadresse auf die Verifizieradresse setzen
    S28
    Blindschreibvorgang an jeder Verifizieradresse ausführen (dabei wird die Adresse seitens des Speichers zwischengespeichert)
    S29
    Betriebsmodus auf den Löschverifiziermodus setzen (Setzen des Bits EV im Programm/Lösch-Steuerregister)
    S30
    Verifizieren (Speicher lesen)?
    S31
    Bit EV löschen
    S32
    letzte Adresse?
    S33
    Adresse + 1 = Adresse
    S34
    Bit EV löschen
  • (2) Übersetzung von Figurenbeschriftungen in alphabetischer Reihenfolge
    16-Bit Integrated Timer Pulse Unit Integrierte 16-Bit-Timerimpulseinheit
    A/D Converter A/D-Wandler
    Address Bus Adressenbus
    Address and Data Latched by Write Strobe Adresse und Datenwert mittels des Schreibabtastsignals eingespeichert
    Address Latch Adressen-Zwischenspeicherung
    Address Signal from 200 Address Space of Flash Memory Adressensignal von 200 Adressenraum des Flashspei chers
    Built-In RAM Area eingebauter RAM-Bereich
    Chip Select Controller Chipauswahlcontroller
    Clear Register Register löschen
    Clock Taktsignalgeber
    Completion 1-Byte Data Abschluss für einen 1-Byte-Datenwert
    Completion of Erase Abschluss des Löschvorgangs
    Control Bus Steuerbus
    Control Signal Steuersignal
    Data Bus Datenbus
    Data Latch Datenwert-Zwischenspeicherung
    Data Line Datenleitung
    Data Line Disturbance Countermeasurements Gegenmaßnahmen gegen Datenleitungsstörungen
    Decode Section Decodierabschnitt
    Defective Write fehlerhafter Schreibvorgang
    Eight Word Lines acht Wortleitungen
    Erase Löschen
    Erase Block Designation Register Löschblock-Spezifizierregister
    Erase Circuit n, n–1, 2, 1 Schaltung n, n–1, 2, 1 löschen
    Erase Signal Löschsignal
    Erase Verification Löschverifizierung
    Erase Verification Signal Löschverifiziersignal
    Erase Verify Löschverifizierung
    Erased State Löschzustand
    Erasing Löschen
    Execution of Transferred Ausführung des übertragenen
    Rewrite Control Program Umschreibsteuerungsprogramms
    Five Word Lines fünf Wortleitungen
    Flash Memory Flashspeicher
    Flow Chart for Writing Flussdiagramm betreffend das Schreiben
    Flow Chart for Erase Flussdiagramm betreffend das Löschen
    For Designation of Large (Small) Block Spezifizierung eines großen (kleinen) Blocks
    Four Word Lines vier Wortleitungen
    From Erase Block Designation Register 231 vom Löschblock-Spezifizier-register 231
    From Unselected Block Designation Circuit 230 von der Schaltung 230 zur Spezifizierung nicht ausgewählter Blöcke
    Gate Negative Biasing (Erasure over Entire Gate Surface) Gate mit negativer Vorspannung (Löschvorgang über die gesamte Gatefläche)
    General Purpose ROM Writer ROM-Universalschreibgerät
    High Breakdown Voltage NMOS (PMOS) NMOS (PMOS) mit hoher Durchbruchsspannung
    Higher Nine Bits of Address Bus obere neun Bits des Adressen-busses
    I/O Port E/A-Port
    Initial Value Anfangswert
    Internal Register internes Register
    Interruption Controller Interruptcontroller
    Large Memory Blocks große Speicherblöcke
    Logic NMOS (PMOS) Logik-NMOS (PMOS)
    Mask ROM Masken-ROM
    Memory Array Section Speicherarrayteil
    Memory Address Speicheradresse
    Memory Read Operation Speicherlesevorgang
    Memory Transistor Speichertransistor
    Memory Write Operation Speicherschreibvorgang
    Mode Modus
    No Nein
    No. Nummer
    One Word Line eine Wortleitung
    Open offen
    OSC Oszillator
    OTP Flash Memory OTP-Flashspeicher
    Output Data Daten ausgeben
    Overlapped RAM Area überlappter RAM-Bereich
    Pre-Write Vorab-Einschreiben
    Program Programm
    Program Programmieren
    Program/Erase Control Register Programm/Lösch-Steuerregister
    Program Verify Programmierverifizierung
    Power Supply to Decoder Spannungsversorgung für den Decodierer
    Power Supply to Sense Amp Spannungsversorgung für den Messverstärker
    Power Supply to Source Circuit Spannungsversorgung für die Sourceschaltung
    Register Address Registeradresse
    Rewrite Control Program and Transfer Control Program Already Written with General Purpose ROM Writer Steuerprogramm und bereits mit dem ROM-Universalschreibgerät geschriebenes Übertragungssteuerungsprogramm umschreiben
    Rewrite Control Program Umschreibsteuerungsprogramm,
    Stored in Terms of Mask ROM das in Form eines Masken-ROM gespeichert ist
    Sixty-Four Word Lines vierundsechzig Wortleitungen
    Small Memory Blocks kleine Speicherblöcke
    Substrate Positive Biasing Scheme (Erasure over Entire Gate Surface) Schema mit positiver Substratvorspannung (Löschen über die gesamte Gatefläche)
    Scheme Schema
    Selected Block for Writing zum Schreiben ausgewählter Block
    Selected Memory Block ausgewählter Speicherblock
    Selection Circuit Auswählschaltung
    Selection Signal Auswählsignal
    Serial Communication Interface serielle Kommunikationsschnittstelle
    Setup for Erase Löschkonfigurierung
    Socket Sockel
    Source Line Sourceleitung
    Source Potential of Each Block Sourcepotential jedes Blocks
    Source Potential Vs of Selected (Unselected) Block Sourcepotential Vs eines ausgewählten (nicht ausgewählten) Blocks
    Source Scheme (Tunnel Erasure at Source End) Sourceschema (Tunnellöschvorgang am Sourceende)
    Standby State Bereitschaftszustand
    Three Word Lines drei Wortleitungen
    Transfer Control Program Already Written with General Purpose ROM Writer mit dem ROM-Universalschreibgerät gschriebenes Übertragungssteuerungsprogramm umumschreiben
    Transfer Gate Circ Übertragungstorschaltung
    Transfer MOS Transistor MOS-Übertragungstransistor
    Transference Übertragung
    Two Word Lines zwei Wortleitungen
    Valid gültig
    Verify Verifizieren
    Vpp Applying Flag Flag betreffend das Anlegen von Vpp
    Unselected Memory Block nicht ausgewählter Speicherblock
    Wait State Controller Wartezustandscontroller
    Watchdog Timer Watchdogtimer
    Word Line Wortleitung
    Word Line Selected Bit Bit einer ausgewählten Wortleitung
    Word Line Unselected Bit Bit einer nicht ausgewählten Wortleitung
    Write Schreiben
    Write Control Program Schreibsteuerungsprogramm
    Write Signal Schreibsignal
    Write Signal from 240 Schreibsignal von 240
    Write Verification Signal Schreibverifiziersignal
    Writing Schreiben
    Written State Schreibzustand
    X-Address Signal X-Adressensignal
    Yes Ja
    Zener Diode Zenerdiode

Claims (5)

  1. Halbleitervorrichtung mit einer zentralen Datenverarbeitungseinheit (CPU); einem an die CPU angeschlossenen Adreßbus (ABUS); einem an die CPU angeschlossenen Datenbus (DBUS); und einem an den Adreßbus und den Datenbus angeschlossenen Speicher (FMRY) mit mehreren Speicherblöcken (LMB0-6, SMB0-7 in 17 oder 23), die jeweils als simultan löschbare Einheiten darin gespeicherter Daten betreibbar sind und jeweils mehrere elektrisch lösch- und programmierbare Speicherzellen (MC) aufweisen; dadurch gekennzeichnet, daß die Vorrichtung in einem integrierten Schaltkreis auf einem Halbleitersubstrat ausgebildet ist und ferner aufweist: ein an den Adreßbus und den Datenbus angeschlossenes Steuerregister (MBREG1, MBREG2 in 18), das Steuerbits für Information enthält, die einen zu löschenden Speicherblock bezeichnet, wobei die Verarbeitungseinheit dazu ausgelegt ist, dem Adreßbus bzw. dem Datenbus eine Adresse zum Auswählen des Steuerregisters und der an den Steuerbits einzustellenden Information zuzuführen, so daß in dem durch die Information in den Steuerbits bezeichneten Speicherblock gespeicherte Daten in einer Löschoperation gelöscht werden.
  2. Vorrichtung nach Anspruch 1, wobei jeder Speicherblock mehrere elektrisch lösch- und programmierbare Speicherzellen aufweist, und jede Speicherzelle (MC) aufweist: einen ersten Bereich (Source) und einen zweiten Bereich (Drain), die voneinander getrennt in dem Halbleiterkörper (1) gebildet sind, einen Gate-Isolierfilm (7) auf einem Bereich des Halbleiterkörpers zwischen dem ersten und dem zweiten Bereich, ein Floatinggate (8) über dem Gate-Isolierfilm, und ein Steuergate (11) über dem Floatinggate.
  3. Vorrichtung nach Anspruch 2, wobei der Speicher aufweist: mehrere Wortleitungen (WL0-WLn), die so an die mehreren Speicherzellen angeschlossen sind, daß das Steuergate einer Speicherzelle an eine Wortleitung angeschlossen ist, mehrere Datenleitungen (DL0-DLm), die so an die mehreren Speicherzellen angeschlossen sind, daß der zweite Bereich (Drain) einer Speicherzelle an eine Datenleitung angeschlossen ist, und mehrere Sourceleitungen (SLw1-SLwi), wobei die an die gleiche Wortleitung angeschlossenen Speicherzellen jeweils mit dem ersten Bereich (Source) gemeinsam an eine der mehreren Sourceleitungen angeschlossen sind, um einen der mehreren Speicherblöcke zu bilden.
  4. Vorrichtung nach Anspruch 1 oder 2, wobei einzelne (LMB0-LMB6, SMB0-SMB7) der mehreren Speicherblöcke verschiedene Speicherkapazitäten aufweisen.
  5. Vorrichtung nach Anspruch 4, ferner mit einem RAM, wobei einer (SMB0-7) der mehreren Speicherblöcke eine Speicherkapazität aufweist, die kleiner ist als die des RAM.
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