JP2003023114A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2003023114A JP2003023114A JP2001205188A JP2001205188A JP2003023114A JP 2003023114 A JP2003023114 A JP 2003023114A JP 2001205188 A JP2001205188 A JP 2001205188A JP 2001205188 A JP2001205188 A JP 2001205188A JP 2003023114 A JP2003023114 A JP 2003023114A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- insulating film
- memory cell
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 160
- 238000004519 manufacturing process Methods 0.000 title claims description 72
- 239000000758 substrate Substances 0.000 claims abstract description 116
- 238000000034 method Methods 0.000 claims abstract description 55
- 230000001681 protective effect Effects 0.000 claims abstract description 45
- 241000293849 Cordylanthus Species 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 103
- 229910052710 silicon Inorganic materials 0.000 claims description 103
- 239000010703 silicon Substances 0.000 claims description 103
- 238000009792 diffusion process Methods 0.000 claims description 73
- 238000005468 ion implantation Methods 0.000 claims description 45
- 238000000059 patterning Methods 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 241000238558 Eucarida Species 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 42
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 32
- 230000003647 oxidation Effects 0.000 abstract description 22
- 238000007254 oxidation reaction Methods 0.000 abstract description 22
- 239000002356 single layer Substances 0.000 abstract description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 230000001133 acceleration Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリ装置を含む半導体集積回路
装置において、フローティングゲート電極を保護酸化膜
で覆うと同時に、論理素子を構成するＭＯＳトランジス
タのゲート電極直下におけるバーズビークの形成を抑制
する。 【解決手段】 メモリセル領域と素子領域とを画成され
た基板上にアモルファスシリコン膜を一様に堆積し、さ
らに基板上の素子領域を前記アモルファスシリコン膜で
覆ったまま、メモリセル領域において前記アモルファス
シリコン膜をパターニングし、フラッシュメモリ装置の
積層ゲート電極あるいは単層ゲートを形成する。さらに
この状態で保護酸化膜を熱酸化処理工程により形成し、
その後で前記アモルファスシリコン膜をパターニングし
て前記素子領域にゲート電極を形成する。
装置において、フローティングゲート電極を保護酸化膜
で覆うと同時に、論理素子を構成するＭＯＳトランジス
タのゲート電極直下におけるバーズビークの形成を抑制
する。 【解決手段】 メモリセル領域と素子領域とを画成され
た基板上にアモルファスシリコン膜を一様に堆積し、さ
らに基板上の素子領域を前記アモルファスシリコン膜で
覆ったまま、メモリセル領域において前記アモルファス
シリコン膜をパターニングし、フラッシュメモリ装置の
積層ゲート電極あるいは単層ゲートを形成する。さらに
この状態で保護酸化膜を熱酸化処理工程により形成し、
その後で前記アモルファスシリコン膜をパターニングし
て前記素子領域にゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置お
よびその製造方法に係り、特に不揮発性半導体記憶装置
を含み、複数の電源電圧を使う半導体集積回路装置およ
びその製造方法に関する。
よびその製造方法に係り、特に不揮発性半導体記憶装置
を含み、複数の電源電圧を使う半導体集積回路装置およ
びその製造方法に関する。
【０００２】フラッシュメモリ装置はフローティングゲ
ート電極中に情報を電荷の形で蓄積する不揮発性半導体
記憶装置であり、簡単な素子構成を有しているため、大
規模集積回路装置を構成するのに適している。
ート電極中に情報を電荷の形で蓄積する不揮発性半導体
記憶装置であり、簡単な素子構成を有しているため、大
規模集積回路装置を構成するのに適している。
【０００３】フラッシュメモリ装置では情報の書き込み
および消去が、フローティングゲート電極へのトンネル
絶縁膜を介したホットキャリアの注入およびＦｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ型トンネル効果による引き抜きに
よりなされるが、かかるホットキャリアを発生させるた
めには高電圧が必要とされ、そのためフラッシュメモリ
装置では、メモリセルと協働する周辺回路に電源電圧を
昇圧する昇圧回路が設けられている。従って、このよう
な周辺回路において使われるトランジスタは高電圧で動
作する必要がある。
および消去が、フローティングゲート電極へのトンネル
絶縁膜を介したホットキャリアの注入およびＦｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ型トンネル効果による引き抜きに
よりなされるが、かかるホットキャリアを発生させるた
めには高電圧が必要とされ、そのためフラッシュメモリ
装置では、メモリセルと協働する周辺回路に電源電圧を
昇圧する昇圧回路が設けられている。従って、このよう
な周辺回路において使われるトランジスタは高電圧で動
作する必要がある。
【０００４】一方、最近ではこのようなフラッシュメモ
リ装置を高速論理回路と共に共通の半導体基板上に、半
導体集積回路装置の形で形成することが行われている。
このような高速論理回路では、使われるトランジスタは
低電圧動作をする必要があり、このためかかる半導体集
積回路装置では複数の電源電圧を使う必要がある。
リ装置を高速論理回路と共に共通の半導体基板上に、半
導体集積回路装置の形で形成することが行われている。
このような高速論理回路では、使われるトランジスタは
低電圧動作をする必要があり、このためかかる半導体集
積回路装置では複数の電源電圧を使う必要がある。
【０００５】
【従来の技術】図１（Ａ）〜図９（Ｑ）は、かかるフラ
ッシュメモリを含み、多電源電圧に対応した従来の半導
体集積回路装置の製造工程を示す図である。
ッシュメモリを含み、多電源電圧に対応した従来の半導
体集積回路装置の製造工程を示す図である。
【０００６】図１（Ａ）を参照するに、フィールド酸化
膜あるいはＳＴＩ構造などの素子分離構造（図示せず）
が形成されたＳｉ基板１１上にはフラッシュメモリセル
領域Ａ，低電圧動作トランジスタ領域Ｂ、および高電圧
動作トランジスタ領域Ｃが画成されており、図１（Ａ）
の工程では前記領域Ａ〜Ｃ上に、８００〜１１００°Ｃ
での前記Ｓｉ基板１１表面の熱酸化工程により、トンネ
ル酸化膜１２Ａが８〜１０ｎｍの厚さに形成される。さ
らに図１（Ｂ）の工程において前記トンネル酸化膜１２
Ａ上にＰ（リン）でドープされた８０〜１２０ｎｍの厚
さのアモルファスシリコン膜１３と、いわゆるＯＮＯ構
造を有する絶縁膜１４とが順次堆積される。ＯＮＯ絶縁
膜１４は、前記アモルファスシリコン膜１３上にＣＶＤ
法により５〜１０ｎｍの厚さに堆積されたＳｉＯ2膜１
４ｃと、前記ＳｉＯ2膜１４ｃ上にＣＶＤ法により５〜
１０ｎｍの厚さに堆積されたＳｉＮ膜１４ｂと、前記Ｓ
ｉＮ膜１４ｂの表面に形成された３〜１０ｎｍの厚さの
熱酸化膜１４ａとよりなり、優れたリーク電流特性を有
している。
膜あるいはＳＴＩ構造などの素子分離構造（図示せず）
が形成されたＳｉ基板１１上にはフラッシュメモリセル
領域Ａ，低電圧動作トランジスタ領域Ｂ、および高電圧
動作トランジスタ領域Ｃが画成されており、図１（Ａ）
の工程では前記領域Ａ〜Ｃ上に、８００〜１１００°Ｃ
での前記Ｓｉ基板１１表面の熱酸化工程により、トンネ
ル酸化膜１２Ａが８〜１０ｎｍの厚さに形成される。さ
らに図１（Ｂ）の工程において前記トンネル酸化膜１２
Ａ上にＰ（リン）でドープされた８０〜１２０ｎｍの厚
さのアモルファスシリコン膜１３と、いわゆるＯＮＯ構
造を有する絶縁膜１４とが順次堆積される。ＯＮＯ絶縁
膜１４は、前記アモルファスシリコン膜１３上にＣＶＤ
法により５〜１０ｎｍの厚さに堆積されたＳｉＯ2膜１
４ｃと、前記ＳｉＯ2膜１４ｃ上にＣＶＤ法により５〜
１０ｎｍの厚さに堆積されたＳｉＮ膜１４ｂと、前記Ｓ
ｉＮ膜１４ｂの表面に形成された３〜１０ｎｍの厚さの
熱酸化膜１４ａとよりなり、優れたリーク電流特性を有
している。
【０００７】次に図２（Ｃ）の工程において、前記フラ
ッシュメモリセル領域Ａ上にレジストパターン１５Ａを
形成し、前記レジストパターン１５Ａをマスクに、前記
Ｓｉ基板１１上のＯＮＯ膜１４，アモルファスシリコン
膜１３およびトンネル絶縁膜１２Ａを、前記低電圧動作
トランジスタ領域Ｂおよび高電圧動作トランジスタ領域
Ｃにおいて除去し、前記領域ＢおよびＣにおいて前記Ｓ
ｉ基板１１の表面を露出する。前記トンネル絶縁膜１２
Ａの除去工程においてはＨＦによるウェットエッチング
が実行され、その結果前記Ｓｉ基板１１の表面が前記領
域ＢおよびＣにおいてはＨＦに曝される。
ッシュメモリセル領域Ａ上にレジストパターン１５Ａを
形成し、前記レジストパターン１５Ａをマスクに、前記
Ｓｉ基板１１上のＯＮＯ膜１４，アモルファスシリコン
膜１３およびトンネル絶縁膜１２Ａを、前記低電圧動作
トランジスタ領域Ｂおよび高電圧動作トランジスタ領域
Ｃにおいて除去し、前記領域ＢおよびＣにおいて前記Ｓ
ｉ基板１１の表面を露出する。前記トンネル絶縁膜１２
Ａの除去工程においてはＨＦによるウェットエッチング
が実行され、その結果前記Ｓｉ基板１１の表面が前記領
域ＢおよびＣにおいてはＨＦに曝される。
【０００８】次に図２（Ｄ）の工程において前記レジス
トパターン１５Ａを除去し、さらに８００〜１１００°
Ｃの温度で熱酸化工程を行うことにより、前記領域Ｂお
よびＣ上に、前記Ｓｉ基板１１を覆うように熱酸化膜１
２Ｃ（熱窒化酸化膜を用いても可）を１０〜５０ｎｍの
厚さに形成する。
トパターン１５Ａを除去し、さらに８００〜１１００°
Ｃの温度で熱酸化工程を行うことにより、前記領域Ｂお
よびＣ上に、前記Ｓｉ基板１１を覆うように熱酸化膜１
２Ｃ（熱窒化酸化膜を用いても可）を１０〜５０ｎｍの
厚さに形成する。
【０００９】さらに図３（Ｅ）の工程において前記Ｓｉ
基板１１上に前記フラッシュメモリセル領域Ａにおいて
前記ＯＮＯ膜１４を覆うように、また前記高電圧トラン
ジスタ形成領域Ｃにおいて前記熱酸化膜１２Ｃを覆うよ
うに次のレジストパターン１５Ｂを形成し、前記レジス
トパターン１５Ｂをマスクに、前記Ｓｉ基板１１上の熱
酸化膜１２Ｃを前記低電圧動作トランジスタ領域Ｂにお
いてＨＦ処理により除去し、前記Ｓｉ基板１１の表面を
露出する。図３（Ｅ）の工程により、前記領域Ｂにおい
てはＳｉ基板１１の表面が二度目のＨＦ処理を受ける。
基板１１上に前記フラッシュメモリセル領域Ａにおいて
前記ＯＮＯ膜１４を覆うように、また前記高電圧トラン
ジスタ形成領域Ｃにおいて前記熱酸化膜１２Ｃを覆うよ
うに次のレジストパターン１５Ｂを形成し、前記レジス
トパターン１５Ｂをマスクに、前記Ｓｉ基板１１上の熱
酸化膜１２Ｃを前記低電圧動作トランジスタ領域Ｂにお
いてＨＦ処理により除去し、前記Ｓｉ基板１１の表面を
露出する。図３（Ｅ）の工程により、前記領域Ｂにおい
てはＳｉ基板１１の表面が二度目のＨＦ処理を受ける。
【００１０】次に図３（Ｆ）の工程において前記レジス
トパターン１５Ｂを除去し、さらに前記領域Ｂにおいて
露出したＳｉ基板１１上に８００〜１１００°Ｃにおけ
る熱酸化処理により、厚さが３〜１０ｎｍの熱酸化膜１
２Ｂ（熱窒化酸化膜を用いても可）を形成する。また図
３（Ｆ）の工程では、前記熱酸化膜１２Ｂを形成する熱
酸化工程の結果、前記高電圧動作トランジスタ領域Ｃ上
に形成されている前記熱酸化膜１２Ｃの厚さが増大す
る。
トパターン１５Ｂを除去し、さらに前記領域Ｂにおいて
露出したＳｉ基板１１上に８００〜１１００°Ｃにおけ
る熱酸化処理により、厚さが３〜１０ｎｍの熱酸化膜１
２Ｂ（熱窒化酸化膜を用いても可）を形成する。また図
３（Ｆ）の工程では、前記熱酸化膜１２Ｂを形成する熱
酸化工程の結果、前記高電圧動作トランジスタ領域Ｃ上
に形成されている前記熱酸化膜１２Ｃの厚さが増大す
る。
【００１１】次に図４（Ｇ）の工程において図３（Ｆ）
の構造上にＰドープしたアモルファスシリコン膜１６
（ポリシリコン膜でも可、また後の工程でドープしても
可）がプラズマＣＶＤ法により１００〜２５０ｎｍの厚
さに堆積され、次いで図４（Ｈ）の工程において前記レ
ジストパターン１７Ａをマスクに前記アモルファスシリ
コン膜１６，前記ＯＮＯ膜１４および前記アモルファス
シリコン膜１３を順次パターニングすることにより、前
記フラッシュメモリセル領域Ａにおいてアモルファスシ
リコンパターン１３Ａ，ＯＮＯパターン１４Ａおよびア
モルファスシリコンパターン１６Ａよりなり、前記アモ
ルファスシリコンパターン１３Ａをフローティングゲー
ト電極として含むフラッシュメモリの積層ゲート電極構
造１６Ｆが形成される。なお図４（Ｇ）の工程において
前記アモルファシリコン膜１６上に必要に応じてＷＳｉ
やＣｏＳｉなどのシリサイド膜を形成することも可能で
ある。また、ノンドープポリシリコン膜を形成し、後の
イオン注入工程にてｎ型（Ｐ，Ａｓ等）、あるいはｐ型
（Ｂ，ＢＦ2等）のゲート電極を形成することも可能で
ある。
の構造上にＰドープしたアモルファスシリコン膜１６
（ポリシリコン膜でも可、また後の工程でドープしても
可）がプラズマＣＶＤ法により１００〜２５０ｎｍの厚
さに堆積され、次いで図４（Ｈ）の工程において前記レ
ジストパターン１７Ａをマスクに前記アモルファスシリ
コン膜１６，前記ＯＮＯ膜１４および前記アモルファス
シリコン膜１３を順次パターニングすることにより、前
記フラッシュメモリセル領域Ａにおいてアモルファスシ
リコンパターン１３Ａ，ＯＮＯパターン１４Ａおよびア
モルファスシリコンパターン１６Ａよりなり、前記アモ
ルファスシリコンパターン１３Ａをフローティングゲー
ト電極として含むフラッシュメモリの積層ゲート電極構
造１６Ｆが形成される。なお図４（Ｇ）の工程において
前記アモルファシリコン膜１６上に必要に応じてＷＳｉ
やＣｏＳｉなどのシリサイド膜を形成することも可能で
ある。また、ノンドープポリシリコン膜を形成し、後の
イオン注入工程にてｎ型（Ｐ，Ａｓ等）、あるいはｐ型
（Ｂ，ＢＦ2等）のゲート電極を形成することも可能で
ある。
【００１２】次に図５（Ｉ）の工程において前記レジス
トパターン１７Ａが除去され、新にレジストパターン１
７Ｂが、前記フラッシュメモリセル領域Ａを覆うように
形成され、前記レジストパターン１７Ｂをマスクに前記
低電圧動作トランジスタ領域Ｂおよび高電圧動作トラン
ジスタ領域Ｃにおいて前記アモルファスシリコン膜１６
をパターニングすることにより、前記領域Ｂに低電圧動
作トランジスタのゲート電極１６Ｂが、また前記領域Ｃ
に高電圧動作トランジスタのゲート電極１６Ｃが形成さ
れる。
トパターン１７Ａが除去され、新にレジストパターン１
７Ｂが、前記フラッシュメモリセル領域Ａを覆うように
形成され、前記レジストパターン１７Ｂをマスクに前記
低電圧動作トランジスタ領域Ｂおよび高電圧動作トラン
ジスタ領域Ｃにおいて前記アモルファスシリコン膜１６
をパターニングすることにより、前記領域Ｂに低電圧動
作トランジスタのゲート電極１６Ｂが、また前記領域Ｃ
に高電圧動作トランジスタのゲート電極１６Ｃが形成さ
れる。
【００１３】次に図５（Ｊ）の工程において前記レジス
トパターン１７Ｂを除去し、８００〜９００°Ｃでの熱
酸化処理により、前記フラッシュメモリセル領域Ａにお
いて前記積層ゲート電極構造１６Ｆを覆うように、また
前記低電圧動作トランジスタ形成領域Ｂにおいて前記ゲ
ート電極１６Ｂを覆うように、さらに前記高電圧動作ト
ランジスタ形成領域Ｃにおいて前記ゲート電極１６Ｃを
覆うように、保護酸化膜１８が形成される。
トパターン１７Ｂを除去し、８００〜９００°Ｃでの熱
酸化処理により、前記フラッシュメモリセル領域Ａにお
いて前記積層ゲート電極構造１６Ｆを覆うように、また
前記低電圧動作トランジスタ形成領域Ｂにおいて前記ゲ
ート電極１６Ｂを覆うように、さらに前記高電圧動作ト
ランジスタ形成領域Ｃにおいて前記ゲート電極１６Ｃを
覆うように、保護酸化膜１８が形成される。
【００１４】次に図６（Ｋ）の工程において、図５
（Ｊ）の構造上に前記低電圧動作トランジスタおよび高
電圧動作トランジスタの形成領域ＢおよびＣを覆うよう
に、また前記フラッシュメモリセル領域Ａを部分的に覆
うようにレジストパターン１９Ａが形成され、前記レジ
ストパターン１９Ａおよび前記積層ゲート電極１６Ｆを
マスクにＰ+（Ａｓ+でも可）のイオン注入を、典型的に
は３０〜８０ｋｅＶの加速電圧で、１×１０14ｃｍ-2〜
３×１０14ｃｍ-2のドーズ量で行い、前記Ｓｉ基板１１
中に前記積層ゲート電極１６Ｆに隣接してｎ型拡散領域
１１ａを形成する。
（Ｊ）の構造上に前記低電圧動作トランジスタおよび高
電圧動作トランジスタの形成領域ＢおよびＣを覆うよう
に、また前記フラッシュメモリセル領域Ａを部分的に覆
うようにレジストパターン１９Ａが形成され、前記レジ
ストパターン１９Ａおよび前記積層ゲート電極１６Ｆを
マスクにＰ+（Ａｓ+でも可）のイオン注入を、典型的に
は３０〜８０ｋｅＶの加速電圧で、１×１０14ｃｍ-2〜
３×１０14ｃｍ-2のドーズ量で行い、前記Ｓｉ基板１１
中に前記積層ゲート電極１６Ｆに隣接してｎ型拡散領域
１１ａを形成する。
【００１５】図６（Ｋ）の工程では、さらに前記レジス
トパターン１９ＡをマスクにＡｓ+のイオン注入を、典
型的には３０〜５０ｋｅＶの加速電圧で、１×１０15〜
６×１０15ｃｍ-2のドーズ量で行い、前記ｎ型拡散領域
１１ａ内に別のｎ型拡散領域１１ｂを形成する。図６
（Ｋ）の工程では、前記低電圧動作トランジスタ領域Ｂ
および高電圧動作トランジスタ領域Ｃは前記レジストパ
ターン１９Ａにより覆われているため、イオン注入は生
じない。
トパターン１９ＡをマスクにＡｓ+のイオン注入を、典
型的には３０〜５０ｋｅＶの加速電圧で、１×１０15〜
６×１０15ｃｍ-2のドーズ量で行い、前記ｎ型拡散領域
１１ａ内に別のｎ型拡散領域１１ｂを形成する。図６
（Ｋ）の工程では、前記低電圧動作トランジスタ領域Ｂ
および高電圧動作トランジスタ領域Ｃは前記レジストパ
ターン１９Ａにより覆われているため、イオン注入は生
じない。
【００１６】次に図６（Ｌ）の工程において前記レジス
トパターン１９Ａが除去され、新にレジストパターン１
９Ｂが前記領域Ａを露出するように、また前記領域Ｂお
よびＣを覆うように形成される。図６（Ｌ）の工程では
さらに前記レジストパターン１９ＢをマスクにＡｓ+
（Ｐ+でも可）のイオン注入が３０〜５０ｋｅＶの加速
電圧下、５×１０14〜５×１０15ｃｍ-2のドーズ量で実
行され、その結果前記ｎ型拡散領域１１ｂ中の不純物濃
度が増大すると同時に、前記フラッシュメモリ領域Ａ中
にさらに別のｎ型拡散領域１１ｃが、前記積層ゲート構
造１６Ｆを自己整合マスクに形成される。このとき図６
（Ｋ）の工程は削除することも可能である。
トパターン１９Ａが除去され、新にレジストパターン１
９Ｂが前記領域Ａを露出するように、また前記領域Ｂお
よびＣを覆うように形成される。図６（Ｌ）の工程では
さらに前記レジストパターン１９ＢをマスクにＡｓ+
（Ｐ+でも可）のイオン注入が３０〜５０ｋｅＶの加速
電圧下、５×１０14〜５×１０15ｃｍ-2のドーズ量で実
行され、その結果前記ｎ型拡散領域１１ｂ中の不純物濃
度が増大すると同時に、前記フラッシュメモリ領域Ａ中
にさらに別のｎ型拡散領域１１ｃが、前記積層ゲート構
造１６Ｆを自己整合マスクに形成される。このとき図６
（Ｋ）の工程は削除することも可能である。
【００１７】次に図７（Ｍ）の工程において前記レジス
トパターン１９Ｂは除去され、前記低電圧動作トランジ
スタ領域Ｂのみを露出するようにレジストパターン１９
Ｃが前記Ｓｉ基板１１上に形成される。さらに図７
（Ｍ）の工程では前記レジストパターン１９Ｃをマスク
にｐ型不純物あるいはｎ型不純物をイオン注入し、前記
領域Ｂにおいて前記ゲート電極１６Ｂを自己整合マスク
に、一対のＬＤＤ拡散領域１１ｄを前記Ｓｉ基板１１
中、前記ゲート電極１６Ｂの両側に形成する。
トパターン１９Ｂは除去され、前記低電圧動作トランジ
スタ領域Ｂのみを露出するようにレジストパターン１９
Ｃが前記Ｓｉ基板１１上に形成される。さらに図７
（Ｍ）の工程では前記レジストパターン１９Ｃをマスク
にｐ型不純物あるいはｎ型不純物をイオン注入し、前記
領域Ｂにおいて前記ゲート電極１６Ｂを自己整合マスク
に、一対のＬＤＤ拡散領域１１ｄを前記Ｓｉ基板１１
中、前記ゲート電極１６Ｂの両側に形成する。
【００１８】次に図７（Ｎ）の工程において前記レジス
トパターン１９Ｃは除去され、前記高電圧動作トランジ
スタ領域Ｃのみを露出するようにレジストパターン１９
Ｄが前記Ｓｉ基板１１上に形成される。さらに図７
（Ｎ）の工程では前記レジストパターン１９Ｄをマスク
にｐ型あるいはｎ型の不純物元素がイオン注入され、前
記Ｓｉ基板１１中、前記ゲート電極１６Ｃの両側に一対
のＬＤＤ拡散領域１１ｅが形成される。前記拡散領域１
１ｅｔ１１ｄとは、同一工程で形成することも可能であ
る。
トパターン１９Ｃは除去され、前記高電圧動作トランジ
スタ領域Ｃのみを露出するようにレジストパターン１９
Ｄが前記Ｓｉ基板１１上に形成される。さらに図７
（Ｎ）の工程では前記レジストパターン１９Ｄをマスク
にｐ型あるいはｎ型の不純物元素がイオン注入され、前
記Ｓｉ基板１１中、前記ゲート電極１６Ｃの両側に一対
のＬＤＤ拡散領域１１ｅが形成される。前記拡散領域１
１ｅｔ１１ｄとは、同一工程で形成することも可能であ
る。
【００１９】さらに図８（Ｏ）の工程において前記積層
ゲート電極１６Ｆ，前記ゲート電極１６Ｂおよび前記ゲ
ート電極１６Ｃの両側に側壁絶縁膜１６ｓがＣＶＤ酸化
膜の堆積およびエッチバックにより形成され、図８
（Ｐ）の工程において前記フラッシュメモリセル領域Ａ
を覆うレジストパターン１９Ｅを、前記レジストパター
ン１９Ｅが前記低電圧動作トランジスタ領域Ｂおよび高
電圧動作トランジスタ領域Ｃを露出するように形成され
る。さらにｐ型不純物元素あるいはｎ型不純物元素を前
記レジストパターン１９Ｅおよびゲート電極１６Ｂ，１
６Ｃをマスクにイオン注入することにより、前記領域Ｂ
においては前記Ｓｉ基板１１中、前記ゲート電極１６Ｂ
の外側にｐ+型あるいはｎ+型の拡散領域１１ｆが形成さ
れる。同様に前記領域Ｃにおいては前記Ｓｉ基板中、前
記ゲート電極１６Ｃの外側にｐ+型あるいはｎ+型の拡散
領域１１ｇが形成される。前記拡散領域１１ｆおよび１
１ｇの表面には、必要に応じてサリサイド工程によりＷ
ＳｉやＣｏＳｉなどの低抵抗シリサイド膜を形成するこ
とも可能である。
ゲート電極１６Ｆ，前記ゲート電極１６Ｂおよび前記ゲ
ート電極１６Ｃの両側に側壁絶縁膜１６ｓがＣＶＤ酸化
膜の堆積およびエッチバックにより形成され、図８
（Ｐ）の工程において前記フラッシュメモリセル領域Ａ
を覆うレジストパターン１９Ｅを、前記レジストパター
ン１９Ｅが前記低電圧動作トランジスタ領域Ｂおよび高
電圧動作トランジスタ領域Ｃを露出するように形成され
る。さらにｐ型不純物元素あるいはｎ型不純物元素を前
記レジストパターン１９Ｅおよびゲート電極１６Ｂ，１
６Ｃをマスクにイオン注入することにより、前記領域Ｂ
においては前記Ｓｉ基板１１中、前記ゲート電極１６Ｂ
の外側にｐ+型あるいはｎ+型の拡散領域１１ｆが形成さ
れる。同様に前記領域Ｃにおいては前記Ｓｉ基板中、前
記ゲート電極１６Ｃの外側にｐ+型あるいはｎ+型の拡散
領域１１ｇが形成される。前記拡散領域１１ｆおよび１
１ｇの表面には、必要に応じてサリサイド工程によりＷ
ＳｉやＣｏＳｉなどの低抵抗シリサイド膜を形成するこ
とも可能である。
【００２０】さらに図９（Ｑ）の工程において前記Ｓｉ
基板１１上に層間絶縁膜２０が前記領域Ａ〜Ｃを連続し
て覆うように形成され、さらに前記層間絶縁膜２０中に
前記領域Ａにおいては前記拡散領域１１ｂおよび１１ｃ
を露出するコンタクトホールが形成され、前記コンタク
トホール中にはＷプラグ２０Ａが形成される。同様に前
記領域Ｂにおいては前記拡散領域１２ｆを露出するコン
タクトホールが形成され、前記コンタクトホール中には
Ｗプラグ２０Ｂが形成される。また前記領域Ｃにおいて
は前記層間絶縁膜２０中に前記拡散領域１２ｇを露出す
るコンタクトホールが形成され、前記コンタクトホール
中にはＷプラグ２０Ｃが形成される。
基板１１上に層間絶縁膜２０が前記領域Ａ〜Ｃを連続し
て覆うように形成され、さらに前記層間絶縁膜２０中に
前記領域Ａにおいては前記拡散領域１１ｂおよび１１ｃ
を露出するコンタクトホールが形成され、前記コンタク
トホール中にはＷプラグ２０Ａが形成される。同様に前
記領域Ｂにおいては前記拡散領域１２ｆを露出するコン
タクトホールが形成され、前記コンタクトホール中には
Ｗプラグ２０Ｂが形成される。また前記領域Ｃにおいて
は前記層間絶縁膜２０中に前記拡散領域１２ｇを露出す
るコンタクトホールが形成され、前記コンタクトホール
中にはＷプラグ２０Ｃが形成される。
【００２１】
【発明が解決しようとする課題】ところで、このような
積層ゲート電極構造１６Ｆを有するフラッシュメモリ装
置を含む半導体集積回路装置の製造工程では、図５
（Ｊ）の工程において前記積層ゲート電極構造１６Ｆの
側壁面に厚さが５〜１０ｎｍの保護酸化膜１８が８００
〜９００°Ｃにおける熱酸化処理工程により形成される
が、かかる熱酸化工程の結果、かかる保護酸化膜１８
は、図１０（Ａ），（Ｂ）に示すように前記積層ゲート
電極構造１６Ｆのみならず、前記低電圧動作トランジス
タ領域Ｂ上に形成されたゲート電極１６Ｂの側壁面、お
よび前記集電圧動作トランジスタ領域Ｃに形成されたゲ
ート電極１６Ｃの側壁面上にも形成される。
積層ゲート電極構造１６Ｆを有するフラッシュメモリ装
置を含む半導体集積回路装置の製造工程では、図５
（Ｊ）の工程において前記積層ゲート電極構造１６Ｆの
側壁面に厚さが５〜１０ｎｍの保護酸化膜１８が８００
〜９００°Ｃにおける熱酸化処理工程により形成される
が、かかる熱酸化工程の結果、かかる保護酸化膜１８
は、図１０（Ａ），（Ｂ）に示すように前記積層ゲート
電極構造１６Ｆのみならず、前記低電圧動作トランジス
タ領域Ｂ上に形成されたゲート電極１６Ｂの側壁面、お
よび前記集電圧動作トランジスタ領域Ｃに形成されたゲ
ート電極１６Ｃの側壁面上にも形成される。
【００２２】その際、図１０（Ｂ）に円で囲んで示すよ
うに、前記保護酸化膜１８は前記領域Ｂにおいてゲート
電極１６Ｂの下に食い込むバーズビークを形成してしま
う。このため特にゲート長が短く、従ってゲート酸化膜
１２Ｂの厚さの薄い低電圧動作トランジスタでは、実質
的なゲート酸化膜の膜厚変動がゲート電極１６Ｂ直下に
おいて生じてしまい、その結果しきい値特性が所望の値
からずれてしまう問題が生じる。
うに、前記保護酸化膜１８は前記領域Ｂにおいてゲート
電極１６Ｂの下に食い込むバーズビークを形成してしま
う。このため特にゲート長が短く、従ってゲート酸化膜
１２Ｂの厚さの薄い低電圧動作トランジスタでは、実質
的なゲート酸化膜の膜厚変動がゲート電極１６Ｂ直下に
おいて生じてしまい、その結果しきい値特性が所望の値
からずれてしまう問題が生じる。
【００２３】このような問題は、前記保護酸化膜１８を
形成しなければ勿論発生しないが、前記保護酸化膜１８
を形成しない場合、図１１（Ｂ）に示すように前記フロ
ーティングゲート電極１３中に保持された電子はＣＶＤ
工程とエッチバック工程により形成された側壁絶縁膜１
６ｓへと散逸してしまい、フラッシュメモリ装置中に蓄
積された情報は短時間で失われてしまう。これに対し、
図１１（Ａ）に示すように前記フローティングゲート電
極１３の側壁にリーク電流の少ない高品質な熱酸化膜１
８を形成した場合には、前記フローティングゲート電極
１３中に注入された電子は安定に保持される。
形成しなければ勿論発生しないが、前記保護酸化膜１８
を形成しない場合、図１１（Ｂ）に示すように前記フロ
ーティングゲート電極１３中に保持された電子はＣＶＤ
工程とエッチバック工程により形成された側壁絶縁膜１
６ｓへと散逸してしまい、フラッシュメモリ装置中に蓄
積された情報は短時間で失われてしまう。これに対し、
図１１（Ａ）に示すように前記フローティングゲート電
極１３の側壁にリーク電流の少ない高品質な熱酸化膜１
８を形成した場合には、前記フローティングゲート電極
１３中に注入された電子は安定に保持される。
【００２４】このようなことから、フラッシュメモリ装
置を含む半導体集積回路装置では、かかる保護酸化膜１
８を形成するのは不可欠であるが、一方で、かかる保護
酸化膜を形成することによる周辺回路あるいは論理回路
を構成するＭＯＳトランジスタのしきい値特性の変動の
問題もまた不可避的に生じてしまう。かかるＭＯＳトラ
ンジスタのしきい値特性の変動の問題は、特にＭＯＳト
ランジスタがゲート長の短い高速トランジスタである場
合に顕著に現れる。
置を含む半導体集積回路装置では、かかる保護酸化膜１
８を形成するのは不可欠であるが、一方で、かかる保護
酸化膜を形成することによる周辺回路あるいは論理回路
を構成するＭＯＳトランジスタのしきい値特性の変動の
問題もまた不可避的に生じてしまう。かかるＭＯＳトラ
ンジスタのしきい値特性の変動の問題は、特にＭＯＳト
ランジスタがゲート長の短い高速トランジスタである場
合に顕著に現れる。
【００２５】図１２は、本発明の関連技術による単層ゲ
ート電極構造を有するフラッシュメモリセルの構成を示
す平面図である。
ート電極構造を有するフラッシュメモリセルの構成を示
す平面図である。
【００２６】図１２を参照するに、Ｓｉ基板１１上には
フィールド酸化膜１１Ｆにより素子領域１１Ａが画成さ
れており、前記フローティングゲート電極パターン１３
Ａの一端が前記Ｓｉ基板１１上に前記素子領域１１Ａを
横切るように形成されている。前記素子領域１１Ａ中に
は前記フローティングゲート電極パターン１３Ａを自己
整合マスクに、片側にｎ-型のソース領域１１ａおよび
ｎ+型のソースライン領域１１ｂが形成され、他の側に
ｎ+型のドレイン領域１１ｃとが形成されている。
フィールド酸化膜１１Ｆにより素子領域１１Ａが画成さ
れており、前記フローティングゲート電極パターン１３
Ａの一端が前記Ｓｉ基板１１上に前記素子領域１１Ａを
横切るように形成されている。前記素子領域１１Ａ中に
は前記フローティングゲート電極パターン１３Ａを自己
整合マスクに、片側にｎ-型のソース領域１１ａおよび
ｎ+型のソースライン領域１１ｂが形成され、他の側に
ｎ+型のドレイン領域１１ｃとが形成されている。
【００２７】前記Ｓｉ基板１１上には前記素子領域１１
Ａに隣接して別の素子領域１１Ｂが形成されており、前
記素子領域１１Ｂ中にはｎ+型拡散領域１１Ｃが形成さ
れている。前記フローティングゲート電極パターン１３
Ａは他端に前記拡散領域１１Ｃを覆うカップリング部１
３Ａｃが形成されている。
Ａに隣接して別の素子領域１１Ｂが形成されており、前
記素子領域１１Ｂ中にはｎ+型拡散領域１１Ｃが形成さ
れている。前記フローティングゲート電極パターン１３
Ａは他端に前記拡散領域１１Ｃを覆うカップリング部１
３Ａｃが形成されている。
【００２８】図１３（Ａ）は図１２中、Ｘ−Ｘ’に沿っ
た断面図を示す。
た断面図を示す。
【００２９】図１３（Ａ）を参照するに、前記Ｓｉ基板
１１上には前記ソースライン領域１１ｂとドレイン領域
１１ｃとの間にトンネル酸化膜１２Ａが形成されてお
り、前記フローティングゲート電極パターン１３Ａは前
記トンネル酸化膜１２Ａ上に形成されているのがわか
る。また前記Ｓｉ基板１１中には前記ｎ+型ソースライ
ン領域１１ｂの外側にｎ-型のソース領域１１ａが形成
されているのがわかる。前記フローティングゲート電極
パターン１３Ａの側壁には側壁絶縁膜が形成されてい
る。
１１上には前記ソースライン領域１１ｂとドレイン領域
１１ｃとの間にトンネル酸化膜１２Ａが形成されてお
り、前記フローティングゲート電極パターン１３Ａは前
記トンネル酸化膜１２Ａ上に形成されているのがわか
る。また前記Ｓｉ基板１１中には前記ｎ+型ソースライ
ン領域１１ｂの外側にｎ-型のソース領域１１ａが形成
されているのがわかる。前記フローティングゲート電極
パターン１３Ａの側壁には側壁絶縁膜が形成されてい
る。
【００３０】図１３（Ｂ）は、図１２中Ｙ−Ｙ’に沿っ
た断面図を示す。
た断面図を示す。
【００３１】図１３（Ｂ）を参照するに前記フローティ
ングゲート電極パターン１３Ａは、前記Ｓｉ基板１１上
のフィールド酸化膜１１Ｆ上を図１３（Ａ）のフラッシ
ュメモリセルが形成された素子領域１１Ａから隣接する
素子領域１１ＡＣへと連続的に延在しているのがわか
る。前記フローティングゲート電極パターン１３Ａの端
部１３Ａｃは、前記高濃度拡散領域１１Ｃと、酸化膜１
２Ａｃを介して容量結合している。
ングゲート電極パターン１３Ａは、前記Ｓｉ基板１１上
のフィールド酸化膜１１Ｆ上を図１３（Ａ）のフラッシ
ュメモリセルが形成された素子領域１１Ａから隣接する
素子領域１１ＡＣへと連続的に延在しているのがわか
る。前記フローティングゲート電極パターン１３Ａの端
部１３Ａｃは、前記高濃度拡散領域１１Ｃと、酸化膜１
２Ａｃを介して容量結合している。
【００３２】そこで書き込み（ｐｒｏｇｒａｍ）動作時
に図１４（Ａ），（Ｂ）に示すように前記ソースライン
領域１１ｂを設置し、前記ドレイン領域に＋５Ｖのドレ
イン電圧を印加し、さらに前記高濃度拡散領域１１Ｃに
＋１０Ｖの書き込み電圧を印加することにより前記フロ
ーティングゲート電極１３Ａの電位が上昇し、前記素子
領域１１Ａにおいて前記フローティングゲート電極１３
Ａ中へのホットエレクトロンの注入が、トンネル酸化膜
１２Ａを介して生じる。
に図１４（Ａ），（Ｂ）に示すように前記ソースライン
領域１１ｂを設置し、前記ドレイン領域に＋５Ｖのドレ
イン電圧を印加し、さらに前記高濃度拡散領域１１Ｃに
＋１０Ｖの書き込み電圧を印加することにより前記フロ
ーティングゲート電極１３Ａの電位が上昇し、前記素子
領域１１Ａにおいて前記フローティングゲート電極１３
Ａ中へのホットエレクトロンの注入が、トンネル酸化膜
１２Ａを介して生じる。
【００３３】一方消去（ｅｒａｓｅ）動作時には図１４
（Ｃ），（Ｄ）に示すように前記ドレイン領域１１ｃお
よび前記高濃度拡散領域１１Ｃを接地し、前記ソースラ
イン領域１１ｂに＋１５Ｖの消去電圧を印加する。その
結果、前記フローティングゲート電極１３Ａ中の電子は
前記ソース領域１１ａへと前記トンネル酸化膜１２Ａ中
をトンネリングし、さらに前記ソースライン領域１１ｂ
を通ってソース電源に吸収される。
（Ｃ），（Ｄ）に示すように前記ドレイン領域１１ｃお
よび前記高濃度拡散領域１１Ｃを接地し、前記ソースラ
イン領域１１ｂに＋１５Ｖの消去電圧を印加する。その
結果、前記フローティングゲート電極１３Ａ中の電子は
前記ソース領域１１ａへと前記トンネル酸化膜１２Ａ中
をトンネリングし、さらに前記ソースライン領域１１ｂ
を通ってソース電源に吸収される。
【００３４】このように図１２のフラッシュメモリでは
前記高濃度拡散領域１１Ｃがコントロールゲート電極の
役割を果たし、従来の積層ゲート構造のフラッシュメモ
リと異なり、ポリシリコンフローティングゲート電極と
ポリシリコンコントロールゲート電極との間に先に説明
したＯＮＯ膜１４を形成する必要がない。図３１のフラ
ッシュメモリで前記ＯＮＯ膜１４の役割を果たすのは酸
化膜１２Ａｃであるが、前記酸化膜１２ＡｃはＳｉ基板
１１上に熱酸化処理により形成できるため、高品質であ
る。
前記高濃度拡散領域１１Ｃがコントロールゲート電極の
役割を果たし、従来の積層ゲート構造のフラッシュメモ
リと異なり、ポリシリコンフローティングゲート電極と
ポリシリコンコントロールゲート電極との間に先に説明
したＯＮＯ膜１４を形成する必要がない。図３１のフラ
ッシュメモリで前記ＯＮＯ膜１４の役割を果たすのは酸
化膜１２Ａｃであるが、前記酸化膜１２ＡｃはＳｉ基板
１１上に熱酸化処理により形成できるため、高品質であ
る。
【００３５】図１５（Ａ）〜図２１（Ｍ）は、低電圧動
作トランジスタＢおよび高電圧動作トランジスタＣの他
に図１２のフラッシュメモリセルを含んだ半導体集積回
路装置を製造した場合の製造工程を示す図である。ただ
し図中、先に説明した部分には同一の参照符号を付し、
説明を省略する。
作トランジスタＢおよび高電圧動作トランジスタＣの他
に図１２のフラッシュメモリセルを含んだ半導体集積回
路装置を製造した場合の製造工程を示す図である。ただ
し図中、先に説明した部分には同一の参照符号を付し、
説明を省略する。
【００３６】図１５（Ａ）を参照するに、前記Ｓｉ基板
１１上には、フラッシュメモリセル領域Ａ，低電圧動作
トランジスタ領域Ｂおよび高電圧動作トランジスタ領域
Ｃの各々に８００〜１１００°Ｃの温度での熱酸化処理
により、熱酸化膜１２Ｃが５〜５０ｎｍの厚さに形成さ
れ、図１５（Ｂ）の工程においてレジストパターン１５
1を使ったパターニング工程により、前記熱酸化膜１２
Ｃが前記フラッシュメモリセル領域Ａから除去される。
１１上には、フラッシュメモリセル領域Ａ，低電圧動作
トランジスタ領域Ｂおよび高電圧動作トランジスタ領域
Ｃの各々に８００〜１１００°Ｃの温度での熱酸化処理
により、熱酸化膜１２Ｃが５〜５０ｎｍの厚さに形成さ
れ、図１５（Ｂ）の工程においてレジストパターン１５
1を使ったパターニング工程により、前記熱酸化膜１２
Ｃが前記フラッシュメモリセル領域Ａから除去される。
【００３７】次に図１６（Ｃ）の工程において前記レジ
ストパターン１５1は除去され、さらに８００〜１１０
０°Ｃの温度で熱酸化処理を行うことにより、前記領域
Ａ上において前記Ｓｉ基板１１の表面にトンネル酸化膜
１２Ａを５〜１５ｎｍの厚さに形成する。図１６（Ｃ）
の工程では、前記トンネル酸化膜１２Ａを形成する熱酸
化処理工程の結果、前記領域Ｂ〜Ｄの各々において、前
記熱酸化膜１２Ｃの成長が生じる。
ストパターン１５1は除去され、さらに８００〜１１０
０°Ｃの温度で熱酸化処理を行うことにより、前記領域
Ａ上において前記Ｓｉ基板１１の表面にトンネル酸化膜
１２Ａを５〜１５ｎｍの厚さに形成する。図１６（Ｃ）
の工程では、前記トンネル酸化膜１２Ａを形成する熱酸
化処理工程の結果、前記領域Ｂ〜Ｄの各々において、前
記熱酸化膜１２Ｃの成長が生じる。
【００３８】次に図１６（Ｄ）の工程においてレジスト
パターン１５2を使ったパターニング工程により、前記
中電圧動作トランジスタ領域Ｂにおいて前記熱酸化膜１
２Ｃが除去され、次に図１７（Ｅ）の工程において前記
レジストパターン１５2を除去した後、８００〜１１０
０°Ｃの温度で熱酸化処理を行うことにより、前記領域
Ｂ上に熱酸化膜１２Ｂを３〜１０ｎｍの厚さに形成す
る。図１７（Ｅ）の工程では、前記熱酸化膜１２Ｂを形
成する熱酸化処理工程の結果、前記領域Ａにおいて前記
トンネル酸化膜１２Ａの成長が、また前記領域Ｃにおい
て前記熱酸化膜１２Ｃの成長が生じる。
パターン１５2を使ったパターニング工程により、前記
中電圧動作トランジスタ領域Ｂにおいて前記熱酸化膜１
２Ｃが除去され、次に図１７（Ｅ）の工程において前記
レジストパターン１５2を除去した後、８００〜１１０
０°Ｃの温度で熱酸化処理を行うことにより、前記領域
Ｂ上に熱酸化膜１２Ｂを３〜１０ｎｍの厚さに形成す
る。図１７（Ｅ）の工程では、前記熱酸化膜１２Ｂを形
成する熱酸化処理工程の結果、前記領域Ａにおいて前記
トンネル酸化膜１２Ａの成長が、また前記領域Ｃにおい
て前記熱酸化膜１２Ｃの成長が生じる。
【００３９】次に図１７（Ｆ）の工程において前記Ｓｉ
基板１１上に一様にＰドープされたアモルファスシリコ
ン膜１３を１５０〜２００ｎｍの厚さに堆積し、これを
図１８（Ｇ）の工程においてレジストパターン１７1を
マスクにパターニングし、前記フラッシュメモリセル領
域Ａにおいてフローティングゲート電極パターン１３Ａ
を、また前記低電圧動作トランジスタ領域Ｂにおいてゲ
ート電極パターン１３Ｂを、さらに前記高電圧動作トラ
ンジスタ領域Ｃにおいてゲート電極パターン１３Ｃを形
成する。
基板１１上に一様にＰドープされたアモルファスシリコ
ン膜１３を１５０〜２００ｎｍの厚さに堆積し、これを
図１８（Ｇ）の工程においてレジストパターン１７1を
マスクにパターニングし、前記フラッシュメモリセル領
域Ａにおいてフローティングゲート電極パターン１３Ａ
を、また前記低電圧動作トランジスタ領域Ｂにおいてゲ
ート電極パターン１３Ｂを、さらに前記高電圧動作トラ
ンジスタ領域Ｃにおいてゲート電極パターン１３Ｃを形
成する。
【００４０】次に図１８（Ｈ）の工程において、前記フ
ローティングゲート電極パターン１３Ａおよびゲート電
極パターン１３Ｂ〜１３Ｄの表面を８００〜９００°Ｃ
での熱酸化処理工程により５〜１０ｎｍの厚さの熱酸化
膜１８により覆い、図１９（Ｉ）の工程においてレジス
トパターン１７2をマスクにＰ+あるいはＡｓ+を５０〜
８０ｋｅＶの加速電圧下、１×１０14〜５×１０14ｃｍ
-2のドーズ量でイオン注入し、ソース領域１１ａを形成
する。
ローティングゲート電極パターン１３Ａおよびゲート電
極パターン１３Ｂ〜１３Ｄの表面を８００〜９００°Ｃ
での熱酸化処理工程により５〜１０ｎｍの厚さの熱酸化
膜１８により覆い、図１９（Ｉ）の工程においてレジス
トパターン１７2をマスクにＰ+あるいはＡｓ+を５０〜
８０ｋｅＶの加速電圧下、１×１０14〜５×１０14ｃｍ
-2のドーズ量でイオン注入し、ソース領域１１ａを形成
する。
【００４１】さらに図１９（Ｊ）の工程においてレジス
トパターン１７3により前記領域Ｂ〜Ｃを覆い、前記領
域Ａにおいて前記フローティングゲート電極パターン１
３Ａを自己整合マスクにＡｓ+のイオン注入を３０〜５
０ｋｅＶの加速電圧下、５×１０14〜３×１０15ｃｍ-2
のドーズ量でイオン注入し、前記ソース領域１１ａの内
側にｎ+型のソースライン領域１１ｂを、また前記ソー
ス領域１１ａのチャネル領域を隔てて反対側にｎ+型の
ドレイン領域１１ｃを形成する。
トパターン１７3により前記領域Ｂ〜Ｃを覆い、前記領
域Ａにおいて前記フローティングゲート電極パターン１
３Ａを自己整合マスクにＡｓ+のイオン注入を３０〜５
０ｋｅＶの加速電圧下、５×１０14〜３×１０15ｃｍ-2
のドーズ量でイオン注入し、前記ソース領域１１ａの内
側にｎ+型のソースライン領域１１ｂを、また前記ソー
ス領域１１ａのチャネル領域を隔てて反対側にｎ+型の
ドレイン領域１１ｃを形成する。
【００４２】次に図２０（Ｋ）の工程において前記フラ
ッシュメモリセル領域Ａを覆うレジストパターン１７3
を形成し、ｐ型あるいはｎ型不純物元素をイオン注入す
ることにより、前記領域ＢにＬＤＤ領域１１ｄを、前記
領域ＣにＬＤＤ領域１１ｅを、それぞれ形成する。
ッシュメモリセル領域Ａを覆うレジストパターン１７3
を形成し、ｐ型あるいはｎ型不純物元素をイオン注入す
ることにより、前記領域ＢにＬＤＤ領域１１ｄを、前記
領域ＣにＬＤＤ領域１１ｅを、それぞれ形成する。
【００４３】さらに図２０（Ｌ）の工程において前記フ
ローティングゲート電極パターン１３Ａおよびゲート電
極パターン１３Ｂ〜１３Ｃの両側壁面に側壁酸化膜１６
ｓが形成され、図２１（Ｍ）の工程において前記フラッ
シュメモリ領域Ａをレジストパターン１７4で覆った状
態で前記領域Ｂ〜Ｃの各々においてｐ型あるいはｎ型の
不純物元素をイオン注入し、拡散領域１１ｆ，１１ｇを
形成する。
ローティングゲート電極パターン１３Ａおよびゲート電
極パターン１３Ｂ〜１３Ｃの両側壁面に側壁酸化膜１６
ｓが形成され、図２１（Ｍ）の工程において前記フラッ
シュメモリ領域Ａをレジストパターン１７4で覆った状
態で前記領域Ｂ〜Ｃの各々においてｐ型あるいはｎ型の
不純物元素をイオン注入し、拡散領域１１ｆ，１１ｇを
形成する。
【００４４】かかる単層ゲート構造のフラッシュメモリ
装置の製造においても、図１８（Ｈ）の工程において、
図２２（Ａ）に詳細に示すように、前記フラッシュメモ
リセル領域Ａにおいて単層ゲート電極構造１３Ａを覆う
ように熱酸化膜１８を保護絶縁膜として形成する際に、
同じ熱酸化膜１８が前記低電圧トランジスタ領域Ｂにお
いても図２２（Ｂ）に示すようにゲート電極１３Ｂを覆
うように形成されてしまい、その結果図２２（Ｂ）中、
円で囲んで示すように前記ゲート電極１３Ｂの直下に侵
入するバーズビークが形成されてしまう。このため、前
記領域Ｂに形成される低電圧動作トランジスタでは、所
望のしきい値特性を得ることができなくなってしまう。
装置の製造においても、図１８（Ｈ）の工程において、
図２２（Ａ）に詳細に示すように、前記フラッシュメモ
リセル領域Ａにおいて単層ゲート電極構造１３Ａを覆う
ように熱酸化膜１８を保護絶縁膜として形成する際に、
同じ熱酸化膜１８が前記低電圧トランジスタ領域Ｂにお
いても図２２（Ｂ）に示すようにゲート電極１３Ｂを覆
うように形成されてしまい、その結果図２２（Ｂ）中、
円で囲んで示すように前記ゲート電極１３Ｂの直下に侵
入するバーズビークが形成されてしまう。このため、前
記領域Ｂに形成される低電圧動作トランジスタでは、所
望のしきい値特性を得ることができなくなってしまう。
【００４５】そこで、本発明は上記の課題を解決した新
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。
【００４６】本発明のより具体的な課題は、基板上にフ
ラッシュメモリ装置を含む半導体集積回路装置を形成す
る半導体装置の製造方法において、前記基板上に前記フ
ラッシュメモリ装置と共に形成される別の半導体装置の
ゲート電極直下におけるバーズビーク形成を効果的に抑
制できる製造方法を提供することにある。
ラッシュメモリ装置を含む半導体集積回路装置を形成す
る半導体装置の製造方法において、前記基板上に前記フ
ラッシュメモリ装置と共に形成される別の半導体装置の
ゲート電極直下におけるバーズビーク形成を効果的に抑
制できる製造方法を提供することにある。
【００４７】
【課題を解決するための手段】本発明は上記の課題を、
基板と、前記基板上のメモリセル領域に形成された不揮
発性メモリ装置と、前記基板上の素子領域に形成された
半導体装置とよりなる半導体集積回路装置であって、前
記不揮発性メモリ装置は、前記メモリセル領域において
前記基板表面を覆うトンネル絶縁膜と、前記トンネル絶
縁膜上に形成されたフローティングゲート電極と、前記
フローティングゲート電極上に形成された絶縁膜と、前
記絶縁膜上に形成されたコントロールゲート電極とより
なる積層ゲート電極構造を含み、前記半導体装置は、前
記素子領域において前記基板表面を覆うゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極とより
なり、前記フローティングゲート電極の側壁面は、熱酸
化膜よりなる保護絶縁膜により覆われており、前記トン
ネル絶縁膜と前記フローティングゲート電極との界面に
は、熱酸化膜よりなり前記フローティングゲート電極の
側壁面から前記界面に沿って前記フローティングゲート
電極の内側に侵入するバーズビーク構造が形成されてお
り、前記ゲート絶縁膜は、前記基板表面と前記ゲート電
極下面との間に実質的に一様な厚さで介在することを特
徴とする半導体集積回路装置により、解決する。
基板と、前記基板上のメモリセル領域に形成された不揮
発性メモリ装置と、前記基板上の素子領域に形成された
半導体装置とよりなる半導体集積回路装置であって、前
記不揮発性メモリ装置は、前記メモリセル領域において
前記基板表面を覆うトンネル絶縁膜と、前記トンネル絶
縁膜上に形成されたフローティングゲート電極と、前記
フローティングゲート電極上に形成された絶縁膜と、前
記絶縁膜上に形成されたコントロールゲート電極とより
なる積層ゲート電極構造を含み、前記半導体装置は、前
記素子領域において前記基板表面を覆うゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極とより
なり、前記フローティングゲート電極の側壁面は、熱酸
化膜よりなる保護絶縁膜により覆われており、前記トン
ネル絶縁膜と前記フローティングゲート電極との界面に
は、熱酸化膜よりなり前記フローティングゲート電極の
側壁面から前記界面に沿って前記フローティングゲート
電極の内側に侵入するバーズビーク構造が形成されてお
り、前記ゲート絶縁膜は、前記基板表面と前記ゲート電
極下面との間に実質的に一様な厚さで介在することを特
徴とする半導体集積回路装置により、解決する。
【００４８】本発明はまた、基板と、前記基板上のメモ
リセル領域に形成された不揮発性メモリ装置と、前記基
板上の素子領域に形成された半導体装置とよりなる半導
体集積回路装置であって、前記不揮発性メモリ装置は、
前記メモリセル領域中に形成され、トンネル絶縁膜で覆
われた第１の活性領域と、前記メモリセル領域中、前記
第１の活性領域近傍に形成され、絶縁膜により覆われた
第２の活性領域と、前記第２の活性領域中に形成された
埋込拡散領域よりなるコントロールゲートと、前記メモ
リセル領域中に、前記第２の活性領域と前記第１の活性
領域との間を架橋するように延在し、前記第２の活性領
域において前記埋込拡散領域と前記絶縁膜を介して容量
性結合を形成し、前記第１の活性領域において前記トン
ネル絶縁膜上を延在する第１のゲート電極と、前記第１
の活性領域中、前記第１のゲート電極の両側に形成され
た一対の拡散領域とよりなり、前記半導体装置は、前記
素子領域において前記基板表面を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第２のゲート電極とよ
りなり、前記第１のゲート電極の側壁面は、熱酸化膜よ
りなる保護絶縁膜により覆われており、前記トンネル絶
縁膜と前記第１のゲート電極との界面には、熱酸化膜よ
りなり前記第１のゲート電極の側壁面から前記界面に沿
って前記第１のゲート電極の内側に侵入するバーズビー
ク構造が形成されており、前記ゲート絶縁膜は、前記基
板表面と前記第２のゲート電極下面との間に実質的に一
様な厚さで介在することを特徴とする半導体集積回路装
置により、解決する。
リセル領域に形成された不揮発性メモリ装置と、前記基
板上の素子領域に形成された半導体装置とよりなる半導
体集積回路装置であって、前記不揮発性メモリ装置は、
前記メモリセル領域中に形成され、トンネル絶縁膜で覆
われた第１の活性領域と、前記メモリセル領域中、前記
第１の活性領域近傍に形成され、絶縁膜により覆われた
第２の活性領域と、前記第２の活性領域中に形成された
埋込拡散領域よりなるコントロールゲートと、前記メモ
リセル領域中に、前記第２の活性領域と前記第１の活性
領域との間を架橋するように延在し、前記第２の活性領
域において前記埋込拡散領域と前記絶縁膜を介して容量
性結合を形成し、前記第１の活性領域において前記トン
ネル絶縁膜上を延在する第１のゲート電極と、前記第１
の活性領域中、前記第１のゲート電極の両側に形成され
た一対の拡散領域とよりなり、前記半導体装置は、前記
素子領域において前記基板表面を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第２のゲート電極とよ
りなり、前記第１のゲート電極の側壁面は、熱酸化膜よ
りなる保護絶縁膜により覆われており、前記トンネル絶
縁膜と前記第１のゲート電極との界面には、熱酸化膜よ
りなり前記第１のゲート電極の側壁面から前記界面に沿
って前記第１のゲート電極の内側に侵入するバーズビー
ク構造が形成されており、前記ゲート絶縁膜は、前記基
板表面と前記第２のゲート電極下面との間に実質的に一
様な厚さで介在することを特徴とする半導体集積回路装
置により、解決する。
【００４９】さらに本発明は上記の課題を、メモリセル
領域と第１の素子領域と第２の素子領域とを画成された
基板上に、前記メモリセル領域に対応して不揮発性メモ
リ装置を形成し、前記第１の素子領域に対応して第１の
半導体装置を形成し、前記第２の素子領域に対応して第
２の半導体装置を形成する半導体集積回路装置の製造方
法であって、前記基板上に、前記メモリセル領域を覆う
トンネル絶縁膜と、前記メモリセル領域において前記ト
ンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセ
ル領域において前記第１のシリコン膜を覆う絶縁膜と、
前記第１の素子領域を覆う第１のゲート絶縁膜と、前記
第２の素子領域を覆う前記第１のゲート絶縁膜よりも厚
い第２のゲート絶縁膜とを含む半導体構造を形成する工
程と、前記半導体構造上に、前記メモリセル領域におい
て前記絶縁膜を覆うように、また前記第１の素子領域に
おいて前記第１のゲート絶縁膜を覆うように、さらに前
記第２の素子領域において前記第２のゲート絶縁膜を覆
うように、第２のシリコン膜を堆積する工程と、前記第
１および第２の素子領域において前記第２のシリコン膜
を残し、前記メモリセル領域において選択的に前記第２
のシリコン膜と前記絶縁膜と前記第１のシリコン膜とを
パターニングし、前記メモリセル領域において積層ゲー
ト電極構造を形成する工程と、前記メモリセル領域にお
いて前記積層ゲート電極構造を覆うように、また前記第
１および第２の素子領域において前記第２のシリコン膜
表面を覆うように、保護酸化膜を形成する工程と、前記
積層ゲート電極構造および前記第２のシリコン膜をマス
クに、前記基板中に不純物元素のイオン注入を行い、前
記メモリセル領域において前記積層ゲート電極構造の両
側に拡散領域を形成する工程と、前記第１および第２の
素子領域において前記第２のシリコン膜をパターニング
し、第１および第２のゲート電極をそれぞれ形成する工
程と、前記第１および第２の素子領域において、前記第
１および第２のゲート電極をマスクにイオン注入を行
い、拡散領域を形成する工程とを含むことを特徴とする
半導体集積回路装置の製造方法により解決する。
領域と第１の素子領域と第２の素子領域とを画成された
基板上に、前記メモリセル領域に対応して不揮発性メモ
リ装置を形成し、前記第１の素子領域に対応して第１の
半導体装置を形成し、前記第２の素子領域に対応して第
２の半導体装置を形成する半導体集積回路装置の製造方
法であって、前記基板上に、前記メモリセル領域を覆う
トンネル絶縁膜と、前記メモリセル領域において前記ト
ンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセ
ル領域において前記第１のシリコン膜を覆う絶縁膜と、
前記第１の素子領域を覆う第１のゲート絶縁膜と、前記
第２の素子領域を覆う前記第１のゲート絶縁膜よりも厚
い第２のゲート絶縁膜とを含む半導体構造を形成する工
程と、前記半導体構造上に、前記メモリセル領域におい
て前記絶縁膜を覆うように、また前記第１の素子領域に
おいて前記第１のゲート絶縁膜を覆うように、さらに前
記第２の素子領域において前記第２のゲート絶縁膜を覆
うように、第２のシリコン膜を堆積する工程と、前記第
１および第２の素子領域において前記第２のシリコン膜
を残し、前記メモリセル領域において選択的に前記第２
のシリコン膜と前記絶縁膜と前記第１のシリコン膜とを
パターニングし、前記メモリセル領域において積層ゲー
ト電極構造を形成する工程と、前記メモリセル領域にお
いて前記積層ゲート電極構造を覆うように、また前記第
１および第２の素子領域において前記第２のシリコン膜
表面を覆うように、保護酸化膜を形成する工程と、前記
積層ゲート電極構造および前記第２のシリコン膜をマス
クに、前記基板中に不純物元素のイオン注入を行い、前
記メモリセル領域において前記積層ゲート電極構造の両
側に拡散領域を形成する工程と、前記第１および第２の
素子領域において前記第２のシリコン膜をパターニング
し、第１および第２のゲート電極をそれぞれ形成する工
程と、前記第１および第２の素子領域において、前記第
１および第２のゲート電極をマスクにイオン注入を行
い、拡散領域を形成する工程とを含むことを特徴とする
半導体集積回路装置の製造方法により解決する。
【００５０】また本発明は上記の課題を、メモリセル領
域と第１の素子領域と第２の素子領域とを画成された基
板上に、前記メモリセル領域に対応して不揮発性メモリ
装置を形成し、前記第１の素子領域に対応して第１の半
導体装置を形成し、前記第２の素子領域に対応して第２
の半導体装置を形成する半導体集積回路装置の製造方法
であって、前記基板上に、前記メモリセル領域を覆うト
ンネル絶縁膜と、前記第１の素子領域を覆う第１のゲー
ト絶縁膜と、前記第２の素子領域を覆う前記第１のゲー
ト絶縁膜よりも厚い第２のゲート絶縁膜とを含む半導体
構造を形成する工程と、前記半導体構造上に、前記メモ
リセル領域において前記トンネル絶縁膜を覆うように、
また前記第１の素子領域において前記第１のゲート絶縁
膜を覆うように、さらに前記第２の素子領域において前
記第２のゲート絶縁膜を覆うように、シリコン膜を堆積
する工程と、前記第１および第２の素子領域において前
記シリコン膜を残し、前記メモリセル領域において選択
的に前記シリコン膜をパターニングして、第３のゲート
電極を形成する工程と、前記メモリセル領域において前
記第３のゲート電極を覆うように、また前記第１および
第２の素子領域において前記シリコン膜表面を覆うよう
に、保護酸化膜を形成する工程と、前記第３のゲート電
極および前記シリコン膜をマスクに、前記基板中に不純
物元素のイオン注入を行い、前記メモリセル領域におい
て前記第３のゲート電極の両側に拡散領域を形成する工
程と、前記第１および第２の素子領域において前記シリ
コン膜をパターニングし、第１および第２のゲート電極
をそれぞれ形成する工程と、前記第１および第２の素子
領域において、前記第１および第２のゲート電極をマス
クにイオン注入を行い、拡散領域を形成する工程とを含
むことを特徴とする半導体集積回路装置の製造方法によ
り、解決する。
域と第１の素子領域と第２の素子領域とを画成された基
板上に、前記メモリセル領域に対応して不揮発性メモリ
装置を形成し、前記第１の素子領域に対応して第１の半
導体装置を形成し、前記第２の素子領域に対応して第２
の半導体装置を形成する半導体集積回路装置の製造方法
であって、前記基板上に、前記メモリセル領域を覆うト
ンネル絶縁膜と、前記第１の素子領域を覆う第１のゲー
ト絶縁膜と、前記第２の素子領域を覆う前記第１のゲー
ト絶縁膜よりも厚い第２のゲート絶縁膜とを含む半導体
構造を形成する工程と、前記半導体構造上に、前記メモ
リセル領域において前記トンネル絶縁膜を覆うように、
また前記第１の素子領域において前記第１のゲート絶縁
膜を覆うように、さらに前記第２の素子領域において前
記第２のゲート絶縁膜を覆うように、シリコン膜を堆積
する工程と、前記第１および第２の素子領域において前
記シリコン膜を残し、前記メモリセル領域において選択
的に前記シリコン膜をパターニングして、第３のゲート
電極を形成する工程と、前記メモリセル領域において前
記第３のゲート電極を覆うように、また前記第１および
第２の素子領域において前記シリコン膜表面を覆うよう
に、保護酸化膜を形成する工程と、前記第３のゲート電
極および前記シリコン膜をマスクに、前記基板中に不純
物元素のイオン注入を行い、前記メモリセル領域におい
て前記第３のゲート電極の両側に拡散領域を形成する工
程と、前記第１および第２の素子領域において前記シリ
コン膜をパターニングし、第１および第２のゲート電極
をそれぞれ形成する工程と、前記第１および第２の素子
領域において、前記第１および第２のゲート電極をマス
クにイオン注入を行い、拡散領域を形成する工程とを含
むことを特徴とする半導体集積回路装置の製造方法によ
り、解決する。
【００５１】本発明はまた上記の課題を、メモリセル領
域と論理素子領域とを画成された基板上に、前記メモリ
セル領域に対応して不揮発性メモリ装置を形成し、前記
論理素子領域に対応して半導体装置を形成する半導体集
積回路装置の製造方法であって、前記基板上に、前記メ
モリセル領域を覆うトンネル絶縁膜と、前記メモリセル
領域において前記トンネル絶縁膜を覆う第１のシリコン
膜と、前記メモリセル領域において前記第１のシリコン
膜を覆う絶縁膜と、前記論理素子領域を覆うゲート絶縁
膜とを含む半導体構造を形成する工程と、前記半導体構
造上に、前記メモリセル領域において前記絶縁膜を覆う
ように、また前記論理素子領域において前記ゲート絶縁
膜を覆うように、第２のシリコン膜を堆積する工程と、
前記論理素子領域において前記第２のシリコン膜を残
し、前記メモリセル領域において選択的にコントロール
ゲート電極となる前記第２のシリコン膜と前記絶縁膜と
前記第１のシリコン膜とをパターニングし、前記メモリ
セル領域において積層ゲート電極構造を形成する工程
と、前記メモリセル領域において前記積層ゲート電極構
造を覆うように、また前記論理素子領域において前記第
２のシリコン膜表面を覆うように、保護酸化膜を形成す
る工程と、前記積層ゲート電極構造および前記第２のシ
リコン膜をマスクに、前記基板中に不純物元素のイオン
注入を行い、前記メモリセル領域において前記積層ゲー
ト電極構造の両側に拡散領域を形成する工程と、前記論
理素子領域において前記第２のシリコン膜をパターニン
グし、ゲート電極を形成する工程と、前記論理素子領域
において、前記ゲート電極をマスクにイオン注入を行
い、拡散領域を形成する工程とを含むことを特徴とする
半導体集積回路装置の製造方法により、解決する。
域と論理素子領域とを画成された基板上に、前記メモリ
セル領域に対応して不揮発性メモリ装置を形成し、前記
論理素子領域に対応して半導体装置を形成する半導体集
積回路装置の製造方法であって、前記基板上に、前記メ
モリセル領域を覆うトンネル絶縁膜と、前記メモリセル
領域において前記トンネル絶縁膜を覆う第１のシリコン
膜と、前記メモリセル領域において前記第１のシリコン
膜を覆う絶縁膜と、前記論理素子領域を覆うゲート絶縁
膜とを含む半導体構造を形成する工程と、前記半導体構
造上に、前記メモリセル領域において前記絶縁膜を覆う
ように、また前記論理素子領域において前記ゲート絶縁
膜を覆うように、第２のシリコン膜を堆積する工程と、
前記論理素子領域において前記第２のシリコン膜を残
し、前記メモリセル領域において選択的にコントロール
ゲート電極となる前記第２のシリコン膜と前記絶縁膜と
前記第１のシリコン膜とをパターニングし、前記メモリ
セル領域において積層ゲート電極構造を形成する工程
と、前記メモリセル領域において前記積層ゲート電極構
造を覆うように、また前記論理素子領域において前記第
２のシリコン膜表面を覆うように、保護酸化膜を形成す
る工程と、前記積層ゲート電極構造および前記第２のシ
リコン膜をマスクに、前記基板中に不純物元素のイオン
注入を行い、前記メモリセル領域において前記積層ゲー
ト電極構造の両側に拡散領域を形成する工程と、前記論
理素子領域において前記第２のシリコン膜をパターニン
グし、ゲート電極を形成する工程と、前記論理素子領域
において、前記ゲート電極をマスクにイオン注入を行
い、拡散領域を形成する工程とを含むことを特徴とする
半導体集積回路装置の製造方法により、解決する。
【００５２】さらに本発明は上記の課題を、メモリセル
領域と論理素子領域とを画成された基板上に、前記メモ
リセル領域に対応して不揮発性メモリ装置を形成し、前
記論理素子領域に対応して半導体装置を形成する半導体
集積回路装置の製造方法であって、前記基板上に、前記
メモリセル領域を覆うトンネル絶縁膜と、前記論理素子
領域を覆うゲート絶縁膜とを含む半導体構造を形成する
工程と、前記半導体構造上に、前記メモリセル領域にお
いて前記トンネル絶縁膜を覆うように、また前記論理素
子領域において前記ゲート絶縁膜を覆うように、シリコ
ン膜を堆積する工程と、前記論理素子領域において前記
シリコン膜を残し、前記メモリセル領域において選択的
に前記シリコン膜をパターニングして、第１のゲート電
極を形成する工程と、前記メモリセル領域において前記
第１のゲート電極を覆うように、また前記論理素子領域
において前記シリコン膜表面を覆うように、保護酸化膜
を形成する工程と、前記第１のゲート電極および前記シ
リコン膜をマスクに、前記基板中に不純物元素のイオン
注入を行い、前記メモリセル領域において前記第１のゲ
ート電極の両側に拡散領域を形成する工程と、前記論理
素子領域において前記シリコン膜をパターニングし、第
２のゲート電極を形成する工程と、前記論理素子領域に
おいて、前記第２のゲート電極をマスクにイオン注入を
行い、拡散領域を形成する工程とを含むことを特徴とす
る半導体集積回路装置の製造方法により、解決する。 ［作用］本発明によれば、前記第１あるいは第２の素子
領域においてゲート電極をパターニングするよりも前
に、不揮発性メモリセル領域において積層ゲート電極構
造あるいはフローティングゲート電極を覆うように保護
酸化膜が形成されるため、かかる保護酸化膜形成に伴っ
て前記素子領域中においてゲート電極中に侵入するバー
ズビーク構造が形成されることがなく、従って前記素子
領域中における半導体装置のしきい値特性が変化する問
題が回避される。また、本発明によれば、前記不揮発性
メモリセル中においてイオン注入工程により拡散領域を
形成する際に、前記素子領域がシリコン膜で覆われた状
態であるため、かかるシリコン膜をマスクとすることに
より、レジスト工程を省略することが可能になる。
領域と論理素子領域とを画成された基板上に、前記メモ
リセル領域に対応して不揮発性メモリ装置を形成し、前
記論理素子領域に対応して半導体装置を形成する半導体
集積回路装置の製造方法であって、前記基板上に、前記
メモリセル領域を覆うトンネル絶縁膜と、前記論理素子
領域を覆うゲート絶縁膜とを含む半導体構造を形成する
工程と、前記半導体構造上に、前記メモリセル領域にお
いて前記トンネル絶縁膜を覆うように、また前記論理素
子領域において前記ゲート絶縁膜を覆うように、シリコ
ン膜を堆積する工程と、前記論理素子領域において前記
シリコン膜を残し、前記メモリセル領域において選択的
に前記シリコン膜をパターニングして、第１のゲート電
極を形成する工程と、前記メモリセル領域において前記
第１のゲート電極を覆うように、また前記論理素子領域
において前記シリコン膜表面を覆うように、保護酸化膜
を形成する工程と、前記第１のゲート電極および前記シ
リコン膜をマスクに、前記基板中に不純物元素のイオン
注入を行い、前記メモリセル領域において前記第１のゲ
ート電極の両側に拡散領域を形成する工程と、前記論理
素子領域において前記シリコン膜をパターニングし、第
２のゲート電極を形成する工程と、前記論理素子領域に
おいて、前記第２のゲート電極をマスクにイオン注入を
行い、拡散領域を形成する工程とを含むことを特徴とす
る半導体集積回路装置の製造方法により、解決する。 ［作用］本発明によれば、前記第１あるいは第２の素子
領域においてゲート電極をパターニングするよりも前
に、不揮発性メモリセル領域において積層ゲート電極構
造あるいはフローティングゲート電極を覆うように保護
酸化膜が形成されるため、かかる保護酸化膜形成に伴っ
て前記素子領域中においてゲート電極中に侵入するバー
ズビーク構造が形成されることがなく、従って前記素子
領域中における半導体装置のしきい値特性が変化する問
題が回避される。また、本発明によれば、前記不揮発性
メモリセル中においてイオン注入工程により拡散領域を
形成する際に、前記素子領域がシリコン膜で覆われた状
態であるため、かかるシリコン膜をマスクとすることに
より、レジスト工程を省略することが可能になる。
【００５３】
【発明の実施の形態】［第１実施例］図２３（Ａ）〜図
２７（Ｉ）は、本発明の第１実施例による半導体集積回
路装置の製造工程を示す。ただし図中、先に説明した部
分に対応する部分には同一の参照符号を付し、説明を省
略する。
２７（Ｉ）は、本発明の第１実施例による半導体集積回
路装置の製造工程を示す。ただし図中、先に説明した部
分に対応する部分には同一の参照符号を付し、説明を省
略する。
【００５４】本実施例では最初に先に図１（Ａ）〜図４
（Ｇ）で説明した工程が実行され、図２３（Ａ）の工程
において図４（Ｇ）に対応する構造が得られる。このと
き、前記Ｓｉ基板としてＳＯＩ基板を使うことも可能で
ある。またトンネル酸化膜の代わりにトンネル窒化膜を
使うことも可能である。
（Ｇ）で説明した工程が実行され、図２３（Ａ）の工程
において図４（Ｇ）に対応する構造が得られる。このと
き、前記Ｓｉ基板としてＳＯＩ基板を使うことも可能で
ある。またトンネル酸化膜の代わりにトンネル窒化膜を
使うことも可能である。
【００５５】さらに図２３（Ｂ）の工程において図４
（Ｈ）で説明したレジストパターン１７Ａを使ったパタ
ーニングを行うことにより、前記フラッシュメモリセル
領域Ａにおいて積層ゲート電極構造１６Ｆを形成する。
図２３（Ｂ）の工程では前記低電圧動作トランジスタ領
域Ｂおよび高電圧動作トランジスタ領域Ｃは前記レジス
トパターン１７Ａにより覆われており、パターニングは
なされない。
（Ｈ）で説明したレジストパターン１７Ａを使ったパタ
ーニングを行うことにより、前記フラッシュメモリセル
領域Ａにおいて積層ゲート電極構造１６Ｆを形成する。
図２３（Ｂ）の工程では前記低電圧動作トランジスタ領
域Ｂおよび高電圧動作トランジスタ領域Ｃは前記レジス
トパターン１７Ａにより覆われており、パターニングは
なされない。
【００５６】本実施例では次に図２４（Ｃ）の工程にお
いて前記レジストパターン１７Ａを除去し、さらに８０
０〜９００°Ｃの温度で熱酸化処理を行うことにより、
前記積層ゲート電極構造１６Ｆを覆うように熱酸化膜よ
りなる保護絶縁膜１８を形成する。同様な熱酸化膜１８
は、前記領域ＢおよびＣにおいて、前記アモルファスシ
リコン膜１６表面にも形成される。
いて前記レジストパターン１７Ａを除去し、さらに８０
０〜９００°Ｃの温度で熱酸化処理を行うことにより、
前記積層ゲート電極構造１６Ｆを覆うように熱酸化膜よ
りなる保護絶縁膜１８を形成する。同様な熱酸化膜１８
は、前記領域ＢおよびＣにおいて、前記アモルファスシ
リコン膜１６表面にも形成される。
【００５７】さらに本実施例では図２４（Ｃ）の工程に
おいて、前記積層ゲート電極構造１６Ｆを自己整合マス
クとして使いながらＡｓ+を（Ｐ＋でも可能）先の図６
（Ｌ）の工程と同様な条件でイオン注入することによ
り、前記フラッシュメモリセル領域Ａにおいて拡散領域
１１ｃを形成する。前記拡散領域１１ｂ，１１ａの側と
拡散領域１１ｃの側とは、一対の濃度としても可能であ
る。その際、前記領域ＢおよびＣはアモルファスシリコ
ン膜１６に覆われているため、基板１１中へのイオン注
入は生じない。なお、このときフラッシュメモリ領域の
み開口するレジストパターンパターンを使うことも可能
である。
おいて、前記積層ゲート電極構造１６Ｆを自己整合マス
クとして使いながらＡｓ+を（Ｐ＋でも可能）先の図６
（Ｌ）の工程と同様な条件でイオン注入することによ
り、前記フラッシュメモリセル領域Ａにおいて拡散領域
１１ｃを形成する。前記拡散領域１１ｂ，１１ａの側と
拡散領域１１ｃの側とは、一対の濃度としても可能であ
る。その際、前記領域ＢおよびＣはアモルファスシリコ
ン膜１６に覆われているため、基板１１中へのイオン注
入は生じない。なお、このときフラッシュメモリ領域の
み開口するレジストパターンパターンを使うことも可能
である。
【００５８】さらに図２４（Ｄ）の工程において先に図
５（Ｉ）の工程で説明したレジストパターン１７Ｂを使
って前記領域ＢおよびＣにおいて前記アモルファスシリ
コン膜１６をパターニングし、低電圧動作トランジスタ
領域Ｂにおいてゲート電極１６Ｂを、また高電圧動作ト
ランジスタ領域Ｃにおいてゲート電極１６Ｃを形成す
る。
５（Ｉ）の工程で説明したレジストパターン１７Ｂを使
って前記領域ＢおよびＣにおいて前記アモルファスシリ
コン膜１６をパターニングし、低電圧動作トランジスタ
領域Ｂにおいてゲート電極１６Ｂを、また高電圧動作ト
ランジスタ領域Ｃにおいてゲート電極１６Ｃを形成す
る。
【００５９】次に図２５（Ｅ）の工程において先に図７
（Ｍ）の工程で説明したレジストパターン１９Ｃをマス
クに前記領域Ｂにおいてｎ型不純物元素あるいはｐ型不
純物元素のイオン注入を行い、Ｓｉ基板１１中、前記領
域ＢにおいてＬＤＤ拡散領域１１ｄを形成する。
（Ｍ）の工程で説明したレジストパターン１９Ｃをマス
クに前記領域Ｂにおいてｎ型不純物元素あるいはｐ型不
純物元素のイオン注入を行い、Ｓｉ基板１１中、前記領
域ＢにおいてＬＤＤ拡散領域１１ｄを形成する。
【００６０】さらに図２５（Ｆ）の工程において先に図
７（Ｎ）の工程で説明したレジストパターン１９Ｄをマ
スクに前記領域Ｃにおいてｎ型不純物元素あるいはｐ型
不純物元素のイオン注入を行い、Ｓｉ基板１１中、前記
領域ＣにおいてＬＤＤ拡散領域１１ｅを形成する。なお
図２５（Ｅ）と図２５（Ｆ）の工程において、前記拡散
領域１１ｄと前記拡散領域１１ｅとは同一の工程で、同
一のイオン注入条件で形成することも可能である。
７（Ｎ）の工程で説明したレジストパターン１９Ｄをマ
スクに前記領域Ｃにおいてｎ型不純物元素あるいはｐ型
不純物元素のイオン注入を行い、Ｓｉ基板１１中、前記
領域ＣにおいてＬＤＤ拡散領域１１ｅを形成する。なお
図２５（Ｅ）と図２５（Ｆ）の工程において、前記拡散
領域１１ｄと前記拡散領域１１ｅとは同一の工程で、同
一のイオン注入条件で形成することも可能である。
【００６１】さらに図２６（Ｇ）の工程において、先に
説明した図８（Ｏ）の工程に対応して前記積層ゲート電
極構造１６Ｆ，ゲート電極１６Ｂおよびゲート電極１６
Ｃの各々に対して一対の側壁絶縁膜１６ｓが形成され、
さらに図２６（Ｈ）の工程において図８（Ｐ）の工程に
対応して前記フラッシュメモリセル領域Ａをレジストパ
ターン１９Ｅで覆う。図２６（Ｈ）の工程では、さらに
前記領域ＢおよびＣにおいて前記ゲート電極１６Ｂある
いは１６Ｃと側壁絶縁膜１６ｓとを自己整合マスクとし
たｎ型不純物元素あるいはｐ型不純物元素のイオン注入
工程を行うことにより、Ｓｉ基板１１中に拡散領域１１
ｆを形成する。
説明した図８（Ｏ）の工程に対応して前記積層ゲート電
極構造１６Ｆ，ゲート電極１６Ｂおよびゲート電極１６
Ｃの各々に対して一対の側壁絶縁膜１６ｓが形成され、
さらに図２６（Ｈ）の工程において図８（Ｐ）の工程に
対応して前記フラッシュメモリセル領域Ａをレジストパ
ターン１９Ｅで覆う。図２６（Ｈ）の工程では、さらに
前記領域ＢおよびＣにおいて前記ゲート電極１６Ｂある
いは１６Ｃと側壁絶縁膜１６ｓとを自己整合マスクとし
たｎ型不純物元素あるいはｐ型不純物元素のイオン注入
工程を行うことにより、Ｓｉ基板１１中に拡散領域１１
ｆを形成する。
【００６２】さらに図２６（Ｈ）の構造に対して、先に
図９（Ｑ）で説明したのと同様な工程を行うことによ
り、図９（Ｑ）に対応する図２７（Ｉ）の構造の半導体
集積回路装置が得られる。
図９（Ｑ）で説明したのと同様な工程を行うことによ
り、図９（Ｑ）に対応する図２７（Ｉ）の構造の半導体
集積回路装置が得られる。
【００６３】本実施例では、図２４（Ｃ）の工程におい
て熱酸化工程により保護絶縁膜１８を形成する際に、前
記領域ＢおよびＣにおいてはまだアモルファスシリコン
膜１６がパターニングされておらず、その結果熱酸化膜
１８は前記アモルファスシリコン膜１６の表面には形成
されるものの、熱酸化膜１８が前記アモルファスシリコ
ン膜１６とゲート酸化膜１２Ｂとの界面に形成されるこ
とはない。また図２４（Ｄ）のゲート電極１６Ｂあるい
は１６Ｃのパターニング工程の後ではかかる熱酸化工程
は存在しないため、図２８（Ａ）に示すように前記積層
ゲート構造１６Ｆを覆うように前記保護絶縁膜１８を形
成しても、図２８（Ｂ）に円で囲んで示すように、前記
ゲート電極１６Ｂの底面にゲート酸化膜１２Ｂ以外の熱
酸化膜が成長することがなく、前記低電圧動作トランジ
スタのしきい値特性が変化する問題が回避される。
て熱酸化工程により保護絶縁膜１８を形成する際に、前
記領域ＢおよびＣにおいてはまだアモルファスシリコン
膜１６がパターニングされておらず、その結果熱酸化膜
１８は前記アモルファスシリコン膜１６の表面には形成
されるものの、熱酸化膜１８が前記アモルファスシリコ
ン膜１６とゲート酸化膜１２Ｂとの界面に形成されるこ
とはない。また図２４（Ｄ）のゲート電極１６Ｂあるい
は１６Ｃのパターニング工程の後ではかかる熱酸化工程
は存在しないため、図２８（Ａ）に示すように前記積層
ゲート構造１６Ｆを覆うように前記保護絶縁膜１８を形
成しても、図２８（Ｂ）に円で囲んで示すように、前記
ゲート電極１６Ｂの底面にゲート酸化膜１２Ｂ以外の熱
酸化膜が成長することがなく、前記低電圧動作トランジ
スタのしきい値特性が変化する問題が回避される。
【００６４】図２８（Ａ）中に円で囲んで示すように、
図２４（Ｃ）の工程では前記保護絶縁膜１８の形成に伴
ってフローティングゲート電極１３Ａの下にはバーズビ
ークが形成されるが、前記領域Ｂ，ＣのＭＯＳトランジ
スタでは、バーズビークが形成されたとしても、その厚
さあるいは侵入距離はフローティングゲート電極１３Ａ
の下に形成されるバーズビークよりもはるかに小さいこ
とがわかる。
図２４（Ｃ）の工程では前記保護絶縁膜１８の形成に伴
ってフローティングゲート電極１３Ａの下にはバーズビ
ークが形成されるが、前記領域Ｂ，ＣのＭＯＳトランジ
スタでは、バーズビークが形成されたとしても、その厚
さあるいは侵入距離はフローティングゲート電極１３Ａ
の下に形成されるバーズビークよりもはるかに小さいこ
とがわかる。
【００６５】さらに本実施例では、図２９（Ａ），
（Ｂ）に示すように図２４（Ｃ）のイオン注入工程の
際、前記低電圧動作トランジスタ領域Ｂおよび高電圧動
作トランジスタ領域Ｃがアモルファスシリコン膜１６に
より覆われているため、前記領域ＢおよびＣにレジスト
パターンを設ける必要がなく、その結果半導体集積回路
装置の製造工程が簡素化される。 ［第２実施例］図３０（Ａ）〜図３４（Ｉ）は、本発明
の第２実施例による単層ゲート電極構造のフラッシュメ
モリ装置を含む半導体集積回路装置の製造工程を示す。
ただし図中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
（Ｂ）に示すように図２４（Ｃ）のイオン注入工程の
際、前記低電圧動作トランジスタ領域Ｂおよび高電圧動
作トランジスタ領域Ｃがアモルファスシリコン膜１６に
より覆われているため、前記領域ＢおよびＣにレジスト
パターンを設ける必要がなく、その結果半導体集積回路
装置の製造工程が簡素化される。 ［第２実施例］図３０（Ａ）〜図３４（Ｉ）は、本発明
の第２実施例による単層ゲート電極構造のフラッシュメ
モリ装置を含む半導体集積回路装置の製造工程を示す。
ただし図中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
【００６６】本実施例においては、最初に先に図１５
（Ａ）〜図１６（Ｄ）に対応する工程が実行され、図３
０（Ａ）の工程において図１７（Ｅ）に対応する構造が
得られる。なお、本実施例においてもＳｉ基板１１の代
わりにＳＯＩ基板を使うことが可能である。さらにトン
ネル酸化膜１２Ａあるいは熱酸化膜１２Ｂ，１２Ｃの代
わりに熱窒化酸化膜を使うことも可能である。
（Ａ）〜図１６（Ｄ）に対応する工程が実行され、図３
０（Ａ）の工程において図１７（Ｅ）に対応する構造が
得られる。なお、本実施例においてもＳｉ基板１１の代
わりにＳＯＩ基板を使うことが可能である。さらにトン
ネル酸化膜１２Ａあるいは熱酸化膜１２Ｂ，１２Ｃの代
わりに熱窒化酸化膜を使うことも可能である。
【００６７】次に図３０（Ｂ）の工程において、図３０
（Ａ）の構造上に図１７（Ｆ）の工程に対応してアモル
ファスシリコン膜１３（ポリシリコン膜でも可、Ｐ+に
よるドープも可）を１００〜３００ｎｍの厚さに堆積
し、さらに図３１（Ｃ）の工程において前記アモルファ
スシリコン膜１３を、レジストパターン２７1をマスク
にパターニングし、フローティングゲート電極１３Ａを
形成する。前記レジストパターン２７1は前記低電圧ト
ランジスタ領域Ｂおよび高電圧トランジスタ領域Ｃを覆
い、その結果、図３０（Ｂ）の工程では、前記領域Ｂ〜
Ｃにおいては前記アモルファスシリコン膜１３のパター
ニングは生じない。
（Ａ）の構造上に図１７（Ｆ）の工程に対応してアモル
ファスシリコン膜１３（ポリシリコン膜でも可、Ｐ+に
よるドープも可）を１００〜３００ｎｍの厚さに堆積
し、さらに図３１（Ｃ）の工程において前記アモルファ
スシリコン膜１３を、レジストパターン２７1をマスク
にパターニングし、フローティングゲート電極１３Ａを
形成する。前記レジストパターン２７1は前記低電圧ト
ランジスタ領域Ｂおよび高電圧トランジスタ領域Ｃを覆
い、その結果、図３０（Ｂ）の工程では、前記領域Ｂ〜
Ｃにおいては前記アモルファスシリコン膜１３のパター
ニングは生じない。
【００６８】次に図３１（Ｄ）の工程において前記レジ
ストパターン２７1が除去され、さらに８００〜９００
°Ｃの温度で熱酸化処理工程を行うことにより、前記領
域Ａにおいてフローティングゲート電極１３Ａを覆うよ
うに、熱酸化膜よりなる保護絶縁膜１８を、５〜１０ｎ
ｍの厚さに形成する。かかる熱酸化処理工程の結果、前
記領域Ｂ〜Ｃにおいても、前記アモルファスシリコン膜
１３の表面に熱酸化膜１８が形成される。
ストパターン２７1が除去され、さらに８００〜９００
°Ｃの温度で熱酸化処理工程を行うことにより、前記領
域Ａにおいてフローティングゲート電極１３Ａを覆うよ
うに、熱酸化膜よりなる保護絶縁膜１８を、５〜１０ｎ
ｍの厚さに形成する。かかる熱酸化処理工程の結果、前
記領域Ｂ〜Ｃにおいても、前記アモルファスシリコン膜
１３の表面に熱酸化膜１８が形成される。
【００６９】次に図３２（Ｅ）の工程において、図３１
（Ｄ）の構造上に図１９（Ｉ）のレジストパターン１７
2に相当するレジストパターン２７2を形成し、前記レジ
ストパターン２７2をマスクに前記Ｓｉ基板１１中にＰ+
を（Ａｓ+でも可）３０〜８０ｋｅＶの加速電圧下、１
×１０14〜５×１０14ｃｍ-2のドーズ量でイオン注入す
ることにより、前記フラッシュメモリセル領域Ａにおい
て前記フローティングゲート電極１３Ａに隣接して拡散
領域１１ａを形成する。また図３２（Ｅ）の工程では、
前記Ｐ+のイオン注入に引き続いて、Ａｓ+を３０〜５０
ｋｅＶの加速電圧下、１×１０15〜６×１０15ｃｍ-2の
ドーズ量でイオン注入し、前記拡散領域１１ａの抵抗値
を減少させる。
（Ｄ）の構造上に図１９（Ｉ）のレジストパターン１７
2に相当するレジストパターン２７2を形成し、前記レジ
ストパターン２７2をマスクに前記Ｓｉ基板１１中にＰ+
を（Ａｓ+でも可）３０〜８０ｋｅＶの加速電圧下、１
×１０14〜５×１０14ｃｍ-2のドーズ量でイオン注入す
ることにより、前記フラッシュメモリセル領域Ａにおい
て前記フローティングゲート電極１３Ａに隣接して拡散
領域１１ａを形成する。また図３２（Ｅ）の工程では、
前記Ｐ+のイオン注入に引き続いて、Ａｓ+を３０〜５０
ｋｅＶの加速電圧下、１×１０15〜６×１０15ｃｍ-2の
ドーズ量でイオン注入し、前記拡散領域１１ａの抵抗値
を減少させる。
【００７０】次に図３２（Ｆ）の工程において前記レジ
ストパターン２７2を除去し、前記領域Ａにおいて前記
フローティングゲート電極１３Ａをマスクに、Ａｓ+を
（Ｐ+でも可）２０〜６０ｋｅＶの加速電圧下、５×１
０14〜３×１０15ｃｍ-2のドーズ量でイオン注入するこ
とにより、前記Ｓｉ基板１１中に拡散領域１１ｂおよび
１１ｃを形成する。このとき、図３２（Ｅ）の工程は削
除も可能である。またフラッシュメモリ領域のみ開口す
るレジストパターンを形成することも可能である。
ストパターン２７2を除去し、前記領域Ａにおいて前記
フローティングゲート電極１３Ａをマスクに、Ａｓ+を
（Ｐ+でも可）２０〜６０ｋｅＶの加速電圧下、５×１
０14〜３×１０15ｃｍ-2のドーズ量でイオン注入するこ
とにより、前記Ｓｉ基板１１中に拡散領域１１ｂおよび
１１ｃを形成する。このとき、図３２（Ｅ）の工程は削
除も可能である。またフラッシュメモリ領域のみ開口す
るレジストパターンを形成することも可能である。
【００７１】次に図３３（Ｇ）の工程で図３２（Ｆ）の
構造上に前記フラッシュメモリセル領域Ａを覆うレジス
トパターン２７3を形成し、前記領域Ｂ〜Ｃにおいて前
記アモルファスシリコン膜１３を、前記レジストパター
ン２７3をマスクにパターニングすることにより、ゲー
ト電極１３Ｂ，１３Ｃを形成する。
構造上に前記フラッシュメモリセル領域Ａを覆うレジス
トパターン２７3を形成し、前記領域Ｂ〜Ｃにおいて前
記アモルファスシリコン膜１３を、前記レジストパター
ン２７3をマスクにパターニングすることにより、ゲー
ト電極１３Ｂ，１３Ｃを形成する。
【００７２】さらに図３３（Ｈ）の工程において前記フ
ラッシュメモリセル領域Ａを覆うレジストパターン２７
4を形成し、前記レジストパターン２７4をマスクにｎ型
不純物元素あるいはｐ型不純物元素を前記Ｓｉ基板１１
中にイオン注入により導入することにより、前記領域Ｂ
にはＬＤＤ拡散領域１１ｄが、前記領域ＣにはＬＤＤ拡
散領域１１ｅが形成される。
ラッシュメモリセル領域Ａを覆うレジストパターン２７
4を形成し、前記レジストパターン２７4をマスクにｎ型
不純物元素あるいはｐ型不純物元素を前記Ｓｉ基板１１
中にイオン注入により導入することにより、前記領域Ｂ
にはＬＤＤ拡散領域１１ｄが、前記領域ＣにはＬＤＤ拡
散領域１１ｅが形成される。
【００７３】さらに図３４（Ｉ）の工程において前記レ
ジストパターン２７4を除去し、続いてＣＶＤ酸化膜１
６Ｓを堆積する。図３４（Ｉ）の工程では、さらに前記
ＣＶＤ酸化膜１６Ｓを前記フラッシュメモリセル領域Ａ
においてレジストパターン２７5により保護し、前記領
域Ｂ〜Ｃにおいてエッチバックを行うことにより、前記
ゲート電極１３Ｂ，１３Ｃの各々の側壁面上に側壁酸化
膜１６ｓを形成する。
ジストパターン２７4を除去し、続いてＣＶＤ酸化膜１
６Ｓを堆積する。図３４（Ｉ）の工程では、さらに前記
ＣＶＤ酸化膜１６Ｓを前記フラッシュメモリセル領域Ａ
においてレジストパターン２７5により保護し、前記領
域Ｂ〜Ｃにおいてエッチバックを行うことにより、前記
ゲート電極１３Ｂ，１３Ｃの各々の側壁面上に側壁酸化
膜１６ｓを形成する。
【００７４】さらに図３４（Ｉ）の構造に対して図２１
（Ｍ）と同様なイオン注入工程を行い、前記Ｓｉ基板１
１中に拡散領域１１ｆ，１１ｇを形成する。さらに、ｐ
型あるいはｎ型のゲート電極を形成することも可能であ
る。
（Ｍ）と同様なイオン注入工程を行い、前記Ｓｉ基板１
１中に拡散領域１１ｆ，１１ｇを形成する。さらに、ｐ
型あるいはｎ型のゲート電極を形成することも可能であ
る。
【００７５】図３５（Ａ），（Ｂ）は、それぞれ本実施
例により形成されたフラッシュメモリ装置および低電圧
動作トランジスタの構成を詳細に示す。
例により形成されたフラッシュメモリ装置および低電圧
動作トランジスタの構成を詳細に示す。
【００７６】図３５（Ａ）よりわかるように、本実施例
においてはフローティングゲート電極１３Ａの両側壁面
のみならず上面も前記保護酸化膜１８により一様に覆わ
れるため、前記フローティングゲート電極１３Ａ中に蓄
積された電子は、フラッシュメモリ装置が高温環境下に
長期間にわたり放置された場合でも、安定に保持され
る。
においてはフローティングゲート電極１３Ａの両側壁面
のみならず上面も前記保護酸化膜１８により一様に覆わ
れるため、前記フローティングゲート電極１３Ａ中に蓄
積された電子は、フラッシュメモリ装置が高温環境下に
長期間にわたり放置された場合でも、安定に保持され
る。
【００７７】また本実施例では図３１（Ｄ）の熱酸化処
理工程の際に前記領域Ｂ〜Ｃにおいて前記アモルファス
シリコン膜１３がパターニングされておらず、このため
図３５（Ｂ）に示すように、ゲート電極１３Ｂ，１３Ｃ
の底面に酸化膜のバーズビークが侵入することはない。
このため、本実施例では前記フラッシュメモリ装置と共
に、同じＳｉ基板上に形成されるＭＯＳトランジスタの
しきい値特性が安定し、動作特性が安定する。このしき
い値特性および動作特性の改善は、特にゲート長が短く
ゲート酸化膜の厚さが薄い低電圧駆動トランジスタにお
いて顕著である。
理工程の際に前記領域Ｂ〜Ｃにおいて前記アモルファス
シリコン膜１３がパターニングされておらず、このため
図３５（Ｂ）に示すように、ゲート電極１３Ｂ，１３Ｃ
の底面に酸化膜のバーズビークが侵入することはない。
このため、本実施例では前記フラッシュメモリ装置と共
に、同じＳｉ基板上に形成されるＭＯＳトランジスタの
しきい値特性が安定し、動作特性が安定する。このしき
い値特性および動作特性の改善は、特にゲート長が短く
ゲート酸化膜の厚さが薄い低電圧駆動トランジスタにお
いて顕著である。
【００７８】なお、本実施例では図３２（Ｆ）のイオン
注入工程においてレジストパターンを形成する必要がな
く、製造工程が簡素化される。
注入工程においてレジストパターンを形成する必要がな
く、製造工程が簡素化される。
【００７９】なお、先の実施例による積層ゲート型フラ
ッシュメモリ装置においても、図２７（Ｉ）の構成にお
いて図３４（Ｉ）の構成と同様に、積層ゲート構造１６
Ｆの側壁面および上面を連続して保護絶縁膜１８により
覆うことが可能である。
ッシュメモリ装置においても、図２７（Ｉ）の構成にお
いて図３４（Ｉ）の構成と同様に、積層ゲート構造１６
Ｆの側壁面および上面を連続して保護絶縁膜１８により
覆うことが可能である。
【００８０】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００８１】（付記１） 基板と前記基板上のメモリセ
ル領域に形成された不揮発性メモリ装置と、前記基板上
の素子領域に形成された半導体装置とよりなる半導体集
積回路装置であって、前記不揮発性メモリ装置は、前記
メモリセル領域において前記基板表面を覆うトンネル絶
縁膜と、前記トンネル絶縁膜上に形成されたフローティ
ングゲート電極と、前記フローティングゲート電極上に
形成された絶縁膜と、前記絶縁膜上に形成されたコント
ロールゲート電極とよりなる積層ゲート電極構造を含
み、前記半導体装置装置は、前記素子領域において前記
基板表面を覆うゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極とよりなり、前記フローティング
ゲート電極の側壁面は、熱酸化膜よりなる保護絶縁膜に
より覆われており、前記トンネル絶縁膜と前記フローテ
ィングゲート電極との界面には、熱酸化膜よりなり前記
フローティングゲート電極の側壁面から前記界面に沿っ
て前記フローティングゲート電極の内側に侵入するバー
ズビーク構造が形成されており、前記ゲート絶縁膜は、
前記基板表面と前記ゲート電極下面との間に実質的に一
様な厚さで介在することを特徴とする半導体集積回路装
置。（１） （付記２） 基板と、前記基板上のメモリセル領域に形
成された不揮発性メモリ装置と、前記基板上の素子領域
に形成された半導体装置とよりなる半導体集積回路装置
であって、前記フラッシュメモリ装置は、前記メモリセ
ル領域中に形成され、トンネル絶縁膜で覆われた第１の
活性領域と、前記メモリセル領域中、前記第１の活性領
域近傍に形成され、絶縁膜により覆われた第２の活性領
域と、前記第２の活性領域中に形成された埋込拡散領域
よりなるコントロールゲートと、前記メモリセル領域中
に、前記第２の活性領域と前記第１の活性領域との間を
架橋するように延在し、前記第２の活性領域において前
記埋込拡散領域と前記絶縁膜を介して容量性結合を形成
し、前記第１の活性領域において前記トンネル絶縁膜上
を延在する第１のゲート電極と、前記第１の活性領域
中、前記第１のゲート電極の両側に形成された一対の拡
散領域とよりなり、前記半導体装置は、前記素子領域に
おいて前記基板表面を覆うゲート絶縁膜と、前記ゲート
絶縁膜上に形成された第２のゲート電極とよりなり、前
記第１のゲート電極の側壁面は、熱酸化膜よりなる保護
絶縁膜により覆われており、前記トンネル絶縁膜と前記
第１のゲート電極との界面には、熱酸化膜よりなり前記
第１のゲート電極の側壁面から前記界面に沿って前記第
１のゲート電極の内側に侵入するバーズビーク構造が形
成されており、前記ゲート絶縁膜は、前記基板表面と前
記第２のゲート電極下面との間に実質的に一様な厚さで
介在することを特徴とする半導体集積回路装置。
ル領域に形成された不揮発性メモリ装置と、前記基板上
の素子領域に形成された半導体装置とよりなる半導体集
積回路装置であって、前記不揮発性メモリ装置は、前記
メモリセル領域において前記基板表面を覆うトンネル絶
縁膜と、前記トンネル絶縁膜上に形成されたフローティ
ングゲート電極と、前記フローティングゲート電極上に
形成された絶縁膜と、前記絶縁膜上に形成されたコント
ロールゲート電極とよりなる積層ゲート電極構造を含
み、前記半導体装置装置は、前記素子領域において前記
基板表面を覆うゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極とよりなり、前記フローティング
ゲート電極の側壁面は、熱酸化膜よりなる保護絶縁膜に
より覆われており、前記トンネル絶縁膜と前記フローテ
ィングゲート電極との界面には、熱酸化膜よりなり前記
フローティングゲート電極の側壁面から前記界面に沿っ
て前記フローティングゲート電極の内側に侵入するバー
ズビーク構造が形成されており、前記ゲート絶縁膜は、
前記基板表面と前記ゲート電極下面との間に実質的に一
様な厚さで介在することを特徴とする半導体集積回路装
置。（１） （付記２） 基板と、前記基板上のメモリセル領域に形
成された不揮発性メモリ装置と、前記基板上の素子領域
に形成された半導体装置とよりなる半導体集積回路装置
であって、前記フラッシュメモリ装置は、前記メモリセ
ル領域中に形成され、トンネル絶縁膜で覆われた第１の
活性領域と、前記メモリセル領域中、前記第１の活性領
域近傍に形成され、絶縁膜により覆われた第２の活性領
域と、前記第２の活性領域中に形成された埋込拡散領域
よりなるコントロールゲートと、前記メモリセル領域中
に、前記第２の活性領域と前記第１の活性領域との間を
架橋するように延在し、前記第２の活性領域において前
記埋込拡散領域と前記絶縁膜を介して容量性結合を形成
し、前記第１の活性領域において前記トンネル絶縁膜上
を延在する第１のゲート電極と、前記第１の活性領域
中、前記第１のゲート電極の両側に形成された一対の拡
散領域とよりなり、前記半導体装置は、前記素子領域に
おいて前記基板表面を覆うゲート絶縁膜と、前記ゲート
絶縁膜上に形成された第２のゲート電極とよりなり、前
記第１のゲート電極の側壁面は、熱酸化膜よりなる保護
絶縁膜により覆われており、前記トンネル絶縁膜と前記
第１のゲート電極との界面には、熱酸化膜よりなり前記
第１のゲート電極の側壁面から前記界面に沿って前記第
１のゲート電極の内側に侵入するバーズビーク構造が形
成されており、前記ゲート絶縁膜は、前記基板表面と前
記第２のゲート電極下面との間に実質的に一様な厚さで
介在することを特徴とする半導体集積回路装置。
【００８２】（付記３） 前記前記保護絶縁膜を形成す
る熱酸化膜は、前記バーズビーク構造に連続することを
特徴とする付記１または２記載の半導体集積回路装置。
る熱酸化膜は、前記バーズビーク構造に連続することを
特徴とする付記１または２記載の半導体集積回路装置。
【００８３】（付記４） 前記保護絶縁膜は、さらに前
記第１のゲート電極の上面をも、連続的に覆うことを特
徴とする付記１または２記載の半導体集積回路装置。
記第１のゲート電極の上面をも、連続的に覆うことを特
徴とする付記１または２記載の半導体集積回路装置。
【００８４】（付記５） 前記ゲート電極および前記コ
ントロールゲート電極は、ｎ型あるいはｐ型にドープさ
れたシリコン膜を含むポリサイドあるいはポリメタル構
造を有することを特徴とする付記１または３記載の半導
体装置集積回路装置。
ントロールゲート電極は、ｎ型あるいはｐ型にドープさ
れたシリコン膜を含むポリサイドあるいはポリメタル構
造を有することを特徴とする付記１または３記載の半導
体装置集積回路装置。
【００８５】（付記６） 前記第２のゲート電極は、ｎ
型あるはｐ型にドープされたシリコン膜を含むポリサイ
ドあるいはポリメタル構造を有することを特徴とする付
記２〜４のうち、いずれか一項記載の半導体集積回路装
置。
型あるはｐ型にドープされたシリコン膜を含むポリサイ
ドあるいはポリメタル構造を有することを特徴とする付
記２〜４のうち、いずれか一項記載の半導体集積回路装
置。
【００８６】（付記７） 前記基板は、ＳＯＩ基板を用
いることを特徴とする付記１〜６のうち、いずれか一項
記載の半導体装置集積回路装置。
いることを特徴とする付記１〜６のうち、いずれか一項
記載の半導体装置集積回路装置。
【００８７】（付記８） メモリセル領域と第１の素子
領域と第２の素子領域とを画成された基板上に、前記メ
モリセル領域に対応して不揮発性メモリ装置を形成し、
前記第１の素子領域に対応して第１の半導体装置を形成
し、前記第２の素子領域に対応して第２の半導体装置を
形成する半導体集積回路装置の製造方法であって、前記
基板上に、前記メモリセル領域を覆うトンネル絶縁膜
と、前記メモリセル領域において前記トンネル絶縁膜を
覆う第１のシリコン膜と、前記メモリセル領域において
前記第１のシリコン膜を覆う絶縁膜と、前記第１の素子
領域を覆う第１のゲート絶縁膜と、前記第２の素子領域
を覆う前記第１のゲート絶縁膜よりも厚い第２のゲート
絶縁膜とを含む半導体構造を形成する工程と、前記半導
体構造上に、前記メモリセル領域において前記絶縁膜を
覆うように、また前記第１の素子領域において前記第１
のゲート絶縁膜を覆うように、さらに前記第２の素子領
域において前記第２のゲート絶縁膜を覆うように、第２
のシリコン膜を堆積する工程と、前記第１および第２の
素子領域において前記第２のシリコン膜を残し、前記メ
モリセル領域において選択的にコントロールゲート電極
となる前記第２のシリコン膜と前記絶縁膜と前記第１の
シリコン膜とをパターニングし、前記メモリセル領域に
おいて積層ゲート電極構造を形成する工程と、前記メモ
リセル領域において前記積層ゲート電極構造を覆うよう
に、また前記第１および第２の素子領域において前記第
２のシリコン膜表面を覆うように、保護酸化膜を形成す
る工程と、前記積層ゲート電極構造および前記第２のシ
リコン膜をマスクに、前記基板中に不純物元素のイオン
注入を行い、前記メモリセル領域において前記積層ゲー
ト電極構造の両側に拡散領域を形成する工程と、前記第
１および第２の素子領域において前記第２のシリコン膜
をパターニングし、第１および第２のゲート電極をそれ
ぞれ形成する工程と、前記第１および第２の素子領域に
おいて、前記第１および第２のゲート電極をマスクにイ
オン注入を行い、拡散領域を形成する工程とを含むこと
を特徴とする半導体集積回路装置の製造方法。
領域と第２の素子領域とを画成された基板上に、前記メ
モリセル領域に対応して不揮発性メモリ装置を形成し、
前記第１の素子領域に対応して第１の半導体装置を形成
し、前記第２の素子領域に対応して第２の半導体装置を
形成する半導体集積回路装置の製造方法であって、前記
基板上に、前記メモリセル領域を覆うトンネル絶縁膜
と、前記メモリセル領域において前記トンネル絶縁膜を
覆う第１のシリコン膜と、前記メモリセル領域において
前記第１のシリコン膜を覆う絶縁膜と、前記第１の素子
領域を覆う第１のゲート絶縁膜と、前記第２の素子領域
を覆う前記第１のゲート絶縁膜よりも厚い第２のゲート
絶縁膜とを含む半導体構造を形成する工程と、前記半導
体構造上に、前記メモリセル領域において前記絶縁膜を
覆うように、また前記第１の素子領域において前記第１
のゲート絶縁膜を覆うように、さらに前記第２の素子領
域において前記第２のゲート絶縁膜を覆うように、第２
のシリコン膜を堆積する工程と、前記第１および第２の
素子領域において前記第２のシリコン膜を残し、前記メ
モリセル領域において選択的にコントロールゲート電極
となる前記第２のシリコン膜と前記絶縁膜と前記第１の
シリコン膜とをパターニングし、前記メモリセル領域に
おいて積層ゲート電極構造を形成する工程と、前記メモ
リセル領域において前記積層ゲート電極構造を覆うよう
に、また前記第１および第２の素子領域において前記第
２のシリコン膜表面を覆うように、保護酸化膜を形成す
る工程と、前記積層ゲート電極構造および前記第２のシ
リコン膜をマスクに、前記基板中に不純物元素のイオン
注入を行い、前記メモリセル領域において前記積層ゲー
ト電極構造の両側に拡散領域を形成する工程と、前記第
１および第２の素子領域において前記第２のシリコン膜
をパターニングし、第１および第２のゲート電極をそれ
ぞれ形成する工程と、前記第１および第２の素子領域に
おいて、前記第１および第２のゲート電極をマスクにイ
オン注入を行い、拡散領域を形成する工程とを含むこと
を特徴とする半導体集積回路装置の製造方法。
【００８８】（付記９） メモリセル領域と論理素子領
域とを画成された基板上に、前記メモリセル領域に対応
して不揮発性メモリ装置を形成し、前記論理素子領域に
対応して半導体装置を形成する半導体集積回路装置の製
造方法であって、前記基板上に、前記メモリセル領域を
覆うトンネル酸化膜と、前記メモリセル領域において前
記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモ
リセル領域において前記第１のシリコン膜を覆う絶縁膜
と、前記論理素子領域を覆うゲート絶縁膜とを含む半導
体構造を形成する工程と、前記半導体構造上に、前記メ
モリセル領域において前記絶縁膜を覆うように、また前
記論理素子領域において前記ゲート絶縁膜を覆うよう
に、第２のシリコン膜を堆積する工程と、前記論理素子
領域において前記第２のシリコン膜を残し、前記メモリ
セル領域において選択的にコントロールゲート電極とな
る前記第２のシリコン膜と前記絶縁膜と前記第１のシリ
コン膜とをパターニングし、前記メモリセル領域におい
て積層ゲート電極構造を形成する工程と、前記メモリセ
ル領域において前記積層ゲート電極構造を覆うように、
また前記論理素子領域において前記第２のシリコン膜表
面を覆うように、保護酸化膜を形成する工程と、前記積
層ゲート電極構造および前記第２のシリコン膜をマスク
に、前記基板中に不純物元素のイオン注入を行い、前記
メモリセル領域において前記積層ゲート電極構造の両側
に拡散領域を形成する工程と、前記論理素子領域におい
て前記第２のシリコン膜をパターニングし、ゲート電極
を形成する工程と、前記論理素子領域において前記ゲー
ト電極をマスクにイオン注入を行い、拡散領域を形成す
る工程とを含むことを特徴とする半導体集積回路装置の
製造方法。
域とを画成された基板上に、前記メモリセル領域に対応
して不揮発性メモリ装置を形成し、前記論理素子領域に
対応して半導体装置を形成する半導体集積回路装置の製
造方法であって、前記基板上に、前記メモリセル領域を
覆うトンネル酸化膜と、前記メモリセル領域において前
記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモ
リセル領域において前記第１のシリコン膜を覆う絶縁膜
と、前記論理素子領域を覆うゲート絶縁膜とを含む半導
体構造を形成する工程と、前記半導体構造上に、前記メ
モリセル領域において前記絶縁膜を覆うように、また前
記論理素子領域において前記ゲート絶縁膜を覆うよう
に、第２のシリコン膜を堆積する工程と、前記論理素子
領域において前記第２のシリコン膜を残し、前記メモリ
セル領域において選択的にコントロールゲート電極とな
る前記第２のシリコン膜と前記絶縁膜と前記第１のシリ
コン膜とをパターニングし、前記メモリセル領域におい
て積層ゲート電極構造を形成する工程と、前記メモリセ
ル領域において前記積層ゲート電極構造を覆うように、
また前記論理素子領域において前記第２のシリコン膜表
面を覆うように、保護酸化膜を形成する工程と、前記積
層ゲート電極構造および前記第２のシリコン膜をマスク
に、前記基板中に不純物元素のイオン注入を行い、前記
メモリセル領域において前記積層ゲート電極構造の両側
に拡散領域を形成する工程と、前記論理素子領域におい
て前記第２のシリコン膜をパターニングし、ゲート電極
を形成する工程と、前記論理素子領域において前記ゲー
ト電極をマスクにイオン注入を行い、拡散領域を形成す
る工程とを含むことを特徴とする半導体集積回路装置の
製造方法。
【００８９】（付記１０） 前記第２のシリコン膜を堆
積する工程は、前記メモリセル領域および前記第１の素
子領域および前記第２の素子領域において、同時に実行
されることを特徴とする付記８記載の半導体集積回路装
置の製造方法。
積する工程は、前記メモリセル領域および前記第１の素
子領域および前記第２の素子領域において、同時に実行
されることを特徴とする付記８記載の半導体集積回路装
置の製造方法。
【００９０】（付記１１） 前記第２のシリコン膜を堆
積する工程は、前記メモリセル領域および前記論理素子
領域において、同時に実行されることを特徴とする副９
記載の半導体集積回路装置の製造方法。
積する工程は、前記メモリセル領域および前記論理素子
領域において、同時に実行されることを特徴とする副９
記載の半導体集積回路装置の製造方法。
【００９１】（付記１２） 前記メモリセル領域におい
て前記積層ゲート電極構造の両側に拡散領域を形成する
工程は、レジストマスクを使うことなく実行されること
を特徴とする付記８〜１１のうち、いずれか一項記載の
半導体集積回路装置の製造方法。
て前記積層ゲート電極構造の両側に拡散領域を形成する
工程は、レジストマスクを使うことなく実行されること
を特徴とする付記８〜１１のうち、いずれか一項記載の
半導体集積回路装置の製造方法。
【００９２】（付記１３） メモリセル領域と第１の素
子領域と第２の素子領域とを画成された基板上に、前記
メモリセル領域に対応して不揮発性メモリ装置を形成
し、前記第１の素子領域に対応して第１の半導体装置を
形成し、前記第２の素子領域に対応して第２の半導体装
置を形成する半導体集積回路装置の製造方法であって、
前記基板上に、前記メモリセル領域を覆うトンネル絶縁
膜と、前記第１の素子領域を覆う第１のゲート絶縁膜
と、前記第２の素子領域を覆う前記第１のゲート絶縁膜
よりも厚い第２のゲート絶縁膜とを含む半導体構造を形
成する工程と、前記半導体構造上に、前記メモリセル領
域において前記トンネル絶縁膜を覆うように、また前記
第１の素子領域において前記第１のゲート絶縁膜を覆う
ように、さらに前記第２の素子領域において前記第２の
ゲート絶縁膜を覆うように、シリコン膜を堆積する工程
と、前記第１および第２の素子領域において前記シリコ
ン膜を残し、前記メモリセル領域において選択的に前記
シリコン膜をパターニングして、第３のゲート電極を形
成する工程と、前記メモリセル領域において前記第３の
ゲート電極を覆うように、また前記第１および第２の素
子領域において前記シリコン膜表面を覆うように、保護
酸化膜を形成する工程と、前記第３のゲート電極および
前記シリコン膜をマスクに、前記基板中に不純物元素の
イオン注入を行い、前記メモリセル領域において前記第
３のゲート電極の両側に拡散領域を形成する工程と、前
記第１および第２の素子領域において前記シリコン膜を
パターニングし、第１および第２のゲート電極をそれぞ
れ形成する工程と、前記第１および第２の素子領域にお
いて、前記第１および第２のゲート電極をマスクにイオ
ン注入を行い、拡散領域を形成する工程とを含むことを
特徴とする半導体集積回路装置の製造方法。
子領域と第２の素子領域とを画成された基板上に、前記
メモリセル領域に対応して不揮発性メモリ装置を形成
し、前記第１の素子領域に対応して第１の半導体装置を
形成し、前記第２の素子領域に対応して第２の半導体装
置を形成する半導体集積回路装置の製造方法であって、
前記基板上に、前記メモリセル領域を覆うトンネル絶縁
膜と、前記第１の素子領域を覆う第１のゲート絶縁膜
と、前記第２の素子領域を覆う前記第１のゲート絶縁膜
よりも厚い第２のゲート絶縁膜とを含む半導体構造を形
成する工程と、前記半導体構造上に、前記メモリセル領
域において前記トンネル絶縁膜を覆うように、また前記
第１の素子領域において前記第１のゲート絶縁膜を覆う
ように、さらに前記第２の素子領域において前記第２の
ゲート絶縁膜を覆うように、シリコン膜を堆積する工程
と、前記第１および第２の素子領域において前記シリコ
ン膜を残し、前記メモリセル領域において選択的に前記
シリコン膜をパターニングして、第３のゲート電極を形
成する工程と、前記メモリセル領域において前記第３の
ゲート電極を覆うように、また前記第１および第２の素
子領域において前記シリコン膜表面を覆うように、保護
酸化膜を形成する工程と、前記第３のゲート電極および
前記シリコン膜をマスクに、前記基板中に不純物元素の
イオン注入を行い、前記メモリセル領域において前記第
３のゲート電極の両側に拡散領域を形成する工程と、前
記第１および第２の素子領域において前記シリコン膜を
パターニングし、第１および第２のゲート電極をそれぞ
れ形成する工程と、前記第１および第２の素子領域にお
いて、前記第１および第２のゲート電極をマスクにイオ
ン注入を行い、拡散領域を形成する工程とを含むことを
特徴とする半導体集積回路装置の製造方法。
【００９３】（付記１４） メモリセル領域と論理素子
領域とを画成された基板上に、前記メモリセル領域に対
応して不揮発性メモリ装置を形成し、前記論理素子領域
に対応して半導体装置を形成する半導体集積回路装置の
製造方法であって、前記基板上に、前記メモリセル領域
を覆うトンネル絶縁膜と、前記論理素子領域を覆うゲー
ト絶縁膜とを含む半導体構造を形成する工程と、前記半
導体構造上に、前記メモリセル領域において前記トンネ
ル絶縁膜を覆うように、また前記論理素子領域において
前記ゲート絶縁膜を覆うように、シリコン膜を堆積する
工程と、前記論理素子領域において前記シリコン膜を残
し、前期メモリセル領域において選択的に前記シリコン
膜をパターニングして、第１のゲート電極を形成する工
程と、前記メモリセル領域において前記第１のゲート電
極を覆うように、また前記論理素子領域において前記シ
リコン膜表面を覆うように、保護酸化膜を形成する工程
と、前記第１のゲート電極および前記シリコン膜をマス
クに、前記基板中に不純物元素のイオン注入を行い、前
記メモリセル領域において前記第１のゲート電極の両側
に拡散領域を形成する工程と、前記論理素子領域におい
て前記シリコン膜をパターニングし、第２のゲート電極
を形成する工程と、前記論理素子領域において、前記第
２のゲート電極をマスクにイオン注入を行い、拡散領域
を形成する工程とを含むことを特徴とする半導体集積回
路装置の製造方法。
領域とを画成された基板上に、前記メモリセル領域に対
応して不揮発性メモリ装置を形成し、前記論理素子領域
に対応して半導体装置を形成する半導体集積回路装置の
製造方法であって、前記基板上に、前記メモリセル領域
を覆うトンネル絶縁膜と、前記論理素子領域を覆うゲー
ト絶縁膜とを含む半導体構造を形成する工程と、前記半
導体構造上に、前記メモリセル領域において前記トンネ
ル絶縁膜を覆うように、また前記論理素子領域において
前記ゲート絶縁膜を覆うように、シリコン膜を堆積する
工程と、前記論理素子領域において前記シリコン膜を残
し、前期メモリセル領域において選択的に前記シリコン
膜をパターニングして、第１のゲート電極を形成する工
程と、前記メモリセル領域において前記第１のゲート電
極を覆うように、また前記論理素子領域において前記シ
リコン膜表面を覆うように、保護酸化膜を形成する工程
と、前記第１のゲート電極および前記シリコン膜をマス
クに、前記基板中に不純物元素のイオン注入を行い、前
記メモリセル領域において前記第１のゲート電極の両側
に拡散領域を形成する工程と、前記論理素子領域におい
て前記シリコン膜をパターニングし、第２のゲート電極
を形成する工程と、前記論理素子領域において、前記第
２のゲート電極をマスクにイオン注入を行い、拡散領域
を形成する工程とを含むことを特徴とする半導体集積回
路装置の製造方法。
【００９４】（付記１５） 前記アモルファスシリコン
膜を堆積する工程は、前記メモリセル領域および前記第
１の素子領域および前記第２の素子領域において、同時
に実行されることを特徴とする付記１３記載の半導体集
積回路装置の製造方法。
膜を堆積する工程は、前記メモリセル領域および前記第
１の素子領域および前記第２の素子領域において、同時
に実行されることを特徴とする付記１３記載の半導体集
積回路装置の製造方法。
【００９５】（付記１６） 前記シリコン膜を堆積する
工程は、前記メモリセル領域および前記論理素子領域に
おいて、同時に実行されることを特徴とする付記１４記
載の半導体装置集積回路装置の製造方法。
工程は、前記メモリセル領域および前記論理素子領域に
おいて、同時に実行されることを特徴とする付記１４記
載の半導体装置集積回路装置の製造方法。
【００９６】（付記１７） 前記保護酸化膜を形成する
工程は、熱酸化処理工程よりなり、前記保護酸化膜は、
熱酸化膜よりなることを特徴とする付記８〜１１または
１３〜１６記載のうち、いずれか一項記載の半導体集積
回路装置の製造方法。
工程は、熱酸化処理工程よりなり、前記保護酸化膜は、
熱酸化膜よりなることを特徴とする付記８〜１１または
１３〜１６記載のうち、いずれか一項記載の半導体集積
回路装置の製造方法。
【００９７】（付記１８） 前記メモリセル領域におい
て前記第３のゲート電極の両側に拡散領域を形成する工
程は、レジストマスクを使うことなく実行されることを
特徴とする付記１３または１５または１７記載の半導体
集積回路装置の製造方法。
て前記第３のゲート電極の両側に拡散領域を形成する工
程は、レジストマスクを使うことなく実行されることを
特徴とする付記１３または１５または１７記載の半導体
集積回路装置の製造方法。
【００９８】（付記１９） 前記第１および第２の素子
領域におけるイオン注入工程は、前記メモリセル領域を
レジストマスクにより保護した状態で実行されることを
特徴とする付記８〜１８のうち、いずれか一項記載の半
導体装置集積回路装置の製造方法。
領域におけるイオン注入工程は、前記メモリセル領域を
レジストマスクにより保護した状態で実行されることを
特徴とする付記８〜１８のうち、いずれか一項記載の半
導体装置集積回路装置の製造方法。
【００９９】（付記２０） 前記ゲート電極および前記
第１のゲート電極および前記第２のゲート電極および前
記コントロールゲート電極は、ｎ型あるいはｐ型にドー
プされたシリコン膜を含むポリサイド構造あるいはポリ
メタル構造を有することを特徴とする付記８〜１９のう
ち、いずれか一項記載の半導体装置集積回路装置の製造
方法。
第１のゲート電極および前記第２のゲート電極および前
記コントロールゲート電極は、ｎ型あるいはｐ型にドー
プされたシリコン膜を含むポリサイド構造あるいはポリ
メタル構造を有することを特徴とする付記８〜１９のう
ち、いずれか一項記載の半導体装置集積回路装置の製造
方法。
【０１００】
【発明の効果】本発明によれば、前記第１あるいは第２
の素子領域においてゲート電極をパターニングするより
も前に、フラッシュメモリセル領域において積層ゲート
電極構造あるいはフローティングゲート電極を覆うよう
に保護酸化膜が形成されるため、かかる保護酸化膜形成
に伴って前記素子領域中においてゲート電極中に侵入す
るバーズビーク構造が形成されることがなく、従って前
記素子領域中における半導体装置のしきい値特性が変化
する問題が回避される。また、本発明によれば、前記フ
ラッシュメモリセル中においてイオン注入工程により拡
散領域を形成する際に、前記素子領域がアモルファスシ
リコン膜で覆われた状態であるため、かかるアモルファ
スシリコン膜をマスクとすることにより、レジスト工程
を省略することが可能になる。
の素子領域においてゲート電極をパターニングするより
も前に、フラッシュメモリセル領域において積層ゲート
電極構造あるいはフローティングゲート電極を覆うよう
に保護酸化膜が形成されるため、かかる保護酸化膜形成
に伴って前記素子領域中においてゲート電極中に侵入す
るバーズビーク構造が形成されることがなく、従って前
記素子領域中における半導体装置のしきい値特性が変化
する問題が回避される。また、本発明によれば、前記フ
ラッシュメモリセル中においてイオン注入工程により拡
散領域を形成する際に、前記素子領域がアモルファスシ
リコン膜で覆われた状態であるため、かかるアモルファ
スシリコン膜をマスクとすることにより、レジスト工程
を省略することが可能になる。
【図１】（Ａ），（Ｂ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その１）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その１）である。
【図２】（Ｃ），（Ｄ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その２）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その２）である。
【図３】（Ｅ），（Ｆ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その３）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その３）である。
【図４】（Ｇ），（Ｈ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その４）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その４）である。
【図５】（Ｉ），（Ｊ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その５）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その５）である。
【図６】（Ｋ），（Ｌ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その６）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その６）である。
【図７】（Ｍ），（Ｎ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その７）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その７）である。
【図８】（Ｏ），（Ｐ）は、従来の積層ゲート構造フラ
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その８）である。
ッシュメモリ装置を含む半導体集積回路装置の製造工程
を示す図（その８）である。
【図９】（Ｑ）は、従来の積層ゲート構造フラッシュメ
モリ装置を含む半導体集積回路装置の製造工程を示す図
（その８）である。
モリ装置を含む半導体集積回路装置の製造工程を示す図
（その８）である。
【図１０】（Ａ），（Ｂ）は、従来の積層ゲート構造フ
ラッシュメモリ装置を含む半導体集積回路装置の課題を
説明する図である。
ラッシュメモリ装置を含む半導体集積回路装置の課題を
説明する図である。
【図１１】（Ａ），（Ｂ）は、従来の積層ゲート構造フ
ラッシュメモリ装置で使われる保護酸化膜の役割を説明
する図である。
ラッシュメモリ装置で使われる保護酸化膜の役割を説明
する図である。
【図１２】本発明の関連技術による単層ゲート構造フラ
ッシュメモリ装置の構成を示す平面図図である。
ッシュメモリ装置の構成を示す平面図図である。
【図１３】（Ａ），（Ｂ）は、図１２のフラッシュメモ
リ装置の構成を示す断面図である。
リ装置の構成を示す断面図である。
【図１４】（Ａ）〜（Ｄ）は、図１２のフラッシュメモ
リ装置の書き込みおよび消去動作を説明する図である。
リ装置の書き込みおよび消去動作を説明する図である。
【図１５】（Ａ），（Ｂ）は、図１２の単層ゲート構造
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その１）である。
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その１）である。
【図１６】（Ｃ），（Ｄ）は、図１２の単層ゲート構造
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その２）である。
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その２）である。
【図１７】（Ｅ），（Ｆ）は、図１２の単層ゲート構造
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その３）である。
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その３）である。
【図１８】（Ｇ），（Ｈ）は、図１２の単層ゲート構造
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その４）である。
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その４）である。
【図１９】（Ｉ），（Ｊ）は、図１２の単層ゲート構造
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その５）である。
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その５）である。
【図２０】（Ｋ），（Ｌ）は、図１２の単層ゲート構造
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その６）である。
フラッシュメモリ装置を含む半導体集積回路装置の製造
工程を示す図（その６）である。
【図２１】（Ｍ）は、図１２の単層ゲート構造フラッシ
ュメモリ装置を含む半導体集積回路装置の製造工程を示
す図（その７）である。
ュメモリ装置を含む半導体集積回路装置の製造工程を示
す図（その７）である。
【図２２】（Ａ），（Ｂ）は、図１２の単層ゲート構造
フラッシュメモリ装置を含む半導体集積回路装置の課題
を示す図である。
フラッシュメモリ装置を含む半導体集積回路装置の課題
を示す図である。
【図２３】（Ａ），（Ｂ）は、本発明の第１実施例によ
る半導体集積回路装置の製造工程を示す図（その１）で
ある。
る半導体集積回路装置の製造工程を示す図（その１）で
ある。
【図２４】（Ｃ），（Ｄ）は、本発明の第１実施例によ
る半導体集積回路装置の製造工程を示す図（その２）で
ある。
る半導体集積回路装置の製造工程を示す図（その２）で
ある。
【図２５】（Ｅ），（Ｆ）は、本発明の第１実施例によ
る半導体集積回路装置の製造工程を示す図（その３）で
ある。
る半導体集積回路装置の製造工程を示す図（その３）で
ある。
【図２６】（Ｇ），（Ｈ）は、本発明の第１実施例によ
る半導体集積回路装置の製造工程を示す図（その４）で
ある。
る半導体集積回路装置の製造工程を示す図（その４）で
ある。
【図２７】（Ｉ）は、本発明の第１実施例による半導体
集積回路装置の製造工程を示す図（その５）である。
集積回路装置の製造工程を示す図（その５）である。
【図２８】（Ａ），（Ｂ）は、本発明の第１実施例の効
果を説明する図である。
果を説明する図である。
【図２９】（Ａ），（Ｂ）は、第１実施例の別の効果を
説明する図である。
説明する図である。
【図３０】（Ａ），（Ｂ）は、本発明の第２実施例によ
る半導体集積回路装置の製造工程を示す図（その１）で
ある。
る半導体集積回路装置の製造工程を示す図（その１）で
ある。
【図３１】（Ｃ），（Ｄ）は、本発明の第２実施例によ
る半導体集積回路装置の製造工程を示す図（その２）で
ある。
る半導体集積回路装置の製造工程を示す図（その２）で
ある。
【図３２】（Ｅ），（Ｆ）は、本発明の第２実施例によ
る半導体集積回路装置の製造工程を示す図（その３）で
ある。
る半導体集積回路装置の製造工程を示す図（その３）で
ある。
【図３３】（Ｇ），（Ｈ）は、本発明の第２実施例によ
る半導体集積回路装置の製造工程を示す図（その４）で
ある。
る半導体集積回路装置の製造工程を示す図（その４）で
ある。
【図３４】（Ｉ）は、本発明の第２実施例による半導体
集積回路装置の製造工程を示す図（その５）である。
集積回路装置の製造工程を示す図（その５）である。
【図３５】（Ａ），（Ｂ）は、本発明第２実施例の効果
を説明する図である。
を説明する図である。
１１ 基板
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ 拡
散領域 １２Ａ トンネル酸化膜 １２Ｂ，１２Ｃ ゲート酸化膜 １３，１６ アモルファスシリコン膜 １３Ａ フローティングゲート電極 １４ ＯＮＯ膜 １５Ａ，１５Ｂ，１７Ａ，１７Ｂ，１９Ａ〜１９Ｅ レ
ジストパターン １５1，１５2 レジストパターン １７1，１７2，１７3 レジストパターン １６Ｂ，１６Ｃ ゲート電極 １６Ｆ フローティングゲート電極 １６ｓ 側壁酸化膜 １８ 保護酸化膜
散領域 １２Ａ トンネル酸化膜 １２Ｂ，１２Ｃ ゲート酸化膜 １３，１６ アモルファスシリコン膜 １３Ａ フローティングゲート電極 １４ ＯＮＯ膜 １５Ａ，１５Ｂ，１７Ａ，１７Ｂ，１９Ａ〜１９Ｅ レ
ジストパターン １５1，１５2 レジストパターン １７1，１７2，１７3 レジストパターン １６Ｂ，１６Ｃ ゲート電極 １６Ｆ フローティングゲート電極 １６ｓ 側壁酸化膜 １８ 保護酸化膜
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5F048 AB01 AC01 BA01 BA16 BB05
BB09 BB16 BC06 DA25
5F083 EP02 EP22 EP23 EP41 EP55
EP56 ER03 ER09 ER16 HA02
JA04 JA33 PR12 PR36 PR39
PR43 PR53 ZA12
5F101 BA19 BA22 BA29 BA36 BB05
BB06 BC02 BD07 BD27 BE05
BE06 BH03 BH08
Claims (10)
- 【請求項１】 基板と前記基板上のメモリセル領域に形
成された不揮発性メモリ装置と、 前記基板上の素子領域に形成された半導体装置とよりな
る半導体集積回路装置であって、 前記不揮発性メモリ装置は、前記メモリセル領域におい
て前記基板表面を覆うトンネル絶縁膜と、前記トンネル
絶縁膜上に形成されたフローティングゲート電極と、前
記フローティングゲート電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコントロールゲート電極とよ
りなる積層ゲート電極構造を含み、 前記半導体装置は、前記素子領域において前記基板表面
を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され
たゲート電極とよりなり、 前記フローティングゲート電極の側壁面は、熱酸化膜よ
りなる保護絶縁膜により覆われており、 前記トンネル絶縁膜と前記フローティングゲート電極と
の界面には、熱酸化膜よりなり前記フローティングゲー
ト電極の側壁面から前記界面に沿って前記フローティン
グゲート電極の内側に侵入するバーズビーク構造が形成
されており、 前記ゲート絶縁膜は、前記基板表面と前記ゲート電極下
面との間に実質的に一様な厚さで介在することを特徴と
する半導体集積回路装置。 - 【請求項２】 基板と、 前記基板上のメモリセル領域に形成された不揮発性メモ
リ装置と、 前記基板上の素子領域に形成された半導体装置とよりな
る半導体集積回路装置であって、 前記不揮発性メモリ装置は、前記メモリセル領域中に形
成され、トンネル絶縁膜で覆われた第１の活性領域と、
前記メモリセル領域中、前記第１の活性領域近傍に形成
され、絶縁膜により覆われた第２の活性領域と、前記第
２の活性領域中に形成された埋込拡散領域よりなるコン
トロールゲートと、前記メモリセル領域中に、前記第２
の活性領域と前記第１の活性領域との間を架橋するよう
に延在し、前記第２の活性領域において前記埋込拡散領
域と前記絶縁膜を介して容量性結合を形成し、前記第１
の活性領域において前記トンネル絶縁膜上を延在する第
１のゲート電極と、前記第１の活性領域中、前記第１の
ゲート電極の両側に形成された一対の拡散領域とよりな
り、 前記半導体装置は、前記素子領域において前記基板表面
を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され
た第２のゲート電極とよりなり、 前記第１のゲート電極の側壁面は、熱酸化膜よりなる保
護絶縁膜により覆われており、 前記トンネル絶縁膜と前記第１のゲート電極との界面に
は、熱酸化膜よりなり前記第１のゲート電極の側壁面か
ら前記界面に沿って前記第１のゲート電極の内側に侵入
するバーズビーク構造が形成されており、 前記ゲート酸化膜は、前記基板表面と前記第２のゲート
電極下面との間に実質的に一様な厚さで介在することを
特徴とする半導体集積回路装置。 - 【請求項３】 メモリセル領域と第１の素子領域と第２
の素子領域とを画成された基板上に、前記メモリセル領
域に対応して不揮発性メモリ装置を形成し、前記第１の
素子領域に対応して第１の半導体装置を形成し、前記第
２の素子領域に対応して第２の半導体装置を形成する半
導体集積回路装置の製造方法であって、 前記基板上に、前記メモリセル領域を覆うトンネル絶縁
膜と、前記メモリセル領域において前記トンネル絶縁膜
を覆う第１のシリコン膜と、前記メモリセル領域におい
て前記第１のシリコン膜を覆う絶縁膜と、前記第１の素
子領域を覆う第１のゲート絶縁膜と、前記第２の素子領
域を覆う前記第１のゲート絶縁膜よりも厚い第２のゲー
ト絶縁膜とを含む半導体構造を形成する工程と、 前記半導体構造上に、前記メモリセル領域において前記
絶縁膜を覆うように、また前記第１の素子領域において
前記第１のゲート絶縁膜を覆うように、さらに前記第２
の素子領域において前記第２のゲート絶縁膜を覆うよう
に、第２のシリコン膜を堆積する工程と、 前記第１および第２の素子領域において前記第２のシリ
コン膜を残し、前記メモリセル領域において選択的に前
記第２のシリコン膜と前記絶縁膜と前記第１のシリコン
膜とをパターニングし、前記メモリセル領域において積
層ゲート電極構造を形成する工程と、 前記メモリセル領域において前記積層ゲート電極構造を
覆うように、また前記第１および第２の素子領域におい
て前記第２のシリコン膜表面を覆うように、保護酸化膜
を形成する工程と、 前記積層ゲート電極構造および前記第２のシリコン膜を
マスクに、前記基板中に不純物元素のイオン注入を行
い、前記メモリセル領域において前記積層ゲート電極構
造の両側に拡散領域を形成する工程と、 前記第１および第２の素子領域において前記第２のシリ
コン膜をパターニングし、第１および第２のゲート電極
をそれぞれ形成する工程と、 前記第１および第２の素子領域において、前記第１およ
び第２のゲート電極をマスクにイオン注入を行い、拡散
領域を形成する工程とを含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項４】 メモリセル領域と第１の素子領域と第２
の素子領域とを画成された基板上に、前記メモリセル領
域に対応して不揮発性メモリ装置を形成し、前記第１の
素子領域に対応して第１の半導体装置を形成し、前記第
２の素子領域に対応して第２の半導体装置を形成する半
導体集積回路装置の製造方法であって、 前記基板上に、前記メモリセル領域を覆うトンネル絶縁
膜と、前記第１の素子領域を覆う第１のゲート絶縁膜
と、前記第２の素子領域を覆う前記第１のゲート絶縁膜
よりも厚い第２のゲート絶縁膜とを含む半導体構造を形
成する工程と、 前記半導体構造上に、前記メモリセル領域において前記
トンネル絶縁膜を覆うように、また前記第１の素子領域
において前記第１のゲート絶縁膜を覆うように、さらに
前記第２の素子領域において前記第２のゲート絶縁膜を
覆うように、シリコン膜を堆積する工程と、 前記第１および第２の素子領域において前記シリコン膜
を残し、前記メモリセル領域において選択的に前記シリ
コン膜をパターニングして、第３のゲート電極を形成す
る工程と、 前記メモリセル領域において前記第３のゲート電極を覆
うように、また前記第１および第２の素子領域において
前記シリコン膜表面を覆うように、保護酸化膜を形成す
る工程と、 前記第３のゲート電極および前記シリコン膜をマスク
に、前記基板中に不純物元素のイオン注入を行い、前記
メモリセル領域において前記第３のゲート電極の両側に
拡散領域を形成する工程と、 前記第１および第２の素子領域において前記シリコン膜
をパターニングし、第１および第２のゲート電極をそれ
ぞれ形成する工程と、 前記第１および第２の素子領域において、前記第１およ
び第２のゲート電極をマスクにイオン注入を行い、拡散
領域を形成する工程とを含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５】 メモリセル領域と論理素子領域とを画成
された基板上に、前記メモリセル領域に対応して不揮発
性メモリ装置を形成し、前記論理素子領域に対応して半
導体装置を形成する半導体集積回路装置の製造方法であ
って、 前記基板上に、前記メモリセル領域を覆うトンネル絶縁
膜と、前記メモリセル領域において前記トンネル絶縁膜
を覆う第１のシリコン膜と、前記メモリセル領域におい
て前記第１のシリコン膜を覆う絶縁膜と、前記論理素子
領域を覆うゲート絶縁膜とを含む半導体構造を形成する
工程と、 前記半導体構造上に、前記メモリセル領域において前記
絶縁膜を覆うように、また前記論理素子領域において前
記ゲート絶縁膜を覆うように、第２のシリコン膜を堆積
する工程と、 前記論理素子領域において前記第２のシリコン膜を残
し、前記メモリセル領域において選択的にコントロール
ゲート電極となる前記第２のシリコン膜と前記絶縁膜と
前記第１のシリコン膜とをパターニングし、前記メモリ
セル領域において積層ゲート電極構造を形成する工程
と、 前記メモリセル領域において前記積層ゲート電極構造を
覆うように、また前記論理素子領域において前記第２の
シリコン膜表面を覆うように、保護酸化膜を形成する工
程と、 前記積層ゲート電極構造および前記第２のシリコン膜を
マスクに、前記基板中に不純物元素のイオン注入を行
い、前記メモリセル領域において前記積層ゲート電極構
造の両側に拡散領域を形成する工程と、 前記論理素子領域において前記第２のシリコン膜をパタ
ーニングし、ゲート電極を形成する工程と、 前記論理素子領域において、前記ゲート電極をマスクに
イオン注入を行い、拡散領域を形成する工程とを含むこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 メモリセル領域と論理素子領域とを画成
された基板上に、前記メモリセル領域に対応して不揮発
性メモリ装置を形成し、前記論理素子領域に対応して半
導体装置を形成する半導体集積回路装置の製造方法であ
って、 前記基板上に、前記メモリセル領域を覆うトンネル絶縁
膜と、前記論理素子領域を覆うゲート絶縁膜とを含む半
導体構造を形成する工程と、 前記半導体構造上に、前記メモリセル領域において前記
トンネル絶縁膜を覆うように、また前記論理素子領域に
おいて前記ゲート絶縁膜を覆うように、シリコン膜を堆
積する工程と、 前記論理素子領域において前記シリコン膜を残し、前記
メモリセル領域において選択的に前記シリコン膜をパタ
ーニングして、第１のゲート電極を形成する工程と、 前記メモリセル領域において前記第１のゲート電極を覆
うように、また前記論理素子領域において前記シリコン
膜表面を覆うように、保護酸化膜を形成する工程と、 前記第１のゲート電極および前記シリコン膜をマスク
に、前記基板中に不純物元素のイオン注入を行い、前記
メモリセル領域において前記第１のゲート電極の両側に
拡散領域を形成する工程と、 前記論理素子領域において前記シリコン膜をパターニン
グし、第２のゲート電極を形成する工程と、 前記論理素子領域において、前記第２のゲート電極をマ
スクにイオン注入を行い、拡散領域を形成する工程とを
含むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 前記ゲート電極および前記コントロール
ゲート電極は、ｎ型あるいはｐ型にドープされたシリコ
ン膜を含むポリサイド構造あるいはポリメタル構造を有
することを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項８】 前記第２のゲート電極は、ｎ型あるいは
ｐ型にドープされたシリコン膜を含むポリサイド構造あ
るいはポリメタル構造を有することを特徴とする請求項
２記載の半導体装置集積回路装置。 - 【請求項９】 前記保護絶縁膜を形成する熱酸化膜は、
前記バーズビーク構造に連続することを特徴とする請求
項１または２または７または８記載の半導体集積回路装
置。 - 【請求項１０】 前記ゲート電極および前記第１のゲー
ト電極および前記第２のゲート電極および前記コントロ
ールゲート電極は、ｎ型あるいはｐ型にドープされたシ
リコン膜を含むポリサイド構造あるいはポリメタル構造
であることを特徴とする請求項３〜６のうち、いずれか
一項記載の半導体集積回路装置の製造方法。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205188A JP2003023114A (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置およびその製造方法 |
| US10/083,533 US7538376B2 (en) | 2001-07-05 | 2002-02-27 | Semiconductor integrated circuit device including a semiconductor device having a stable threshold characteristic |
| EP08105801.8A EP2019430B1 (en) | 2001-07-05 | 2002-03-01 | Semiconductor non volatile memory device and method of producing the same |
| EP02290504.6A EP1274132B1 (en) | 2001-07-05 | 2002-03-01 | Semiconductor non volatile memory device and method of producing the same |
| TW091104168A TW531880B (en) | 2001-07-05 | 2002-03-06 | Semiconductor integrated circuit device and method of producing the same |
| KR1020020014697A KR100745003B1 (ko) | 2001-07-05 | 2002-03-19 | 반도체 집적 회로 장치 및 그 제조 방법 |
| CNB021077452A CN1310329C (zh) | 2001-07-05 | 2002-03-21 | 半导体集成电路器件及其制造方法 |
| CNB2007100789224A CN100459133C (zh) | 2001-07-05 | 2002-03-21 | 半导体集成电路器件及其制造方法 |
| US12/285,289 US7858463B2 (en) | 2001-07-05 | 2008-10-01 | Semiconductor integrated circuit device and method of producing the same |
| US12/949,046 US8058131B2 (en) | 2001-07-05 | 2010-11-18 | Semiconductor integrated circuit device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205188A JP2003023114A (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003023114A true JP2003023114A (ja) | 2003-01-24 |
Family
ID=19041547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001205188A Pending JP2003023114A (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US7538376B2 (ja) |
| EP (2) | EP1274132B1 (ja) |
| JP (1) | JP2003023114A (ja) |
| KR (1) | KR100745003B1 (ja) |
| CN (2) | CN1310329C (ja) |
| TW (1) | TW531880B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008526029A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 自己整合的シャロートレンチ分離を用いたｅｅｐｒｏｍアレイ |
| EP1986240A2 (en) | 2003-10-23 | 2008-10-29 | Fujitsu Limited | Semiconductor device and method for manufacturing semiconductor device |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746921B2 (en) | 2002-06-24 | 2004-06-08 | Micron Technology, Inc. | Method of forming an array of FLASH field effect transistors and circuitry peripheral to such array |
| US6759298B2 (en) * | 2002-06-24 | 2004-07-06 | Micron Technology, Inc. | Methods of forming an array of flash field effect transistors and circuitry peripheral to such array |
| KR100466194B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
| US6908817B2 (en) | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| WO2004084314A1 (ja) * | 2003-03-19 | 2004-09-30 | Fujitsu Limited | 半導体装置とその製造方法 |
| US7256090B2 (en) * | 2003-12-31 | 2007-08-14 | Dongbu Electronics Co., Ltd. | Method for fabricating semiconductor device |
| US7183153B2 (en) | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| JP2005353984A (ja) * | 2004-06-14 | 2005-12-22 | Seiko Epson Corp | 不揮発性記憶装置 |
| KR100673205B1 (ko) * | 2004-11-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| US7482223B2 (en) | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
| JP4991134B2 (ja) * | 2005-09-15 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7541240B2 (en) | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
| KR100870383B1 (ko) * | 2006-05-29 | 2008-11-25 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
| US20100012172A1 (en) * | 2008-04-29 | 2010-01-21 | Advent Solar, Inc. | Photovoltaic Modules Manufactured Using Monolithic Module Assembly Techniques |
| US8228726B2 (en) * | 2008-12-14 | 2012-07-24 | Chip Memory Technology, Inc. | N-channel SONOS non-volatile memory for embedded in logic |
| CN101993037A (zh) * | 2009-08-20 | 2011-03-30 | 中芯国际集成电路制造(上海)有限公司 | 制造半导体集成电路的纳米晶硅结构的方法 |
| US8399310B2 (en) | 2010-10-29 | 2013-03-19 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
| WO2012164626A1 (ja) * | 2011-06-02 | 2012-12-06 | パナソニック株式会社 | 薄膜半導体装置の製造方法、薄膜半導体アレイ基板の製造方法、結晶性シリコン薄膜の形成方法、及び結晶性シリコン薄膜の形成装置 |
| US8906764B2 (en) | 2012-01-04 | 2014-12-09 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| WO2013146271A1 (ja) * | 2012-03-30 | 2013-10-03 | 三洋電機株式会社 | 太陽電池及びその製造方法 |
| US8951863B2 (en) | 2012-04-06 | 2015-02-10 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US9087913B2 (en) | 2012-04-09 | 2015-07-21 | Freescale Semiconductor, Inc. | Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic |
| US9111865B2 (en) | 2012-10-26 | 2015-08-18 | Freescale Semiconductor, Inc. | Method of making a logic transistor and a non-volatile memory (NVM) cell |
| US9006093B2 (en) | 2013-06-27 | 2015-04-14 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high voltage transistor integration |
| US8877585B1 (en) * | 2013-08-16 | 2014-11-04 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration |
| US9129996B2 (en) | 2013-07-31 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration |
| US8871598B1 (en) | 2013-07-31 | 2014-10-28 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US9082837B2 (en) | 2013-08-08 | 2015-07-14 | Freescale Semiconductor, Inc. | Nonvolatile memory bitcell with inlaid high k metal select gate |
| US9252246B2 (en) | 2013-08-21 | 2016-02-02 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic device |
| US9082650B2 (en) | 2013-08-21 | 2015-07-14 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic structure |
| US9275864B2 (en) | 2013-08-22 | 2016-03-01 | Freescale Semiconductor,Inc. | Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates |
| US8932925B1 (en) | 2013-08-22 | 2015-01-13 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory (NVM) cell and device structure integration |
| US9136129B2 (en) | 2013-09-30 | 2015-09-15 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology |
| US9129855B2 (en) | 2013-09-30 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US8901632B1 (en) | 2013-09-30 | 2014-12-02 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology |
| US9231077B2 (en) | 2014-03-03 | 2016-01-05 | Freescale Semiconductor, Inc. | Method of making a logic transistor and non-volatile memory (NVM) cell |
| US9112056B1 (en) | 2014-03-28 | 2015-08-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9472418B2 (en) | 2014-03-28 | 2016-10-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| CN103904037A (zh) * | 2014-04-04 | 2014-07-02 | 武汉新芯集成电路制造有限公司 | Nor闪存的制造方法 |
| US9343314B2 (en) | 2014-05-30 | 2016-05-17 | Freescale Semiconductor, Inc. | Split gate nanocrystal memory integration |
| US9379222B2 (en) | 2014-05-30 | 2016-06-28 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell |
| US9257445B2 (en) | 2014-05-30 | 2016-02-09 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell and a logic transistor |
| US9653164B2 (en) | 2015-03-13 | 2017-05-16 | Nxp Usa, Inc. | Method for integrating non-volatile memory cells with static random access memory cells and logic transistors |
| US9437500B1 (en) * | 2015-03-13 | 2016-09-06 | Freescale Semiconductor, Inc. | Method of forming supra low threshold devices |
| US10504912B2 (en) * | 2017-07-28 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology |
| DE102018107908B4 (de) | 2017-07-28 | 2023-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zum Bilden eines integrierten Schaltkreises mit einer Versiegelungsschicht zum Bilden einer Speicherzellenstruktur in Logik- oder BCD-Technologie sowie ein integrierter Schaltkreis mit einer Dummy-Struktur an einer Grenze einer Vorrichtungsregion |
| CN107946308B (zh) * | 2017-11-14 | 2020-11-03 | 上海华力微电子有限公司 | 一种存储器件中形成控制栅的工艺流程方法 |
| US10825522B2 (en) | 2018-10-29 | 2020-11-03 | United Microelectronics Corp. | Method for fabricating low and high/medium voltage transistors on substrate |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130893A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 半導体装置及びその製造方法 |
| JPH08107157A (ja) * | 1994-10-06 | 1996-04-23 | Toshiba Microelectron Corp | 半導体装置とその製造方法 |
| JPH11274328A (ja) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置とその製造方法 |
| JP2001007227A (ja) * | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2001156273A (ja) * | 1999-11-29 | 2001-06-08 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117527B2 (ja) | 1987-12-28 | 1995-12-18 | 本田技研工業株式会社 | 酸素濃度検出装置 |
| US5445980A (en) * | 1988-05-10 | 1995-08-29 | Hitachi, Ltd. | Method of making a semiconductor memory device |
| JPH03206661A (ja) | 1990-01-09 | 1991-09-10 | Fujitsu Ltd | 半導体装置 |
| JP2825585B2 (ja) * | 1990-01-29 | 1998-11-18 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JP3107848B2 (ja) | 1991-03-28 | 2000-11-13 | 株式会社リコー | 不揮発性メモリを含む半導体装置の製造方法 |
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| JP2924622B2 (ja) * | 1993-12-28 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5404037A (en) * | 1994-03-17 | 1995-04-04 | National Semiconductor Corporation | EEPROM cell with the drain diffusion region self-aligned to the tunnel oxide region |
| US5470773A (en) * | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| TW360980B (en) * | 1994-05-04 | 1999-06-11 | Nippon Precision Circuits | Single transistor EEPROM memory device |
| KR0161428B1 (ko) * | 1995-08-24 | 1998-12-01 | 김광호 | 비휘발성 반도체 메모리장치 및 그 제조방법 |
| US5847427A (en) | 1995-12-21 | 1998-12-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device utilizing an oxidation suppressing substance to prevent the formation of bird's breaks |
| TW347567B (en) * | 1996-03-22 | 1998-12-11 | Philips Eloctronics N V | Semiconductor device and method of manufacturing a semiconductor device |
| JP3369043B2 (ja) | 1996-04-30 | 2003-01-20 | 株式会社リコー | 半導体装置の製造方法 |
| JP3008854B2 (ja) | 1996-07-12 | 2000-02-14 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| KR100224701B1 (ko) * | 1996-07-16 | 1999-10-15 | 윤종용 | 불휘발성 메모리장치 및 그 제조방법 |
| JPH1084051A (ja) * | 1996-09-06 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5963808A (en) * | 1997-01-15 | 1999-10-05 | Macronix International Co., Ltd. | Method of forming an asymmetric bird's beak cell for a flash EEPROM |
| KR100234414B1 (ko) * | 1997-03-05 | 1999-12-15 | 윤종용 | 불휘발성 메모리장치 및 그 제조방법 |
| US6004829A (en) * | 1997-09-12 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Method of increasing end point detection capability of reactive ion etching by adding pad area |
| TW437099B (en) * | 1997-09-26 | 2001-05-28 | Matsushita Electronics Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
| JPH11265987A (ja) * | 1998-01-16 | 1999-09-28 | Oki Electric Ind Co Ltd | 不揮発性メモリ及びその製造方法 |
| US6472281B2 (en) * | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| JPH11289021A (ja) * | 1998-04-02 | 1999-10-19 | Hitachi Ltd | 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ |
| JPH11317508A (ja) * | 1998-05-06 | 1999-11-16 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| EP0975020B1 (en) * | 1998-07-22 | 2009-02-11 | STMicroelectronics S.r.l. | Method for manufacturing electronic devices and corresponding devices comprising HV transistors and LV transistors with salicided junctions |
| JP2000068484A (ja) * | 1998-08-19 | 2000-03-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法 |
| KR100284739B1 (ko) * | 1998-09-25 | 2001-05-02 | 윤종용 | 불휘발성메모리장치제조방법 |
| US6362049B1 (en) * | 1998-12-04 | 2002-03-26 | Advanced Micro Devices, Inc. | High yield performance semiconductor process flow for NAND flash memory products |
| US6406959B2 (en) * | 1999-01-04 | 2002-06-18 | Micron Technology, Inc. | Method of forming FLASH memory, method of forming FLASH memory and SRAM circuitry, and etching methods |
| US6165846A (en) * | 1999-03-02 | 2000-12-26 | Zilog, Inc. | Method of eliminating gate leakage in nitrogen annealed oxides |
| JP3892612B2 (ja) * | 1999-04-09 | 2007-03-14 | 株式会社東芝 | 半導体装置 |
| US6294430B1 (en) * | 2000-01-31 | 2001-09-25 | Advanced Micro Devices, Inc. | Nitridization of the pre-ddi screen oxide |
| US6577531B2 (en) * | 2000-04-27 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
| TW461093B (en) * | 2000-07-07 | 2001-10-21 | United Microelectronics Corp | Fabrication method for a high voltage electrical erasable programmable read only memory device |
| US6420232B1 (en) * | 2000-11-14 | 2002-07-16 | Silicon-Based Technology Corp. | Methods of fabricating a scalable split-gate flash memory device having embedded triple-sides erase cathodes |
| JP2002190534A (ja) * | 2000-12-20 | 2002-07-05 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US6436765B1 (en) * | 2001-02-09 | 2002-08-20 | United Microelectronics Corp. | Method of fabricating a trenched flash memory cell |
| CA2351025A1 (en) | 2001-06-19 | 2002-12-19 | Symagery Microsystems Inc. | Method and apparatus for controlling power consumption in an active pixel sensor array |
-
2001
- 2001-07-05 JP JP2001205188A patent/JP2003023114A/ja active Pending
-
2002
- 2002-02-27 US US10/083,533 patent/US7538376B2/en not_active Expired - Fee Related
- 2002-03-01 EP EP02290504.6A patent/EP1274132B1/en not_active Expired - Lifetime
- 2002-03-01 EP EP08105801.8A patent/EP2019430B1/en not_active Expired - Lifetime
- 2002-03-06 TW TW091104168A patent/TW531880B/zh not_active IP Right Cessation
- 2002-03-19 KR KR1020020014697A patent/KR100745003B1/ko active IP Right Grant
- 2002-03-21 CN CNB021077452A patent/CN1310329C/zh not_active Expired - Fee Related
- 2002-03-21 CN CNB2007100789224A patent/CN100459133C/zh not_active Expired - Fee Related
-
2008
- 2008-10-01 US US12/285,289 patent/US7858463B2/en not_active Expired - Fee Related
-
2010
- 2010-11-18 US US12/949,046 patent/US8058131B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130893A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 半導体装置及びその製造方法 |
| JPH08107157A (ja) * | 1994-10-06 | 1996-04-23 | Toshiba Microelectron Corp | 半導体装置とその製造方法 |
| JPH11274328A (ja) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置とその製造方法 |
| JP2001007227A (ja) * | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2001156273A (ja) * | 1999-11-29 | 2001-06-08 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1986240A2 (en) | 2003-10-23 | 2008-10-29 | Fujitsu Limited | Semiconductor device and method for manufacturing semiconductor device |
| US7511331B2 (en) | 2003-10-23 | 2009-03-31 | Fujitsu Microelectronics Limited | Semiconductor device having side wall spacers |
| JP2008526029A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 自己整合的シャロートレンチ分離を用いたｅｅｐｒｏｍアレイ |
| JP4644258B2 (ja) * | 2004-12-22 | 2011-03-02 | サンディスク コーポレイション | 不揮発性メモリアレイを形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7858463B2 (en) | 2010-12-28 |
| CN101026169A (zh) | 2007-08-29 |
| US7538376B2 (en) | 2009-05-26 |
| EP1274132B1 (en) | 2015-10-07 |
| CN100459133C (zh) | 2009-02-04 |
| US20030008458A1 (en) | 2003-01-09 |
| US8058131B2 (en) | 2011-11-15 |
| US20090269893A1 (en) | 2009-10-29 |
| CN1310329C (zh) | 2007-04-11 |
| CN1396660A (zh) | 2003-02-12 |
| KR20030004991A (ko) | 2003-01-15 |
| EP1274132A2 (en) | 2003-01-08 |
| TW531880B (en) | 2003-05-11 |
| EP2019430B1 (en) | 2018-10-17 |
| KR100745003B1 (ko) | 2007-08-02 |
| EP1274132A3 (en) | 2004-06-30 |
| US20110065248A1 (en) | 2011-03-17 |
| EP2019430A1 (en) | 2009-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003023114A (ja) | 半導体集積回路装置およびその製造方法 | |
| US8304310B2 (en) | Manufacture method of semiconductor device | |
| US6479859B2 (en) | Split gate flash memory with multiple self-alignments | |
| CN100501928C (zh) | 带自对准栅极的快闪存储单元的制造方法 | |
| US5231299A (en) | Structure and fabrication method for EEPROM memory cell with selective channel implants | |
| US6914293B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
| JP2003007863A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR0138312B1 (ko) | 비휘발성 반도체 메모리장치의 제조방법 | |
| JPH09232546A (ja) | 不揮発性メモリ装置及びその製造方法 | |
| US6667509B1 (en) | Method of forming sharp beak of poly by oxygen/fluorine implant to improve erase speed for split-gate flash | |
| JP4217409B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| US20010001490A1 (en) | Device with differential field isolation thicknesses and related methods | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| US6544845B2 (en) | Methods of fabricating nonvolatile memory devices including bird's beak oxide | |
| US6071777A (en) | Method for a self-aligned select gate for a split-gate flash memory structure | |
| US6534364B1 (en) | Tunnel diode layout for an EEPROM cell for protecting the tunnel diode region | |
| JP3152749B2 (ja) | 半導体装置の製造方法 | |
| KR100643629B1 (ko) | 반도체 장치와 그 제조 방법 | |
| JP2023039103A (ja) | 半導体装置 | |
| KR0161393B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| JPH1126609A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20000039091A (ko) | 플레쉬 메모리장치 및 그의 제조방법 | |
| JP2000114497A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120120 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120130 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20120309 |