JPH11274328A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ書き込み時における誤動作を抑制す
る。 【解決手段】 シリコン基板１上に第1のシリコン酸化
膜３２Ａを介して形成されるフローティングゲート４
と、該フローティングゲート４を被覆するトンネル酸化
膜３２と、該トンネル酸化膜３２を介して前記フローテ
ィングゲート４の一端部上に重なるように形成されるコ
ントロールゲート３３とを有し、該コントロールゲート
３３の底部は前記フローティングゲート４下端部に隣接
するようにシリコン基板１に形成された凹部３１内に形
成されていることを特徴とするものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、更に言えば、スプリット
ゲート型のフラッシュメモリのデータ書き込み時におけ
る誤動作を抑制する技術に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。

【０００３】図１１はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の平面図で、図
１２はそのＸ１−Ｘ１線の断面図である。これらの図に
おいては、コントロールゲートがフローティングゲート
と並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ
（Local Oxidation Of Silicon）法により選択的に厚く
形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜
２が短冊状に形成され、素子領域が区画される。シリコ
ン基板１上に、シリコン酸化膜３Ａ（ゲート酸化膜に相
当する。）を介し、隣り合う素子分離膜２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート４上の選択
酸化膜５は、選択酸化法によりフローティングゲート４
の中央部で厚く形成され、フローティングゲート４の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート４の端部で電界集中が生じ易い
ようにしている。

【０００４】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記シリコン酸化膜３Ａと一体化されたト
ンネル酸化膜３及び選択酸化膜５とを介してコントロー
ルゲート６が配置される。このコントロールゲート６
は、一部がフローティングゲート４上に重なり、残りの
部分がトンネル酸化膜３を介してシリコン基板１に接す
るように配置される。また、これらのフローティングゲ
ート４及びコントロールゲート６は、それぞれ隣り合う
列が互いに面対称となるように配置される。

【０００５】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。

【０００６】そして、前記コントロールゲート６上に、
酸化膜９を介して、金属配線１０がコントロールゲート
６と交差する方向に配置される。この金属配線１０は、
コンタクトホール１１を通して、ドレイン領域７に接続
される。そして、各コントロールゲート６は、ワード線
となり、コントロールゲート６と平行に延在するソース
領域８は、ソース線となる。また、ドレイン領域７に接
続される金属配線１０は、ビット線となる。

【０００７】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【０００８】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１１Ｖと
する。これにより、ソース領域８に高電位を印加するこ
とで、ソース領域８とフローティングゲート４間のカッ
プリング比によりフローティングゲート４の電位が９Ｖ
程度に持ち上げられ、ドレイン領域７付近で発生するホ
ットエレクトロンがフローティングゲート４側へ加速さ
れ、シリコン酸化膜３Ａを通してフローティングゲート
４に注入されてデータの書き込みが行われる。

【０００９】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。

【００１０】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４から電荷
（電子）が引き抜かれていれば、フローティングゲート
４の電位が高くなるため、フローティングゲート４の下
にチャネルが形成されてドレイン電流が流れる。

【００１１】以下、このような不揮発性半導体記憶装置
の製造方法について説明する。 第１工程：図１３ Ｐ型のシリコン基板１の表面を熱酸化して第１のシリコ
ン酸化膜３Ａを例えば１５０Åの膜厚に形成する。更
に、第１のシリコン酸化膜３Ａ上に、ＣＶＤ法により多
結晶シリコン膜４Ａを例えば１５００Åの膜厚に形成す
る。そして、多結晶シリコン膜４Ａの表面に耐酸化マス
クとなるシリコン窒化膜２１を形成し、このシリコン窒
化膜２１をパターニングしてフローティングゲート４を
形成する位置に開口２２を形成する。

【００１２】第２工程：図１４ シリコン窒化膜２１の開口２２部分で、多結晶シリコン
膜４Ａの表面をＬＯＣＯＳ法により選択酸化してＬＯＣ
ＯＳ酸化膜から成る選択酸化膜５を形成する。その後、
シリコン窒化膜２１はエッチングにより除去する。 第３工程：図１５ 多結晶シリコン膜４Ａを選択酸化膜５をマスクとしてエ
ッチングし、選択酸化膜５の下に上部角部が鋭角となる
フローティングゲート４を形成する。このとき、選択酸
化膜５の形成されていない部分については、第１のシリ
コン酸化膜３Ａの一部を残すようにエッチングしてい
る。尚、すべての第１のシリコン酸化膜３Ａを除去して
も構わない。

【００１３】第４工程：図１６ 全面を熱酸化して第１のシリコン酸化膜３Ａと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト４の側壁部にも熱酸化膜を形成して前記フローティン
グゲート４を被覆する例えば１００Åの膜厚の第２のシ
リコン酸化膜３Ｂを形成する。

【００１４】第５工程：図１７ 図１７に示すようにＣＶＤ法によりフローティングゲー
ト４及び選択酸化膜５を被覆するように例えば２００Å
の膜厚のＣＶＤ酸化膜から成る第３のシリコン酸化膜３
Ｃを形成し、更に熱酸化により例えば１００Åの膜厚の
第４のシリコン酸化膜３Ｄを形成している。尚、前記第
２のシリコン酸化膜３Ｂ、第３のシリコン酸化膜３Ｃ及
び第４のシリコン酸化膜３Ｄとで前記フローティングゲ
ート４からコントロールゲート６へ電荷（電子）を消去
する際のトンネル酸化膜３となり、およそ３００Åの膜
厚を有する。

【００１５】第６工程：図１８ 続いて、全面に例えば１０００Åの膜厚の多結晶シリコ
ン膜及び例えば１２００Åの膜厚のタングステンシリサ
イド（ＷＳｉｘ）膜から成る導電膜を形成した後に、周
知のパターニング技術により該導電膜をパターニングし
てコントロールゲート６を形成する。

【００１６】以下、前記フローティングゲート４及びコ
ントロールゲート６をマスクにしてＮ型の不純物を基板
表層に注入することで、図１８に示すようにドレイン領
域７及びソース領域８を形成して不揮発性半導体記憶装
置のメモリセルを形成している。そして、前述したよう
にスプリットゲート型のフラッシュメモリにおいて、書
き込み対称のメモリセル（以下、選択セルと称する。）
のトランジスタをＯＮさせて、電荷（電子）をフローテ
ィングゲート４に注入することによりデータの書き込み
を行っていた。

【００１７】

【発明が解決しようとする課題】しかしながら、図１９
（図１８の一部拡大図）に示すようにシリコン基板１上
に形成されるフローティングゲートゲート４の側面形状
がストレートになっているため、この上にトンネル酸化
膜３を形成する際の熱酸化時にシリコン基板１表面に成
長する酸化膜とフローティングゲートゲート４の側面に
成長する酸化膜とが重なり合って前記シリコン基板１と
フローティングゲートゲート４の下部角部においてトン
ネル酸化膜３の形状がフローティングゲート４側に先鋭
に入り込んだ状態となってしまう（図１９中のコントロ
ールゲート６の角部ＫＢ参照）。

【００１８】このため、コントロールゲート６を形成す
ると、下地であるトンネル酸化膜３に依存するコントロ
ールゲート６の角部ＫＢの形状が先鋭となり、かつワー
ド線を構成するコントロールゲート６とフローティング
ゲート４との間の間隔が狭くなる。これにより、この間
に比較的高い電圧が印加されると、その間で電子の移動
が起こり易くなる。

【００１９】従って、図２０に示すように書き込み時に
コントロールゲート６の電圧（ＶCG）が０Ｖ、ソース電
圧（ＶS）が１１Ｖ、ドレイン電圧（ＶD）が２．２Ｖに
よって誘起されるフローティングゲート４の電圧（ＶF
G）が１０Ｖとなる非選択セルにおいて、コントロール
ゲート６とフローティングゲート４との間の電位差がお
よそ１０Ｖと大きくなるので、前述した先鋭なコントロ
ールゲート６の角部から電子（ｅ−）が排出され、フロ
ーティングゲート４へと誤って注入されてしまうという
現象が生じる（以下、この現象をリバーストンネリング
不良と称する。）。

【００２０】以上により、書き込み禁止の非選択セルに
おいて、誤ってデータの書き込みがなされてしまう等の
誤動作が生じてしまうという問題が生じていた。従っ
て、本発明ではデータ書き込み時における誤動作を抑制
する不揮発性半導体記憶装置とその製造方法を提供する
ことを目的とする。

【００２１】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、上述の課題を解決するためになされたもの
で、シリコン基板上にゲート酸化膜を介して形成される
フローティングゲートと、該フローティングゲートを被
覆するトンネル酸化膜と、該トンネル酸化膜を介して前
記フローティングゲートの一端部上に重なるように形成
されるコントロールゲートとを有し、該コントロールゲ
ートの底部は前記フローティングゲート下端部に隣接す
るようにシリコン基板に形成された凹部内に形成されて
いることを特徴とするものである。

【００２２】その製造方法は、前記シリコン基板上にゲ
ート酸化膜を介してフローティングゲートを形成し、該
フローティングゲートに隣接するようにシリコン基板表
面に凹部を形成する。続いて、前記凹部を含む全面にト
ンネル酸化膜を形成した後に該トンネル酸化膜を介して
凹部内から前記フローティングゲートの一端部上に重な
るようにコントロールゲートを形成する工程とを有する
ことを特徴とするものである。

【００２３】また、前記シリコン基板上に第１のシリコ
ン酸化膜及び第１の導電膜を形成し、該第１の導電膜上
にホトレジスト膜を形成した後に、該ホトレジスト膜を
マスクにして該導電膜をパターニングしてフローティン
グゲートを形成する。次に、全面を熱酸化して第１のシ
リコン酸化膜と一体化する熱酸化膜を形成すると共に、
前記フローティングゲートの側壁部にも熱酸化膜を形成
して前記フローティングゲートを被覆する第２のシリコ
ン酸化膜を形成する。続いて、前記第２のシリコン酸化
膜を異方性エッチングしてシリコン基板上の第２のシリ
コン酸化膜を除去した後に、前記フローティングゲート
上をホトレジスト膜でマスクしながらシリコン基板表面
を異方性エッチングしてフローティングゲートの下端部
に隣接するように凹部を形成する。次に、全面を熱酸化
して前記凹部を被覆するように第３のシリコン酸化膜を
形成した後に、前記フローティングゲートを被覆するよ
うに全面にＣＶＤ法により第４のシリコン酸化膜を形成
した後に全面を熱酸化して第５のシリコン酸化膜を形成
することで第２、第３、第４及び第５のシリコン酸化膜
から成るトンネル酸化膜を形成する。そして、前記トン
ネル酸化膜を介して全面に第２の導電膜を形成した後
に、該第２の導電膜をパターニングすることでシリコン
基板に形成した凹部内から前記フローティングゲートの
一端部上に重なるようにコントロールゲートを形成する
工程とを有することを特徴とするものである。

【００２４】更に、前記シリコン基板上に第１のシリコ
ン酸化膜及び第１の導電膜を形成して、前記第１の導電
膜上に開口部を有するシリコン窒化膜を形成した後に該
シリコン窒化膜をマスクにして前記第１の導電膜をＬＯ
ＣＯＳ法により選択酸化して該第１の導電膜上に選択酸
化膜を形成する。次に、前記シリコン窒化膜を除去した
後に前記選択酸化膜をマスクにして前記第１の導電膜を
異方性エッチングしてフローティングゲートを形成し、
更に、全面を熱酸化して第１のシリコン酸化膜と一体化
する熱酸化膜を形成すると共に、前記フローティングゲ
ートの側壁部にも熱酸化膜を形成して前記フローティン
グゲートを被覆する第２のシリコン酸化膜を形成する。
続いて、前記第２のシリコン酸化膜を異方性エッチング
してシリコン基板上の第２のシリコン酸化膜を除去した
後に、前記フローティングゲート上の選択酸化膜をマス
クとしてシリコン基板表面を異方性エッチングしてフロ
ーティングゲートの下端部に隣接するように凹部を形成
する。次に、全面を熱酸化して前記凹部を被覆するよう
に第３のシリコン酸化膜を形成した後に、前記フローテ
ィングゲート及び前記選択酸化膜を被覆するように全面
にＣＶＤ法により第４のシリコン酸化膜を形成し、更
に、全面を熱酸化して第５のシリコン酸化膜を形成する
ことで第２、第３、第４及び第５のシリコン酸化膜から
成るトンネル酸化膜を形成する。そして、前記トンネル
酸化膜を介して全面に第２の導電膜を形成した後に、該
第２の導電膜をパターニングすることでシリコン基板に
形成した凹部内から前記フローティングゲートの一端部
上に重なるようにコントロールゲートを形成する工程と
を有することを特徴とするものである。

【００２５】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、従来構成と同様な構成には、同
符号を付して説明を省略する。図１はフローティングゲ
ートを有する不揮発性半導体記憶装置のメモリセル部分
の断面図である。この図においては、コントロールゲー
トがフローティングゲートと並んで配置されるスプリッ
トゲート構造を示している。

【００２６】本発明の特徴は、図１に示すようにＰ型の
シリコン基板１に形成した凹部３１内からフローティン
グゲート４の一端部上に重なるようにトンネル酸化膜３
２を介してコントロールゲート３３が形成されているこ
とである。図１において、シリコン基板１上にシリコン
酸化膜３２Ａ（ゲート酸化膜に相当する。）を介してフ
ローティングゲート４が配置される。このフローティン
グゲート４は、１つのメモリセル毎に独立して配置され
る。また、フローティングゲート４上の選択酸化膜５
は、選択酸化法によりフローティングゲート４の中央部
で厚く形成され、フローティングゲート４の端部を鋭角
にしている。これにより、データの消去動作時にフロー
ティングゲート４の端部で電界集中が生じ易いようにし
ている。

【００２７】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３２Ａと一体化されたトンネル
酸化膜３２を介してコントロールゲート３３が配置され
る。このコントロールゲート３３は、トンネル酸化膜３
２を介して一部がフローティングゲート４上に重なり、
残りの部分がシリコン基板１に接するように配置され
る。また、これらのフローティングゲート４及びコント
ロールゲート３３は、それぞれ隣り合う列が互いに面対
称となるように配置される。

【００２８】前記コントロールゲート３３の間の基板領
域及びフローティングゲート４の間の基板領域に、Ｎ型
のドレイン領域７及びソース領域８が形成される。ドレ
イン領域７は、コントロールゲート３３の間で素子分離
膜に囲まれてそれぞれが独立し、ソース領域８は、コン
トロールゲート３３の延在する方向に連続する。これら
のフローティングゲート４、コントロールゲート３３、
ドレイン領域７及びソース領域８によりメモリセルトラ
ンジスタが構成される。

【００２９】そして、特に図示はしないが前記コントロ
ールゲート３３上に、従来構成と同様に酸化膜９を介し
て、金属配線１０がコントロールゲート３３と交差する
方向に配置される。この金属配線１０は、コンタクトホ
ール１１を通して、ドレイン領域７に接続される。そし
て、各コントロールゲート３３は、ワード線となり、コ
ントロールゲート３３と平行に延在するソース領域８
は、ソース線となる。また、ドレイン領域７に接続され
る金属配線１０は、ビット線となる。

【００３０】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。 第１工程：図２ Ｐ型のシリコン基板１の表面を熱酸化して第１のシリコ
ン酸化膜３２Ａを例えば１５０Åの膜厚に形成する。更
に、第１のシリコン酸化膜３２Ａ上に、ＣＶＤ法により
多結晶シリコン膜４Ａを例えば１５００Åの膜厚に形成
する。そして、多結晶シリコン膜４Ａの表面に耐酸化マ
スクとなるシリコン窒化膜２１を形成し、このシリコン
窒化膜２１をパターニングしてフローティングゲート４
を形成する位置に開口２２を形成する。

【００３１】第２工程：図３ シリコン窒化膜２１の開口２２部分で、多結晶シリコン
膜４Ａの表面をＬＯＣＯＳ法により選択酸化してＬＯＣ
ＯＳ酸化膜から成る選択酸化膜５を形成する。その後、
シリコン窒化膜２１はエッチングにより除去する。 第３工程：図４ 多結晶シリコン膜４Ａを選択酸化膜５をマスクとしてエ
ッチングし、選択酸化膜５の下に角部が鋭角となるフロ
ーティングゲート４を形成する。このとき、選択酸化膜
５の形成されていない部分については、第１のシリコン
酸化膜３２Ａの一部を残すようにエッチングしている。
尚、すべての第１のシリコン酸化膜３２Ａを除去しても
構わない。

【００３２】第４工程：図５ 全面を熱酸化して第１のシリコン酸化膜３２Ａと一体化
する熱酸化膜を形成すると共に、前記フローティングゲ
ート４の側壁部にも熱酸化膜を形成して前記フローティ
ングゲート４を被覆する例えば１００Åの膜厚の第２の
シリコン酸化膜３２Ｂを形成する。

【００３３】第５工程：図６ 前記第２のシリコン酸化膜３２Ｂを異方性エッチングし
てシリコン基板１上のシリコン酸化膜３２Ｂを除去す
る。 第６工程：図７ シリコン基板１上のソース領域形成位置にホトレジスト
膜２３を形成して、該ホトレジスト膜２３をマスクとし
て、ドレイン領域形成位置のシリコン基板１表面を異方
性エッチングして例えば１００Å乃至５００Å程度削
る。

【００３４】尚、本工程では、隣り合うフローティング
ゲート４同士の間になだらかな凹部３１（例えば、４５
度程度）を形成するために、例えば、エッチング装置と
してＲＩＥ装置を用い、エッチングガスとしてＣＨＦ3
＋ＣＦ4等を使用してエッチングを行う。 第７工程：図８ 図８に示すように全面を熱酸化して前記シリコン基板１
上に例えば１００Åの膜厚の熱酸化膜から成る第３のシ
リコン酸化膜３２Ｃを形成する。尚、該第３のシリコン
酸化膜３２Ｃは、前記シリコン酸化膜３２Ｂと一体化さ
れる。

【００３５】第８工程：図９ 図９に示すようにＣＶＤ法によりフローティングゲート
４及び選択酸化膜５を被覆するように例えば２００Åの
膜厚のＣＶＤ酸化膜から成る第４のシリコン酸化膜３２
Ｄを形成し、更に熱酸化により例えば１００Åの膜厚の
第５のシリコン酸化膜３２Ｅを形成している。尚、前記
第２のシリコン酸化膜３２Ｂ、第３のシリコン酸化膜３
２Ｃ、第４のシリコン酸化膜３２Ｄ及び第５のシリコン
酸化膜３２Ｅとで前記フローティングゲート４からコン
トロールゲート３３へ電荷（電子）を消去する際のトン
ネル酸化膜３２を構成し、およそ３００Åの膜厚であ
る。

【００３６】第９工程：図１０ 続いて、全面に例えば１０００Åの膜厚の多結晶シリコ
ン膜及び例えば１２００Åの膜厚のタングステンシリサ
イド（ＷＳｉｘ）膜から成る導電膜を形成した後に、周
知のパターニング技術により該導電膜をパターニングし
てコントロールゲート３３を形成する。

【００３７】以下、前記フローティングゲート４及びコ
ントロールゲート３３をマスクにしてＮ型の不純物を基
板表層に注入することで、図１に示すようにドレイン領
域７及びソース領域８を形成して不揮発性半導体記憶装
置のメモリセルを形成する。以上、説明したようにシリ
コン基板１のフローティングゲート４に隣接する領域に
形成した凹部３１内からフローティングゲート４の一端
部上に重なるようにトンネル酸化膜３２を介してコント
ロールゲート３３が形成されているため、リバーストン
ネリングの起こり易いフローティングゲート４の下部角
部においてもコントロールゲート３３の角部がフローテ
ィングゲート側に先鋭に入り込むことがなく、リバース
トンネリング不良の発生を抑制できる。

【００３８】また、本発明の製造方法では、第２のシリ
コン酸化膜３２Ｂを形成した後のフローティングゲート
４をマスクとしてシリコン基板１を異方性エッチングし
て凹部３１を形成しているため、当該凹部３１をフロー
ティングゲート４に自己整合で形成できる。従って、マ
スクずれによるフローティングゲート４と凹部３１との
位置ずれがなくなり、生産性が向上する。

【００３９】更に言えば、凹部３１下面にドレイン領域
７を形成しているため、図１０に示すように前記コント
ロールゲート３３とフローティングゲート４との間隔が
狭まり（反転層Ｈ１，Ｈ２間Ｆに電界が集中し、ホット
エレクトロンが多数発生する。）、かつ注入される電子
の加速方向Ｋがフローティングゲート４の方向を向くの
で、書き込み時の書き込み速度も向上する。尚、ソース
領域８形成位置に凹部を形成しても良く、この場合には
前述したホトレジスト２３のホトリソ工程を省略でき
る。

【００４０】更に、本発明は一実施形態で説明したよう
な選択酸化膜５によりフローティングゲート４の端部を
鋭角にした構造のスプリットゲート構造に限らず、例え
ばフローティングゲート形成用の導電膜を形成した後
に、該導電膜上にホトレジスト膜を形成し、パターニン
グして成るフローティングゲートを有する通常のスプリ
ットゲート構造のフラッシュメモリに適用しても良い。
尚、特に図面を用いての説明は省略するが、他の実施形
態の構造は、フローティングゲート形成後に該フローテ
ィングゲートを被覆するように全面を熱酸化して第１の
シリコン酸化膜と一体化する熱酸化膜を形成すると共
に、前記フローティングゲートの側壁部にも熱酸化膜を
形成して前記フローティングゲートを被覆する第２のシ
リコン酸化膜を形成し、該第２のシリコン酸化膜を異方
性エッチングしてシリコン基板上の第２のシリコン酸化
膜を除去した後に、前記フローティングゲート上をホト
レジスト膜でマスクしながらシリコン基板表面を異方性
エッチングしてフローティングゲートの下端部に隣接す
るように凹部を形成する。そして、全面を熱酸化して前
記凹部を被覆するように第３のシリコン酸化膜を形成し
た後に、前記フローティングゲートを被覆するように全
面にＣＶＤ法により第４のシリコン酸化膜を形成し、更
に全面を熱酸化して第５のシリコン酸化膜を形成するこ
とで第２、第３、第４及び第５のシリコン酸化膜から成
るトンネル酸化膜を形成するものである。ここで、前記
第２のシリコン酸化膜の膜厚がおよそ２００Å程度あれ
ば凹部を形成する際に、フローティングゲートにダメー
ジを与えるおそれはない。

【００４１】

【発明の効果】本発明によれば、シリコン基板のフロー
ティングゲートに隣接する領域に形成した凹部内からフ
ローティングゲートの一端部上に重なるようにトンネル
酸化膜を介してコントロールゲートが形成されているた
め、リバーストンネリングの起こり易いフローティング
ゲートの下部角部においてもコントロールゲートの角部
がフローティングゲート側に先鋭に入り込むことがな
く、リバーストンネリング不良の発生を抑制できる。

【００４２】また、本発明の製造方法では、第２のシリ
コン酸化膜を形成した後のフローティングゲートをマス
クとしてシリコン基板に凹部を形成するため、当該凹部
を自己整合で確実にフローティングゲートに隣接するよ
う形成できる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置のメモリセル
を示す断面図である。

【図２】本発明の不揮発性半導体記憶装置の製造方法を
示す第１図である。

【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す第２図である。

【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す第３図である。

【図５】本発明の不揮発性半導体記憶装置の製造方法を
示す第４図である。

【図６】本発明の不揮発性半導体記憶装置の製造方法を
示す第５図である。

【図７】本発明の不揮発性半導体記憶装置の製造方法を
示す第６図である。

【図８】本発明の不揮発性半導体記憶装置の製造方法を
示す第７図である。

【図９】本発明の不揮発性半導体記憶装置の製造方法を
示す第８図である。

【図１０】本発明の不揮発性半導体記憶装置の製造方法
を示す第９図である。

【図１１】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。

【図１２】図１１のＸ１−Ｘ１線の断面図である。

【図１３】従来の不揮発性半導体記憶装置の製造方法を
示す第１図である。

【図１４】従来の不揮発性半導体記憶装置の製造方法を
示す第２図である。

【図１５】従来の不揮発性半導体記憶装置の製造方法を
示す第３図である。

【図１６】従来の不揮発性半導体記憶装置の製造方法を
示す第４図である。

【図１７】従来の不揮発性半導体記憶装置の製造方法を
示す第５図である。

【図１８】従来の不揮発性半導体記憶装置の製造方法を
示す第６図である。

【図１９】従来の課題を説明するための図である。

【図２０】従来の課題を説明するための図である。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一導電型のシリコン基板上にゲート酸化
   膜を介して形成されるフローティングゲートと該フロー
   ティングゲートを被覆するトンネル酸化膜と該トンネル
   酸化膜を介して前記フローティングゲートの一端部上に
   重なるように形成されるコントロールゲートと前記フロ
   ーティングゲート及び前記コントロールゲートに隣接す
   る前記半導体基板の表面に形成される逆導電型のソース
   ・ドレイン領域とを備えた不揮発性半導体記憶装置にお
   いて、 前記フローティングゲートの一端部上に重なるように形
   成されるコントロールゲートの底部は、シリコン基板に
   形成された凹部内に形成されていることを特徴とする不
   揮発性半導体記憶装置。
2. 【請求項２】 一導電型のシリコン基板上にゲート酸化
   膜を介して形成されるフローティングゲートと該フロー
   ティングゲートを被覆するトンネル酸化膜と該トンネル
   酸化膜を介して前記フローティングゲートの一端部上に
   重なるように形成されるコントロールゲートと前記フロ
   ーティングゲート及び前記コントロールゲートに隣接す
   る前記半導体基板の表面に形成される逆導電型のソース
   ・ドレイン領域とを備えた不揮発性半導体記憶装置の製
   造方法において、 前記シリコン基板上にゲート酸化膜を介してフローティ
   ングゲートを形成する工程と、 前記フローティングゲートに隣接するようにシリコン基
   板表面に凹部を形成する工程と、 前記凹部を含む全面にトンネル酸化膜を形成した後に該
   トンネル酸化膜を介して凹部内から前記フローティング
   ゲートの一端部上に重なるようにコントロールゲートを
   形成する工程とを有することを特徴とする不揮発性半導
   体記憶装置の製造方法。
3. 【請求項３】 一導電型のシリコン基板上に第１のシリ
   コン酸化膜及び第１の導電膜を形成する工程と、 前記第１の導電膜上にホトレジスト膜を形成した後に該
   ホトレジスト膜をマスクにして該導電膜をパターニング
   してフローティングゲートを形成する工程と、 全面を熱酸化して第１のシリコン酸化膜と一体化する熱
   酸化膜を形成すると共に前記フローティングゲートの側
   壁部にも熱酸化膜を形成して前記フローティングゲート
   を被覆する第２のシリコン酸化膜を形成する工程と、 前記第２のシリコン酸化膜を異方性エッチングしてシリ
   コン基板上の第２のシリコン酸化膜を除去する工程と、 前記フローティングゲート上をホトレジスト膜でマスク
   しながらシリコン基板表面を異方性エッチングしてフロ
   ーティングゲートの下端部に隣接するように凹部を形成
   する工程と、 全面を熱酸化して前記凹部を被覆するように第３のシリ
   コン酸化膜を形成する工程と、 前記フローティングゲートを被覆するように全面にＣＶ
   Ｄ法により第４のシリコン酸化膜を形成した後に全面を
   熱酸化して第５のシリコン酸化膜を形成することで第
   ２、第３、第４及び第５のシリコン酸化膜から成るトン
   ネル酸化膜を形成する工程と、 前記トンネル酸化膜を介して全面に第２の導電膜を形成
   した後に該第２の導電膜をパターニングすることでシリ
   コン基板に形成した凹部内から前記フローティングゲー
   トの一端部上に重なるようにコントロールゲートを形成
   する工程とを有することを特徴とする不揮発性半導体記
   憶装置の製造方法。
4. 【請求項４】 一導電型のシリコン基板上に第１のシリ
   コン酸化膜及び第１の導電膜を形成する工程と、 前記第１の導電膜上に開口部を有するシリコン窒化膜を
   形成した後に該シリコン窒化膜をマスクにして前記第１
   の導電膜をＬＯＣＯＳ法により選択酸化して該第１の導
   電膜上に選択酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後に前記選択酸化膜をマ
   スクにして前記第１の導電膜を異方性エッチングしてフ
   ローティングゲートを形成する工程と、 全面を熱酸化して第１のシリコン酸化膜と一体化する熱
   酸化膜を形成すると共に前記フローティングゲートの側
   壁部にも熱酸化膜を形成して前記フローティングゲート
   を被覆する第２のシリコン酸化膜を形成する工程と、 前記第２のシリコン酸化膜を異方性エッチングしてシリ
   コン基板上の第２のシリコン酸化膜を除去する工程と、 前記フローティングゲート上の選択酸化膜をマスクとし
   てシリコン基板表面を異方性エッチングしてフローティ
   ングゲートの下端部に隣接するように凹部を形成する工
   程と、 全面を熱酸化して前記凹部を被覆するように第３のシリ
   コン酸化膜を形成する工程と、 前記フローティングゲート及び前記選択酸化膜を被覆す
   るように全面にＣＶＤ法により第４のシリコン酸化膜を
   形成した後に全面を熱酸化して第５のシリコン酸化膜を
   形成することで第２、第３、第４及び第５のシリコン酸
   化膜から成るトンネル酸化膜を形成する工程と、 前記トンネル酸化膜を介して全面に第２の導電膜を形成
   した後に該第２の導電膜をパターニングすることでシリ
   コン基板に形成した凹部内から前記フローティングゲー
   トの一端部上に重なるようにコントロールゲートを形成
   する工程とを有することを特徴とする不揮発性半導体記
   憶装置の製造方法。