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CN1396660A - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

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CN1396660A
CN1396660A CN02107745A CN02107745A CN1396660A CN 1396660 A CN1396660 A CN 1396660A CN 02107745 A CN02107745 A CN 02107745A CN 02107745 A CN02107745 A CN 02107745A CN 1396660 A CN1396660 A CN 1396660A
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film
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memory cell
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Fujitsu Ltd
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Abstract

一种半导体集成电路器件，包括衬底(11)，形成在衬底(11)的存储单元区域中的非易失性存储器件，和形成在衬底(11)的器件区域中的半导体器件。非易失性存储器件具有多层栅电极结构(16F)，包括隧道隔离膜(12A)和形成在其上的浮栅电极(13A)。浮栅电极(13A)具有覆盖上保护隔离膜(18)的侧面。半导体器件具有栅隔离膜(12B，12C)以及形成在它们上面的栅电极(16B，16C)。在隧道隔离膜(12A)和浮栅电极(13A)的界面处由热氧化膜形成鸟嘴结构，该结构沿着界面浮栅电极(13A)侧面穿透到浮栅电极(13A)中，并且栅隔离膜(12B，12C)被插入到衬底(11)和栅电极(16B，16C)之间以具有基本均匀的厚度。

Description

半导体集成电路器件及其制造方法
本发明是建立在2001年7月5日提交的日本优先申请2001-205188基础上的，它的整个内容在此作为参考。
技术领域
本发明主要涉及半导体集成电路器件及其制造方法，尤其涉及包括非易失性半导体存储器件和使用多个电源电压的半导体集成电路以及生产这样的半导体集成器件的方法。
闪存器件为非易失性半导体存储器件，它以电荷的形式将信息存储在浮栅电极中。闪存器件，它具有简单器件配置，适合于形成大规模集成电路器件。
在闪存器件中，凭借Fowler-Nordheim型隧道效应从浮栅电极穿过隧道绝缘膜将热载流子注入和取出，将信息写入或擦除。由于需要高电压产生这样的热载流子，因此闪存器件具有电压升高控制电路，它升高提供在它周围的电路以及存储单元中的电源电压。因此，在这样的外围电路中使用的晶体管不得不在高电压下工作。
另一方面，目前已经实践了在普通的半导体衬底上制作这样的闪存器件和高速逻辑电路作为半导体集成电路器件。在这样的高速逻辑电路中，在其中使用的晶体管需要在低压下工作。因此，这样的半导体集成电路需要使用多个电源电压。
背景技术
图1A至图1Q为包括上述的闪存和使用多个电源电压的常规半导体集成电路器件的制造流程示意图。
在图1A中，闪存单元区域A，低压工作晶体管区域B，以及高压工作晶体管区域C被分段形成在硅(Si)衬底11上，在该衬底上形成场效氧化膜或诸如浅沟槽隔离(STI)结构的隔离结构(在图中未示出)。在图1A的步骤中，通过在Si衬底上在800至1100℃的温度下进行热氧化，8至10nm厚的隧道氧化膜12A形成在上述的区域A至C上。在图1B的步骤中，掺有磷(P)并且厚度为80至120nm的无定形硅膜13和具有所谓氧化物-氮化物-氧化物(ONO)结构的隔离膜14被先后沉积在隧道氧化膜12A上。ONO隔离膜14由通过化学气相沉积(CVD)沉积在无定形硅膜13上的厚度为5至10nm的二氧化硅(SiO2)膜14c，通过CVD沉积在SiO2膜14c上的厚度为5至10nm的氮化硅(SiN)膜14b，和形成在SiN膜14b表面上的厚度为3至10nm的热氧化膜14a组成。ONO隔离膜14具有良好的漏电流特征。
接下来，在图1C的步骤中，光致抗蚀图15A被形成在闪存单元区域A上，通过使用光致抗蚀图15A作为掩膜，ONO隔离膜14，无定形硅膜13以及隧道氧化膜12A被从Si衬底11上的低压工作晶体管区域B和高压工作晶体管区域C上除去，使得区域B和C中的Si衬底11的表面被暴露出来。在除去隧道氧化膜12A过程中，使用氢氟酸(HF)进行湿刻蚀，使得区域B和C中的Si衬底11的表面被暴露于HF中。
在图1D的步骤中，除去光致抗蚀图15A，并通过在800至1100℃温度下进行热氧化，在区域B和C中形成厚度为10至50nm的热氧化膜12C，以覆盖Si衬底11。热氧化膜12C可被热氮氧化物膜取代。
在图1E的步骤中，另一光致抗蚀图15B形成在闪存区域A中以覆盖ONO隔离膜14，并形成在高压工作晶体管区域C中以覆盖热氧化膜12C，通过使用光致抗蚀图15B作为掩膜凭借HF处理从低压工作晶体管区域B中除去热氧化膜12C，使得区域B中的Si衬底11的表面被暴露出来。凭借图1E的步骤，区域B中的Si衬底11的表面经受第二次HF处理。
在图1F的步骤中，除去光致抗蚀图15B，通过在800至1100℃温度下进行热氧化，在区域B中的裸露Si衬底11上形成厚为3至10nm的热氧化膜12B。热氧化膜12B可被热氮氧化物膜取代。此外，在图1F的步骤中，由于形成热氧化膜12B的热氧化，在高压工作晶体管区域C中形成的热氧化膜12C的厚度增加。
接下来，在图1G的步骤中，通过等离子体CVD，掺有P并且厚度为100至250nm的无定形硅膜16被沉积在图1F的结构上。无定形硅膜16可被多晶硅膜代替。此外，在随后的步骤中，无定形硅膜16可掺上P。在图1H的步骤中，在无定形硅膜16上形成光致抗蚀图17A，并且通过使用光致抗蚀图17A作为掩膜，在闪存单元区域A中在无定形硅膜16，ONO隔离膜14以及无定形硅膜13上相继形成图形，使得其结构由无定形硅版图13A，ONO版图14A和无定形硅版图16A组成并包括作为浮栅电极的无定形硅版图13A的闪存的多层栅电极结构16F形成在区域A中。在图1G的步骤中，按照需要，在无定形硅膜16上形成硅化物膜，例如硅化钨(WSi)和硅化钴(CoSi)是可能的。此外，在随后的离子注入步骤中，也可能形成非掺杂多晶硅膜然后形成P或砷(As)的n-型栅电极或硼(B)或二氟化硼(BF2)的p-型栅电极。
接下来，在图1I的步骤中，除去光致抗蚀图17A，并形成新的光致抗蚀图17B以覆盖闪存单元区域A。通过使用光致抗蚀图17B作为掩膜，在低压工作晶体管区域B和高压工作晶体管区域C中在无定形硅膜16上形成图形，使得低压工作晶体管的栅电极16B和高压工作晶体管的栅电极16C分别形成在区域B和C中。
接下来，在图1J的步骤中，除去光致抗蚀图17B，通过在800至900℃的温度下进行热氧化形成保护氧化膜(也称作保护隔离膜或热氧化膜)18，以覆盖闪存单元区域A中的多层栅电极结构16F，覆盖低压工作晶体管区域B中的栅电极16B，以及高压工作晶体管区域C中的栅电极16C。
接下来，在图1K的步骤中，在图1J的结构上形成光致抗蚀图19A，以便覆盖低压工作晶体管区域B，高压工作晶体管区域C，以及部分闪存单元区域A。通过使用光致抗蚀图19A和多层栅电极结构16F作为掩膜，在30至80KeV的加速电压下，以通常1×1014至3×1014cm-2的剂量进行P+的离子注入，使得在Si衬底11中靠近多层栅电极结构16F处形成n-型扩散区11a。P+可被As+代替。
在图1K的步骤中，通过使用光致抗蚀图19A作为掩膜，在30至50KeV的加速电压下，以通常1×1015至6×1015cm-2的剂量进行As+的离子注入，使得在n-型扩散区11a中形成另一n-型扩散区11b。在图1K的步骤中，由于低压工作晶体管区域B和高压工作晶体管区域C覆盖有光致抗蚀图19A，在该区域B和C中不进行离子注入。
接下来，在图1L的步骤中，除去光致抗蚀图19A，并形成新的光致抗蚀图19B以覆盖区域B和C并让区域A暴露。此外，在图1L的步骤中，通过使用光致抗蚀图19B作为掩膜，在30至50KeV的加速电压下，以通常5×1014至5×1015cm-2的剂量进行As+的离子注入。As+可被P+代替。结果，在n-型扩散区11b中杂质浓度增加，同时，通过使用多层栅电极结构16F作为自对准掩膜，在闪存单元区域A中形成另一n-型扩散区11c。此时，可以删除掉图1K的步骤。
接下来，在图1M的步骤中，除去光致抗蚀图19B，并在Si衬底11上形成光致抗蚀图19C，以便只暴露出低压工作晶体管区域B。此外，在图1M的步骤中，通过使用光致抗蚀图19C作为掩膜进行p-型或n-型杂质的离子注入，使得在区域B的Si衬底11中在栅电极16B的两侧形成一对轻掺杂沟道(LDD)扩散区11d，并且栅电极16B用作自对准掩膜。
接下来，在图1N的步骤中，除去光致抗蚀图19C，并在Si衬底11上形成光致抗蚀图19D，以便只暴露出高电压工作晶体管区域C。此外，在图1N的步骤中，通过使用光致抗蚀图19D作为掩膜，进行p-型或n-型杂质元素的离子注入，使得在区域C的Si衬底11中在栅电极16C两侧形成一对LDD扩散区11e。扩散区11d和11e可在同一步骤中形成。
此外，在图1O的步骤中，通过在CVD氧化膜上沉积和进行深腐蚀，在每个多层栅电极结构16F，栅电极16B以及栅电极16C的两侧上都形成侧面隔离膜16s。在图1P的步骤中，形成光致抗蚀图19E以覆盖闪存单元区域A并暴露出低压工作晶体管区域B和高压工作晶体管区域C。此外，通过进行p-型或n-型杂质元素的离子注入，并且光致抗蚀图19E和栅电极B和C用作掩膜，在区域B的Si衬底11中在栅电极16B的两侧上形成p-型或n-型扩散区11f，相似地，在区域C的Si衬底11中在栅电极16C的两侧上形成p-型或n-型扩散区11g。按照需要通过硅化处理在每个扩散区11f和11g的表面上可形成低阻硅化物膜，例如WSi或CoSi。
在图1Q的步骤中，在Si衬底11上形成隔层隔离膜20，以便连续覆盖区域A至C。此外，在区域A中，在隔层隔离膜20中形成接触孔，使得扩散区11b和11c被暴露出来，并且W栓20A形成在接触孔中。同样地，在区域B中，在隔层隔离膜20中形成接触孔，使得扩散区11f被暴露出来。在区域C中，在隔层隔离膜20中形成接触孔，使得扩散区11g被暴露出来，并且W栓20C形成在接触孔中。
在包括具有多层栅电极结构16F的闪存器件的半导体集成电路的制造流程中，在图1J的步骤中，通过在800至900℃温度下进行热氧化，厚度为5至10nm的保护氧化膜18形成在多层栅电极结构16F的侧面上。由于热氧化，保护氧化膜18不仅形成在多层栅电极结构16F上而且形成在形成于低压工作晶体管区域B中的栅电极16B和形成于高压工作晶体管区域C中的栅电极16C的侧面上，如图2A和2B所示。
此时，保护氧化膜18形成鸟嘴，在区域B中穿透到栅电极下方，如被图2B中的虚线所包围的。因此，特别是在其栅长度较短的低压工作晶体管中，即其栅氧化膜12B较薄，在栅电极16B的正下方，栅氧化膜12B厚度的实际变化被影响，因此引起阈值特征漂移所需的值的问题。
实际上，如果不形成保护氧化膜18，这个问题就不会出现了。然而，不形成保护氧化膜18，保留在无定形硅版图13A(在下文中也称作浮栅电极版图13A)中的电子被分散到由图1O步骤中的CVD和深刻蚀(etchback)形成的侧壁隔离膜16s中，如图3B所示，使得存储在闪存器件中的信息在短时间内消失。另一方面，若形成其为高质量的热氧化膜并且几乎不允许漏电流形成在浮栅电极版图13A侧面的保护氧化膜18，注入到浮栅电极版图13A中的电子稳定地保留在那里，如图3A所示。
因此，有必要在包括闪存器件的半导体集成电路器件中形成保护氧化膜18。然而，形成这样的保护氧化膜不可避免地引起形成外围和逻辑电路的MOS晶体管的阈值特征发生变化。当MOS晶体管为具有较短的栅长度的高速晶体管时，MOS晶体管的阈值特征变化这样的问题值得注意。
图4为相关技术的具有单层栅电极结构的闪存单元(闪存器件)配置的平面图。在图4中，与前面图中相同的元件用相同的号码标出，并忽略其描述。
根据图4，通过场效氧化膜11F，器件区域11A形成在Si衬底11上。上述浮栅电极版图13A的一端形成在Si衬底上以与器件区域11A交叉。在器件区域11A中，通过使用浮栅电极版图13A作为自对准掩膜，n--型源区11a和n+-型源线区11b形成在一端，n+-型漏区11c形成在另一端。
在Si衬底11上，靠近器件区域11A形成另一器件区域11B。在器件区域11B中形成n+-型扩散区11C。形成浮栅电极版图13A的另一端作为覆盖扩散区11C的耦合部分13Ac。
图5A为沿着线X-X′的图4闪存单元的横截面图。
根据图5A，在Si衬底11上隧道氧化膜12A形成在源线区11b和漏区11c之间，并且浮栅电极版图13A形成在隧道氧化膜12A上。此外，在Si衬底11中n--型源区11a形成在n+-型源线区11b的外部。侧面隔离膜16s形成在浮栅电极版图13A的侧壁上。
图5B为沿着线Y-Y′的图4闪存单元的横截面图。
根据图5B，浮栅电极版图13A在Si衬底11上形成的场效氧化膜11F上从器件区域11A连续延伸到邻近的器件区域11B。浮栅电极版图13A的耦合部分13Ac通过氧化膜12Ac电容耦合到高密度扩散区11C上。
在进行写入(程序)操作时，通过提供源线区11b，在漏区11c上施加+5V的漏电压，并在高密度扩散区11C上施加+10V的写电压，如图6A和6B所示，浮栅电极版图13A的电势升高，使得热电子通过器件区域11A中的隧道氧化膜12A被注入到浮栅电极版图13A中。
另一方面，在进行擦除操作时，+15V的擦除电压施加到源线区11b上，并且漏区11c和高密度扩散区11C接地，如图6C和6D所示。结果，浮栅电极版图13A中的电子通过隧道效应穿过隧道氧化膜12A到达源区11a，以穿过源线区11b被吸引到源电源中。
因此，在图4的闪存单元中，高密度扩散区11C用作控制栅电极，不像常规的多层栅电极结构的闪存单元，因此不需要在多晶硅浮栅电极和多晶硅控制栅电极之间形成上述的ONO隔离膜14。在图5A和5B的闪存单元中，氧化膜12Ac用作ONO隔离膜14。由于氧化膜12Ac是通过热氧化形成在Si衬底上的，因此氧化膜12Ac质量较高。
图7A自7M为包括图4的闪存单元加上低压工作晶体管B以及高压工作晶体管C的半导体集成电路器件的制造流程图。在这些图中，与前述的那些相同的元件用相同的号码标出，并忽略其描述。
根据图7A，在每个闪存单元区域A，低压工作晶体管区域B以及高压工作晶体管区域C中，通过在800至1100℃温度下进行热氧化，在Si衬底11上形成厚为5至50nm的热氧化膜12C。在图15B的步骤中，通过使用光致抗蚀图151的图形处理从闪存单元区域A中除去热氧化膜12C。
接下来，在图7C的步骤中，除去光致抗蚀图151，并通过在800至1100℃温度下进行热氧化，在区域A中的Si衬底11的表面上形成厚为5至15nm的隧道氧化膜12A。在图7C的步骤中，由于形成隧道氧化膜12A的热氧化，在每个区域B和C中形成热氧化膜12C。
接下来，在图7D的步骤中，通过使用光致抗蚀图152的图形处理，从低压工作晶体管区域B中除去热氧化膜12C。然后，在图7E的步骤中，在除去光致抗蚀图152之后，通过在800至1100℃温度下进行热氧化，在区域B中的暴露Si衬底11上形成厚为3至10nm的热氧化膜12B。在图7E的步骤中，由于形成热氧化膜12B的热氧化，在区域A形成隧道氧化膜12A并在区域C形成热氧化膜12C。
接下来，在图7F的步骤中，均匀掺有P并且厚度为150至200nm的无定形硅膜13形成在Si衬底11上。在图7G的步骤中，利用光致抗蚀图171充当掩膜，在无定形硅膜13上形成图形，使得浮栅电极版图13A形成在闪存单元区域A中，栅电极版图13B形成在低压工作晶体管区域B中，栅电极版图13C形成在高压工作晶体管区域C中。
接下来，在图7H的步骤中，浮栅电极版图13A和栅电极版图13B和13C的表面被覆盖上在800至900℃温度下通过热氧化形成的厚为5至10nm的保护氧化膜18。然后，在图7I的步骤中，利用光致抗蚀图172充当掩膜，在30至80KeV的加速电压下，以1×1014至5×1014cm-2的剂量进行P+或As+的离子注入而形成源区11a。
进一步，在图7J的步骤中，在区域B和C覆盖有光致抗蚀图173的情况下，通过利用浮栅电极版图13A充当自对准掩膜，在30至50KeV的加速电压下，以5×1014至3×1015cm-2的剂量进行As+的离子注入。从而，n+-型源线区11b形成在源区11a的内部，而n+-型漏区11c形成在与源区11a相反的沟道区一侧。
接下来，在图7K的步骤中，形成覆盖闪存单元区域A的光致抗蚀图173，并且通过p-型或n-型杂质元素的离子注入在区域B和C中分别形成LDD区域11d和11e。
进一步，在图7L的步骤中，在每个浮栅电极版图13A和栅电极版图13B和13C的两侧都形成侧面氧化膜16s。在图7M的步骤中，在闪存区域A被光致抗蚀图174覆盖的情况下，通过p-型或n-杂质元素的离子注入在区域B和C分别形成扩散区11f和11g。
而且在包括上述单层栅结构的闪存器件的半导体集成电路器件生产过程中，当形成热氧化膜18作为保护隔离膜以覆盖闪存单元区域A中的单层栅电极结构(浮栅电极版图)13A时，如图7H步骤中的图8A详细示出的，相同的热氧化膜18也形成在低压晶体管区域B以便覆盖栅电极13B，如图8B所示。结果，形成正好穿透到栅电极13B下方的鸟嘴，如图8B的虚线所示。因此，形成在区域B中的低压工作晶体管被阻止具有所需的阈值特征。
发明内容
本发明的主要目的在于提供一种半导体集成电路器件及其制造方法，在该制造方法中上述的缺点被消除。
本发明一个比较具体的目的在于提供一种半导体集成电路器件，其中有效地阻止了在与衬底上的闪存器件一起形成的半导体器件的栅电极正下方形成鸟嘴。
本发明的另一目的在于提供这样的半导体集成电路器件的制造方法。
本发明的上述目的是通过一种半导体集成电路器件实现的，该器件包括衬底，一种非易失性存储器件，该器件形成在衬底的存储单元区域中并具有包括覆盖衬底的隧道隔离膜和形成在隧道隔离膜上的浮栅电极的多层栅电极结构，并且使侧面表面覆盖上由热氧化膜形成的保护隔离膜，以及一种形成在衬底的器件区域中的半导体器件，该半导体器件包括覆盖衬底的栅隔离膜和形成在栅隔离膜上的栅电极，其中鸟嘴结构在隧道隔离膜和浮栅电极的界面处由热氧化膜形成，鸟嘴结构沿着来自浮栅电极侧面的界面穿透到浮栅电极中，并且栅隔离膜被插入到衬底和栅电极之间以具有基本均匀的厚度。
本发明的上述目的还通过一种半导体集成电路器件实现，该器件包括：衬底；形成在衬底的存储单元区域中的非易失性存储器件，该非易失性存储器件包括覆盖上隧道隔离膜的第一有源区，靠近第一有源区并覆盖上隔离膜的第二有源区，由形成在第二有源区中的嵌入扩散区形成的控制栅，第一栅电极，该电极在第一有源区中的隧道隔离膜上延伸并在第一和第二有源区之间形成桥，以通过隔离膜被电容耦合到第二有源区中的嵌入扩散区，第一栅电极使其侧面覆盖上由热氧化膜组成的保护隔离膜，以及在第一有源区的第一栅电极的每个侧面上形成的扩散区；以及形成在衬底的器件区域中的半导体器件，该半导体器件包括覆盖衬底的栅隔离膜和形成在栅隔离膜上的第二栅电极，其中鸟嘴结构在隧道隔离膜和第一栅电极之间的界面处由热氧化膜形成，鸟嘴结构沿着来自第一栅电极侧面的界面穿透到第一栅电极中，并且栅隔离膜被插入到衬底和第二栅电极之间以具有基本均匀的厚度。
根据上述的半导体集成电路器件，没有形成鸟嘴穿透到第二栅电极中。因此，可以避免半导体器件的阈值特征发生变化。
半导体的上述目的还通过一种半导体集成电路器件的制造方法来实现，该方法包括步骤(a)形成半导体结构，包括覆盖衬底的存储单元区域的隧道隔离膜，覆盖隧道隔离膜的第一硅膜，覆盖第一硅膜的隔离膜，以及覆盖衬底的逻辑器件区域的栅隔离膜，(b)在步骤(a)形成的半导体结构上沉积第二硅膜，使得第二硅膜覆盖存储单元区域中的隔离膜以及逻辑器件区域中的栅隔离膜，(c)通过随后形成第二硅膜的图形用作控制栅电极在存储单元区域中形成多层栅电极结构、隔离膜、存储单元区域中的第一硅膜，第二硅膜被放置在逻辑器件区域中，(d)形成保护氧化膜使得该保护氧化膜覆盖存储单元区域中的多层栅电极结构以及逻辑器件区域中的第二硅膜，(e)通过将杂质元素的离子注入到衬底中并利用多层栅电极结构和第二硅膜用作掩膜，在存储单元区域中的多层栅电极结构的两个侧面中形成扩散区，(f)通过形成第二硅膜的图形在逻辑器件区域中形成栅电极，以及(g)通过进行离子注入并利用栅电极用作掩膜在逻辑器件区域中形成扩散区，从而非易失性存储器件形成在存储单元区域中，并且半导体器件形成在逻辑器件区域中。
本发明的上述目的还通过一种半导体集成电路器件的制造方法来实现，该方法包括(a)形成半导体结构，包括覆盖衬底的存储单元区域的隧道隔离膜和覆盖衬底的逻辑器件区域的栅隔离膜，(b)在步骤(a)中形成的半导体结构上沉积硅膜使得硅膜覆盖存储单元区域中的隧道隔离膜和逻辑器件区域中的栅隔离膜，(c)利用保留在逻辑器件区域中的硅膜通过选择形成硅膜的图形在存储单元区域中形成第一栅电极，(d)形成保护氧化膜使得保护氧化膜覆盖存储单元区域中的第一栅电极和逻辑器件区域中的硅膜，(e)通过将杂质元素离子注入到衬底中并利用第一栅电极和硅膜用作掩膜，在存储单元区域中第一栅电极的两个侧面上形成扩散区，(f)通过形成硅膜的图形在逻辑器件区域中形成第二栅电极，以及(g)通过进行离子注入并利用第二栅电极用作掩膜，在逻辑器件区域中形成扩散区，从而在存储单元区域中形成非易失性存储器件，并在逻辑器件区域中形成半导体器件。
根据上述的方法，在逻辑器件区域中形成栅电极的图形之前，形成保护氧化以覆盖多层栅电极结构或存储单元区域中的栅电极。保护氧化膜阻止鸟嘴结构形成为穿透逻辑器件区域中的栅电极。因此可以避免器件区域中的半导体器件阈值特征发生变化。此外，当通过离子注入在存储区域中形成扩散区时，器件区域被覆盖上硅膜。通过使用硅膜作为掩膜，可以忽略抗蚀剂处理，因此简化了半导体器件电路器件的制造流程。
附图说明
当联系附图阅读时从下面详细的描述中可以清楚地看出本发明的其他目的、特征和优点，其中：
图1A至1Q为包括多层栅结构的闪存器件的常规半导体集成电路器件的制造流程示意图；
图2A和2B为说明包括多层栅结构的闪存器件的常规半导体集成电路器件缺点的示意图；
图3A和3B为说明在常规半导体集成电路器件中多层栅结构的闪存器件中使用的保护氧化膜所起的作用；
图4为根据相关技术的单层栅结构的闪存单元的平面图；
图5A和5B为图4的闪存单元的横截面图；
图6A至6D为说明图4的闪存单元的写入和擦除操作的示意图；
图7A至7M为包括图4的闪存单元的半导体集成电路器件制造方法示意图；
图8A和8B为说明包括图4的闪存单元的半导体集成电路器件缺点的示意图；
图9A至9I为根据本发明第一实施例的半导体集成电路器件制造方法示意图；
图10A和10B为说明第一实施例效果的示意图；
图11A和11B为说明第一实施例另一效果的示意图；
图12A至12I为根据本发明第二实施例的半导体集成电路制造方法示意图；
图13A和13B为说明第二实施例效果的示意图。
具体实施方式
现在将参考附图给出本发明实施例的描述。
[第一实施例]
图9A至9I为根据本发明第一实施例的半导体集成电路器件制造方法的示意图。在这些图中，与先前描述的相同部分用相同的号码标出，并忽略其描述。
在该实施例中，首先进行图1A至1G的步骤，使得在图9A的步骤中得到与图1G相应的结构。此时，绝缘体上硅(SOI)衬底可代替Si衬底11。此外，隧道氮化膜可代替隧道氧化膜12A。
此外，在图9B的步骤中，通过使用图1H步骤中描述的光致抗蚀图17A形成图形，在闪存单元区域A中形成多层栅电极结构16F。在图9B的步骤中，在覆盖上光致抗蚀图17A的低压工作晶体管区域B和高压工作晶体管区域C上不形成图形。
在该实施例中，接下来在图9C的步骤中，除去光致抗蚀图17A，并通过在800至900℃温度下进行热氧化，保护隔离膜18由热氧化膜形成以覆盖多层栅电极结构16F。在每个区域B和C中相同的热氧化膜18也形成在无定形硅膜16表面上。
此外，在图9C的步骤中，利用多层栅电极结构16F用作自对准掩膜，通过在与上述图1L步骤中相同的条件下进行As+(或P+)离子注入，在闪存单元区域A中形成扩散区11c。杂质浓度在扩散区11a和11b这侧和扩散区11c这侧能是相同的。此时，没有离子注入到覆盖上无定形硅膜16的区域B和C中的Si衬底11中。可以使用在闪存单元区域A上具有开口的光致抗蚀图。
在图9D的步骤，通过使用先前图1I步骤描述的光致抗蚀图17B作为掩膜，在区域B和C中的无定形硅膜16上形成图形，使得在低压工作晶体管区域B和高压工作晶体管区域C中分别形成栅电极16B和16C。
接下来，在图9E的步骤，利用先前图1M步骤描述的光致抗蚀图19C作为掩膜，通过进行n-型或p-型杂质元素的离子注入在区域B中LDD扩散区11d形成在Si衬底11中。
在图9F的步骤中，利用先前图1N步骤描述的光致抗蚀图19D作为掩膜，通过进行n-型或p-型杂质元素的离子注入在区域C中LDD扩散区11e形成在Si衬底11中。在图9E和9F的步骤中，可在相同的步骤中以相同的离子注入条件形成扩散区11d和11e。
在图9G的步骤中，该步骤对应于上述图1O的步骤，在每个多层栅电极结构16F和栅电极16B和16C上形成侧面隔离膜16s。在图9H的步骤中，该步骤对应于上述图1P的步骤，闪存单元区域A被覆盖上光致抗蚀图19E。此外，利用栅电极16B和16C和侧面隔离膜16s用作自对准掩膜，通过进行n-型或p-型杂质元素的离子注入，在区域B和C中的Si衬底11中分别形成扩散区11f和11g。
此外，通过执行与先前图1Q描述的相同步骤，可以得到对应于图1Q的图9I结构的半导体集成电路器件。
在该实施例中，当在图9C的步骤中通过热氧化形成保护隔离膜18时，在区域B和C中无定形硅膜16上没有形成图形。结构，在区域B和C中，热氧化膜18被形成在无定形硅膜16的表面上，但是它被阻止形成在无定形硅膜16和栅氧化膜12B之间的界面上。此外，在图9D的栅电极16B和16C形成图形步骤之后，在任何步骤中不进行上述的热氧化。因此，尽管形成保护隔离膜18以覆盖多层栅电极结构16F，如图10A所示，没有热氧化膜只有栅氧化膜12B被形成在栅电极16B的底部。因此，可以避免低压工作晶体管阈值特征发生变化。
如图10A的虚线围绕部分所示，在图9C的步骤中，在浮栅电极版图13A的下面形成鸟嘴，并形成保护隔离膜18。另一方面，关于区域B和C中的MOS晶体管，鸟嘴，如果它已经形成，在厚度和穿透距离上要远远小于形成在浮栅电极版图13A下面的那些。
另外在该实施例中，如图11A和11B所示，在图9C的离子注入步骤中，由于区域B和C被覆盖上无定形硅膜16，因此不需要光致抗蚀图提供在低压工作晶体管区域B和高压工作晶体管区域C中。因此，这就简化了半导体集成电路器件的制造流程。
[第二实施例]
图12A至12I为根据本发明第二实施例包括单层栅电极结构的闪存器件的半导体集成电路器件制造方法示意图。在这些图中，与先前相同的部分用相同的号码标出，并忽略其描述。
在该实施例中，首先执行对应于图7A至7D的那些步骤，使得在图12A的步骤中得到对应图7E的结构。在该实施例中，SOI衬底仍然可以取代Si衬底11。另外，热氮氧化物膜可代替隧道氧化膜12A或热氧化膜12B和12C。
接下来，在图12B的步骤中，该步骤对应图7F的步骤，在图12A的结构上沉积100至300nm厚的无定形硅膜13。无定形硅膜13可被多晶硅膜代替。另外，无定形硅膜13可掺有p+。在图12C的步骤中，通过使用光致抗蚀图271作为掩膜在无定形硅膜13上形成图形，使得形成浮栅电极版图13A。光致抗蚀图271覆盖低压工作晶体管区域B和高压工作晶体管区域C。因此，在图12C的步骤中在区域B和C中不在无定形硅膜13上形成图形。
接下来，在图12D的步骤中，除去光致抗蚀图271，并且通过在800至900℃温度下进行热氧化，厚为5至10nm的保护隔离膜18由热氧化膜形成，以便覆盖区域A中的浮栅电极版图13A。由于热氧化，在区域B和C中在无定形硅膜13上也形成热氧化膜18。
接下来，在图12E的步骤中，在图12D结构上形成对应图7I中的光致抗蚀图172的光致抗蚀图272。利用光致抗蚀图272作为掩膜，在30至80KeV的加速电压下，以1×1014至5×1014cm-2的剂量进行P+(或As+)的离子注入，使得在闪存单元区域A中靠近浮栅电极版图13A形成扩散区11a。另外在图12E的步骤中，在p+离子注入以后，在30至80KeV的加速电压下，以1×1015至6×1015cm-2的剂量进行As+的离子注入，使得扩散区11a的电阻减小。
接下来，在图12F的步骤中，除去光致抗蚀图272，并利用浮栅电极版图13A作为掩膜，在20至60KeV的加速电压下，以5×1014至3×1015cm-2的剂量在区域A中进行As+的离子注入，使得在区域A中扩散区11b和11c形成在Si衬底11中。此时，可以忽略图12E的步骤。另外，可选择形成只在闪存单元区域A中具有开口的光致抗蚀图。
接下来，在图12G的步骤中，在图12F的结构上形成光致抗蚀图273。闪存单元区域A被覆盖上光致抗蚀图273。然后，在区域B和C中利用光致抗蚀图273作为掩膜在无定形硅膜13上形成图形，使得在那里形成栅电极13B和13C。
在图12H的步骤中，除去光致抗蚀图273并形成覆盖闪存单元区域A的光致抗蚀图274。利用光致抗蚀图274作为掩膜，通过离子注入n-型或p-型杂质元素被引入到Si衬底11中，使得在区域B和C中分别形成LDD扩散区11d和11e。
另外，在图12I的步骤中，除去光致抗蚀图274，并沉积CVD氧化膜16S。另外，在CVD氧化膜16S被闪存单元区域A中的光致抗蚀图275保护的情况下，在区域B和C中进行深刻蚀使得在每个栅电极13B和13C的侧面上形成侧面氧化膜16S。
此外，通过在图12I结构上进行与图7M步骤中相同的离子注入，扩散区11f和11g形成在Si衬底11中。P-型或n-型栅电极也是可以形成的。通过硅化处理，按照需要可以在每个栅电极13B和13C的表面以及扩散区11f和11g上形成低阻硅化物膜，例如WSi或CoSi。
图13A和13B为根据该实施例形成的闪存器件和低压工作晶体管详细配置的示意图。
如图13A所示，在该实施例中，浮栅电极13A不但使它的侧面而且使它的顶面均匀地覆盖上保护隔离膜18。因此，积累在浮栅电极版图13A中的电子被稳定地保留下来，即使闪存器件被长时间地放置在高温环境下。
另外在该实施例中，当进行图12D的热氧化步骤时，在区域B和C中不形成无定形硅膜13的图形。因此，如图13B所示，热氧化膜的鸟嘴不穿透到栅电极13B和13C的下方。这就稳定了形成在Si衬底11上的每个MOS晶体管的阈值特征以及操作特征，在该衬底上还形成闪存器件。阈值特征和操作特征的提高在具有短栅长度和薄栅氧化膜的低压工作晶体管中是显著的。
在该实施例中，在图12F的离子注入步骤中不需要形成光致抗蚀图，因此简化了制造流程。
在根据先前实施例的多层栅型的闪存器件中，多层栅电极结构16F也可以使它的侧面和顶面连续覆盖上图9I配置中的保护隔离膜18，如同图12I。
根据本发明，在第一或第二器件区域中形成栅电极图形之前，形成保护氧化膜以覆盖多层栅电极结构或闪存单元区域中的浮栅电极版图。在器件区域中保护氧化膜阻止鸟嘴结构形成并穿透栅电极。因此可以避免器件区域中的半导体器件阈值特征发生变化。另外，根据本发明，当通过离子注入在闪存单元区域中形成扩散区时，器件区域被覆盖上无定形硅膜。通过使用无定形硅膜作为掩膜，可以忽略抗蚀处理，因此简化了制造流程。
本发明并不局限于具体公开的实施例，在不脱离本发明的范围内可以进行改变和修改。

Claims (39)

1.一种半导体集成电路器件，包括：
衬底(11)；
一种非易失性存储器件，形成在所述衬底的存储单元区域中并具有多层栅电极结构(16F)，其包括覆盖所述衬底(11)的隧道隔离膜(12A)和形成在隧道隔离膜(12A)上的浮栅电极(13A)并具有覆盖上由热氧化膜形成的保护隔离膜(18)的侧面；以及
一种半导体器件，形成在所述衬底(11)的器件区域中，该半导体器件包括覆盖所述衬底(11)的栅隔离膜(12B，12C)和形成在栅隔离膜(12B，12C)上的栅电极(16B，16C)，
其中在隧道隔离膜(12A)和浮栅电极(13A)的界面处由热氧化膜形成鸟嘴结构，该鸟嘴结构沿着界面从浮栅电极(13A)的侧面穿透到浮栅电极(13A)中；以及
栅隔离膜(12B，12C)被插入到衬底(11)和栅电极(16B，16C)之间以具有基本均匀的厚度。
2.根据权利要求1的半导体集成电路器件，其中多层栅电极结构(16F)还包括形成在浮栅电极(13A)上的隔离膜(14A)和形成在隔离膜(14A)上的控制栅电极(16A)。
3.根据权利要求2的半导体集成电路器件，其中每个栅电极(12B，12C)和控制栅电极(16A)包括polycide或多金属结构，该结构包括掺有n-型或p-型掺杂剂的硅膜。
4.根据权利要求1的半导体集成电路器件，其中形成保护隔离膜(18)的热氧化膜连接鸟嘴结构。
5.根据权利要求1的半导体集成电路器件，其中保护隔离膜(18)连续覆盖多层栅电极结构(16F)的侧面和顶面。
6.根据权利要求1的半导体集成电路器件，其中绝缘体上硅衬底被用作所述衬底。
7.根据权利要求1的半导体集成电路器件，其中隧道隔离膜(12A)为隧道氧化膜。
8.根据权利要求1的半导体集成电路器件，其中隧道隔离膜(12A)为隧道氮化膜。
9.一种半导体集成电路器件，包括：
衬底(11)；
一种非易失性存储器件，形成在所述衬底(11)的存储单元区域中，
该非易失性存储器件包括：
第一有源区(11A)，覆盖有隧道隔离膜(12A)；
第二有源区(11B)，靠近第一有源区(11A)形成并覆盖有隔离膜(12Ac)；
控制栅，由形成在第二有源区(11B)中的嵌入扩散区(11C)形成；
第一栅电极(13A)，在第一有源区(11A)中的隧道隔离膜(12A)上延伸并在第一和第二有源区(11A，11B)之间形成桥，以通过隔离膜(12Ac)被电容耦合到第二有源区(11B)中的嵌入扩散区(11C)，该第一栅电极(13A)具有覆盖上由热氧化膜形成的保护隔离膜(18)的侧面；以及
扩散区(11a，11c)，形成在第一有源区(11A)中的第一栅电极(13A)的每个侧面上；以及
一种半导体器件，形成在所述衬底的器件区域中，该半导体器件包括覆盖所述衬底(11)的栅隔离膜(12B，12C)和形成在栅隔离膜(12B，12C)上的第二栅电极(13B，13C)，
其中在隧道隔离膜(12A)和第一栅电极(13A)的界面处由热氧化膜形成鸟嘴结构，该鸟嘴结构沿着界面从第一栅电极(13A)的侧面穿透到第一栅电极(13A)中；以及
栅隔离膜(12B，12C)被插入到所述衬底(11)和第二栅电极(13B，13C)之间以具有基本均匀的厚度。
10.根据权利要求9的半导体集成电路器件，其中形成保护隔离膜(18)的热氧化膜被连接到鸟嘴结构上。
11.根据权利要求9的半导体集成电路器件，其中保护隔离膜(18)连续覆盖第一栅电极(13A)的顶面。
12.根据权利要求9的半导体集成电路器件，其中第二栅电极(13B，13C)包括polycide或多金属结构，该结构包括掺有n-型或p-型掺杂剂的硅膜。
13.根据权利要求9的半导体集成电路器件，其中绝缘体上硅衬底被用作所述衬底(11)。
14.根据权利要求9的半导体集成电路器件，其中隧道隔离膜(12A)为隧道氧化膜。
15.根据权利要求9的半导体集成电路器件，其中隧道隔离膜(12A)为热氮氧化膜。
16.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)形成半导体结构，包括覆盖衬底(11)存储单元区域的隧道隔离膜(12A)，覆盖隧道隔离膜(12A)的第一硅膜(13)，覆盖第一硅膜(13)的隔离膜(14)，和覆盖衬底的逻辑器件区域的栅隔离膜(12C)；
(b)在所述步骤(a)中形成的半导体结构上沉积第二硅膜(16)，使得第二硅膜(16)覆盖存储单元区域中的隔离膜(14)和逻辑器件区域中的栅隔离膜(12C)；
(c)通过随后构图第二硅膜(16)在存储单元区域中形成多层栅电极结构(16F)以用作控制栅电极(16A)，隔离膜(14)和存储单元区域中的第一硅膜(13)，而第二硅膜(16)被留在逻辑器件区域中；
(d)形成保护氧化膜(18)，使得该保护氧化膜(18)覆盖存储单元区域中的多层栅电极结构(16F)和逻辑器件区域中的第二硅膜(16)；
(e)通过进行杂质元素的离子注入到衬底(11)中并利用多层栅电极结构(16F)和第二硅膜(16)用作掩膜，在存储单元区域中在多层栅电极结构(16F)的两个侧面中形成扩散区(11a，11c)；
(f)通过构图第二硅膜(16)在逻辑器件区域中形成栅电极(16B，16C)；以及
(g)通过进行离子注入并利用栅电极(16B，16C)用作掩膜在逻辑器件区域中形成扩散区(11d，11e，11f，11g)，
从而在存储单元区域中形成非易失性存储器件并且在逻辑器件区域中形成半导体器件。
17.根据权利要求16的方法，其中逻辑器件区域包括第一和第二器件区域；
所述步骤(a)分别在第一和第二器件区域中形成第一和第二栅隔离膜(12B，12C)，第二隔离膜(12C)比第一隔离膜(12B)厚；
所述步骤(f)通过构图第二硅膜(16)在第一和第二器件区域中分别形成第一和第二栅电极(16B，16C)；以及
所述步骤(g)通过利用第一和第二栅电极(16B，16C)作为掩膜，分别在第一和第二器件区域中形成扩散区(11d，11e，11f，11g)。
18.根据权利要求17的方法，其中在存储单元区域和第一和第二器件区域中同时执行所述步骤(b)。
19.根据权利要求17的方法，其中每个控制栅电极(16A)和第一和第二栅电极(16B，16C)包括polycide或多金属结构，该结构包括掺有n-型或p-型掺杂剂的硅膜。
20.根据权利要求16的方法，其中在存储单元区域和逻辑器件区域中同时执行所述步骤(b)。
21.根据权利要求16的方法，其中不使用抗蚀掩膜执行所述步骤(e)。
22.根据权利要求16的方法，其中所述步骤(a)使用隧道氧化膜作为隧道隔离膜(12A)。
23.根据权利要求16的方法，其中所述步骤(a)使用隧道氮化物膜作为隧道隔离膜(12A)。
24.根据权利要求16的方法，其中绝缘体上硅衬底被用作衬底(11)。
25.根据权利要求16的方法，其中所述步骤(d)通过热氧化形成保护氧化膜(18)，使得保护氧化膜(18)由热氧化膜形成。
26.根据权利要求16的方法，其中在存储单元区域被抗蚀掩模(19D，19E)保护的情况下所述步骤(g)执行离子注入。
27.  根据权利要求16的方法，其中每个控制栅电极(16A)和栅电极(16B，16C)包括polycide或多金属结构，该结构包括掺有n-型或p-型掺杂剂的硅膜。
28.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)形成半导体结构，包括覆盖衬底(11)存储单元区域的隧道隔离膜(12A)和覆盖衬底的逻辑器件区域的栅隔离膜(12B，12C)；
(b)在所述步骤(a)中形成的半导体结构上沉积硅膜(13)，使得硅膜(13)覆盖存储单元区域中的隧道隔离膜(12A)和逻辑器件区域中的栅隔离膜(12B，12C)；
(c)通过选择地构图硅膜(13)并在硅膜(13)被留在逻辑器件区域中情况下在存储单元区域中形成第一栅电极(13A)；
(d)形成保护氧化膜(18)，使得该保护氧化膜(18)覆盖存储单元区域中的第一栅电极(13A)和逻辑器件区域中的硅膜(13)；
(e)通过进行杂质元素的离子注入到衬底(11)中并利用第一栅电极(13A)和硅膜(13)用作掩膜，在存储单元区域中的第一栅电极(13A)的两个侧面中形成扩散区(11a，11c)；
(f)通过构图硅膜(13)在逻辑器件区域中形成第二栅电极(13B，13C)；以及
(g)通过进行离子注入并利用第二栅电极(13B，13C)用作掩膜在逻辑器件区域中形成扩散区(11d，11e，11f，11g)，
从而在存储单元区域中形成非易失性存储器件并且在逻辑器件区域中形成半导体器件。
29.根据权利要求28的方法，其中逻辑器件区域包括第一和第二器件区域；
所述步骤(a)分别在第一和第二器件区域中形成第一和第二栅隔离膜(12B，12C)，第二隔离膜(12C)比第一隔离膜(12B)厚；
所述步骤(f)通过构图第二硅膜(13)在第一和第二器件区域中分别形成第三和第四栅电极(13B，13C)；以及
所述步骤(g)通过利用第三和第四栅电极(13B，13C)作为掩膜，分别在第一和第二器件区域中形成扩散区(11d，11e，11f，11g)。
30.根据权利要求29的方法，其中在存储单元区域和第一和第二器件区域中同时执行所述步骤(b)。
31.根据权利要求29的方法，其中每个第三和第四栅电极(13B，13C)包括polycide或多金属结构，该结构包括掺有n-型或p-型掺杂剂的硅膜。
32.根据权利要求28的方法，其中在存储单元区域和逻辑器件区域中同时执行所述步骤(b)。
33.根据权利要求28的方法，其中不使用抗蚀掩膜执行所述步骤(e)。
34.根据权利要求28的方法，其中所述步骤(a)使用隧道氧化膜作为隧道隔离膜(12A)。
35.根据权利要求28的方法，其中所述步骤(a)使用隧道氮化膜作为隧道隔离膜(12A)。
36.根据权利要求28的方法，其中绝缘体上硅衬底被用作衬底(11)。
37.根据权利要求28的方法，其中所述步骤(d)通过热氧化形成保护氧化膜(18)，使得保护氧化膜(18)由热氧化膜形成。
38.根据权利要求28的方法，其中在存储单元区域被抗蚀掩模(274，275)保护的情况下所述步骤(g)执行离子注入。
39.根据权利要求28的方法，其中第二栅电极(13B，13C)包括polycide或多金属结构，包括掺有n-型或p-型掺杂剂的硅膜。
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