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CN101030556B - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

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CN101030556B
CN101030556B CN2007100072315A CN200710007231A CN101030556B CN 101030556 B CN101030556 B CN 101030556B CN 2007100072315 A CN2007100072315 A CN 2007100072315A CN 200710007231 A CN200710007231 A CN 200710007231A CN 101030556 B CN101030556 B CN 101030556B
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Abstract

本发明提供了一种半导体器件的制造方法，这种制造方法包括：在半导体衬底之上形成栅极绝缘膜、电荷存储膜、绝缘膜、多晶硅膜、氧化硅膜、氮化硅膜和盖层绝缘膜的膜层叠；通过光刻和蚀刻从低击穿电压MISFET形成区和高击穿电压MISFET形成区中清除所述膜层叠；在所述半导体衬底之上形成栅极绝缘膜、多晶硅膜和盖层绝缘膜，在低击穿电压MISFET形成区和高击穿电压MISFET形成区中形成栅电极，然后在存储器单元形成区中形成栅电极。通过这种在不同的步骤中形成第一MISFET和第二MISFET的栅电极的半导体器件的制造技术，本发明能够提供每个具有改进的可靠性的第一MISFET和第二MISFET。

Description

半导体器件的制造方法
相关申请的交叉引用
本申请要求2006年3月1日申请的日本专利申请第2006-54637号的优先权利益，在此以引用参考的方式将其内容并入在本申请中。
技术领域
本发明涉及一种半导体器件的制造技术，具体地说，涉及一种在用于通过不同的步骤制造第一MISFET的栅极电极和第二MISFET的栅极电极时有效的技术。
背景技术
在日本未审查的专利出版物第2004-40041号中，公开了一种在一个半导体衬底上形成在低压下工作的低压晶体管和在高压下工作的闪速存储器两者并且具有被称为ETOX的双层电极结构的技术。
具体地，描述了用于元件隔离的场氧化物膜和用于离子注入的保护氧化物膜都被形成在半导体衬底上以便形成低压晶体管区和闪速存储器区。在通过光刻法形成其中仅仅开有(open)低压晶体管区的第一抗蚀剂图形之后，实施用于控制低压晶体管的阈值电压的离子注入。清除第一抗蚀剂图形，然后再次执行光刻法以形成其中仅开有闪速存储器区的第二抗蚀剂图形。通过蚀刻仅仅从闪速存储器区中清除保护氧化物膜。
在清除了第二抗蚀剂图形之后，形成闪速存储器的栅极氧化物膜，然后在闪速存储器区之上形成第一级栅极电极材料。通过蚀刻从低压晶体管区中清除保护氧化物膜，由此形成低压晶体管的栅极氧化物膜。与此同时，形成闪速存储器的层间绝缘膜。在形成了第二级栅极电极材料之后，执行光刻和蚀刻以形成闪速存储器的栅极电极和低压晶体管的栅极电极。
电可编程的非易失性半导体存储器件(半导体器件)可以执行机载程序重写由此可以缩短程序开发周期并提高开发效率。此外，存储器件将其应用例如扩展到高混合的低产量生产和用于每个目的的调谐。具体地，近年来，对于其上安装有EEPROM(电可擦除的可编程的只读存储器)的微型计算机的需求日益增加。
作为电可编程的非易失性半导体存储器件，主要使用具有多晶硅膜作为电荷存储膜的EEPROM。
然而，具有多晶硅膜作为电荷存储膜的EEPROM具有的问题是：由于电荷存储膜是导体，因此仅在包含多晶硅膜的一部分氧化物膜中的缺陷导致了异常泄漏，并且在电荷存储膜中累积的所有电子从电荷存储膜中逃逸。具体地说，随着将来尺寸的进一步减小和集成度的增加，上述问题变得更加突出。
人们提出了不使用多晶硅膜而是使用氮化硅膜(Si3N4)作为电荷存储膜的MNOS(金属氮化物氧化物半导体)结构和MONOS(金属氧化物氮化物氧化物半导体)结构。在这种情况下，电子存储在用作绝缘体的氮化物膜的离散俘获电平中，因此即使在一部分电荷存储膜中产生了缺陷和发生了异常泄漏，在电荷存储膜中存储的所有电子都不逃逸。因此，可以改善数据保持的可靠性。
如上文所述的非易失性半导体存储器件配备有存储器单元阵列和用于驱动这个存储器单元阵列的外围电路，在这种存储器单元阵列中二维地设置了具有MONOS结构的多个存储器单元。外围电路包括具有相对较高的击穿电压的高击穿电压MISFET(金属绝缘体半导体场效应晶体管)和具有相对较低的击穿电压的低击穿电压MISFET。高击穿电压MISFET被用作解码器或者升压电路。这些存储器单元、高击穿电压MISFET和低击穿电压MISFET都形成在一个半导体衬底上。换句话说，构成存储器单元的MONOS晶体管(一种MISFET)和构成外围电路的MISFET都形成在一个半导体衬底上。在形成它们时，MONOS晶体管的栅极电极和用于外围电路的MISFET的栅极电极都在不同的步骤中形成。接着参考一些附图描述形成构成存储器单元的MONOS晶体管的栅极电极和构成外围电路的MISFET的栅极电极的步骤。低击穿电压MISFET和高击穿电压MISFET构成了外围电路，但是在下文用于描述的附图中，低击穿电压MISFET被作为构成外围电路的MISFET的实例给出。
存在两种技术。第一种技术是形成MONOS晶体管的栅极电极，然后形成构成外围电路的MISFET的栅极电极。
如附图38所示，通过热氧化在包括存储器单元法形成区和外围电路形成区的半导体衬底200之上形成栅极绝缘膜201。例如通过CVD(化学汽相淀积)在栅极绝缘膜201之上形成电荷存储膜202。然后例如通过CVD形成电位阻挡膜203，之后例如通过CVD在电位阻挡膜203上形成多晶硅膜204。栅极绝缘膜201和电位阻挡膜203例如由硅氧化物膜形成，同时电荷存储膜202例如由氮化硅膜形成。
如附图39所示，通过光刻和蚀刻在存储器单元形成区中形成MONOS晶体管的栅极电极205。这时，栅极绝缘膜(第一电位阻挡膜)201、电荷存储膜202和电位阻挡膜(第二电位阻挡膜)203都已经被形成在栅极电极205和半导体衬底200之间。如附图40所示，然后例如通过热氧化在具有栅极电极205的半导体衬底200上形成栅极绝缘膜206，然后在栅极绝缘膜206之上形成多晶硅膜207。
多晶硅膜207和栅极绝缘膜206由光刻处理，并蚀刻以在如附图41所示的外围电路形成区中形成MISFET的栅极电极208。在栅极电极208和半导体衬底200之间，形成栅极绝缘膜206。如附图41所示，蚀刻残余209仍然保留在MONOS晶体管的栅极电极205的侧壁上。
如附图42所示，形成了抗蚀剂图形210。对抗蚀剂图形210进行构图以覆盖外围电路形成区并暴露了存储器单元形成区。通过以抗蚀剂图形210作为掩模进行蚀刻，清除在栅极电极205的侧壁上形成的蚀刻残余209。如附图43所示，通过清除抗蚀剂图形210，在存储器单元形成区中可以形成MONOS晶体管的栅极电极205，并在外围电路形成区中可以形成MISFET的栅极电极208。
然而，第一种技术具有如下的问题。如附图40所示，在存储器单元形成区中MONOS晶体管的栅极电极205的形成之后，在半导体衬底200的整个表面之上形成栅极绝缘膜206。通过这个步骤，氧化了构成栅极电极205的多晶硅膜。特别是在栅极电极205的侧壁的端部部分(它是与电位阻挡膜203相邻的边界附近的区域)上发生了氧化，并在栅极电极205的端部部分上形成鸟嘴(bird’s beak)。另一鸟嘴出现在半导体衬底200与栅极绝缘膜201相接触的位置上，它增加了栅极绝缘膜201在端部部分上的厚度。在电子注入到电荷存储膜202或者从其中射出时栅极绝缘膜201用作隧道绝缘膜。因此通过形成鸟嘴使栅极绝缘膜201加厚干扰了隧道现象的发生，使得难以将电子注入到电荷存储膜202中或从其中射出。这延迟了数据写入或擦除，最后劣化了MONOS晶体管的特性。例如，在鸟嘴出现在栅极绝缘膜201(它将是隧道绝缘膜)中时，栅极绝缘膜201将在已出现鸟嘴的区域中变厚，这影响了数据的平稳擦除。然后，通过擦除操作，阈值电压不会降低到预定的电平，并且读电流通过重写的重复而降低。除了这个问题之外，在小型化栅极电极205时，在栅极电极205中的鸟嘴区的百分比增加，由此降低了栅极绝缘膜201的厚度的可控性。这导致了读电流的降低或者短沟道特性的劣化。
在第一种技术中，如附图41所示，蚀刻残余209仍然保留在栅极电极205的侧壁上，因此蚀刻残余209必须被清除。例如通过干蚀刻清除蚀刻残余209，但恐怕这种干蚀刻在栅极电极205的端部部分上造成蚀刻损坏。为了减轻蚀刻损坏，需要用于事先氧化栅极电极205的表面的轻度氧化步骤，并且这有利于在栅极绝缘膜201的端部部分上形成鸟嘴。
在构成外围电路的MISFET的栅极电极208的形成之前形成MONOS晶体管的栅极电极205时，因此发生了上述问题。第二种技术是形成构成外围电路的MISFET的栅极电极之后形成MONOS晶体管的栅极电极的技术。下文参考一些附图描述这种技术。
如附图44所述，通过例如热氧化作用在包括存储器单元形成区和外围电路形成区的半导体衬底300上形成由氧化硅膜形成的栅极绝缘膜301。例如通过CVD(化学汽相淀积)在栅极绝缘膜301上形成多晶硅膜302。
如附图45所示，多晶硅膜302通过光刻和蚀刻处理以在外围电路形成区中形成栅极电极303。
如附图46所示，栅极绝缘膜304、电荷存储膜305和电位阻挡膜306都形成在其上形成有栅极电极303的半导体衬底300的整个表面上。然后在电位阻挡膜306上形成多晶硅膜307。如附图47所示，通过光刻和蚀刻在存储器单元形成区中形成栅极电极308。这时，蚀刻残余309保留在外围电路形成区中形成的栅极电极303的侧壁上。
如附图48所示，形成抗蚀剂图形310。这种抗蚀剂图形310被构图以覆盖存储器单元形成区并暴露外围电路形成区。通过使用这种抗蚀剂图形310作为掩模进行蚀刻，清除在栅极电极303的侧壁上形成的蚀刻残余309。如附图49所示，清除抗蚀剂图形310，由此在存储器单元形成区中形成栅极电极308，同时在外围电路形成区中形成栅极电极303。
根据这第二种技术，在外围电路的MISFET的栅极电极303之后形成MONOS晶体管的栅极电极308。在用于外围电路的栅极绝缘膜301形成期间，MONOS晶体管的栅极绝缘膜304因此不被氧化并且在MONOS晶体管中不会出现鸟嘴。
然而，在MONOS晶体管的栅极电极308之前的外围电路的MISFET的栅极电极308的形成会造成如下问题。
如附图46所示，在外围电路形成区中的MISFET的栅极电极303的形成之后，在半导体衬底300的整个表面上形成栅极绝缘膜304。在栅极绝缘膜304的形成期间，栅极电极303的端部部分被氧化并且在栅极绝缘膜301的端部部分上出现鸟嘴。在栅极绝缘膜301的端部部分处的鸟嘴的形成增加了栅极绝缘膜301在其端部部分上的厚度。在其端部部分上的栅极绝缘膜301的厚度的增加降低了在外围电路的MISFET的源极区和漏极区之间流动的电流。总之，这种电流的幅度与栅极绝缘膜301的厚度成反比。在栅极绝缘膜301变厚时，在源极和漏极区之间流动的电流不能被固定，并且外围电路的MISFET的特性劣化。此外，在使外围电路的MISFET(具体地，低击穿电压MISFET)小型化时，栅极电极303的栅极长度变短，导致阈值电压降低的短沟道特性变得突出。随着栅极绝缘膜30变得越薄，短沟道特性得到了改善。然而，在通过鸟嘴的形成增加了栅极绝缘膜301的厚度时，短沟道特性变得更加突出，外围电路的MISFET的特性被劣化了。
在第二种技术中，如附图47所示，蚀刻残余309保留在栅极电极303的侧壁上因此这种蚀刻残余309必须被清除。例如通过干蚀刻清除蚀刻残余309。然而这种干蚀刻可能在栅极电极309的端部部分处造成蚀刻损坏。
此外，在第二种技术中，如附图45所示，大约3纳米的氧化硅被用作外围电路的MISFET(低击穿电压MISFET)的栅极绝缘膜301。在外围电路形成区(低击穿电压MISFET形成区)中，在通过处理形成了栅极电极303之后，仅仅是具有小于3纳米厚的氧化硅保留下来(在附图45中没有示出)。如附图47所示，在通过处理形成MONOS晶体管的栅极电极308时清除在外围电路形成区中保留的多晶硅膜307、电位阻挡膜306、电荷存储膜305和栅极绝缘膜304。在清除了由氮化硅膜形成的这种电荷存储膜305时，在电荷存储膜305之下存在的氧化硅膜(小于3纳米厚的氧化硅膜和栅极绝缘膜304的组合)如此薄以至使栅极电极303的边缘被暴露于用于清除氮化硅膜的热磷酸中。这可能导致由于半导体衬底300的不理想的蚀刻引起的栅极缺陷的密度和故障的增加。
如上文所述，即使利用第一种技术或者第二种技术中的任一种技术，在两个电极之间首先形成的栅极电极不可避免地存在问题。
发明内容
本发明的一个目的是一种在半导体器件的制造技术中提供一种能够改善第一MISFET和第二MISFET中的每一个的可靠性的技术，这种制造技术包含在不同的步骤中形成第一MISFET的栅极电极和第二MIEFET的栅极电极。
通过在此的描述和附图将会清楚本发明的上述和其它目的和新颖特征。
下文将简要地描述本申请所公开的典型的发明概要。
本发明属于这样的一种半导体器件的制造方法：在半导体衬底的第一区上形成第一MISFET和在半导体衬底的第二区上形成第二MISFET。该方法包括如下步骤：(a)在包括第一区和第二区的半导体衬底上形成第一绝缘膜，(b)在第一绝缘膜上形成第一导体膜，和(c)清除在第二区上形成的第一绝缘膜和第一导体膜。该方法进一步包括如下步骤：(d)在步骤(c)之后，在包括第二区的半导体衬底和包括第一区的第一导体膜上形成第二绝缘膜，(e)在第二绝缘膜上形成第二导体膜，和(f)对第二导体膜和第二绝缘膜进行构图以在第二区中形成第二MISFET的第二栅极电极。该方法进一步包括如下步骤：(g)在步骤(f)之后，对在第一区中形成的第一导体膜和第一绝缘膜进行构图以在第一区中形成第一MISFET的第一栅极电极。
下文接着描述本申请所公开的通过典型的发明可获得的优点。
在通过处理形成第一MISFET的第一栅极电极和第二MISFET的第二栅极电极之前，形成用于第一栅极电极和第二栅极电极的形成的相应的导体膜。在形成了这些导体膜之后，实施第一栅极电极和第二栅极电极的形成的处理以使得可以改善第一MISFET和第二MISFET的可靠性。
附图说明
附图1所示为在本发明的实施例1中的芯片上形成的元件的设计结构的顶视图。
附图2所示为在附图1中所示的EEPROM的内部结构的一个实例的方块图；
附图3所示为实施例1的半导体器件的截面的剖视图；
附图4所示为在附图1中所示的EEPROM的存储器阵列结构和操作条件(1个单元/1个晶体管)的一个实例的示意性；
附图5所示为根据实施例1的半导体器件的制造步骤的剖视图；
附图6所示为在附图5的步骤之后半导体器件的制造步骤的剖视图；
附图7所示为在附图6的步骤之后半导体器件的制造步骤的剖视图；
附图8所示为在附图7的步骤之后半导体器件的制造步骤的剖视图；
附图9所示为在附图8的步骤之后半导体器件的制造步骤的剖视图；
附图10所示为在附图9的步骤之后半导体器件的制造步骤的剖视图；
附图11所示为在附图10的步骤之后半导体器件的制造步骤的剖视图；
附图12所示为在附图11的步骤之后半导体器件的制造步骤的剖视图；
附图13所示为在附图12的步骤之后半导体器件的制造步骤的剖视图；
附图14所示为在附图13的步骤之后半导体器件的制造步骤的剖视图；
附图15所示为在改进实例中的半导体器件的制造步骤的剖视图；
附图16所示为在另一改进实例中的半导体器件的制造步骤的剖视图；
附图17所示为在附图14的步骤之后半导体器件的制造步骤的剖视图；
附图18所示为在附图17的步骤之后半导体器件的制造步骤的剖视图；
附图19所示为根据实施例2的半导体器件的制造步骤的剖视图；
附图20所示为根据实施例3的半导体器件的制造步骤的剖视图；
附图21所示为在附图20的步骤之后半导体器件的制造步骤的剖视图；
附图22所示为在附图21的步骤之后半导体器件的制造步骤的剖视图；
附图23所示为在附图22的步骤之后半导体器件的制造步骤的剖视图；
附图24所示为在附图23的步骤之后半导体器件的制造步骤的剖视图；
附图25所示为根据实施例4的半导体器件的制造步骤的剖视图；
附图26所示为根据实施例5的半导体器件的制造步骤的剖视图；
附图27所示为根据实施例5的半导体器件的制造步骤的剖视图；
附图28所示为在附图27的步骤之后半导体器件的制造步骤的剖视图；
附图29所示为在附图28的步骤之后半导体器件的制造步骤的剖视图；
附图30所示为在附图29的步骤之后半导体器件的制造步骤的剖视图；
附图31所示为在附图30的步骤之后半导体器件的制造步骤的剖视图；
附图32所示为根据实施例6的半导体器件的制造步骤的剖视图；
附图33所示为根据实施例6的半导体器件的制造步骤的剖视图；
附图34所示为在附图33的步骤之后半导体器件的制造步骤的剖视图；
附图35所示为在附图34的步骤之后半导体器件的制造步骤的剖视图；
附图36所示为在附图35的步骤之后半导体器件的制造步骤的剖视图；
附图37所示为在附图36的步骤之后半导体器件的制造步骤的剖视图；
附图38所示为由本发明人调查的半导体器件的制造步骤的剖视图；
附图39所示为在附图38的步骤之后半导体器件的制造步骤的剖视图；
附图40所示为在附图39的步骤之后半导体器件的制造步骤的剖视图；
附图41所示为在附图40的步骤之后半导体器件的制造步骤的剖视图；
附图42所示为在附图41的步骤之后半导体器件的制造步骤的剖视图；
附图43所示为在附图42的步骤之后半导体器件的制造步骤的剖视图；
附图44所示为由本发明人调查的半导体器件的制造步骤的剖视图；
附图45所示为在附图44的步骤之后半导体器件的制造步骤的剖视图；
附图46所示为在附图45的步骤之后半导体器件的制造步骤的剖视图；
附图47所示为在附图46的步骤之后半导体器件的制造步骤的剖视图；
附图48所示为在附图47的步骤之后半导体器件的制造步骤的剖视图；
附图49所示为在附图48的步骤之后半导体器件的制造步骤的剖视图。
具体实施方式
在下文描述的实施例中，如为了方便的目的有必要分为多个部分或多个实施例进行描述。这些多个部分或实施例彼此之间并非独立的，而是处于这样的一种关系：一个是另一个的一部分或全部的改进实例、细节或补充描述，除非另有说明。
在下文的实施例中，在提到元件的数量(包括数量、数值、多少和范围)，元件的数量并不限于特定的数目，而是可以多于或少于特定的数量，除非另外专门指出或者在本质上该数量显然限于特定的数目的情况之外。
此外，在下文描述的实施例中，不用说这些组成元件(包括元件步骤)并非总是关键的，除非另外专门指出或者本质上它们显然是关键的情况之外。
类似地，在下文描述的实施例中，在提到组成元件的形状或位置关系时，与其基本类似或相似的也被包含在其中，除非另外专门指出或在原理上它们完全不同的情况之外。这也适用于上文描述的值和范围。
在示出的实施例的所有附图中，通过相似的参考编号标示相同的部件，并省去重复的描述。
下文基于附图更具体地描述本发明的实施例。
(实施例1)
在实施例1中，本发明适用于配备有以相对较低的电压驱动的低击穿电压MISFET(金属绝缘体半导体)和以相对较高的电压驱动的高击穿电压MISFET以实现高压操作并具有可编程的非易失性存储器的半导体器件；及其制造方法。在MISFET中，术语“击穿电压”意味着在构成MISFET的源极区和半导体衬底(阱)之间或者在漏极区和半导体衬底(阱)之间的边界上产生的pn结击穿电压、或者栅极绝缘膜的耐压。在实施例1中，具有相对较高的击穿电压的高击穿电压MISFET和具有相对较低的击穿电压的低击穿电压MISFET形成在一个半导体衬底之上。
下文参考附图1至3描述本实施例中的半导体构成。
附图1所示为形成在芯片(半导体衬底)1上的元件的布局结构的顶视图。在附图1中，芯片1具有CPU(中央处理单元)2、ROM(只读存储器)3、RAM(随机存取存储器)4、EEPROM(电可擦除的可编程的只读存储器)5、模拟电路6和静电保护电路7a至7g。
CPU(电路)2也被称为中央处理单元，它是计算机的心脏。这个CPU 2从存储器器件中读取指令，并基于这些指令，执行各种操作或控制。它被要求具有高速处理特性。在形成于芯片1上的元件中，构成CPU 2的MISFET需要相对较高的电流驱动力。换句话说，它由低击穿电压MISFET构成。
ROM(电路)3是一种以永久的形式存储数据的存储器，不能改变这种存储器中所存储的数据。它称为只读存储器。ROM 3具有两种类型的构成，即串联连接MISFET的NAND型号和并联连接MISFET的NOR型号。在要求较高的集成度时和在要求高速操作时通常分别使用NAND型和NOR型。ROM 3也被要求高速操作以使构成ROM 3的MISFET必须具有相对较高的电流驱动力。换句话说，ROM 3由低电压MISFET构成。
RAM(电路)4是一种能够随机地读取所存储的数据(这意味着随时读取所存储的数据)或者重新写所存储的数据的存储器。它也被称为随机存取存储器。RAM作为IC存储器具有两种类型，即使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)。DRAM是需要存储器保持操作的随机存取存储器，而SRAM是不需要存储器保持操作的随机存取存储器。由于RAM 4需要高速操作，因此构成RAM 4的MISFET被要求具有相对较高的电流驱动力。换句话说，它由低击穿电压的MISFET构成。
EEPROM 5是一种能够电重写写操作和擦除操作两种操作的非易失性存储器。它也被称为电可擦除可编程只读存储器。这个EEPROM 5的存储器单元由用于存储器的晶体管比如MONOS(金属氧化物氮化物氧化物半导体)晶体管或MNOS(金属氮化物氧化物半导体)晶体管构成。EEPROM 5例如利用Fowler-Nordheim隧道现象进行其写操作和擦除操作。它也利用热电子或热空穴进行其写操作或擦除操作。
在EEPROM 5执行写操作时，在用于存储器的MONOS晶体管中产生高电位差(大约12V)以使具有相对较高的击穿电压的晶体管必须作为用于存储器的MONOS晶体管。
模拟电路6是处理显示连续的与时间相关的变化的电压或电流的信号(即模拟信号)的电路。它例如由放大电路、变换电路、调制电路、振荡电路和电源电路构成。在形成在芯片1上的元件中，具有相对较高的击穿电压的高击穿电压MISFET被用于模拟电路6。
静电保护电路7a至7g是安装在外部端子上的电路以便防止内部电路的破坏，否则可能由来自元件或绝缘膜的带电电荷的发射产生的热量或电压造成破坏。带电电荷的实例包括在人体或目标中累积的静电电荷。静电保护电路7a和7c安装在输入/输出端子上，而静电保护电路7b安装在监测端子上。静电保护电路7d安装在Vss端子上，而静电保护电路7e安装在CLK(时钟)端子上。静电保护电路7f安装在RST(复位)端子上，而静电保护电路7g安装在Vcc端子上。由于高压被施加给这些静电保护电路7a和7c至7g，因此，在形成于芯片1上的元件中，具有相对较高的击穿电压的高击穿电压MISFET用于它们。
在附图2中示出附图1的EEPROM 5的内部构成的一个实例。在附图2中，EEPROM 5具有存储器阵列10，并且具有用于存储器阵列10的直接外围电路单元11和间接外围电路单元12作为用于驱动存储器阵列的驱动电路。
存储器阵列10是EEPROM 5的存储器部分，它具有以二维矩阵形式设置的大量的存储器单元。存储器单元是存储1比特作为一个单元信息的电路，它由MONOS晶体管(它是存储器部分)构成。
驱动电路是一种用于驱动存储器阵列10的电路，它具有用于将来自电源的电压电平提高几倍的升压器电路、用于升压的时钟发生器电路、电压箝位电路、用于选择行或列的列解码器或行解码器、列锁存电路和WELL控制电路作为直接外围电路单元11。构成直接外围电路单元11的MISFET每个由高击穿电压MISFET形成，在形成于芯片1上的元件中它要求相对较高的击穿电压。
间接外围电路单元12形成为存储器阵列的可编程的控制器电路，它具有构造电路，用于普通使用的可编程时钟发生器电路、用于高速使用的可编程时钟发生器电路和可编程的时序控制器电路。间接外围电路单元12由可以以较低的电压驱动的低压MISFET构成，并且在形成于芯片1上的元件中它以较高的速度操作。
附图3所示为形成在芯片1上的MONOS晶体管Q1、低击穿电压MISFET Q2、高击穿电压MISFET Q3和电容器元件C的剖视图。附图3中的存储器单元形成区对应于在其中已经形成了MONOS晶体管Q1的EEPROM(可编程非易失性存储器)5中的多个存储器单元形成区中的每一个。低击穿电压MISFET形成区是其中已经形成了要求高电流驱动力以实现高速操作的低击穿电压MISFET Q2的区域。CPU 2和RAM 4的形成区被作为这样的区域的实例：其中已经形成了低击穿电压MISFET Q2。低击穿电压MISFET在大约1.5V的电源电压下工作。高击穿电压MISFET形成区是其中已经形成了高击穿电压MISFET Q3的区域，并且这种区域的实例包括模拟电路6的形成区和其中已经形成了在EEPROM 5中的驱动电路(比如解码器)的区域。这种高击穿电压MISFET Q3在大约5V的电源电压下工作。在电容器元件形成区中，已经形成了构成电路的电容器元件。电容器元件例如由PIP(多晶硅绝缘体多晶硅)形成。
如附图3所示，用于隔离元件的元件隔离区21形成在半导体衬底20中，通过元件隔离区21隔离的活性区分别是存储器单元形成区、低击穿电压MISFET形成区和高击穿电压MISFET形成区。在存储器单元形成区、低击穿电压MISFET形成区和高击穿电压MISFET形成区的半导体衬底20中，形成了将会是阱隔离层的n型半导体区22。这些阱已经形成在这种n型半导体区22中。例如，在存储器单元形成区中，p阱23形成在n型半导体区22中。在低击穿电压MISFET形成区中，p阱24形成在n型半导体区22中。在高击穿电压MISFET形成区中，p阱25形成在n型半导体区22中。在存储器单元形成区中形成的p阱23和在高击穿电压MISFET形成区中形成的p阱25都以相同的步骤形成并具有相等的杂质浓度，因为存储器单元和高击穿电压MISFET在例如施加到其中的电压等条件方面类似。另一方面，低击穿电压MISFET和高击穿电压MISFET在例如施加到其中的电压等条件方面不同，这样在低击穿电压MISFET形成区中形成的p阱24的杂质浓度因此与p阱23或p阱25的杂质浓度不同。
在本实施例1中，示出了n沟道MISFET，该n沟道MISFET被描述为形成在低击穿电压MISFET形成区和高击穿电压MISFET形成区的每个区中形成的MISFET，但是p沟道MISFET也被形成在这些区中。
接着描述在附图3中示出的MONOS晶体管Q1的构成。
在存储器单元形成区中形成的MONOS晶体管Q1具有如下的结构。具体地描述，栅极绝缘膜26已经形成在半导体衬底20上形成的p阱23中，并且电荷存储膜27已经形成在栅极绝缘膜26上。绝缘膜(电位阻挡膜)28已经形成在电荷存储膜27上，由导电膜形成的栅电极44已经形成在绝缘膜28上。栅电极44例如由多晶硅膜29和硅化钴膜56层叠成的膜形成以便降低电阻，并且形成在栅电极44两侧的侧壁上，已经被形成了例如由绝缘膜形成的侧壁51以构成LDD(轻掺杂的漏极)结构。
在侧壁51之下的半导体衬底20中，轻掺杂的n型杂质扩散区48和重掺杂的n型杂质扩散区53都已经形成为半导体区。直接在栅极绝缘膜26之下的p阱23中，已经形成了由n型半导体区形成的沟道形成区。
在具有这种结构的MONOS晶体管Q1中，栅极绝缘膜26已经例如由氧化硅膜形成，并且它也具有作为隧道绝缘膜的功能。例如，通过经栅极绝缘膜26将电子从半导体衬底20注入到电荷存储膜27中或者将电子从电荷存储膜27喷射进半导体衬底20中，这个MONOS晶体管Q1存储或擦除数据，因此栅极绝缘膜26用作隧道绝缘膜。
电荷存储膜27是被设置成存储对数据存储有贡献的电荷的膜，并且例如由氮化硅膜形成。
多晶硅膜通常被用作电荷存储膜27。然而，在多晶硅膜被用作电荷存储膜27时，在包含电荷存储膜27的氧化膜的部分中的缺陷的存在导致了异常泄漏，在电荷存储膜27中存储的所有电荷可以从其中逃逸，因为电荷存储膜27是导体。
如上文所述，作为绝缘体的氮化硅已经被用作电荷存储膜27。在这种情况下，对数据存储器有贡献的电荷以在氮化硅膜中存在的离散的俘获电平(俘获电平)被存储。即使缺陷出现在包含了电荷存储膜27的氧化物膜的一部分中，电荷仍然以电荷存储膜27的离散的俘获电平存储以使不会使电荷从电荷存储膜27中逃逸。因此提高了数据保持的可靠性。
因为上述的原因，不仅由氮化硅膜而且由包含了离散的俘获电平的膜形成的电荷存储膜27的使用对于提高数据保持的可靠性是有用的。
侧壁51已经被形成为将LDD结构赋予给源极和漏极区，这里的源极和漏极区都是MONOS晶体管Q1的半导体区。MONOS晶体管Q1的源极和漏极区已经由轻掺杂的n型杂质扩散区48和重掺杂的n型杂质扩散区53形成。由于轻掺杂的n型杂质扩散区48已经被形成为在侧壁51之下的源极和漏极区，因此可以抑制在栅电极44的端部部分之下的电场浓度。
下文接着描述附图3中所示的低击穿电压MISFET Q2的结构。在低击穿电压MISFET Q2中，栅极绝缘膜36已经形成在半导体衬底20中形成的p阱24上，并且栅电极39已经形成在这个栅极绝缘膜36上。栅极绝缘膜36例如由氧化硅膜形成，而栅电极39由多晶硅膜37和硅化钴膜56层叠成的膜形成以便降低其电阻。
在栅电极39的两侧的侧壁上，已经形成了侧壁52。在侧壁52之下的半导体衬底20中，轻掺杂的n型杂质扩散区49和重掺杂的n型杂质扩散区54已经形成为半导体区。直接在栅极绝缘膜36之下的p阱24中，已经形成了由p型半导体区形成的沟道形成区。
下文接着描述附图3中所示的高击穿电压MISFET Q3的结构。在高击穿电压MISFET Q3中，栅极绝缘膜34已经形成在半导体衬底20中形成的p阱25上，并且栅电极40已经形成在这个栅极绝缘膜34上。栅极绝缘膜34例如由氧化硅膜形成，而栅电极40由多晶硅膜37和硅化钴膜56层叠成的膜形成以便降低其电阻。
在栅电极40的两侧的侧壁上，已经形成了侧壁51。在侧壁51之下的半导体衬底20中，轻掺杂的n型杂质扩散区50和重掺杂的n型杂质扩散区55已经形成为半导体区。直接在栅极绝缘膜34之下的p阱25中，已经形成了由p型半导体区形成的沟道形成区。
接着描述低击穿电压MISFET Q2和高击穿电压MISFET Q3之间的区别。首先，高击穿电压MISFET Q3的侧壁51具有比低击穿电压MISFET Q2的侧壁52更大的宽度。由于在操作时相对较大的电位差(大约5V)施加给高击穿电压MISFET Q3，因此使侧壁51的宽度相对较大以改善在源极漏极区和半导体衬底(p阱25)之间的pn结击穿电压。另一方面，在操作时仅仅相对较低的电位差(大约1.5V)被施加给低击穿电压MISFET Q2以使侧壁52的宽度相对较小以便改善高速操作。
第二，高击穿电压MISFET Q3的栅电极40比低击穿电压MISFET Q2的栅电极39具有更大的栅极长度。在低击穿电压MISFETQ2中，栅电极39的栅极长度必须降低以减小在源极区和漏极区之间的电阻，由此改善电流驱动功率。另一方面，在高击穿电压MISFET Q3中，因为由于施加到其中的相对较高的电位的缘故，栅极长度的减小在源极和漏极区之间不可避免地产生穿通现象，所以使栅极长度更长。
第三，高击穿电压MISFET Q3的栅极绝缘膜34比低击穿电压MISFET Q2的栅极绝缘膜36更厚，因为施加到前者的电压高于施加到后者的电压。高击穿电压MISFET Q3的栅极绝缘膜34因此改善了绝缘电阻。
接着描述在附图3中所示的电容器元件C的构成。电容器元件C具有例如由多晶硅膜形成的下部电极33，电容器绝缘膜已经形成在下部电极33上。电容器绝缘膜由层叠的绝缘膜形成，例如氧化硅膜30、氮化硅膜31和氧化硅膜40层叠成的膜。电容器绝缘膜具有由例如多晶硅膜形成的上部电极42。在下部电极33和上部电极42的表面上，已经形成了硅化钴膜56。通过控制电容器绝缘膜的厚度和下部电极42和上部电极33的面积，电容器元件C具有所需的电容。
在MONOS晶体管Q1、低击穿电压MISFET Q2、高击穿电压MISFET Q3和电容器元件C上，已经形成了由氮化硅膜57和氧化硅膜58形成的层间绝缘膜。在层间绝缘膜中，已经形成了接触孔59。已经形成了插塞60以便将其填埋在接触孔59中。插塞60例如由作为阻挡膜的钛/氮化钛膜和钨膜形成。在具有其中形成的插塞60的层间绝缘膜上，已经形成了由铝膜或铝合金膜形成的互连61。
实施例1的半导体器件具有如上文所述的结构。接着描述实施例1的特征结构。在附图3中，本发明的一个特征在于防止在MONOS晶体管Q1、低击穿电压MISFET Q2和高击穿电压MISFET Q3的每个中形成鸟嘴。
根据常规的制造方法，MONOS晶体管的栅电极和用于外围电路的MISFET(低击穿电压MISFET和高击穿电压MISFET)中的每个的栅电极通过如下过程形成：在其上处理、淀积栅极绝缘膜和导体膜获得一个栅电极，然后通过处理获得另一个栅电极。在形成了另一个栅电极时因此氧化首先形成的栅电极的表面。具体地说，鸟嘴出现在首先形成的栅电极和半导体衬底之间，并增加了在其端部部分上的栅极绝缘膜的厚度。例如，在首先形成的栅电极是MONOS晶体管时，MONOS晶体管的栅极绝缘膜在电子注入到电荷存储膜中或者从其中喷射出的过程中用作隧道绝缘膜。由于形成了鸟嘴引起的栅极绝缘膜所增加的厚度因此干扰了隧道现象的发生，进一步干扰了电子到电荷存储膜的注入或者电子自其中喷射出来。这延迟了数据的写入或擦除，因此使MONOS晶体管的特性劣化。另一方面，在首先形成的栅电极是用于外围电路的MISFET时，鸟嘴的产生也劣化它的特性。
在实施例1中，通过利用如下的制造方法防止产生鸟嘴，即，-在MONOS晶体管的栅电极和用于外围电路的MISFET的栅电极的形成处理之前，-形成用于MONOS晶体管的栅电极的形成的导体膜和用于外围电路的MISFET的栅电极的形成的导体膜，然后将它们处理成MONOS晶体管的栅电极和用于外围电路的MISFET的栅电极。因此，在两种晶体管中都可能防止产生鸟嘴，由此改善了半导体器件的可靠性。在利用这种制造方法时，虚图形45形成在存储器单元形成区和用于外围电路的MISFET形成区(在附图3中的低击穿电压MISFET形成区)之间的边界区中。结果，实施例1的制造方法在边界区中留下了虚图形45作为其印痕。虚图形可以被变形或清除，这取决于如何对抗蚀剂图形进行构图。附图3所示为使用实施例1的半导体器件的制造方法的一个实例，在这个实例中已经形成了虚图形45。
根据实施例1的半导体器件具有如上文所描述的结构。接着参考附图描述在这个半导体器件中描述的存储器单元(非易失性存储器单元)的操作。
附图4所示为在附图1中所示的EEPROM 5的存储器阵列结构和操作条件(1个单元/1个晶体管)的一个实例的示意图。在附图4中所示的每个存储器单元是由电荷累积晶体管单独构成的存储器单元的一个实例。
存储器单元由在附图3中所示的MONOS晶体管形成，并具有如附图4所示的单元晶体管CT1至CT8。单元晶体管CT1至CT8的栅电极连接到字线WL1至WL2并且它们的源极区连接到源极线SL1至SL4。它们的漏极区连接到数据线DL1至DL4。单元晶体管CT1、CT2、CT5和CT6的背栅连接到阱WE1，而单元晶体管CT3、CT4、CT7和CT8的背栅连接到阱WE2。
为了简化描述，存储器单元在附图4中以两行和四列设置，但它们不限于此。实际中，更多的存储器单元以矩阵形式设置以构成存储器阵列。在附图4中，共享相同阱和相同字线的存储器单元结构是例如由单元晶体管CT1和CT2构成的两列结构。在8-位(1字节)结构中，8列单元晶体管共享相同的阱。在这种情况下，一次一个字节地执行存储器单元的擦除和写入操作。
下文基于附图4描述1个单元/1个晶体管型存储器单元的擦除、写入和读取操作。
首先，假设如下情况描述擦除操作：选择了要被擦除其数据的存储器单元(所选择的存储器单元)并擦除了在其单元晶体管CT1和CT2中存储的数据。所选择的阱WE1、字线WL1、源极线SL1，SL2和数据线DL1，DL2的电位被分别调节到1.5V、-8.5V、1.5V和浮动电位。在单元晶体管CT1和CT2的电荷存储膜中存储的电荷然后被提取到半导体衬底侧并擦除数据。关于没有擦除其数据的其它存储器单元(未被选择的存储器单元)的单元晶体管CT3至CT8，未被选择的阱WE2、字线WL2、源极线SL3，SL4和数据线DL3，DL4的电位被分别设定到-8.5V、1.5V、1.5V和浮动电位。因此防止了在单元晶体管CT3至CT8的电荷存储膜中存储的电荷逃逸，由此不擦除数据。
接着，假设如下的情况描述写入操作：选择要被写入数据的存储器单元(所选择的存储器单元)并将数据写入在其单元晶体管CT1中。所选择的阱WE1、字线WL1、源极线SL1和数据线DL1的电位被分别设定到-10.5V、1.5V、-10.5V和浮动电位。电荷被注入到单元晶体管CT1的电荷存储膜中并将数据写入其中。关于没有被写入数据的单元晶体管CT2至CT8(未被选择的存储器单元)，未被选择的阱WE2、字线WL2、源极线SL2至4和数据线DL2至4的电位被分别设置到-10.5V、-10.5V、1.5V和浮动电位。因此防止了电荷注入到单元晶体管CT2至8的电荷存储膜中。
接着，例如假设如下的情况描述读取操作：在单元晶体管CT1中的数据“1”的写入已增加了晶体管的阈值电压，而在单元晶体管CT2中的数据“0”已降低了阈值电压。在从单元晶体管CT1和2中读出数据时，所选择的阱WE1、字线WL1、源极线SL1和SL2和数据线DL1和DL2的电位分别被设定为-2V、0V、0V和1V。在这种方式中，数据从单元晶体管CT1和CT2中读出。在这种情况下，由于单元晶体管CT1的阈值电压较高而单元晶体管CT2的阈值电压较低，因此数据线DL2的电位降低而不改变数据线DL1的电位。关于从其中没有读出数据的其它单元晶体管CT3至CT8，未被选择的阱WE2、字线WL2、源极线SL3，SL4和数据线DL3和DL4的电位分别被设定为-2V、-2V、0V和0V，由此防止了单元晶体管CT3到CT8接通。通过在读取操作中降低未被选择的存储器单元的背栅电位，存储器单元不需要所选择的晶体管。
下文参考附图描述根据实施例1的半导体器件的制造方法。在实施例1中，存储器单元形成区对应于第一区，而低击穿电压MISFET形成区和高击穿电压MISFET形成区对应于第二区。换句话说，MONOS晶体管对应于第一MISFET，而低击穿电压MISFET和高击穿电压MISFET每个对应于第二MISFET。
如附图5所示，制备具有p型杂质比如在单晶硅中引入的硼(B)的半导体衬底20。在半导体衬底20的主表面上，形成了元件隔离区21。元件隔离区21每个例如由氧化硅膜形成，并且可以通过STI(浅沟槽隔离)或LOCOS(硅的局部氧化)形成。附图5所示为通过在半导体衬底20中形成的沟槽中填埋氧化硅根据STI形成的元件隔离区21。
通过使用光刻和离子注入在半导体衬底20中形成n型半导体区22(它是阱隔离层)。例如通过将n型杂质比如磷(P)或砷(As)引入到半导体衬底20中形成n型半导体区22。
通过光刻和离子注入，在存储器单元形成区中形成p阱23，而在高击穿电压MISFET形成区中形成p阱25。例如通过将p型杂质比如硼引入到半导体衬底20中形成P阱23和p阱25。这些阱具有相同的极性浓度。然后，通过光刻和离子注入，沟道形成区形成在存储器单元形成区中。例如通过引入n型杂质比如磷(P)或砷(As)可以形成沟道形成区。类似地，在高击穿电压MISFET形成区中形成沟道形成区。例如通过引入p型杂质比如硼(B)可以形成沟道形成区。类似地，通过离子注入，在低击穿电压MISFET形成区中形成p阱24。p阱24例如具有p型杂质，比如引入其中的硼，并具有适合于低击穿电压MISFET的特性的杂质浓度。换句话说，在存储器单元形成区中形成的p阱23和在高击穿电压MISFET形成区中形成的p阱25都具有相同的杂质浓度，而在低击穿电压MISFET形成区中形成的p阱24的极性浓度与p阱23或p阱25的极性浓度不同。然后在p阱24的表面上形成沟道形成区。这个沟道形成区例如通过在其中引入p型杂质比如硼形成。
如附图6所示，然后在半导体衬底20的主表面上形成栅极绝缘膜(第一电位阻挡膜)26。栅极绝缘膜26例如由氧化硅膜形成，并且通过热氧化形成。然后在栅极绝缘膜26上形成电荷存储膜27。电荷存储膜27例如由氮化硅膜形成，并且可以使用CVD形成，在这种CVD中在硅烷气(SiH4)和氨气(NH3)之间实施化学反应。电荷存储膜27并不限于氮化硅膜，它还可以是其中具有俘获电平的膜，例如氮氧化硅(SiON)膜。
然后在电荷存储膜27上形成绝缘膜(第二电位阻挡膜)28。绝缘膜28例如由氧化硅膜形成，并且可使用CVD形成，在这种CVD中在硅烷气(SiH4)和氧气(O2)之间实施化学反应。因此形成了由栅极绝缘膜26、电荷存储膜27和绝缘膜28构成的绝缘膜叠层(ONO膜，第一绝缘膜)。
然后在绝缘膜28上形成多晶硅膜(第一导体膜)29。多晶硅膜29例如可以通过CVD形成，在这种CVD中硅烷气的热分解在氮气(N2)中执行。在形成了多晶硅膜29时，添加导电杂质比如磷。可替换地，在多晶硅膜29的形成完成之后，可以通过离子注入将导电杂质注入到多晶硅膜中。
在多晶硅膜29上，形成了由氧化硅膜30、氮化硅膜31和盖层绝缘膜32构成的膜叠层。盖层绝缘膜32例如由氧化硅膜形成。例如通过CVD形成膜叠层。盖层绝缘膜32具有保护在后面的步骤中形成的栅电极44的功能。
如附图7所示，通过光刻和蚀刻对栅极绝缘膜26、电荷存储膜27、绝缘膜28、多晶硅膜29、氧化硅膜30、氮化硅膜31和盖层绝缘膜32进行构图。执行构图以将膜叠层留在存储器单元形成区和电容器元件形成区中，同时从低击穿电压MISFET形成区和高击穿电压MISFET形成区中清除膜叠层。通过这种构图，在电容器元件形成区中形成了由多晶硅膜29形成的下部电极33。实施构图以覆盖整个存储器单元形成区并且不执行用于在存储器单元形成区中形成MONOS晶体管的栅电极的处理。这是本发明的一个特性之一。在这种步骤中在存储器单元形成区中形成MONOS晶体管的栅电极时，在MONOS晶体管中不理想地出现了鸟嘴，因为这个步骤之后跟着是例如由氧化硅膜形成的栅极绝缘膜在低击穿电压MISFET形成区和高击穿电压MISFET形成区中的形成(步骤)。在实施例1中，为了防止在MONOS晶体管中产生鸟嘴，将膜叠层留在所有的存储器单元形成区上。
如附图8所示，例如通过热氧化作用在半导体衬底20的整个表面上形成栅极绝缘膜(第二绝缘膜)34。这个栅极绝缘膜34例如由氧化硅膜形成。如附图9所示，在半导体衬底20上形成抗蚀剂图形35。抗蚀剂图形35被构图以便覆盖存储器单元区、高击穿电压MISFET形成区和电容器元件形成区，并暴露出低击穿电压MISFET形成区。通过将抗蚀剂图形35作为掩模，通过蚀刻从低击穿电压MISFET形成区中清除栅极绝缘膜34。
如附图10所示，然后在半导体衬底20上形成栅极绝缘膜(第二绝缘膜)36，由此在低击穿电压MISFET形成区中形成栅极绝缘膜36。在形成了栅极绝缘膜36的步骤之后，在高击穿电压MISFET形成区中形成的栅极绝缘膜34的厚度增加了。这样，在低击穿电压MISFET形成区中形成了相对较薄的栅极绝缘膜36，同时在高击穿电压MISFET形成区中形成了相对较厚的栅极绝缘膜34。
如附图11所示，然后在栅极绝缘膜34和栅极绝缘膜36上形成多晶硅膜(第二导体膜)37，之后在多晶硅膜37上形成盖层绝缘膜38。例如可以通过CVD形成多晶硅膜37。盖层绝缘膜38例如由氧化硅膜形成，并可以通过例如CVD形成。
如附图12所示，通过光刻和蚀刻，在低击穿电压MISFET形成区中形成低击穿电压MISFET的栅电极(第二栅电极)39，而在高击穿电压MISFET形成区中形成高击穿电压MISFET的栅电极(第二栅电极)。一旦蚀刻，清除在存储器单元形成区上形成的栅极绝缘膜34、多晶硅膜37和盖层绝缘膜38。在电容器元件形成区中，对栅极绝缘膜34、多晶硅膜37和盖层绝缘膜38构图以形成电容器绝缘膜和其上形成的上部电极42。电容器绝缘膜由氧化硅膜30、氮化硅膜31和氧化硅膜41形成。通过这种构图，在存储器单元形成区和低击穿电压MISFET形成区之间的边界区中保留了虚图形43。
如附图13所示，在半导体衬底20上形成抗蚀剂图形43a。抗蚀剂图形43a已经被构图以覆盖低击穿电压MISFET形成区、高击穿电压MISFET形成区、边界区和电容器元件形成区。抗蚀剂图形43a也形成在存储器单元形成区中的栅电极形成区中，它已经被构图以便暴露除了存储器单元形成区之外的区域。
如附图14所示，通过以抗蚀剂图形43a作为掩模进行蚀刻，在存储器单元形成区中形成MONOS晶体管的栅电极(第一栅电极)44。这时，在存储器单元形成区和低击穿电压MISFET形成区之间的边界区中形成虚图形45。
这样，MONOS晶体管的栅电极44可以形成在存储器单元形成区中。低击穿电压MISFET的栅电极39可以形成在低击穿电压MISFET形成区中，而高击穿电压MISFET的栅电极40可以形成在高击穿电压MISFET形成区中。
根据实施例1，如附图11所示，在没有一个栅电极通过处理形成的情况下，在存储器单元形成区中形成了栅极绝缘膜26、电荷存储膜27、绝缘膜28和多晶硅膜29，而栅极绝缘膜36和34和多晶硅膜37都形成在低击穿电压MISFET形成区和高击穿电压MISFET形成区中。如附图12所示，栅电极39形成在低击穿电压MISFET形成区中，栅电极40形成在高击穿电压MISFET形成区中。由于栅极绝缘膜26、电荷存储膜27、绝缘膜28和多晶硅膜29已经形成在存储器单元形成区中，因此在通过处理形成了栅电极39和40之后，不需要形成栅极绝缘膜26。栅电极39和40在其端部部分处不被氧化，由此可以防止鸟嘴的产生。如附图13所示，然后，在存储器单元形成区中事先形成的栅极绝缘膜26、电荷存储膜27、绝缘膜28和多晶硅膜29被处理以在存储器单元形成区中形成MONOS晶体管的栅电极44。
通常，在低击穿电压MISFET形成区和高击穿电压MISFET形成区中分别形成了栅电极之后，在半导体衬底的整个表面上形成MONOS晶体管的栅极绝缘膜。在形成MONOS晶体管的栅极绝缘膜时，栅电极在其端部部分处被氧化，在低击穿电压MISFET和高击穿电压MISFET的栅极绝缘膜的端部部分上出现了鸟嘴。在低击穿电压MISFET和高击穿电压MISFET的栅极绝缘膜的端部部分上的鸟嘴的出现造成膜厚增加。低击穿电压MISFET和高击穿电压MISFET的栅极绝缘膜的厚度的增加导致了在低击穿电压MISFET和高击穿电压MISFET的源极区和漏极区之间流动的电流的减小。电流的幅值与栅极绝缘膜的厚度成反比。通过增加栅极绝缘膜的厚度，在源极和漏极区之间流动的电流不能被固定，MISFET不可避免地劣化了特性。此外，由于低击穿电压MISFET变得微小，因此栅电极的栅极长度减小并且短沟道特性比如阈值电压的减小变得突出。栅极绝缘膜越薄，短沟道特性改善越明显。在栅极绝缘膜通过鸟嘴变厚时，短沟道特性变得突出，并且低击穿电压的特性劣化。
在实施例1中，在形成了栅电极39和40之后不需要形成栅极绝缘膜26，因此可以防止在低击穿电压MISFET和高击穿电压MISFET中产生鸟嘴，并可以实现低击穿电压MISFET和高击穿电压MISFET的可靠性的改善。
根据实施例1，在执行用于MONOS晶体管的栅电极44的形成的处理时，在已经形成的低击穿电压MISFET的栅电极39和高击穿电压MISFET的栅电极40上没有淀积栅极绝缘膜26、电荷存储膜27、绝缘膜28和多晶硅膜29中的任何薄膜，因此蚀刻残余不会保留在栅电极39和40的侧壁上。不需要从首先已经形成的栅电极39和40的侧壁中清除蚀刻残余的步骤，因此栅电极39和40不会受到蚀刻损坏。具体地描述，在蚀刻残余保留在栅电极39和40的侧壁上时，执行干蚀刻以清除这种蚀刻残余。通过这种蚀刻清除蚀刻残余，但在清除蚀刻残余时会担心损坏栅电极39和40的端部部分。然而，在本实施例1中，在事先形成的栅电极39和40的侧壁上不会形成蚀刻残余，因此不需要用于清除蚀刻残余的干蚀刻步骤，因此可保护栅电极39和40不会受到损坏。在实施例1中，如附图14所示，虚图形45仍然保留在存储器单元形成区和高击穿电压MISFET形成区之间的边界区中。它形成在除了元件形成区之外的区域中，因此不会造成任何问题。在实施例1中，虽然形成了虚图形45，但是不必清除它，这意味着不需要增加图形图45的清除步骤。不用增加清除步骤，制造步骤仍然保持简单，而且制造成本不会增加。相反，如果执行清除虚图形45的步骤，则脱落的虚图形可能造成如异物等问题。虚图形45较大，因此本质上不会脱落。从防止产生异物的观点看，优选也留下虚图形。
根据抗蚀剂图形的构图，这个虚图形45具有各种形状。如附图14所示的虚图形45可以保留或者如附图15所示的虚图形46可以保留。通过调节抗蚀剂图形，不可能将虚图形保留在如附图16中所示的边界区中。在这种情况下，将在边界区中形成的元件隔离区21的部分被蚀刻成凹部47。
在常规的方法中，在低击穿电压MISFET的栅电极和高击穿电压MISFET的栅电极形成之后，用于形成MONOS晶体管的栅极绝缘膜、电荷存储膜、绝缘膜和多晶硅膜已经淀积在存储器单元形成区、低击穿电压MISFET形成区和高击穿电压MISFET形成区中的每个区域中。在通过处理形成MONOS晶体管的栅电极时，清除了保留在低击穿电压MISFET形成区和高击穿电压MISFET形成区中的多晶硅膜、绝缘膜、电荷存储膜和栅极绝缘膜。在清除由氮化硅膜形成的电荷存储膜时，位于电荷存储膜之下的氧化硅膜不希望地变薄。低击穿电压MISFET的栅电极或者高击穿电压MISFET的栅电极在其边缘上被暴露到用于清除氮化硅膜的热磷酸中，由于在低击穿电压MISFET形成区或高击穿电压MISFET形成区中的半导体衬底的凿挖的缘故，上述的暴露可能导致栅极缺陷密度或者故障增加。
另一方面，根据实施例1，栅极绝缘膜26、电荷存储膜27、绝缘膜28和多晶硅膜29中的任何膜都没有被淀积在事先已经形成的低击穿电压MISFET的栅电极39和高击穿电压MISFET的栅电极40上。在MONOS晶体管的栅电极44的形成的处理过程中，已用抗蚀剂图形43a覆盖低击穿电压MISFET形成区和高击穿电压MISFET形成区。因此，可以防止上述的问题比如在低击穿电压MISFET形成区或高击穿电压MISFET形成区中的半导体衬底的凿挖或者栅极缺陷密度的增加，而使低击穿电压MISFET或高击穿电压MISFET的栅电极的端部部分暴露到热磷酸中时可能发生这些问题。
根据实施例1，MONOS晶体管的栅电极44的形成之后不进行另一晶体管的栅极绝缘膜的形成。因此在MONOS晶体管中不形成鸟嘴。因此可以防止在其端部部分上鸟嘴造成栅极绝缘膜变厚。因此不干扰隧道现象，并且可以平稳地实施电子进入电荷存储膜或从其中出来。总之，可以防止MONOS晶体管的特性的劣化或者数据的写入或擦除操作的延迟。
根据实施例1的半导体器件的制造方法使得可以防止在存储器单元形成区中形成的MONOS晶体管、在低击穿电压MISFET形成区中形成的低击穿电压MISFET和在高击穿电压MISFET形成区中形成的高击穿电压MISFET中的任何一种晶体管中产生鸟嘴，由此提高了半导体器件的可靠性。
如附图17所示，然后通过光刻和离子注入在存储器单元形成区中形成与栅电极44对齐的轻掺杂的n型杂质扩散区48。通过将n型杂质比如磷或砷引入到半导体衬底20中并实施热处理以激活由此引入的n型杂质可以形成轻掺杂的n型杂质扩散区48。类似地，在低击穿电压MISFET形成区中形成与栅电极39对齐的轻掺杂的n型杂质扩散区49，之后在高击穿电压MISFET形成区中形成了与栅电极40对齐的轻掺杂的n型杂质扩散区50。
由氧化硅膜、氮化硅膜和氧化硅膜构成的膜叠层然后形成在半导体衬底20上。例如使用CVD可以形成膜叠层。在最上层中形成的氧化硅膜然后通过各向异性蚀刻被清除。在这种蚀刻之后，在栅电极39，40和44的每个电极两侧的侧壁上仍然保留着最上层的氧化硅膜。
然后将抗蚀剂图形形成在半导体衬底20上。抗蚀剂图形已经被构图为覆盖存储器单元形成区和高击穿电压MISFET形成区，并从其中暴露低击穿电压MISFET形成区。通过以这种抗蚀剂图形作为掩模进行蚀刻，清除了在栅电极39的侧壁上形成的最上层的氧化硅膜。
在清除了抗蚀剂图形之后，执行各向异性蚀刻以形成侧壁51和52。通过这些步骤，具有相对较大宽度的侧壁51可以被形成在存储器单元形成区中形成的栅电极44的侧壁上和在高击穿电压MISFET形成区中形成的栅电极40的侧壁上。在低击穿电压MISFET形成区中形成的栅电极39的侧壁上，可以形成具有相对较小的宽度的侧壁52。
然后通过光刻或离子注入将重掺杂的n型杂质扩散区53形成在存储器单元形成区中。重掺杂的n型杂质扩散区53可以通过如下过程形成：将n型杂质比如磷或砷引入到半导体衬底20中，然后实施热处理以激活由此引入的n型杂质。类似地，将重掺杂的n型杂质扩散区54形成在低击穿电压MISFET形成区中，将重掺杂的n型杂质扩散区55形成在高击穿电压MISFET形成区中。与轻掺杂的n型杂质扩散区48至50相比，这些重掺杂的n型杂质扩散区53至55具有以更高浓度掺杂的n型杂质。
耐火金属膜比如钴膜然后被形成在半导体衬底20的整个表面上。钴膜例如可以使用溅射或CVD形成。然后进行热处理以在栅电极39，40和44和重掺杂的n型杂质扩散区53至55上形成硅化钴膜56。形成硅化钴膜56以便减小电阻。具体地描述，硅化钴膜56可以通过如下过程形成在栅电极39，40和44和重掺杂的n型杂质扩散区53至55上：淀积钴膜，实施热处理，然后清除未反应的一部分钴。使用钛膜或者镍膜替代钴膜可以形成硅化钛膜或者硅化镍膜作为耐火金属膜。硅化钴膜56也被形成在电容器元件形成区中形成的下部电极33和上部电极42的暴露的表面上。
在上述的方式中，MONOS晶体管Q1可以形成在存储器单元形成区中。类似地，低击穿电压MISFET Q2形成在低击穿电压MISFET形成区中，高击穿电压MISFET Q3形成在高击穿电压MISFET形成区中。此外，电容器元件C可以形成在电容器元件形成区中。
接着描述布线步骤。如附图3所示，氮化硅膜57形成在半导体衬底20的主表面上。例如通过CVD可以形成氮化硅膜57。然后将氧化硅膜58形成在氮化硅膜57上。例如也可以使用CVD形成这种氧化硅膜58。然后例如使用CMP(化学机械抛光)对氧化硅膜58的表面进行平面化。
然后通过光刻和蚀刻将接触孔59形成在氧化硅膜58中。钛/氮化钛膜形成在包括接触孔59的底部表面和内壁在内的氧化硅膜58上。钛/氮化钛膜是钛膜和氮化钛膜的膜叠层，它可以通过例如溅射形成。这种钛/氮化钛膜具有所谓的势垒特性，因此它可以防止钨(在后面的步骤中要填埋的一种膜材料)扩散进入硅中。
然后将钨膜形成在半导体衬底20的整个表面上以便将其填埋在接触孔59中。使用例如CVD可以形成钨膜。然后通过CMP清除在氧化硅膜58上形成的钛/氮化钛膜和钨膜的不必要的部分以形成插塞60。
钛/氮化钛膜、铝膜和钛/氮化钛膜都被连续地形成在氧化硅膜58和插塞60上。这些膜可以使用例如溅射形成。然后通过光刻和蚀刻对这些膜进行构图，由此形成了互连61。上级互连形成在这些互连61上，但在此省去了关于它们的描述。这样，可以形成实施例1的半导体器件。
(实施例2)
在实施例1中，在形成低击穿电压MISFET的栅电极39和高击穿电压MISFET的栅电极40时，从存储器单元形成区中清除所有的栅极绝缘膜34、多晶硅膜37和盖层绝缘膜38。另一方面，在实施例2中，描述一种在形成栅电极39和40时将栅极绝缘膜34、多晶硅膜37和盖层绝缘膜38留在存储器单元形成区的MONOS晶体管形成区中的实例。
根据实施例2的半导体器件的制造方法类似于在附图5至11中所示的步骤中的实施例1的制造方法。然后，如附图19所示，通过使用光刻和蚀刻，使栅电极39和栅电极40分别形成在低击穿电压MISFET形成区和高击穿电压MISFET形成区中。这时，图形65形成在存储器单元形成区中的MONOS晶体管的栅电极形成区中。这个图形65与栅电极39和40同时形成。在实施例1中，在形成栅电极39和40时，对存储器单元形成区进行构图以便不留下栅极绝缘膜34、多晶硅膜37和盖层绝缘膜38中的任何膜。另一方面，在实施例2中，对存储器单元形成区进行构图以便将由栅极绝缘膜34、多晶硅膜37和盖层绝缘膜38构成的图形65留在MONOS晶体管的栅电极形成区中。
形成了抗蚀剂图形，该抗蚀剂图形覆盖低击穿电压MISFET形成区、高击穿电压MISFET形成区和边界区，并从其中暴露存储器单元形成区。这时，在存储器单元形成区中，由图形65构成的硬掩模仅仅形成在栅电极形成区中。通过抗蚀剂图形作为掩模并也使用图形65作为硬掩模，MONOS晶体管的栅电极44形成在如附图14所示的存储器单元形成区中。随后的步骤类似于在实施例1中的步骤。这样形成了实施例2的半导体器件。
实施例2可以提供如下的优点以及类似于在实施例1中可实现的优点。具体地描述，在实施例2中，栅电极39形成在低击穿电压MISFET形成区中，栅电极40形成在高击穿电压MISFET形成区中。与它们同时，将图形65形成在存储器单元形成区中。这意味着栅电极39和40和图形65使用一个掩模被构图。通过将图形65作为硬掩模形成MONOS晶体管的栅电极40。因此，栅电极39和40和栅电极44实际上使用一个掩模进行构图，因此在栅电极39和40和栅电极44之间几乎不存在错位。
如果图形65没有被用作硬掩模，则使用与用于栅电极39和40的形成的抗蚀剂图形不同的抗蚀剂图形替代栅电极44的形成。这意味着用于栅电极44和栅电极39和40的形成的掩模不相同，这容易在栅电极44和栅电极39和40之间造成错位。
然后在如上文实施例1中所述的布线步骤(参考附图3)中形成接触孔59。参考栅电极已经确定了这些接触孔59的位置。这意味着在接触孔59的形成的掩模中，执行与作为参考层的栅电极的图形的对齐。在使用与用于栅电极44的掩模不同的掩模形成栅电极39和40时，执行与作为参考层的掩模中的一个掩模对齐。在栅电极39和40和栅电极44之间的错位(如果有的话)可能造成在没有被用作参考层的栅电极和接触孔59之间的错位。这可能导致在没有被用作参考层的栅电极和接触孔59之间的短路故障。
如实施例2一样，通过与栅电极39和40同时形成的图形65作为硬掩模，在形成栅电极44时，栅电极39和40和栅电极44似乎是通过一个掩模形成。因此，在栅电极39和40和栅电极44之间的错位更小。因此，通过以用于栅电极39和40的形成的掩模作为参考层形成接触孔59，可以使在栅电极44和接触孔59之间的错位最小化。因此，通过实施例2，可以使在栅电极39，40和44和接触孔59之间的错位最小并可以提高半导体器件的产量。
(实施例3)
在实施例1中，描述了一种在形成了低击穿电压MISFET的栅电极39和高击穿电压MISFET的栅电极40之后形成MONOS晶体管的栅电极44的实例。在实施例3中，描述了一种在形成低击穿电压MISFET的栅电极39和高击穿电压MISFET的栅电极40之前形成MONOS晶体管的栅电极44的实例。
在实施例3中，存储器单元形成区对应于第二区，而低击穿电压MISFET形成区和高击穿电压MISFET形成区对应于第一区。换句话说，MONOS晶体管对应于第二MISFET，低击穿电压MISFET和高击穿电压MISFET对应于第一MISFET。
根据实施例3的半导体器件的制造方法的步骤类似于在实施例1的附图5中所示的步骤。然后，如附图20所示，相对较薄的栅极绝缘膜(第一绝缘膜)36形成在低击穿电压MISFET形成区中，而相对较厚的栅极绝缘膜(第一绝缘膜)34形成在高击穿电压MISFET形成区中。形成相对较薄的栅极绝缘膜36和相对较厚的栅极绝缘膜34的方法类似于在实施例1中运用的方法。栅极绝缘膜34和36可以例如由氧化硅膜制成。相对较厚的栅极绝缘膜34也已经形成在存储器单元形成区中。多晶硅膜(第一导体膜)37形成在半导体衬底20上，然后盖层绝缘膜38形成在多晶硅膜37上。
如附图21所示，在存储器单元形成区中形成的栅极绝缘膜34、多晶硅膜37和盖层绝缘膜然后通过光刻和蚀刻清除。用于这个步骤的抗蚀剂图形已经被构图以便覆盖低击穿电压MISFET形成区和高击穿电压MISFET形成区，并暴露存储器单元形成区。作为形成这种抗蚀剂图形的掩模，可以使用用于在存储器单元形成区中的半导体衬底20中形成沟道形成区的掩模，因为用于形成沟道形成区的掩模也已经被构图以便覆盖低击穿电压MISFET形成区和高击穿电压MISFET形成区，并暴露存储器单元形成区。即使增加附图21的步骤，也不必需要增加掩模数量。这就降低了半导体器件的制造成本。
如附图22所示，栅极绝缘膜(第一电位阻挡膜)26形成在半导体衬底20的主表面上。栅极绝缘膜26例如由氧化硅膜形成，并且可以通过热氧化作用形成。电荷存储膜27然后形成在栅极绝缘膜26上。电荷存储膜27例如由氮化硅膜形成，并可以使用CVD(化学汽相淀积)形成，在这种CVD中在硅烷气(SiH4)和氨气(NH3)之间实施化学反应。电荷存储膜27并不限于氮化硅膜，它还可以是其中具有俘获电平的膜，例如氮氧化硅膜(SiON)。
然后将绝缘膜(第二电位阻挡膜)28形成在电荷存储膜27上。绝缘膜28例如由氧化硅膜形成，并使用CVD形成，在这种CVD中在硅烷气(SiH4)和氧气(O2)之间实施化学反应。因此形成了由栅极绝缘膜26、电荷存储膜27和绝缘膜28构成的绝缘膜叠层(ONO膜，第二绝缘膜)。
多晶硅膜(第二导体膜)29然后被形成在绝缘膜28上。多晶硅膜29例如可以由CVD形成，在这种CVD中在氮气(N2)中执行硅烷气的热分解。在形成多晶硅膜29时，可以添加导体杂质比如磷。可替换的是，在多晶硅膜29的形成完成之后，导体杂质可以通过离子注入被注入到多晶硅膜中。
在多晶硅膜29上，形成了由氧化硅膜30、氮化硅膜31和盖层绝缘膜32构成的膜叠层。盖层绝缘膜32例如由氧化硅膜形成。膜叠层例如可以使用CVD形成。盖层绝缘膜32具有保护在后面的步骤中形成的栅电极44的功能。
如附图23所示，MONOS晶体管的栅电极(第二栅电极)44通过光刻和蚀刻形成在存储器单元形成区中。一旦蚀刻，清除了形成在存储器单元形成区上的栅极绝缘膜26、电荷存储膜27、绝缘膜28、多晶硅膜29和盖层绝缘膜32。通过这种构图，虚图形66仍然保留在存储器单元形成区和低击穿电压MISFET形成区之间的边界区中。
然后，抗蚀剂图形形成在半导体衬底20上。抗蚀剂图形已经被构图以覆盖存储器单元形成区和边界区。抗蚀剂图形也覆盖位于低击穿电压MISFET形成区中的栅电极形成区和位于高击穿电压MISFET形成区中的栅电极形成区。在低击穿电压MISFET形成区和高击穿电压MISFET形成区中的其它区域被暴露出来。
如附图24所示，通过以抗蚀剂图形作为掩模进行蚀刻，栅电极(第一栅电极)39形成在低击穿电压MISFET形成区中，而栅电极(第一栅电极)40形成在高击穿电压MISFET形成区中。这时，虚图形67形成在存储器单元形成区和低击穿电压MISFET形成区之间的边界区域中。
这样，MONOS晶体管的栅电极44可以形成在存储器单元形成区中。此外，低击穿电压MISFET形成区的栅电极39和高击穿电压MISFET形成区的栅电极40可以分别形成在低击穿电压MISFET形成区和高击穿电压MISFET形成区中。随后的步骤类似于在实施例1中的步骤。
根据实施例3，可以获得与实施例1的优点类似的优点。例如，在存储器单元形成区中形成的MONOS晶体管、在低击穿电压MISFET形成区中形成的低击穿电压MISFET和在高击穿电压MISFET形成区中形成的高击穿电压MISFET中的任何晶体管中都可以抑制鸟嘴的产生，因此可以提高所得的半导体器件的可靠性。
(实施例4)
在实施例3中，在形成MONOS晶体管的栅电极44时，如附图23所示，从低击穿电压MISFET形成区和高击穿电压MISFET形成区中清除所有的栅极绝缘膜26、电荷存储膜27、绝缘膜28、多晶硅膜29和盖层绝缘膜32。在实施例4中，描述了这样的实例：其中将栅极绝缘膜26、电荷存储膜27、绝缘膜28、多晶硅膜29和盖层绝缘膜32留在低击穿电压MISFET形成区和高击穿电压MISFET形成区中的栅电极形成区中。
根据实施例4的半导体器件的制造方法的步骤类似于在附图20至22中所示的实施例3的步骤。然后，如附图25所示，栅电极44通过使用光刻和蚀刻形成在存储器单元形成区中。这时，图形68和69分别形成在低击穿电压MISFET形成区和高击穿电压MISFET形成区的栅电极形成区中。这些图形68和69与栅电极44同时形成。
形成了覆盖存储器单元形成区和边界区并暴露低击穿电压MISFET形成区和高击穿电压MISFET形成区的抗蚀剂图形。在形成抗蚀剂图形时，图形68和69作为硬掩模仅仅分别形成在低击穿电压MISFET形成区和高击穿电压MISFET形成区中的栅电极形成区上。通过将这种抗蚀剂图形作为掩模并将图形68和69作为硬掩模，栅电极39形成在低击穿电MISFET形成区中，栅电极40形成在高击穿电压MISFET形成区中。其后的步骤类似于实施例1中的步骤。根据实施例4的半导体器件可以以类似的方式制造。
通过实施例4，可以实现类似于实施例1的优点和类似于实施例2的优点。换句话说，由于与栅电极44同时形成的图形68和69被用作用于形成栅电极39和40的硬掩模，因此可以使在栅电极39，40和44和接触孔59之间的错位最小。因此可以提高半导体器件的产量。
(实施例5)
在实施例5中，描述一种这样的实例：在一个半导体衬底上形成具有由金属膜形成的栅电极的MISFET和具有由多晶硅膜形成的栅电极的MISFET。
附图26所示为根据实施例5的半导体器件的剖视图。在附图26中，元件隔离区21已经形成在由单晶硅形成的半导体衬底20上，并且通过这些元件隔离区21，第一MISFET形成区与第二MISFET形成区隔离。
在半导体衬底20的第一MISFET形成区中，p阱71已经形成，并且在p阱71上，已经形成第一MISFET Q4。这个第一MISFET Q4的结构将在下文描述。在p阱71上，已经形成了例如由氧化硅膜形成的栅极绝缘膜72。栅电极80已经形成在栅极绝缘膜72上。栅电极80例如由多晶硅膜形成。第一MISFET Q4的栅极绝缘膜72具有比第二MISFET Q5(将在下文描述)的栅极绝缘膜75更大的厚度。总之，第一MISFET Q4的栅极绝缘膜72和第二MISFET Q5的栅极绝缘膜75在膜厚上不同，并且栅极绝缘膜72相对更厚。
在栅电极80的侧壁上，已经形成了例如由氧化硅膜形成的侧壁83。在直接在这些侧壁83之下的半导体衬底20中，已经形成了作为半导体区的轻掺杂的n型杂质扩散区82。在轻掺杂的n型杂质扩散区82之外，已经形成了重掺杂的n型杂质扩散区85。在重掺杂的n型杂质扩散区85中，n型杂质比如磷或砷以比在轻掺杂的n型杂质扩散区82中的浓度更高的浓度掺杂。第一MISFET Q4的源极区已由轻掺杂的n型杂质扩散区82和重掺杂的n型杂质扩散区85构成。漏极区也由轻掺杂的n型杂质扩散区82和重掺杂的n型杂质扩散区85构成。
第一MISFET Q4是主要在与第二MISFET Q5相比要求更高的击穿电压时使用的元件，并且它以相对更高的驱动电压工作。另一方面，第二MISFET Q5是主要在与第一MISFET Q4相比要求较高的操作速度时使用的元件，并且它以相对较低的驱动电压驱动。
接着描述第二MISFET Q5的结构。在半导体衬底20的第二MISFET形成区中，已经形成了p阱70，并且在p阱71上具有栅极绝缘膜75。栅极绝缘膜75比第一MISFET Q4的栅极绝缘膜72更厚，并且例如由氧化硅膜形成。
在栅极绝缘膜75上，已经形成了栅电极77。多晶硅膜通常用作栅电极77的材料。然而，由于MISFET的最近的微型化的缘故，栅极绝缘膜75更薄，由多晶硅膜形成的栅电极77的耗尽变得太大以致不能被忽略。虽然由氧化硅膜形成的栅极绝缘膜75必须变薄以便获得微小的MISFET，但是由于栅电极的耗尽引起的栅电极中产生的寄生电容变得太大以致不能被忽略。栅电极75的材料因此通过金属膜替代。构成金属膜的金属的实例包括钽、氮化钽、锌、铪、铂、钌、氧化钌、铱、镍和钴。
在栅电极77的侧壁上，已经形成了例如由氧化硅膜制成的侧壁83。在直接在侧壁83之下的半导体衬底20中，已经形成了作为半导体区的轻掺杂的n型杂质扩散区81。在轻掺杂的n型杂质扩散区81之外，已经形成了重掺杂的n型杂质扩散区84。在重掺杂的n型杂质扩散区84中，n型杂质比如磷或砷以比在轻掺杂的n型杂质扩散区81中的浓度更高的浓度掺杂。第二MISFET Q5的源极区已由轻掺杂的n型杂质扩散区81和重掺杂的n型杂质扩散区84构成。漏极区也已由轻掺杂的n型杂质扩散区81和重掺杂的n型杂质扩散区84构成。
在实施例5中的半导体器件配备有具有相对较厚的栅极绝缘膜72和由多晶硅膜构成的栅电极80的第一MISFET Q4和具有相对较薄的栅极绝缘膜75和由金属膜构成的栅电极77的第二MISFET Q5。在第一MISFET形成区和第二MISFET形成区之间的边界区中，已经形成了虚图形86，它是实施例5的制造方法的实例。
根据实施例5的半导体器件具有上述的结构。接着参考附图描述半导体器件的制造方法(它是本发明的特征)。
如附图27所示，元件隔离区21和p阱70和71通过使用公知的制造技术形成在半导体衬底20上。栅极绝缘膜(第一绝缘膜)72然后形成在半导体衬底的主表面上。栅极绝缘膜72例如由氧化硅膜形成，并且可以例如使用热氧化作用形成。多晶硅膜(第一导体膜)73形成在栅极绝缘膜72上，之后将盖层绝缘膜74形成在多晶硅膜73上。盖层绝缘膜74例如由氧化硅膜形成，并且可以例如使用CVD形成。
如附图28所示通过光刻和蚀刻从第二MISFET形成区中清除栅极绝缘膜72、多晶硅膜73和盖层绝缘膜74。在这个步骤中，在第一MISFET形成区中不实施用于栅电极的形成的细微的处理，因此栅极绝缘膜72、多晶硅膜73和盖层绝缘膜74保留在所有的第一MISFET形成区上。这是本发明的一个特征。在这个步骤中用于形成第一MISFET的栅电极的处理将会在形成第二MISFET的栅极绝缘膜的随后的步骤中在第一MISFET的栅电极处产生鸟嘴，导致了第一MISFET的特性的劣化。因此，在实施例5中，在第二MISFET的栅极绝缘膜的形成之前不形成第一MISFET的栅电极。
如附图29所示，栅极绝缘膜(第二绝缘膜)75形成在所有的半导体衬底20表面上。栅极绝缘膜75例如由氧化硅膜形成，它具有比前面形成的栅极绝缘膜72更小的膜厚。在栅极绝缘膜75上，钽(第二导体膜)膜76被作为金属膜形成。例如使用溅射可以形成钽膜76。
如附图30所示，通过光刻和蚀刻将栅电极(第二栅电极)77形成在第二MISFET形成区中。这时，图形79形成在第一MISFET形成区的栅电极形成区中。这个图形79与栅电极77同时形成。在边界区中，形成了虚图形78。
形成了覆盖第二MISFET形成区和边界区并从其中暴露出第一MISFET形成区的抗蚀剂图形。这时，在第一MISFET形成区中，由图形79构成的硬掩模仅仅形成在栅电极形成区上。通过抗蚀剂图形作为掩模且用图形79作为硬掩模，栅电极(第一栅电极)80形成在如附图31所示的第一MISFET形成区中。
在上述的方式中，由多晶硅膜形成的栅电极80形成在第一MISFET形成区中，而由钽膜形成的栅电极77形成在第二MISFET形成区中。在边界中，形成了虚图形86。
在实施例5中，类似于实施例1，用于第一MISFET的栅电极80和第二MISFET的栅电极77的形成的材料在其细微处理之前形成。在完成了两个栅电极的形成之后，实施用于形成栅电极77和80的细微处理。因此栅电极77和80没有鸟嘴，而这种鸟嘴会在氧化步骤中产生，因此提高了半导体器件的可靠性。
类似于实施例2和4，与栅电极77同时形成的图形79被用作用于栅电极80的形成的硬掩模，因此可以使在栅电极77和80和接触孔59之间的错位最小，这提高了半导体器件的产量。
在实施例5中，形成了多晶硅膜73之后，形成钽膜76。可替换的是，可以形成钽76，之后形成多晶硅膜73。
(实施例6)
在实施例6中，描述了在一个半导体衬底上形成具有由金属膜形成的栅电极的n沟道型MISFET和具有由金属膜形成的栅电极的p沟道MISFET。第一MISFET对应于n沟道MISFET，而第二MISFET对应于p沟道MISFET。
附图32所示为实施例6的半导体器件的剖视图。在附图32中，元件隔离区21已经形成在由单晶硅形成的半导体器件20上。通过这些元件隔离区21，已经隔离了n沟道MISFET形成区和p沟道MISFET形成区。
在半导体衬底20的n沟道MISFET形成区中，p阱87已经形成，并且在p阱87之上，n沟道MISFET Q6已经形成。接着描述这个n沟道MISFET Q6的结构。在p阱87上，栅极绝缘膜89已经形成，并且在这个栅极绝缘膜89上，已经形成了栅电极96。栅电极96由金属膜比如钽膜形成。
栅极绝缘膜89由具有比氧化硅膜更高的介电常数的高介电常数膜形成。氧化硅膜通常用作栅极绝缘膜89，因为它的高击穿电压和在硅-氧化硅界面的良好的电和物理稳定性的缘故。由于元件变得更细小，因此栅极绝缘膜89被要求是超薄的。使用这种薄氧化硅膜作为栅极绝缘膜89不可避免地产生所谓的隧道电流，该隧道电流是通过MISFET的沟道进入栅电极的电子流，在氧化硅膜形成的阻挡层中形成了隧道。
为了避免这种情况，已经使用了高介电常数膜，这种高介电常数膜使用具有比氧化硅膜更高的介电常数并因此能够增加物理膜厚度(尽管具有相同的电容)的材料。使用高介电常数膜可以降低漏电流，因为它能够增加物理膜厚度而不改变电容。
作为高介电常数膜，使用铝酸铪(HfAlON)(它是一种铪的氧化物)的膜。可以通过另一铪绝缘膜比如氧化铪、HfON，HfSiO，HfSiON或HfAlO膜替代铝酸铪膜。也可以使用将氧化物比如氧化钽、氧化铌、氧化钛、氧化锌、氧化镧或氧化钇引入到上述铪绝缘膜中形成的铪绝缘膜。与铝酸铪膜类似，这些铪绝缘膜具有比氧化硅膜或氮氧化硅膜更高的介电常数，因此它们可以带来与通过铝酸铪膜实现的效果类似的效果。
在栅电极96的侧壁上，已经形成了例如由氧化硅膜形成的侧壁100。直接在侧壁100之下的半导体衬底20中，已经形成了轻掺杂的n型杂质扩散区98(它是半导体区)。在轻掺杂的n型杂质扩散区98之外，已经形成了重掺杂的n型杂质扩散区101。在这些重掺杂的n型杂质扩散区101中，以比在轻掺杂的n型杂质扩散区98中的浓度更高的浓度已经引入了n型杂质比如磷或砷。轻掺杂的n型杂质扩散区98和重掺杂的n型杂质扩散区101已构成了n沟道MISFET Q6的源极区。漏极区也已由轻掺杂的n型杂质扩散区98和重掺杂的n型杂质扩散区101构造。
接着描述p沟道MISFET Q7的结构。在半导体衬底20中的p沟道MISFET形成区中，n阱88已经形成，并且在n阱88之上，已经形成了栅极绝缘膜91。栅极绝缘膜91例如由具有比氧化硅膜的介电常数更高的介电常数的高介电常数膜形成。在栅极绝缘膜91上，已经形成了栅电极93。栅电极93例如由铂膜形成。
在栅电极93的侧壁上，已经形成了例如由氧化硅膜形成的侧壁100。直接在侧壁100之下的半导体衬底20中，已经形成了轻掺杂的p型杂质扩散区99(它是半导体区)。在轻掺杂的p型杂质扩散区99之外，已经形成了重掺杂的p型杂质扩散区102。在这些重掺杂的p型杂质扩散区102中，已经以比在轻掺杂的p型杂质扩散区99中的浓度更高的浓度引入了p型杂质比如硼。轻掺杂的p型杂质扩散区99和重掺杂的p型杂质扩散区102构成了p沟道MISFET Q7的源极区。漏极区也由轻掺杂的p型杂质扩散区99和重掺杂的p型杂质扩散区102构造。
实施例6的半导体器件配备有具有由高介电常数膜形成的栅极绝缘膜89和由钽膜形成的栅电极96的n沟道MISFET Q6和具有由高介电常数膜形成的栅极绝缘膜91和由铂膜形成的栅电极93的p沟道MISFET Q7。在n沟道MISFET形成区和p沟道MISFET形成区之间的边界中，已经形成了作为实施例6的制造方法的实例的虚图形97。
在实施例6中，已经使用金属膜作为n沟道MISFET Q6和p沟道MISFET Q7中每个的栅电极材料。金属膜是在n沟道MISFET Q6中的钽膜，而它是在p沟道MISFET Q7中的铂膜。总之，n沟道MISFET Q6和p沟道MISFET Q7使用彼此不同的金属膜。原因将在下文中解释。
在金属膜用作栅电极材料时，作为第一选项，考虑使用相同的金属膜用于n沟道MISFET和p沟道MISFET。
然而，在相同的金属膜用于n沟道MISFET和p沟道MISFET的栅电极时，在n沟道MISFET和p沟道MISFET之间将会出现阈值电压差(该电压差由金属膜的功函数确定)。降低n沟道MISFET的阈值电压的功函数与降低p沟道MISFET的阈值电压的功函数不同，因此对具有能够降低一个MISFET的阈值电压的功函数的金属膜的选择将导致另一MISFET的阈值的增加。
在n沟道MISFET中，在栅电极材料的功函数接近于硅的导电带时，可以降低n沟道MISFET的阈值电压。因此，在本实施例6中，具有接近于硅的导带的功函数的钽膜用于栅电极96。钽膜被用作n沟道MISFET的栅电极材料。不仅可以使用钽膜，而且还可以使用具有接近于硅的导带的功函数的其它金属膜。例如可以使用铪膜。
另一方面，在p沟道MISFET中，在栅极材料具有接近于硅的价带的功函数时可以降低其阈值电压。因此，在本实施例6中，具有接近于硅的价带的功函数的铂膜被用于栅电极93。铂膜被用作p沟道MISFET的栅电极材料。不仅可以使用铂膜，而且还可以使用具有接近于硅的价带的功函数的其它金属膜。实例可以包括氧化钌和钌。
在根据实施例6的半导体器件中，与p沟道MISFET的栅电极材料相比，具有更加接近于硅的导带的功函数的材料被用于n沟道MISFET的栅电极材料。换句话说，与n沟道MISFET的栅电极材料相比，具有更接近于硅的价带的功函数的材料被用于p沟道MISFET的栅电极材料。
接着基于附图描述具有本发明的特征的半导体器件的制造方法。
如附图33所示，元件隔离区21、p阱87和n阱88通过公知的制造技术都形成在半导体衬底20中。栅极绝缘膜(第一绝缘膜)89然后形成在半导体衬底的主表面上。栅极绝缘膜89例如由铝酸铪膜形成，并且可以通过例如CVD或ALD(原子层淀积)形成。在栅极绝缘膜89上，形成了钽膜(第一导体膜)90。钽膜90例如可以通过溅射形成。
如附图34所示，通过光刻和蚀刻从p沟道MISFET中清除栅极绝缘膜89和钽膜90。在这个步骤中，在n沟道MISFET形成区中不执行用于形成栅电极的精细的处理，因此栅极绝缘膜89和钽膜90仍然全都保留在n沟道MISFET形成区上，这是本发明的特征之一。如果实施n沟道MISFET的栅电极的形成的处理，在形成p沟道MISFET的栅极绝缘膜的随后的步骤中，鸟嘴可能出现在n沟道MISFET中，劣化了n沟道MISFET的特性。在实施例6中，在形成p沟道MISFET的栅极绝缘膜之前不形成n沟道MISFET的栅电极。
如附图35所示，在半导体衬底20的整个表面上形成栅极绝缘膜(第二绝缘膜)91。栅极绝缘膜91例如由铝酸铪膜形成。铂(第二导体膜)92然后被形成在栅极绝缘膜91上。例如通过溅射或CVD可以形成铂膜76。
如附图36所示，通过光刻和蚀刻将栅电极(第二栅电极)93形成在p沟道MISFET形成区中。这时，图形95形成在n沟道MISFET形成区的栅电极形成区中。这个图形95与栅电极93同时形成。在边界区中，形成虚图形94。
然后形成覆盖p沟道MISFET形成区和边界区并从其中暴露n沟道MISFET形成区的抗蚀剂图形。这时，在n沟道MISFET形成区中，仅仅在栅电极形成区上已经形成了由图形95形成的硬掩模。通过应用这种抗蚀剂图形作为掩模并应用图形95作为硬掩模，栅电极(第一栅电极)96形成在n沟道MISFET形成区中，如附图37所示。
这样，由钽膜形成的栅电极96形成在n沟道MISFET形成区中，同时由铂膜形成的栅电极93形成在p沟道MISFET形成区中。虚图形97形成在边界区中。
在实施例6中，类似于实施例1，在用于p沟道MISFET的栅电极93和n沟道MISFET的栅电极96的形成的精细处理之前，形成栅电极材料，并且在完成了两个栅电极材料的形成之后，执行用于栅电极93和96的形成的精细处理。因此可以防止鸟嘴的产生，否则在用于栅电极93和96的形成的氧化步骤中可能产生这种鸟嘴。结果，提高了半导体器件的可靠性。
在本实施例中，类似于实施例2和4，与栅电极93同时形成的图形95被用作用于栅电极96的形成的硬掩模，因此可以使在栅电极93和96和接触孔59之间的错位最小，这提高了半导体器件的产量。
在实施例6中，在形成铂膜92之前形成钽膜90。但并不限于此，在形成钽膜90之前，可以形成铂膜92。
也可以在实施例5的第二MISFET Q5中分别如实施例6那样形成n沟道MISFET的栅电极和p沟道MISFET的栅电极。在这种情况下，可以实现上文描述的相应的优点。
至此基于一些实施例已经具体地描述了本发明人的发明。然而，应该注意本发明并不限于这些实施例，在不脱离本发明的范围的前提下可以进行修改。
在半导体器件的制造行业可以广泛地应用本发明。

Claims (20)

1.一种半导体器件的制造方法，用于在半导体衬底的第一区上形成第一MISFET和在所述半导体衬底的第二区上形成第二MISFET，其特征在于，该方法包括如下工序：
(a)在包括所述第一区和所述第二区的所述半导体衬底上形成第一绝缘膜；
(b)在所述第一绝缘膜上形成第一导体膜；
(c)清除在所述第二区上形成的所述第一导体膜和所述第一绝缘膜；
(d)在工序(c)之后，在包括所述第二区的所述半导体衬底和包括所述第一区的所述第一导体膜上形成第二绝缘膜；
(e)在所述第二绝缘膜上形成第二导体膜；
(f)对所述第二导体膜和所述第二绝缘膜进行构图，以在所述第二区中分别形成所述第二MISFET的第二栅极电极和第二栅极绝缘膜；和
(g)在工序(f)之后，对在所述第一区中形成的所述第一导体膜和所述第一绝缘膜进行构图，以在所述第一区中分别形成所述第一MISFET的第一栅极电极和第一栅极绝缘膜。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一区是存储器单元形成区，而所述第二区是除了所述存储器单元形成区之外的区域。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一区是除了存储器单元形成区之外的区域，而所述第二区是所述存储器单元形成区。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一MISFET是n沟道MISFET，而所述第二MISFET是p沟道MISFET。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，在工序(f)中，对所述第二导体膜和所述第二绝缘膜进行构图，以在所述第二区中形成所述第二MISFET的第二栅极电极和第二栅极绝缘膜并从所述第一区中清除所述第二导体膜和所述第二绝缘膜。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，在工序(f)中，对所述第二导体膜和所述第二绝缘膜进行构图，以在所述第二区中形成所述第二MISFET的第二栅极电极和第二栅极绝缘膜，并且在所述第一区中形成的所述第二导体膜和所述第二绝缘膜中，清除在除了所述第一区的第一栅极电极形成区之外的区域中形成的所述第二导体膜和所述第二绝缘膜，同时留下在所述第一MISFET的第一栅极电极形成区上形成的所述第二导体膜和所述第二绝缘膜，并且
在工序(g)中，通过用形成在所述第一栅极电极形成区上的所述第二导体膜和所述第二绝缘膜作为硬掩模对所述第一导体膜和所述第一绝缘膜进行构图，从而在所述第一区中形成所述第一MISFET的第一栅极电极。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，在工序(f)和(g)中，在所述第一区和所述第二区之间的边界区中形成虚图形。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一MISFET是构成非易失性存储器单元的晶体管。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述第一绝缘膜是第一电位阻挡膜、电荷存储膜和第二电位阻挡膜的膜叠层。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述第一电位阻挡膜和所述第二电位阻挡膜由氧化硅膜形成，并且所述电荷存储膜由氮化硅膜形成。
11.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第二MISFET是构成非易失性存储器单元的晶体管。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述第二绝缘膜是第一电位阻挡膜、电荷存储膜和第二电位阻挡膜的膜叠层。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述第一电位阻挡膜和所述第二电位阻挡膜由氧化硅膜形成，所述电荷存储膜由氮化硅膜形成。
14.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一绝缘膜和所述第二绝缘膜的膜厚不同。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于，所述第二绝缘膜具有比所述第一绝缘膜小的膜厚。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述第一导体膜由多晶硅膜形成，所述第二导体膜由金属膜形成。
17.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一导体膜和所述第二导体膜由金属膜形成，所述第一MISFET是n沟道MISFET，所述第二MISFET是p沟道MISFET。
18.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一导体膜和所述第二导体膜由金属膜形成，所述第一MISFET是p沟道MISFET，所述第二MISFET是n沟道MISFET。
19.根据权利要求17或18所述的半导体器件的制造方法，其特征在于，所述第一绝缘膜和所述第二绝缘膜每个都是具有比氧化硅膜高的介电常数的高介电常数的膜。
20.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底的第三区中形成具有作为下部电极的所述第一导体膜和作为上部电极的所述第二导体膜的电容器元件，
其中，所述下部电极在工序(c)中形成，并且所述上部电极在工序(f)中形成。
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