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WO2010082328A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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WO2010082328A1
WO2010082328A1 PCT/JP2009/050435 JP2009050435W WO2010082328A1 WO 2010082328 A1 WO2010082328 A1 WO 2010082328A1 JP 2009050435 W JP2009050435 W JP 2009050435W WO 2010082328 A1 WO2010082328 A1 WO 2010082328A1
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WO
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gate electrode
insulating film
region
semiconductor device
forming
Prior art date
Application number
PCT/JP2009/050435
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English (en)
French (fr)
Inventor
幸太 舟山
茶木原　啓
泰之 石井
Original Assignee
ルネサスエレクトロニクス株式会社
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Filing date
Publication date
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Priority to PCT/JP2009/068275 priority patent/WO2010082389A1/ja
Priority to JP2010546547A priority patent/JP5385307B2/ja
Priority to US13/144,744 priority patent/US8633530B2/en
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Priority to JP2013207892A priority patent/JP5638679B2/ja
Priority to US14/138,036 priority patent/US8853036B2/en
Priority to US14/479,362 priority patent/US9324883B2/en
Priority to JP2014215663A priority patent/JP5898294B2/ja
Priority to JP2016040619A priority patent/JP6122165B2/ja
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device having a MONOS (MetalOxide Nitride Oxide ⁇ ⁇ ⁇ Semiconductor) type nonvolatile memory cell having a split gate structure and a technology effective when applied to the manufacturing thereof.
  • MONOS MetalOxide Nitride Oxide ⁇ ⁇ ⁇ Semiconductor
  • Patent Document 1 a first gate electrode (control gate electrode) and a second gate electrode (memory gate electrode) arranged via an insulating film and a charge storage region are provided.
  • the height of the first gate electrode from the substrate surface is higher than the height of the second gate electrode from the substrate surface or the height of the gate electrode of the transistor formed in the peripheral circuit from the substrate surface.
  • a memory cell transistor having a low-processed structure is disclosed.
  • Patent Document 2 discloses a split gate structure memory cell in which an isolated auxiliary pattern is disposed adjacent to a selection gate electrode, and a sidewall gate polysilicon is formed between the two. A method of making contact with a wiring portion filled with self-alignment is disclosed.
  • the memory gate line is formed on the side wall of the selection gate line via an insulating film, and the element isolation region is formed on the second portion of the selection gate line.
  • a memory cell having a contact portion extending in the X direction on the top and connected to a wiring via a plug filling a contact hole formed on the contact portion is disclosed.
  • an EEPROM ElectricallyrasErasable Programmable Read Only Memory
  • polycrystalline silicon As an electrically rewritable non-volatile memory, an EEPROM (ElectricallyrasErasable Programmable Read Only Memory) using polycrystalline silicon as a floating electrode is mainly used.
  • the charge storage layer is a conductor, so all charges stored in the storage node are lost due to abnormal leakage. May end up. In particular, it is considered that this problem will become more prominent when miniaturization progresses and the degree of integration improves.
  • MONOS type nonvolatile memory cells using a nitride film as a charge storage layer have attracted attention.
  • the charge that contributes to data storage is accumulated in the discrete trap of the nitride film, which is an insulator. Therefore, even if a defect occurs in some part of the oxide film surrounding the accumulation node and an abnormal leak occurs, the charge Since all the charges in the accumulation layer are not lost, the reliability of data retention can be improved.
  • a single transistor memory cell has been proposed as a MONOS type nonvolatile memory cell. Since the memory cell having this structure is more susceptible to disturbance than the EEPROM memory cell, a two-transistor split-gate memory cell having a select gate electrode has also been proposed.
  • the MONOS type nonvolatile memory cell having the split gate structure has various technical problems described below.
  • MONOS type non-volatile memory cells having a split gate structure include a memory cell in which a side wall-shaped memory gate electrode is provided by self-alignment on the side surface of a selection gate electrode.
  • the memory gate electrode is formed using a photoresist mask. A finer memory cell can be realized as compared with the memory cell.
  • a pad electrode 51 made of a conductive film in the same layer as the memory gate electrode MG is used for electrical extraction to the outside. That is, the side wall-shaped memory gate electrode MG is formed on the side wall of the selection gate electrode CG by self-alignment, and at the same time, the pad electrode 51 is formed using a photoresist mask in the power supply region (shunt portion) of the memory gate electrode MG. Thereafter, a contact hole 52 reaching the pad electrode 51 is formed in the interlayer insulating film formed on the memory gate electrode MG. The memory gate electrode MG and the conductive film embedded in the contact hole 52 are electrically connected.
  • the pad electrode 51 has a shape that rides on the selection gate electrode CG in consideration of an alignment margin between the memory gate electrode MG and the pad electrode 51, a dimensional variation margin, and the like.
  • the pad electrode 51 is formed so as to cover the step portion of the selection gate electrode CG, in the photolithography for forming the photoresist mask, a focus shift due to the step occurs, and the processing accuracy of the photoresist mask deteriorates. As a result, a defective shape of the pad electrode 51 may occur.
  • the area of the planar shape of the pad electrode 51 should be reduced. It is difficult to reduce the area of the power supply region.
  • the thickness of the photoresist applied on the upper surface of the conductive film riding on the selection gate electrode CG is larger than the thickness of the photoresist applied on the upper surface of the conductive film riding on the selection gate electrode CG. getting thin. Therefore, in the dry etching of the conductive film using this photoresist as a mask, the photoresist applied on the upper surface of the conductive film that has run on the selection gate electrode CG is applied to the surface other than the upper surface of the conductive film that has run on the selection gate electrode CG. There is also a problem that the conductive film that has been etched away earlier than the applied photoresist and that has been placed on the select gate electrode CG is scraped, resulting in a defective shape of the pad electrode 51. If a pad electrode having a predetermined shape cannot be obtained, the pad electrode 51 and the plug connected to the pad electrode 51 through the contact hole 52 become high resistance or non-conduction, and the manufacturing yield is lowered.
  • An object of the present invention is to provide a technology capable of realizing high integration in a semiconductor device having a nonvolatile memory cell having a split gate structure.
  • Another object of the present invention is to provide a technique capable of improving the manufacturing yield in a semiconductor device having a non-volatile memory cell having a split gate structure.
  • the semiconductor device is a semiconductor device including a nonvolatile memory cell.
  • a nonvolatile memory cell includes a first gate insulating film formed on a semiconductor substrate, a selection gate electrode formed of a first conductive film formed on the first gate insulating film, and a cap formed on the selection gate electrode.
  • a contact hole is formed in the interlayer insulating film formed on the cap insulating film and the memory gate electrode, and the plug embedded in the contact hole is connected to the memory gate.
  • the method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a memory cell.
  • the step of forming the memory cell includes (a) a step of forming a first gate insulating film on the semiconductor substrate, (b) a step of forming a first conductive film on the first gate insulating film, and (c) a first step. Forming a second insulating film on the one conductive film; and (d) sequentially processing the second insulating film and the first conductive film, thereby forming a selection gate electrode made of the first conductive film and the selection gate electrode.
  • a cap insulating film made of a second insulating film Forming a cap insulating film made of a second insulating film; and (e) forming a second plug for supplying a voltage to the selection gate electrode while leaving the cap insulating film on the selection gate electrode in a region where the memory cell is formed.
  • a step of removing the cap insulating film on the selection gate electrode in the region to be formed (f) a step of forming a second gate insulating film on the semiconductor substrate after the step (e); and (g) a second gate.
  • step (h) Forming a second conductive film on the insulating film; (h) Forming a memory gate electrode in a sidewall shape on the side surface of the laminated film comprising the cap insulating film and the select gate electrode by performing anisotropic etching on the two conductive films; and (i) the step (h) After the step, in the region where the memory cell is formed, a step of forming a source region and a drain region in the semiconductor substrate, and (j) after the step (i), the upper surface of the memory gate electrode and a cap in the step (e) Forming a silicide layer on the upper surface of the select gate electrode from which the insulating film has been removed, and forming a silicide layer on the upper surfaces of the source region and the drain region.
  • High integration can be realized in a semiconductor device having a non-volatile memory cell having a split gate structure.
  • the manufacturing yield can be improved.
  • FIG. 1 is a cross-sectional view of a main part of a nonvolatile memory cell in which a channel of a nonvolatile memory cell according to an embodiment of the present invention is cut along a direction intersecting a memory gate electrode. It is a principal part top view of the electric power feeding area
  • 2A is a cross-sectional view of the main part taken along the line AA ′ of FIG. 2 (cross-sectional view of the main part of the shunt part of the memory gate electrode), and FIG. 2B is taken along the line BB ′ of FIG. It is principal part sectional drawing (essential part sectional drawing of the shunt part of a selection gate electrode).
  • FIG. 5 is a plan view of a principal part of a power feeding region in the same manufacturing process as that of FIG. 4 of a semiconductor device having a nonvolatile memory cell.
  • FIG. 6 is a main-portion cross-sectional view of the same portion as that in FIG. 4 during the manufacturing process of the semiconductor device having a nonvolatile memory cell, following FIGS. 4 and 5;
  • FIG. 7 is a main-portion cross-sectional view of the same portion as that in FIG. 4 during the manufacturing process of the semiconductor device having a non-volatile memory cell following FIG. 6;
  • FIG. 6 is a main-portion cross-sectional view of the same portion as that in FIG. 4 during the manufacturing process of the semiconductor device having a non-volatile memory cell following FIG. 6;
  • FIG. 6 is a main-portion cross-sectional view of the same portion as that in FIG. 4 during the manufacturing process of the semiconductor device having a non-volatile memory cell following FIG. 6;
  • FIG. 6 is a main-
  • FIG. 8 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 7;
  • FIG. 8 is a plan view of main parts of the same portions as those in FIG. 5 during the manufacturing process of the semiconductor device having nonvolatile memory cells, following FIG. 7;
  • FIG. 10 is an essential part cross-sectional view of the same place as that in FIG. 4 during the manufacturing process of the semiconductor device having a nonvolatile memory cell, following FIG. 8 and FIG. 9;
  • FIG. 11 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 10;
  • FIG. 10 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 10;
  • FIG. 10 is a principal part cross-sectional view of the same place as
  • FIG. 12 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 11;
  • FIG. 12 is a plan view of main parts of the same portions as those in FIG. 5 during the manufacturing process of the semiconductor device having nonvolatile memory cells, following FIG. 11;
  • FIG. 14 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 12 and FIG. 13;
  • FIG. 15 is an essential part cross-sectional view of the same place as that in FIG. 4 during the manufacturing process of the semiconductor device having a nonvolatile memory cell, following FIG. 14;
  • FIG. 14 is a principal part cross-sectional view of the same place as that in FIG. 4 during the manufacturing process of the semiconductor device having a nonvolatile memory cell, following FIG. 14;
  • FIG. 14 is a principal part cross-sectional view of the same place
  • FIG. 16 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 15;
  • FIG. 17 is an essential part cross-sectional view of the same place as that in FIG. 4 during the manufacturing process of the semiconductor device having a nonvolatile memory cell, following FIG. 16;
  • FIG. 18 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 17;
  • FIG. 19 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 18;
  • FIG. 18 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 18;
  • FIG. 18 is a principal part cross-sectional view of the same place as in
  • FIG. 20 is an essential part cross-sectional view of the same place as that in FIG. 4 during the manufacturing process of the semiconductor device having nonvolatile memory cells, following FIG. 19;
  • FIG. 21 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 20;
  • FIG. 22 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 21;
  • FIG. 23 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 22;
  • FIG. 21 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 20;
  • FIG. 22 is a principal part cross-sectional view of the same place as in FIG.
  • FIG. 24 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 23;
  • FIG. 25 is a principal part cross-sectional view of the same place as in FIG. 4 in the process of manufacturing the semiconductor device having a nonvolatile memory cell, following FIG. 24;
  • FIG. 25 is a main-portion plan view of the same portion as in FIG. 5 in the manufacturing process of the semiconductor device having a non-volatile memory cell following FIG. 24; It is a principal part top view of the electric power feeding area
  • the number of elements when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
  • a MISFET Metal Insulator Semiconductor Field Effect Transistor
  • nMIS n-channel type MISFET
  • the MONOS type memory cell described in the following embodiments is also included in the subordinate concept of the MIS.
  • silicon nitride, silicon nitride, or silicon nitride not only Si 3 N 4 but also silicon nitride is used and includes an insulating film having a similar composition.
  • the term “wafer” is mainly a Si (Silicon) single crystal wafer.
  • an SOI (Silicon On Insulator) wafer and an integrated circuit are formed thereon.
  • Insulating film substrate or the like The shape includes not only a circle or a substantially circle but also a square, a rectangle and the like.
  • FIG. 1 is a cross-sectional view of a main part of a nonvolatile memory cell in which a channel is cut along a direction intersecting the memory gate electrode
  • FIG. 2 is a plan view of a main part of a power feeding region
  • FIGS. 2 is a cross-sectional view of the main part taken along the line AA ′ of FIG.
  • a semiconductor substrate 1 is made of, for example, p-type single crystal silicon, and an active region on its main surface (device formation surface) has nMIS (Qnc) for memory cell selection and nMIS (for memory) ( Qnm).
  • the drain region Drm of the memory cell MC includes, for example, a relatively low concentration n ⁇ type semiconductor region 2ad and a relatively high concentration n + type semiconductor region having a higher impurity concentration than the n ⁇ type semiconductor region 2ad.
  • a semiconductor region 2b (LDD (Lightly Doped Drain) structure).
  • the source region Srm of the memory cell MC includes, for example, a relatively low concentration n ⁇ type semiconductor region 2as and a relatively high concentration n + having a higher impurity concentration than the n ⁇ type semiconductor region 2as.
  • Type semiconductor region 2b (LDD structure). The n ⁇ type semiconductor regions 2ad and 2as are arranged on the channel region side of the memory cell MC, and the n + type semiconductor region 2b is the n ⁇ type semiconductor regions 2ad and 2as from the channel region side of the memory cell MC. It is located at a distance.
  • a selection gate electrode CG of the selection nMIS (Qnc) and a memory gate electrode MG of the memory nMIS (Qnm) are provided on the main surface of the semiconductor substrate 1 between the drain region Drm and the source region Srm.
  • the plurality of memory cells MC are adjacent to each other via element isolation portions STI (Shallow Trench Isolation) formed in the semiconductor substrate 1 in the extending direction.
  • a cap insulating film CAP is formed on the upper surface of the select gate electrode CG.
  • the memory gate electrode MG is formed in a sidewall shape on one side surface of the laminated film including the cap insulating film CAP and the selection gate electrode CG.
  • the selection gate electrode CG is made of a first conductive film, for example, n-type low-resistance polycrystalline silicon, and the gate length of the selection gate electrode CG is, for example, about 80 to 120 nm.
  • the memory gate electrode MG is made of a second conductive film, for example, n-type low-resistance polycrystalline silicon, and the gate length of the memory gate electrode MG is, for example, about 50 to 100 nm.
  • the cap insulating film CAP is made of a second insulating film such as silicon nitride, silicon oxide, silicon oxide containing nitrogen, or silicon carbide containing nitrogen, and has a thickness of about 50 nm, for example.
  • the height of the select gate electrode CG from the main surface of the semiconductor substrate 1 is, for example, about 140 nm, and the height of the memory gate electrode MG from the main surface of the semiconductor substrate 1 is the semiconductor substrate 1 of the select gate electrode CG.
  • the height is about 50 nm higher than the height from the main surface.
  • a silicide layer 3 such as nickel silicide (NiSi) or cobalt silicide (CoSi 2 ) is formed on the upper surface of the memory gate electrode MG.
  • the thickness of the silicide layer 3 is, for example, about 20 nm.
  • the silicide layer 3 is formed only on the upper surface of the memory gate electrode MG and is not formed on the upper surface of the select gate electrode CG. However, a desired operation speed can be obtained by reducing the resistance of the first conductive film constituting the select gate electrode CG.
  • the silicide layer 3 is also formed on the upper surface of the n + type semiconductor region 2b constituting the source region Srm or the drain region Drm.
  • a gate insulating film (first gate insulating film) 4 is provided between the select gate electrode CG and the main surface of the semiconductor substrate 1.
  • the gate insulating film 4 is made of a first insulating film such as silicon oxide, and has a thickness of about 1 to 5 nm, for example. Accordingly, the selection gate electrode CG is disposed on the element isolation portion and on the first region of the semiconductor substrate 1 with the gate insulating film 4 interposed therebetween.
  • boron is introduced to form a p-type semiconductor region 5.
  • the semiconductor region 5 is a semiconductor region for forming a channel of the selection nMIS (Qnc), and the threshold voltage of the selection nMIS (Qnc) is set to a predetermined value by the semiconductor region 5.
  • the memory gate electrode MG is provided on the side surface of the selection gate electrode CG via a gate insulating film (second gate insulating film).
  • This gate insulating film that insulates the selection gate electrode CG and the memory gate electrode MG is a laminated film (hereinafter referred to as an insulating film (fourth insulating film) 6b, a charge storage layer CSL, and an insulating film (fifth insulating film) 6t). Insulating films 6b and 6t and charge storage layer CSL).
  • a memory gate electrode MG is disposed on the second region of the semiconductor substrate 1 via the insulating films 6b and 6t and the charge storage layer CSL. In FIG. 1, the notation of the insulating films 6b and 6t and the charge storage layer CSL is expressed as 6b / CSL / 6t.
  • the charge storage layer CSL is made of, for example, silicon nitride and has a thickness of, for example, about 5 to 20 nm.
  • the insulating films 6b and 6t are made of, for example, silicon oxide, the thickness of the insulating film 6b is, for example, about 1 to 10 nm, and the thickness of the insulating film 6t is, for example, about 4 to 15 nm.
  • the insulating films 6b and 6t can be formed of silicon oxide containing nitrogen.
  • the sidewall SW is composed of a laminated film including, for example, a silicon oxide film 7b, a silicon nitride film 7m, and a silicon oxide film 7t.
  • the thickness of the silicon oxide film 7b is, for example, 20 nm
  • the thickness of the silicon nitride film 7m is, for example, 25 nm
  • the thickness of the silicon oxide film 7t is, for example, 50 nm.
  • the semiconductor region 8 is a semiconductor region for forming a channel of the memory nMIS (Qnm), and the threshold voltage of the memory nMIS (Qnm) is set to a predetermined value by the semiconductor region 8.
  • the memory cell MC is covered with an interlayer insulating film 9, and a contact hole (third contact hole) CNT reaching the drain region Drm is formed in the interlayer insulating film 9.
  • the interlayer insulating film 9 is made of a third insulating film, and is formed of a laminated film made of, for example, a silicon nitride film 9a and a silicon oxide film 9b.
  • a first layer wiring M1 extending in a direction intersecting the memory gate electrode MG (or the selection gate electrode CG) via a plug (third plug) PLG embedded in the contact hole CNT is provided. It is connected.
  • the plug PLG is made of a third conductive film, for example, a relatively thin barrier film made of a laminated film of titanium and titanium nitride, and a relatively thick film made of tungsten, aluminum, or the like formed so as to be surrounded by the barrier film. It is comprised by the laminated film which consists of an electrically conductive film.
  • the memory gate electrode MG and the selection gate electrode CG are configured as a structure of the shunt portion of the memory gate electrode MG (hereinafter referred to as MG shunt portion) formed in the power feeding region. Except for being formed on the isolation portion STI, the structures of the selection nMIS (Qnc) and the memory nMIS (Qnm) formed in the memory region are almost the same.
  • the interlayer insulating film 9 in the power supply region reaches the silicide layer 3 formed on the upper surface of the memory gate electrode MG formed on the side surface of the selection gate electrode CG via the insulating films 6b and 6t and the charge storage layer CSL.
  • a contact hole (first contact hole) CM is formed.
  • the contact hole CM is formed on the element isolation portion STI, the sidewall SW, the memory gate electrode MG, the insulating films 6b and 6t, and the charge storage layer CSL in the power feeding region. Further, the contact hole CM has a shape that rides on the selection gate electrode CG. Since the cap insulating film CAP is formed on the upper surface of the selection gate electrode CG, the contact hole CM is connected to the selection gate electrode CG. There is no connection. Further, since the contact hole CM is formed on the element isolation portion STI, it is not connected to the semiconductor substrate 1.
  • the memory gate electrode MG in the power supply region is connected to a first layer wiring (not shown) through a plug (first plug) PM made of a third conductive film embedded in the contact hole CM.
  • the structure of the shunt portion (hereinafter referred to as CG shunt portion) of the selection gate electrode CG formed in the power supply region is the same as that for selection formed in the memory region. It is different from the structure of nMIS (Qnc).
  • the cap insulating film CAP is formed on the upper surface of the selection gate electrode CG.
  • the cap insulating film is formed on the upper surface of the selection gate electrode CG formed in the power feeding region. No CAP is formed, and a silicide layer 3 is formed on the upper surface of the select gate electrode CG.
  • a contact hole (second contact hole) CC reaching the silicide layer 3 formed on the upper surface of the select gate electrode CG is formed in the interlayer insulating film 9 in the power feeding region.
  • the selection gate electrode CG in the power supply region is connected to a first layer wiring (not shown) through a plug (second plug) PC made of a third conductive film embedded in the contact hole CC.
  • the height of the memory gate MG is formed to be the same as the height of the control gate electrode CG or lower than the height of the control gate electrode CG.
  • the gate electrode is formed lower than the height of the control gate electrode CG, the possibility that the silicide layer 3 formed on the memory gate MG and the select gate electrode CG is short-circuited can be reduced.
  • the contact hole CM formed in the interlayer insulating film 9 reaches the memory gate electrode MG of the memory nMIS (Qnm) in the power supply region.
  • the memory gate electrode MG and the plug PM are electrically connected by burying the plug PM in the contact hole CM. Accordingly, since the formation of the pad electrode 51 shown in FIG. 27 is not necessary, the area of the power supply region can be reduced, and good electrical connection can be made between the memory gate electrode MG and the plug PM. Is obtained. Thereby, the area of the semiconductor device having a nonvolatile memory cell can be reduced. In addition, the manufacturing yield of a semiconductor device having a nonvolatile memory cell can be improved.
  • the cap insulating film CAP is formed on the upper surface of the selection gate electrode CG of the selection nMIS (Qnc), the contact hole CM does not reach the selection gate electrode CG. . Therefore, electrical connection between the plug PM embedded in the contact hole CM and the selection gate electrode CG can be prevented.
  • the cap insulating film CAP is not formed on the upper surface of the selection gate electrode CG of the selection nMIS (Qnc), and the silicide layer 3 is formed.
  • the contact hole CC formed in the interlayer insulating film 9 in the same process as the contact hole CM easily reaches the silicide layer 3 on the upper surface of the selection gate electrode CG, the plug PC embedded in the contact hole CC and Good electrical connection can be obtained with the select gate electrode CG.
  • the cap insulating film CAP is formed on the upper surface of the selection gate electrode CG, it is necessary to consider problems such as a short circuit between the memory gate MG and the selection gate electrode CG when the silicide layer 3 is formed. Absent.
  • the silicide layer 3 is formed on the selection gate electrode CG in the shunt portion of the selection gate electrode CG.
  • the insulating films 6b and 6t and the charge storage layer CSL are formed between the memory gate MG and the control gate electrode CG, there is no particular problem.
  • problems such as a short circuit are solved. Therefore, the height of the memory gate MG can be formed lower than the height of the control gate electrode CG.
  • FIGS. 4, FIG. 6 to FIG. 8, FIG. 10 to FIG. 12 and FIG. 14 to FIG. 25 are a memory region, a power feeding region (MG shunt portion and CG shunt portion), a capacitor element region and a peripheral circuit region in the manufacturing process of the semiconductor device.
  • FIG. 5, FIG. 9, FIG. 13, FIG. 26 and FIG. 26 are power supply regions in the manufacturing process of a semiconductor device.
  • FIG. 5, FIG. 9, FIG. 13 and FIG. 26 are cross-sectional views of main parts of the low-voltage nMIS region, low-pressure pMIS region, high-voltage nMIS region, and high-voltage pMIS region.
  • a main surface of a semiconductor substrate (in this stage, a semiconductor plate having a substantially circular shape called a semiconductor wafer) 1 is surrounded by, for example, a groove-type element isolation portion STI and the same.
  • the active regions ACT and the like arranged in this manner are formed. That is, after forming an isolation groove at a predetermined location on the semiconductor substrate 1, an insulating film such as silicon oxide is deposited on the main surface of the semiconductor substrate 1, and the insulating film is left only in the isolation groove.
  • the insulating film is polished by a CMP (Chemical-Mechanical-Polishing) method or the like to embed the insulating film in the isolation trench. In this way, the element isolation portion STI is formed.
  • This element isolation portion STI is also formed in the semiconductor substrate 1 in the power feeding region and the capacitor element region.
  • a buried n-well NISO is formed by selectively ion-implanting n-type impurities into the semiconductor substrate 1 in the peripheral circuit region.
  • p-type impurities are selectively ion-implanted into the semiconductor substrate 1 in the memory region and the high-voltage nMIS region to form a p-well HPW, and the n-type impurity is selectively ionized in the semiconductor substrate 1 in the high-voltage pMIS region.
  • an n-well HNW is formed.
  • n-well NW is formed.
  • a p-type impurity such as boron is selectively ion-implanted into the semiconductor substrate 1 in the memory region.
  • a p-type semiconductor region 5 for forming a channel for selection nMIS (Qnc) is formed on the semiconductor substrate 1 in the memory region.
  • a predetermined impurity is ion-implanted into each semiconductor substrate 1 in the low-voltage nMIS region, the low-voltage pMIS region, the high-voltage nMIS region, and the high-voltage pMIS region in the peripheral circuit region.
  • a semiconductor region Dc for channel formation is formed in each semiconductor substrate 1 of the low-voltage nMIS region, the low-voltage pMIS region, the high-voltage nMIS region, and the high-voltage pMIS region in the peripheral circuit region.
  • a gate insulating film 4A made of, for example, silicon oxide and having a thickness of about 20 nm is formed on the main surface of the semiconductor substrate 1. Subsequently, after removing the gate insulating film 4A in the memory region, the low-voltage nMIS region, and the low-voltage pMIS region, the semiconductor substrate 1 is subjected to an oxidation process.
  • a gate insulating film (first gate insulating film) 4 made of, for example, silicon oxide and having a thickness of about 1 to 5 nm is formed on the main surface of the semiconductor substrate 1 in the memory region, and at the same time, the low-voltage nMIS region and the low-voltage system
  • a gate insulating film (third gate insulating film) 4 made of, for example, silicon oxide and having a thickness of about 1 to 5 nm is formed on the main surface of the semiconductor substrate 1 in the pMIS region.
  • a conductive film 10 made of, for example, amorphous silicon is deposited on the main surface of the semiconductor substrate 1 by a CVD (Chemical Vapor Deposition) method, and then a memory region, a power supply region, and a capacitor element are deposited.
  • An n-type conductive film (first conductive film) 10n is formed by introducing an n-type impurity into the conductive film 10 in the region by an ion implantation method or the like.
  • the thickness of the conductive films 10 and 10n is, for example, about 140 nm.
  • a cap insulating film CAP is deposited on the conductive films 10 and 10n by a CVD method.
  • the cap insulating film CAP is, for example, silicon nitride, silicon oxide, silicon oxide containing nitrogen, or silicon carbide, and has a thickness of, for example, 50 nm.
  • the cap insulating film CAP and the n-type conductive film 10n in the memory region, the power feeding region, and the capacitor element region are sequentially patterned by a lithography technique and a dry etching technique.
  • the selection gate electrode CG of the selection nMIS (Qnc) made of the n-type conductive film 10n is formed in the memory region and the power supply region.
  • the gate length of the selection gate electrode CG in the memory region is, for example, about 100 nm.
  • a lower electrode 10E made of an n-type conductive film 10n is formed in the capacitive element region.
  • the CG shunt portion in the power feeding region, the capacitor element region, and the cap insulating film CAP in the peripheral circuit region are removed.
  • the cap insulating film CAP remaining on the selection gate electrode CG in the power feeding region is indicated by hatching.
  • the cap insulating film CAP In the capacitive element region, if the cap insulating film CAP is left, the dielectric film between the lower electrode 10E and the upper electrode formed in a later process becomes too thick, and the capacitance value decreases. Therefore, it is necessary to remove the cap insulating film CAP in the capacitive element region in this step.
  • n-type impurities such as arsenic or phosphorus are ion-implanted into the main surface of the semiconductor substrate 1 in the memory region using the cap insulating film CAP, the selection gate electrode CG of the selection nMIS (Qnc) and the resist pattern as a mask.
  • the n-type semiconductor region 8 for forming the channel of the memory nMIS (Qnm) is formed.
  • an insulating film (fourth insulating film) 6b made of silicon oxide, a charge storage layer CSL made of silicon nitride, and an insulating film made of silicon oxide ( 5th insulating film) 6t is formed sequentially.
  • the insulating film 6b is formed by, for example, a thermal oxidation method or an ISSG oxidation method, and the thickness thereof is, for example, about 1 to 10 nm.
  • the charge storage layer CSL is formed by a CVD method, and the thickness thereof is, for example, about 5 to 20 nm.
  • the insulating film 6t is formed by, for example, a CVD method or an ISSG oxidation method, and the thickness can be exemplified by about 4 to 15 nm, for example.
  • the insulating films 6b and 6t may be formed of silicon oxide containing nitrogen.
  • a conductive film for forming a memory gate (second conductive film) made of low-resistance polycrystalline silicon is deposited on the main surface of the semiconductor substrate 1.
  • This conductive film is formed by the CVD method, and its thickness is, for example, about 50 to 100 nm.
  • the conductive film is etched back by an anisotropic dry etching method using a lithography technique and a dry etching technique.
  • the insulating films 6b and 6t and the charge storage layer CSL are formed on both side surfaces of the laminated film including the cap insulating film CAP and the selection gate electrode CG of the selection nMIS (Qnc). Sidewalls 11 are formed via two gate insulating films. At the same time, in the CG shunt portion of the power supply region, the sidewalls 11 are formed on both side surfaces of the selection gate electrode CG of the selection nMIS (Qnc) via the insulating films 6b and 6t and the charge storage layer CSL. Further, in the capacitive element region, the upper electrode 11E is formed so as to cover the lower electrode 10E using the resist pattern RP as a mask.
  • the sidewall 11 exposed therefrom is etched.
  • the memory gate electrode MG of the memory nMIS (Qnm) is formed only on one side surface of the laminated film including the cap insulating film CAP and the selection gate electrode CG of the selection nMIS (Qnc). (Sidewall 11) is formed.
  • the gate length of the memory gate electrode MG is, for example, about 65 nm.
  • the memory gate electrode MG (sidewall 11) of the memory nMIS (Qnm) is formed only on one side surface of the selection gate electrode CG of the selection nMIS (Qnc) in the CG shunt portion of the power supply region.
  • the height of the memory gate electrode MG from the main surface of the semiconductor substrate 1 is higher than the height of the selection gate electrode CG from the main surface of the semiconductor substrate 1 and is the same as the height of the cap insulating film CAP. It is formed lower than that.
  • the insulating films 6b and 6t and the charge storage layer CSL are formed between the stacked film including the cap insulating film CAP and the selection gate electrode CG and the memory gate electrode MG, the insulating film The heights of 6b and 6t and the charge storage layer CSL are formed higher than the height of the select gate electrode CG from the main surface of the semiconductor substrate 1.
  • the sidewalls 11 are formed on both side surfaces of the laminated film including the cap insulating film CAP and the selection gate electrode CG via the insulating films 6b and 6t and the charge storage layer CSL. Therefore, the height of the memory gate electrode MG from the main surface of the semiconductor substrate 1 is higher than the height of the selection gate electrode CG from the main surface of the semiconductor substrate 1 and is the same as the height of the cap insulating film CAP. It is formed lower than that.
  • the insulating films 6b and 6t and the charge storage layer CSL are formed between the stacked film including the cap insulating film CAP and the selection gate electrode CG and the memory gate electrode MG, the insulating film 6b , 6t and the charge storage layer CSL are formed higher than the height of the select gate electrode CG from the main surface of the semiconductor substrate 1.
  • the sidewalls 11 are formed on both side surfaces of the selection gate electrode CG via the insulating films 6b and 6t and the charge storage layer CSL.
  • the height of the memory gate electrode MG from the main surface of the semiconductor substrate 1 is formed to be substantially equal to or lower than the height of the select gate electrode CG from the main surface of the semiconductor substrate 1.
  • the height of the memory gate electrode MG in the CG shunt portion of the power supply region is formed to be lower than the height of the memory gate electrode MG in the memory region from the main surface of the semiconductor substrate 1.
  • the insulating films 6b and 6t and the charge storage layer CSL are used as the capacitive insulating film (dielectric film), and the lower electrode 10E made of a conductive film in the same layer as the selection gate electrode CG of the selection nMIS (Qnc); A capacitor element including the memory gate electrode MG of the memory nMIS (Qmc) and the upper electrode 11E made of the same conductive film is formed.
  • the capacitive element constitutes a charge pump circuit used in a power supply circuit that outputs a voltage higher than the input voltage, for example.
  • the charge pump circuit can increase the voltage by switching the connection state of the plurality of capacitor elements using a switch or the like.
  • the capacitive element is formed on the element isolation portion STI formed in the semiconductor substrate 1 and the parasitic capacitance formed by the substrate portion and the lower electrode 10E is negligibly small, the above operation is stably performed. It can be carried out. Further, even if the position of the contact hole reaching the upper electrode 11E and the position of the contact hole reaching the lower electrode 10E formed in a later process is shifted due to the photomask shift or the like, the position shifts on the element isolation portion STI. There is no short circuit between the wiring and the semiconductor substrate 1 through the hole.
  • an n-type conductive film 10na is formed by introducing an n-type impurity into the conductive film 10 in the low-voltage nMIS region and the high-voltage nMIS region in the peripheral circuit region by an ion implantation method or the like.
  • a p-type conductive film 10p is formed by introducing a p-type impurity into the conductive film 10 in the low-voltage pMIS region and the high-voltage pMIS region in the peripheral circuit region by an ion implantation method or the like.
  • the conductive films 10na and 10p in the peripheral circuit region are patterned by the lithography technique and the dry etching technique to form the low-voltage nMIS gate electrode GLn and the conductive film 10p made of the conductive film 10na.
  • the gate electrode GLp of the low-voltage pMIS, the gate electrode GHn of the high-voltage nMIS made of the conductive film 10na, and the gate electrode GHp of the high-voltage pMIS made of the conductive film 10p are formed.
  • the gate length of the gate electrode GLn of the low voltage system nMIS and the gate electrode GLp of the low voltage system pMIS in the active region is, for example, about 100 nm
  • the gate length of the gate electrode GHn of the high voltage system nMIS and the gate electrode GHp of the high voltage system pMIS is, for example, It is about 400 nm.
  • an n-type impurity for example, arsenic is ion-implanted into the main surface of the semiconductor substrate 1 using the resist pattern as a mask on the main surface of the semiconductor substrate 1 in the high-voltage nMIS region of the peripheral circuit region, thereby An n ⁇ type semiconductor region 13 is formed on the main surface of the semiconductor substrate 1 in the system nMIS region in a self-aligned manner with respect to the gate electrode GHn.
  • a p-type impurity such as boron fluoride is ion-implanted into the main surface of the semiconductor substrate 1 using the resist pattern as a mask on the main surface of the semiconductor substrate 1 in the high-voltage pMIS region of the peripheral circuit region.
  • a p ⁇ -type semiconductor region 14 is formed in a self-aligned manner with respect to the gate electrode GHp on the main surface of the semiconductor substrate 1 in the high-voltage pMIS region.
  • an insulating film made of, for example, silicon oxide and having a thickness of about 10 nm is deposited on the main surface of the semiconductor substrate 1 by the CVD method, and then the insulating film is anisotropically etched. Etch back. Accordingly, in the memory region and the power supply region, the side surface of the stacked film including the cap insulating film CAP and the selection gate electrode CG on the side opposite to the memory gate electrode MG and the side surface of the memory gate electrode MG, and in the capacitive element region, the upper electrode 11E.
  • sidewalls 15 are formed on both side surfaces of the low-voltage nMIS gate electrode GLn, the low-voltage pMIS gate electrode GLp, the high-voltage nMIS gate electrode GHn, and the high-voltage pMIS gate electrode GHp, respectively.
  • the spacer length of the sidewall 15 is, for example, about 6 nm.
  • the sidewall 15 By forming the sidewall 15, in a step of forming an n ⁇ -type semiconductor region in a low-voltage nMIS region in a peripheral circuit region described later and a step of forming a p ⁇ -type semiconductor region in a low-pressure pMIS region,
  • the effective channel length of the n ⁇ -type semiconductor region and the p ⁇ -type semiconductor region can be increased, and the short channel effect of the low-pressure nMIS and the low-pressure pMIS can be suppressed.
  • a part of the selection gate electrode CG on the memory gate electrode MG side of the memory nMIS (Qnm) and the memory gate are located at the end of the selection gate electrode CG of the memory region selection nMIS (Qnc).
  • an n-type impurity such as arsenic is ion-implanted into the main surface of the semiconductor substrate 1 using the selection gate electrode CG, the memory gate electrode MG, and the resist pattern 16 as a mask.
  • An n ⁇ type semiconductor region 2ad is formed on the main surface of 1 in a self-aligned manner with respect to the select gate electrode CG.
  • the end of the resist pattern 16 is positioned on the upper surface of the selection gate electrode CG of the memory region selection nMIS (Qnc) and the memory nMIS (Qnm) memory.
  • an n-type impurity such as arsenic is used as the semiconductor substrate 1 with the selection gate electrode CG, the memory gate electrode MG, and the resist pattern 17 as a mask.
  • an n ⁇ type semiconductor region 2as is formed in the main surface of the semiconductor substrate 1 in a self-aligned manner with respect to the memory gate electrode MG.
  • the n ⁇ type semiconductor region 2ad is formed first, and then the n ⁇ type semiconductor region 2as is formed. However, the n ⁇ type semiconductor region 2as is formed first, and then the n ⁇ type semiconductor region 2ad is formed. May be formed. Further, following the ion implantation of the n-type impurity forming the n ⁇ -type semiconductor region 2ad, a p-type impurity, for example, boron is ion-implanted into the main surface of the semiconductor substrate 1, and the lower portion of the n ⁇ -type semiconductor region 2ad is formed. A p-type semiconductor region may be formed so as to surround it.
  • n-type impurities such as arsenic are ion-implanted into the main surface of the semiconductor substrate 1 using the resist pattern as a mask on the main surface of the semiconductor substrate 1 in the low-voltage nMIS region in the peripheral circuit region.
  • an n ⁇ type semiconductor region 18 is formed in a self-aligned manner with respect to the gate electrode GLn on the main surface of the semiconductor substrate 1 in the low-voltage nMIS region in the peripheral circuit region.
  • a p-type impurity such as boron fluoride is ion-implanted into the main surface of the semiconductor substrate 1 using the resist pattern as a mask on the main surface of the semiconductor substrate 1 in the low-voltage pMIS region of the peripheral circuit region.
  • a p ⁇ -type semiconductor region 19 is formed in a self-aligned manner with respect to the gate electrode GLp on the main surface of the semiconductor substrate 1 in the low-pressure pMIS region.
  • a silicon oxide film 7b, a silicon nitride film 7m, and a silicon oxide film 7t are sequentially deposited on the main surface of the semiconductor substrate 1 by a CVD method, and these are anisotropically dry-etched. Etch back by the method. Accordingly, in the memory region and the power supply region, the side surface of the stacked film including the cap insulating film CAP and the selection gate electrode CG on the side opposite to the memory gate electrode MG and the side surface of the memory gate electrode MG, and in the capacitive element region, the upper electrode 11E.
  • sidewalls SW are formed on both side surfaces of the low-voltage nMIS gate electrode GLn, the low-voltage pMIS gate electrode GLp, the high-voltage nMIS gate electrode GHn, and the high-voltage pMIS gate electrode GHp, respectively.
  • the thickness of the silicon oxide film 7b is, for example, about 20 nm
  • the thickness of the silicon nitride film 7m is, for example, about 25 nm
  • the thickness of the silicon oxide film 7t is, for example, about 50 nm.
  • a p-type impurity such as boron or boron fluoride is used as a semiconductor on the main surface of the semiconductor substrate 1 in the low-voltage pMIS region and high-voltage pMIS region in the peripheral circuit region, using the resist pattern 20 as a mask.
  • a p + -type semiconductor region 21 is formed in a self-aligned manner with respect to the gate electrode GLp of the low-voltage pMIS and the gate electrode GHp of the high-voltage pMIS.
  • the source / drain region SD of the high-voltage pMIS composed of the p ⁇ type semiconductor region 14 and the p + type semiconductor region 21 is formed, and the p ⁇ type semiconductor region 19 and the p + type semiconductor region 21 are formed.
  • a source / drain region SD of the low-pressure pMIS consisting of is formed.
  • n-type impurities such as arsenic and phosphorous are formed on the main surface of the semiconductor substrate 1 in the low-voltage nMIS region and high-voltage nMIS region in the memory region and the peripheral circuit region using the resist pattern 22 as a mask. Is implanted into the main surface of the semiconductor substrate 1 so that the n + -type semiconductor region 2b is applied to the selection gate electrode CG of the selection nMIS (Qnc) and the memory gate electrode MG of the memory nMIS (Qnm) in the memory region.
  • an n + type semiconductor region 23 is formed in a self-aligned manner with respect to the gate electrode GLn of the low-voltage nMIS and the gate electrode GHn of the high-voltage nMIS.
  • n - -type semiconductor regions 2ad and n + consists -type semiconductor region 2b drain region Drm, n - -type source region Srm comprising a semiconductor region 2as and the n + -type semiconductor region 2b is formed Is done.
  • nMIS source / drain region SD composed of an n ⁇ type semiconductor region 13 and an n + type semiconductor region 23 is formed, and the n ⁇ type semiconductor region 18 and the n + type semiconductor region 18 are formed.
  • a source / drain region SD of the low-pressure nMIS composed of the semiconductor region 23 is formed.
  • the nMIS for memory of the MG shunt portion As shown in FIG. 22, in the memory region, on the upper surface of the memory gate electrode MG of the memory nMIS (Qnm) and the upper surface of the n + -type semiconductor region 2b, in the power supply region, the nMIS for memory of the MG shunt portion.
  • a silicide layer 3 is formed by a salicide (Salicide: Self Align silicide) process on the upper surface of a portion that does not overlap the selection gate electrode
  • the contact resistance between the silicide layer 3 and a plug or the like formed on the silicide layer 3 can be reduced.
  • the resistance of the memory gate electrode MG, the source region Srm, and the drain region Drm of the memory nMIS (Qnm) can be reduced.
  • the resistance of the low-voltage nMIS gate electrode GLn, the low-voltage pMIS gate electrode GLp, the high-voltage nMIS gate electrode GHn, and the high-voltage pMIS gate electrode GHp itself or the resistance of the source / drain region SD itself. Can be reduced.
  • a silicon nitride film 9a is deposited as an insulating film on the main surface of the semiconductor substrate 1 by a CVD method.
  • This silicon nitride film 9a functions as an etching stopper when a contact hole described later is formed.
  • a silicon oxide film 9b is deposited as an insulating film by a CVD method to form an interlayer insulating film 9 composed of a silicon nitride film 9a and a silicon oxide film 9b.
  • a contact hole (third contact hole) CNT reaching the silicide layer 3 on the drain region Drm is formed in the interlayer insulating film 9.
  • a contact hole (second contact hole) CC reaching the silicide layer 3 on the selection gate electrode CG of the selection nMIS (Qnc) of the CG shunt portion is formed, and the memory nMIS (Qnm) of the MG shunt portion is formed.
  • the contact hole (first contact hole) CM reaching the silicide layer 3 on the memory gate electrode MG is formed in the interlayer insulating film 9.
  • the contact hole CM formed in the MG shunt portion has a shape that rides on the selection gate electrode CG in consideration of an alignment margin between the memory gate electrode MG and the contact hole CM, a dimensional variation margin, and the like. However, since the cap insulating film CAP is formed on the upper surface of the selection gate electrode CG, the contact hole CM is not connected to the selection gate electrode CG.
  • the silicide layers 3 on the respective gate electrodes (GHn, GHp, GLn, GLp) and the source / drain regions SD are formed.
  • a reaching contact hole CA is formed.
  • a contact hole CA reaching the source / drain region SD of the low-voltage nMIS and the low-voltage pMIS is illustrated.
  • a contact hole CB reaching the silicide layer 3 on the upper surface of each of the upper electrode 11E and the lower electrode 10E is formed in a portion where the upper electrode 11E and the lower electrode 10E do not overlap in plan view.
  • FIG. 25 illustrates a contact hole CB reaching the upper electrode 11E for simplicity of explanation.
  • plug PLG third plug in contact hole CNT
  • plug PC second plug in contact hole CC
  • plug PM first plug in contact hole CM
  • plug PA in contact hole CA
  • a plug PB is formed in the contact hole CB.
  • the plugs PLG, PC, PM, PA, and PB are, for example, a relatively thin barrier film made of a laminated film of titanium and titanium nitride, and a relative film made of tungsten, aluminum, or the like formed so as to be surrounded by the barrier film. And a laminated film made of a thick conductive film.
  • a first-layer wiring (not shown) whose main component is, for example, copper or aluminum is formed on the interlayer insulating film 9, thereby forming a low-voltage nMIS formed in the memory cell, the capacitive element, and the peripheral circuit region.
  • the low-pressure pMIS, the high-pressure nMIS, and the high-pressure nMIS are almost completed.
  • a semiconductor device having a nonvolatile memory is manufactured through a normal manufacturing process of the semiconductor device.
  • the present invention can be used for a semiconductor device having a semiconductor element including a first gate electrode and a second gate electrode which are formed adjacent to each other through an insulating film.
  • the present invention can be used for a semiconductor device having a memory cell having a split gate structure with a two-transistor structure.

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Abstract

　選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極（ＣＧ）の側面に絶縁膜を介して、サイドウォール形状のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極（ＭＧ）が自己整合により設けられたメモリセル（ＭＣ）の給電領域において、メモリゲート電極（ＭＧ）に電圧を供給するプラグ（ＰＭ）が、メモリゲート電極（ＭＧ）上に形成された層間絶縁膜（９）に形成されたコンタクトホール（ＣＭ）の内部に埋め込まれて、メモリゲート電極（ＭＧ）と電気的に接続している。選択ゲート電極（ＣＧ）の上面にはキャップ絶縁膜（ＣＡＰ）が形成されているので、プラグ（ＰＭ）と選択ゲート電極（ＣＧ）との導通を防ぐことができる。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造技術に関し、特に、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
　例えば特開２００３－３０９１９３号公報（特許文献１）には、第１ゲート電極（コントロールゲート電極）と、絶縁膜および電荷蓄積領域を介して配置された第２ゲート電極（メモリゲート電極）とを有する不揮発性のメモリセルトランジスタにおいて、第１ゲート電極の基板表面からの高さが第２ゲート電極の基板表面からの高さまたは周辺回路に形成されたトランジスタのゲート電極の基板表面からの高さよりも低く加工された構造のメモリセルトランジスタが開示されている。
　また、特開２００６－５４２９２号公報（特許文献２）には、スプリットゲート構造のメモリセルにおいて、選択ゲート電極に隣接して孤立した補助パターンを配置し、両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部に対してコンタクトを取る方法が開示されている。
　また、特開２００６－４９７３７号公報（特許文献３）には、メモリゲート線は、選択ゲート線の側壁上に絶縁膜を介して形成され、選択ゲート線の第２の部分上から素子分離領域上にかけてＸ方向に延在するコンタクト部を有し、コンタクト部上に形成されたコンタクトホールを埋めるプラグを介して配線に接続されたメモリセルが開示されている。
特開２００３－３０９１９３号公報 特開２００６－５４２９２号公報 特開２００６－４９７３７号公報
　電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
　そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
　ＭＯＮＯＳ型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。この構造のメモリセルの場合は、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、さらに、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
　しかしながら、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。
　スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール形状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトレジストマスクを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。
　サイドウォール形状のメモリゲート電極を採用した場合は、その外部への電気的な取り出しは、例えば図２７に示すように、メモリゲート電極ＭＧと同一層の導電膜からなるパッド電極５１を用いる。すなわち、選択ゲート電極ＣＧの側壁に自己整合によりサイドウォール形状のメモリゲート電極ＭＧを形成すると同時に、メモリゲート電極ＭＧの給電領域（シャント部）にフォトレジストマスクを用いてパッド電極５１を形成し、その後、メモリゲート電極ＭＧ上に形成された層間絶縁膜に、このパッド電極５１に達するコンタクトホール５２を形成する。そして、メモリゲート電極ＭＧとコンタクトホール５２に埋め込まれた導電膜とを電気的に接続している。パッド電極５１は、メモリゲート電極ＭＧとパッド電極５１との位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧ上に乗り上げた形状となっている。
　しかし、パッド電極５１は選択ゲート電極ＣＧの段差部分を覆うように形成されるため、フォトレジストマスクを形成するフォトリソグラフィでは、段差によるフォーカスずれが生じてフォトレジストマスクの加工精度が悪くなり、その結果、パッド電極５１の形状不良が発生することがある。半導体装置の高集積化には、給電領域の面積を縮小することが望まれているが、上記パッド電極５１の形状不良を回避するためには、パッド電極５１の平面形状の面積を小さくすることができず、給電領域の面積の縮小は困難となっている。
　また、通常、選択ゲート電極ＣＧ上に乗り上げた導電膜の上面に塗布されたフォトレジストの厚さは、選択ゲート電極ＣＧ上に乗り上げた導電膜の上面以外に塗布されたフォトレジストの厚さよりも薄くなる。そのため、このフォトレジストをマスクとした導電膜のドライエッチングにおいて、選択ゲート電極ＣＧ上に乗り上げた導電膜の上面に塗布されたフォトレジストが選択ゲート電極ＣＧ上に乗り上げた導電膜の上面以外に塗布されたフォトレジストよりも早くエッチング除去され、そして選択ゲート電極ＣＧ上に乗り上げた導電膜が削れて、パッド電極５１の形状不良が発生するという問題もある。所定の形状のパッド電極が得られない場合は、パッド電極５１と、コンタクトホール５２を介してパッド電極５１に接続するプラグとの間が高抵抗または非導通となり、製造歩留まりが低下する。
　本発明の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、高集積化を実現できる技術を提供することにある。
　また、本発明の他の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上できる技術を提供することにある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本発明による半導体装置は、不揮発性メモリセルを含む半導体装置である。不揮発性メモリセルは、半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１導電膜からなる選択ゲート電極と、選択ゲート電極上に形成されたキャップ絶縁膜と、キャップ絶縁膜および選択ゲート電極からなる積層膜の片側面にサイドウォール状に形成された第２導電膜からなるメモリゲート電極と、キャップ絶縁膜および選択ゲート電極からなる積層膜とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜とを有し、メモリゲート電極に電圧を供給するプラグが形成される領域において、キャップ絶縁膜上およびメモリゲート電極上に形成された層間絶縁膜にコンタクトホールが形成され、コンタクトホールに埋め込まれたプラグがメモリゲート電極と電気的に接続している。
　本発明による半導体装置の製造方法は、メモリセルを含む半導体装置の製造方法である。メモリセルを形成する工程は、（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）第１ゲート絶縁膜上に第１導電膜を形成する工程と、（ｃ）第１導電膜上に第２絶縁膜を形成する工程と、（ｄ）第２絶縁膜および第１導電膜を順次加工することによって、第１導電膜からなる選択ゲート電極と、選択ゲート電極上に第２絶縁膜からなるキャップ絶縁膜を形成する工程と、（ｅ）メモリセルが形成される領域の選択ゲート電極上のキャップ絶縁膜は残し、選択ゲート電極に電圧を供給する第２プラグが形成される領域の選択ゲート電極上のキャップ絶縁膜は除去する工程と、（ｆ）前記（ｅ）工程の後に、半導体基板上に第２ゲート絶縁膜を形成する工程と、（ｇ）第２ゲート絶縁膜上に第２導電膜を形成する工程と、（ｈ）第２導電膜に対して異方性エッチングを施すことによって、キャップ絶縁膜および選択ゲート電極からなる積層膜の側面にサイドウォール状にメモリゲート電極を形成する工程と、（ｉ）前記（ｈ）工程の後に、メモリセルが形成される領域では、半導体基板にソース領域およびドレイン領域を形成する工程と、（ｊ）前記（ｉ）工程の後に、メモリゲート電極の上面および前記（ｅ）工程においてキャップ絶縁膜が除去された選択ゲート電極の上面にシリサイド層を形成し、かつ、ソース領域およびドレイン領域の上面にシリサイド層を形成する工程とを有する。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、高集積化を実現することができる。
　また、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上することができる。
本発明の一実施の形態による不揮発性メモリセルのチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図である。 本発明の一実施の形態による不揮発性メモリセルの給電領域の要部平面図である。 （ａ）は図２のＡ－Ａ′線に沿った要部断面図（メモリゲート電極のシャント部の要部断面図）であり、（ｂ）は図２のＢ－Ｂ′線に沿った要部断面図（選択ゲート電極のシャント部の要部断面図）である。 本発明の一実施の形態による不揮発性メモリセルを有する半導体装置の製造工程を示す半導体基板の要部断面図である。 不揮発性メモリセルを有する半導体装置の図４と同じ製造工程での給電領域の要部平面図である。 図４および図５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部平面図である。 図８および図９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部平面図である。 図１２および図１３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部平面図である。 本発明者によって検討された不揮発性メモリセルの給電領域の要部平面図である。
　以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
　また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
　本発明の一実施の形態による不揮発性メモリセルの構造の一例を図１によって説明し、不揮発性メモリセルを構成するメモリゲート電極および選択ゲート電極の給電領域の構造の一例を図２および図３によって説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図、図２は給電領域の要部平面図、図３（ａ）および（ｂ）はそれぞれ図２のＡ－Ａ′線に沿った要部断面図（メモリゲート電極のシャント部の要部断面図）および図２のＢ－Ｂ′線に沿った要部断面図（選択ゲート電極のシャント部の要部断面図）である。ここでは、サイドウォール形状のメモリゲート電極を採用したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示している。
　まず、メモリ領域（メモリセルが形成される領域）に形成された不揮発性メモリセルの構造について説明する。
　図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域にはメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣのドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ－型の半導体領域２ａｄと、そのｎ－型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。また、このメモリセルＭＣのソース領域Ｓｒｍは、例えば相対的に低濃度のｎ－型の半導体領域２ａｓと、そのｎ－型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ構造）。ｎ－型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣのチャネル領域側からｎ－型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
　このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣは半導体基板１に形成された素子分離部ＳＴＩ（Shallow Trench Isolation）を介して隣接している。選択ゲート電極ＣＧの上面には、キャップ絶縁膜ＣＡＰが形成されている。メモリゲート電極ＭＧは、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の片側面にサイドウォール状に形成されている。選択ゲート電極ＣＧは第１導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば８０～１２０ｎｍ程度である。また、メモリゲート電極ＭＧは第２導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、メモリゲート電極ＭＧのゲート長は、例えば５０～１００ｎｍ程度である。キャップ絶縁膜ＣＡＰは第２絶縁膜、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、または窒素を含んだ炭化シリコンからなり、その厚さは、例えば５０ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは、例えば１４０ｎｍ程度であり、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも５０ｎｍ程度高く形成されている。
　さらに、メモリゲート電極ＭＧの上面には、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。本実施の形態では、シリサイド層３はメモリゲート電極ＭＧの上面のみに形成し、選択ゲート電極ＣＧの上面には形成していない。しかし、選択ゲート電極ＣＧを構成する第１導電膜の低抵抗化等により所望する動作速度を得ることができる。上記シリサイド層３は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面にも形成されている。
　選択ゲート電極ＣＧと半導体基板１の主面との間には、ゲート絶縁膜（第１ゲート絶縁膜）４が設けられている。ゲート絶縁膜４は第１絶縁膜、例えば酸化シリコンからなり、その厚さは、例えば１～５ｎｍ程度である。従って素子分離部上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４下の半導体基板１（ｐウェルＨＰＷ）の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
　メモリゲート電極ＭＧは、ゲート絶縁膜（第２ゲート絶縁膜）を介して選択ゲート電極ＣＧの側面に設けられている。選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁するこのゲート絶縁膜は、絶縁膜（第４絶縁膜）６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜（第５絶縁膜）６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により構成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
　電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５～２０ｎｍ程度である。絶縁膜６ｂ，６ｔは、例えば酸化シリコンからなり、絶縁膜６ｂの厚さは、例えば１～１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば４～１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。
　選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜により構成される。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ、酸化シリコン膜７ｔの厚さは、例えば５０ｎｍである。
　上記絶縁膜６ｂ下、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１（ｐウェルＨＰＷ）には、例えばヒ素またはリンが導入されてｎ型の半導体領域８が形成されている。この半導体領域８は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。
　メモリセルＭＣは層間絶縁膜９により覆われており、層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホール（第３コンタクトホール）ＣＮＴが形成されている。層間絶縁膜９は第３絶縁膜からなり、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる積層膜によって構成される。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグ（第３プラグ）ＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。プラグＰＬＧは第３導電膜からなり、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。
　次に、給電領域に形成されたメモリゲート電極のシャント部および選択ゲート電極のシャント部の構造について説明する。
　図２および図３（ａ）に示すように、給電領域に形成されたメモリゲート電極ＭＧのシャント部（以下、ＭＧシャント部と記す）の構造は、メモリゲート電極ＭＧおよび選択ゲート電極ＣＧが素子分離部ＳＴＩ上に形成されている以外は、メモリ領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）およびメモリ用ｎＭＩＳ（Ｑｎｍ）の構造とほぼ同じである。そして、給電領域の層間絶縁膜９には、選択ゲート電極ＣＧの側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して形成されたメモリゲート電極ＭＧの上面に形成されたシリサイド層３に達するコンタクトホール（第１コンタクトホール）ＣＭが形成されている。このコンタクトホールＣＭは、給電領域の素子分離部ＳＴＩ、サイドウォールＳＷ、メモリゲート電極ＭＧ、ならびに絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ上に形成されている。さらに、このコンタクトホールＣＭは、選択ゲート電極ＣＧ上に乗り上げた形状であるが、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、コンタクトホールＣＭは、選択ゲート電極ＣＧと接続することはない。また、コンタクトホールＣＭは、素子分離部ＳＴＩ上に形成されているため、半導体基板１と接続することもない。給電領域のメモリゲート電極ＭＧには、コンタクトホールＣＭに埋め込まれた第３導電膜からなるプラグ（第１プラグ）ＰＭを介して第１層配線（図示は省略）に接続されている。
　これに対して、図２および図３（ｂ）に示すように、給電領域に形成された選択ゲート電極ＣＧのシャント部（以下、ＣＧシャント部）の構造は、メモリ領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）の構造とは異なっている。メモリ領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）では、その選択ゲート電極ＣＧの上面にキャップ絶縁膜ＣＡＰが形成されていたが、給電領域に形成された選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰは形成されておらず、選択ゲート電極ＣＧの上面にはシリサイド層３が形成されている。そして、給電領域の層間絶縁膜９には、選択ゲート電極ＣＧの上面に形成されたシリサイド層３に達するコンタクトホール（第２コンタクトホール）ＣＣが形成されている。給電領域の選択ゲート電極ＣＧには、コンタクトホールＣＣに埋め込まれた第３導電膜からなるプラグ（第２プラグ）ＰＣを介して第１層配線（図示は省略）に接続されている。
　また、選択ゲート電極ＣＧのシャント部において、メモリゲートＭＧの高さは、制御ゲート電極ＣＧの高さと同じか、制御ゲート電極ＣＧの高さよりも低くなるように形成されている。ここで、制御ゲート電極ＣＧの高さよりも低く形成した場合には、メモリゲートＭＧ上および選択ゲート電極ＣＧ上に形成されるシリサイド層３がショートする可能性を低くすることができる。
　このように、本実施の形態によれば、給電領域のＭＧシャント部では、層間絶縁膜９に形成されるコンタクトホールＣＭを、給電領域のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに達するように形成し、このコンタクトホールＣＭの内部にプラグＰＭを埋め込むことによって、メモリゲート電極ＭＧとプラグＰＭとを電気的に接続している。従って、前述の図２７に示したパッド電極５１の形成が不要となることから、給電領域の面積の縮小が可能となり、また、メモリゲート電極ＭＧとプラグＰＭとの間で良好な電気的な接続が得られる。これにより、不揮発性メモリセルを有する半導体装置の面積の縮小化を図ることができる。また、不揮発性メモリセルを有する半導体装置の製造歩留まりを向上することができる。
　また、給電領域のＭＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、上記コンタクトホールＣＭは選択ゲート電極ＣＧに達することはない。従って、コンタクトホールＣＭの内部に埋め込まれるプラグＰＭと選択ゲート電極ＣＧとの電気的な接続を防ぐことができる。他方、給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されておらず、シリサイド層３が形成されている。従って、上記コンタクトホールＣＭと同一工程で層間絶縁膜９に形成されるコンタクトホールＣＣは、容易に選択ゲート電極ＣＧの上面のシリサイド層３に達するので、コンタクトホールＣＣの内部に埋め込まれるプラグＰＣと選択ゲート電極ＣＧとの間で良好な電気的な接続が得られる。
　また、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、シリサイド層３を形成する際に、メモリゲートＭＧと選択ゲート電極ＣＧとがショートする等の不具合を考慮する必要もない。ここで、上述のように、選択ゲート電極ＣＧのシャント部においては、選択ゲート電極ＣＧの上にシリサイド層３が形成される。この時、メモリゲートＭＧと制御ゲート電極ＣＧの間には絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬが形成されているので、特に問題にならないが、上述のように、ショート等の不具合を解消するために、メモリゲートＭＧの高さを制御ゲート電極ＣＧの高さよりも低く形成しておくことも可能である。
　次に、本発明の一実施の形態による不揮発性メモリセルを有する半導体装置の製造方法を図４～図２６を用いて工程順に説明する。図４、図６～図８、図１０～図１２および図１４～図２５は半導体装置の製造工程中におけるメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、容量素子領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域）の要部断面図であり、図５、図９、図１３および図２６は半導体装置の製造工程中における給電領域の要部平面図である。
　まず、図４および図５に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。この素子分離部ＳＴＩは、給電領域および容量素子領域の半導体基板１にも形成される。
　次に、図６に示すように、周辺回路領域の半導体基板１にｎ型不純物を選択的にイオン注入することにより、埋め込みｎウェルＮＩＳＯを形成する。続いてメモリ領域および高圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＨＰＷを形成し、高圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＨＮＷを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＰＷを形成し、低圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＮＷを形成する。
　次に、メモリ領域の半導体基板１にｐ型不純物、例えばボロンを選択的にイオン注入する。これによりメモリ領域の半導体基板１に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄｃを形成する。
　次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ２０ｎｍ程度のゲート絶縁膜４Ａを形成する。続いてメモリ領域、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域のゲート絶縁膜４Ａを除去した後、半導体基板１に対して酸化処理を施す。これにより、メモリ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１～５ｎｍ程度のゲート絶縁膜（第１ゲート絶縁膜）４を形成し、同時に、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１～５ｎｍ程度のゲート絶縁膜（第３ゲート絶縁膜）４を形成する。
　次に、図７に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、メモリ領域、給電領域および容量素子領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜（第１導電膜）１０ｎを形成する。導電膜１０，１０ｎの厚さは、例えば１４０ｎｍ程度である。続いて、導電膜１０，１０ｎ上にキャップ絶縁膜ＣＡＰをＣＶＤ法により堆積する。キャップ絶縁膜ＣＡＰは、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンであり、その厚さは、例えば５０ｎｍである。
　次に、図８に示すように、メモリ領域、給電領域および容量素子領域のキャップ絶縁膜ＣＡＰおよびｎ型の導電膜１０ｎをリソグラフィ技術およびドライエッチング技術により順次パターニングする。これにより、メモリ領域および給電領域に、ｎ型の導電膜１０ｎからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度である。同時に、容量素子領域にｎ型の導電膜１０ｎからなる下部電極１０Ｅを形成する。
　次に、図９および図１０に示すように、給電領域のＣＧシャント部、容量素子領域および周辺回路領域のキャップ絶縁膜ＣＡＰを除去する。図９中、給電領域の選択ゲート電極ＣＧ上に残されたキャップ絶縁膜ＣＡＰを網掛けのハッチングで示している。ここで、周辺回路領域では、後の工程で形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩｓＳおよび高圧系ｐＭＩＳのそれぞれのゲート電極上にシリサイド層３を形成する必要がある。従って、この工程で周辺回路領域のキャップ絶縁膜ＣＡＰを除去しておく必要がある。また、容量素子領域では、キャップ絶縁膜ＣＡＰを残しておくと、下部電極１０Ｅと後の工程で形成される上部電極との間の誘電膜が厚くなりすぎて、容量値が減少してしまう。従って、この工程で容量素子領域のキャップ絶縁膜ＣＡＰを除去しておく必要がある。
　次に、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。
　次に、図１１に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜（第４絶縁膜）６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜（第５絶縁膜）６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１～１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５～２０ｎｍ程度、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４～１５ｎｍ程度を例示することができる。また、絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成してもよい。
　次に、半導体基板１の主面上に低抵抗多結晶シリコンからなるメモリゲート形成用の導電膜（第２導電膜）を堆積する。この導電膜はＣＶＤ法により形成され、その厚さは、例えば５０～１００ｎｍ程度である。続いて、リソグラフィ技術およびドライエッチング技術により、この導電膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）を介してサイドウォール１１を形成する。同時に、給電領域のＣＧシャント部では、選択ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。さらに、容量素子領域では、レジストパターンＲＰをマスクとして下部電極１０Ｅを覆うように上部電極１１Ｅを形成する。
　次に、図１２および図１３に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール１１をエッチングする。これにより、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。同時に、給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。
　次に、メモリ領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間、および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間、および素子分離部ＳＴＩとメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、給電領域のＣＧシャント部では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間、および素子分離部ＳＴＩとメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、容量素子領域では、下部電極１０Ｅと上部電極１１Ｅとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
　メモリ領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成される。このため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く、かつキャップ絶縁膜ＣＡＰの高さと同じか、またはそれより低く形成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）は、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間に形成されるため、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成される。
　同様に、給電領域のＭＧシャント部でも、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成される。このため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く、かつキャップ絶縁膜ＣＡＰの高さと同じか、またはそれより低く形成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）は、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧの間に形成されるため、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成される。
　しかし、給電領域のＣＧシャント部では、選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成される。このため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さとほぼ等しいか、または低くなるように形成される。さらに、給電領域のＣＧシャント部のメモリゲート電極ＭＧの高さは、メモリ領域のメモリゲート電極ＭＧの半導体基板１の主面からの高さよりも低く形成される。
　容量素子領域では、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを容量絶縁膜（誘電体膜）として、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導電膜からなる下部電極１０Ｅと、メモリ用ｎＭＩＳ（Ｑｍｃ）のメモリゲート電極ＭＧと同一層の導電膜からなる上部電極１１Ｅとからなる容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。また、容量素子は、半導体基板１に形成された素子分離部ＳＴＩ上に形成されており、基板部分と下部電極１０Ｅとからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極１１Ｅに達するコンタクトホールの位置および下部電極１０Ｅに達するコンタクトホールの位置が、フォトマスクずれ等によりずれたとしても、素子分離部ＳＴＩ上にずれるので、コンタクトホールを介して配線と半導体基板１とが短絡することもない。
　次に、図１４に示すように、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎａを形成する。また、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜１０にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜１０ｐを形成する。
　次に、図１５に示すように、周辺回路領域の導電膜１０ｎａ，１０ｐをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐ、導電膜１０ｎａからなる高圧系ｎＭＩＳのゲート電極ＧＨｎおよび導電膜１０ｐからなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍ程度であり、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍ程度である。
　次に、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面にｎ－型の半導体領域１３をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面にｐ－型の半導体領域１４をゲート電極ＧＨｐに対して自己整合的に形成する。
　次に、図１６に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜のメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば６ｎｍ程度である。これにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１５によって覆うことができる。このサイドウォール１５が形成されることによって、後述の周辺回路領域の低圧系ｎＭＩＳ領域にｎ－型の半導体領域を形成する工程および低圧系ｐＭＩＳ領域にｐ－型の半導体領域を形成する工程において、ｎ－型の半導体領域およびｐ－型の半導体領域の実効チャネル長を大きくなり、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳの短チャネル効果を抑制することができる。
　次に、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターン１６を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターン１６をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ－型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。
　次に、図１７に示すように、レジストパターン１６を除去した後、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターン１７を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターン１７をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ－型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
　ここでは、先にｎ－型の半導体領域２ａｄを形成し、その後ｎ－型の半導体領域２ａｓを形成したが、先にｎ－型の半導体領域２ａｓを形成し、その後ｎ－型の半導体領域２ａｄを形成してもよい。また、ｎ－型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ－型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
　次に、図１８に示すように、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面にｎ－型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面にｐ－型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。
　次に、図１９に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜のメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォールＳＷを形成する。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度および酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
　次に、図２０に示すように、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターン２０をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐに対してｐ＋型の半導体領域２１を自己整合的に形成する。これにより、ｐ－型の半導体領域１４とｐ＋型の半導体領域２１とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ－型の半導体領域１９とｐ＋型の半導体領域２１とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
　次に、図２１に示すように、メモリ領域、ならびに周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターン２２をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域では、ｎ＋型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。これにより、メモリ領域では、ｎ－型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ－型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｎ－型の半導体領域１３とｎ＋型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ－型の半導体領域１８とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
　次に、図２２に示すように、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面およびｎ＋型の半導体領域２ｂの上面に、給電領域では、ＭＧシャント部のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、ならびにＣＧシャント部の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面およびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２１の上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面およびｎ＋型の半導体領域２３の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐの上面およびｐ＋型の半導体領域２１の上面に、容量素子領域では、上部電極１１Ｅの選択ゲート電極ＣＧおよびサイドウォールＳＷとは平面的に重ならない部分の上面にシリサイド層３がサリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層３としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
　シリサイド層３を形成することにより、シリサイド層３と、その上部に形成されるプラグ等との接触抵抗を低減することができる。また、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐ自身の抵抗やソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
　次に、図２３に示すように、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。
　続いて図２４に示すように、絶縁膜として酸化シリコン膜９ｂをＣＶＤ法により堆積して、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。
　次に、図２５および図２６に示すように、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホール（第３コンタクトホール）ＣＮＴを層間絶縁膜９に形成する。同時に、給電領域では、ＣＧシャント部の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ上のシリサイド層３に達するコンタクトホール（第２コンタクトホール）ＣＣを形成し、ＭＧシャント部のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ上のシリサイド層３に達するコンタクトホール（第１コンタクトホール）ＣＭを層間絶縁膜９に形成する。ＭＧシャント部に形成されたコンタクトホールＣＭは、メモリゲート電極ＭＧとコンタクトホールＣＭとの位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧ上に乗り上げた形状となっている。しかし、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、コンタクトホールＣＭは、選択ゲート電極ＣＧと接続することはない。
　さらに、周辺回路領域では、高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳにおいて、それぞれのゲート電極（ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐ）上およびソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。図２５では、説明簡略化のため、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのソース・ドレイン領域ＳＤに達するコンタクトホールＣＡを例示している。
　また、容量素子領域では、上部電極１１Ｅと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅのそれぞれの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。図２５では、説明簡略化のため、上部電極１１Ｅに達するコンタクトホールＣＢを例示している。
　次に、コンタクトホールＣＮＴ内にプラグＰＬＧ（第３プラグ）、コンタクトホールＣＣ内にプラグＰＣ（第２プラグ）、コンタクトホールＣＭ内にプラグＰＭ（第１プラグ）、コンタクトホールＣＡ内にプラグＰＡ、コンタクトホールＣＢ内にプラグＰＢを形成する。プラグＰＬＧ，ＰＣ，ＰＭ，ＰＡ，ＰＢは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線（図示は省略）を形成することによって、メモリセル、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｎＭＩＳが略完成する。
　これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子を有する半導体装置に利用することができる。特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用することができる。

Claims (33)

  1. 　メモリセルを有する半導体装置であって、前記メモリセルは、
    　半導体基板上に形成された第１絶縁膜からなる第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に形成された第１導電膜からなる選択ゲート電極と、
    　前記選択ゲート電極上に形成された第２絶縁膜からなるキャップ絶縁膜と、
    　前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の片側面にサイドウォール状に形成された第２導電膜からなるメモリゲート電極と、
    　前記キャップ絶縁膜および前記選択ゲート電極からなる前記積層膜と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜とを有し、
    　前記メモリゲート電極に電圧を供給する第１プラグが形成された領域では、前記半導体基板、前記キャップ絶縁膜および前記メモリゲート電極上に第３絶縁膜からなる層間絶縁膜があり、前記層間絶縁膜に形成された第１コンタクトホールに第３導電膜を埋め込んで形成された前記第１プラグは、前記メモリゲート電極と電気的に接続していることを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、前記第１プラグは、前記キャップ絶縁膜上に形成されていることを特徴とする半導体装置。
  3. 　請求項１または２記載の半導体装置において、前記キャップ絶縁膜は、窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコンまたは炭化シリコンであることを特徴とする半導体装置。
  4. 　請求項１～３のいずれか１項に記載の半導体装置において、前記第２ゲート絶縁膜は、第４絶縁膜、前記第４絶縁膜上に形成された電荷蓄積層および前記電荷蓄積層上に形成された第５絶縁膜からなる積層膜によって形成されていることを特徴とする半導体装置。
  5. 　請求項４記載の半導体装置において、前記電荷蓄積層は、窒化シリコンであることを特徴とする半導体装置。
  6. 　請求項１～５のいずれか１項に記載の半導体装置において、前記メモリセルの周辺にはＭＩＳＦＥＴが形成されており、前記ＭＩＳＦＥＴは、
    　前記半導体基板上に形成された前記第１絶縁膜からなる第３ゲート絶縁膜と、
    　前記第３ゲート絶縁膜上に形成され、前記第１導電膜からなるゲート電極とを有することを特徴とする半導体装置。
  7. 　請求項１～６のいずれか１項に記載の半導体装置において、前記選択ゲート電極に電圧を供給する第２プラグが形成された領域では、前記キャップ絶縁膜は除去されており、前記層間絶縁膜に形成された第２コンタクトホールに前記第３導電膜を埋め込んで形成された前記第２プラグは、前記選択ゲート電極の上面に形成されたシリサイド層と電気的に接続していることを特徴とする半導体装置。
  8. 　請求項１～７のいずれか１項に記載の半導体装置において、前記メモリセルが形成された領域では、前記選択ゲート電極の前記半導体基板の主面からの高さは、前記メモリゲート電極の前記半導体基板の主面からの高さよりも低いことを特徴とする半導体装置。
  9. 　請求項１～８のいずれか１項に記載の半導体装置において、前記メモリセルが形成された領域および前記メモリゲート電極に電圧を供給する前記第１プラグが形成された領域における前記メモリゲート電極の前記半導体基板の主面からの高さは、前記選択ゲート電極に電圧を供給する前記第２プラグが形成された領域における前記メモリゲート電極の前記半導体基板の主面からの高さよりも高いことを特徴とする半導体装置。
  10. 　請求項１～９のいずれか１項に記載の半導体装置において、前記メモリゲート電極に電圧を供給する前記第１プラグが形成された領域および前記選択ゲート電極に電圧を供給する前記第２プラグが形成された領域では、前記半導体基板に絶縁膜からなる素子分離部が形成されていることを特徴とする半導体装置。
  11. 　メモリセルおよび容量素子を有する半導体装置において、
    　前記メモリセルは、
    　半導体基板上に形成された第１絶縁膜からなる第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に形成された第１導電膜からなる選択ゲート電極と、
    　前記選択ゲート電極上に形成された第２絶縁膜からなるキャップ絶縁膜と、
    　前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の片側面にサイドウォール状に形成された第２導電膜からなるメモリゲート電極と、
    　前記キャップ絶縁膜および前記選択ゲート電極からなる前記積層膜と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜とを有し、
    　前記容量素子は、
    　前記第１導電膜からなる下部電極と、
    　前記下部電極上に形成され、前記第２ゲート絶縁膜と同一層の膜である誘電体膜と、
    前記誘電体膜上に形成された前記第２導電膜からなる上部電極とを有し、
    　前記容量素子は前記キャップ絶縁膜を有していないことを特徴とする半導体装置。
  12. 　請求項１１記載の半導体装置において、前記容量素子は、チャージポンプ回路に用いられることを特徴とする半導体装置。
  13. 　請求項１１または１２記載の半導体装置において、前記メモリゲート電極に電圧を供給する第１プラグが形成された領域では、前記半導体基板、前記キャップ絶縁膜および前記メモリゲート電極上に第３絶縁膜からなる層間絶縁膜があり、前記層間絶縁膜に形成された第１コンタクトホールに第３導電膜を埋め込んで形成された第１プラグは、前記メモリゲート電極と電気的に接続していることを特徴とする半導体装置。
  14. 　請求項１１～１３のいずれか１項に記載の半導体装置において、前記キャップ絶縁膜は窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコンまたは炭化シリコンであることを特徴とする半導体装置。
  15. 　請求項１１～１４のいずれか１項に記載の半導体装置において、前記第２ゲート絶縁膜は、第４絶縁膜、前記第４絶縁膜上に形成された電荷蓄積層および前記電荷蓄積層上に形成された第５絶縁膜からなる積層膜によって形成されていることを特徴とする半導体装置。
  16. 　請求項１５記載の半導体装置において、前記電荷蓄積層は、窒化シリコンであることを特徴とする半導体装置。
  17. 　請求項１１～１６のいずれか１項に記載の半導体装置において、前記メモリセルおよび容量素子が形成された領域の周辺には、ＭＩＳＦＥＴが形成されており、前記ＭＩＳＦＥＴは、
    　前記半導体基板上に形成された前記第１絶縁膜からなる第３ゲート絶縁膜と、
    　前記第３ゲート絶縁膜上に形成され、前記第１導電膜からなるゲート電極とを有することを特徴とする半導体装置。
  18. 　請求項１１～１７のいずれか１項に記載の半導体装置において、前記選択ゲート電極に電圧を供給する第２プラグが形成された領域では、前記キャップ絶縁膜は除去されおり、前記層間絶縁膜に形成された第２コンタクトホールに前記第３導電膜を埋め込んで形成された前記第２プラグは、前記選択ゲートの上面に形成されたシリサイド層と電気的に接続していることを特徴とする半導体装置。
  19. 　請求項１１～１８のいずれか１項に記載の半導体装置において、前記メモリセルが形成された領域では、前記選択ゲート電極の前記半導体基板の主面からの高さは、前記メモリゲート電極の前記半導体基板の主面からの高さよりも低いことを特徴とする半導体装置。
  20. 　請求項１１～１９のいずれか１項に記載の半導体装置において、前記メモリセルが形成された領域および前記メモリゲート電極に電圧を供給する前記第１プラグが形成された領域における前記メモリゲート電極の前記半導体基板の主面からの高さは、前記選択ゲート電極に電圧を供給する第２プラグが形成された領域における前記メモリゲート電極の前記半導体基板の主面からの高さよりも高いことを特徴とする半導体装置。
  21. 　請求項１１～２０のいずれか１項に記載の半導体装置において、前記メモリゲート電極に電圧を供給する前記第１プラグが形成された領域および前記選択ゲート電極に電圧を供給する前記第２プラグが形成された領域では、前記半導体基板に絶縁膜からなる素子分離部が形成されていることを特徴とする半導体装置。
  22. 　第１メモリセルを有する半導体装置の製造方法であって、前記第１メモリセルを形成する工程は、
    （ａ）半導体基板上に第１絶縁膜を堆積して、第１ゲート絶縁膜を形成する工程と、
    （ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程と、
    （ｃ）前記第１導電膜上に第２絶縁膜を形成する工程と、
    （ｄ）前記第２絶縁膜および前記第１導電膜を加工することによって、前記第１導電膜からなる選択ゲート電極と、前記選択ゲート電極上に前記第２絶縁膜からなるキャップ絶縁膜とを形成する工程と、
    （ｅ）前記第１メモリセルが形成される領域の前記選択ゲート電極上の前記キャップ絶縁膜は残し、前記選択ゲート電極に電圧を供給する第２プラグが形成される領域の前記選択ゲート電極上の前記キャップ絶縁膜は除去する工程と、
    （ｆ）前記（ｅ）工程の後に、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
    （ｇ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
    （ｈ）前記第２導電膜に対して異方性エッチングを施すことによって、前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にサイドウォール状にメモリゲート電極を形成する工程と、
    （ｉ）前記（ｈ）工程の後に、前記第１メモリセルが形成される領域では、前記半導体基板に第１ソース領域および第１ドレイン領域を形成する工程と、
    （ｊ）前記（ｉ）工程の後に、前記メモリゲート電極の上面、前記選択ゲート電極に電圧を供給する前記第２プラグが形成される領域の前記選択ゲート電極の上面、ならびに前記第１メモリセルが形成される領域の前記第１ソース領域および第１ドレイン領域の上面にシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  23. 　請求項２２記載の半導体装置の製造方法において、前記選択ゲート電極に電圧を供給する前記第２プラグが形成される領域では、
    　前記半導体基板、前記選択ゲート電極および前記メモリゲート電極上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜に第２コンタクトホールを形成する工程と、
    　前記第２コンタクトホール内に前記第３導電膜を埋め込み、前記第２プラグを形成する工程と、
    を含み、前記第２プラグは前記選択ゲート電極の上面の前記シリサイド層と接続していることを特徴とする半導体装置の製造方法。
  24. 　半導体基板上に第１メモリセルおよび前記第１メモリセルの周辺に形成されるＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記第１メモリセルおよび前記ＭＩＳＦＥＴを形成する工程は、
    （ａ）前記半導体基板上に第１絶縁膜を堆積し、前記第１メモリセルの第１ゲート絶縁膜および前記ＭＩＳＦＥＴの第３ゲート絶縁膜を形成する工程と、
    （ｂ）前記第１ゲート絶縁膜上および第３ゲート絶縁膜上に第１導電膜を形成する工程と、
    （ｃ）前記第１導電膜上に第２絶縁膜を形成する工程と、
    （ｄ）前記第１メモリセルが形成される領域の前記第２絶縁膜および前記第１導電膜を加工することによって、前記第１導電膜からなる前記第１メモリセルの選択ゲート電極と、前記選択ゲート電極上に前記第２絶縁膜からなるキャップ絶縁膜とを形成する工程と、
    （ｅ）前記第１メモリセルが形成される領域の前記選択ゲート電極上の前記キャップ絶縁膜は残し、前記ＭＩＳＦＥＴが形成される領域の前記第２絶縁膜は除去する工程と、
    （ｆ）前記（ｅ）工程の後に、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
    （ｇ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
    （ｈ）前記第２導電膜に対して異方性エッチングを施すことによって、前記第１メモリセルの前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にサイドウォール状にメモリゲート電極を形成する工程と、
    （ｉ）前記ＭＩＳＦＥＴが形成される領域の前記第１導電膜を加工することによって、前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
    （ｊ）前記（ｉ）工程の後に、前記第１メモリセルが形成される領域では、前記半導体基板に第１ソース領域および第１ドレイン領域を形成し、前記ＭＩＳＦＥＴが形成される領域では、前記半導体基板に第２ソース領域および第２ドレイン領域を形成する工程と、
    （ｋ）前記（ｊ）工程の後に、前記メモリゲート電極の上面および前記ＭＩＳＦＥＴのゲート電極の上面にシリサイド層を形成し、かつ、前記第１ソース領域および前記第１ドレイン領域の上面、ならびに前記第２ソース領域および前記第２ドレイン領域の上面にシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  25. 　請求項２４記載の半導体装置の製造方法において、前記選択ゲート電極に電圧を供給する第２プラグが形成される領域では、
    　前記（ｅ）工程において、前記選択ゲート電極上の前記キャップ絶縁膜を除去する工程と、
    　前記（ｋ）工程において、前記選択ゲート電極の上面にシリサイド層を形成する工程と、
    　前記半導体基板、前記選択ゲート電極および前記メモリゲート電極上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜に第２コンタクトホールを形成する工程と、
    　前記第２コンタクトホール内に前記第３導電膜を埋め込み、前記第２プラグを形成する工程と、
    を含み、前記第２プラグは前記選択ゲート電極の上面の前記シリサイド層と接続していることを特徴とする半導体装置の製造方法。
  26. 　半導体基板上に第１メモリセルおよび前記第１メモリセルの周辺に形成された容量素子を有する半導体装置の製造方法であって、前記第１メモリセルおよび前記容量素子を形成する工程は、
    （ａ）前記半導体基板上に第１絶縁膜を堆積し、前記第１メモリセルの第１ゲート絶縁膜を形成する工程と、
    （ｂ）前記第１ゲート絶縁膜上および前記容量素子が形成される領域の半導体基板上に第１導電膜を形成する工程と、
    （ｃ）前記第１導電膜上に第２絶縁膜を形成する工程と、
    （ｄ）前記第２絶縁膜および前記第１導電膜を加工することによって、前記第１導電膜からなる第１メモリセルの選択ゲート電極と、前記選択ゲート上に前記第２絶縁膜からなるキャップ絶縁膜を形成し、前記第１導電膜からなる前記容量素子の下部電極と、前記下部電極上に前記第２絶縁膜からなるキャップ絶縁膜を形成する工程と、
    （ｅ）前記選択ゲート電極上の前記キャップ絶縁膜は残し、前記下部電極上の前記キャップ絶縁膜を除去する工程と、
    （ｆ）前記（ｅ）工程の後に、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
    （ｇ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
    （ｈ）前記第２導電膜に対して異方性エッチングを施すことによって、前記第１メモリセルの前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にサイドウォール状にメモリゲート電極を形成し、かつ前記下部電極を覆うように前記容量素子の上部電極を形成する工程と、
    を含み、前記（ｆ）工程で前記容量素子が形成される領域に形成された前記第２ゲート絶縁膜は、前記容量素子の容量絶縁膜として機能することを特徴とする半導体装置の製造方法。
  27. 　請求項２６記載の半導体装置の製造方法において、前記第１メモリセルが形成される領域では、
    （ｉ）前記（ｈ）工程の後に、前記半導体基板に第１ソース領域および第１ドレイン領域を形成する工程と、
    （ｊ）前記（ｉ）工程の後に、前記メモリゲート電極の上面、ならびに前記第１ソース領域および前記第１ドレイン領域の上面にシリサイド層を形成する工程と、
    をさらに含むことを特徴とする半導体装置の製造方法。
  28. 　請求項２６記載の半導体装置の製造方法において、前記選択ゲート電極に電圧を供給する第２プラグが形成される領域では、
    　前記（ｅ）工程において、前記選択ゲート電極上の前記キャップ絶縁膜を除去する工程と、
    　前記選択ゲート電極の上面にシリサイド層を形成する工程と、
    　前記半導体基板、前記選択ゲート電極および前記メモリゲート電極上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜に第２コンタクトホールを形成する工程と、
    　前記第２コンタクトホール内に前記第３導電膜を埋め込み、前記第２プラグを形成する工程と、
    を含み、前記第２プラグは前記選択ゲート電極の上面の前記シリサイド層と接続していることを特徴とする半導体装置の製造方法。
  29. 請求項２７記載の半導体装置の製造方法において、前記選択ゲート電極に電圧を供給する第２プラグが形成される領域では、
    　前記（ｅ）工程において、前記選択ゲート電極上の前記キャップ絶縁膜を除去する工程と、
    　前記（ｊ）工程において、前記選択ゲート電極の上面にシリサイド層を形成する工程と、
    　前記半導体基板、前記選択ゲート電極および前記メモリゲート電極上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜に第２コンタクトホールを形成する工程と、
    　前記第２コンタクトホール内に前記第３導電膜を埋め込み、前記第２プラグを形成する工程と、
    を含み、前記第２プラグは前記選択ゲート電極の上面の前記シリサイド層と接続していることを特徴とする半導体装置の製造方法。
  30. 　請求項２２～２９のいずれか１項に記載の半導体装置の製造方法において、前記メモリゲート電極に電圧を供給する第１プラグが形成される領域では、
    　前記（ｅ）工程において、前記選択ゲート電極上の前記キャップ絶縁膜を残す工程と、
    　前記半導体基板、前記選択ゲート電極および前記メモリゲート電極上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜に第１コンタクトホールを形成する工程と、
    　前記第１コンタクトホール内に第３導電膜を埋め込み、第１プラグを形成する工程と、
    を含み、前記第１プラグは前記メモリゲート電極と電気的に接続するように形成されていることを特徴とする半導体装置の製造方法。
  31. 　請求項３０記載の半導体装置の製造方法において、前記第１プラグは、前記キャップ絶縁膜上にも形成されていることを特徴とする半導体装置。
  32. 　請求項２２～３１のいずれか１項に記載の半導体装置の製造方法において、前記（ｆ）工程における前記第２ゲート絶縁膜を形成する工程は、
    　前記（ｅ）工程の後に、前記半導体基板上に第４絶縁膜を形成する工程と、
    　前記第４絶縁膜上に電荷蓄積層を形成する工程と、
    　前記電荷蓄積層上に第５絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  33. 　請求項２２～３２のいずれか１項に記載の半導体装置の製造方法において、前記メモリゲート電極に電圧を供給する前記第１プラグが形成される領域および前記選択ゲート電極に電圧を供給する前記第２プラグが形成される領域には、前記半導体基板に絶縁膜からなる素子分離部が形成されていることを特徴とする半導体装置の製造方法。
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