[go: up one dir, main page]

JP2016051740A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2016051740A
JP2016051740A JP2014174630A JP2014174630A JP2016051740A JP 2016051740 A JP2016051740 A JP 2016051740A JP 2014174630 A JP2014174630 A JP 2014174630A JP 2014174630 A JP2014174630 A JP 2014174630A JP 2016051740 A JP2016051740 A JP 2016051740A
Authority
JP
Japan
Prior art keywords
film
gate electrode
region
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014174630A
Other languages
English (en)
Inventor
祥之 川嶋
Yoshiyuki Kawashima
祥之 川嶋
茶木原　啓
Hiroshi Chagihara
啓 茶木原
西田　彰男
Akio Nishida
彰男 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014174630A priority Critical patent/JP2016051740A/ja
Priority to US14/829,614 priority patent/US20160064226A1/en
Publication of JP2016051740A publication Critical patent/JP2016051740A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/696—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/796—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions having memorised stress for introducing strain in the channel regions, e.g. recrystallised polysilicon gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】ＭＩＳＦＥＴおよび不揮発性メモリを有する半導体装置の特性を向上させる製造方法を提供する。
【解決手段】ＭＩＳＦＥＴ（ＬＴ）を構成するゲート電極ＧＥと、メモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上方に、窒化シリコン膜で構成される応力印加膜１０を形成する。そして、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上方の窒化シリコン膜１０を除去することにより、開口部を形成する。この後、窒化シリコン膜１０に開口部が形成された状態で、熱処理を施し、ＭＩＳＦＥＴ（ＬＴ）に応力を印加する。メモリセルＭＣ上の応力印加膜（窒化シリコン膜）１０を除去することにより、窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性の劣化を回避することができる。
【選択図】図１５

Description

本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリセルおよびＭＩＳＦＥＴを有する半導体装置の製造方法に好適に利用できるものである。
不揮発性メモリセルおよびＭＩＳＦＥＴを有する半導体装置の製造工程中には、窒化シリコン膜の形成工程や熱処理工程が含まれる。
例えば、ゲート電極の上部からチャネルに応力を印加することにより、チャネルの結晶を歪ませ、チャネル中のキャリア移動度を向上させるＳＭＴ工程には、窒化シリコン膜の形成工程および熱処理工程が含まれる。
例えば、特開２０１０−２０５９５１号公報（特許文献１）には、ＳＭＴ技術を用いて形成された固体撮像装置が開示されている。
また、特開２００９−３２９６２号公報（特許文献２）および特開２００９−２５２８４１号公報（特許文献３）には、トランジスタの性能に対する水素の影響についての開示がある。
特開２０１０−２０５９５１号公報 特開２００９−３２９６２号公報 特開２００９−２５２８４１号公報
本発明者は、不揮発性メモリセルおよびＭＩＳＦＥＴを有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、不揮発性メモリセルおよびＭＩＳＦＥＴを有する半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、まず、ＭＩＳＦＥＴを構成するゲート電極と、不揮発性メモリセルを構成する第１ゲート電極および第２ゲート電極の上方に、窒化シリコン膜を形成する。そして、第１ゲート電極および第２ゲート電極の上方の窒化シリコン膜を除去することにより、第１ゲート電極および第２ゲート電極の上方の窒化シリコン膜に開口部を形成する。この後、窒化シリコン膜に開口部が形成された状態で、熱処理を施す。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程を示す要部断面図である。 ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの特性を示す図である。 応力印加膜である窒化シリコン膜を設けたＭＩＳＦＥＴの断面図である。 応力印加膜である窒化シリコン膜を設けたメモリセルの断面図である。 実施の形態２の半導体装置の要部断面図である。 実施の形態２の半導体装置におけるメモリセルの等価回路図である。 「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４８に続く半導体装置の製造工程を示す要部断面図である。 比較例の半導体装置の製造工程中の要部断面図である。 実施の形態３の応用例２の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例２の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例３の半導体装置の製造工程を示す要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセル（不揮発性メモリセル、不揮発性記憶素子、不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリともいう）ＭＣを有する。
ＭＩＳＦＥＴ（ＬＴ）は、コアＭＩＳ形成領域１Ａに形成され、ＭＩＳＦＥＴ（ＨＴ）よりゲート長が小さいＭＩＳＦＥＴである。例えば、ＭＩＳＦＥＴ（ＬＴ）のゲート長は、４０ｎｍ程度である。このような、比較的ゲート長の小さいＭＩＳＦＥＴは、例えば、メモリセルＭＣを駆動するための回路（コア回路、周辺回路ともいう）などに用いられる。また、ＭＩＳＦＥＴ（ＬＴ）は、ＭＩＳＦＥＴ（ＨＴ）より駆動電圧が低い傾向にある。また、ＭＩＳＦＥＴ（ＬＴ）の絶縁膜３は、ＭＩＳＦＥＴ（ＨＴ）の絶縁膜３より薄い場合がある。
一方、ＭＩＳＦＥＴ（ＨＴ）は、Ｉ／ＯＭＩＳ形成領域２Ａに形成され、ＭＩＳＦＥＴ（ＬＴ）よりゲート長が大きいＭＩＳＦＥＴである。例えば、ＭＩＳＦＥＴ（ＨＴ）のゲート長は、１０００ｎｍ程度である。このような、比較的ゲート長の大きいＭＩＳＦＥＴは、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。また、ＭＩＳＦＥＴ（ＨＴ）は、ＭＩＳＦＥＴ（ＬＴ）より駆動電圧が高い傾向にある。また、ＭＩＳＦＥＴ（ＨＴ）の絶縁膜３は、ＭＩＳＦＥＴ（ＬＴ）の絶縁膜３より厚い場合がある。
ＭＩＳＦＥＴ（ＬＴ）は、半導体基板１（ｐ型ウエルＰＷ１）上に絶縁膜３を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８は、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
ＭＩＳＦＥＴ（ＨＴ）は、半導体基板１（ｐ型ウエルＰＷ２）上に絶縁膜３を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８は、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ３）の上方に配置された制御ゲート電極（ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ３）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ３）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ３）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。
また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ３中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。ソース領域ＭＳは、ｎ＋型半導体領域８ａとｎ−型半導体領域７ａよりなる。ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８ａは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高い。ドレイン領域ＭＤは、ｎ＋型半導体領域８ｂとｎ−型半導体領域７ｂよりなる。ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８ｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
ここで、本実施の形態（図１）においては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）には、ＳＭＴによりチャネル領域に応力が印加されている。一方、メモリセルＭＣには、ＳＭＴによりチャネル領域に応力が印加されていない。
このＳＭＴとは、前述したとおり、ＭＩＳＦＥＴのゲート電極の上部、及び側面部からチャネル領域に応力を印加することにより、チャネル領域の結晶を歪ませ、チャネル領域中のキャリア移動度を向上させる技術である。
具体的には、ゲート電極の上部に、応力印加膜を形成し、熱処理を施す。この熱処理により応力印加膜に応力（圧縮応力や引っ張り応力）が加わる。この応力が、ゲート電極ＧＥの下部のチャネル領域までおよび、チャネル領域の結晶間隔を変化させることにより、キャリア移動度を向上させることができる。チャネル領域に加わった応力は、応力印加膜を除去した後も維持される。
したがって、本実施の形態（図１）においては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＳＭＴによりＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）のチャネル領域の結晶間隔が変化している。一方、メモリセルＭＣには、ＳＭＴが適用されていないため、ＳＭＴによるチャネル領域の結晶間隔の変化はない。このように、本実施の形態の半導体装置においては、ＳＭＴをすべての素子に適用するのではなく、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。以下の「製法説明」の欄において、さらに詳細に説明する。
［製法説明］
次いで、図２〜図１９を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図２〜図１９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程＞
まず、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程の一例について説明する。
図２に示すように、半導体基板１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域２を形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。
次いで、半導体基板１のコアＭＩＳ形成領域１Ａにｐ型ウエルＰＷ１を、Ｉ／ＯＭＩＳ形成領域２Ａにｐ型ウエルＰＷ２を、メモリセル領域３Ａにｐ型ウエルＰＷ３を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。
次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３）の表面を清浄化した後、図３に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成してもよい。また、コアＭＩＳ形成領域１Ａ上の絶縁膜（ゲート絶縁膜）３、Ｉ／ＯＭＩＳ形成領域２Ａ上の絶縁膜（ゲート絶縁膜）３およびメモリセル領域３Ａ上の絶縁膜（ゲート絶縁膜）３を、それぞれ異なる膜厚とし、また、異なる膜種としてもよい。
次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。このシリコン膜４は、コアＭＩＳ形成領域１ＡにおいてＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥとなり、Ｉ／ＯＭＩＳ形成領域２ＡにおいてＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥとなり、メモリセル領域３ＡにおいてメモリセルＭＣの制御ゲート電極ＣＧとなる。
次いで、メモリセル領域３Ａのシリコン膜４中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。
次いで、シリコン膜４の表面を例えば３〜１０ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、５０〜１５０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
次いで、制御ゲート電極ＣＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。このように、本実施の形態においては、制御ゲート電極ＣＧの上部に、キャップ絶縁膜（窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１）を形成したので、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）が、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥやＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥより高く（厚く）なる。なお、シリコン膜４を厚く形成し制御ゲート電極ＣＧを高くしてもよい。この場合、キャップ絶縁膜を省略することができる。この場合、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの厚いシリコン膜４を除去し、薄いシリコン膜を付け直すことにより、制御ゲート電極ＣＧを、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥやＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥより高く（厚く）することができる。なお、上記付け直し工程については、例えば、実施の形態２に示す工程を適用することができる。このように、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）または制御ゲート電極ＣＧを高くすることにより、後述するメモリゲート電極ＭＧを制御性良く、良好な形状に形成することができる。
ここで、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３は、以降のパターニング工程などにより除去され得る。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいては、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４を残存させておく。
次いで、コアＭＩＳ形成領域１Ａにおいて、シリコン膜４の上部の窒化シリコン膜ＣＰ２を除去する。
次いで、図４に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１の上部を含む半導体基板１上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。まず、半導体基板１の主面を清浄化処理した後、図４に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１の上部を含む半導体基板１上に、酸化シリコン膜５Ａを形成する。この酸化シリコン膜５Ａは、例えば、熱酸化法（好ましくはＩＳＳＧ酸化）により例えば４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５ＡをＣＶＤ法を用いて形成してもよい。図においては、ＩＳＳＧ酸化法で形成した場合の酸化シリコン膜５Ａの形状を示してある。次いで、酸化シリコン膜５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１０ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する中間層となる。
次いで、窒化シリコン膜５Ｎ上に、酸化シリコン膜５ＢをＣＶＤ法により例えば５ｎｍ程度の膜厚で堆積する。
以上の工程により、酸化シリコン膜５Ａ、窒化シリコン膜５Ｎおよび酸化シリコン膜５Ｂからなる絶縁膜（ＯＮＯ膜）５を形成することができる。なお、図４に示すコアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの窒化シリコン膜（キャップ絶縁膜）ＣＰ２上に絶縁膜（ＯＮＯ膜）５が残存してもよい。
また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域３Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。また、各層の膜厚はそのメモリセルの動作方式毎に最適な値を有する。
次いで、絶縁膜５上に、導電性膜（導電体膜）としてシリコン膜６を形成する。絶縁膜５の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。なお、このシリコン膜６に必要に応じて不純物を導入してもよい。また、このシリコン膜６は、後述するように、メモリセル領域３Ａにおいてメモリゲート電極ＭＧ（例えば、ゲート長が５０ｎｍ程度）となる。
次いで、図５に示すように、シリコン膜６をエッチバックする。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォール状（側壁膜状）に残存させることができる。この際、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいては、シリコン膜６がエッチングされ、絶縁膜５が露出する。なお、Ｉ／ＯＭＩＳ形成領域２Ａとメモリセル領域３Ａとの境界部においては、酸化シリコン膜ＣＰ１およびシリコン膜４の積層膜の側壁に、絶縁膜５を介してシリコン膜６がサイドウォール状（側壁膜状）にシリコンスペーサＳＰ２として残存する。
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される。上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚に対応してメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。
このように、メモリゲート電極ＭＧは、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）の側壁に絶縁膜５を介してサイドウォール状（側壁膜状）に形成される。このため、制御ゲート電極部を高く形成することにより、メモリゲート電極ＭＧを制御性良く、良好な形状に形成することができる。そして、メモリゲート電極ＭＧの高さを確保することができるため、メモリゲート電極ＭＧの側壁に形成される側壁絶縁膜ＳＷを制御性良く、良好な形状に形成することができる。さらに、メモリゲート電極ＭＧや側壁絶縁膜ＳＷをマスクとしてｎ型不純物を注入することにより形成されるｎ−型半導体領域７ａやｎ＋型半導体領域８ａを制御性良く、良好な形状に形成することができる。
次いで、図６に示すように、制御ゲート電極ＣＧの側壁部でメモリゲート電極ＭＧを形成しない側のシリコンスペーサＳＰ１、およびコアＭＩＳ形成領域１Ａとメモリセル領域３Ａとの境界部のシリコンスペーサＳＰ２（シリコン膜６）を除去する。
次いで、絶縁膜５をエッチングによって除去する。これにより、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、ｐ型ウエルＰＷ３が露出する。また、コアＭＩＳ形成領域１Ａにおいては、酸化シリコン膜ＣＰ１も除去され、シリコン膜４が露出する。
次いで、コアＭＩＳ形成領域１Ａにおいて、シリコン膜４に不純物を導入する。例えば、シリコン膜４に、リンなどのｎ型不純物を注入する。
次いで、シリコン膜４のＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥの形成予定領域およびＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜（図示せず）をアッシングなどにより除去することにより、図７に示すように、コアＭＩＳ形成領域１Ａに、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥを形成し、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥを形成する。ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥのゲート長は、例えば、４０ｎｍ程度であり、ＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥのゲート長は、例えば、１０００ｎｍ程度である。
また、各ゲート電極ＧＥの下に残存する絶縁膜３が、各ＭＩＳＦＥＴ（ＬＴ、ＨＴ）のゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
次いで、図８に示すように、制御ゲート電極ＣＧの一方の側（メモリゲート電極ＭＧと逆側）に開口を有するフォトレジスト膜（図示せず）をマスクに、ｐ型不純物を斜めに注入する（斜めインプラする）。これにより、制御ゲート電極ＣＧの下部の半導体基板１にｐ型のハロー領域（ｐ型不純物領域）ＨＬを形成する。このｐ型のハロー領域ＨＬは、必ずしも形成する必要はないが、これを形成した場合は、ドレイン領域ＭＤからメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。さらに、上記フォトレジスト膜（図示せず）がある状態で、半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ｂを形成する。ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。この後、上記フォトレジスト膜（図示せず）を除去する。
次いで、図８に示すように、メモリゲート電極ＭＧ側に開口を有するフォトレジスト膜（図示せず）をマスクに、半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂおよびｎ−型半導体領域７をそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。また、コアＭＩＳ形成領域１Ａのｎ−型半導体領域７とＩ／ＯＭＩＳ形成領域２Ａのｎ−型半導体領域７とを、異なる不純物濃度および異なる接合の深さとしてもよい。
次いで、図９に示すように、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、側壁絶縁膜ＳＷを形成する。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜ＳＯを堆積し、さらに、その上部に窒化シリコン膜ＳＮを堆積することにより、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層膜よりなる絶縁膜を形成する。この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜と窒化シリコン膜との積層膜の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
次いで、図１０に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ３）に注入することで、高不純物濃度のｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂを形成する。この際、ｎ＋型半導体領域８ａは、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂとｎ＋型半導体領域８とは、異なる不純物濃度および異なる接合の深さとしてもよい。また、コアＭＩＳ形成領域１Ａのｎ＋型半導体領域８とＩ／ＯＭＩＳ形成領域２Ａのｎ＋型半導体領域８とを、異なる不純物濃度および異なる接合の深さとしてもよい。
上記工程により、メモリセル領域３Ａにおいて、ｎ−型半導体領域７ｂとｎ＋型半導体領域８ｂからなり、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとｎ＋型半導体領域８ａからなり、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ｎ−型半導体領域７とｎ＋型半導体領域８とからなるＬＤＤ構造のソース、ドレイン領域が形成される。
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）が形成され、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）が形成され、メモリセル領域３ＡにメモリセルＭＣが形成される（図１０）。
なお、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程については、上記工程に限定されるものではない。
＜ＳＭＴおよびシリサイド工程＞
次いで、図１１に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を１３ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。このストッパー膜９は、後述する応力印加膜１０のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜９により、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣを構成する各パターン（例えば、シリコン膜よりなる部位など）の不所望なエッチングを防止することができる。
次いで、図１２に示すように、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
ここで、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）が、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥやＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥより高く形成されているので、制御ゲート電極ＣＧの上方の応力印加膜１０の底部は、ゲート電極ＧＥの上方の応力印加膜１０の底部より高い位置に配置されることとなる。また、制御ゲート電極ＣＧの上方の応力印加膜１０の表面は、ゲート電極ＧＥの上方の応力印加膜１０の表面より高い位置に配置されることとなる。
次いで、図１３に示すように、半導体基板１（コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａ）上に塗布膜ＣＦを形成する。例えば、塗布膜ＣＦとして反射防止膜（ＢＡＲＣ：Bottom Anti−Reflective Coating）を形成する。反射防止膜は、溶液またはゲル状のコーティング剤であり、例えば、スピンコート法等を用いて半導体基板１上に塗布することができる。この際、溶液またはゲル状の反射防止膜材料は、半導体基板１上の凹凸を埋めるように広がる。このため、反射防止膜材料の塗布量を調整することで、図１３に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０を覆いつつ、メモリセル領域３Ａの制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の応力印加膜１０は、露出するように、塗布することが可能である。このように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０を覆いつつ、メモリセル領域３Ａの制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の応力印加膜１０を覆わない塗布膜ＣＦを形成する。このような工程によれば、露光、現像処理をすることなく、いわゆるマスクレスで、部分的に応力印加膜１０を覆わない塗布膜ＣＦを形成することができる。なお、ここでは、塗布膜ＣＦとして反射防止膜を用いたが、他の溶液またはゲル状のコーティング剤（例えば、フォトレジスト膜）を用いてもよい。但し、反射防止膜は、比較的薄膜の状態でも制御が容易であり、塗布膜ＣＦの厚さ調整が容易である。このような反射防止膜材料としては、例えば、有機物を含んだ高分子化合物材料が用いられる。
また、塗布膜ＣＦの厚さ調整が困難な場合は、塗布膜ＣＦを、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の応力印加膜１０を覆う膜厚で形成した後、全面をエッチバックすることにより、塗布膜ＣＦの表面を後退させ、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部））上の応力印加膜１０を露出させてもよい。
次いで、図１４に示すように、塗布膜ＣＦをマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＨ４を用いて、等方的なドライエッチングを行う。これにより、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａが応力印加膜１０で覆われ、メモリセル領域３Ａの一部の応力印加膜１０が除去される。別の言い方をすれば、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）およびメモリゲート電極ＭＧの上方の応力印加膜（窒化シリコン膜）１０に開口部を形成することができる。この開口部からは、ストッパー膜９が露出する。
次いで、図１５に示すように、塗布膜ＣＦをエッチングすることにより除去する。次いで、図１６に示すように、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）およびＩ／ＯＭＩＳ形成領域２ＡのＭＩＳＦＥＴ（ＨＴ）に応力が印加される。一方、メモリセル領域３Ａの応力印加膜１０は部分的に除去されているため、メモリセルＭＣには、応力が印加されない。
なお、この熱処理を利用して、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化し、先の熱処理（活性化処理）を省略してもよい。また、この熱処理により、非晶質シリコン膜よりなるシリコン膜４、６を結晶化させてもよい（結晶化処理）。
次いで、図１７に示すように、応力印加膜１０Ｓを除去する。ここでは、応力印加膜１０Ｓを構成する窒化シリコン膜を、エッチング選択比が大きくなる、即ち、応力印加膜１０Ｓのエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）溶液を用い、１５５℃で６００秒間のウエットエッチングを行う。これにより、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
次いで、図１８に示すように、上記ストッパー膜９を除去する。ここでは、ストッパー膜９を構成する酸化シリコン膜を、エッチング選択比が大きくなる、即ち、ストッパー膜９のエッチング速度／半導体基板１のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、ＨＦ溶液を用い、２５℃で１００秒間のウエットエッチングを行う。
次いで、図１９に示すように、サリサイド技術を用いて、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、次のようにして形成することができる。
例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上部に、それぞれ金属シリサイド層ＳＩＬが形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
この後、図示は省略するが、半導体基板１の主面全面上に、層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜中に、例えば、ｎ＋型半導体領域８、８ａ、８ｂの表面を露出するコンタクトホール（図示せず）を形成し、コンタクトホール内に、導電性膜を埋め込むことにより、プラグ（図示せず）を形成する。次いで、プラグが埋め込まれた層間絶縁膜上に配線（図示せず）を形成する（後述の実施の形態２を参照）。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）に、ＳＭＴを適用したので、半導体装置の特性を総合的に向上させることができる。
本発明者らが、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのすべての素子にＳＭＴを適用した場合について検討したところ図２０に示す結果が得られた。図２０は、ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの特性を示す図である。
即ち、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａ上に、応力印加膜１０である窒化シリコン膜が存在する状態で（例えば、図１２参照）、熱処理を行い、各素子に応力を印加した場合について検討した。
図２０に示すように、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴの効果により、チャネル電流（図２０においては、単に“電流”と表示）の増加が確認できた。しかしながら、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのチャネル電流は、変わらなかった。これは、ゲート長が比較的大きいＭＩＳＦＥＴ（ＨＴ）やメモリセルＭＣについては、ＳＭＴの効果が乏しく、チャネル電流が増加するに至らなかったものと考察される。
一方、ＨＣついては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのすべての素子において、低下した。ここで、“ＨＣ”とは、ホットキャリアによる劣化を示し、例えば、チャネル電流が１０％減少する時間をＨＣ寿命として定義される。これは、応力印加膜１０として用いる窒化シリコン膜に含まれる水素（Ｈ）が影響しているものと考えられる。
図２１は、応力印加膜である窒化シリコン膜を設けたＭＩＳＦＥＴの断面図である。図２１に示すＭＩＳＦＥＴについて、図１に示すＭＩＳＦＥＴ（ＨＴ）と同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。なお、ＰＷは、ｐ型ウエルを示す。
図２１に示すように、応力印加膜１０として用いられる窒化シリコン膜には、Ｈ（水素、水素元素）が多く含まれている。特に、窒化シリコン膜を、水素化合物を原料としたＣＶＤ法により形成した場合には、膜中に、Ｈ（水素、水素元素）が多く含まれる。
この窒化シリコン膜中のＨ（水素）が、応力を印加するための熱処理により、ＭＩＳＦＥＴの内部へ拡散する。例えば、半導体基板１（ｐ型ウエル）と絶縁膜３との界面に、Ｈ（水素）が到達すると、シリコン（Ｓｉ）と結合し、Ｓｉ−Ｈ結合を生成する。そして、ＭＩＳＦＥＴの駆動時に、高電位が印加されるドレイン領域側において、ホットキャリアが生じると、Ｓｉ−Ｈ結合が切断され、界面準位となる。このような界面準位が多く形成されると、キャリアが捕獲され、ＭＩＳＦＥＴの駆動能力を低下させる。
図２２は、応力印加膜である窒化シリコン膜を設けたメモリセルの断面図である。図２２に示すメモリセルについて、図１に示すメモリセルＭＣと同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。なお、ＰＷは、ｐ型ウエルを示す。
図２２に示すように、応力印加膜１０として用いられる窒化シリコン膜中のＨ（水素）が、応力を印加するための熱処理により、メモリセルの内部へ拡散する。例えば、絶縁膜（ＯＮＯ膜）５を構成する中間層である窒化シリコン膜５Ｎに、Ｈ（水素）が到達すると、メモリセルの電荷蓄積部に、浅いトラップ準位が増加する。このような、浅いトラップ準位に、メモリセルに書き込むべき電荷が保持されると、電荷が抜けやすくなり、メモリセルの保持特性が劣化する。
これに対し、本実施の形態においては、ＳＭＴの効果が乏しいメモリセルＭＣについて、ＳＭＴを適用せず、メモリセルＭＣ上の応力印加膜（窒化シリコン膜）１０を除去したので、上記窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性の劣化を回避することができる。即ち、メモリセルＭＣ上の応力印加膜（窒化シリコン膜）１０の開口部からＨ（水素）を逃がすことができる。
特に、ホットキャリアを用いた駆動（例えば、書き込みや消去方法にホットキャリア（ホットエレクトロンやホットホール）を用いるＳＳＩ方式やＢＴＢＴ現象を利用する場合には、Ｈ（水素）の影響が大きい（実施の形態２も参照）。これに対し、ＦＮ（Fowler Nordheim）トンネル現象を利用する場合には、Ｈ（水素）の影響は小さい。このように、書き込みや消去方法にホットキャリアを利用する場合には、本実施の形態を適用して効果的である。
もちろん、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴにより、チャネル電流の向上を図ることができる。
また、ＭＩＳＦＥＴ（ＨＴ）については、ＳＭＴの効果が乏しく、窒化シリコン膜中のＨ（水素）によるＨＣの低下が生じるものの（図２０参照）、その程度が、メモリセルＭＣほど大きくなく、例えば、メモリセルのＨＣ劣化の１０％程度の低下であるため、ＭＩＳＦＥＴ（ＨＴ）上に応力印加膜（窒化シリコン膜）１０を残存させても、ＨＣの低下の影響は小さい。よって、本実施の形態においては、ＭＩＳＦＥＴ（ＨＴ）についてもＳＭＴを適用している。
なお、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）およびメモリゲート電極ＭＧの上方の応力印加膜（窒化シリコン膜）１０の開口部を、パターニング（露光したフォトレジスト膜をマスクとしたエッチング）により形成してもよい。
また、本実施の形態においては、ＭＩＳＦＥＴ（ＨＴ）についても、ＳＭＴを適用したが、例えば、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０を除去することで、ＭＩＳＦＥＴ（ＨＴ）についてＳＭＴを適用しないようにしてもよい。また、後述の実施の形態３に示すように、ＭＩＳＦＥＴ（ＨＴ）についても、メモリセルＭＣと同様にＳＭＴの適用を回避してもよい。
このように、全面に形成した応力印加膜（窒化シリコン膜）１０のうち、部分的に、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）およびメモリゲート電極ＭＧの上方の応力印加膜（窒化シリコン膜）１０を除去することにより、ＳＭＴを選択的に適用することができ、半導体装置の特性を総合的に向上させることができる。
さらに、本実施の形態においては、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）について、ｎチャネル型ＭＩＳＦＥＴを例に説明したが、ｐチャネル型ＭＩＳＦＥＴについても同様の効果を奏することが本発明者らの検討により確認されている。即ち、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）として、ｐチャネル型ＭＩＳＦＥＴを用いた場合にも、同様の効果を奏する。
（実施の形態２）
＜半導体装置の構造＞
初めに、本実施の形態の半導体装置の構造を、図面を参照して説明する。図２３は、実施の形態２の半導体装置の要部断面図である。図２４は、実施の形態２の半導体装置におけるメモリセルの等価回路図である。
図２３に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウエハである。
半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１１Ａ、ならびに、周辺回路領域１１Ｂおよび１１Ｃを有している。メモリセル領域１１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１１ＢにはＭＩＳＦＥＴＱＨが形成されており、周辺回路領域１１ＣにはＭＩＳＦＥＴＱＬが形成されている。メモリセル領域１１Ａと周辺回路領域１１Ｂは隣り合っていなくてもよく、メモリセル領域１１Ａと周辺回路領域１１Ｃは隣り合っていなくてもよく、周辺回路領域１１Ｂと周辺回路領域１１Ｃとは隣り合っていなくてもよい。しかし、理解を簡単にするために、図２３の断面図においては、メモリセル領域１１Ａの隣に周辺回路領域１１Ｂを図示し、周辺回路領域１１Ｂの隣に周辺回路領域１１Ｃを図示している。
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１１Ｂに形成されるＭＩＳＦＥＴＱＨ、および、周辺回路領域１１Ｃに形成されるＭＩＳＦＥＴＱＬは、周辺回路用のＭＩＳＦＥＴである。
周辺回路領域１１Ｂは、高圧系ＭＩＳ（Metal Insulator Semiconductor）領域であり、周辺回路領域１１Ｃは低圧系ＭＩＳ領域である。したがって、周辺回路領域１１Ｂに形成されるＭＩＳＦＥＴＱＨは、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１１Ｃに形成されるＭＩＳＦＥＴＱＬは、低耐圧のＭＩＳＦＥＴである。周辺回路領域が、高圧系ＭＩＳ領域と、低圧系ＭＩＳ領域と、を含むことにより、各種の回路を形成することができる。
初めに、メモリセル領域１１Ａに形成されたメモリセルＭＣ１の構成を具体的に説明する。
メモリセル領域１１Ａにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲ１とを有している。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜１２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲ１により規定、すなわち区画され、素子分離領域ＩＲ１により他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウエルＰＷ１が形成されている。すなわち、活性領域ＡＲ１は、ｐ型ウエルＰＷ１が形成された領域である。ｐ型ウエルＰＷ１は、ｐ型の導電型を有する。
図２３に示すように、メモリセル領域１１Ａのｐ型ウエルＰＷ１には、メモリトランジスタＭＴおよび制御トランジスタＣＴからなるメモリセルＭＣ１が形成されている。メモリセル領域１１Ａには、実際には複数のメモリセルＭＣ１がアレイ状に形成されており、図２３には、そのうちの１つのメモリセルＭＣ１の断面が示されている。メモリセルＭＣ１は、半導体装置に備えられた不揮発性メモリに含まれている。
メモリセルＭＣ１は、スプリットゲート型のメモリセルである。すなわち、図２３に示すように、メモリセルＭＣ１は、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有している。
図２３に示すように、メモリセルＭＣ１は、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣ１は、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１と、キャップ絶縁膜ＣＰ１上に形成されたキャップ絶縁膜ＣＰ２と、を有している。さらに、メモリセルＭＣ１は、制御ゲート電極ＣＧと半導体基板１のｐ型ウエルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板１のｐ型ウエルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２３の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウエルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｔを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウエルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｍを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ１、すなわち不揮発性メモリを形成するゲート電極である。
なお、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１およびキャップ絶縁膜ＣＰ２も、半導体基板１の主面１ａに沿って延在している。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板１のｐ型ウエルＰＷ１の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧとｐ型ウエルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔは、制御トランジスタＣＴのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間に形成されたゲート絶縁膜ＧＩｍは、メモリトランジスタＭＴのゲート絶縁膜として機能する。
ゲート絶縁膜ＧＩｔは、絶縁膜１３ａからなる。絶縁膜１３ａは、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。絶縁膜１３ａとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
ゲート絶縁膜ＧＩｍは、絶縁膜１８からなる。絶縁膜１８は、酸化シリコン膜１８ａと、酸化シリコン膜１８ａ上の電荷蓄積部としての窒化シリコン膜１８ｂと、窒化シリコン膜１８ｂ上の酸化シリコン膜１８ｃと、を含み、ＯＮＯ膜と称される積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタＭＴのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
絶縁膜１８のうち、窒化シリコン膜１８ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜１８ｂは、絶縁膜１８中に形成されたトラップ性絶縁膜である。このため、絶縁膜１８は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
窒化シリコン膜１８ｂの上下に位置する酸化シリコン膜１８ｃおよび酸化シリコン膜１８ａは、電荷を閉じ込める電荷ブロック層として機能することができる。窒化シリコン膜１８ｂを酸化シリコン膜１８ｃおよび酸化シリコン膜１８ａで挟んだ構造とすることで、窒化シリコン膜１８ｂへの電荷の蓄積が可能となる。酸化シリコン膜１８ａ、窒化シリコン膜１８ｂおよび酸化シリコン膜１８ｃは、前述したように、ＯＮＯ膜とみなすこともできる。
制御ゲート電極ＣＧは、導電膜１４ａからなる。導電膜１４ａは、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされた導電膜１４ａからなる。
メモリゲート電極ＭＧは、導電膜１９からなる。導電膜１９は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成された導電膜１９を異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上に絶縁膜１８を介して導電膜１９を残すことにより形成されている。このため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの第１の側に位置する側壁上に、絶縁膜１８を介してサイドウォールスペーサ状に形成されている。
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ絶縁膜ＣＰ２が形成されている。そのため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ２の第１の側に位置する側壁上に、絶縁膜１８を介してサイドウォールスペーサ状に形成されている。
キャップ絶縁膜ＣＰ１は、シリコンと酸素とを含有する絶縁膜１５からなる。絶縁膜１５は、例えば酸化シリコン膜などからなる。キャップ絶縁膜ＣＰ２は、シリコンと窒素とを含有する絶縁膜１６からなる。絶縁膜１６は、例えば窒化シリコン膜などからなる。
キャップ絶縁膜ＣＰ２は、制御ゲート電極ＣＧを保護する保護膜であり、導電膜１４をパターニングして制御ゲート電極ＣＧを形成する際のハードマスク膜であり、または、導電膜１９をエッチバックしてメモリゲート電極ＭＧを形成する際にメモリゲート電極ＭＧの高さを調整するためのスペーサ膜である。スペーサ膜としてのキャップ絶縁膜ＣＰ２を形成することにより、制御ゲート電極ＣＧの膜厚を、メモリゲート電極ＭＧの高さよりも小さくすることができる。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
ソース用の半導体領域ＭＳは、ｎ−型半導体領域２１ａと、ｎ−型半導体領域２１ａよりも高い不純物濃度を有するｎ＋型半導体領域２２ａと、を有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域２１ｂと、ｎ−型半導体領域２１ｂよりも高い不純物濃度を有するｎ＋型半導体領域２２ｂと、を有している。ｎ＋型半導体領域２２ａは、ｎ−型半導体領域２１ａよりも接合深さが深く、かつ、不純物濃度が高く、また、ｎ＋型半導体領域２２ｂは、ｎ−型半導体領域２１ｂよりも接合深さが深く、かつ、不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。つまり、ゲート絶縁膜ＧＩｍを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁上、すなわち側面上と、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁上、すなわち側面上とに、サイドウォールスペーサＳＷが形成されている。
なお、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間、および、制御ゲート電極ＣＧとゲート絶縁膜ＧＩｍとの間には、図示しない側壁絶縁膜が介在していてもよい。
ｎ−型半導体領域２１ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域２２ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域２１ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域２２ａは、低濃度のｎ−型半導体領域２１ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域２１ａは、メモリトランジスタＭＴのチャネル領域としてのｐ型ウエルＰＷ１に隣接するように形成されている。また、高濃度のｎ＋型半導体領域２２ａは、低濃度のｎ−型半導体領域２１ａに接し、メモリトランジスタＭＴのチャネル領域としてのｐ型ウエルＰＷ１からｎ−型半導体領域２１ａの分だけ離間するように形成されている。
ｎ−型半導体領域２１ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域２２ｂは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域２１ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域２２ｂは、低濃度のｎ−型半導体領域２１ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域２１ｂは、制御トランジスタＣＴのチャネル領域としてのｐ型ウエルＰＷ１に隣接するように形成されている。また、高濃度のｎ＋型半導体領域２２ｂは、低濃度のｎ−型半導体領域２１ｂに接し、制御トランジスタＣＴのチャネル領域としてのｐ型ウエルＰＷ１からｎ−型半導体領域２１ｂの分だけ離間するように形成されている。
メモリゲート電極ＭＧ下のゲート絶縁膜ＧＩｍの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔの下には、制御トランジスタＣＴのチャネル領域が形成されている。
ｎ＋型半導体領域２２ａ上、または、ｎ＋型半導体領域２２ｂ上、すなわちｎ＋型半導体領域２２ａまたはｎ＋型半導体領域２２ｂの上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層２３が形成されている。金属シリサイド層２３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層２３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。なお、金属シリサイド層２３は、メモリゲート電極ＭＧ上に形成されていてもよい。
次に、周辺回路領域１１Ｂに形成された高耐圧のＭＩＳＦＥＴＱＨの構成を具体的に説明する。
周辺回路領域１１Ｂにおいて、半導体装置は、活性領域ＡＲ２と素子分離領域ＩＲ２とを有している。素子分離領域ＩＲ２は、素子を分離するためのものであり、素子分離領域ＩＲ２には、素子分離膜１２が形成されている。活性領域ＡＲ２は、素子分離領域ＩＲ２により規定、すなわち区画され、素子分離領域ＩＲ２により他の活性領域と電気的に分離されており、活性領域ＡＲ２には、ｐ型ウエルＰＷ２が形成されている。すなわち、活性領域ＡＲ２は、ｐ型ウエルＰＷ２が形成された領域である。ｐ型ウエルＰＷ２は、ｐ型の導電型を有する。
なお、前述したように、図２３の断面図においては、理解を簡単にするために、メモリセル領域１１Ａの隣に周辺回路領域１１Ｂを図示している。そのため、図２３の断面図においては、メモリセル領域１１Ａの素子分離領域ＩＲ１が、周辺回路領域１１Ｂの素子分離領域ＩＲ２でもある例を図示している。
図２３に示すように、周辺回路領域１１Ｂのｐ型ウエルＰＷ２には、高耐圧のＭＩＳＦＥＴＱＨが形成されている。周辺回路領域１１Ｂには、実際には複数の高耐圧のＭＩＳＦＥＴＱＨが形成されており、図２３には、そのうちの１つの高耐圧のＭＩＳＦＥＴＱＨのゲート幅方向に垂直な断面が示されている。
図２３に示すように、高耐圧のＭＩＳＦＥＴＱＨは、ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃからなる半導体領域と、ｐ型ウエルＰＷ２上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有している。ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃは、半導体基板１のｐ型ウエルＰＷ２の上層部に形成されている。ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
ゲート絶縁膜ＧＩＨは、ＭＩＳＦＥＴＱＨのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＨは、絶縁膜３３ｂからなる。絶縁膜３３ｂは、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。Ｈｉｇｈ−ｋ膜からなる絶縁膜３３ｂとして、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
ゲート電極ＧＥＨは、導電膜３４ｂからなる。導電膜３４ｂは、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、ゲート電極ＧＥＨは、パターニングされた導電膜３４ｂからなる。導電膜３４ｂとして、制御ゲート電極ＣＧに含まれる導電膜１４ａとは異なる導電膜を用いることができる。そのため、ゲート電極ＧＥＨの膜厚ＴＥＨを、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。
なお、ゲート電極ＧＥＨ上に金属シリサイド層２３が形成されている場合には、ゲート電極ＧＥＨの膜厚ＴＥＨを、ゲート電極ＧＥＨの下面から、ゲート電極ＧＥＨ上に形成された金属シリサイド層２３の上面までの距離と定義することができる。
ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣ１の半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域２２ｃは、ｎ−型半導体領域２１ｃよりも接合深さが浅くかつ不純物濃度が高い。
ゲート電極ＧＥＨの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
ｎ＋型半導体領域２２ｃ上、すなわちｎ＋型半導体領域２２ｃの上面には、メモリセルＭＣ１におけるｎ＋型半導体領域２２ａ上、または、ｎ＋型半導体領域２２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層２３が形成されている。なお、金属シリサイド層２３は、ゲート電極ＧＥＨ上に形成されていてもよい。
次に、周辺回路領域１１Ｃに形成された低耐圧のＭＩＳＦＥＴＱＬの構成を具体的に説明する。
周辺回路領域１１Ｃにおいて、半導体装置は、活性領域ＡＲ３と素子分離領域ＩＲ３とを有している。素子分離領域ＩＲ３は、素子を分離するためのものであり、素子分離領域ＩＲ３には、素子分離膜１２が形成されている。活性領域ＡＲ３は、素子分離領域ＩＲ３により規定、すなわち区画され、素子分離領域ＩＲ３により他の活性領域と電気的に分離されており、活性領域ＡＲ３には、ｐ型ウエルＰＷ３が形成されている。すなわち、活性領域ＡＲ３は、ｐ型ウエルＰＷ３が形成された領域である。ｐ型ウエルＰＷ３は、ｐ型の導電型を有する。
なお、前述したように、図２３の断面図においては、理解を簡単にするために、周辺回路領域１１Ｂの隣に周辺回路領域１１Ｃを図示している。そのため、図２３の断面図においては、周辺回路領域１１Ｂの素子分離領域ＩＲ２が、周辺回路領域１１Ｃの素子分離領域ＩＲ３でもある例を図示している。
図２３に示すように、周辺回路領域１１Ｃのｐ型ウエルＰＷ３には、低耐圧のＭＩＳＦＥＴＱＬが形成されている。周辺回路領域１１Ｃには、実際には複数のＭＩＳＦＥＴＱＬが形成されており、図１には、そのうちの１つのＭＩＳＦＥＴＱＬのゲート幅方向に垂直な断面が示されている。
図２３に示すように、低耐圧のＭＩＳＦＥＴＱＬは、ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２２ｄからなる半導体領域と、ｐ型ウエルＰＷ３上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有している。ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２２ｄは、半導体基板１のｐ型ウエルＰＷ３の上層部に形成されている。ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２２ｄは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
ゲート絶縁膜ＧＩＬは、ＭＩＳＦＥＴＱＬのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＬは、絶縁膜３３ｃからなる。絶縁膜３３ｃとして、ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨに含まれる絶縁膜３３ｂと同層に形成された絶縁膜を用いることができる。
ゲート電極ＧＥＬは、導電膜３４ｃからなる。導電膜３４ｃとして、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨに含まれる導電膜３４ｂと同層に形成された導電膜を用いることができる。また、ゲート電極ＧＥＬの膜厚ＴＥＬを、ゲート電極ＧＥＨの膜厚ＴＥＨと等しくすることができる。
なお、ゲート電極ＧＥＬ上に金属シリサイド層２３が形成されている場合には、ゲート電極ＧＥＬの膜厚ＴＥＬを、ゲート電極ＧＥＬの下面から、ゲート電極ＧＥＬ上に形成された金属シリサイド層２３の上面までの距離と定義することができる。
ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２２ｄからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣ１の半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域２２ｄは、ｎ−型半導体領域２１ｄよりも接合深さが深くかつ不純物濃度が高い。
ゲート電極ＧＥＬの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
ｎ＋型半導体領域２２ｄ上、すなわちｎ＋型半導体領域２２ｄの上面には、メモリセルＭＣ１におけるｎ＋型半導体領域２２ａ上、または、ｎ＋型半導体領域２２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層２３が形成されている。なお、金属シリサイド層２３は、ゲート電極ＧＥＬ上に形成されていてもよい。
なお、図示は省略するが、低耐圧のＭＩＳＦＥＴＱＬは、ハロー領域を有していてもよい。ハロー領域の導電型は、ｎ−型半導体領域２１ｄとは逆の導電型で、かつｐ型ウエルＰＷ３とは同じ導電型である。ハロー領域は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域は、ｎ−型半導体領域２１ｄを包み込むように形成され、ハロー領域におけるｐ型の不純物濃度は、ｐ型ウエルＰＷ３におけるｐ型の不純物濃度よりも高い。
前述したように、周辺回路領域１１Ｂに形成されるＭＩＳＦＥＴＱＨは、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１１Ｃに形成されるＭＩＳＦＥＴＱＬは、低耐圧のＭＩＳＦＥＴである。高耐圧のＭＩＳＦＥＴＱＨは、例えば半導体装置とその外部の装置との間で電流の入出力を行う回路において用いられる素子である。一方、低耐圧のＭＩＳＦＥＴＱＬは、例えばロジック回路などを構成し、高速で動作することを求められる素子である。そのため、高耐圧のＭＩＳＦＥＴＱＨのゲート長は、低耐圧のＭＩＳＦＥＴＱＬのゲート長よりも長い。また、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧は、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高く、高耐圧のＭＩＳＦＥＴＱＨの耐圧は、低耐圧のＭＩＳＦＥＴＱＬの耐圧よりも高い。
好適には、ゲート絶縁膜ＧＩＨの膜厚ＴＩＨは、ゲート絶縁膜ＧＩＬの膜厚ＴＩＬよりも厚い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
または、好適には、ｐ型ウエルＰＷ２におけるｐ型の不純物濃度は、ｐ型ウエルＰＷ３におけるｐ型の不純物濃度よりも低い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
なお、ｎ−型半導体領域２１ｃの下面の深さ位置を、ｎ−型半導体領域２１ｄの下面の深さ位置よりも深くすることができ、ｎ＋型半導体領域２２ｃの下面の深さ位置を、ｎ＋型半導体領域２２ｄの下面の深さ位置と略等しくすることができる。このとき、高耐圧のＭＩＳＦＥＴＱＨでは、ｎ＋型半導体領域２２ｃの下面の深さ位置は、ｎ−型半導体領域２１ｃの下面の深さ位置よりも浅い。一方、低耐圧のＭＩＳＦＥＴＱＬでは、ｎ＋型半導体領域２２ｄの下面の深さ位置は、ｎ−型半導体領域２１ｄの下面の深さ位置よりも深い。
次に、メモリセル領域１１Ａに形成されたメモリセルＭＣ１上、周辺回路領域１１Ｂに形成されたＭＩＳＦＥＴＱＨ上、および、周辺回路領域１１Ｃに形成されたＭＩＳＦＥＴＱＬ上の構成を具体的に説明する。
半導体基板１上には、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬおよびサイドウォールスペーサＳＷを覆うように、絶縁膜２４が形成されている。絶縁膜２４は、例えば窒化シリコン膜などからなる。
絶縁膜２４上には、層間絶縁膜２５が形成されている。層間絶縁膜２５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜２５の上面は平坦化されている。
層間絶縁膜２５にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグＰＧが埋め込まれている。
プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図２３では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上、ゲート電極ＧＥＨ上、ならびに、ゲート電極ＧＥＬ上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄの各々の表面上の金属シリサイド層２３の一部、制御ゲート電極ＣＧの表面上の金属シリサイド層２３の一部、または、メモリゲート電極ＭＧの表面上の金属シリサイド層２３の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥＨまたはゲート電極ＧＥＬの表面上の金属シリサイド層２３の一部などが露出される。そして、その露出部にプラグＰＧが接続される。なお、図２３においては、ｎ＋型半導体領域２２ｂ、２２ｃおよび２２ｄの各々の表面上の金属シリサイド層２３の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
プラグＰＧが埋め込まれた層間絶縁膜２５上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線が形成されており、その第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
次に、メモリセル領域１１Ａに形成されたメモリセルＭＣ１の動作を説明する。図２５は、「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。
図２５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、半導体領域ＭＳに印加される電圧Ｖｓ、制御ゲート電極ＣＧに印加される電圧Ｖｃｇ、および、半導体領域ＭＤに印加される電圧Ｖｄが記載されている。また、図２５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ｐ型ウエルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図２５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
本実施の形態では、メモリトランジスタの絶縁膜１８中の電荷蓄積部である窒化シリコン膜１８ｂへの電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
書き込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。例えば図２５の「書込」の欄に示すような電圧を、書き込みを行うメモリセルＭＣ１の各部位に印加し、メモリセルＭＣ１のゲート絶縁膜ＧＩｍ中の窒化シリコン膜１８ｂ中に電子を注入する。ホットエレクトロンは、主としてメモリゲート電極ＭＧ下にゲート絶縁膜ＧＩｍを介して位置する部分のチャネル領域で発生し、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である窒化シリコン膜１８ｂに注入される。注入されたホットエレクトロンは、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜１８ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜１８ｂに注入することにより消去を行う。例えば図２５の「消去」の欄に示すような電圧を、消去を行うメモリセルＭＣ１の各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルＭＣ１のゲート絶縁膜ＧＩｍ中の窒化シリコン膜１８ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
消去方法は、直接トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、直接トンネル現象によりホールを電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜１８ｂに注入することにより消去を行う。図２５の「消去」の欄では図示を省略するが、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば正の電圧である１２Ｖとし、ｐ型ウエルＰＷ１に印加される電圧Ｖｂを、例えば０Ｖとする。これにより、メモリゲート電極ＭＧ側からホールが、酸化シリコン膜１８ｃを介して直接トンネル現象により電荷蓄積部、すなわち窒化シリコン膜１８ｂに注入され、窒化シリコン膜１８ｂ中の電子を相殺することにより消去が行われる。あるいは、窒化シリコン膜１８ｂに注入されたホールが窒化シリコン膜１８ｂ中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。このような消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較し、消費電流を低減することができる。
読出し時には、例えば図２５の「読出」の欄に示すような電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。
図２６および図２７は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図２８〜図４９は、実施の形態２の半導体装置の製造工程中の要部断面図である。図２８〜図４９の断面図には、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃの要部断面図が示されており、メモリセル領域１１ＡにメモリセルＭＣ１が、周辺回路領域１１ＢにＭＩＳＦＥＴＱＨが、周辺回路領域１１ＣにＭＩＳＦＥＴＱＬが、それぞれ形成される様子が示されている。
前述したように、メモリセル領域１１Ａと周辺回路領域１１Ｂは隣り合っていなくてもよく、メモリセル領域１１Ａと周辺回路領域１１Ｃは隣り合っていなくてもよく、周辺回路領域１１Ｂと周辺回路領域１１Ｃは隣り合っていなくてもよい。しかし、理解を簡単にするために、図２８〜図４９の断面図においては、メモリセル領域１１Ａの隣に周辺回路領域１１Ｂを図示し、周辺回路領域１１Ｂの隣に周辺回路領域１１Ｃを図示している。
また、本実施の形態２においては、メモリセル領域１１Ａにｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴをメモリセル領域１１Ａに形成することもできる。
同様に、本実施の形態においては、周辺回路領域１１Ｂにｎチャネル型のＭＩＳＦＥＴＱＨを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱＨを周辺回路領域１１Ｂに形成することもでき、また、周辺回路領域１１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。さらに同様に、本実施の形態においては、周辺回路領域１１Ｃにｎチャネル型のＭＩＳＦＥＴＱＬを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱＬを周辺回路領域１１Ｃに形成することもでき、また、周辺回路領域１１ＣにＣＭＩＳＦＥＴなどを形成することもできる。
図２８に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウエハとしての半導体基板１を用意、すなわち準備する（図２６のステップＳ１）。
次に、図２８に示すように、素子分離膜１２を形成する（図２６のステップＳ２）。素子分離膜１２は、半導体基板１の主面１ａのメモリセル領域１１Ａにおいて、活性領域ＡＲ１を区画する素子分離領域ＩＲ１となる。また、素子分離膜１２は、半導体基板１の主面１ａの周辺回路領域１１Ｂにおいて、活性領域ＡＲ２を区画する素子分離領域ＩＲ２となり、半導体基板１の主面１ａの周辺回路領域１１Ｃにおいて、活性領域ＡＲ３を区画する素子分離領域ＩＲ３となる。
素子分離膜１２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。例えば、素子分離領域ＩＲ１、ＩＲ２およびＩＲ３に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜１２を形成することができる。
次に、図２８に示すように、メモリセル領域１１Ａで、活性領域ＡＲ１に、ｐ型ウエルＰＷ１を形成する（図２６のステップＳ３）。ｐ型ウエルＰＷ１は、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウエルＰＷ１は、半導体基板１の主面１ａから所定の深さにわたって形成される。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、半導体基板１の表面が露出され、メモリセル領域１１Ａでｐ型ウエルＰＷ１の表面が露出される。
次に、図２８に示すように、半導体基板１の主面１ａ全面に、絶縁膜１３および導電膜１４を形成する（図２６のステップＳ４）。
ステップＳ４では、まず、図２８に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、半導体基板１の主面１ａに、絶縁膜１３を形成する。絶縁膜１３のうち、メモリセル領域１１Ａに形成される部分を絶縁膜１３ａと称し、周辺回路領域１１Ｂに形成される部分を絶縁膜１３ｂと称し、周辺回路領域１１Ｃに形成される部分を絶縁膜１３ｃと称する。絶縁膜１３ｂは、絶縁膜１３ａと同層に形成され、絶縁膜１３ｃは、絶縁膜１３ａと同層に形成される。絶縁膜１３ａは、メモリセルＭＣ１のゲート絶縁膜ＧＩｔ（後述する図２９参照）用の絶縁膜である。また、絶縁膜１３ａは、ｐ型ウエルＰＷ１上に形成される。
図２８に示す例では、絶縁膜１３ｂは、絶縁膜１３ａと一体的に形成され、絶縁膜１３ｃは、絶縁膜１３ａと一体的に形成される。しかし、絶縁膜１３ｂは、絶縁膜１３ａと離れて形成されてもよく、絶縁膜１３ｃは、絶縁膜１３ａと離れて形成されてもよい。
絶縁膜１３ａとして前述したように、絶縁膜１３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜１３として使用可能な材料例は、絶縁膜１３ａとして前述した通りである。また、絶縁膜１３を、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
ステップＳ４では、次に、図２８に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、絶縁膜１３上に、導電膜１４を形成する。導電膜１４のうち、メモリセル領域１１Ａに形成される部分を導電膜１４ａと称し、周辺回路領域１１Ｂに形成される部分を導電膜１４ｂと称し、周辺回路領域１１Ｃに形成される部分を導電膜１４ｃと称する。導電膜１４ｂは、導電膜１４ａと同層に形成され、導電膜１４ｃは、導電膜１４ａと同層に形成される。導電膜１４ａは、メモリセルＭＣ１の制御ゲート電極ＣＧ（後述する図２９参照）用の導電膜である。
図２８に示す例では、導電膜１４ｂは、導電膜１４ａと一体的に形成され、導電膜１４ｃは、導電膜１４ａと一体的に形成される。しかし、導電膜１４ｂは、導電膜１４ａと離れて形成されてもよく、導電膜１４ｃは、導電膜１４ａと離れて形成されてもよい。
好適には、導電膜１４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜１４を、ＣＶＤ法などを用いて形成することができる。導電膜１４の膜厚を、絶縁膜１３を覆うように十分な程度の厚さとすることができる。また、成膜時は導電膜１４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
導電膜１４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜１４の成膜時または成膜後に導入することができる。導電膜１４の成膜時に不純物を導入する場合には、導電膜１４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜１４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜１４を形成することができる。
次に、図２８に示すように、半導体基板１の主面１ａ全面に、すなわち導電膜１４上に、絶縁膜１５および絶縁膜１６を形成する（図２６のステップＳ５）。
ステップＳ５では、まず、図２８に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、導電膜１４上に、絶縁膜１５を形成する。この絶縁膜１５は、キャップ絶縁膜ＣＰ１（後述する図２９参照）用の絶縁膜である。
例えばシリコン膜からなる導電膜１４の表面を熱酸化することにより、例えば６ｎｍ程度の厚さを有する酸化シリコン膜からなる絶縁膜１５を形成することができる。または、シリコン膜からなる導電膜１４の表面を熱酸化することに代え、ＣＶＤ法を用いて酸化シリコン膜からなる絶縁膜１５を形成することもできる。
また、絶縁膜１５の材料については、酸化シリコン膜に代え、他の材料からなる絶縁膜を用いることができる。あるいは、絶縁膜１５を形成せず、導電膜１４上に絶縁膜１６を直接形成することもできる。
ステップＳ５では、次に、図２８に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、絶縁膜１５上に、絶縁膜１６を形成する。例えば窒化シリコン膜からなる絶縁膜１６を、例えばＣＶＤ法などを用いて形成することができる。
次に、図２９に示すように、絶縁膜１６、絶縁膜１５および導電膜１４をパターニングする（図２６のステップＳ６）。このステップＳ６では、例えばフォトリソグラフィおよびエッチングを用いて、絶縁膜１６、絶縁膜１５および導電膜１４を、パターニングする。
まず、絶縁膜１６上にレジスト膜を形成する。次いで、メモリセル領域１１Ａのうち、制御ゲート電極ＣＧを形成する予定の領域以外の領域で、レジスト膜を貫通して絶縁膜１６に達する開口部を形成し、開口部が形成されたレジスト膜からなるレジストパターンを形成する。このとき、メモリセル領域１１Ａのうち、制御ゲート電極ＣＧを形成する予定の領域に配置された部分の絶縁膜１６、ならびに、周辺回路領域１１Ｂおよび１１Ｃに配置された部分の絶縁膜１６は、レジスト膜に覆われている。
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜１６、絶縁膜１５および導電膜１４を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域１１Ａで、導電膜１４ａからなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧと半導体基板１のｐ型ウエルＰＷ１との間の絶縁膜１３ａからなるゲート絶縁膜ＧＩｔが形成される。すなわち、制御ゲート電極ＣＧは、メモリセル領域１１Ａで、半導体基板１のｐ型ウエルＰＷ１上に、ゲート絶縁膜ＧＩｔを介して形成される。
また、制御ゲート電極ＣＧ上に形成された部分の絶縁膜１５からなるキャップ絶縁膜ＣＰ１が形成され、キャップ絶縁膜ＣＰ１を介して制御ゲート電極ＣＧ上に形成された部分の絶縁膜１６からなるキャップ絶縁膜ＣＰ２が形成される。一方、周辺回路領域１１Ｂおよび１１Ｃでは、絶縁膜１６、絶縁膜１５および導電膜１４が残される。周辺回路領域１１Ｂでは、導電膜１４ｂが残され、周辺回路領域１１Ｃでは、導電膜１４ｃが残される。その後、レジストパターン、すなわちレジスト膜を除去する。
なお、メモリセル領域１１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜１３ａは、ステップＳ６のドライエッチングを行うことによって、または、ステップＳ６のドライエッチングの後にウエットエッチングを行うことによって、除去され得る。そして、メモリセル領域１１Ａのうち、制御ゲート電極ＣＧが形成されていない部分では、半導体基板１のｐ型ウエルＰＷ１が露出する。
なお、図示は省略するが、ステップＳ６では、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ１を形成した後、キャップ絶縁膜ＣＰ１および制御ゲート電極ＣＧをマスクとして、ｐ型ウエルＰＷ１にｎ型の不純物をイオン注入法により導入してもよい。
次に、図３０に示すように、周辺回路領域１１Ｂおよび１１Ｃで、絶縁膜１６を除去する（図２６のステップＳ７）。
このステップＳ７では、まず、メモリセル領域１１Ａで、キャップ絶縁膜ＣＰ２および制御ゲート電極ＣＧを覆うように、レジスト膜（図示は省略）を形成する。また、周辺回路領域１１Ｂおよび１１Ｃに残された部分の絶縁膜１６、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４、すなわち導電膜１４ｂおよび１４ｃを覆うように、レジスト膜（図示は省略）を形成する。
次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、周辺回路領域１１Ｂおよび１１Ｃで、レジスト膜を除去し、メモリセル領域１１Ａで、レジスト膜を残す。これにより、メモリセル領域１１Ａで残された部分のレジスト膜からなるレジストパターンが形成される。
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜１６を例えばドライエッチングなどによりエッチングして除去する。これにより、図３０に示すように、周辺回路領域１１Ｂおよび１１Ｃに残された部分の絶縁膜１６を完全に除去することができる。その後、メモリセル領域１１Ａに残された部分のレジスト膜、すなわちレジストパターンを除去する。
なお、図３０に示すように、絶縁膜１５の膜厚は、絶縁膜１６の膜厚に比べて薄いため、周辺回路領域１１Ｂおよび１１Ｃに残された部分の絶縁膜１６をエッチングして除去する際に、周辺回路領域１１Ｂおよび１１Ｃに残された部分の絶縁膜１５も除去される。
次に、図３１に示すように、絶縁膜１８および導電膜１９を形成する（図２６のステップＳ８）。
ステップＳ８では、まず、図３１に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、半導体基板１の主面１ａに、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図３３参照）用の絶縁膜１８を形成する。このとき、メモリセル領域１１Ａでは、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、ならびに、キャップ絶縁膜ＣＰ２の上面および側面に、絶縁膜１８が形成される。また、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面に、絶縁膜１８が形成される。すなわち、絶縁膜１８は、半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の表面、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の表面を覆うように、形成される。
絶縁膜１８は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜１８ａ、窒化シリコン膜１８ｂおよび酸化シリコン膜１８ｃの積層膜からなる。
絶縁膜１８のうち、酸化シリコン膜１８ａを、例えば９００℃程度の温度で熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。その後に例えば１０２５℃程度の高温で窒化処理を実施してもよい。また、絶縁膜１８のうち、窒化シリコン膜１８ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜１８のうち、酸化シリコン膜１８ｃを、例えばＣＶＤ法により形成することができる。
まず、露出した部分の半導体基板１の主面１ａと、制御ゲート電極ＣＧの側面と、キャップ絶縁膜ＣＰ２の上面および側面と、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面とに、例えば熱酸化法またはＩＳＳＧ酸化法により酸化シリコン膜１８ａを形成する。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面が、酸化される。酸化シリコン膜１８ａの厚みは、例えば４ｎｍ程度とすることができる。
他の形態として、酸化シリコン膜１８ａをＡＬＤ法で形成することもできる。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面に酸化シリコンが成長する。したがって、このときも、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面が、酸化膜で覆われることになる。
次に、酸化シリコン膜１８ａ上に窒化シリコン膜１８ｂを例えばＣＶＤ法で形成し、さらに窒化シリコン膜１８ｂ上に酸化シリコン膜１８ｃを例えばＣＶＤ法、熱酸化法またはその両方で形成する。これにより、酸化シリコン膜１８ａ、窒化シリコン膜１８ｂおよび酸化シリコン膜１８ｃの積層膜からなる絶縁膜１８を形成することができる。
メモリセル領域１１Ａに形成された絶縁膜１８は、メモリゲート電極ＭＧ（後述する図３２参照）のゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜１８は、電荷蓄積部としての窒化シリコン膜１８ｂを、電荷ブロック層としての酸化シリコン膜１８ａと酸化シリコン膜１８ｃとで挟んだ構造を有している。そして、酸化シリコン膜１８ａおよび１８ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜１８ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
なお、本実施の形態においては、トラップ準位を有する絶縁膜として、窒化シリコン膜１８ｂを用いるが、窒化シリコン膜１８ｂを用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
本実施の形態では、ステップＳ８のうち絶縁膜１８を形成する工程を行った後で、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４を除去し、周辺回路領域１１Ｂにｐ型ウエルＰＷ２（後述する図３５参照）を形成し、周辺回路領域１１Ｃにｐ型ウエルＰＷ３（後述する図３５参照）を形成する。絶縁膜１８を形成する工程は、前述したように、例えば１０２５℃程度の高温処理が行われる。したがって、絶縁膜１８を形成した後、ｐ型ウエルＰＷ２およびＰＷ３を形成する本実施の形態では、ｐ型ウエルＰＷ２またはＰＷ３に導入されたｎ型の不純物が、絶縁膜１８を形成する際に高温で拡散することを防止することができる。そして、ｐ型ウエルＰＷ２における不純物の濃度分布、または、ｐ型ウエルＰＷ３における不純物の濃度分布が変化することを、防止することができる。
ステップＳ８では、次に、図３１に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、絶縁膜１８上に、導電膜１９を形成する。
好適には、導電膜１９は、例えば多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜１９を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜１９をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
導電膜１９として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜１９の成膜時または成膜後に導入することができる。導電膜１９の成膜後のイオン注入で導電膜１９に不純物を導入することもできるが、導電膜１９の成膜時に導電膜１９に不純物を導入することもできる。導電膜１９の成膜時に不純物を導入する場合には、導電膜１９の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜１９を成膜することができる。
次に、図３２に示すように、異方性エッチング技術により導電膜１９をエッチバックして、メモリゲート電極ＭＧを形成する（図２６のステップＳ９）。
このステップＳ９では、導電膜１９の膜厚の分だけ導電膜１９をエッチバックすることにより、制御ゲート電極ＣＧの両側の側壁上、すなわち側面上に、絶縁膜１８を介して導電膜１９をサイドウォールスペーサ状に残し、他の領域の導電膜１９を除去する。
これにより、図３２に示すように、メモリセル領域１１Ａにおいて、制御ゲート電極ＣＧの両側の側壁のうち、第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側の側壁上に、絶縁膜１８を介してサイドウォールスペーサ状に残された導電膜１９からなる、メモリゲート電極ＭＧが形成される。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側と反対側の側壁上に、絶縁膜１８を介してサイドウォールスペーサ状に残された導電膜１９からなる、スペーサＳＰ１が形成される。
メモリゲート電極ＭＧは、絶縁膜１８上に、絶縁膜１８を介して制御ゲート電極ＣＧと隣り合うように形成される。メモリゲート電極ＭＧとスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ絶縁膜ＣＰ２が形成されている。したがって、メモリゲート電極ＭＧは、キャップ絶縁膜ＣＰ２の第１の側の側壁上に、絶縁膜１８を介してサイドウォールスペーサ状に残された導電膜１９からなる。また、スペーサＳＰ１は、キャップ絶縁膜ＣＰ２の第１の側と反対側の側壁上に、絶縁膜１８を介してサイドウォールスペーサ状に残された導電膜１９からなる。
なお、周辺回路領域１１Ｂに残された部分の導電膜１４すなわち導電膜１４ｂの側面上、および、周辺回路領域１１Ｃに残された部分の導電膜１４すなわち導電膜１４ｃの側面上にも、絶縁膜１８を介してサイドウォールスペーサ状に残された導電膜１９により、スペーサＳＰ１が形成される。
ステップＳ９で形成されたメモリゲート電極ＭＧと半導体基板１のｐ型ウエルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜１８が介在しており、このメモリゲート電極ＭＧは、絶縁膜１８に接触した導電膜１９からなる。
ステップＳ９のエッチバック工程を行った段階で、絶縁膜１８のうちメモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分、すなわち、メモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分の絶縁膜１８が、露出される。メモリセル領域１１Ａにおけるメモリゲート電極ＭＧ下の絶縁膜１８が、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図３３参照）となる。また、ステップＳ８にて形成される導電膜１９の膜厚を調整することで、メモリゲート長を調整することができる。
次に、図３３に示すように、スペーサＳＰ１および絶縁膜１８を除去する（図２６のステップＳ１０）。
ステップＳ１０では、まず、フォトリソグラフィを用いて、メモリゲート電極ＭＧが覆われ、かつ、スペーサＳＰ１が露出されるようなレジストパターン（図示せず）を半導体基板１上に形成する。そして、形成されたレジストパターンをエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧは、レジストパターンで覆われていたので、エッチングされずに残される。その後、このレジストパターンを除去する。
ステップＳ１０では、次に、メモリゲート電極ＭＧで覆われていない部分の絶縁膜１８を、例えばウエットエッチングなどのエッチングによって除去する。この際、メモリセル領域１１Ａにおいて、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する絶縁膜１８は、除去されずに残され、他の領域に位置する絶縁膜１８は除去される。このとき、メモリセル領域１１Ａにおいて、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分の絶縁膜１８からなるゲート絶縁膜ＧＩｍが形成される。
なお、ステップＳ１０において、絶縁膜１８のうち、酸化シリコン膜１８ｃおよび窒化シリコン膜１８ｂが除去され、酸化シリコン膜１８ａが除去されずに残されるように、エッチングを行うこともできる。
次に、図３４に示すように、絶縁膜３１および絶縁膜３２を形成する（図２６のステップＳ１１）。
ステップＳ１１では、まず、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、半導体基板１の主面１ａに、絶縁膜３１を形成する。このとき、絶縁膜３１は、メモリセル領域１１Ａで、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ２、および、メモリゲート電極ＭＧを覆うように、形成される。また、絶縁膜３１は、周辺回路領域１１Ｂに残された部分の導電膜１４すなわち導電膜１４ｂ、および、周辺回路領域１１Ｃに残された部分の導電膜１４すなわち導電膜１４ｃを覆うように、形成される。
例えば、露出した部分の半導体基板１の主面１ａと、制御ゲート電極ＣＧの側面と、キャップ絶縁膜ＣＰ２の上面および側面と、メモリゲート電極ＭＧの表面と、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面とに、ＣＶＤ法により酸化シリコン膜からなる絶縁膜３１を形成する。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、メモリゲート電極ＭＧの表面、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面が、酸化膜で覆われる。
他の形態として、酸化シリコン膜からなる絶縁膜３１をＡＬＤ法で形成することもできる。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、メモリゲート電極ＭＧの表面、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面が、酸化雰囲気で熱処理される。したがって、このときも、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、メモリゲート電極ＭＧの表面、ならびに、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４の上面および側面が、酸化されることになる。
ステップＳ１１では、次に、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、絶縁膜３１上に、絶縁膜３２を形成する。例えば窒化シリコン膜からなる絶縁膜３２を、例えばＣＶＤ法などを用いて形成することができる。
次に、図３５〜図３７に示すように、半導体基板１（メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃ）上に塗布膜ＣＦを形成する。例えば、塗布膜ＣＦとして反射防止膜を形成する。反射防止膜は、溶液またはゲル状のコーティング剤であり、例えば、スピンコート法等を用いて半導体基板１上に塗布することができる。この際、溶液またはゲル状の反射防止膜材料は、半導体基板１上の凹凸を埋めるように広がる。このため、反射防止膜材料の塗布量を調整することで、図３５に示すように、周辺回路領域１１Ｂおよび１１Ｃの絶縁膜（窒化シリコン膜）３２を覆いつつ、メモリセル領域１１Ａの制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の絶縁膜３２は、露出するように、塗布することが可能である。このように、周辺回路領域１１Ｂおよび１１Ｃの絶縁膜３２を覆いつつ、メモリセル領域１１Ａの制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の絶縁膜３２を覆わない塗布膜ＣＦを形成する。このような工程によれば、露光、現像処理をすることなく、いわゆるマスクレス（レチクルマスクを用いない）で、部分的に絶縁膜３２を覆わない塗布膜ＣＦを形成することができる。なお、ここでは、塗布膜ＣＦとして反射防止膜を用いたが、他の溶液またはゲル状のコーティング剤（例えば、フォトレジスト膜）を用いてもよい。但し、反射防止膜は、比較的薄膜の状態でも制御が容易であり、塗布膜ＣＦの厚さ調整が容易である。
また、塗布膜ＣＦの厚さ調整が困難な場合は、塗布膜ＣＦを、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の絶縁膜３２を覆う膜厚で形成した後、全面をエッチバックすることにより、塗布膜ＣＦの表面を後退させ、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の絶縁膜３２を露出させてもよい。
次いで、図３６に示すように、塗布膜ＣＦをマスクとして用いて、絶縁膜３２をエッチングする。ここでは、絶縁膜３２を構成する窒化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＨ４を用いて、等方的なドライエッチングを行う。これにより、周辺回路領域１１Ｂおよび１１Ｃが絶縁膜３２で覆われ、メモリセル領域１１Ａの一部の絶縁膜３２が除去される。別の言い方をすれば、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）およびメモリゲート電極ＭＧの上方の絶縁膜（窒化シリコン膜）３２に開口部を形成することができる。この開口部からは、絶縁膜（酸化シリコン膜）３１が露出する。
次いで、図３７に示すように、塗布膜ＣＦをエッチングすることにより除去する。次いで、図３８に示すように、メモリセル領域１１Ａを覆い、周辺回路領域１１Ｂおよび１１Ｃに開口部を有するレジスト膜（フォトレジスト膜）ＰＲ３０を形成し、このレジスト膜ＰＲ３０をエッチングマスクとして用いて、絶縁膜３２、絶縁膜３１および導電膜１４を例えばドライエッチングなどによりエッチングして除去する。これにより、図３９に示すように、周辺回路領域１１Ｂおよび１１Ｃに残された部分の導電膜１４を完全に除去することができる。すなわち、周辺回路領域１１Ｂで導電膜１４ｂを除去し、周辺回路領域１１Ｃで導電膜１４ｃを除去することができる。
ステップＳ１１およびステップＳ１２を行って、メモリセル領域１１Ａで、絶縁膜３１および絶縁膜３２を残す。これにより、ステップＳ１２よりも後の工程（ステップＳ１３〜ステップＳ１６）で、例えば絶縁膜３３を形成する際などに、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧと隣り合う部分に位置するｐ型ウエルＰＷ１の上層部が酸化されてゲートバーズピークが形成されることを防止または抑制することができる。あるいは、ステップＳ１２よりも後の工程（ステップＳ１３〜ステップＳ１６）で、例えば絶縁膜３３を形成する際などに、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの表面が酸化されて例えばゲート長が変動することを防止または抑制することができる。したがって、不揮発性メモリの特性が劣化することを、防止または抑制することができ、不揮発性メモリを備えた半導体装置の性能を向上させることができる。
また、ステップＳ１２における導電膜１４ｂおよび１４ｃを除去する工程については、例えばステップＳ６の後であって、ステップＳ１２の前の、いずれかの時点で行うこともできる。ただし、導電膜１４ｂおよび１４ｃを、ステップＳ１２で、すなわち後述するステップＳ１３の直前に、除去することにより、ｐ型ウエルＰＷ２およびＰＷ３が形成される部分の半導体基板１の主面１ａを保護することができる。
次に、図４０に示すように、周辺回路領域１１Ｂで活性領域ＡＲ２にｐ型ウエルＰＷ２を形成し、周辺回路領域１１Ｃで活性領域ＡＲ３にｐ型ウエルＰＷ３を形成する（図２７のステップＳ１３）。ｐ型ウエルＰＷ２およびｐ型ウエルＰＷ３は、ｐ型ウエルＰＷ１と同様に、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。例えば、メモリセル領域１１Ａを覆い、周辺回路領域１１Ｂおよび１１Ｃに開口部を有するレジスト膜ＰＲ３１をマスクとして、ｐ型の不純物を、半導体基板１に、イオン注入する。ｐ型ウエルＰＷ２およびｐ型ウエルＰＷ３は、半導体基板１の主面１ａから所定の深さにわたって形成される。
好適には、ｐ型ウエルＰＷ２におけるｐ型の不純物濃度は、ｐ型ウエルＰＷ３におけるｐ型の不純物濃度よりも低い。これにより、高耐圧のＭＩＳＦＥＴＱＨ（後述する図４８参照）の駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬ（後述する図４８参照）の駆動電圧よりも高くすることができる。次いで、メモリセル領域１１Ａに残された部分のレジスト膜ＰＲ３０を除去する。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、周辺回路領域１１Ｂおよび１１Ｃで、半導体基板１の表面、すなわちｐ型ウエルＰＷ２およびＰＷ３の表面が露出される（図４１）。
次に、図４１〜図４３に示すように、半導体基板１の主面１ａ全面に、絶縁膜３３および導電膜３４を形成する（図２７のステップＳ１４）。
ステップＳ１４では、図４１に示すように、メモリセル領域１１Ａに残された部分のレジスト膜ＰＲ３０を除去し、図４２に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、半導体基板１の主面１ａに、絶縁膜３３を形成する。絶縁膜３３のうち、メモリセル領域１１Ａに形成される部分を絶縁膜３３ａと称し、周辺回路領域１１Ｂに形成される部分を絶縁膜３３ｂと称し、周辺回路領域１１Ｃに形成される部分を絶縁膜３３ｃと称する。絶縁膜３３ｂは、絶縁膜３３ａと同層に形成され、絶縁膜３３ｃは、絶縁膜３３ａと同層に形成される。絶縁膜３３ｂは、ＭＩＳＦＥＴＱＨ（後述する図４８参照）のゲート絶縁膜ＧＩＨ（後述する図４８参照）用の絶縁膜であり、絶縁膜３３ｃは、ＭＩＳＦＥＴＱＬ（後述する図４８参照）のゲート絶縁膜ＧＩＬ（後述する図４８参照）用の絶縁膜である。また、絶縁膜３３ｂは、ｐ型ウエルＰＷ２上に形成され、絶縁膜３３ｃは、ｐ型ウエルＰＷ３上に形成される。
図４２に示す例では、絶縁膜３３ｂは、絶縁膜３３ａと一体的に形成され、絶縁膜３３ｃは、絶縁膜３３ａと一体的に形成される。しかし、絶縁膜３３ｂは、絶縁膜３３ａと離れて形成されてもよく、絶縁膜３３ｃは、絶縁膜３３ａと離れて形成されてもよい。
絶縁膜３３ｂとして前述したように、絶縁膜３３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３３として使用可能な材料例は、絶縁膜３３ｂとして前述した通りである。また、絶縁膜３３を、熱酸化法、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。
前述したように、周辺回路領域１１Ｂに形成されるＭＩＳＦＥＴＱＨ（後述する図４８参照）は、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１１Ｃに形成されるＭＩＳＦＥＴＱＬ（後述する図４８参照）は、低耐圧のＭＩＳＦＥＴである。そのため、好適には、ゲート絶縁膜ＧＩＨ（後述する図４８参照）用の絶縁膜３３ｂの膜厚ＴＩｂは、ゲート絶縁膜ＧＩＬ（後述する図４８参照）用の絶縁膜３３ｃの膜厚ＴＩｃよりも厚い。このような場合、絶縁膜３３ｂを、ｐ型ウエルＰＷ２の上面を酸化することにより形成される絶縁膜と、例えばＣＶＤ法により形成される絶縁膜との積層膜からなるものとし、絶縁膜３３ｃを、ｐ型ウエルＰＷ３の上面を酸化することにより形成される絶縁膜からなるものとする。このような方法により、絶縁膜３３ｂの膜厚ＴＩｂを絶縁膜３３ｃの膜厚ＴＩｃよりも厚くすることができる。
ステップＳ１４では、次に、図４３に示すように、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、絶縁膜３３上に、導電膜３４を形成する。導電膜３４のうち、メモリセル領域１１Ａに形成される部分を導電膜３４ａと称し、周辺回路領域１１Ｂに形成される部分を導電膜３４ｂと称し、周辺回路領域１１Ｃに形成される部分を導電膜３４ｃと称する。導電膜３４ｂは、導電膜３４ａと同層に形成され、導電膜３４ｃは、導電膜３４ａと同層に形成される。導電膜３４ｂは、ＭＩＳＦＥＴＱＨ（後述する図４８参照）のゲート電極ＧＥＨ（後述する図４８参照）用の導電膜であり、導電膜３４ｃは、ＭＩＳＦＥＴＱＬ（後述する図４８参照）のゲート電極ＧＥＬ（後述する図４８参照）用の導電膜である。
図４３に示す例では、導電膜３４ｂは、導電膜３４ａと一体的に形成され、導電膜３４ｃは、導電膜３４ａと一体的に形成される。しかし、導電膜３４ｂは、導電膜３４ａと離れて形成されてもよく、導電膜３４ｃは、導電膜３４ａと離れて形成されてもよい。
好適には、導電膜３４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜３４を、ＣＶＤ法などを用いて形成することができる。導電膜３４の膜厚を、絶縁膜３３を覆うように十分な程度の厚さとすることができる。また、成膜時は導電膜３４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
導電膜３４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜３４の成膜時または成膜後に導入することができる。導電膜３４の成膜時に不純物を導入する場合には、導電膜３４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜３４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜３４を形成することができる。
導電膜３４ｃの膜厚ＴＥｃを、導電膜３４ｂの膜厚ＴＥｂと等しくすることができ、導電膜３４ｂの膜厚ＴＥｂおよび導電膜３４ｃの膜厚ＴＥｃの各々を、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。
次に、図４４に示すように、メモリセル領域１１Ａで、導電膜３４を除去する（図２７のステップＳ１５）。
ステップＳ１５では、まず、メモリセル領域１１Ａならびに周辺回路領域１１Ｂおよび１１Ｃで、導電膜３４を覆うように、レジスト膜（図示は省略）を形成する。次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、メモリセル領域１１Ａで、レジスト膜を除去し、周辺回路領域１１Ｂおよび１１Ｃで、レジスト膜を残す。これにより、周辺回路領域１１Ｂおよび１１Ｃで残された部分のレジスト膜からなるレジストパターンが形成される。
次いで、レジストパターンをエッチングマスクとして用いて、導電膜３４を例えばドライエッチングなどによりエッチングして除去する。これにより、図４４に示すように、メモリセル領域１１Ａに残された部分の導電膜３４、すなわち導電膜３４ａを除去することができる。その後、周辺回路領域１１Ｂおよび１１Ｃに残された部分のレジスト膜、すなわちレジストパターンを除去する。
なお、ステップＳ１５では、図４４に示すように、メモリセル領域１１Ａで、導電膜３４を除去する際に、メモリセル領域１１Ａで、導電膜３４とともに絶縁膜３３を除去してもよい。
あるいは、ステップＳ１５では、メモリセル領域１１Ａで、導電膜３４および絶縁膜３３を除去する際に、メモリセル領域１１Ａに残された部分の絶縁膜３２および絶縁膜３１を除去してもよい。ただし、導電膜３４および絶縁膜３３を除去する際に、メモリセル領域１１Ａに残された部分の絶縁膜３２および絶縁膜３１を除去した場合には、その後、後述するステップＳ１６の工程を行う前に、メモリセル領域１１Ａで、再び絶縁膜３１および絶縁膜３２に相当する絶縁膜を形成しておくことが好ましい。
次に、図４５に示すように、周辺回路領域１１Ｂおよび１１Ｃで、導電膜３４をパターニングする（図２７のステップＳ１６）。このステップＳ１６では、例えばフォトリソグラフィおよびエッチングを用いて、周辺回路領域１１Ｂおよび１１Ｃで、導電膜３４をパターニングする。
まず、半導体基板１の主面１ａ全面に、レジスト膜を形成する。次いで、周辺回路領域１１Ｂのうち、ゲート電極ＧＥＨを形成する予定の領域以外の領域で、レジスト膜を貫通して導電膜３４に達する開口部を形成し、周辺回路領域１１Ｃのうち、ゲート電極ＧＥＬを形成する予定の領域以外の領域で、レジスト膜を貫通して導電膜３４に達する開口部を形成する。そして、周辺回路領域１１Ｂおよび１１Ｃで開口部が形成されたレジスト膜からなるレジストパターンを形成する。このとき、周辺回路領域１１Ｂのうち、ゲート電極ＧＥＨを形成する予定の領域に配置された部分の導電膜３４ｂ、周辺回路領域１１Ｃのうち、ゲート電極ＧＥＬを形成する予定の領域に配置された部分の導電膜３４ｃは、レジスト膜に覆われている。また、メモリセル領域１１Ａに残された部分の絶縁膜３２は、レジスト膜に覆われている。
次いで、レジストパターンをエッチングマスクとして用いて、導電膜３４を、例えばドライエッチングなどによりエッチングしてパターニングする。
これにより、周辺回路領域１１Ｂで、導電膜３４ｂからなるゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板１のｐ型ウエルＰＷ２との間の絶縁膜３３ｂからなるゲート絶縁膜ＧＩＨが形成される。すなわち、ゲート電極ＧＥＨは、周辺回路領域１１Ｂで、半導体基板１のｐ型ウエルＰＷ２上に、ゲート絶縁膜ＧＩＨを介して形成される。
また、周辺回路領域１１Ｃで、導電膜３４ｃからなるゲート電極ＧＥＬが形成され、ゲート電極ＧＥＬと半導体基板１のｐ型ウエルＰＷ３との間の絶縁膜３３ｃからなるゲート絶縁膜ＧＩＬが形成される。すなわち、ゲート電極ＧＥＬは、周辺回路領域１１Ｃで、半導体基板１のｐ型ウエルＰＷ３上に、ゲート絶縁膜ＧＩＬを介して形成される。
一方、メモリセル領域１１Ａでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、絶縁膜３１および絶縁膜３２を介してレジストパターンで覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。その後、レジストパターン、すなわちレジスト膜を除去する。
なお、周辺回路領域１１Ｂにおいて、ゲート電極ＧＥＨで覆われない部分の絶縁膜３３ｂは、ステップＳ１６のドライエッチングを行うことによって、または、ステップＳ１６のドライエッチングの後にウエットエッチングを行うことによって、除去され得る。また、周辺回路領域１１Ｃにおいて、ゲート電極ＧＥＬで覆われない部分の絶縁膜３３ｃは、ステップＳ１６のドライエッチングを行うことによって、または、ステップＳ１６のドライエッチングの後にウエットエッチングを行うことによって、除去され得る。
前述したように、絶縁膜３３ｂの膜厚ＴＩｂ（図４３参照）が、絶縁膜３３ｃの膜厚ＴＩｃ（図４３参照）よりも厚いときは、絶縁膜３３ｂからなるゲート絶縁膜ＧＩＨの膜厚ＴＩＨは、絶縁膜３３ｃからなるゲート絶縁膜ＧＩＬの膜厚ＴＩＬよりも厚い。これにより、ゲート絶縁膜ＧＩＨを、高耐圧のＭＩＳＦＥＴＱＨ（後述する図４８参照）のゲート絶縁膜とすることができ、ゲート絶縁膜ＧＩＬを、低耐圧のＭＩＳＦＥＴＱＬ（後述する図４８参照）のゲート絶縁膜とすることができる。
また、前述したように、導電膜３４ｃの膜厚ＴＥｃ（図４３参照）を、導電膜３４ｂの膜厚ＴＥｂ（図４３参照）と等しくすることができ、導電膜３４ｂの膜厚ＴＥｂおよび導電膜３４ｃの膜厚ＴＥｃの各々を、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。したがって、導電膜３４ｃからなるゲート電極ＧＥＬの膜厚ＴＥＬを、導電膜３４ｂからなるゲート電極ＧＥＨの膜厚ＴＥＨと等しくすることができ、ゲート電極ＧＥＨの膜厚ＴＥＨおよびゲート電極ＧＥＬの膜厚ＴＥＬの各々を、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。
次に、図４６に示すように、絶縁膜３２および絶縁膜３１を除去する（図２７のステップＳ１７）。
ステップＳ１７では、まず、メモリセル領域１１Ａで、絶縁膜３１および絶縁膜３２を介して、キャップ絶縁膜ＣＰ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、レジスト膜（図示は省略）を形成する。また、周辺回路領域１１Ｂで、ゲート電極ＧＥＨを覆い、周辺回路領域１１Ｃで、ゲート電極ＧＥＬを覆うように、レジスト膜（図示は省略）を形成する。
次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、メモリセル領域１１Ａで、レジスト膜を除去し、周辺回路領域１１Ｂおよび１１Ｃで、レジスト膜を残す。これにより、周辺回路領域１１Ｂおよび１１Ｃに残された部分のレジスト膜からなるレジストパターンが形成される。
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜３２および絶縁膜３１を例えばドライエッチングなどによりエッチングして除去する。これにより、図４６に示すように、メモリセル領域１１Ａに残された部分の絶縁膜３２、および、メモリセル領域１１Ａに残された部分の絶縁膜３１を、完全に除去することができる。その後、周辺回路領域１１Ｂおよび１１Ｃに残された部分のレジスト膜、すなわちレジストパターンを除去する。
次に、図４７に示すように、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄを、イオン注入法などを用いて形成する（図２７のステップＳ１８）。このステップＳ１８では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびゲート電極ＧＥＬをマスクとして用いて、半導体基板１のｐ型ウエルＰＷ１、ＰＷ２およびＰＷ３に導入する。これにより、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄが形成される。
この際、ｎ−型半導体領域２１ａは、メモリセル領域１１Ａにおいて、メモリゲート電極ＭＧの側面に自己整合して形成され、ｎ−型半導体領域２１ｂは、メモリセル領域１１Ａにおいて、制御ゲート電極ＣＧの側面に自己整合して形成される。さらに、ｎ−型半導体領域２１ｃは、周辺回路領域１１Ｂにおいて、ゲート電極ＧＥＨの側面に自己整合して形成され、ｎ−型半導体領域２１ｄは、周辺回路領域１１Ｃにおいて、ゲート電極ＧＥＬの側面に自己整合して形成される。
図４８に示す例では、ｎ−型半導体領域２１ｃをイオン注入法により形成する際の注入エネルギーを、ｎ−型半導体領域２１ｄをイオン注入法により形成する際の注入エネルギーよりも大きくする。これにより、ｎ−型半導体領域２１ｃの下面の深さ位置を、ｎ−型半導体領域２１ｄの下面の深さ位置よりも深くすることができる。
なお、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄは、同じイオン注入工程で形成することもできる。
次に、図４８に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、および、ゲート電極ＧＥＬの側壁上に、サイドウォールスペーサＳＷを形成する（図２７のステップＳ１９）。
まず、半導体基板１の主面１ａ全面に、サイドウォールスペーサＳＷ用の絶縁膜を形成し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。このようにして、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、および、ゲート電極ＧＥＬの側壁上に、選択的にこの絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。このサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
次に、図４８に示すように、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄを、イオン注入法などを用いて形成する（図２７のステップＳ２０）。このステップＳ２０では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびゲート電極ＧＥＬと、それらの側壁上のサイドウォールスペーサＳＷとをマスクとして用いて、半導体基板１のｐ型ウエルＰＷ１、ＰＷ２およびＰＷ３に導入する。これにより、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄが形成される。
この際、ｎ＋型半導体領域２２ａは、メモリセル領域１１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域２２ｂは、メモリセル領域１１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。さらに、ｎ＋型半導体領域２２ｃは、周辺回路領域１１Ｂにおいて、ゲート電極ＧＥＨの両側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域２２ｄは、周辺回路領域１１Ｃにおいて、ゲート電極ＧＥＬの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。
本実施の形態では、ｎ＋型半導体領域２２ｃをイオン注入法により形成する際の注入エネルギーを、ｎ＋型半導体領域２２ｄをイオン注入法により形成する際の注入エネルギーと略等しくする。これにより、ｎ＋型半導体領域２２ｃの下面の深さ位置を、ｎ＋型半導体領域２２ｄの下面の深さ位置と略等しくすることができる。したがって、ｎ＋型半導体領域２２ｃの下面の深さ位置を、ｎ−型半導体領域２１ｃの下面の深さ位置よりも浅くすることができ、ｎ＋型半導体領域２２ｄの下面の深さ位置を、ｎ−型半導体領域２１ｄの下面の深さ位置よりも深くすることができる。
なお、ｎ−型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄは、互いに異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域２１ａとそれよりも高不純物濃度のｎ＋型半導体領域２２ａとにより、メモリトランジスタＭＴのソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域２１ｂとそれよりも高不純物濃度のｎ＋型半導体領域２２ｂとにより、制御トランジスタＣＴのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。半導体領域ＭＳは、平面視において、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側に位置する部分のｐ型ウエルＰＷ１の上層部に、形成される。半導体領域ＭＤは、平面視において、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側に位置する部分のｐ型ウエルＰＷ１の上層部に、形成される。
その後、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄ、ならびに、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。
これにより、図４８に示すように、メモリセル領域１１Ａで、制御トランジスタＣＴおよびメモリトランジスタＭＴが形成され、制御トランジスタＣＴおよびメモリトランジスタＭＴにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。
また、図４８に示すように、周辺回路領域１１Ｂで、高耐圧のＭＩＳＦＥＴＱＨが形成され、周辺回路領域１１Ｃで、低耐圧のＭＩＳＦＥＴＱＬが形成される。すなわち、ゲート電極ＧＥＨと、ゲート絶縁膜ＧＩＨとにより、高耐圧のＭＩＳＦＥＴＱＨが形成され、ゲート電極ＧＥＬと、ゲート絶縁膜ＧＩＬとにより、低耐圧のＭＩＳＦＥＴＱＬが形成される。
次に、図４９に示すように、金属シリサイド層２３、絶縁膜２４および層間絶縁膜２５を形成する（図２７のステップＳ２１）。
ステップＳ２１では、まず、図４９に示すように、金属シリサイド層２３を形成する。半導体基板１の主面１ａ全面に、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびＧＥＬ、ならびに、サイドウォールスペーサＳＷを覆うように、金属膜を形成する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄのそれぞれの上層部を、金属膜と反応させる。これにより、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄの各々の上に、金属シリサイド層２３がそれぞれ形成される。
金属シリサイド層２３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図４９に示すように、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄの各々の上に、金属シリサイド層２３を形成することができる。なお、メモリゲート電極ＭＧ上、ゲート電極ＧＥＨ上、および、ゲート電極ＧＥＬ上にも、金属シリサイド層２３を形成することができる。
ステップＳ２１では、次に、図４９に示すように、絶縁膜２４を形成する。キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびＧＥＬ、ならびに、サイドウォールスペーサＳＷを覆うように、絶縁膜２４を形成する。絶縁膜２４は、例えば窒化シリコン膜からなる。絶縁膜２４を、例えばＣＶＤ法により形成することができる。
ステップＳ２１では、次に、図４９に示すように、絶縁膜２４上に、層間絶縁膜２５を形成する。層間絶縁膜２５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜２５を、例えばＣＶＤ法により形成した後、層間絶縁膜２５の上面を平坦化する。
次に、図２３に示すように、層間絶縁膜２５を貫通するプラグＰＧを形成する（図２７のステップＳ２２）。まず、フォトリソグラフィを用いて層間絶縁膜２５上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜２５をドライエッチングすることにより、層間絶縁膜２５にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜２５上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜２５上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上、ゲート電極ＧＥＨ上、ならびに、ゲート電極ＧＥＬ上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域２２ａ、２２ｂ、２２ｃおよび２２ｄの各々の上の金属シリサイド層２３の一部、制御ゲート電極ＣＧ上の金属シリサイド層２３の一部、または、メモリゲート電極ＭＧ上の金属シリサイド層２３の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥＨ上の金属シリサイド層２３の一部、または、ゲート電極ＧＥＬ上の金属シリサイド層２３の一部が露出される。
なお、図２３においては、ｎ＋型半導体領域２２ｂ、２２ｃおよび２２ｄの各々の上の金属シリサイド層２３の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
以上のようにして、図２３を用いて前述した、本実施の形態の半導体装置が製造される。なお、プラグＰＧが埋め込まれた層間絶縁膜２５上に、例えば銅（Ｃｕ）を主導電膜とする配線を、例えばダマシン技術を用いて形成することができるが、ここでは、その説明を省略する。
＜周辺回路領域に形成されるＭＩＳＦＥＴの特性変動について＞
次に、周辺回路領域に形成されるＭＩＳＦＥＴの特性変動について、比較例の半導体装置の製造方法と対比しながら説明する。図５０は、比較例の半導体装置の製造工程中の要部断面図である。
比較例の半導体装置の製造方法では、実施の形態２の半導体装置の製造方法と同様に、図２６のステップＳ１およびステップＳ２に相当する工程を行う。その後、比較例の半導体装置の製造方法では、実施の形態２の半導体装置の製造工程と異なり、図２６のステップＳ３に相当する工程において、周辺回路領域１１Ｂで、活性領域ＡＲ２にｐ型ウエルＰＷ２を形成し、周辺回路領域１１Ｃで、活性領域ＡＲ３にｐ型ウエルＰＷ３を形成する。
比較例の半導体装置の製造方法では、その後、図２６のステップＳ４〜ステップＳ８に相当する工程を行って、図５０に示すように、ＯＮＯ膜としての絶縁膜１８および導電膜１９を形成する。
ところが、ＯＮＯ膜としての絶縁膜１８を形成する際には、前述したように、例えば１０２５℃程度の高温処理が実施される。したがって、比較例では、絶縁膜１８を形成する前に、周辺回路領域１１Ｃで、既に半導体領域としてのｐ型ウエルＰＷ３が形成されているため、絶縁膜１８を形成する際に、ｐ型ウエルＰＷ３に導入されたｎ型の不純物が高温で拡散し、ｐ型ウエルＰＷ３における不純物の濃度分布が変化する。したがって、周辺回路領域１１Ｃに形成されるＭＩＳＦＥＴＱＬの閾値電圧などが変動し、不揮発性メモリを備えた半導体装置の性能を向上させることができない。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態の半導体装置の製造方法では、メモリセル領域１１Ａで、半導体基板１の主面１ａ上に、導電膜１４ａからなる制御ゲート電極ＣＧを形成する。次いで、制御ゲート電極ＣＧを覆うように、ＯＮＯ膜としての絶縁膜１８および導電膜１９を形成し、導電膜１９をエッチバックすることにより、制御ゲート電極ＣＧの側壁上に絶縁膜１８を介して導電膜１９を残してメモリゲート電極ＭＧを形成する。次いで、周辺回路領域１１Ｃで、半導体基板１の主面１ａにｐ型ウエルＰＷ３を形成し、ｐ型ウエルＰＷ３上に、導電膜３４を形成する。その後、導電膜３４からなるゲート電極ＧＥＬを形成する。
ＯＮＯ膜としての絶縁膜１８を形成する工程は、前述したように、例えば１０２５℃程度の高温処理が行われる。したがって、本実施の形態によれば、絶縁膜１８を形成した後、ｐ型ウエルＰＷ３が形成されるので、ｐ型ウエルＰＷ３に導入されたｎ型の不純物が、絶縁膜１８を形成する際に高温で拡散することを防止することができる。そして、ｐ型ウエルＰＷ３における不純物の濃度分布が変化することを防止することができる。したがって、周辺回路領域１１Ｃに形成されるＭＩＳＦＥＴＱＬの閾値電圧などが変動することを防止または抑制することができ、不揮発性メモリを備えた半導体装置の性能を向上させることができる。
また、メモリセルＭＣ１上の絶縁膜（窒化シリコン膜）３２を除去したので、実施の形態１の場合と同様に、窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性の劣化を回避することができる。即ち、窒化シリコン膜中のＨ（水素）が、例えば絶縁膜３３を形成する際などの熱負荷により、ＭＩＳＦＥＴの内部へ拡散することを回避でき、ＭＩＳＦＥＴの駆動能力の低下を抑制することができる。
（実施の形態３）
本実施の形態においては、上記実施の形態の各種応用例について説明する。
（応用例１）
実施の形態２においては、メモリゲート電極ＭＧを形成した後、ｐ型ウエルＰＷ３を形成する際に、ｐ型ウエルＰＷ２を形成したが、メモリゲート電極ＭＧを形成する前に、ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２を形成してもよい。この場合、例えば、導電膜１４ｂ（図２９参照）を利用して、ゲート電極ＧＥＨを形成してもよい。
このような場合、ＯＮＯ膜としての絶縁膜１８を形成する際に、既にｐ型ウエルＰＷ２が形成されており、ｐ型ウエルＰＷ２に導入されたｎ型の不純物は、絶縁膜１８を形成する際に高温で多少拡散するおそれがある。しかし、ｐ型ウエルＰＷ２に導入されたｎ型の不純物が多少拡散した場合でも、高耐圧のＭＩＳＦＥＴＱＨのゲート長さが低耐圧のＭＩＳＦＥＴＱＬのゲート長よりも長いことなどにより、高耐圧のＭＩＳＦＥＴＱＨの閾値電圧が変動する変動量は、低耐圧のＭＩＳＦＥＴＱＬの閾値電圧が変動する変動量に比べて小さい。すなわち、ＯＮＯ膜としての絶縁膜１８を高温で形成することが高耐圧のＭＩＳＦＥＴＱＨの特性に与える影響は、ＯＮＯ膜としての絶縁膜１８を高温で形成することが低耐圧のＭＩＳＦＥＴＱＬの特性に与える影響よりも小さい。
したがって、ＯＮＯ膜としての絶縁膜１８を形成する際の高温の影響が小さい高耐圧のＭＩＳＦＥＴＱＨのゲート電極ＧＥＨについては、メモリセルＭＣ１の制御ゲート電極ＣＧとともに、絶縁膜１８を形成する前に形成することにより、半導体装置の製造工程を簡略化することができる。
（応用例２）
実施の形態２においては、周辺回路領域１１Ｂおよび１１Ｃの絶縁膜３２を覆いつつ、メモリセル領域１１Ａの制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の絶縁膜３２は、露出させる塗布膜ＣＦを形成した（図３５参照）が、周辺回路領域１１Ｂおよび１１Ｃの絶縁膜３２も露出させるように塗布膜ＣＦを形成してもよい。
図５１および図５２は、本応用例の半導体装置の製造工程を示す要部断面図である。図５１に示すように、周辺回路領域１１Ｂおよび１１Ｃの絶縁膜３２が露出していても、
この後、図５２に示すように、レジスト膜ＰＲ３０をマスクに、導電膜１４ｂ等は除去されるため、周辺回路領域１１Ｂおよび１１Ｃの絶縁膜３２が除去されていても問題はない。但し、導電膜１４ｂの側壁に絶縁膜３２が不所望な形状で残存するため、周辺回路領域１１Ｂおよび１１Ｃの絶縁膜３２を覆うように塗布膜ＣＦを形成することがより好ましい。
（応用例３）
実施の形態２において、図４８に示すメモリセル領域１１ＡのメモリセルＭＣ１、周辺回路領域１１Ｂの高耐圧のＭＩＳＦＥＴＱＨおよび周辺回路領域１１Ｃの低耐圧のＭＩＳＦＥＴＱＬに対して、実施の形態１で説明した選択的なＳＭＴを適用してもよい。
図５３および図５４は、本応用例の半導体装置の製造工程を示す要部断面図である。図５３に示すように、メモリセルＭＣ１、高耐圧のＭＩＳＦＥＴＱＨおよび低耐圧のＭＩＳＦＥＴＱＬ上に、実施の形態１と同様にして、ストッパー膜９および応力印加膜（窒化シリコン膜）１０を形成する。次いで、実施の形態１と同様にして塗布膜ＣＦを形成し、この塗布膜ＣＦをマスクとして用いて、応力印加膜１０をエッチングする。次いで、図５４に示すように、熱処理を行い、高耐圧のＭＩＳＦＥＴＱＨおよび低耐圧のＭＩＳＦＥＴＱＬに応力を印加してもよい。この際、メモリセル領域１１Ａの応力印加膜１０は部分的に除去されているため、メモリセルＭＣ１には、応力が印加されない。
なお、実施の形態２においては、図４９を参照しながら説明したように、メモリセル領域１１ＡのメモリセルＭＣ１、周辺回路領域１１Ｂの高耐圧のＭＩＳＦＥＴＱＨおよび周辺回路領域１１Ｃの低耐圧のＭＩＳＦＥＴＱＬ上に、窒化シリコン膜からなる絶縁膜２４を、ＣＶＤ法により形成している。この窒化シリコン膜についても、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）上の窒化シリコン膜を除去してもよい。但し、この窒化シリコン膜の形成後には、比較的高温（例えば、５００℃以上）の熱処理がほとんど行われない。よって、この窒化シリコン膜については、制御ゲート電極部を覆ったままにしておいてもよい。
このように、メモリセル（ＭＣ、ＭＣ１）を覆う窒化シリコン膜が形成された後、比較的高温（例えば、５００℃以上）の熱処理、より効果的には、１０００℃以上の熱処理が行われる場合に、上記実施の形態１〜３において説明したように窒化シリコン膜を部分的に除去することが好ましい。
（応用例４）
実施の形態１においては、ＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥ上の窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を除去したが、ＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥ上に窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を残存させてもよい。図５５〜図５７は、本応用例の半導体装置の製造工程を示す要部断面図である。
例えば、図３に示すシリコン膜４上に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を残存させた状態でその後の処理を行う。そして、図５５に示すように、ＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥの形成工程において、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４を積層した状態でパターニングする。なお、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥ上の窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１は除去する。
この場合、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）のみならず、ＭＩＳＦＥＴ（ＨＴ）のゲート電極部（ゲート電極ＧＥとキャップ絶縁膜との積層膜部）も、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥより高く（厚く）なる。よって、図５６に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上に、実施の形態１の場合と同様にしてストッパー膜９および応力印加膜（窒化シリコン膜）１０を形成し、塗布膜ＣＦをマスクとして用いて、応力印加膜１０をエッチングした場合、制御ゲート電極部およびＭＩＳＦＥＴ（ＨＴ）のゲート電極部上の応力印加膜１０が除去される。さらに、図５７に示すように、熱処理を行い、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力を印加する。この際、制御ゲート電極部およびゲート電極部上の応力印加膜１０は除去されているため、メモリセルＭＣおよびＭＩＳＦＥＴ（ＨＴ）には、応力が印加されない。
このように、ＭＩＳＦＥＴ（ＨＴ）のゲート電極部を高くすることにより、ＭＩＳＦＥＴ（ＨＴ）に対するＳＭＴの適用を回避することができる。
なお、ここでは、ＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥの上部にキャップ絶縁膜（窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１）を残存させることにより、ゲート電極部を高くしたが、ゲート電極ＧＥ自体の膜厚（シリコン膜４）の膜厚を大きくすることで、キャップ絶縁膜を設けることなく、ＭＩＳＦＥＴ（ＨＴ）のゲート電極部を高くしてもよい。この際、制御ゲート電極部もＭＩＳＦＥＴ（ＨＴ）のゲート電極部と同様の構成とすることができる。また、このようなＭＩＳＦＥＴ（ＨＴ）のゲート電極部を高くする構成は、実施の形態２に適用することもできる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、ＳＭＴ工程については、シリサイド工程の後に行ってもよい。
１ 半導体基板
１ａ 主面
１Ａ コアＭＩＳ形成領域
２ 素子分離領域
２Ａ Ｉ／ＯＭＩＳ形成領域
３ 絶縁膜
３Ａ メモリセル領域
４ シリコン膜
５ 絶縁膜
５Ａ 酸化シリコン膜
５Ｂ 酸化シリコン膜
５Ｎ 窒化シリコン膜
６ シリコン膜
７ ｎ−型半導体領域
７ａ ｎ−型半導体領域
７ｂ ｎ−型半導体領域
８ ｎ＋型半導体領域
８ａ ｎ＋型半導体領域
８ｂ ｎ＋型半導体領域
９ ストッパー膜
１０ 応力印加膜
１０Ｓ 応力印加膜
１１Ａ メモリセル領域
１１Ｂ 周辺回路領域
１１Ｃ 周辺回路領域
１２ 素子分離膜
１３ 絶縁膜
１３ａ 絶縁膜
１３ｂ 絶縁膜
１３ｃ 絶縁膜
１４ 導電膜
１４ａ 導電膜
１４ｂ 導電膜
１４ｃ 導電膜
１５ 絶縁膜
１６ 絶縁膜
１８ 絶縁膜
１８ａ 酸化シリコン膜
１８ｂ 窒化シリコン膜
１８ｃ 酸化シリコン膜
１９ 導電膜
２１ａ ｎ−型半導体領域
２１ｂ ｎ−型半導体領域
２１ｃ ｎ−型半導体領域
２１ｄ ｎ−型半導体領域
２２ａ ｎ＋型半導体領域
２２ｂ ｎ＋型半導体領域
２２ｃ ｎ＋型半導体領域
２２ｄ ｎ＋型半導体領域
２３ 金属シリサイド層
２４ 絶縁膜
２５ 層間絶縁膜
３１ 絶縁膜
３２ 絶縁膜
３３ 絶縁膜
３３ａ 絶縁膜
３３ｂ 絶縁膜
３３ｃ 絶縁膜
３４ 導電膜
３４ａ 導電膜
３４ｂ 導電膜
３４ｃ 導電膜
ＡＲ１ 活性領域
ＡＲ２ 活性領域
ＡＲ３ 活性領域
ＣＦ 塗布膜
ＣＧ 制御ゲート電極
ＣＮＴ コンタクトホール
ＣＰ１ 酸化シリコン膜（キャップ絶縁膜）
ＣＰ２ 窒化シリコン膜（キャップ絶縁膜）
ＣＴ 制御トランジスタ
ＧＥ ゲート電極
ＧＥＨ ゲート電極
ＧＥＬ ゲート電極
ＧＩＨ ゲート絶縁膜
ＧＩＬ ゲート絶縁膜
ＧＩｍ ゲート絶縁膜
ＧＩｔ ゲート絶縁膜
ＨＬ ハロー領域
ＨＴ ＭＩＳＦＥＴ
ＩＲ１ 素子分離領域
ＩＲ２ 素子分離領域
ＩＲ３ 素子分離領域
ＬＴ ＭＩＳＦＥＴ
ＭＣ メモリセル
ＭＣ１ メモリセル
ＭＤ ドレイン領域（半導体領域）
ＭＧ メモリゲート電極
ＭＳ ソース領域（半導体領域）
ＭＴ メモリトランジスタ
ＰＧ プラグ
ＰＲ３０ レジスト膜
ＰＲ３１ レジスト膜
ＰＷ１ ｐ型ウエル
ＰＷ２ ｐ型ウエル
ＰＷ３ ｐ型ウエル
ＳＩＬ 金属シリサイド層
ＳＮ 窒化シリコン膜
ＳＯ 酸化シリコン膜
ＳＰ１ シリコンスペーサ（スペーサ）
ＳＰ２ シリコンスペーサ（スペーサ）
ＳＷ 側壁絶縁膜（サイドウォールスペーサ）

Claims (20)

  1. 半導体基板の第１領域に配置された第１ＭＩＳＦＥＴと、第２領域に配置された不揮発性メモリセルと、を有する半導体装置の製造方法であって、
    （ａ）前記第１領域に、前記第１ＭＩＳＦＥＴを構成するゲート電極が形成され、前記第２領域に、前記不揮発性メモリセルを構成する、第１ゲート電極と、第２ゲート電極と、内部に電荷蓄積部が形成された第１絶縁膜とが形成された半導体基板を準備する工程、
    （ｂ）前記ゲート電極、前記第１ゲート電極および前記第２ゲート電極の上方に、窒化シリコン膜を形成する工程、
    （ｃ）前記第１ゲート電極および前記第２ゲート電極の上方の前記窒化シリコン膜を除去することにより、前記第１ゲート電極および前記第２ゲート電極の上方の前記窒化シリコン膜に開口部を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記窒化シリコン膜に前記開口部が形成された状態で、熱処理を施す工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記窒化シリコン膜上に塗布膜を形成する工程、
    （ｃ２）前記塗布膜から露出した前記窒化シリコン膜を除去することにより、前記開口部を形成する工程、
    を有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記塗布膜は、反射防止膜である、半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記第１ゲート電極の上方の前記窒化シリコン膜の底部は、前記ゲート電極の上方の前記窒化シリコン膜の底部より高い位置に配置され、
    前記ゲート電極の上方の前記窒化シリコン膜は、前記塗布膜で覆われ、前記第１ゲート電極の上方の前記窒化シリコン膜は、前記塗布膜から露出している、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第１ゲート電極と前記窒化シリコン膜との間に第２絶縁膜が配置されている、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第２ゲート電極は、前記第１ゲート電極と前記第２絶縁膜との積層膜の側面に、前記第１絶縁膜を介して配置され、
    前記第２ゲート電極は、サイドウォール状である、半導体装置の製造方法。
  7. 半導体基板の第１領域に配置された第１ＭＩＳＦＥＴと、第２領域に配置された不揮発性メモリセルと、を有する半導体装置の製造方法であって、
    （ａ）前記第１領域に形成された前記第１ＭＩＳＦＥＴおよび前記第２領域に形成された前記不揮発性メモリセルを有する半導体基板を準備する工程、
    （ｂ）前記第１ＭＩＳＦＥＴおよび前記不揮発性メモリセルの上部に窒化シリコン膜を形成する工程、
    （ｃ）前記不揮発性メモリセルの上方の前記窒化シリコン膜を除去することにより、前記不揮発性メモリセルの上方の前記窒化シリコン膜に開口部を形成する工程、
    （ｄ）前記（ｃ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
    前記不揮発性メモリセルは、第１ゲート電極と、第２ゲート電極と、内部に電荷蓄積部が形成された第１絶縁膜とを有する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記窒化シリコン膜上に塗布膜を形成する工程、
    （ｃ２）前記塗布膜から露出した前記窒化シリコン膜を除去することにより、前記開口部を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記塗布膜は、反射防止膜である、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記第１ゲート電極の上方の前記窒化シリコン膜の底部は、前記第１ＭＩＳＦＥＴのゲート電極の上方の前記窒化シリコン膜の底部より高い位置に配置され、
    前記ゲート電極の上方の前記窒化シリコン膜は、前記塗布膜で覆われ、前記第１ゲート電極の上方の前記窒化シリコン膜は、前記塗布膜から露出している、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第１ゲート電極と前記窒化シリコン膜との間に第２絶縁膜が配置されている、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記第２ゲート電極は、前記第１ゲート電極と前記第２絶縁膜との積層膜の側面に、前記第１絶縁膜を介して配置され、
    前記第２ゲート電極は、サイドウォール状である、半導体装置の製造方法。
  13. 半導体基板の第１領域に配置された第１ＭＩＳＦＥＴと、第２領域に配置された不揮発性メモリセルと、を有する半導体装置の製造方法であって、
    （ａ）前記半導体基板の前記第２領域に、前記不揮発性メモリセルを構成する、第１ゲート電極と、第２ゲート電極と、内部に電荷蓄積部が形成された第１絶縁膜とを形成し、前記半導体基板の前記第１領域に、前記第１ゲート電極と同層の導電膜を形成する工程、
    （ｂ）前記第１ゲート電極、前記第２ゲート電極および前記導電膜の上方に、窒化シリコン膜を形成する工程、
    （ｃ）前記第１ゲート電極および第２ゲート電極の上方の前記窒化シリコン膜を除去することにより、前記第１ゲート電極および第２ゲート電極の上方の前記窒化シリコン膜に開口部を形成する工程、
    （ｄ）前記導電膜を除去し、前記第１領域の前記半導体基板中に、第１導電型の第１半導体領域を形成する工程、
    （ｅ）前記（ｃ）工程の後、前記窒化シリコン膜に前記開口部が形成された状態で、前記半導体基板に熱処理を施すことにより、前記第１半導体領域上に前記第１ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
    （ｆ）前記ゲート絶縁膜上に、前記第１ＭＩＳＦＥＴのゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ）工程の前に、前記第２領域の前記半導体基板中に、前記第１導電型の第２半導体領域を形成する工程、を有する、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｆ）工程の後、
    （ｇ）前記第１ＭＩＳＦＥＴのソース、ドレイン領域および前記不揮発性メモリセルのソース、ドレイン領域を形成する工程、
    を有する、半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記窒化シリコン膜上に塗布膜を形成する工程、
    （ｃ２）前記塗布膜から露出した前記窒化シリコン膜を除去することにより、前記開口部を形成する工程、
    を有する、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記塗布膜は、反射防止膜である、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記第１ゲート電極の上方の前記窒化シリコン膜の底部は、前記ゲート電極の上方の前記窒化シリコン膜の底部より高い位置に配置され、
    前記ゲート電極の上方の前記窒化シリコン膜は、前記塗布膜で覆われ、前記第１ゲート電極の上方の前記窒化シリコン膜は、前記塗布膜から露出している、半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記第１ゲート電極と前記窒化シリコン膜との間に第２絶縁膜が配置されている、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記第２ゲート電極は、前記第１ゲート電極と前記第２絶縁膜との積層膜の側面に、前記第１絶縁膜を介して配置され、
    前記第２ゲート電極は、サイドウォール状である、半導体装置の製造方法。
JP2014174630A 2014-08-28 2014-08-28 半導体装置の製造方法 Pending JP2016051740A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014174630A JP2016051740A (ja) 2014-08-28 2014-08-28 半導体装置の製造方法
US14/829,614 US20160064226A1 (en) 2014-08-28 2015-08-18 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014174630A JP2016051740A (ja) 2014-08-28 2014-08-28 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2016051740A true JP2016051740A (ja) 2016-04-11

Family

ID=55403314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014174630A Pending JP2016051740A (ja) 2014-08-28 2014-08-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20160064226A1 (ja)
JP (1) JP2016051740A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017204548A (ja) * 2016-05-11 2017-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10505015B2 (en) * 2016-11-17 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of fabricating thereof
US11063055B2 (en) * 2019-11-06 2021-07-13 Renesas Electronics Corporation Method of manufacturing semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3094909B2 (ja) * 1996-04-19 2000-10-03 日本電気株式会社 半導体装置の製造方法
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5538838B2 (ja) * 2009-11-25 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20120023968A (ko) * 2010-09-03 2012-03-14 삼성전자주식회사 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법
JP5779068B2 (ja) * 2011-10-03 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6022377B2 (ja) * 2013-02-28 2016-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017204548A (ja) * 2016-05-11 2017-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107452747A (zh) * 2016-05-11 2017-12-08 瑞萨电子株式会社 制造半导体器件的方法
CN107452747B (zh) * 2016-05-11 2023-11-07 瑞萨电子株式会社 制造半导体器件的方法

Also Published As

Publication number Publication date
US20160064226A1 (en) 2016-03-03

Similar Documents

Publication Publication Date Title
JP5142494B2 (ja) 半導体装置の製造方法
US10263005B2 (en) Method of manufacturing a semiconductor device
JP5734744B2 (ja) 半導体装置およびその製造方法
JP4429036B2 (ja) 半導体装置の製造方法
US9831259B2 (en) Semiconductor device
JP2012114269A (ja) 半導体装置および半導体装置の製造方法
JP6407609B2 (ja) 半導体装置の製造方法
US9905429B2 (en) Semiconductor device and a manufacturing method thereof
JP5707224B2 (ja) 半導体装置およびその製造方法
US10446569B2 (en) Semiconductor device and manufacturing method thereof
JP6556601B2 (ja) 半導体装置およびその製造方法
JP2017204548A (ja) 半導体装置の製造方法
US9412748B2 (en) Method of manufacturing semiconductor device having an implanting from a second direction inclined relative to a first direction
JP2016051740A (ja) 半導体装置の製造方法
US9299569B2 (en) Manufacturing method of semiconductor device
US10026744B2 (en) Method of manufacturing semiconductor device
JP5937172B2 (ja) 半導体装置および半導体装置の製造方法
JP2011210777A (ja) 半導体装置およびその製造方法
JP2014103345A (ja) 半導体装置および半導体装置の製造方法