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JP2010186877A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】プラグとシリサイド領域との間の電気抵抗を小さくすることができる半導体装置およびその製造方法を提供する。
【解決手段】シリサイド領域ＳＣｓ、ＳＣｇを各々が有する少なくとも１つの半導体素子ＮＴ、ＰＴが半導体基板ＳＢ上に形成される。シリサイド領域上に層間絶縁膜が形成される。シリサイド領域ＳＣｓ、ＳＣｇからなる底面を有する内面が設けられたスルーホールＴＨが層間絶縁膜ＩＬＤ１に形成される。内面を被覆するＴｉ（チタン）膜が化学気相成長法によって形成される。内面を被覆するバリアメタル膜を形成するためにＴｉ膜ＴＦの少なくとも表面部が窒化される。バリアメタル膜を介してスルーホールＴＨを埋めるプラグが形成される。
【選択図】図９

Description

本発明は、半導体装置およびその製造方法に関し、特に、シリサイド領域を有する半導体装置およびその製造方法に関するものである。
半導体装置には、シリサイド層とプラグとを有するものがある。このような半導体装置の製造方法として、たとえば特開２００８−２０５０１０号公報（特許文献１）によれば、以下の工程が開示されている。
ニッケルシリサイド層またはニッケルプラチナシリサイド層であるシリサイド層が形成される。絶縁膜で覆われた半導体基板のシリサイド層上に、ドライエッチングによってホールが形成される。ホール内面にＴｉ層が化学気相成長法（ＣＶＤ:Chemical Vapor Deposition)によって形成される。ホール内のＴｉ層上にバリアメタル層としてＴａ層がスパッタによって形成される。ホール内を埋め込む銅層がバリア層上に形成され、さらにＣＭＰが行なわれることで、銅プラグが形成される。
また上記公報によれば、バリアメタル層とＴｉ層との間にはＴｉＮ層がスパッタによって形成されてもよい。またバリアメタル層はＴａ層に限定されず、Ｔａ層、ＴｉＮ、ＴａＮ、Ｒｕ、ＷＮ、Ｗ−Ｎ−Ｃ、Ｔｉ−Ｓｉ−Ｎx、Ｔａ−Ｓｉ−Ｎx、Ｗ−Ｓｉ−Ｎxのいずれか１つあるいはそれらの組み合わせであってもよい。
特開２００８−２０５０１０号公報
上記公報の技術において、バリアメタル層（バリアメタル膜）とシリサイド層（シリサイド領域）との間に絶縁膜が形成されることがある。この結果、バリアメタル膜上に形成されたプラグと、シリサイド領域との間の電気抵抗が大きくなってしまうことがあるという問題がある。
それゆえ本発明の目的は、プラグとシリサイド領域との間の電気抵抗を小さくすることができる半導体装置およびその製造方法を提供することである。
本発明の一実施の形態における半導体装置の製造方法は、以下の工程を有する。
Ｎｉ（ニッケル）合金のシリサイドにより形成されたシリサイド領域を各々が有する少なくとも１つの半導体素子が半導体基板上に形成される。シリサイド領域上に層間絶縁膜が形成される。層間絶縁膜からなる側面と、シリサイド領域からなる底面とを有する内面が設けられたスルーホールが層間絶縁膜に形成される。内面を被覆するＴｉ（チタン）膜が化学気相成長法によって形成される。内面を被覆するバリアメタル膜を形成するためにＴｉ膜の少なくとも表面部が窒化される。バリアメタル膜を介してスルーホールを埋めるプラグが形成される。
本発明の一実施の形態における半導体装置は、半導体基板と、少なくとも１つの半導体素子と、層間絶縁膜と、バリアメタル膜と、プラグと、中間膜とを有する。少なくとも１つの半導体素子は半導体基板上に形成されている。少なくとも１つの半導体素子の各々は、Ｐｔ（白金）、Ｖ（バナジウム）、Ｐｄ（パラジウム）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、およびＮｂ（ニオブ）よりなる群から選ばれた少なくとも１つの元素ＸとＮｉとの合金のシリサイドにより形成されたシリサイド領域を含む。層間絶縁膜は少なくとも１つの半導体素子上に設けられている。層間絶縁膜には、層間絶縁膜からなる側面と、シリサイド領域からなる底面とを有する内面が設けられたスルーホールが形成されている。バリアメタル膜は、内面を被覆するＴｉＮ（窒化チタン）膜を有する。プラグはバリアメタル膜を介してスルーホールを埋めている。中間膜はシリサイド領域とバリアメタル膜との間に形成されている。中間膜においてＴｉ（チタン）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合およびＴｉ（チタン）−Ｘ（元素Ｘ）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合の総濃度はＴｉ（チタン）−Ｎｉ（ニッケル）−Ｏ（酸素）−Ｎ（窒素）結合の濃度よりも高い。
この実施の形態の半導体装置の製造方法によれば、Ｔｉ膜が窒化される際にスルーホールの底面においてＴｉ膜とシリサイド領域との反応が活性化されることで、Ｔｉ膜とシリサイド領域との間の絶縁状態にある部分がオーミックな接触状態に変化する。よってＴｉ膜が窒化されることで形成されるバリアメタル膜とシリサイド領域との間の電気抵抗が小さくなる。これにより、バリアメタル膜上に形成されるプラグと、シリサイド領域との間の電気抵抗を小さくすることができる。
またこの実施の形態の半導体装置によれば、中間膜におけるＴｉ−Ｎｉ−Ｏ−Ｎ結合の濃度が小さいので、中間膜においてＴｉ−Ｎｉ−Ｏ−Ｎ結合とともに生じやすい絶縁性の酸化膜の形成が抑制される。よってバリアメタル膜およびシリサイド領域の間の中間膜を介した電気的経路の電気抵抗が小さくなる。これにより、バリアメタル膜上に形成されるプラグと、シリサイド領域との間の電気抵抗を小さくすることができる。
本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。 図１の一部拡大図である。 本発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。 図３のシリサイド領域を形成する工程について説明するためのフロー図である。 図３のスルーホールを形成する工程について説明するためのフロー図である。 図３のバリアメタル膜を形成する工程について説明するためのフロー図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す断面図である。 本発明の実施の形態１の実施例と、第１および第２比較例との各々における、プラグとシリサイド領域との間の電気抵抗の測定結果の一例を示すグラフ図である。 本発明の実施の形態１の実施例と、第３比較例との各々における、ドライエッチングされたシリサイド領域表面のＸ線光電子分光法による分析結果の一例を示すグラフである。 第４比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＣの１ｓの分析結果の一例を示すグラフである。 第４比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＮの１ｓの分析結果の一例を示すグラフである。 第４比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＮｉの２ｐの分析結果の一例を示すグラフである。 第４比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＯの１ｓの分析結果の一例を示すグラフである。 第４比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＳｉの２ｐの分析結果の一例を示すグラフである。 第４比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＴｉの２ｐの分析結果の一例を示すグラフである。 第５比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＣの１ｓの分析結果の一例を示すグラフである。 第５比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＮの１ｓの分析結果の一例を示すグラフである。 第５比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＮｉの２ｐの分析結果の一例を示すグラフである。 第５比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＯの１ｓの分析結果の一例を示すグラフである。 第５比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＳｉの２ｐの分析結果の一例を示すグラフである。 第５比較例におけるＴｉ膜形成後の表面のＸ線光電子分光法によるＴｉの２ｐの分析結果の一例を示すグラフである。 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
はじめに本実施の形態の半導体装置の構成について説明する。
図１および図２を参照して、本実施の形態の半導体装置は、主に、半導体基板ＳＢと、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)と、層間絶縁膜ＩＬＤ１と、バリアメタル膜ＢＭと、プラグＰＧと、中間膜ＩＭと、素子分離絶縁膜ＩＳＬと、メタル配線層ＭＬと、層間絶縁膜ＩＬＤ２とを有する。ＣＭＯＳは、素子分離絶縁膜ＩＳＬによって互いに分割されたｎ型およびｐ型トランジスタ、すなわちｎＭＯＳトランジスタＮＴ（半導体素子）およびｐＭＯＳトランジスタＰＴ（半導体素子）を有する。
ｎＭＯＳトランジスタＮＴは半導体基板ＳＢ上に形成されている。またｎＭＯＳトランジスタＮＴは、シリサイド領域ＳＣｓ、ＳＣｇと、ポリシリコン部ＰＳを含むゲート電極と、ソース・ドレイン領域ＳＤ１、ＳＤ１と、エクステンション領域ＥＴ１、ＥＴ１と、ｐウエルＷＬ１と、ゲート絶縁膜ＧＩと、サイドウォールＳＷとを有する。
シリサイド領域ＳＣｓ、ＳＣｇの各々は、Ｎｉ合金のシリサイドにより形成されている。より具体的にはシリサイド領域ＳＣｓ、ＳＣｇの各々は、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、およびＮｂよりなる群から選ばれた少なくとも１つの元素ＸとＮｉとの合金のシリサイドにより形成されている。またシリサイド領域ＳＣｓ、ＳＣｇは、ソース・ドレイン領域ＳＤ１に接する第１シリサイド部ＳＣｓと、ゲート電極の少なくとも一部をなす第２シリサイド部ＳＣｇとを含む。
ｐＭＯＳトランジスタＰＴは半導体基板ＳＢ上に形成されている。またｐＭＯＳトランジスタＰＴは、シリサイド領域ＳＣｓ、ＳＣｇと、ポリシリコン部ＰＳを含むゲート電極と、ソース・ドレイン領域ＳＤ２、ＳＤ２と、エクステンション領域ＥＴ２、ＥＴ２と、ｎウエルＷＬ２と、ゲート絶縁膜ＧＩと、サイドウォールＳＷとを有する。
シリサイド領域ＳＣｓ、ＳＣｇの各々は、Ｎｉ合金のシリサイドにより形成されている。より具体的にはシリサイド領域ＳＣｓ、ＳＣｇの各々は、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、およびＮｂよりなる群から選ばれた少なくとも１つの元素ＸとＮｉとの合金のシリサイドにより形成されている。またシリサイド領域ＳＣｓ、ＳＣｇは、ソース・ドレイン領域ＳＤ２に接する第１シリサイド部ＳＣｓと、ゲート電極の少なくとも一部をなす第２シリサイド部ＳＣｇとを含む。
層間絶縁膜ＩＬＤ１はｐＭＯＳトランジスタＰＴおよびｎＭＯＳトランジスタＮＴの上に設けられている。また層間絶縁膜ＩＬＤ１には、層間絶縁膜ＩＬＤ１からなる側面と、中間膜ＩＭが設けられる底面とを有する内面が設けられたスルーホールＴＨが形成されている。
バリアメタル膜ＢＭはスルーホールＴＨの内面を被覆している。またバリアメタル膜ＢＭは、少なくともその表面側（プラグＰＧ側）が窒化されたＴｉ膜からなる。すなわちバリアメタル膜ＢＭは、スルーホールＴＨの内面を被覆するＴｉＮ膜を有する。
プラグＰＧはバリアメタル膜ＢＭを介してスルーホールＴＨを埋めている。プラグＰＧは、たとえばＷ（タングステン）により形成されている。
中間膜ＩＭは、シリサイド領域ＳＣｓ、ＳＣｇの各々と、バリアメタル膜ＢＭとの間に形成されている。また中間膜ＩＭはＴｉ−Ｓｉ−Ｏ−Ｎ結合およびＴｉ−Ｘ−Ｓｉ−Ｏ−Ｎ結合を有する化合物により形成されている。中間膜ＩＭにおいてＴｉ−Ｓｉ−Ｏ−Ｎ結合およびＴｉ−Ｘ−Ｓｉ−Ｏ−Ｎ結合の総濃度はＴｉ−Ｎｉ−Ｏ−Ｎ結合の濃度よりも高い。
次に、本実施の形態の半導体装置の製造方法の概要について説明する。
図１および図３を参照して、ステップＳ１にて半導体基板ＳＢが準備される。次に素子分離絶縁膜ＩＳＬと、ｐウエルＷＬ１と、ｎウエルＷＬ２と、ゲート絶縁膜ＧＩと、ソース・ドレイン領域ＳＤ１、ＳＤ２と、エクステンション領域ＥＴ１、ＥＴ２と、ポリシリコン部ＰＳと、サイドウォールＳＷとが形成される。
図３および図７を参照して、ステップＳ２にて、シリサイド領域として、第１シリサイド部ＳＣｓと、第２シリサイド部ＳＣｇとが形成される。第２シリサイド部ＳＣｇはポリシリコン部ＰＳとともにゲート電極を構成する。具体的には、以下のステップＳ２１〜Ｓ２４（図４）が行なわれる。
ステップＳ２１にて、真空引きされた真空装置内で、ポリシリコン部ＰＳおよびソース・ドレイン領域ＳＤ１、ＳＤ２を覆う高融点金属膜（図示せず）が形成される。この高融点金属膜は、Ｎｉを主成分とする合金（Ｎｉ合金）により形成され、より具体的には、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、およびＮｂよりなる群から選ばれた少なくとも１つの元素Ｘが添加された材料からなる。この添加量は１０原子％よりも小さい。またこの高融点金属膜の形成方法は、たとえばＰＶＤ(Physical Vapor Deposition)法またはＣＶＤ法である。
ステップＳ２２にて、真空状態が維持された上記真空装置内で、上記の高融点金属膜の酸化を防止するために、この高融点金属膜上に高融点金属からなる酸化防止膜（図示せず）が形成される。この酸化防止膜は、たとえばＣＶＤ法またはＰＶＤ法によって形成されたＴｉＮ膜である。
ステップＳ２３にて、シリサイド化が行なわれる。すなわちポリシリコン部ＰＳおよびソース・ドレイン領域ＳＤ１、ＳＤ２の各々と、上記の高融点金属膜とを互いに反応させる熱処理が行なわれる。具体的には、たとえばＲＴＡ(Rapid Thermal Anneal)が行なわれる。これにより、ソース・ドレイン領域に接する第１シリサイド部ＳＣｓと、ゲート電極の少なくとも一部をなす第２シリサイド領域ＳＣｇとが形成される。
ステップＳ２４にて、上記の酸化防止膜が除去される。
上記のステップＳ２１〜Ｓ２４（ステップＳ２）により、シリサイド領域ＳＣｓ、ＳＣｇを各々が有するｎＭＯＳトランジスタＮＴおよびｐＭＯＳトランジスタＰＴが形成される。
図３および図８を参照して、ステップＳ３にて、シリサイド領域ＳＣｓ、ＳＣｇ上に層間絶縁膜ＩＬＤ１が形成される。
図３および図８を参照して、ステップＳ４にて、層間絶縁膜ＩＬＤ１にスルーホールＴＨが形成される。具体的には、以下のステップＳ４１〜Ｓ４５（図５）が行なわれる。
ステップＳ４１にて、層間絶縁膜ＩＬＤ１上に、スルーホールＴＨのパターンに対応したパターンを有するレジストマスク（図示せず）が形成される。具体的には、フォトレジストの塗布、露光、および現像が行なわれる。
ステップＳ４２にて、上記レジストマスクを用いたドライエッチングによりスルーホールＴＨが形成される。
ステップＳ４３にて、上記レジストマスクを除去するためのアッシングが行なわれる。
ステップＳ４４にて、上記ステップＳ４３後におけるスルーホールＴＨ上の残渣を除去するためにケミカルクリーニングが行なわれる。このケミカルクリーニングは、たとえばＮＨ3／ＨＦ混合ガスを用いて１００℃以下で行なわれる。
ステップＳ４５にて、上記ケミカルクリーニングにおいて生成した副生成物を除去するためのアニールが行なわれる。具体的には、ケミカルクリーニングが行なわれたチャンバと同一チャンバ内で、またはin-situで別のチャンバ内で、１００℃以上３００℃以下のアニールが行なわれる。
上記のステップＳ４１〜Ｓ４５（ステップＳ４）により、層間絶縁膜ＩＬＤ１からなる側面と、シリサイド領域ＳＣｓ、ＳＣｇからなる底面とを有する内面が設けられたスルーホールＴＨが層間絶縁膜ＩＬＤ１に形成される。
主に図３を参照して、ステップＳ５にて、上記内面を被覆するバリアメタル膜ＢＭ（図１０）が形成される。具体的には、以下のステップＳ５１およびＳ５２（図６）が行なわれる。
ステップＳ５１にて、スルーホールＴＨの形成（ステップＳ４）に続いてin-situで、スルーホールＴＨの内面を被覆するＴｉ膜ＴＦ（図９）がＣＶＤ法によって形成される。ＣＶＤ法における成膜温度は、たとえば５５０℃以下である。
Ｔｉ膜ＴＦの形成の際に、シリサイド領域ＳＣｓ、ＳＣｇの各々と、Ｔｉ膜ＴＦとの間で界面反応が生じることで、シリサイド領域ＳＣｓ、ＳＣｇの各々と、Ｔｉ膜ＴＦとの間に膜ＩＭｉが形成される。この膜ＩＭｉは、絶縁体からなる部分を有することがある。この場合、シリサイド領域ＳＣｓ、ＳＣｇの各々とＴｉ膜ＴＦとの間に絶縁状態にある部分が形成される。さらに図９に示されるようにこの膜ＩＭｉはシリサイド領域ＳＣｓ、ＳＣｇの各々の内部に形成される。
ステップＳ５２にて、Ｔｉ膜ＴＦ（図９）の少なくとも表面部が窒化されることで、バリアメタル膜ＢＭ（図１０）が形成される。この窒化の際、Ｔｉ膜ＴＦが窒化されるだけでなく、膜ＩＭｉ中へのＮ（窒素）原子の侵入も生じる。またこの窒化の際、シリサイド領域ＳＣｓ、ＳＣｇの各々とＴｉ膜ＴＦとの反応が活性化される。これにより膜ＩＭｉ（図９）から中間膜ＩＭ（図１０）が形成される。中間膜ＩＭは、Ｔｉ（チタン）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合およびＴｉ（チタン）−Ｘ（元素Ｘ）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合の少なくともいずれかを有し、かつその総濃度は、Ｔｉ（チタン）−Ｎｉ（ニッケル）−Ｏ（酸素）−Ｎ（窒素）結合の濃度よりも高い。この中間膜ＩＭの形成の際、シリサイド領域ＳＣｓ、ＳＣｇの各々とバリアメタル膜ＢＭとの間における上述した絶縁状態にある部分は、オーミックな接触状態に変化しやすい。
好ましくは、Ｔｉ膜ＴＦの窒化は、窒化を十分に行なうために４００℃以上で行なわれ、またシリサイド領域ＳＣｓ、ＳＣｇの凝集を防止するために５５０℃以下で行なわれる。また好ましくは、Ｔｉ膜ＴＦの窒化は、プラズマを含有する雰囲気にＴｉ膜ＴＦをさらすことにより行なわれる。より好ましくは、このプラズマは、ＮＨ3ガスを用いて生成されるＮＨ3プラズマである。
上記のステップＳ５１およびＳ５２（ステップＳ５）によりバリアメタル膜ＢＭが形成される。
図３および図１１を参照して、ステップＳ６にて、スルーホールＴＨを埋めるプラグＰＧが形成される。具体的には、まずスルーホールＴＨを埋め込むＷ膜がＣＶＤ法により形成される。次に層間絶縁膜ＩＬＤ１の上面が露出されるように、Ｗ膜およびバリアメタル膜ＢＭがＣＭＰ法により研磨されることで除去される。
図３および図１を参照して、ステップＳ７にて、プラグＰＧによって第１シリサイド部ＳＣｓおよび第２シリサイド部ＳＣｇのそれぞれに接続されたメタル配線層ＭＬ、ＭＬと、このメタル配線層ＭＬ、ＭＬの間に設けられた層間絶縁膜ＩＬＤ２とが形成される。メタル配線層ＭＬは、たとえばＡｌ（アルミニウム）配線またはＣｕ（銅）配線である。
以上により本実施の形態の半導体装置（図１）が得られる。
本実施の形態によれば、Ｔｉ膜ＴＦ（図９）が窒化される際（図６：ステップＳ５１）にスルーホールＴＨの底面においてＴｉ膜ＴＦとシリサイド領域ＳＣｓ、ＳＣｇの各々との反応が活性化されることで、Ｔｉ膜ＴＦとシリサイド領域ＳＣｓ、ＳＣｇの各々との間の絶縁状態にある部分が、オーミックな接触状態に変化する。よってバリアメタル膜ＢＭ（図１０）とシリサイド領域ＳＣｓ、ＳＣｇの各々との間の電気抵抗が小さくなる。これにより、バリアメタル膜ＢＭ上に形成されるプラグＰＧと、シリサイド領域ＳＣｓ、ＳＣｇの各々との間の電気抵抗を小さくすることができる。
またプラズマを含有する雰囲気にＴｉ膜ＴＦをさらすことで、上記の反応をより活性化することができる。またこのプラズマとしてＮＨ3プラズマを用いることで、上記の反応を特に活性化することができる。またＮＨ3プラズマによって、Ｔｉ膜ＴＦが含有するＣｌ（塩素）を脱離させることができる。
またシリサイドが元素Ｘを含むことで、シリサイド領域ＳＣｓ、ＳＣｇ中に安定性の高いＮｉ−Ｘ結合が形成される。よってスルーホールＴＨの底面において露出されたシリサイド領域ＳＣｓ、ＳＣｇがドライエッチング（図５：ステップＳ４２）のガスの影響などにより酸化されても、シリサイド領域ＳＣｓ、ＳＣｇの表面部にＮｉ−Ｘ結合を残存させることができる。すなわち上記酸化によってシリサイド領域ＳＣｓ、ＳＣｇの表面部における結合がＮｉ−Ｏ結合となることを抑制することができる。
なおシリサイド領域ＳＣｓ、ＳＣｇの各々の表面部においてＮｉ−Ｏ結合が多くなると、シリサイド領域ＳＣｓ、ＳＣｇ上にＴｉ膜ＴＦが形成される際（図６：ステップＳ５１）に、シリサイド領域ＳＣｓ、ＳＣｇの各々とＴｉ膜ＴＦとの間に酸化膜が形成されやすくなる。この酸化膜の影響により、Ｔｉ膜ＴＦから形成されたバリアメタル膜ＢＭと、シリサイド領域ＳＣｓ、ＳＣｇの各々との間の電気的な接触をオーミックなものにすることが困難となり、場合によっては電気的な接触が得られなくなる。またこの場合、仮にバリアメタル膜ＢＭと、シリサイド領域ＳＣｓ、ＳＣｇの各々との間の初期抵抗が十分に低くても、半導体装置の高温保存時に酸化膜とバリアメタル膜とが反応することで抵抗の変動が生じ得るので、半導体装置の信頼性が低下し得る。
また半導体装置がｎＭＯＳトランジスタＮＴおよびｐＭＯＳトランジスタＰＴをともに有する場合、上記の酸化膜の厚さはｐＭＯＳトランジスタＰＴにおけるものに比してｎＭＯＳトランジスタＮＴにおけるものの方が大きくなる傾向がある。このためｎＭＯＳトランジスタＮＴにおける酸化膜を確実に除去しようとすると、ｐＭＯＳトランジスタＰＴにおいてはシリサイド領域ＳＣｓ、ＳＣｇが除去されてしまう。この結果、半導体装置の歩留りが低下し得る。本実施の形態によれば、このような酸化膜の除去の必要性が小さくなるので、半導体装置の歩留りを高めることができる。
また中間膜ＩＭにおけるＴｉ−Ｎｉ−Ｏ−Ｎ結合の濃度が小さいので、中間膜ＩＭにおいてＴｉ−Ｎｉ−Ｏ−Ｎ結合とともに生じやすい上記の酸化膜の形成が抑制される。よってシリサイド領域ＳＣｓ、ＳＣｇの各々とバリアメタル膜ＢＭとの間の中間膜ＩＭを介した電気的経路の電気抵抗が小さくなる。これにより、バリアメタル膜ＢＭ上に形成されるプラグＰＧとシリサイド領域ＳＣｓ、ＳＣｇとの間の電気抵抗を小さくすることができる。
以上説明したように、本実施の形態によれば、シリサイド領域ＳＣｓ、ＳＣｇとプラグＰＧとの間の電気抵抗を抑制することができる。その検証結果について本実施の形態の実施例を比較例と対照しつつ、以下に説明する。
第１比較例のバリアメタル膜の形成は、本実施例と異なり、ＰＶＤ法によるＴｉ膜の形成と、このＴｉ膜上へのＣＶＤ法によるＴｉＮ膜の形成とにより行なわれた。第２比較例のバリアメタル膜の形成は第１比較例と同様に行なわれ、また第２比較例のシリサイド領域は、Ｎｉ合金ではなく単純Ｎｉのシリサイドにより形成された。そして本実施例と、第１および第２の比較例との各々について、シリサイド領域とプラグとの間の電気抵抗Ｒ（Ω）が測定された。
図１２を参照して、上記の電気抵抗Ｒの累積確率ＣＰ（％）を、本実施例、第１比較例および第２比較例のそれぞれについてプロットＰａ、ＰｂおよびＰｃとして示す。本実施例（プロットＰａ）に比して、第１比較例（プロットＰｂ）は電気抵抗Ｒが高くなり、第２比較例（プロットＰｃ）は、さらに電気抵抗Ｒのばらつきが大きくなった。この結果から、本実施の形態により、シリサイド領域ＳＣｓ、ＳＣｇとプラグＰＧとの間の電気抵抗を安定的に抑制することができることが分かった。
第３の比較例のシリサイド領域は、本実施例と異なり、Ｎｉ合金ではなく単純Ｎｉのシリサイド（ＮｉＳｉx）により形成された。一方、本実施例のシリサイド領域は、ＮｉＰｔＳｉxにより形成された。そしてドライエッチングされたシリサイド領域表面のＸ線光電子分光法による分析が行なわれた。
図１３を参照して、上記のＸ線光電子分光法の分析結果を、横軸を結合エネルギーＢＥ（ｅＶ）、縦軸をカウントＣＮＴ（／ｓ）として示す。この結果から、第３比較例に比して、本実施例のシリサイド領域の表面酸化が抑制されたことが分かった。
なお第４および第５の比較例について、以下に付記する。
第４および第５比較例の各々のシリサイド領域は、ＮｉＳｉxにより形成された。また第４比較例はシリサイド領域上にＴｉ膜がＰＶＤ法により形成されたものである。また第５比較例はシリサイド領域上にＴｉ膜がＣＶＤ法により形成されたものである。
図１４〜図１９および図２０〜図２５のそれぞれを参照して、第４および第５比較例において、Ｔｉ膜成膜後の表面のＸ線光電子分光法による分析が行なわれた。この分析結果から、Ｎｉ２ｐとＳｉ２ｐとの各々において、Ｔｉ膜の成膜方法の影響が大きいことが分かった。つまり、ＰＶＤ法（第４比較例）の場合は明らかにＮｉ２ｐ結合におけるＮｉピークが検出されたが、ＣＶＤ法（第５比較例）の場合はそれに対応する結合ピークが検出されなかった。またＰＶＤ法の場合はＳｉ２ｐ結合におけるＳｉピークが検出されなかったが、ＣＶＤ法の場合は明らかにＳｉピークが検出された。実施の形態１の説明にて、中間膜ＩＭは、Ｔｉ（チタン）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合およびＴｉ（チタン）−Ｘ（元素Ｘ）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合の少なくともいずれかを有し、かつその総濃度は、Ｔｉ（チタン）−Ｎｉ（ニッケル）−Ｏ（酸素）−Ｎ（窒素）結合の濃度よりも高いとの説明を行なった。第４比較例のようにＮｉピークがＴｉ膜成膜後の表面に検出されたということは、Ｔｉ（チタン）−Ｎｉ（ニッケル）−Ｏ（酸素）−Ｎ（窒素）結合のようなオーミックでない接触状態の材料となるＮｉが多いということであり、ＰＶＤ法でＴｉ膜を形成するのはオーミック性を悪化させるためによくないことを指し示す。第５比較例のようにＳｉピークがＴｉ膜成膜後の表面に検出されたということは、Ｔｉ（チタン）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合またはＴｉ（チタン）−Ｘ（元素Ｘ）−Ｓｉ（シリコン）−Ｏ（酸素）−Ｎ（窒素）結合のような良好なオーミックな接触状態の材料となるＳｉが多いということであり、ＣＶＤ法でＴｉ膜を形成するのはオーミック性を良好にするということ指し示す。
（実施の形態２）
図２６を参照して、本実施の形態の半導体装置は、実施の形態１のシリサイド領域ＳＣｓ、ＳＣｇの代わりに、ｐウエルＷＬ１上の領域（ｎＭＯＳトランジスタＮＴが形成された領域）においてはシリサイド領域ＳＣｓ１、ＳＣｇ１が設けられ、かつｎウエルＷＬ２上の領域（ｐＭＯＳトランジスタＰＴが形成された領域）においてはシリサイド領域ＳＣｓ２、ＳＣｇ２が設けられている。シリサイド領域ＳＣｓ１、ＳＣｇ１は、Ｐｔ、ＶおよびＰｄよりなる群から選ばれた少なくとも１つの元素Ｘ１とＮｉとの合金のシリサイドにより形成されている。またシリサイド領域ＳＣｓ２、ＳＣｇ２は、Ｚｒ、ＨｆおよびＮｂよりなる群から選ばれた少なくとも１つの元素Ｘ２とＮｉとの合金のシリサイドにより形成されている。
また本実施の形態の半導体装置は、実施の形態１の中間膜ＩＭの代わりに、ｐウエルＷＬ１上の領域（ｎＭＯＳトランジスタＮＴが形成された領域）においては中間膜ＩＭ１が設けられ、かつｎウエルＷＬ２上の領域（ｐＭＯＳトランジスタＰＴが形成された領域）においては中間膜ＩＭ２が設けられている。中間膜ＩＭ１は、Ｔｉ−Ｓｉ−Ｏ−Ｎ結合およびＴｉ−Ｘ１−Ｓｉ−Ｏ−Ｎ結合を有する化合物により形成されている。中間膜ＩＭ１においてＴｉ−Ｓｉ−Ｏ−Ｎ結合およびＴｉ−Ｘ１−Ｓｉ−Ｏ−Ｎ結合の総濃度はＴｉ−Ｎｉ−Ｏ−Ｎ結合の濃度よりも高い。中間膜ＩＭ２は、Ｔｉ−Ｓｉ−Ｏ−Ｎ結合およびＴｉ−Ｘ２−Ｓｉ−Ｏ−Ｎ結合を有する化合物により形成されている。中間膜ＩＭ２においてＴｉ−Ｓｉ−Ｏ−Ｎ結合およびＴｉ−Ｘ２−Ｓｉ−Ｏ−Ｎ結合の総濃度はＴｉ−Ｎｉ−Ｏ−Ｎ結合の濃度よりも高い。
次に本実施の形態の半導体装置の半導体装置の製造方法について説明する。
本実施の形態においては、ステップＳ２（図３）が、ｐウエルＷＬ１およびｎウエルＷＬ２の各々の上の領域について、別個に行なわれる。
ｐウエルＷＬ１上の領域においては、以下の工程が行なわれる。
半導体基板ＳＢ上にシリサイドブロック層となる酸化膜が、たとえばＣＶＤ法により形成される。次にフォトリソグラフィ技術およびエッチング技術を用いて、ｐウエルＷＬ１上の酸化膜が異方性エッチングにより選択的に除去される。次に真空引きされた真空装置内で、ｐウエルＷＬ１領域上においてポリシリコン部ＰＳおよびソース・ドレイン領域ＳＤ１を覆う高融点金属膜（図示せず）が形成される。この高融点金属膜は、Ｎｉを主成分とする合金（Ｎｉ合金）により形成され、より具体的には元素Ｘ１が添加された材料からなる。元素Ｘ１の添加量は１０原子％よりも小さい。またこの高融点金属膜の形成方法は、たとえばＰＶＤ法またはＣＶＤ法である。次に実施の形態１のステップＳ２２〜Ｓ２４（図４）と同様の工程が行なわれる。次に、いわゆるＲＣＡ洗浄によって上記の酸化膜が除去される。
ｐウエルＷＬ１上の領域においては、以下の工程が行なわれる。
半導体基板ＳＢ上にシリサイドブロック層となる酸化膜が、たとえばＣＶＤ法により形成される。次にフォトリソグラフィ技術およびエッチング技術を用いて、ｎウエルＷＬ２上の酸化膜が異方性エッチングにより選択的に除去される。次に真空引きされた真空装置内で、ｎウエルＷＬ２領域上においてポリシリコン部ＰＳおよびソース・ドレイン領域ＳＤ２を覆う高融点金属膜（図示せず）が形成される。この高融点金属膜は、Ｎｉを主成分とする合金（Ｎｉ合金）により形成され、より具体的には元素Ｘ２が添加された材料からなる。元素Ｘ２の添加量は１０原子％よりも小さい。またこの高融点金属膜の形成方法は、たとえばＰＶＤ法またはＣＶＤ法である。次に実施の形態１のステップＳ２２〜Ｓ２４（図４）と同様の工程が行なわれる。次に、いわゆるＲＣＡ洗浄によって上記の酸化膜が除去される。
なお上記のｐウエルＷＬ１およびｎウエルＷＬ２の各々の上の領域で行なわれる工程の順番は入れ替えることができる。
また、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態１と同様の効果が得られる。またｎＭＯＳトランジスタＮＴおよびｐＭＯＳトランジスタＰＴにおいて、互いに異なるシリサイド材料を用いることができる。
なお上記のＴｉ膜ＴＦの窒化（図６：ステップＳ５２）に関してプラズマを用いる方法について説明したが、窒化の方法はこれに限定されるものではなく、たとえば、プラズマを用いることなく、加熱されたＴｉ膜ＴＦが窒素ガスを含有する雰囲気にさらされてもよい。
またケミカルクリーニング（図５：ステップＳ４４）は、残渣の除去能力を向上するためにプラズマ中で行なわれてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、シリサイド領域を有する半導体装置およびその製造方法に特に有利に適用することができる。
ＢＭ バリアメタル膜、ＮＴ ｎＭＯＳトランジスタ（半導体素子）、ＩＬＤ１ 層間絶縁膜、ＩＭ，ＩＭ１，ＩＭ２ 中間膜、ＰＧ プラグ、ＰＳ ポリシリコン部、ＰＴ ｐＭＯＳトランジスタ（半導体素子）、ＳＢ 半導体基板、ＳＣｇ，ＳＣｇ１，ＳＣｇ２ 第２シリサイド部（シリサイド領域）、ＳＣｓ，ＳＣｓ１，ＳＣｓ２ 第１シリサイド部（シリサイド領域）、ＴＦ Ｔｉ膜、ＴＨ スルーホール、ＷＬ１ ｐウエル、ＷＬ２ ｎウエル。

Claims (10)

  1. Ｎｉ合金のシリサイドにより形成されたシリサイド領域を各々が有する少なくとも１つの半導体素子を半導体基板上に形成する工程と、
    前記シリサイド領域上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜からなる側面と、前記シリサイド領域からなる底面とを有する内面が設けられたスルーホールを前記層間絶縁膜に形成する工程と、
    前記内面を被覆するＴｉ膜を化学気相成長法によって形成する工程と、
    前記内面を被覆するバリアメタル膜を形成するために前記Ｔｉ膜の少なくとも表面部を窒化する工程と、
    前記バリアメタル膜を介して前記スルーホールを埋めるプラグを形成する工程とを備えた、半導体装置の製造方法。
  2. 前記Ｎｉ合金は、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、およびＮｂよりなる群から選ばれた少なくとも１つの元素を含有する、請求項１に記載の半導体装置の製造方法。
  3. 前記少なくとも１つの半導体素子は、ソース・ドレイン領域とゲート電極とを各々が有する少なくとも１つのトランジスタを含み、
    前記シリサイド領域は、前記ソース・ドレイン領域に接する第１シリサイド部と、前記ゲート電極の少なくとも一部をなす第２シリサイド部とを含む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記少なくとも１つのトランジスタは、ｎ型トランジスタおよびｐ型トランジスタを含む、請求項１〜３のいずれかに記載の半導体装置の製造方法。
  5. 前記窒化する工程は、プラズマを含有する雰囲気に前記チタン膜をさらす工程を含む、請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 前記プラズマはＮＨ3ガスを用いて生成される、請求項５に記載の半導体装置の製造方法。
  7. 前記窒化する工程は、窒素ガスを含有する雰囲気に、加熱された前記チタン膜をさらす工程を含む、請求項１〜６のいずれかに記載の半導体装置の製造方法。
  8. 半導体基板と、
    前記半導体基板上に形成された少なくとも１つの半導体素子とを備え、
    前記少なくとも１つの半導体素子の各々は、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、およびＮｂよりなる群から選ばれた少なくとも１つの元素ＸとＮｉとの合金のシリサイドにより形成されたシリサイド領域を含み、さらに
    前記少なくとも１つの半導体素子上に設けられた層間絶縁膜を備え、
    前記層間絶縁膜には、前記層間絶縁膜からなる側面と、前記シリサイド領域からなる底面とを有する内面が設けられたスルーホールが形成され、さらに
    前記内面を被覆するＴｉＮ膜を有するバリアメタル膜と、
    前記バリアメタル膜を介して前記スルーホールを埋めるプラグと、
    前記シリサイド領域と前記バリアメタル膜との間に形成された中間膜とを備え、
    前記中間膜においてＴｉ−Ｓｉ−Ｏ−Ｎ結合およびＴｉ−Ｘ−Ｓｉ−Ｏ−Ｎ結合の総濃度はＴｉ−Ｎｉ−Ｏ−Ｎ結合の濃度よりも高い、半導体装置。
  9. 前記少なくとも１つの半導体素子は、ソース・ドレイン領域とゲート電極とを各々が有する少なくとも１つのトランジスタを含み、
    前記シリサイド領域は、前記ソース・ドレイン領域に接する第１シリサイド部と、前記ゲート電極の少なくとも一部をなす第２シリサイド部とを含む、請求項８に記載の半導体装置。
  10. 前記少なくとも１つのトランジスタは、ｎ型トランジスタおよびｐ型トランジスタを含む、請求項８または９に記載の半導体装置。
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