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JP5358165B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Description

本発明は、半導体集積回路装置（または半導体装置）の製造方法における金属シリサイド関連技術に適用して有効な技術に関する。
日本特開２００３−８６５６９号公報（特許文献１）または米国特許第７１２２４７７号公報（特許文献２）には、ＣｏＳｉ２膜表面の自然酸化膜を除去するプラズマ処理方法に関する技術が記載されている。
日本特開平１０−１１２４４６号公報（特許文献３）には、Ｔｉシリサイド層上のＴｉＯｘ層を除去してからＴｉＮ層を形成する技術が記載されている。
日本特開２００１−２８４２８４号公報（特許文献４）には、ＣｏＳｉ２層表面の自然酸化膜を除去してからＴｉＮ層を成長させる技術が記載されている。
国際公開ＷＯ２００７／０２０６８４号パンフレット（特許文献５）には、ダマシン法を用いて形成したＣｕ配線上にＣｕの拡散を防止する窒化シリコン膜を形成する技術が記載されている。
日本特開号公報（特許文献６）には、ニッケル・シリサイド表面に対して、アンモニアを含むガス雰囲気中でプラズマ処理を施した後に、窒化シリコン膜を形成する技術が開示されている。
日本特開号公報（特許文献７）または米国特許第号公報（特許文献８）にも、同様にニッケル・シリサイド表面に対して、アンモニアを含むガス雰囲気中でプラズマ処理を施した後に、窒化シリコン膜を形成する技術が開示されている。
日本特開号公報（特許文献９）または米国特許公開号公報（特許文献１０）にも、同様にニッケル・シリサイド表面に対して、アンモニアを含むガス雰囲気中でプラズマ処理を施した後に、窒化シリコン膜を形成する技術が開示されている。
日本特開号公報（特許文献１１）には、コバルト・シリサイドまたはニッケル・シリサイド表面に対して、水素プラズマ還元処理を施した後に、層間絶縁膜を形成する技術が開示されている。
国際公開第２００６／１００７６５号パンフレット（特許文献１２）または米国特許公開号公報（特許文献１３）には、コンタクト・ホール底部のニッケル・シリサイド表面に対して、窒素ガス及び水素ガスを含むガス雰囲気中でプラズマ処理を施した後に、バリア・メタルを形成する技術が開示されている。
日本特開号公報（特許文献１４）または米国特許第号公報（特許文献１５）には、コンタクト・ホール底部のニッケル・シリサイド表面に対して、水素ガス雰囲気中でプラズマ処理を施した後に、バリア・メタルを形成する技術が開示されている。
日本特開号公報（特許文献１６）または米国特許公開号公報（特許文献１７）には、コンタクト・ホール底部のニッケル・シリサイド表面に対して、アンモニア・ガス及び水素ガスを含むガス雰囲気中でプラズマ処理を施した後に、バリア・メタルを形成する技術が開示されている。
特開２００３−８６５６９号公報 米国特許第７１２２４７７号公報 特開平１０−１１２４４６号公報 特開２００１−２８４２８４号公報 国際公開ＷＯ２００７／０２０６８４号パンフレット 特開２００７−１９３３０号公報 特開２００４−１２８５０１号公報 米国特許第６８３１００８号公報 特開２００８−１３５６３５号公報 米国特許公開２００８−０１２４９２２号公報 特開２０００−３１０９２号公報 国際公開ＷＯ２００５／０９８９１３号パンフレット 米国特許公開２００７−０２５７３７２号公報 特開２００７−２７６８０号公報 米国特許第７４０７８８８号公報 特開２００７−２１４５３８号公報 米国特許公開２００７−０１６１２１８号公報
半導体集積回路装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケル・シリサイド層またはコバルト・シリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
これに関して、本発明者等の検討によって、以下のことが明らかとなった。ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイド・プロセスにより金属シリサイド層を形成した後、その金属シリサイド層の表面を含む半導体基板上に窒化シリコン膜を形成する。続いて、その窒化シリコン膜上に厚い酸化シリコンの層間絶縁膜を形成し、この層間絶縁膜にコンタクト・ホールを開口する。コンタクト・ホールを開口する際には、まず窒化シリコン膜をエッチング・ストッパとして機能させて層間絶縁膜をドライ・エッチングしてから、コンタクト・ホールの底部で窒化シリコン膜をドライ・エッチングする。コンタクト・ホール形成後、コンタクト・ホール内にプラグを埋め込む。
しかしながら、金属シリサイド層の表面に自然酸化膜が形成されている状態で窒化シリコン膜を形成すると、金属シリサイド層と窒化シリコン膜の界面に自然酸化膜が残存した状態となる。金属シリサイド層と窒化シリコン膜の界面に自然酸化膜が残存していると、窒化シリコン膜の成膜後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板の加熱を伴う工程）において、金属シリサイド層表面にある自然酸化膜の酸素に起因して、金属シリサイド層が部分的に異常成長してしまう。そのような金属シリサイド層の異常成長は、金属シリサイド層の抵抗の増加を招き、また、金属シリサイド層がチャネル部に異常成長していると、電界効果トランジスタのソース・ドレイン間のリーク電流の増大を招く可能性がある。これは、半導体集積回路装置の性能を著しく低下させる。
また、金属シリサイド層の表面の自然酸化膜を、通常のプラズマ処理、すなわち、バイアス・プラズマ処理によって除去すると、スパッタ作用が強すぎるため、金属シリサイド層が削られ、接合リークの増大を招く等の問題がある。
更に、水素を含む還元性ガスのプラズマ処理によって、金属シリサイド層の表面の自然酸化膜を除去すると、水素起因のトランジスタ特性の劣化が見られる場合がある。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、半導体集積回路装置の性能を向上させることができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願発明は集積回路を構成する電界効果トランジスタのソース・ドレイン上のニッケル・シリサイド等の金属シリサイド膜の上面に対して、不活性ガスを主要な成分の一つとするガス雰囲気中において、実質的にノン・バイアス（低バイアスを含む）のプラズマ処理を施した後、コンタクト・プロセスのエッチング・ストップ膜となる窒化シリコン膜を成膜するものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本願発明においては、集積回路を構成する電界効果トランジスタのソース・ドレイン上のニッケル・シリサイド等の金属シリサイド膜の上面に対して、不活性ガスを主要な成分の一つとするガス雰囲気中において、実質的にノン・バイアス（低バイアスを含む）のプラズマ処理を施す。その後、コンタクト・プロセスのエッチング・ストップ膜となる窒化シリコン膜を成膜することにより、金属シリサイド膜の不所望な削れを生じることなく、金属シリサイド膜の上面の自然酸化膜を除去することができる。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
ここで、前記ＭＩＳＦＥＴは
（ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
（ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
（ｘ３）前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
（ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
（ｂ）前記工程（ａ）の後、前記半導体ウエハを第１の気相処理チャンバ内の第１の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｃ）前記工程（ｂ）の後、接地された前記第１の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記第１の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、ＣＶＤ処理により窒化シリコン膜を形成する工程。
２．前記１項の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
３．前記１または２項の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的に水素を含まない。
４．前記1から３項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的に水素ガスおよびアンモニア・ガスを含まない。
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、窒素ガスを主要な成分の一つとして含む。
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
（ｆ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｇ）前記工程（ｆ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
（ｈ）前記工程（ｇ）の後、前記半導体ウエハを第２の気相処理チャンバ内の第２の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｉ）前記工程（ｈ）の後、接地された前記第２の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第２のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
（ｊ）前記工程（ｉ）の後、接地された前記第２の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
（ｋ）前記工程（ｊ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
７．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
（ｆ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｇ）前記工程（ｆ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
（ｊ）前記工程（ｇ）の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
（ｋ）前記工程（ｊ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
８．前記６項の半導体集積回路装置の製造方法において、前記工程（ｉ）の前記不活性ガスはアルゴン・ガスである。
９．前記６または８項の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に水素を含まない。
１０．前記６、８または９項の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に水素ガスおよびアンモニア・ガスを含まない。
１１．前記６、８，９、または１０項の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に窒素ガスを含まない。
１２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
ここで、前記ＭＩＳＦＥＴは
（ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
（ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
（ｘ３）前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
（ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
（ｂ）前記工程（ａ）の後、前記半導体ウエハを第１の気相処理チャンバ内の第１の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｃ）前記工程（ｂ）の後、前記第１の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、前記第１の下部電極の自己バイアスが１０ボルト以下である低バイアス・プラズマ処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記第１の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、ＣＶＤ処理により窒化シリコン膜を形成する工程。
１３．前記１２項の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
１４．前記１２または１３項の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的に水素を含まない。
１５．前記１２から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的に水素ガスおよびアンモニア・ガスを含まない。
１６．前記１２から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、窒素ガスを主要な成分の一つとして含む。
１７．前記１２から１６項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
（ｆ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｇ）前記工程（ｆ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
（ｈ）前記工程（ｇ）の後、前記半導体ウエハを第２の気相処理チャンバ内の第２の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｉ）前記工程（ｈ）の後、前記第２の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第２のガス雰囲気下で、前記第1の主面に対して、前記第２の下部電極の自己バイアスが１０ボルト以下である低バイアス・プラズマ処理を実行する工程；
（ｊ）前記工程（ｉ）の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
（ｋ）前記工程（ｊ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
１８．前記１２から１６項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
（ｆ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｇ）前記工程（ｆ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
（ｊ）前記工程（ｇ）の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
（ｋ）前記工程（ｊ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
１９．前記１７項の半導体集積回路装置の製造方法において、前記工程（ｉ）の前記不活性ガスはアルゴン・ガスである。
２０．前記１７または１９項の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に水素を含まない。
２１．前記１７、１９または２０項の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に水素ガスおよびアンモニア・ガスを含まない。
２２．前記１７、１９，２０、または２１項の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に窒素ガスを含まない。
２３．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
ここで、前記ＭＩＳＦＥＴは
（ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
（ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
（ｘ３）前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
（ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
（ｂ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
（ｃ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｄ）前記工程（ｃ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
（ｅ）前記工程（ｄ）の後、前記半導体ウエハを気相処理チャンバ内の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｆ）前記工程（ｅ）の後、接地された前記下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとするガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
（ｇ）前記工程（ｆ）の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
（ｈ）前記工程（ｇ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
２４．前記２３項の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
２５．前記２３または２４項の半導体集積回路装置の製造方法において、前記ガス雰囲気は、実質的に水素を含まない。
２６．前記２３から２５項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的に水素ガスおよびアンモニア・ガスを含まない。
２７．前記２３から２６項のいずれか一つの半導体集積回路装置の製造方法において、前記ガス雰囲気は、実質的に窒素ガスを含まない。
２８．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
ここで、前記ＭＩＳＦＥＴは
（ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
（ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
（ｘ３）前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
（ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
（ｂ）前記工程（ａ）の後、前記半導体ウエハを第１の気相処理チャンバ内の第１の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｃ）前記工程（ｂ）の後、接地された前記第１の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記第１の下部電極または第２の気相処理チャンバ内の第２の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、ＣＶＤ処理により窒化シリコン膜を形成する工程。
２９．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
ここで、前記ＭＩＳＦＥＴは
（ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
（ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
（ｘ３）前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
（ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
（ｂ）前記工程（ａ）の後、前記半導体ウエハを第１の気相処理チャンバ内の第１の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｃ）前記工程（ｂ）の後、前記第１の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、前記第１の下部電極の自己バイアスが２０ボルト以下である低バイアス・プラズマ処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記第１の下部電極または第２の気相処理チャンバ内の第２の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、ＣＶＤ処理により窒化シリコン膜を形成する工程。
３０．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
ここで、前記ＭＩＳＦＥＴは
（ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
（ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
（ｘ３）前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
（ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
（ｂ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
（ｃ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｄ）前記工程（ｃ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
（ｅ）前記工程（ｄ）の後、前記半導体ウエハを気相処理チャンバ内の下部電極上に、前記第1の主面を上に向けて設置する工程；
（ｆ）前記工程（ｅ）の後、接地された前記下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとするガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
（ｇ）前記工程（ｆ）の後、前記半導体ウエハが前記第１の下部電極または第２の気相処理チャンバ内の第２の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
（ｈ）前記工程（ｇ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
３１．前記１から３０項のいずれか一つの半導体集積回路装置の製造方法において、前記ＭＩＳＦＥＴのサイド・ウォール絶縁膜の下端幅は、前記ＭＩＳＦＥＴのエクステンション領域の深さよりも小さい。
３２．前記１から３１項のいずれか一つの半導体集積回路装置の製造方法において、前記シリサイド膜はニッケル・シリサイドを主要な成分とする膜である。
３３．前記１から３２項の半導体集積回路装置の製造方法において、前記ＭＩＳＦＥＴは、
（ｘ５）前記ゲート電極の側壁に設けられたサイド・ウォール絶縁膜、
（ｘ６）前記サイド・ウォール絶縁膜の下方領域に設けられた半導体領域であるエクステンション領域、
を更に有し、前記サイド・ウォール絶縁膜の下端幅は、前記エクステンション領域の深さよりも小さい。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
同様に、「ニッケル・シリサイド」というときは、通常、ニッケル・モノ・シリサイドを指すが、比較的純粋なものばかりではなく、ニッケル・モノ・シリサイドを主要な構成要素とする合金、混晶等を含む。
また、「窒化シリコン」といっても、実際には比較的多量の水素等を含有する。従って、現実に半導体分野で使用されている範囲の窒化シリコンを主要な構成要素とする窒化シリコン系（すなわち、非酸化シリコン系無機絶縁膜の代表例）の材料を指す。なお、非酸化シリコン系といっても、エッチング・ストップ膜としての作用を阻害しない程度の微量の酸素の含有は許容される。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．「ノン・バイアス・プラズマ」または「低バイアス・プラズマ」とは、下部電極（ウエハ・ステージに対応する電極）を接地し（すなわち、下部電極のＶｄｃ＝０ボルト）、上部電極（ＲＦ，マイクロ波等のアンテナを含む）によりプラズマを励起するプラズマ処理装置又はそれと等価な下部電極のセルフ・バイアス（Ｖｄｃ）を伴うプラズマ処理装置による処理に対応するプラズマ処理を指す。通常、セルフ・バイアスは負値であるが、上下が煩雑であり、本願では特に明示した場合を除き絶対値で示す。なお、下部電極のセルフ・バイアスとウエハのセルフ・バイアスは、一般に同一ではない。
一方、通常の「バイアス・プラズマ」は、スパッタリング・エッチや異方性ドライエッチで利用されており、通常、その下部電極のセルフ・バイアス値は５０ボルトから３００ボルト程度の高い値を示す。
従って、「ノン・バイアス・プラズマ」または「低バイアス・プラズマ」というときは、下部電極が実質的に接地されているか、または、下部電極のセルフ・バイアス（Ｖｄｃ）が、実質的に０ボルトから１０ボルト程度であることを示す。
〔実施の形態の詳細〕
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
なお、ニッケル・シリサイド等の金属シリサイド膜の上面の自然酸化膜の除去等については、本願発明者等による先行出願、すなわち、日本特許出願第２００７−２５９３５５号（２００７年１０月３日出願）に詳しく説明されている。
１．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ処理フローの概略説明（主に図１から図１０）
本発明の一実施の形態の半導体集積回路装置の製造工程の図面を参照して説明する。図１〜図１０は、本発明の一実施の形態である半導体集積回路装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体集積回路装置の製造工程中の要部断面図である。
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１のデバイス面１ａ（第1の主面）に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
次に、図２に示されるように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル３およびｎ型ウエル４を形成する。ｐ型ウエル３は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル４は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル３およびｎ型ウエル４の表面）上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
次に、半導体基板１上（すなわちｐ型ウエル３およびｎ型ウエル４のゲート絶縁膜５上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜（導体膜）６を形成する。シリコン膜６のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極６ａとなる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極６ｂとなる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
次に、図３に示されるように、シリコン膜６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極６ａ，６ｂを形成する。
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極６ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル３上にゲート絶縁膜５を介して形成される。すなわち、ゲート電極６ａは、ｐ型ウエル３のゲート絶縁膜５上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極６ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル４上にゲート絶縁膜５を介して形成される。すなわち、ゲート電極６ｂは、ｎ型ウエル４のゲート絶縁膜５上に形成される。ゲート電極６ａ，６ｂのゲート長は、必要に応じて変更できるが、例えば４０ｎｍ程度とすることができる。
次に、図４に示されるように、ｐ型ウエル３のゲート電極６ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域７ａを形成し、ｎ型ウエル４のゲート電極６ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域８ａを形成する。ｎ−型半導体領域７ａおよびｐ−型半導体領域８ａの深さ（接合深さ）は、例えば４０ｎｍ程度とすることができる。
次に、ゲート電極６ａ，６ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイド・ウォール（側壁絶縁膜）９を形成する。サイド・ウォール９は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
サイド・ウォール９の形成後、（一対の）ｎ＋型半導体領域７ｂ（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極６ａおよびサイド・ウォール９の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。また、（一対の）ｐ＋型半導体領域８ｂ（ソース、ドレイン）を、例えば、ｎ型ウエル４のゲート電極６ｂおよびサイド・ウォール９の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。ｎ＋型半導体領域７ｂを先に形成しても、あるいはｐ＋型半導体領域８ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を行うこともできる。ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
ｎ＋型半導体領域７ｂは、ｎ−型半導体領域７ａよりも不純物濃度が高く、ｐ＋型半導体領域８ｂは、ｐ−型半導体領域８ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）７ｂおよびｎ−型半導体領域７ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）８ｂおよびｐ−型半導体領域８ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域７ａは、ゲート電極６ａに対して自己整合的に形成され、ｎ＋型半導体領域７ｂは、ゲート電極６ａの側壁上に形成されたサイド・ウォール９に対して自己整合的に形成され、ｐ−型半導体領域８ａは、ゲート電極６ｂに対して自己整合的に形成され、ｐ＋型半導体領域８ｂは、ゲート電極６ｂの側壁上に形成されたサイド・ウォール９に対して自己整合的に形成される。
このようにして、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成され、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成され、図４の構造が得られる。なお、ｎ＋型半導体領域７ｂ（第１半導体領域）は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域８ｂ（第１半導体領域）は、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極６ａおよびソース・ドレイン領域（ここではｎ＋型半導体領域７ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極６ｂおよびソース・ドレイン領域（ここではｐ＋型半導体領域８ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層１３に対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
上記のようにして図４の構造が得られた後、図５に示されるように、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面を露出させてから、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ上を含む半導体基板１の主面（全面）上に、ゲート電極６ａ，６ｂを覆うように、金属膜１１を例えばスパッタリング法を用いて形成（堆積）する。それから、金属膜１１上にバリア膜１２を形成（堆積）する。
また、半導体基板１上に金属膜１１を堆積する前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガスまたはＨ２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理を行って、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂ及びｐ＋型半導体領域８ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、金属膜１１の形成工程およびバリア膜１２の形成工程を行えば、より好ましい。
金属膜１１は、例えばニッケル（Ｎｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１０ｎｍ程度とすることができる。Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを金属膜１１として用いることができる。サイド・ウォール絶縁膜の下端幅がエクステンション領域の深さよりも小さい場合においては、金属膜１１はニッケル合金膜がより好ましい。バリア膜１２は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１２は、金属膜１１の酸化防止や半導体基板１に働く応力の制御などのために金属膜１１上に設けられる。
金属膜１１およびバリア膜１２を形成した後、半導体基板１に第１の熱処理（アニール処理）を施すことで、ゲート電極６ａ，６ｂを構成する多結晶シリコン膜と金属膜１１、およびｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを構成する単結晶シリコンと金属膜１１を選択的に反応させて、金属・半導体反応層である金属シリサイド層１３を形成する。ゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの各上部（上層部）と金属膜１１とが反応することにより金属シリサイド層１３が形成されるので、金属シリサイド層１３は、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの各表面（上層部）に形成される。金属シリサイド層１３を形成するための第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガスまたは窒素（Ｎ２）ガス）雰囲気で満たされた常圧下で行うことが好ましい。
次に、ウエハ１のデバイス面１ａに対して、ウェット洗浄処理を行うことにより、バリア膜１２と、未反応の金属膜１１（すなわちゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂと反応しなかった金属膜１１）とを除去する。この際、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面上に金属シリサイド層１３を残存させる。このウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。このようにして、図６の構造が得られる。
次に、半導体基板１に第２の熱処理（アニール処理）を施す。この第２の熱処理は、上記第１の熱処理の熱処理温度よりも高い熱処理温度で行う。第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガスまたは窒素（Ｎ２）ガス）雰囲気で満たされた、常圧下で行うことが好ましい。
上記のように、第１の熱処理によってゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ（を構成するシリコン）と金属膜１１を選択的に反応させて、金属シリサイド層１３を形成するが、第１の熱処理を行った段階で金属シリサイド層１３をＭＳｉ（メタルモノシリサイド）相とし、Ｍ２Ｓｉ（ダイメタルシリサイド）相やＭＳｉ２（メタルダイシリサイド）相とはしないことが好ましい。そして、上記第２の熱処理を行うことで、ＭＳｉ相の金属シリサイド層１３を安定化することができる。
すなわち、第１の熱処理でＭＳｉ相の金属シリサイド層１３が形成され、この金属シリサイド層１３は、第２の熱処理を行っても、変わらずＭＳｉ相のままであるが、第２の熱処理を行うことで、金属シリサイド層１３内の組成がより均一化され、金属シリサイド層１３内の金属元素ＭとＳｉとの組成比が１：１の化学量論比により近くなり、金属シリサイド層１３を安定化できる。また、第１の熱処理でＭ２Ｓｉ相の部分が金属シリサイド層１３中に形成されていた場合は、第２の熱処理によって、Ｍ２Ｓｉ相の部分をＭＳｉ相にすることができる。なお、ＭＳｉ相は、Ｍ２Ｓｉ相およびＭＳｉ２相よりも低抵抗率であり、第２の熱処理以降も（半導体集積回路装置の製造終了まで）金属シリサイド層１３は低抵抗のＭＳｉ相のまま維持され、製造された半導体集積回路装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層１３は低抵抗のＭＳｉ相となっている。
なお、本実施の形態では、金属膜１１を構成する金属元素を化学式ではＭ、カタカナ表記では「メタル」と表記している。例えば、金属膜１１がニッケル（Ｎｉ）膜である場合は、上記Ｍ（金属膜１１を構成する金属元素Ｍ）はＮｉであり、上記ＭＳｉ（メタル・モノシリサイド）はＮｉＳｉ（ニッケル・モノシリサイド）であり、上記Ｍ２Ｓｉ（ダイ・メタル・シリサイド）はＮｉ２Ｓｉ（ダイ・ニッケル・シリサイド）であり、上記ＭＳｉ２（メタル・ダイ・シリサイド）はＮｉＳｉ２（ニッケル・ダイ・シリサイド）である。金属膜１１が、Ｎｉが９８原子％でＰｔが５原子％のＮｉ−Ｐｔ合金膜（Ｎｉ０．９５Ｐｔ０．０５合金膜）の場合、上記Ｍ（金属膜１１を構成する金属元素Ｍ）はＮｉ及びＰｔ（但しＮｉとＰｔの組成比を勘案すると上記ＭはＮｉ０．９５Ｐｔ０．０５）であり、上記ＭＳｉはＮｉ０．９５Ｐｔ０．０５Ｓｉであり、上記Ｍ２Ｓｉは（Ｎｉ０．９５Ｐｔ０．０５）２Ｓｉであり、上記ＭＳｉ２はＮｉ０．９５Ｐｔ０．０５Ｓｉ２である。金属膜１１が、Ｎｉが９９原子％でＰｄが１原子％のＮｉ−Ｐｄ合金膜（Ｎｉ０．９９Ｐｔ０．０１合金膜）の場合、上記Ｍ（金属膜１１を構成する金属元素Ｍ）はＮｉ及びＰｄ（但しＮｉとＰｄの組成比を勘案すると上記ＭはＮｉ０．９９Ｐｄ０．０１）であり、上記ＭＳｉはＮｉ０．９９Ｐｄ０．０１Ｓｉであり、上記Ｍ２Ｓｉは（Ｎｉ０．９９Ｐｄ０．０１）２Ｓｉであり、上記ＭＳｉ２はＮｉ０．９９Ｐｄ０．０１Ｓｉ２である。金属膜１１が他の組成の合金膜の場合も、同様に考えることができる。
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極６ａおよびソース・ドレイン領域（ｎ＋型半導体領域７ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極６ｂおよびソース・ドレイン領域（ｐ＋型半導体領域８ｂ）の表面（上層部）とに、ＭＳｉ（メタルモノシリサイド）からなる金属シリサイド層１３が形成される。また、金属膜１１の膜厚によるが、金属膜１１の膜厚が例えば１０ｎｍ程度の場合、金属シリサイド層１３の膜厚は、例えば２０ｎｍ程度である。
次に、図７に示されるように、半導体基板１の主面上に絶縁膜２１（第１絶縁膜）を形成する。すなわち、ゲート電極６ａ，６ｂを覆うように、金属シリサイド層１３上を含む半導体基板１上に絶縁膜２１を形成する。絶縁膜２１は窒化シリコン膜からなり、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。この絶縁膜２１の形成工程については、後でより詳細に説明する。
次に、図８に示されるように、絶縁膜２１上に絶縁膜２１よりも厚い絶縁膜２２を形成する。絶縁膜２２は例えば酸化シリコン膜などからなり、ＴＥＯＳ(Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う)を用いてプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜２１，２２からなる層間絶縁膜が形成される。その後、絶縁膜２２の表面をＣＭＰ法により研磨するなどして、絶縁膜２２の上面を平坦化する。下地段差に起因して絶縁膜２１の表面に凹凸形状が形成されていても、絶縁膜２２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
次に、図９に示されるように、絶縁膜２２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２２，２１をドライ・エッチングすることにより、絶縁膜２１，２２にコンタクト・ホール（貫通孔、孔）２３を形成する。
この際、まず絶縁膜２１に比較して絶縁膜２２がエッチングされやすい条件（すなわち絶縁膜２２のエッチング速度が絶縁膜２１のエッチング速度よりも大きくなるエッチング条件）で絶縁膜２２のドライ・エッチングを行い、絶縁膜２１をエッチングストッパ膜として機能させることで、絶縁膜２２にコンタクト・ホール２３を形成する。このときのガス雰囲気としては、たとえば、比較的多量の希釈ガス（アルゴン、ヘリウム）、パー・フルオロ・カーボン系のエッチング・ガス（Ｃ４Ｆ８，Ｃ５Ｆ８，Ｃ４Ｆ１０，Ｃ３Ｆ８，Ｃ５Ｆ５等）、および、その他の添加ガス（酸素、窒素等）等を含む混合ガス雰囲気を例示することができる。
この段階では、コンタクト・ホール２３は、絶縁膜２２を貫通するが絶縁膜２１は貫通せず、絶縁膜２１でエッチングを停止させ、コンタクト・ホール２３の底部で、絶縁膜２１の少なくとも一部が残存するようにする。それから、絶縁膜２２に比較して絶縁膜２１がエッチングされやすい条件（すなわち絶縁膜２１のエッチング速度が絶縁膜２２のエッチング速度よりも大きくなるエッチング条件）でコンタクト・ホール２３の底部の絶縁膜２１をドライ・エッチングして除去する（通常、ＣＦ４，ＣＨＦ３，ＣＨ２Ｆ２，ＮＦ３等の弗素含有エッチング・ガスとその他酸素等の添加ガス等からなる混合ガス雰囲気が用いられる）。これにより、コンタクト・ホール２３の底部で絶縁膜２１が完全に除去され、コンタクト・ホール２３は絶縁膜２２，２１を貫通し、コンタクト・ホール２３の底部で半導体基板１の主面の一部、例えばｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面上の金属シリサイド層１３の一部や、ゲート電極６ａ，６ｂの表面上の金属シリサイド層１３の一部などが露出される。
次に、コンタクト・ホール２３内に、タングステン（Ｗ）などからなるプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）２４を形成する。プラグ２４を形成するには、例えば、コンタクト・ホール２３の内部（底部および側壁上）を含む絶縁膜２２上に、プラズマＣＶＤ法などによりバリア導体膜２４ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜２４ｂをＣＶＤ法などによってバリア導体膜２４ａ上にコンタクト・ホール２３を埋めるように形成し、絶縁膜２２上の不要な主導体膜２４ｂおよびバリア導体膜２４ａをＣＭＰ法またはエッチバック法などによって除去することにより、コンタクト・ホール２３内に残存する主導体膜２４ｂおよびバリア導体膜２４ａからなるプラグ２４を形成することができる。ゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂ上に形成されたプラグ２４は、その底部でゲート電極６ａ，６ｂ、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂの表面上の金属シリサイド層１３と接して、電気的に接続される。
次に、図１０に示されるように、プラグ２４が埋め込まれた絶縁膜２２上に、ストッパ絶縁膜３１および配線形成用の絶縁膜３２を順次形成する。ストッパ絶縁膜３１は絶縁膜３２への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３２に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜３１は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜３２は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜３１と絶縁膜３２には次に説明する第１層目の配線が形成される。
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライ・エッチングによって絶縁膜３２およびストッパ絶縁膜３１の所定の領域に配線溝３３を形成した後、半導体基板１の主面上（すなわち配線溝３３の底部および側壁上を含む絶縁膜３２上）にバリア導体膜（バリア・メタル膜）３４を形成する。バリア導体膜３４は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜３４上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝３３の内部を埋め込む。それから、配線溝３３以外の領域の銅めっき膜、シード層およびバリア・メタル膜３４をＣＭＰ法により除去して、配線溝３３に埋め込まれ銅を主導電材料とする第１層目の配線３５を形成する。配線３５は、プラグ２４を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂやゲート電極６ａ，６ｂなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるシリサイド表面に対する不活性ガス・プラズマ処理等に使用する気相処理装置の説明（主に図１１から図１３）
次に、絶縁膜２１の形成工程について、より詳細に説明する。
図１１は絶縁膜２１の形成に用いることができる成膜装置４１の一例を示す概略平面図である。絶縁膜２１の成膜には、図１１のマルチ・チャンバ型枚葉成膜装置４１（マルチ・チャンバ型枚葉気相処理装置）を用いることができる。各チャンバの構成は、必要に応じて、成膜チャンバ（プラズマＣＶＤチャンバ、熱ＣＶＤチャンバ、スパッタ成膜チャンバ）および、その他の気相処理チャンバ（プラズマ気相処理チャンバ、非プラズマ気相処理チャンバ）等とすることができる。
図１１に示されるように、成膜装置４１は、搬送室４２と、搬送室４２の周囲に開閉手段であるゲートバルブ４３を介して配置されたロードロック室４４ａ，４４ｂおよびチャンバ（処理室、反応室）４６ａ，４６ｂ，４７ａ，４７ｂ，４８ａ，４８ｂとを有している。また、成膜装置４１においては、ロードロック室４４ａ，４４ｂの搬送室４２と反対側にはウエハ搬入出室５１が設けられており、ウエハ搬入出室５１のロードロック室４４ａ，４４ｂと反対側には半導体ウエハＳＷを収納するフープ（Front Open Unified Pod）５２ａ，５２ｂを取り付けるポート５３が設けられている。
搬送室４２は排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための搬送用ロボット４２ａが設けられている。搬送室４２に備わるチャンバ４６ａ，４６ｂは、プラズマＣＶＤ法により絶縁膜２１を成膜する成膜用チャンバとなる。
成膜装置４１は、複数のチャンバ４６ａ，４６ｂ，４７ａ，４７ｂ，４８ａ，４８ｂを備えたマルチチャンバタイプの装置であるが、成膜装置４１が備えるチャンバの数は種々変更可能であり、一つのチャンバのみを備えたタイプの装置とすることもできるが、チャンバ４６ａ，４６ｂの少なくとも一方は必要である。
また、成膜装置４１では、チャンバ４６ａとチャンバ４６ｂとを同じ構成のチャンバとしてツイン・チャンバとし、チャンバ４７ａとチャンバ４７ｂとを同じ構成のチャンバとしてツイン・チャンバとし、チャンバ４８ａとチャンバ４８ｂとを同じ構成のチャンバとしてツイン・チャンバとし、一度に２枚の半導体ウエハに対して同じ処理を行えるようにしている。他の形態として、チャンバ４６ａ，４６ｂの一方とチャンバ４７ａ，４７ｂの一方とチャンバ４８ａ，４８ｂの一方を省略することもできる。
次に、成膜装置４１のチャンバ４６ａ，４６ｂの構成について説明する。なお、チャンバ４６ａとチャンバ４６ｂとは同様の構成を有しているので、ここではチャンバ４６ａ，４６ｂをチャンバ４６として説明する。図１２は成膜装置４１に備わる成膜用のチャンバ４６（すなわちチャンバ４６ａ，４６ｂ）の概略断面図である。
チャンバ４６は、半導体ウエハＳＷ（すなわち半導体基板１）上に絶縁膜２１をＣＶＤ法によって形成するために使用されるチャンバ（処理室、反応室）であり、例えば平行平板型プラズマＣＶＤ装置のチャンバである。
図１２に示されるように、チャンバ４６は、真空気密が可能な処理室であり、チャンバ４６内には、互いに対向する下部電極（基板電極）６１および上部電極（高周波電極）６２が配置されている。下部電極６１は、その上に半導体ウエハＳＷ（すなわち半導体基板１）が配置可能に構成され、内部に図示しないヒータなどの加熱機構を内蔵している。また、上部電極６２には、チャンバ４６の外部に設けられた高周波電源６３などにより高周波電力または高周波電圧を供給（印加）可能に構成されている。一方、高周波電源６３の他端（上部電極６２に接続されていない側）、下部電極６１およびチャンバ４６の内壁は、接地されている。
また、チャンバ４６は、上部電極６２に設けられたガス導入口６２ａから所望のガスが所望の流量でチャンバ４６内に導入できるように構成されている。例えば、ガス導入口６２ａは、後述するステップＳ２，Ｓ３で必要となるガス（ここではＳｉＨ４ガス、ＮＨ３ガス、Ｈ２ガス、Ｎ２ガスおよびＡｒガス）の導入経路にマスフローコントローラ（ガス流量制御装置）６４を介して連結されており、それによって、所望の種類のガス（ＳｉＨ４、ＮＨ３、Ｈ２、Ｎ２およびＡｒから選択されたガス）が所望の流量でガス導入口６２ａからチャンバ４６内に導入できるようになっている。
また、チャンバ４６はガス排気口６５を介して図示しないガス排気手段（例えば真空ポンプ）に接続され、ガス排気口６５からチャンバ４６内を所望の排気速度で排気することができるように構成されている。また、図示しない圧力制御部が、圧力センサなどが検出したチャンバ４６内の圧力に応じて、ガス排気口６５からの排気速度などを調節し、チャンバ４６内を所望の圧力に維持することができるように構成されている。
なお、下部電極６１は適正なスパッタ作用の観点から、接地することが望ましいが、図１３に示すように、下部電極用高周波電源６６およびブロッキング・コンデンサ６７等からなるセルフ・バイアス回路を連結することで、１０ボルト以下、望ましくは５ボルト以下程度の微弱な直流バイアスを発生させるようにしてもよい。
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるシリサイド表面に対する不活性ガス・プラズマ処理（窒化シリコン膜ＣＶＤ前処理）等の詳細説明（主に図１４から図１８）
図１４は、絶縁膜２１の形成工程を示す製造プロセスフロー図である。絶縁膜２１の形成工程は、成膜装置４１を用いて次のように行われる。
まず、フープ５２ａまたはフープ５２ｂから半導体ウエハＳＷを、ウエハ搬入出室５１内に設置された搬送用ロボット５１ａまたは搬送用ロボット５１ｂによって取り出し、ロードロック室４４ａ，４４ｂへ搬入する。この際、搬送用ロボット５１ａ，５１ｂ間の半導体ウエハＳＷの受け渡しは、ウエハ受け渡しステーション５４を介して行われる。この半導体ウエハＳＷは、上記半導体基板１に対応するものである。フープ５２ａ，５２ｂは半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ５２ａ，５２ｂの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置４１とのドッキングは、フープ５２ａ，５２ｂの扉をポート５３に取り付けて、ウエハ搬入出室５１の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室４４ａ，４４ｂ内を真空引きした後、搬送用ロボット４２ａによって半導体ウエハＳＷをロードロック室４４ａ，４４ｂから搬送室４２を介して成膜用のチャンバ４６ａ，４６ｂへ真空搬送する。このようにして、半導体ウエハＳＷ、すなわち半導体基板１をチャンバ４６（すなわちチャンバ４６ａ，４６ｂ）へ搬送し、チャンバ４６内に配置する（ステップＳ１）。この際、半導体基板１（半導体ウエハＳＷ）は、絶縁膜２１を形成する側の主面（上面、表面）を上部電極６２に向けて、チャンバ４６内の下部電極６１上に配置される。下部電極６１上に配置された半導体基板１（半導体ウエハＳＷ）は、下部電極６１に内蔵されたヒータで加熱される。既に加熱された下部電極６１上に半導体基板１（半導体ウエハＳＷ）を配置することもできる。
次に、チャンバ４６内に配置された半導体基板１（半導体ウエハＳＷ）を不活性ガスを主要な成分の一つとするガスのノン・バイアス・プラズマ（以下では「不活性ガスのプラズマ」という）で処理する（ステップＳ２）。半導体基板１には、金属シリサイド層１３が形成されているので、ステップＳ２では、半導体基板１に形成された金属シリサイド層１３の表面が不活性ガスのプラズマで処理される。このステップＳ２の不活性ガスのプラズマ処理により、金属シリサイド層１３の表面の自然酸化膜がスパッタ除去される。
ステップＳ２の不活性ガスのプラズマは、アルゴン・ガスのプラズマ（アルゴン・プラズマ）、あるいはアルゴン・ガスと窒素ガスとの混合ガスのプラズマが好ましい。これにより、金属シリサイド層１３の表面の自然酸化膜を的確に除去することができる。
すなわち、ステップＳ２では、ガス導入口６２ａからチャンバ４６内に不活性ガス（好ましくはアルゴン・ガスまたはアルゴン・ガスと窒素ガスの混合ガス）を導入し、ガス排気口６５からの排気速度を調節してチャンバ４６内の圧力を所定の圧力に制御し、高周波電源６３により上部電極６２に高周波電力（高周波電圧）を供給（印加）する。これにより、下部電極６１と上部電極６２との間に高周波グロー放電によりプラズマを発生させる。このようにして、ガス導入口６２ａから導入した不活性ガスのプラズマがチャンバ４６内（下部電極６１および上部電極６２間）に発生（生成）し、このプラズマにより、金属シリサイド層１３の表面が処理（プラズマ処理）され、金属シリサイド層１３の表面の自然酸化膜が除去される。ステップＳ２で行う不活性ガスのプラズマ処理は、１０〜６０秒程度行うことが好ましく、これにより、金属シリサイド層１３の表面の自然酸化膜を除去できるとともに、製造時間が長くなってスループットが低下するのを防止できる。
また、ステップＳ２では、前記の不活性ガス等以外に、希釈ガスまたはキャリアガスなどとして窒素ガス、およびヘリウム（Ｈｅ）ガスから選択された単一または複数のガスをガス導入口６２ａからチャンバ４６内に導入することもできる。
また、ステップＳ２は、金属シリサイド層１３の表面の自然酸化膜の除去が目的であるので、ステップＳ２では、シラン（ＳｉＨ４）ガスのようなシリコンソースガス（Ｓｉを構成元素として含むガス）はチャンバ４６内に導入しない。
ステップＳ２の不活性ガスのプラズマ処理の後、半導体基板１（すなわち半導体ウエハＳＷ）上に、窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる（ステップＳ３）。ステップＳ２の不活性ガスのプラズマ処理の後、半導体基板１（半導体ウエハＳＷ）を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ３の絶縁膜２１の堆積工程を行うことが重要である。これにより、金属シリサイド層１３の表面に自然酸化膜が再形成されることなく、金属シリサイド層１３の表面を含む半導体基板１上に絶縁膜２１を形成することができる。このため、ステップＳ２の不活性ガスのプラズマ処理工程とステップＳ３の絶縁膜２１の堆積工程とは、同じチャンバ４６内で連続的に行うことが好ましい。また、チャンバ４６内でステップＳ２の不活性ガスのプラズマ処理工程を行ってから、半導体基板１をそのチャンバ４６から取り出さず、同じチャンバ４６内でステップＳ３の堆積工程を開始することが好ましいが、ステップＳ２の不活性ガスのプラズマ処理を行ってからステップＳ３で絶縁膜２１（窒化シリコン膜）を堆積するまでの間、酸素含有ガスをチャンバ４６内に導入しないようにする。これにより、ステップＳ２の不活性ガスのプラズマ処理の後、半導体基板１（半導体ウエハＳＷ）を酸素含有雰囲気中にさらすことなく、ステップＳ３の絶縁膜２１の堆積工程を行うことができ、金属シリサイド層１３の表面の再酸化を防止できる。
すなわち、ステップＳ２の後、上部電極６２に供給（印加）される高周波電力（高周波電圧）を一旦停止する。それから、ステップＳ３で、ガス導入口６２ａからチャンバ４６内に反応ガス（ソースガス、原料ガス、成膜用ガス）、例えばシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスと窒素（Ｎ２）ガスとを導入し、ガス排気口６５からの排気速度を調節してチャンバ４６内の圧力を所定の圧力に制御し、高周波電源６３により上部電極６２に高周波電力（高周波電圧）を供給（印加）する。これにより、下部電極６１と上部電極６２との間に高周波グロー放電によりプラズマが発生し、反応ガスが分解され、下部電極６１上に配置された半導体基板１（半導体ウエハＳＷ）上に窒化シリコン膜（プラズマ窒化シリコン膜）からなる絶縁膜２１が堆積される。以下では、プラズマＣＶＤ法で形成された窒化シリコン膜をプラズマ窒化シリコン膜と呼ぶ場合もある。
ステップＳ３では、ガス導入口６２ａからチャンバ４６内に、窒化シリコンのシリコンソースガスとして、シリコン（Ｓｉ）元素を構成元素として含む第１のガス、好ましくはシラン（ＳｉＨ４）ガスのようなシラン系ガスと、窒化シリコンの窒素ソースガスとして、窒素元素を構成元素として含む第２のガス、好ましくはアンモニア（ＮＨ３）ガスとを導入し、これらのガスのプラズマを生成して絶縁膜２１を堆積させる。ステップＳ３では、それ以外に、希釈ガスまたはキャリアガスなどとして不活性ガス、例えば窒素（Ｎ２）ガス、アルゴン（Ａｒ）ガスおよびヘリウム（Ｈｅ）ガスから選択された単一または複数のガス、をガス導入口６２ａからチャンバ４６内に導入することもできる。
本実施の形態では、ステップＳ３の絶縁膜２１（窒化シリコン膜）の堆積工程の前に、Ｉｎ−ｓｉｔｕ処理にて金属シリサイド層１３の表面の自然酸化膜をステップＳ２の不活性ガスのプラズマ処理により除去して清浄化しているので、表面の酸化膜が除去された金属シリサイド層１３上に絶縁膜２１が堆積される。
ステップＳ３の絶縁膜２１の成膜工程後、半導体基板１（半導体ウエハＳＷ）はチャンバ４６から取り出され（ステップＳ４）、次の工程（絶縁膜２２の成膜工程）に送られる。例えば、搬送用ロボット４２ａによって半導体ウエハＳＷを成膜用のチャンバ４６ａ，４６ｂ（すなわちチャンバ４６）から搬送室４２を介してロードロック室４４ａ，４４ｂへ真空搬送し、それから、搬送用ロボット５１ａ，５１ｂによって半導体ウエハＳＷをロードロック室４４ａ，４４ｂからウエハ搬入出室５１を介して元のフープ５２ａまたはフープ５２ｂへ戻す。この際、搬送用ロボット５１ａ，５１ｂ間の半導体ウエハＳＷの受け渡しは、ウエハ受け渡しステーション５４を介して行われる。
このように、本実施の形態では、ステップＳ２で金属シリサイド層１３の表面を不活性ガスのプラズマで処理した後、半導体基板１を大気中にさらすことなく、ステップＳ３で金属シリサイド層１３上を含む半導体基板１上に絶縁膜２１（窒化シリコン膜）をプラズマＣＶＤ法で形成する。より好ましくは、ステップＳ２で金属シリサイド層１３の表面を不活性ガスのプラズマで処理した後、半導体基板１を酸素含有雰囲気にさらすことなく、ステップＳ３で金属シリサイド層１３上を含む半導体基板１上に絶縁膜２１を形成する。ステップＳ２の不活性ガスのプラズマ処理により、金属シリサイド層１３の表面の自然酸化膜が除去され、その後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ３で絶縁膜２１を堆積するので、形成された絶縁膜２１と金属シリサイド層１３との間の界面に酸化膜は形成されていない。このため、絶縁膜２１の成膜後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）が行われても、金属シリサイド層１３と絶縁膜２１との間の界面の酸化膜の酸素に起因して金属シリサイド層１３が部分的に異常成長してしまうのを防止できる。これにより、異常成長による金属シリサイド層１３の抵抗の増加を防止できる。また、ソース・ドレイン領域上に形成した金属シリサイド層１３がチャネル部に異常成長して電界効果トランジスタのソース・ドレイン間のリーク電流が増大するのを防止できる。従って、半導体集積回路装置の性能を向上させることができる。また、半導体集積回路装置の信頼性を向上させることができる。
絶縁膜２１は、コンタクト・ホール２３を形成するために絶縁膜２２をエッチングする際のエッチングストッパ膜として機能するので、ＳＡＣ（Self Align Contact）用の絶縁膜とみなすこともできる。半導体基板１の主面上に形成された絶縁膜２１を半導体基板１に引張応力を生じさせる膜にすると、ｎチャネル型ＭＩＳＦＥＴＱｎは、移動度が向上して駆動電流が増加するので、スイッチング特性が向上する。また、半導体基板１の主面上に形成された絶縁膜２１を半導体基板１に圧縮応力を生じさせる膜にすると、ｐチャネル型ＭＩＳＦＥＴＱｐは、移動度が向上して駆動電流が増加するので、スイッチング特性が向上する。このため、半導体基板１の主面上に形成する絶縁膜２１を、半導体基板１に引張応力を生じさせる膜にする場合と、圧縮応力を生じさせる膜にする場合とがあり、必要に応じて選択される。ここでは、一例として、半導体基板１に引張応力を生じさせる膜にする場合を中心に説明する。
また、図４から図７に渡り説明したように、金属シリサイド層１３は低抵抗率であることが好ましいため、金属シリサイド層１３は、Ｍ２Ｓｉ（ダイメタルシリサイド）相、ＭＳｉ（メタルモノシリサイド）相およびＭＳｉ２（メタルダイシリサイド）相のうち、抵抗率が最も低い相にする必要があるが、金属シリサイド層１３を構成する金属元素の種類によって、ＭＳｉ相が最も低抵抗率の場合と、ＭＳｉ２相が最も低抵抗率の場合とがある。一方、金属シリサイド層１３と絶縁膜２１の界面に自然酸化膜が形成（残存）されていると、絶縁膜２１の成膜後の種々の加熱工程において、自然酸化膜の酸素に起因して金属シリサイド層１３が部分的に異常成長するが、この異常成長は、金属シリサイド層１３がＭＳｉ相である場合に特に顕著になる。これは、ＭＳｉ２相はＳｉ（シリコン）とこれ以上反応しづらい相であるのに対して、Ｍ２Ｓｉ相およびＭＳｉ相は更にＳｉ（シリコン）と反応しやすい相であるためである。金属シリサイド層１３がＭＳｉ相である場合、自然酸化膜中の酸素（Ｏ）が拡散して酸素に起因した欠陥が増え、生じた欠陥を通してＭＳｉ相の金属シリサイド層１３の金属元素が拡散して、
ＭＳｉ＋Ｓｉ→ＭＳｉ２
の反応が生じ、ＭＳｉ２の部分が異常成長する。
このため、Ｍ２Ｓｉ相およびＭＳｉ２相よりもＭＳｉ相の方が低抵抗率の場合には、ＭＳｉ２の部分が異常成長しやすいＭＳｉ相を金属シリサイド層１３に適用するために、金属シリサイド層１３と絶縁膜２１の界面の自然酸化膜に起因した金属シリサイド層１３の異常成長を防止することが、極めて重要となる。
本実施の形態では、ステップＳ２で自然酸化膜をスパッタ除去してからステップＳ３で絶縁膜２１を形成しているので、金属シリサイド層１３と絶縁膜２１の界面に酸化膜が形成されず、絶縁膜２１の成膜後の種々の加熱工程において、金属シリサイド層１３が部分的に異常成長するのを防止できる。このため、ＭＳｉ２の部分が異常成長しやすいＭＳｉ相を金属シリサイド層１３に適用しても、ＭＳｉ２の部分が異常成長するのを防止できる。このため、本実施の形態は、第１の条件として、ＭＳｉ２（メタルダイシリサイド）相およびＭ２Ｓｉ（ダイメタルシリサイド）相よりも、ＭＳｉ（メタルモノシリサイド）相の方が低抵抗率であるような金属シリサイドにより、金属シリサイド層１３を形成する場合に適用すれば、効果が大きい。また、この場合、半導体集積回路装置の製造終了（例えば半導体基板１をダイシングなどにより個片化して半導体チップを形成した段階）まで、金属シリサイド層１３は、ＭＳｉ相のままとする。これは、製造された半導体集積回路装置において、金属シリサイド層１３を、ＭＳｉ２相およびＭ２Ｓｉ相よりも低抵抗率のＭＳｉ相とすることで、金属シリサイド層１３を低抵抗とし、コンタクト抵抗や、ソース・ドレインの拡散抵抗を低減でき、ＭＩＳＦＥＴが形成された半導体集積回路装置の性能を向上できるためである。
また、本実施の形態は、ＭＳｉ相の金属シリサイド層１３を形成しても、ＭＳｉ２の異常成長を防止できるので、ＭＳｉ２（メタルダイシリサイド）相が存在可能なシリサイドにより、金属シリサイド層１３を形成する場合に適用すれば、効果が大きい。
また、本実施の形態は、絶縁膜２１の成膜後の種々の加熱工程で、金属シリサイド層１３と絶縁膜２１の界面の自然酸化膜に起因して金属シリサイド層１３の金属元素Ｍが拡散してＭＳｉ２の部分が異常成長するのを防止できるので、Ｓｉ（シリコン）ではなく金属元素Ｍが拡散種となる場合に、本実施の形態を適用すれば、効果が大きい。
これらを勘案すると、上記金属膜１１が、Ｎｉ（ニッケル）膜またはＮｉ（ニッケル）合金膜である場合に本実施の形態を適用すれば、効果が大きい。すなわち、金属シリサイド層１３が、ニッケルのシリサイド層（ニッケルシリサイド層）またはニッケル合金のシリサイド層（ニッケル合金シリサイド層）である場合に本実施の形態を適用すれば、効果が大きい。金属膜１１に用いることができるＮｉ（ニッケル）合金膜には、Ｎｉ−Ｐｔ（ニッケル−白金）合金膜（白金族元素との合金）、Ｎｉ−Ｖ（ニッケル−バナジウム）合金膜、Ｎｉ−Ｐｄ（ニッケル−パラジウム）合金膜（白金族元素との合金）、Ｎｉ−Ｙｂ（ニッケル−イッテルビウム）合金膜（希土類元素との合金）、またはＮｉ−Ｅｒ（ニッケル−エルビウム）合金膜（希土類元素との合金）がある。金属膜１１が、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｖ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙｂ合金膜、またはＮｉ−Ｅｒ合金膜であれば、Ｓｉ（シリコン）ではなく金属元素Ｍが拡散種となり、ＭＳｉ２相が存在し、ＭＳｉ２相およびＭ２Ｓｉ相よりもＭＳｉ相の方が低抵抗率となる。但し、金属シリサイド層１３からチャネル部へのＭＳｉ２の異常成長の問題や、金属シリサイド層中のＭＳｉ２部分の形成による抵抗ばらつき増大の問題は、金属膜１１がＮｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｖ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙｂ合金膜またはＮｉ−Ｅｒ合金膜のいずれの場合にも生じるが、特に金属膜１１がＮｉ（ニッケル）膜の場合に最も顕著に現れる。このため、金属膜１１がＮｉ（ニッケル）膜である場合に本実施の形態を適用すれば、最も効果が大きい。
また、本実施の形態では、ソースまたはドレイン用の半導体領域（７ｂ，８ｂ）上とゲート電極（６ａ，６ｂ）上とに金属シリサイド層１３を形成する場合について説明したが、他の形態として、ゲート電極６ａ，６ｂ上には金属シリサイド層１３を形成せずに、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂ）上に金属シリサイド層１３を形成することもできる。
また、本実施の形態では、最良の形態として、半導体基板１に形成したソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂ）上に金属シリサイド層１３を形成する場合について説明したが、他の形態として、半導体基板１に形成したソースまたはドレイン用以外の半導体領域上に、金属シリサイド層１３を形成することもできる。その場合にも、本実施の形態のような絶縁膜２１形成法を用いたことにより、金属シリサイド層１３の異常成長を防止して、金属シリサイド層１３の抵抗のばらつきを低減できる。但し、本実施の形態のように、半導体基板１に形成したソースまたはドレイン用の半導体領域（ｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂ）上に金属シリサイド層１３を形成する場合であれば、金属シリサイド層１３の抵抗のばらつきを低減する効果に加えて、金属シリサイド層１３がチャネル部に異常成長して電界効果トランジスタのソース・ドレイン間のリーク電流が増大するのを防止できる効果を得られるので、効果が極めて大きい。
次に、図１４のプラズマ処理・成膜プロセス１０１の詳細を図１５（デバイス断面フローに関して図６または図７を参照し、処理装置に関して図１１から図１３を参照）に基づいて説明する。図１５に示すように、先ず、ウエハ処理装置４１の気相処理チャンバ４６のウエハ・ステージ６１（接地された下部電極）上に、デバイス面１ａ（第1の主面）を上に向けてウエハ１を設置し、その状態で不活性ガスによるプラズマ処理Ｓ２を実行する。この際の諸条件の好適な一例は、たとえば、処理時間３０秒、ステージ温度摂氏４００度、チャンバ内気圧１１００パスカル、窒素ガス流量３０００ｓｃｃｍ、アルゴン・ガス（不活性ガス）流量３０００ｓｃｃｍである。気相処理装置４１としては、たとえばアプライド・マテリアル（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）社の平行平板型（容量結合型）絶縁膜成膜装置（ここでは主に窒化シリコン膜ＣＶＤ装置）を例示することができる。プラズマ発生（アルゴン・プラズマ発生のため）のため、下部電極６１を接地した状態で、上部電極６２に高周波電力１００ワット（１３．５６ＭＨｚ）を供給した。
次に、ウエハ１がそのままの状態（すなわち、気相処理チャンバ４６のウエハ・ステージ６１上に、デバイス面１ａを上に向けて設置された状態、以下同じ）で、ガス置換のための窒素パージＳ３１を実行する。この際の諸条件の好適な一例は、たとえば、処理時間５秒、ステージ温度摂氏４００度、チャンバ内気圧１１００パスカル、窒素ガス流量３０００ｓｃｃｍ、下部電極６１は接地、上部電極６２への高周波電力はオフ状態である。
次に、ウエハ１がそのままの状態で、プラズマＣＶＤにより、窒化シリコン膜２１（エッチング・ストップ膜）の成膜を実行する。この際の諸条件の好適な一例は、たとえば、処理時間１５秒、ステージ温度摂氏４００度、チャンバ内気圧１１００パスカル、モノシラン・ガス流量６０ｓｃｃｍ、アンモニア・ガス流量９００ｓｃｃｍ、窒素ガス流量１０００ｓｃｃｍ、下部電極６１は接地、上部電極６２への高周波電力１００ワット（１３．５６ＭＨｚ）はオン状態である。
次に、ウエハ１は、ＮチャネルＭＩＳＦＥＴの特性を改善するための引っ張り応力（Ｔｅｎｓｉｌｅ Ｓｔｒｅｓｓ）を窒化シリコン膜２１に付与するためのＵＶキュア処理Ｓ３４のために、たとえばマルチ・チャンバ型ウエハ処理装置４１の別のチャンバ（アルゴン・プラズマ処理および窒化シリコン膜形成とは別のチャンバ）に移送される。そこで、ウエハ１は、先のアルゴン・プラズマ処理等と同様の状態で、ウエハ・ステージ上に設置される。この場合は、ウエハの上方には、紫外線ランプが設けられており、このランプがオンして、ＵＶキュア処理Ｓ３４が実行される。この際の諸条件の好適な一例は、たとえば、処理時間１８０秒、ステージ温度摂氏４４３度、チャンバ内気圧８００パスカル、窒素ガス流量１６０００ｓｃｃｍ、下部電極６１は接地、紫外線ランプ・パワー９５％である。
なお、この窒化シリコン膜成膜Ｓ３からＵＶキュア処理Ｓ３４までのステップは、ここでは処理時間短縮のため1回のみの場合を示したが、数回繰り返す（繰り返し処理Ｓ３３）と、より確実に、必要なストレスを付与することができる。
４．本願の一実施の形態の半導体集積回路装置の製造方法におけるシリサイド表面に対する不活性ガス・プラズマ処理（タングステン・プラグ埋め込み前処理）等の詳細説明（主に図１９）
セクション３に詳述した不活性ガス雰囲気下のシリサイド膜１３上面への低バイアス・プラズマ処理（窒化シリコン成膜前の低バイアス・プラズマ処理）は、図９のタングステン・プラグ工程中のチタン成膜前（チタン成膜前の低バイアス・プラズマ処理）にも適用して、有効である。これらの低バイアス・プラズマ処理は、本実施の形態のように両方実行してもよいが、必要に応じて、いずれか一方のみ実行してもよい。
以下、図１９に基づいて（デバイス断面フローに関して図８または図９を参照し、処理装置に関して図１１から図１３を参照）、チタン成膜前低バイアス・プラズマ処理＆チタンＣＶＤの詳細プロセス１０１を説明する。気相処理装置としては、先に説明したマルチ・チャンバ型ウエハ処理装置４１またはそれに類似した装置を使用することができる。ここでは、マルチ・チャンバ型ウエハ処理装置４１を例にとり説明する。
先に説明したように、図９において、コンタクト・ホール２３の底部で絶縁膜２１が完全に除去され、コンタクト・ホール２３は絶縁膜２２，２１を貫通し、コンタクト・ホール２３の底部で半導体基板１の主面の一部、例えばｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面上の金属シリサイド層１３の一部や、ゲート電極６ａ，６ｂの表面上の金属シリサイド層１３の一部などが露出される。
次に、図１９に示すように、セクション３で説明したのと同様に、マルチ・チャンバ型ウエハ処理装置４１のチタンＣＶＤチャンバ４６のウエハ・ステージ６１（接地された下部電極）上に、デバイス面１ａ（第1の主面）を上に向けてウエハ１を設置し、その状態で不活性ガスによるプラズマ処理Ｓ２を実行する。この際の諸条件の好適な一例は、たとえば、処理時間１５秒、ステージ温度摂氏４５０度、チャンバ内気圧６５０パスカル、アルゴン・ガス（不活性ガス）流量８００ｓｃｃｍ、下部電極６１は接地、上部電極６２への高周波電力１００ワット（４５０ｋＨｚ）はオン状態である。
次に、ウエハ１がそのままの状態で、ガス置換のための真空引き２０１を実行する。所要時間は１５秒程度である。
次に、ウエハ１がそのままの状態で、チタンＣＶＤ処理２０２を実行して、コンタクト・ホール２３の内面および厚い絶縁膜２２（酸化シリコン膜系のプリ・メタル層間絶縁膜）上に、たとえば５ｎｍ程度の厚さのチタンを主要な成分とするメタル膜（接着促進層）を形成する。この際の諸条件の好適な一例は、たとえば、処理時間２５秒、ステージ温度摂氏４５０度、チャンバ内気圧６５０パスカル、アルゴン・ガス（不活性ガス）流量８００ｓｃｃｍ、水素ガス（還元性ガス）流量４０００ｓｃｃｍ、ＴｉＣｌ４（メタル・ソース・ガス）流量７ｓｃｃｍ、下部電極６１は接地、上部電極６２への高周波電力８００ワット（４５０ｋＨｚ）はオン状態である。
次に、ウエハ１がそのままの状態で、ＴｉＣｌ４（メタル・ソース・ガス）を止めることにより（その他の条件はそのままで）、残留塩素等を除去するための水素プラズマ処理２０３を実行する。
次に、ウエハ１がそのままの状態で、高周波電力の印加をオフ状態にすることで（その他の条件はそのままで）、ガス・パージ２０４を実施する。所要時間は１５秒程度である。
次に、ウエハ１がそのままの状態で、アンモニア・ガスを供給しながら高周波電力の印加をオン状態にすることで（その他の条件はそのままで）、チタン膜の表面部分を窒素リッチなＴｉＮ膜に変えるためのアンモニア・プラズマ処理２０５を実行する。この際の諸条件の好適な一例は、たとえば、処理時間２５秒、ステージ温度摂氏４５０度、チャンバ内気圧６５０パスカル、アルゴン・ガス（不活性ガス）流量８００ｓｃｃｍ、水素ガス（還元性ガス）流量４０００ｓｃｃｍ、アンモニア・ガス流量５００ｓｃｃｍ、下部電極６１は接地、上部電極６２への高周波電力８００ワット（４５０ｋＭＨｚ）はオン状態である。このチタン膜とＴｉＮ膜とでバリア導体膜２４ａを構成する。チタン膜とＴｉＮ膜の厚さの比は、たとえば２：３程度が最適と考えられる。
この後、ウエハ１はコンタクト・ホール２３をタングステンで埋め込むためのタングステン熱ＣＶＤ工程（図９）に移送される（このタングステンＣＶＤ工程は一般に同一の装置の別チャンバまたは別の装置で実行される）。
５．窒化シリコン成膜前の低バイアス・プラズマ処理等についての考察（主に図１６から図１８）
これまでに説明した窒化シリコン成膜前の低バイアス・プラズマ処理およびチタン成膜前の低バイアス・プラズマ処理において、アルゴン・プラズマ雰囲気下の低バイアス・プラズマ処理が好適な理由について説明する。
まず、４５ｎｍテクノロジ・ノードのｐチャネル型ＭＩＳＦＥＴ（図１０のＱｐ）を例にとり、デバイスの構造・寸法とその特性の関係を説明する。なお、各部の寸法は、対応するｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）についても、ほぼ同等である。図１６は、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）に対応する拡大模式断面図である（図示の都合上、縦横の寸法比は同一ではない）。図１６に示すように、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）はｎ型ウエル４の表面近傍領域に形成されている。ｎ型ウエル４の表面には、ｐ−型半導体領域（Ｐ型エクステンション領域）８ａおよびｐ＋型半導体領域（Ｐ型高濃度ソース・ドレイン領域）８ｂが形成されている。Ｐ型エクステンション領域８ａの深さｄは、たとえば４０ｎｍ程度であり、Ｐ型高濃度ソース・ドレイン領域８ｂの深さＤは、たとえば８０ｎｍ程度である。Ｐ型高濃度ソース・ドレイン領域８ｂの表面上にはニッケル・シリサイド膜１３が形成されており、その厚さｔは、たとえば２０ｎｍ程度である。チャネル領域上には、ゲート絶縁膜５があり、その厚さｇは、たとえば２．５ｎｍ程度である。その上にゲート電極６ｂ（ポリシリコン電極）があり、その厚さｈは、たとえば８０ｎｍ程度であり、その幅Ｌ（ゲート長）は、たとえば４０ｎｍ程度である。更にその上にゲート電極６ｂ上のニッケル・シリサイド膜１３が形成されており、その厚さｍは、たとえば２０ｎｍ程度である。ゲート電極６ｂの両側にはサイド・ウォール・スペーサ９があり、その最大部分の幅ｗ（Ｐ型エクステンション領域８ａの突出長さにほぼ等しい）は、たとえば３３ｎｍ程度である。従って、ｗ＜ｄの関係（６５ｎｍテクノロジ・ノードでは、一般にｗ＞ｄの関係が成り立つ）にある。
従って、窒化シリコン成膜前の低バイアス・プラズマ処理等におけるスパッタ作用が強いと、サイド・ウォール・スペーサ９が過剰に侵食され、その結果、チャネル部への接合リーク・パスｃが、短くなり、デバイス特性を劣化させる恐れがある。従って、下部電極のセルフ・バイアス電圧を実質的にゼロ（下部電極を接地することに等価）とするか、または１０ボルト程度以下（望ましくは５ボルト以下）に抑えることが、好適である。これは、ニッケル・シリサイド膜の表面にできる自然酸化膜（酸化シリコン膜）の最大厚さが３ｎｍ程度（平均厚さ１ｎｍ程度）と考えられるからである。
図１７は、シェアード・コンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）部分の図１６に対応する拡大模式断面図である。ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）用のフィールド絶縁膜２上にあるのは、ポリシリコン配線６ｗ等である。なお、ここで述べるシェアード・コンタクト構造とは、ポリシリコン配線６ｗと半導体領域８ｂとを一つの接続孔で接続する構造である。シェアード・コンタクト構造では、窒化シリコン膜２１（エッチングストッパ膜）のオーバエッチの関係で、サイド・ウォール絶縁膜の下端幅ｗが比較的小さい場合が多く、窒化シリコン成膜前の低バイアス・プラズマ処理等におけるスパッタ作用を抑制する必要性が特に高い。
図１８は、窒化シリコン成膜前の低バイアス・プラズマ処理における雰囲気中の水素の影響を評価するために、それに続いて水素プラズマ処理を追加実施したものである。この例からわかるように、水素プラズマ処理時間が長くなると、急速にｐチャネル型ＭＩＳＦＥＴのＶｔｈシフト量が増大する。これは、主に水素によるゲート絶縁膜の劣化が原因である。従って、窒化シリコン成膜前低バイアス・プラズマ処理の雰囲気は、アルゴンを主要な成分の一つとして含み、水素ガスや水素を含むガス（アンモニア・ガスなどの水素含有ガス）を実質的に含まないことが好適である。ただし、他の目的による微量の添加を排除するものではない。なお、希釈ガス（気圧調整用等）として、窒素等の非酸化性ガスをもう一つの主要な成分として含むことは好適である。ただし、希釈ガスは必須ではない。
なお、チタン成膜前の低バイアス・プラズマ処理においては、窒素等の非酸化性ガスの大量添加は、ニッケル・シリサイド表面の窒化による抵抗増大を招く恐れがあり、窒化シリコン成膜前の低バイアス・プラズマ処理のときほど好適ではない。しかし、そのような問題が致命的でない状況では、プラズマの安定化等の観点からなお有効である。
６．サマリ
以上本発明者によってなされた発明を前記実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、容量結合型のＣＶＤ装置を中心に具体的に説明したが、本発明はそれに限定されるものではなく、誘導結合型装置、ヘリコン波型装置、マイクロ波励起型装置等を使用したものにも適用できることは、言うまでもない。また、前記実施の形態では、金属シリサイド層１３がニッケルを主成分とするシリサイド層の場合について説明したが、コバルト等を主成分とするシリサイド層の場合においても適用可能であることは、言うまでもない。
本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。 図１に続く半導体集積回路装置の製造工程中の要部断面図である。 図２に続く半導体集積回路装置の製造工程中の要部断面図である。 図３に続く半導体集積回路装置の製造工程中の要部断面図である。 図４に続く半導体集積回路装置の製造工程中の要部断面図である。 図５に続く半導体集積回路装置の製造工程中の要部断面図である。 図６に続く半導体集積回路装置の製造工程中の要部断面図である。 図７に続く半導体集積回路装置の製造工程中の要部断面図である。 図８に続く半導体集積回路装置の製造工程中の要部断面図である。 図９に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程で用いる窒化シリコン膜の成膜装置を示す概略平面図である。 図１１の成膜装置に備わる成膜用のチャンバの概略断面図である。 図１２に説明した成膜用のチャンバの変形例に対応する概略断面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程における窒化シリコン膜の形成工程を示す製造プロセスフロー図である。 図１４のプラズマ処理・成膜プロセスに関する詳細ブロック・フロー図（ＮチャネルＭＩＳＦＥＴに引っ張り応力を与える場合）である。 本発明の一実施の形態である半導体集積回路装置の製造方法によって製造されるデバイスの主要寸法と不純物リーク・パスの関係を説明するためのデバイス断面図（Ｐ型ＭＩＳＦＥＴに対応）である。 本発明の一実施の形態である半導体集積回路装置の製造方法によって製造されるデバイスのシェアード・コンタクト部のデバイス断面図（Ｐ型ＭＩＳＦＥＴに対応）である。 金属シリサイド膜上の自然酸化膜を除去するために水素含有プラズマ処理をした場合のＰ型ＭＩＳＦＥＴの特性変動を示すプロット図である。 本発明の一実施の形態である半導体集積回路装置の製造工程におけるタングステン・プラグ埋め込み前のバリア・メタル形成工程等の詳細を示す製造プロセスフロー図である。
符号の説明
１ 半導体基板（半導体ウエハ）
１ａ 半導体ウエハのデバイス面（第1の主面）
２ 素子分離領域
２ａ 溝（素子分離溝）
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ 多結晶シリコン膜（またはシリコン膜）
６ａ、６ｂ ゲート電極
６ｗ ポリシリコン配線
７ａ ｎ−型半導体領域（Ｎ型エクステンション領域）
７ｂ ｎ＋型半導体領域（Ｎ型高濃度ソース・ドレイン領域）
８ａ ｐ−型半導体領域（Ｐ型エクステンション領域）
８ｂ ｐ＋型半導体領域（Ｐ型高濃度ソース・ドレイン領域）
９ 側壁スペーサまたはサイド・ウォール・スペーサ（側壁絶縁膜）
１１ 金属膜
１２ バリア膜
１３ 金属シリサイド層
２１ 絶縁膜（窒化シリコン膜）
２２ 厚い絶縁膜（酸化シリコン膜系のプリ・メタル層間絶縁膜）
２３ コンタクト・ホール（貫通孔、孔）
２４ プラグ
２４ａ バリア導体膜（下層チタン膜、上層窒化チタン膜）
２４ｂ 主導体膜（タングステン・プラグ本体）
３１ ストッパ絶縁膜
３２ 配線形成用の絶縁膜
３３ 配線溝
３４ バリア導体膜（バリア・メタル膜）
３５ 配線
４１ マルチ・チャンバ型ウエハ処理装置
４２ 搬送室
４２ａ 搬送用ロボット
４３ ゲートバルブ
４４ａ，４４ｂ ロードロック室
４６、４６ａ，４６ｂ，４７ａ，４７ｂ，４８ａ，４８ｂ チャンバ（処理室、反応室）
５１，５１ａ，５１ｂ ウエハ搬入出室
５２ａ，５２ｂ フープ
５３ ポート
５４ ウエハ受け渡しステーション
６１ 下部電極（基板電極）
６２ 上部電極（高周波電極）
６２ａ ガス導入口
６３ 上部電極用高周波電源
６４ マスフローコントローラ（ガス流量制御装置）
６５ ガス排気口
６６ 下部電極用高周波電源
６７ ブロッキング・コンデンサ
１０１ プラズマ処理・成膜プロセス
２０１ 真空引き工程
２０２ チタンＣＶＤ工程
２０３ 水素プラズマ処理工程
２０４ ガス・パージ工程
２０５ アンモニア・プラズマ処理（窒化処理）
ｃ リーク・パス
ｄ エクステンション領域の深さ
Ｄ 高濃度ソース・ドレイン領域の深さ
ｇ ゲート絶縁膜の厚さ
ｈ ポリシリコン・ゲート電極の厚さ
Ｌ ゲート電極のチャネル方向の幅（チャネル長）
ｍ ゲート電極上のシリサイド層の厚さ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＷ 半導体ウエハ
Ｓ１ ウエハのロード
Ｓ２ 不活性ガス中でのプラズマ処理（不活性ガスを主要な成分の一つとするガス中でのノン・バイアス・プラズマ処理）
Ｓ３ 窒化シリコン膜の成膜
Ｓ４ ウエハのアンロード
Ｓ３１ 窒素パージ
Ｓ３２ ウエハ移送
Ｓ３３ 成膜キュア繰り返し処理
Ｓ３４ ＵＶキュア
ｔ ソース・ドレイン領域上のシリサイド層の厚さ
ｗ サイド・ウォール絶縁膜の下端幅（最大部の幅）

Claims (19)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
    ここで、前記ＭＩＳＦＥＴは
    （ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
    （ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
    （ｘ３）前記ゲート絶縁膜上に設けられたゲート電極、および
    （ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
    （ｂ）前記工程（ａ）の後、前記半導体ウエハを第１の気相処理チャンバ内の第１の下部電極上に、前記第1の主面を上に向けて設置する工程；
    （ｃ）前記工程（ｂ）の後、接地された前記第１の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとし、実質的に水素を含まない第1のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
    （ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記第１の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、ＣＶＤ処理により窒化シリコン膜を形成する工程。
  2. 請求項１に記載の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
  3. 請求項２に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的にアンモニア・ガスを含まない。
  4. 請求項１に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、窒素ガスを主要な成分の一つとして含む。
  5. 請求項１に記載の半導体集積回路装置の製造方法において、前記ＭＩＳＦＥＴは、
    （ｘ５）前記ゲート電極の側壁に設けられたサイド・ウォール絶縁膜、
    （ｘ６）前記サイド・ウォール絶縁膜の下方領域に設けられた半導体領域であるエクステンション領域、
    を更に有し、前記サイド・ウォール絶縁膜の下端幅は、前記エクステンション領域の深さよりも小さい。
  6. 請求項１に記載の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｅ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
    （ｆ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
    （ｇ）前記工程（ｆ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
    （ｈ）前記工程（ｇ）の後、前記半導体ウエハを第２の気相処理チャンバ内の第２の下部電極上に、前記第1の主面を上に向けて設置する工程；
    （ｉ）前記工程（ｈ）の後、接地された前記第２の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第２のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
    （ｊ）前記工程（ｉ）の後、接地された前記第２の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
    （ｋ）前記工程（ｊ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
  7. 請求項１に記載の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｅ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
    （ｆ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
    （ｇ）前記工程（ｆ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
    （ｊ）前記工程（ｇ）の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
    （ｋ）前記工程（ｊ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
  8. 請求項６に記載の半導体集積回路装置の製造方法において、前記工程（ｉ）の前記不活性ガスはアルゴン・ガスである。
  9. 請求項６に記載の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に水素を含まない。
  10. 請求項６に記載の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に水素ガスおよびアンモニア・ガスを含まない。
  11. 請求項６に記載の半導体集積回路装置の製造方法において、前記第２のガス雰囲気は、実質的に窒素ガスを含まない。
  12. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
    ここで、前記ＭＩＳＦＥＴは
    （ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
    （ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
    （ｘ３）前記ゲート絶縁膜上に設けられたゲート電極、および
    （ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
    （ｂ）前記工程（ａ）の後、前記半導体ウエハを第１の気相処理チャンバ内の第１の下部電極上に、前記第1の主面を上に向けて設置する工程；
    （ｃ）前記工程（ｂ）の後、前記第１の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとし、実質的に水素を含まない第1のガス雰囲気下で、前記第1の主面に対して、前記第１の下部電極の自己バイアスが１０ボルト以下である低バイアス・プラズマ処理を実行する工程；
    （ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記第１の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、ＣＶＤ処理により窒化シリコン膜を形成する工程。
  13. 請求項１２に記載の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
  14. 請求項１２に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的にアンモニア・ガスを含まない。
  15. 請求項１２に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、窒素ガスを主要な成分の一つとして含む。
  16. 請求項１２に記載の半導体集積回路装置の製造方法において、前記ＭＩＳＦＥＴは、
    （ｘ５）前記ゲート電極の側壁に設けられたサイド・ウォール絶縁膜、
    （ｘ６）前記サイド・ウォール絶縁膜の下方領域に設けられた半導体領域であるエクステンション領域、
    を更に有し、前記サイド・ウォール絶縁膜の下端幅は、前記エクステンション領域の深さよりも小さい。
  17. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）半導体ウエハの第1の主面の近傍領域にＭＩＳＦＥＴを形成する工程、
    ここで、前記ＭＩＳＦＥＴは
    （ｘ１）前記第1の主面の表面領域に設けられたソース・ドレイン領域、
    （ｘ２）前記第1の主面上に設けられたゲート絶縁膜、
    （ｘ３）前記ゲート絶縁膜上に設けられたゲート電極、および
    （ｘ４）前記ソース・ドレイン領域上に設けられたシリサイド膜を有する；
    （ｂ）前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程；
    （ｃ）前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
    （ｄ）前記工程（ｃ）の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程；
    （ｅ）前記工程（ｄ）の後、前記半導体ウエハを気相処理チャンバ内の下部電極上に、前記第1の主面を上に向けて設置する工程；
    （ｆ）前記工程（ｅ）の後、接地された前記下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとし、実質的に水素を含まないガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程；
    （ｇ）前記工程（ｆ）の後、前記半導体ウエハが前記第１の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程；
    （ｈ）前記工程（ｇ）の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
  18. 請求項１７に記載の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
  19. 請求項１７に記載の半導体集積回路装置の製造方法において、前記ガス雰囲気は、実質的に窒素ガスを含まない。
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