JP5613506B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
例えば特開２００３−３０９１９３号公報（特許文献１）には、第１ゲート電極（コントロールゲート電極）と、絶縁膜および電荷蓄積領域を介して配置された第２ゲート電極（メモリゲート電極）とを有する不揮発性のメモリセルトランジスタにおいて、第１ゲート電極の基板表面からの高さが第２ゲート電極の基板表面からの高さまたは周辺回路に形成されたトランジスタのゲート電極の基板表面からの高さよりも低く加工された構造のメモリセルトランジスタが開示されている。
また、特開２００６−５４２９２号公報（特許文献２）には、スプリットゲート構造のメモリセルにおいて、選択ゲート電極に隣接して孤立した補助パターンを配置し、両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部に対してコンタクトを取る方法が開示されている。
また、特開２００６−４９７３７号公報（特許文献３）には、メモリゲート線は、選択ゲート線の側壁上に絶縁膜を介して形成され、選択ゲート線の第２の部分上から素子分離領域上にかけてＸ方向に延在するコンタクト部を有し、コンタクト部上に形成されたコンタクトホールを埋めるプラグを介して配線に接続されたメモリセルが開示されている。
また、特開２００５−３４７６７９号公報（特許文献４）には、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルにおいて、選択ゲート電極上に、選択ゲート電極を加工する際のマスクとなるキャップ絶縁膜が形成され、選択ゲート電極およびキャップ絶縁膜からなる積層膜の側壁にメモリゲート電極が形成されたメモリセルが開示されている。
不揮発性メモリを有する半導体装置では、近年ますます微細化が進んでいる。そして、不揮発性メモリを有する半導体装置の製造歩留まりを向上する技術が求められている。また、微細化された不揮発性メモリの性能を向上した上で、信頼性を確保する技術が求められている。
本発明の目的は、不揮発性メモリを有する半導体装置において、製造歩留まりを向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の小型化を促進できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上し、かつ、半導体装置の信頼性を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上し、かつ、半導体装置の小型化を促進できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上し、かつ、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の信頼性を向上し、かつ、半導体装置の小型化を促進できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の信頼性を向上し、かつ、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の小型化を促進し、かつ、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上し、かつ、半導体装置の信頼性を向上し、かつ、半導体装置の小型化を促進できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上し、かつ、半導体装置の信頼性を向上し、かつ、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上し、かつ、半導体装置の小型化を促進し、かつ、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の信頼性を向上し、かつ、半導体装置の小型化を促進し、かつ、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上し、かつ、半導体装置の信頼性を向上し、かつ、半導体装置の小型化を促進し、かつ、半導体装置の性能を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域および給電領域を備える半導体装置である。メモリセル形成領域に形成されたメモリセルは、半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された半導体基板の主面からの高さが第１高さである選択ゲート電極と、選択ゲート電極の片側面にサイドウォール状に形成されたメモリゲート電極と、選択ゲート電極とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜とを有している。また、給電領域に、第１高さよりも低い第２高さを有する選択ゲート電極があり、メモリゲート電極と同一層の導電膜からなるパッド電極が、給電領域に形成された第２高さを有する選択ゲート電極の一部領域に第２ゲート絶縁膜を介して乗り上げており、パッド電極はメモリセル形成領域に形成されたメモリゲート電極と繋がっている。
また、代表的な実施の形態による半導体装置の製造方法は、メモリセルを有する半導体装置の製造方法である。メモリセルを形成する工程は、半導体基板上に第１ゲート絶縁膜を形成する工程と、第１ゲート絶縁膜上に第１導電膜を形成する工程と、第１導電膜を加工することによって、半導体基板の主面からの高さが第１高さの選択ゲート電極を形成する工程と、給電領域の選択ゲート電極を薄く加工して、給電領域の選択ゲート電極の半導体基板の主面からの高さを第１高さよりも低い第２高さとする工程と、その後、半導体基板上に第２ゲート絶縁膜を形成する工程と、第２ゲート絶縁膜上に第２導電膜を形成する工程と、フォトレジストパターンをマスクとして第２導電膜に対して異方性エッチングを施すことによって、選択ゲート電極の側面にサイドウォール状にメモリゲート電極を形成し、同時に、給電領域の第２高さを有する選択ゲート電極に乗り上がるパッド電極を形成する工程と、メモリセル形成領域において一方の側壁に形成されたメモリゲート電極を除去し、他方の側壁に形成されたメモリゲート電極を残す工程と、その後、メモリセルが形成される領域では、半導体基板にソース領域およびドレイン領域を形成する工程と、その後、メモリゲート電極の上面、選択ゲート電極の上面、パッド電極の上面、ならびにメモリセルが形成される領域のソース領域およびドレイン領域の上面にシリサイド層を形成する工程と、を含む。
また、他の代表的な実施の形態による半導体装置は、メモリゲート電極のコンタクト部が、選択ゲート電極上に位置する部分を有さないようにしたものである。
また、他の代表的な実施の形態による半導体装置の製造方法は、メモリゲート電極のコンタクト部を、一旦、選択ゲート電極上に乗り上げた部分を有するように形成してから、等方性エッチングにより、前記コンタクト部が、選択ゲート電極上に乗り上げた部分を有さないようにするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上させることができる。
また、本発明の他の効果として、半導体装置の信頼性を向上させることができる。
また、本発明の他の効果として、半導体装置の小型化を促進させることができる。
また、本発明の他の効果として、半導体装置の性能を向上させることができる。
また、本発明の他の効果として、製造歩留まりを向上させ、かつ、半導体装置の信頼性を向上させることができる。
また、本発明の他の効果として、製造歩留まりを向上させ、かつ、半導体装置の小型化を促進させることができる。
また、本発明の他の効果として、製造歩留まりを向上させ、かつ、半導体装置の性能を向上させることができる。
また、本発明の他の効果として、半導体装置の信頼性を向上させ、かつ、半導体装置の小型化を促進させることができる。
また、本発明の他の効果として、半導体装置の信頼性を向上させ、かつ、半導体装置の性能を向上させることができる。
また、本発明の他の効果として、半導体装置の小型化を促進させ、かつ、半導体装置の性能を向上させることができる。
また、本発明の他の効果として、製造歩留まりを向上させ、かつ、半導体装置の信頼性を向上させ、かつ、半導体装置の小型化を促進させることができる。
また、本発明の他の効果として、製造歩留まりを向上させ、かつ、半導体装置の信頼性を向上させ、かつ、半導体装置の性能を向上させることができる。
また、本発明の他の効果として、製造歩留まりを向上させ、かつ、半導体装置の小型化を促進させ、かつ、半導体装置の性能を向上させることができる。
また、本発明の他の効果として、半導体装置の信頼性を向上させ、かつ、半導体装置の小型化を促進させ、かつ、半導体装置の性能を向上させることができる。
また、本発明の他の効果として、製造歩留まりを向上させ、かつ、半導体装置の信頼性を向上させ、かつ、半導体装置の小型化を促進させ、かつ、半導体装置の性能を向上させることができる。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
まず、本発明者らによって検討された不揮発性メモリについて説明する。
まず、本発明者らによって検討された不揮発性メモリについて説明する。
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
そこで、近年は、窒化膜などのトラップ準位を有する絶縁膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
ＭＯＮＯＳ型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。この構造のメモリセルの場合は、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、さらに、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルが提案されている。
しかしながら、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。なお、以下に示す技術的課題は、上記特許文献１〜６のような背景技術には開示されておらず、本発明者が初めて見出したものである。
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトレジストパターンを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。
サイドウォール状のメモリゲート電極を採用した場合は、その外部への電気的な取り出しは、例えば図１２７（ａ）および（ｂ）に示すように、メモリゲート電極ＭＧと同一層の導電膜からなるパッド電極５１を用いる。すなわち、選択ゲート電極ＣＧの側壁に自己整合によりサイドウォール状のメモリゲート電極ＭＧを形成すると同時に、メモリゲート電極ＭＧの給電領域にフォトレジストパターンを用いてパッド電極５１を形成する。パッド電極５１は、メモリゲート電極ＭＧとパッド電極５１との位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧの一部領域に乗り上げた形状となっている。
メモリセル、周辺回路領域のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、容量素子を形成した後、半導体基板１の主面上に層間絶縁膜９を形成するが、この層間絶縁膜９の厚さは、半導体基板１の主面からの高さが最も高い素子によって決められる。一般的には、メモリセルの選択ゲート電極ＣＧまたは周辺回路領域のＭＩＳＦＥＴのゲート電極が半導体基板１の主面上で最も高くなる。しかし、上記パッド電極５１を選択ゲート電極ＣＧの一部領域に乗り上げて形成する場合は、図１２８に示すように、給電境域のパッド電極５１が半導体基板１の主面からの高さが最も高い部分になる。
そのため、パッド電極５１の高さに合わせて、層間絶縁膜９をより厚く形成する必要があり、それに伴い、その後に形成するコンタクトホールを深く形成する必要がある。特に、半導体基板１の主面にまで達するコンタクトホールを形成する場合（図１２８参照）は、コンタクトホールの底付近の開口径が小さくなってしまい、その後、プラグを形成したときに、プラグの接続部分が高抵抗になる、または非導通になる恐れがある。また、層間絶縁膜９が厚いと、コンタクトホールのエッチングにおいて形成されるフォトレジストパターンの厚さ不足により、素子の上部においてコンタクトホールの形状不良が発生するという問題も想定され、その形状異常は、例えば隣接するＭＩＳＦＥＴのゲート電極同士のショート不良を引き起こす恐れがある。このような不良により、半導体装置の製造歩留まりが低下する。
以下、本発明の実施の形態１を図面に基づいて詳細に説明する。
本発明の実施の形態１による不揮発性メモリセルの構造の一例を図１によって説明し、不揮発性メモリセルを構成するメモリゲート電極および選択ゲート電極の給電領域の構造の一例を図２および図３によって説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図、図２はメモリゲート電極および選択ゲート電極の給電領域の要部平面図、図３は図２のＡ−Ａ′線に沿った要部断面図である。ここでは、サイドウォール状のメモリゲート電極を採用したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示している。
まず、複数のメモリセルが形成される領域（メモリセル形成領域、メモリ領域）に形成された不揮発性メモリセルの構造について図１を用いて説明する。
図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域にはメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣのドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄと、そのｎ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。また、このメモリセルＭＣのソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｓと、そのｎ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣのチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣは半導体基板１に形成された素子分離部ＳＴＩ（Shallow Trench Isolation）を介して隣接している（図２および図３参照）。メモリゲート電極ＭＧは、選択ゲート電極ＣＧの片側面にサイドウォール状に形成されている。選択ゲート電極ＣＧは第１導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば８０〜１２０ｎｍ程度である。また、メモリゲート電極ＭＧは第２導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、メモリゲート電極ＭＧのゲート長は、例えば５０〜１００ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは、例えば１５０〜２５０ｎｍ程度である。
さらに、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面には、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。上記シリサイド層３は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面にも形成されている。
選択ゲート電極ＣＧと半導体基板１（ｐウェルＨＰＷ）の主面との間には、ゲート絶縁膜（第１ゲート絶縁膜）４が設けられている。ゲート絶縁膜４は第１絶縁膜、例えば酸化シリコンまたは酸化ハフニウム（ＨｆＳｉＯＮ）などの高誘電率膜からなり、その厚さは、例えば１〜５ｎｍ程度である。
このゲート絶縁膜４下の半導体基板１（ｐウェルＨＰＷ）の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。ｐ型の半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、このｐ型の半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
メモリゲート電極ＭＧは、ゲート絶縁膜（第２ゲート絶縁膜）を介して選択ゲート電極ＣＧの側面に設けられている。選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁するこのゲート絶縁膜（第２ゲート絶縁膜）は、絶縁膜（第４絶縁膜）６ｂ、電荷蓄積層ＣＳＬ、および絶縁膜（第５絶縁膜）６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により構成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
電荷蓄積層ＣＳＬは、トラップ準位を有する絶縁膜として例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。トラップ準位を有する絶縁膜は、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＣＳＬとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲されることにより、絶縁膜中に電荷が蓄積される。絶縁膜６ｂ，６ｔは、例えば酸化シリコンからなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。
選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷが形成されている。サイドウォールＳＷは、絶縁膜として例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍ、および酸化シリコン膜７ｔからなる積層膜により構成される。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度、酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
上記絶縁膜６ｂ下、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１（ｐウェルＨＰＷ）には、例えばヒ素またはリンが導入されてｎ型の半導体領域８が形成されている。ｎ型の半導体領域８は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、このｎ型の半導体領域８によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。
メモリセルＭＣは層間絶縁膜９により覆われており、層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホール（第３コンタクトホール）ＣＮＴが形成されている。層間絶縁膜９は第３絶縁膜からなり、絶縁膜として例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる積層膜によって構成される。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴ内に埋め込まれたプラグ（第３プラグ）ＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。プラグＰＬＧは第３導電膜からなり、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。
次に、給電領域に形成されたメモリゲート電極ＭＧおよび選択ゲート電極ＣＧのシャント部の構造について図２および図３を用いて説明する。
図２および図３に示すように、メモリセル形成領域に隣接して給電領域が配置されており、給電領域は素子分離部ＳＴＩ上に形成されている。メモリセル形成領域は、メモリセルがアレイ状に形成されている領域であり、給電領域は、メモリセル形成領域の選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに電圧を供給する領域である。メモリセル形成領域に形成された選択ゲート電極ＣＧは給電領域で終端しており、その側壁には絶縁膜６ｂ、６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール状のメモリゲート電極ＭＧが形成されている。
給電領域に形成されたメモリゲート電極ＭＧのシャント部（以下、ＭＧシャント部と記す）では、メモリゲート電極ＭＧと同一層の第２導電膜からなるパッド電極ＰＡＤが形成されており、給電領域に形成された選択ゲート電極ＣＧのシャント部（以下、ＣＧシャント部と記す）の一部領域に乗り上げた形状となっている。このパッド電極ＰＡＤは、選択ゲート電極ＣＧの側壁に自己整合によりメモリゲート電極ＭＧを形成する工程と同じ工程で形成されており、サイドウォール状のメモリゲート電極ＭＧとパッド電極ＰＡＤとは繋がっている。
半導体基板１の主面上に形成された層間絶縁膜９には、パッド電極ＰＡＤの上面に形成されたシリサイド層３に達するコンタクトホール（第１コンタクトホール）ＣＭが形成されており、このコンタクトホールＣＭ内に埋め込まれた第３導電膜からなるプラグ（第１プラグ）ＰＭを介してパッド電極ＰＡＤは第１層配線と電気的に接続している。
メモリセル形成領域に形成されている選択ゲート電極ＣＧの半導体基板１の主面から選択ゲート電極ＣＧ上面までの高さを第１高さｄ１とする。ＣＧシャント部は、第１高さｄ１を有する選択ゲート電極ＣＧ、および半導体基板１の主面から選択ゲート電極ＣＧ上面までの高さが第１高さよりも低い第２高さｄ２を有する選択ゲート電極ＣＧから形成される。第１高さｄ１を有する選択ゲート電極ＣＧは、メモリセル形成領域の第１高さｄ１を有する選択ゲート電極ＣＧと繋がった状態で形成される。第２高さｄ２を有する選択ゲート電極ＣＧは、ＣＧシャント部の終端部に、第１高さｄ１を有する選択ゲート電極ＣＧに繋がった状態で形成される。第２高さｄ２を有するＣＧシャント部の選択ゲート電極ＣＧの一部領域に上記パッド電極ＰＡＤが乗り上がっている。
給電領域は、素子分離部ＳＴＩ上に形成されている。これは、パッド電極ＰＡＤ上にプラグＰＭを形成する前にコンタクトホールＣＭを形成する際、パッド電極ＰＡＤならびに絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを突き抜けて、半導体基板１の主面に達する程のオーバーエッチングが起こったとしても、その後に形成されるプラグＰＭが半導体基板１と電気的に接続しないようにするためである。活性領域ＡＣＴとＣＧシャント部との合わせ余裕を考慮する必要があるため、メモリセル形成領域と給電領域のＣＧシャント部との境界部分では、終端部側の第２高さｄ２を有する選択ゲート電極ＣＧに加えて、メモリセル形成領域の選択ゲート電極ＣＧと繋がる第１高さｄ１を有する選択ゲート電極ＣＧも形成されている。
このように、本実施の形態１によれば、給電領域において、パッド電極ＰＡＤは第１高さｄ１より低い第２高さｄ２を有する選択ゲート電極ＣＧの一部領域に乗り上げて形成されるため、半導体基板１の主面からＣＧシャント部の選択ゲート電極ＣＧの一部領域に乗り上げたパッド電極ＰＡＤ上面までの高さである第３高さｄ３は、第１高さｄ１を有する選択ゲート電極ＣＧ上にパッド電極ＰＡＤを乗り上げて形成する場合（図１２７参照）に比べて小さくなる。これにより、以下に説明する効果を得ることができる。
メモリセルおよび容量素子を形成し、その後に周辺回路領域のＭＩＳＦＥＴを形成した後、半導体基板１の主面上に層間絶縁膜９を形成するが、この層間絶縁膜９の厚さは、半導体基板１の主面からの高さが最も高い素子によって決められる。これは、層間絶縁膜９を形成する第３絶縁膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて第３絶縁膜を研磨し平坦化する際の研磨量のばらつきに対するマージンを確保するためである。半導体基板１の主面からの高さが最も高い素子の上に形成される層間絶縁膜９の厚みを確保することで、ＣＭＰ法を用いて研磨するときの研磨量のばらつきにより素子表面も研磨されてしまうという問題を回避しているのである。一般的には、半導体基板１の主面からの高さが最も高い素子は、メモリセルの選択ゲート電極ＣＧまたは周辺回路領域のＭＩＳＦＥＴのゲート電極となるが、パッド電極ＰＡＤを選択ゲート電極ＣＧの一部領域に乗り上げて形成する場合は、乗り上げたパッド電極ＰＡＤ部分が半導体基板１の主面からの高さが最も高い素子になる。
しかし、本実施の形態１では、前述したように、メモリセル形成領域に形成された第１高さｄ１を有する選択ゲート電極ＣＧに対し、給電領域に形成された選択ゲート電極ＣＧの一部を第１高さｄ１より低い第２高さｄ２になるように形成し、第２高さｄ２を有する選択ゲート電極ＣＧの一部領域に乗り上げてパッド電極ＰＡＤを形成しているため、第３高さｄ３を小さくすることができる。それゆえ、その後に形成する層間絶縁膜９の厚みを厚く形成しなくても、上記マージンを確保できる。従って、その後に形成するコンタクトホールの深さが深くならず、コンタクトホールの底付近の開口径を確保することができる。コンタクトホールの底付近の開口径を確保することにより、コンタクトホールに導電膜を埋め込んで形成されるプラグが接続部分と高抵抗になる、または非導通になることを防止することができる。また、層間絶縁膜９を厚く形成しなくてもよいので、コンタクトホールを形成するためのエッチングを行う際に、フォトレジストパターンの厚さ不足によってパッド電極ＰＡＤに形状不良が発生することを防止することができる。
ここで上記効果を有するための第１高さｄ１、第２高さｄ２、および第３高さｄ３の条件を考える。給電領域において選択ゲート電極ＣＧに乗り上げるようにパッド電極ＰＡＤを形成した場合、パッド電極ＰＡＤの上面に形成されたシリサイド層３の表面部分が半導体基板１の主面からの高さが最も高くなる部分になる。前述したように、半導体基板１の主面からの高さが最も高くなる素子の高さを低減することができればよいので、ｄ１＞ｄ２であれば、上記効果を有することになる。また、ｄ１＞ｄ２の関係を満たしている中で、さらに、ｄ１≧ｄ３の関係を満たしていれば、パッド電極ＰＡＤを形成しても、形成する前と比較して、半導体基板１の主面からの高さを増加させることにならないため、さらに望ましいと言える。
図２および図３に示されるように、本実施の形態１におけるパッド電極ＰＡＤは、選択ゲートＣＧが延在する方向と同じ方向にメモリゲート電極ＭＧと同一層の第２導電膜を引き伸ばした状態で形成している。しかし、本実施の形態１におけるパッド電極ＰＡＤの形状は、選択ゲート電極ＣＧが延在する方向と同じ方向にパッド電極ＰＡＤを引き伸ばす場合のみに限定されるものではなく、例えば選択ゲート電極ＣＧが延在する方向に対して交差する方向にパッド電極ＰＡＤを引き伸ばして形成することも可能である。
次に、本実施の形態１による給電領域の第１変形例を図４に示す給電領域の要部断面図を用いて説明する。
前述の図２および図３を用いて説明した給電領域のＣＧシャント部では、メモリセル形成領域とＣＧシャント部分との境界部分を除いて、ＣＧシャント部のほぼ全領域において、選択ゲート電極ＣＧの厚さを第２高さｄ２とし、この第２高さｄ２を有するＣＧシャント部の選択ゲート電極ＣＧの上面に形成されたシリサイド層３に達するコンタクトホールＣＣが形成されている。一方、図４に示した給電領域の第１変形例では、ＣＧシャント部に第２高さｄ２の選択ゲート電極ＣＧと第１高さｄ１を有する選択ゲート電極ＣＧとを形成し、第２高さｄ２を有するＣＧシャント部の選択ゲート電極ＣＧの一部領域に乗り上げてパッド電極ＰＡＤを形成し、第１高さｄ１を有するＣＧシャント部の選択ゲート電極ＣＧの上面に形成されたシリサイド層３に達するコンタクトホールＣＣを形成している。
第２高さｄ２を有するＣＧシャント部の選択ゲート電極ＣＧに達するコンタクトホールＣＣを形成する場合は（図２および図３参照）、コンタクトホールＣＣの深さが他のコンタクトホールの深さと近くなり、寸法シフト量を小さく抑えることができるので、ほぼ設定したサイズに近い径を有するコンタクトホールＣＣを形成することができる。
これに対して、第１高さｄ１を有するＣＧシャント部の選択ゲート電極ＣＧに達するコンタクトホールＣＣを形成する第１変形例の場合は、コンタクトホールＣＣの径が他のコンタクトホールの径よりも大きくなる傾向がある。そのため、コンタクトホールＣＣとＣＧシャント部の選択ゲート電極ＣＧとの合わせ余裕を考慮して、ＣＧシャント部の選択ゲート電極ＣＧのレイアウトを大きくする必要がある。しかし、コンタクトホールＣＣの径が大きくなることにより、コンタクトホールＣＣ内に埋め込まれるプラグＰＣと選択ゲート電極ＣＧの上面に形成されるシリサイド層３との接続抵抗を小さくすることができる。
本実施の形態１による給電領域の第２変形例を図５および図６を用いて説明する。図５は、給電領域の第２変形例を説明する要部平面図、図６は、図５のＢ−Ｂ′線に沿った要部断面図（メモリゲート電極ＭＧおよび選択ゲート電極ＣＧのシャント部の要部断面図）である。給電領域の第２変形例では、２つのメモリセル形成領域に共有する１つの給電領域に、本願発明を適用した場合について説明する。
例えば第１メモリセル形成領域と第２メモリセル形成領域とが並んで配置されており、第１メモリセル形成領域と第２メモリセル形成領域との間に挟まれるように給電領域が配置されている。なお、図５および図６には、第１、第２メモリセル形成領域の一方のみを示している。給電領域は素子分離部ＳＴＩ上に形成されている。第１および第２メモリセル形成領域は、それぞれメモリセルがアレイ状に形成されている領域であり、給電領域は、第１メモリセル形成領域および第２メモリセル形成領域に電圧を供給する領域である。第１メモリセル形成領域に形成された選択ゲート電極ＣＧと第２メモリセル形成領域に形成された選択ゲート電極ＣＧとは給電領域で終端しており、第１メモリセル形成領域に形成された選択ゲート電極ＣＧの終端部と第２メモリセル形成領域に形成された選択ゲート電極ＣＧの終端部とは、一直線上に配置されている。選択ゲート電極ＣＧの側壁には絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール状のメモリゲート電極ＭＧが形成されている。
給電領域に形成されたＭＧシャント部では、メモリゲート電極ＭＧと同一層の第２導電膜からなるパッド電極ＰＡＤが形成されており、給電領域に形成された第２高さｄ２を有する第１ＣＧシャント部（第１メモリセル形成領域の選択ゲート電極ＣＧの終端部）の一部領域および第２高さｄ２を有する第２ＣＧシャント部（第２メモリセル形成領域の選択ゲート電極ＣＧの終端部）の一部領域の両者に乗り上げた形状となっている。このパッド電極ＰＡＤは、選択ゲート電極ＣＧの側壁に自己整合によりメモリゲート電極ＭＧを形成する工程と同じ工程で形成されており、サイドウォール状のメモリゲート電極ＭＧとパッド電極ＰＡＤとは繋がっている。従って、パッド電極ＰＡＤを介して、第１ＣＧシャント部の選択ゲート電極ＣＧの側壁に形成されたメモリゲート電極ＭＧと第２ＣＧシャント部の選択ゲート電極ＣＧの側壁に形成されたメモリゲート電極ＭＧとは電気的に接続されている。
半導体基板１の主面上に形成された層間絶縁膜９にはパッド電極ＰＡＤの上面に形成されたシリサイド層３に達するコンタクトホールＣＭが形成されており、このコンタクトホールＣＭ内に埋め込まれた第３導電膜からなるプラグＰＭを介してパッド電極ＰＡＤは第１層配線と電気的に接続している。このとき、図６に示すように、パッド電極ＰＡＤの側壁には、サイドウォールＳＷが形成される。そのため、第１ＣＧシャント部と第２ＣＧシャント部との距離が近過ぎると、サイドウォールＳＷにより、コンタクトホールＣＭを形成する領域が埋まってしまう。その場合、コンタクトホールＣＭを形成する際のエッチングストッパ膜として機能する絶縁膜（図６では省略）がサイドウォールＳＷ上にさらに形成され、所望のコンタクトホールＣＭを形成することが困難になる。従って、サイドウォールＳＷが形成されても、コンタクトホールＣＭが形成される領域は確保されるように、第１ＣＧシャント部と第２ＣＧシャント部との距離を設定する必要がある。
さらに、前述の図２および図３を用いて説明した給電領域と同様に、パッド電極ＰＡＤが乗り上げた第１および第２ＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面から選択ゲート電極ＣＧ上面までの第２高さｄ２が、メモリセル形成領域の選択ゲート電極ＣＧの半導体基板１の主面から選択ゲート電極ＣＧ上面までの第１高さｄ１よりも低くなるように形成されている。
このように、２つのメモリセル形成領域を共有する給電領域においても、ｄ１＞ｄ２の関係を満たしているので、第３高さｄ３を小さくすることができて、層間絶縁膜９の厚みを厚く形成する必要がなくなる。これにより、前述の図２および図３を用いて説明したように、プラグの底面における高抵抗化および非導通、またはパッド電極ＰＡＤの形状不良を防ぐことができる。
さらに、第２変形例のようなパッド電極ＰＡＤを形成するには、パッド電極ＰＡＤを形成する第２導電膜を加工する際のフォトレジストパターンを形成するために、フォトリソグラフィのフォーカスを第１ＣＧシャント部および第２ＣＧシャント部に乗り上げた第２導電膜で合わせることができる。従って、フォトリソグラフィのフォーカスを合わせる際の段差がないため、フォトリソグラフィにおけるフォーカスの精度が向上し、第２導電膜を加工して形成されるパッド電極ＰＡＤの形状不良を防ぐことができる。
本実施の形態１による給電領域の第３変形例を図７に示す給電領域の要部断面図を用いて説明する。給電領域の第３変形例は、給電領域の第２変形例と同様に、２つのメモリセル形成領域に共有する給電領域である。しかし、この給電領域において、第１ＣＧシャント部（第１メモリセル形成領域の選択ゲート電極ＣＧの終端部）と第２ＣＧシャント部（第２メモリセル形成領域の選択ゲート電極ＣＧの終端部）との間にダミー部ＤＭＹが形成されている。そして、第１メモリセル形成領域の選択ゲート電極ＣＧの終端部と、ダミー部ＤＭＹと、第２メモリセル形成領域の選択ゲート電極ＣＧの終端部とは、一直線上に配置されている。
このダミー部ＤＭＹは、選択ゲート電極ＣＧと同一層の第２導電膜により形成されているが、第１ＣＧシャント部の選択ゲート電極ＣＧまたは第２ＣＧシャント部の選択ゲート電極ＣＧとは電気的に接続せず、離間して形成されている。半導体基板１の主面からダミー部ＤＭＹの上面までの高さは、第１および第２ＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面から選択ゲート電極ＣＧ上面までの第２高さｄ２とほぼ同じである。
また、前述の図５および図６を用いて説明した給電領域と同様に、パッド電極ＰＡＤが乗り上げた第１および第２ＣＧシャント部の半導体基板１の主面から選択ゲート電極ＣＧ上面までの第２高さｄ２が、メモリセル形成領域の半導体基板１の主面から選択ゲート電極ＣＧ上面までの第１高さｄ１よりも低くなるように形成されている。
給電領域に形成されたＭＧシャント部では、メモリゲート電極ＭＧと同一層の第２導電膜からなるパッド電極ＰＡＤが、第１ＣＧシャント部の選択ゲート電極ＣＧ、ダミー部ＤＭＹ、および第２ＣＧシャント部の選択ゲート電極ＣＧに乗り上げた形状となる。また、半導体基板１の主面上に形成された層間絶縁膜９にはパッド電極ＰＡＤの上面に形成されたシリサイド層３に達するコンタクトホールＣＭが形成されている。このコンタクトホールＣＭは、ダミー部ＤＭＹ上のパッド電極ＰＡＤの上面に形成されたシリサイド層３に達するように形成されている。
このように、第１ＣＧシャント部と第２ＣＧシャント部との間にダミー部ＤＭＹを配置した場合においても、２つのメモリセル形成領域に共有する給電領域においてｄ１＞ｄ２の関係を満たし、かつ、半導体基板１の主面からダミー部ＤＭＹの上面までの高さも第２高さｄ２とほぼ同じで、第１高さｄ１より小さいので、第３高さｄ３を小さくすることができて、層間絶縁膜９の厚みを厚く形成する必要がなくなる。これにより、プラグの底面における高抵抗化および非導通、またはパッド電極ＰＡＤの形状不良を防ぐことができる。また、それに加えて、本第３変形例の場合は、ダミー部ＤＭＹ上のパッド電極ＰＡＤの上面に形成されたシリサイド層３に達するコンタクトホールＣＭを形成することにより、コンタクトホールＣＭの径を大きく形成することができるので、コンタクトホールＣＭ内に埋め込まれるプラグＰＭとパッド電極ＰＡＤの上面に形成されたシリサイド層３との接続抵抗を小さくすることができる。
さらに、第２変形例と同様に、第３変形例のようなパッド電極ＰＡＤを形成するには、パッド電極ＰＡＤを形成する第２導電膜を加工する際のフォトレジストパターンを形成するために、フォトリソグラフィのフォーカスを第１ＣＧシャント部および第２ＣＧシャント部に乗り上げた第２導電膜で合わせることができる。従って、フォトリソグラフィのフォーカスを合わせる際の段差がないため、フォトリソグラフィにおけるフォーカスの精度が向上し、第２導電膜を加工して形成されるパッド電極ＰＡＤの形状不良を防ぐことができる。
次に、本実施の形態１による不揮発性メモリセルを有する半導体装置の製造方法の一例を図８〜図２６を用いて工程順に説明する。図８〜図２６は半導体装置の製造工程中におけるメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、容量素子領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）の要部断面図である。メモリ領域および周辺回路領域においては、ゲート長方向の断面図を示し、給電領域においては、図２および図３と同様に、ゲート長方向に垂直な方向の断面図を示している。周辺回路領域に形成されるＭＩＳＦＥＴは、ＣＰＵ等のプロセッサ、論理回路、入出力回路、デコーダおよびセンスアンプ等のメモリの周辺回路、昇圧回路等を構成する。
まず、図８に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。この素子分離部ＳＴＩは、給電領域および容量素子領域の半導体基板１にも形成される。
次に、図９に示すように、周辺回路領域の半導体基板１にｎ型不純物を選択的にイオン注入することにより、埋め込みｎウェルＮＩＳＯを形成する。続いてメモリ領域および高圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＨＰＷを形成し、高圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＨＮＷを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＰＷを形成し、低圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＮＷを形成する。
次に、メモリ領域の半導体基板１にｐ型不純物、例えばボロンを選択的にイオン注入する。これによりメモリ領域の半導体基板１に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄｃを形成する。
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ２０ｎｍ程度のゲート絶縁膜４Ａを形成する。続いてメモリ領域、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域のゲート絶縁膜４Ａを除去した後、半導体基板１に対して酸化処理を施す。これにより、メモリ領域の半導体基板１の主面に、絶縁膜として例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜（第１ゲート絶縁膜）４を形成し、同時に、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面に、絶縁膜として例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜（第３ゲート絶縁膜）４を形成する。ゲート絶縁膜４は、酸化シリコンに限らず、酸化ハフニウム（ＨｆＳｉＯＮ）などの高誘電率膜で形成してもよい。
次に、図１０に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、メモリ領域、給電領域および容量素子領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜（第１導電膜）１０ｎを形成する。導電膜１０，１０ｎの厚さは、例えば１４０ｎｍ程度である。
次に、図１１に示すように、メモリ領域、給電領域、および容量素子領域のｎ型の導電膜１０ｎをリソグラフィ技術およびドライエッチング技術によりパターニングする。これにより、メモリ領域および給電領域に、ｎ型の導電膜１０ｎからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度である。同時に、容量素子領域にｎ型の導電膜１０ｎからなる下部電極１０Ｅを形成する。
次に、図１２に示すように、フォトリソグラフィおよびドライエッチングを用いて、給電領域のＣＧシャント部および容量素子領域のｎ型の導電膜１０ｎ、ならびに周辺回路領域の導電膜１０を所定の厚さ（第２高さｄ２）まで薄くする。
次に、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにフォトレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。
次に、図１３に示すように、半導体基板１の主面上に、絶縁膜として例えば酸化シリコンからなる絶縁膜６ｂ、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積層ＣＳＬ、および絶縁膜として例えば酸化シリコンからなる絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成される。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの合計の厚さは、例えば２０ｎｍ程度を例示することができる。また、絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成してもよく、電荷蓄積層ＣＳＬは、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。
次に、半導体基板１の主面上に低抵抗多結晶シリコンからなる第２導電膜を堆積する。この第２導電膜はＣＶＤ法により形成され、その厚さは、例えば５０ｎｍ程度である。
次に、フォトリソグラフィおよび異方性のドライエッチングを用いて、この第２導電膜を加工する。これにより、メモリ領域および給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。同時に、給電領域のＭＧシャント部では、給電領域のＣＧシャント部において前述の図１２に示されるエッチングにより低く形成された一部領域をフォトレジストパターンＲＰで覆うことにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してパッド電極ＰＡＤを形成する。さらに、容量素子領域では、下部電極１０ＥをフォトレジストパターンＲＰで覆うことにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して上部電極１１Ｅを形成する。
前述の図１２で示される工程によって、ＣＧシャント部の導電膜１０が第２高さｄ２となるように薄く形成されているので、その部分に形成された第２導電膜は、前述の図１２で示される工程でエッチングされなかった領域上に形成された第２導電膜よりも半導体基板１の主面からの高さが低い位置に形成されている。従って、ＣＧシャント部の導電膜１０を薄くしないで、その上に第２導電膜を形成する場合と比較して、ＣＧシャント部でフォトレジストパターンＲＰを形成する領域の段差が小さくなるため、段差によるフォトリソグラフィにおけるフォーカスずれが低減し、フォトレジストパターンＲＰの加工精度が向上して、第２導電膜を加工して形成されるパッド電極ＰＡＤの形状不良を防ぐことができる。
次に、図１４に示すように、フォトレジストパターンをマスクとして、そこから露出するサイドウォール１１をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。
次に、メモリ領域では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間、給電領域のＭＧシャント部では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および素子分離部ＳＴＩとメモリゲート電極ＭＧとの間、容量素子領域では、下部電極１０Ｅと上部電極１１Ｅとの間のそれぞれの絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
容量素子領域では、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを容量絶縁膜（誘電体膜）として、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の第１導電膜からなる下部電極１０Ｅと、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと同一層の第２導電膜からなる上部電極１１Ｅとからなる容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。また、容量素子は、半導体基板１に形成された素子分離部ＳＴＩ上に形成されており、基板部分と下部電極１０Ｅとからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極１１Ｅに達するコンタクトホールの位置および下部電極１０Ｅに達するコンタクトホールの位置が、フォトレジストパターンのずれ等によりずれたとしても、素子分離部ＳＴＩ上にずれるので、コンタクトホールを介して配線と半導体基板１とが短絡することもない。
次に、図１５に示すように、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎａを形成する。また、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜１０にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜１０ｐを形成する。
次に、図１６に示すように、周辺回路領域の導電膜１０ｎａ，１０ｐをフォトリソグラフィおよびドライエッチングを用いてパターニングすることにより、導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐ、導電膜１０ｎａからなる高圧系ｎＭＩＳのゲート電極ＧＨｎおよび導電膜１０ｐからなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍ程度であり、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍ程度である。
微細化によりＭＩＳのゲート長が短くなっていることから、この工程で周辺回路領域の導電膜１０ｎａ，１０ｐをエッチングする際のレジストパターンは非常に薄く形成される。パッド電極ＰＡＤは半導体基板１の主面上の他の素子に比べて、選択ゲート電極ＣＧに乗り上げて形成される分、高い位置に形成され、その段差の影響により、パッド電極ＰＡＤ上のレジストパターンが所望の厚さに形成されず、薄くなる場合がある。その場合、ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐをエッチングするときに、レジストパターンがエッチングによりなくなる恐れがある。パッド電極ＰＡＤは導電膜１０ｎａ，１０ｐと同じ低抵抗多結晶シリコンから形成されているので、パッド電極ＰＡＤ上のレジストパターンがなくなった場合、パッド電極ＰＡＤが削れて、パッド電極ＰＡＤの形状不良が発生するという問題が起こりうる。
しかし、本実施の形態１においては、パッド電極ＰＡＤを、エッチングにより薄く形成した選択ゲート電極ＣＧ上に乗り上げて形成しているので、パッド電極ＰＡＤを形成したときのパッド電極ＰＡＤの半導体基板１の主面からパッド電極ＰＡＤの上面までの第３高さｄ３が低く形成される。従って、段差が低減され、レジストパターンを所望の厚さに形成し易く、パッド電極ＰＡＤの形状不良が発生するという問題を回避することができる。また、前述の図１２に示される工程によって、導電膜１０はエッチングされ、薄く形成されている。そのため、この工程において、ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐを形成するときに、導電膜１０ｎａ，１０ｐのエッチング量が少なくなるので、レジストパターンがなくなりにくく、パッド電極ＰＡＤ上のレジストパターンがなくなってしまうという問題を回避することができる。
次に、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１３をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１４をゲート電極ＧＨｐに対して自己整合的に形成する。
次に、図１７に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチングで加工する。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、給電領域のＭＧシャント部では、パッド電極ＰＡＤの側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば６ｎｍ程度である。これにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１５によって覆うことができる。このサイドウォール１５が形成されることによって、後述の周辺回路領域の低圧系ｎＭＩＳ領域にｎ−型の半導体領域を形成する工程および低圧系ｐＭＩＳ領域にｐ−型の半導体領域を形成する工程において、ｎ−型の半導体領域およびｐ−型の半導体領域の実効チャネル長を大きくでき、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳの短チャネル効果を抑制することができる。
次に、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うフォトレジストパターン１６を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびフォトレジストパターン１６をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。
次に、図１８に示すように、フォトレジストパターン１６を除去した後、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うフォトレジストパターン１７を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびフォトレジストパターン１７をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
ここでは、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成したが、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
次に、図１９に示すように、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。
次に、図２０に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチングでエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、給電領域のＭＧシャント部では、パッド電極ＰＡＤの側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォールＳＷを形成する。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度および酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
次に、図２１に示すように、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２０をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐに対してｐ＋型の半導体領域２１を自己整合的に形成する。これにより、ｐ−型の半導体領域１４とｐ＋型の半導体領域２１とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
次に、図２２に示すように、メモリ領域、ならびに周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２２をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域では、ｎ＋型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。これにより、メモリ領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
次に、図２３に示すように、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、選択ゲート電極ＣＧの上面、およびｎ＋型の半導体領域２ｂの上面に、給電領域では、ＭＧシャント部のパッド電極ＰＡＤの上面、ならびにＣＧシャント部の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２１の上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面およびｎ＋型の半導体領域２３の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐの上面およびｐ＋型の半導体領域２１の上面に、容量素子領域では、上部電極１１Ｅの選択ゲート電極ＣＧおよびサイドウォールＳＷとは平面的に重ならない部分の上面にシリサイド層３がサリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層３としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
シリサイド層３を形成することにより、シリサイド層３と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐ自身の抵抗やソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
ここまでの工程により、本実施の形態１によるメモリセル、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳが略完成する。
前述の図３で説明したように、メモリセルの半導体基板１の主面から選択ゲート電極ＣＧ上面までの高さは第１高さｄ１である。給電領域のＣＧシャント部は、第１高さｄ１を有する選択ゲート電極ＣＧ、および半導体基板１の主面から選択ゲート電極ＣＧ上面までの高さが第１高さｄ１よりも低い第２高さｄ２を有する選択ゲート電極ＣＧから形成される。メモリゲート電極ＭＧと接続しているパッド電極ＰＡＤは、第２高さｄ２を有する選択ゲート電極ＣＧに乗り上げて形成されている。第２高さｄ２は第１高さｄ１よりも低いため、パッド電極ＰＡＤは、第１高さｄ１を有する選択ゲート電極ＣＧに乗り上げて形成する場合よりも低く形成することができる。容量素子領域においては、第２高さｄ２を有し、導電膜１０からなる下部電極１０Ｅ上に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる容量絶縁膜が形成され、その上に第２導電膜からなる上部電極１１Ｅが形成されている。下部電極１０Ｅの高さは、前述の図１２に示される工程において、第１高さｄ１から第２高さｄ２となるようにエッチングで低く形成され、その後に容量絶縁膜および上部電極１１Ｅを形成するため、容量素子全体の半導体基板１の主面からの高さを低く形成することができる。
これらにより、半導体基板１の主面上に形成されている素子の最大高さが低くなり、この後の工程で形成する層間絶縁膜９の厚みを厚く形成しなくても、層間絶縁膜９を形成する第３絶縁膜をＣＭＰ法により研磨するときのマージンを確保することが可能になる。従って、層間絶縁膜９に深いコンタクトホールを形成する場合でも、コンタクトホールの底付近の開口径を確保することができ、コンタクトホールに導電膜を埋め込んで形成されるプラグが接続部分と高抵抗になる、または非導通になることを防止することができる。また、コンタクトホールを形成するためのエッチングを行う際に、フォトレジストパターンの厚さ不足によってパッド電極ＰＡＤに形状不良が発生することを防止することができる。
この効果を有するには、前述の図１２に示される工程において、導電膜１０をエッチングすることにより、選択ゲート電極ＣＧの高さに関してｄ１＞ｄ２という条件が成り立てばよい。一方、上記条件に加えて、半導体基板１の主面からＣＧシャント部の選択ゲート電極ＣＧの一部領域に乗り上げたパッド電極ＰＡＤ上面までの高さであり、かつ、半導体基板１の主面から容量素子の上部電極１１Ｅの上面までの高さである第３高さｄ３と第１高さｄ１との関係において、ｄ１≧ｄ３という条件が成り立つことがより望ましい。これは、ｄ１≧ｄ３という条件が成り立てば、パッド電極ＰＡＤまたは上部電極１１Ｅを形成した場合においても、これらを形成する前と比較して、半導体基板１の主面からの高さを増加させることにならないため、層間絶縁膜９の厚みを厚く形成することによる上記不都合を回避できるためである。一方、周辺回路領域のＭＩＳＦＥＴ（低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳ）のゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐの高さも、前述の図１２に示される工程によって、第２高さｄ２になるようにエッチングされ、薄く形成されている。そのため、前述の図１６に示す工程において、ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐをエッチングするときに、エッチング量が少なくなるので、レジストパターンがなくなりにくく、例えば他の素子に比べて高く形成されるパッド電極ＰＡＤ上のレジストパターンがエッチング中になくなってしまうという問題を回避することができる。
次に、図２４に示すように、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。
続いて図２５に示すように、絶縁膜として酸化シリコン膜９ｂをＣＶＤ法により堆積して、酸化シリコン膜９ｂをＣＭＰ法により研磨することによって、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。前述したように、パッド電極ＰＡＤの高さが前述の図１２７（ｂ）の場合と比較して、低く形成されているため、半導体基板１の主面上の素子全体の高さが低くなり、酸化シリコン膜９ｂを厚く堆積しなくても、その後のＣＭＰ法による研磨のマージンを確保することができる。同様のことが、容量素子の上部電極１１Ｅに関しても言える。
次に、図２６に示すように、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴを層間絶縁膜９に形成する。同時に、給電領域では、ＣＧシャント部の選択ゲート電極ＣＧ上のシリサイド層３に達するコンタクトホールＣＣを形成し、ＭＧシャント部のパッド電極ＰＡＤ上のシリサイド層３に達するコンタクトホールＣＭを層間絶縁膜９に形成する。
さらに、周辺回路領域では、高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳ、および低圧系ｐＭＩＳにおいて、それぞれのゲート電極（ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐ）上およびソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。図２６では、説明簡略化のため、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのソース・ドレイン領域ＳＤに達するコンタクトホールＣＡを例示している。
また、容量素子領域では、上部電極１１Ｅと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅのそれぞれの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。図２６では、説明簡略化のため、上部電極１１Ｅに達するコンタクトホールＣＢを例示している。
このとき、前述の図２４および図２５で形成した層間絶縁膜９が前述の図１２７（ｂ）の場合と比較して低く形成されているため、例えばコンタクトホールＣＮＴなどの深いコンタクトホールを層間絶縁膜９に形成する場合でも、コンタクトホールの底付近の開口径を確保することができる。また、コンタクトホールを形成するためのエッチングを行う際に、フォトレジストパターンの厚さ不足によってパッド電極ＰＡＤに形状不良が発生することを防止することができる。
次に、コンタクトホールＣＮＴ内にプラグＰＬＧ、コンタクトホールＣＣ内にプラグＰＣ、コンタクトホールＣＭ内にプラグＰＭ、コンタクトホールＣＡ内にプラグＰＡ、コンタクトホールＣＢ内にプラグＰＢを形成する。プラグＰＬＧ，ＰＣ，ＰＭ，ＰＡ，ＰＢは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。このとき、コンタクトホールの底付近の開口径が確保されているので、例えばプラグＰＬＧとドレイン領域Ｄｒｍ上のシリサイド層３との接続部分が高抵抗になる、または非導通になることを防止することができる。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線（図示は省略）を形成する。
これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
なお、本実施の形態１では、周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｎＭＩＳのゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐの半導体基板１の主面からゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐの上面までの高さは、第２高さｄ２としたが、前述の図１２に示される工程で、周辺回路領域全体にレジストパターンを形成することにより、導電膜１０をエッチングされないようにしてもよい。その場合、半導体基板１の主面からゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐの上面までの高さは、第１高さｄ１として形成され、前述の図１２で示されるエッチング工程が入らないので、高さのばらつきを発生させることなく、ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐを形成することができる。
（実施の形態２）
前述した実施の形態１と相違する点は、メモリセル形成領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを構成する第１導電膜の上面に絶縁膜を介してキャップ絶縁膜ＣＡＰが形成されていることである。
前述した実施の形態１と相違する点は、メモリセル形成領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを構成する第１導電膜の上面に絶縁膜を介してキャップ絶縁膜ＣＡＰが形成されていることである。
すなわち、前述した実施の形態１では、メモリセル形成領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよび給電領域のＣＧシャント部の選択ゲート電極ＣＧを第１導電膜により構成し、給電領域のＣＧシャント部の選択ゲート電極ＣＧの厚さをメモリセル形成領域の選択ゲート電極ＣＧの厚さよりも薄く加工して、第２高さｄ２となるように形成した。そして、薄く加工された選択ゲート電極ＣＧに乗り上げるようにパッド電極ＰＡＤを形成した。これにより、半導体基板１の主面からＣＧシャント部の選択ゲート電極ＣＧの一部領域に乗り上げたパッド電極ＰＡＤ上面までの高さである第３高さｄ３を、第１高さｄ１を有する選択ゲート電極ＣＧ上にパッド電極ＰＡＤを形成する場合よりも低くした。
しかしながら、本実施の形態２では、メモリセル形成領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ上に絶縁膜を介してキャップ絶縁膜ＣＡＰを形成し、給電領域のＣＧシャント部の選択ゲート電極ＣＧ上にはキャップ絶縁膜ＣＡＰを形成しないことにより、キャップ絶縁膜ＣＡＰが形成されていない選択ゲート電極ＣＧ上にパッド電極ＰＡＤを形成することで、キャップ絶縁膜ＣＡＰ上にパッド電極ＰＡＤを形成する場合よりも上記第３高さｄ３を低くしている。
本実施の形態２による不揮発性メモリセルを構成するメモリゲート電極ＭＧおよび選択ゲート電極ＣＧの給電領域の構造の一例を図２７を用いて説明する。図２７はメモリゲート電極ＭＧおよび選択ゲート電極ＣＧの給電領域の要部断面図である。
図２７に示すように、前述した実施の形態１と同様に、ＭＧシャント部では、メモリゲート電極ＭＧ（図示せず）と同一層の第２導電膜からなるパッド電極ＰＡＤが形成されており、ＣＧシャント部の選択ゲート電極ＣＧの一部領域に乗り上げた形状となっている。このパッド電極ＰＡＤは、選択ゲート電極ＣＧの側壁に自己整合によりメモリゲート電極ＭＧを形成する工程と同じ工程で形成されており、サイドウォール状のメモリゲート電極ＭＧとパッド電極ＰＡＤとは繋がっている。
また、メモリセル形成領域には、選択用ｎＭＩＳ（Ｑｎｃ）が形成され、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に第６絶縁膜からなる酸化膜２５を介して第２絶縁膜からなるキャップ絶縁膜ＣＡＰが形成されている。半導体基板１の主面から選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜の上面までの高さを第１高さｄ１とする。一方、給電領域には、選択ゲート電極ＣＧの上面に酸化膜２５およびキャップ絶縁膜ＣＡＰが形成されていない領域、すなわち、選択ゲート電極ＣＧのみが形成されている領域がある。その領域における半導体基板１の主面から選択ゲート電極ＣＧの上面までの高さを第２高さｄ２とする。パッド電極ＰＡＤは酸化膜２５およびキャップ絶縁膜ＣＡＰを除去した第２高さｄ２を有する選択ゲート電極ＣＧ上に形成されているため、キャップ絶縁膜ＣＡＰ上にパッド電極ＰＡＤを形成する場合よりも上記第３高さｄ３が低くなる。
給電領域の層間絶縁膜９には、酸化膜２５およびキャップ絶縁膜ＣＡＰを除去した選択ゲート電極ＣＧの上面に形成されたシリサイド層３に達するコンタクトホールＣＣが形成されている。給電領域の選択ゲート電極ＣＧは、コンタクトホールＣＣ内に埋め込まれた第３導電膜からなるプラグＰＣを介して第１層配線と電気的に接続されている。また、給電領域の層間絶縁膜９には、パッド電極ＰＡＤの上面に形成されたシリサイド層３に達するコンタクトホールＣＭが形成されている。パッド電極ＰＡＤは、コンタクトホールＣＭ内に埋め込まれた第３導電膜からなるプラグＰＭを介して第１層配線と電気的に接続している。
このように、本実施の形態２によれば、メモリセル形成領域の選択ゲート電極ＣＧの上面に酸化膜２５を介してキャップ絶縁膜ＣＡＰを形成し、ＣＧシャント部の選択ゲート電極ＣＧの上面には酸化膜２５およびキャップ絶縁膜ＣＡＰを形成していない。これにより、ＣＧシャント部の選択ゲート電極ＣＧの一部領域に乗り上げたパッド電極ＰＡＤの上面の半導体基板１の主面からの第３高さｄ３が、キャップ絶縁膜ＣＡＰ上にパッド電極ＰＡＤを形成した場合よりも低くなる。従って、前述した実施の形態１と同様の効果を得ることができる。
特に、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬとパッド電極ＰＡＤとの積層膜の厚さが酸化膜２５とキャップ絶縁膜ＣＡＰとの積層膜の厚さと同じか、またはそれよりも薄くなるように形成された場合、ｄ１≧ｄ３という関係が成り立ち、パッド電極ＰＡＤを形成することにより、半導体基板１の主面からの最大高さが高くなることはないので、さらに望ましい。
次に、本実施の形態２による給電領域に形成されたメモリゲート電極ＭＧおよび選択ゲート電極ＣＧのシャント部の構造の第１および第２変形例について説明する。
本実施の形態２による給電領域の第１変形例を図２８に示す給電領域の要部断面図（メモリゲート電極ＭＧおよび選択ゲート電極ＣＧのシャント部の要部断面図）を用いて説明する。本実施の形態２による給電領域の第１変形例は、前述した実施の形態１による給電領域の第２変形例と同様であり、本願発明を２つのメモリセル形成領域に共有する１つの給電領域に適用している。
すなわち、給電領域に形成されたＭＧシャント部では、メモリゲート電極ＭＧと同一層の第２導電膜からなるパッド電極ＰＡＤが形成されており、給電領域に形成された第１ＣＧシャント部（第１メモリセル形成領域の選択ゲート電極ＣＧの終端部）の一部領域および第２ＣＧシャント部（第２メモリセル形成領域の選択ゲート電極ＣＧの終端部）の一部領域の両者に乗り上げた形状となっている。このパッド電極ＰＡＤは、選択ゲート電極ＣＧの側壁に自己整合によりメモリゲート電極ＭＧを形成する工程と同じ工程で形成されており、サイドウォール状のメモリゲート電極ＭＧとパッド電極ＰＡＤとは繋がっている。従って、パッド電極ＰＡＤを介して、第１ＣＧシャント部の選択ゲート電極ＣＧの側壁に形成されたメモリゲート電極ＭＧと第２ＣＧシャント部の選択ゲート電極ＣＧの側壁に形成されたメモリゲート電極ＭＧとは電気的に接続されている。
前述の図２７を用いて説明した給電領域と同様に、メモリセル形成領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）では、その選択ゲート電極ＣＧの上面に酸化膜２５を介してキャップ絶縁膜ＣＡＰが形成されているが、給電領域のＣＧシャント部に形成された選択ゲート電極ＣＧの上面には酸化膜２５およびキャップ絶縁膜ＣＡＰは形成されていない。従って、第１および第２ＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面から選択ゲート電極ＣＧの上面までの第２高さｄ２が、メモリセル形成領域の半導体基板１の主面から選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜の上面までの第１高さｄ１よりも低くなる。これにより、前述した実施の形態１による給電領域の第２変形例と同様の効果を得ることができる。
前述したように、特に、ｄ１≧ｄ３という関係が成り立つ場合は、パッド電極ＰＡＤを形成することにより、半導体基板１の主面からの最大高さがパッド電極ＰＡＤを形成する前から高くならないので、さらに望ましい。
本実施の形態２による給電領域の第２変形例を図２９に示す給電領域の要部断面図（メモリゲート電極ＭＧおよび選択ゲート電極ＣＧのシャント部の要部断面図）を用いて説明する。
本実施の形態２による給電領域の第２変形例は、前述した実施の形態１による給電領域の第３変形例と同様であり、本願発明を、第１ＣＧシャント部（第１メモリセル形成領域の選択ゲート電極ＣＧの終端部）と第２ＣＧシャント部（第２メモリセル形成領域の選択ゲート電極ＣＧの終端部）との間にダミー部ＤＭＹが配置され、２つのメモリセル形成領域が共有する１つの給電領域に適用している。
このダミー部ＤＭＹは、選択ゲート電極ＣＧと同一層の第１導電膜により形成されているが、その上面には酸化膜２５およびキャップ絶縁膜ＣＡＰは形成されていない。第１ＣＧシャント部の選択ゲート電極ＣＧまたは第２ＣＧシャント部の選択ゲート電極ＣＧとは電気的に接続せず、離間して形成されている。ダミー部ＤＭＹの半導体基板１の主面からの高さは、第１および第２ＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面から選択ゲート電極ＣＧの上面までの第２高さｄ２とほぼ同じである。
前述の図２７を用いて説明した給電領域と同様に、メモリセル形成領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）では、その選択ゲート電極ＣＧの上面に酸化膜２５を介してキャップ絶縁膜ＣＡＰが形成されているが、給電領域のＣＧシャント部に形成された選択ゲート電極ＣＧの上面には酸化膜２５およびキャップ絶縁膜ＣＡＰは形成されていない。従って、第１および第２ＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面から選択ゲート電極ＣＧ上面までの第２高さｄ２が、メモリセル形成領域における半導体基板１の主面から選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜の上面までの第１高さｄ１よりも低くなる。
これにより、前述した実施の形態１による給電領域の第３変形例と同様の効果を得ることができる。
前述したように、特に、ｄ１≧ｄ３という関係が成り立つ場合は、パッド電極ＰＡＤを形成することにより、半導体基板１の表面からの最大高さがパッド電極ＰＡＤを形成する前から高くならないので、さらに望ましい。
次に、本実施の形態２による不揮発性メモリセルを有する半導体装置の製造方法の一例を図３０〜図３６を用いて工程順に説明する。図３０〜図３６は半導体装置の製造工程中におけるメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、容量素子領域、および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）の要部断面図である。メモリ領域および周辺回路領域においては、ゲート長方向の断面図を示し、給電領域においては、前述の図２７と同様に、ゲート長方向に垂直な方向の断面図を示している。なお、半導体基板１の主面にゲート絶縁膜４，４Ａを形成するまでの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
図３０に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ法により堆積した後、メモリ領域、給電領域、および容量素子領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜（第１導電膜）１０ｎを形成する。導電膜１０，１０ｎの厚さは、例えば１４０ｎｍ程度である。続いて、半導体基板１に対して熱酸化処理を施すことにより、導電膜１０，１０ｎの表面に酸化膜（第６絶縁膜）２５を形成する。酸化膜２５は、例えば酸化シリコンであり、その厚さは、例えば５〜１０ｎｍである。続いて、酸化膜２５上にキャップ絶縁膜ＣＡＰ（第２絶縁膜）をＣＶＤ法により堆積する。キャップ絶縁膜ＣＡＰは、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンであり、その厚さは、例えば５０ｎｍである。
次に、図３１に示すように、メモリ領域、給電領域、および容量素子領域のキャップ絶縁膜ＣＡＰ、酸化膜２５、およびｎ型の導電膜１０ｎをフォトリソグラフィおよびドライエッチングを用いて順次パターニングする。これにより、メモリ領域および給電領域に、ｎ型の導電膜１０ｎからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度である。同時に、容量素子領域にｎ型の導電膜１０ｎからなる下部電極１０Ｅを形成する。
次に、図３２に示すように、給電領域のＣＧシャント部、容量素子領域、および周辺回路領域のキャップ絶縁膜ＣＡＰを除去する。ここで、周辺回路領域では、後の工程で形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳのそれぞれのゲート電極上にシリサイド層３を形成する必要がある。従って、この工程で周辺回路領域のキャップ絶縁膜ＣＡＰを除去しておく必要がある。また、容量素子領域では、キャップ絶縁膜ＣＡＰを残しておくと、下部電極１０Ｅと後の工程で形成される上部電極との間の誘電膜が厚くなりすぎて、容量値が減少してしまう。従って、この工程で容量素子領域のキャップ絶縁膜ＣＡＰを除去しておく必要がある。
また、この工程においてキャップ絶縁膜ＣＡＰを除去する際に、酸化膜２５がエッチングストッパとしての役割を果たす。
次に、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにフォトレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。
次に、図３３に示すように、給電領域のＣＧシャント部、容量素子領域、および周辺回路領域に残存している酸化膜２５を完全に除去した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成される。また、絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成してもよい。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの合計の厚さは、例えば２０ｎｍ程度を例示することができる。
次に、半導体基板１の主面上に低抵抗多結晶シリコンからなる第２導電膜を堆積する。この第２導電膜はＣＶＤ法により形成され、その厚さは、例えば５０ｎｍ程度である。
第２導電膜を堆積する前に、給電領域では、前述の図３２で示す工程において予めＣＧシャント部の選択ゲート電極ＣＧの上面に形成された酸化膜２５およびキャップ絶縁膜ＣＡＰが除去されているので、ＣＧシャント部の選択ゲート電極ＣＧ上に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して堆積された第２導電膜の半導体基板１の主面からパッド電極ＰＡＤの上面までの高さ（第３高さｄ３）は、メモリ領域における半導体基板１の主面から選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜の上面までの高さ（第１高さｄ１）と同じか、またはそれよりも低くなる。
次に、フォトリソグラフィおよび異方性のドライエッチングを用いて、この第２導電膜を加工する。これにより、メモリ領域では、選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。同時に、給電領域のＣＧシャント部では、選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。さらに、給電領域のＭＧシャント部では、給電領域のＣＧシャント部の一部領域をフォトレジストパターンＲＰで覆うことにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してパッド電極ＰＡＤを形成する。さらに、容量素子領域では、下部電極１０ＥをフォトレジストパターンＲＰで覆うことにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して上部電極１１Ｅを形成する。
ＣＧシャント部には、前述の図３２に示す工程でキャップ絶縁膜ＣＡＰが除去されているので、ＣＧシャント部の選択ゲート電極ＣＧに乗り上げたパッド電極ＰＡＤの半導体基板１の主面からパッド電極ＰＡＤの上面までの高さ（第３高さｄ３）は、メモリ領域の選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜の上面までの高さ（第１高さｄ１）と同じか、またはそれよりも低くなる。メモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの厚さは、例えば１５０ｎｍ程度、酸化膜２５の厚さは、例えば１０ｎｍ程度、キャップ絶縁膜ＣＡＰの厚さは、例えば５０ｎｍ程度であるので、メモリ領域における半導体基板１の主面からキャップ絶縁膜ＣＡＰの上面までの高さ（ゲート絶縁膜４の厚さは含まない）は、例えば２１０ｎｍ程度となる。一方、給電領域のＭＧシャント部のパッド電極ＰＡＤの厚さは、例えば４０ｎｍ程度、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの厚さは、例えば２０ｎｍ程度であるので、給電領域における半導体基板１の主面からパッド電極ＰＡＤの上面までの高さは、例えば２１０ｎｍ程度となる。
従って、ＣＧシャント部に選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜が形成された部分に第２導電膜を形成する場合と比較して、ＣＧシャント部でフォトレジストパターンＲＰを形成する領域の段差が小さくなるため、段差によるフォトリソグラフィにおけるフォーカスずれが低減し、フォトレジストパターンＲＰの加工精度が向上して、第２導電膜を加工して形成されるパッド電極ＰＡＤの形状不良を防ぐことができる。
次に、図３４に示すように、フォトレジストパターンをマスクとして、そこから露出するサイドウォール１１をエッチングする。これにより、メモリ領域では、選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜の片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。
次に、メモリ領域では、選択ゲート電極ＣＧ、酸化膜２５、およびキャップ絶縁膜ＣＡＰからなる積層膜とメモリゲート電極ＭＧとの間、ならびに半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、給電領域のＭＧシャント部では、選択ゲート電極ＣＧとパッド電極ＰＡＤとの間、ならびに素子分離部ＳＴＩとパッド電極ＰＡＤとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、容量素子領域では、下部電極１０Ｅと上部電極１１Ｅとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
容量素子領域では、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを容量絶縁膜（誘電体膜）として、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の第１導電膜からなる下部電極１０Ｅと、メモリ用ｎＭＩＳ（Ｑｍｃ）のメモリゲート電極ＭＧと同一層の第２導電膜からなる上部電極１１Ｅとからなる容量素子が形成される。
次に、前述した実施の形態１と同様の製造工程（図１５、図１６参照）に従って、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜１０をｎ型の導電膜１０ｎａとし、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜１０をｐ型の導電膜１０ｐとした後、周辺回路領域の導電膜１０ｎａ，１０ｐをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐ、導電膜１０ｎａからなる高圧系ｎＭＩＳのゲート電極ＧＨｎおよび導電膜１０ｐからなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。
微細化によりゲート長が短くなっているため、この工程で周辺回路領域の導電膜１０ｎａ，１０ｐをエッチングする際のレジストパターンは非常に薄く形成される。パッド電極ＰＡＤが形成されている領域では、段差の影響により、パッド電極ＰＡＤ上のレジストパターンが所望の膜厚に形成されず、薄くなる場合がある。その場合、ゲート電極ＧＬｎ、ＧＬｐ、ＧＨｎ、ＧＨｐをエッチングするときに、レジストパターンがエッチングによりなくなる恐れがある。パッド電極ＰＡＤは導電膜１０ｎａ，１０ｐと同じ低抵抗多結晶シリコンから形成されているので、パッド電極ＰＡＤ上のレジストパターンがなくなった場合、パッド電極ＰＡＤが削れて、パッド電極ＰＡＤの形状不良が発生するという問題が起こりうる。
しかし、本実施の形態２においては、パッド電極ＰＡＤを、酸化膜２５およびキャップ絶縁膜ＣＡＰを除去した選択ゲート電極ＣＧ上に乗り上げて形成しているので、パッド電極ＰＡＤを形成したときのパッド電極ＰＡＤの半導体基板１の主面からパッド電極ＰＡＤの上面までの第３高さｄ３が低く形成される。従って、段差が低減され、レジストパターンを所望の厚さに形成し易く、パッド電極ＰＡＤの形状不良が発生するという問題を回避することができる。
次に、前述した実施の形態１と同様の製造工程（図１７〜図２３参照）に従って、メモリ領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成し、周辺回路領域では、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤを形成し、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤを形成する。
次に、図３５に示すように、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面およびｎ＋型の半導体領域２ｂの上面に、給電領域では、ＭＧシャント部のパッド電極ＰＡＤの上面、ならびにＣＧシャント部の選択用ｎＭＩＳ（Ｑｎｃ）のキャップ絶縁膜ＣＡＰが形成されていない選択ゲート電極ＣＧの上面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２１の上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面およびｎ＋型の半導体領域２３の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐの上面およびｐ＋型の半導体領域２１の上面に、容量素子領域では、上部電極１１Ｅの選択ゲート電極ＣＧおよびサイドウォールＳＷとは平面的に重ならない部分の上面にシリサイド層３を形成する。
ここまでの工程により、本実施の形態２によるメモリセル、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳが略完成する。
図３５に示すように、パッド電極ＰＡＤは、酸化膜２５、およびキャップ絶縁膜ＣＡＰが除去された選択ゲート電極ＣＧ上に形成される。また、容量素子の容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ）および上部電極１１Ｅも、酸化膜２５およびキャップ絶縁膜ＣＡＰが除去された下部電極１０Ｅ上に形成される。これにより、パッド電極ＰＡＤおよび上部電極１１Ｅをキャップ絶縁膜ＣＡＰ上に形成した場合よりも、パッド電極ＰＡＤおよび上部電極１１Ｅを形成した後における半導体基板１の主面上の素子の最大高さを低くすることができる。その結果、この後の工程で形成する層間絶縁膜９の厚みを厚く形成しなくても、層間絶縁膜９を形成する第３絶縁膜をＣＭＰ法により研磨するときのマージンを確保することが可能になる。従って、層間絶縁膜９に深いコンタクトホールを形成する場合でも、コンタクトホールの底付近の開口径を確保することができ、コンタクトホールに導電膜を埋め込んで形成されるプラグが接続部分と高抵抗になる、または非導通になることを防止することができる。また、コンタクトホールを形成するためのエッチングを行う際に、フォトレジストパターンの厚さ不足によってパッド電極ＰＡＤに形状不良が発生することを防止することができる。
前述したように、特に、ｄ１≧ｄ３という関係が成り立つ場合は、パッド電極ＰＡＤを形成することにより、半導体基板１の主面からの最大高さがパッド電極ＰＡＤを形成する前から高くならないので、さらに望ましい。
次に、前述した実施の形態１と同様の製造工程（図２４、図２５参照）に従って、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。続いて、絶縁膜として酸化シリコン膜９ｂをＣＶＤ法により堆積して、酸化シリコン膜９ｂをＣＭＰ法により研磨することによって、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。前述したように、パッド電極ＰＡＤの半導体基板１の主面からの高さが低く形成されているため、半導体基板１の主面上の素子全体の高さが低くなり、酸化シリコン膜９ｂを厚く堆積しなくても、その後のＣＭＰ法による研磨のマージンを確保することができる。同様のことが、容量素子の上部電極１１Ｅに関しても言える。
次に、図３６に示すように、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴを層間絶縁膜９に形成する。同時に、給電領域では、ＣＧシャント部の選択ゲート電極ＣＧ上のシリサイド層３に達するコンタクトホールＣＣを形成し、ＭＧシャント部のパッド電極ＰＡＤ上のシリサイド層３に達するコンタクトホールＣＭを形成する。
さらに、周辺回路領域では、高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳ、および低圧系ｐＭＩＳにおいて、それぞれのゲート電極（ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐ）上およびソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。容量素子領域では、上部電極１１Ｅと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅのそれぞれの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。
このとき、層間絶縁膜９が低く形成されているため、例えばコンタクトホールＣＮＴなどの深いコンタクトホールを層間絶縁膜９に形成する場合でも、コンタクトホールの底付近の開口径を確保することができる。また、コンタクトホールを形成するためのエッチングを行う際に、フォトレジストパターンの厚さ不足によってパッド電極ＰＡＤに形状不良が発生することを防止することができる。
次に、コンタクトホールＣＮＴ内にプラグＰＬＧ、コンタクトホールＣＣ内にプラグＰＣ、コンタクトホールＣＭ内にプラグＰＭ、コンタクトホールＣＡ内にプラグＰＡ、コンタクトホールＣＢ内にプラグＰＢを形成する。その後、第１層配線を形成することによって、メモリセル、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳが略完成する。
これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
なお、本実施の形態２では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧとキャップ絶縁膜ＣＡＰとの間に酸化膜２５を形成したが、酸化膜２５を形成しない不揮発性メモリにも本願発明を適用することができる。しかし、この場合は、パッド電極ＰＡＤを除去するエッチングにおいて、選択ゲート電極ＣＧの上面もエッチングされてしまう恐れがある。
上記実施の形態１および本実施の形態２は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子を有し、第１ゲート電極に電圧を供給し、第２ゲート電極に電圧を供給する給電領域を有する半導体装置に利用することができる。特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用することができる。これは、以下の実施の形態３〜５も同様である。
（実施の形態３）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置の構造を図面を参照して説明する。図３７および図３８は、本実施の形態の半導体装置の要部平面図であり、図３９〜図４３は本実施の形態の半導体装置の要部断面図である。図３７のＡ１−Ａ１線の断面が図３９に対応し、図３７のＢ１−Ｂ１線の断面が図４０に対応し、図３７のＣ１−Ｃ１線の断面が図４１に対応し、図３７のＤ１−Ｄ１線の断面が図４２に対応し、図３７のＥ１−Ｅ１線の断面が図４３に対応する。図４４は、本実施の形態の半導体装置におけるメモリセルＭＣ１の模式的な断面構造を示す要部断面図である。
理解を簡単にするために、図３７の平面図には、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１間の絶縁膜６５、ソース用の半導体領域ＭＳ、ドレイン用の半導体領域ＭＤ、素子分離領域６２およびコンタクトホールＣＴなどの平面レイアウトを図示し、他の構成要素については図示を省略している。また、図３８は、図３７と同じ平面領域が示されているが、素子分離領域６２にハッチングを付してあり、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１を点線で示し、図３８において、ハッチングが付されていない領域が活性領域（素子分離領域６２で規定された活性領域）に対応する。また、図３８では、コンタクトホールＣＴの図示は省略してある。また、図４４には、図３９の右半分に相当する断面領域（メモリセル１つ分の断面領域）が示され、半導体基板６１、ｐ型ウエルＰＷ１、絶縁膜６３，６５、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１および半導体領域ＭＳ，ＭＤが図示されているが、側壁絶縁膜６８、金属シリサイド層７１、絶縁膜７２、コンタクトホールＣＴ、プラグＰＧおよび配線ＭＭ１は図示を省略してある。
図３７〜図４４に示される本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置である。
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）６１のメモリセル領域（メモリセル形成領域、メモリセルアレイ形成領域）６１Ａに、不揮発性メモリのメモリセルとなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳトランジスタ、ＭＩＳ型電界効果トランジスタ）が形成されている。
半導体基板６１には、素子を分離するための素子分離領域６２が形成されており、この素子分離領域６２で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。
メモリセル領域６１Ａのｐ型ウエルＰＷ１には、メモリトランジスタおよび選択トランジスタ（制御トランジスタ）からなる不揮発性メモリのメモリセルＭＣ１が形成されている。メモリセル領域６１Ａには複数のメモリセルＭＣ１がアレイ状に形成されており、メモリセル領域６１Ａは、素子分離領域６２によって他の領域から電気的に分離されている。すなわち、メモリセル領域６１Ａは、半導体基板６１の主面において、複数のメモリセルＭＣ１がアレイ状に形成（配置、配列）された領域に対応する。
メモリセル領域６１Ａに形成される不揮発性メモリのメモリセルＭＣ１は、ＭＯＮＯＳ膜を用いたスプリットゲート型のメモリセルであり、選択ゲート電極（制御ゲート電極）ＳＧを有する選択トランジスタ（制御トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧ１を有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部を含むゲート絶縁膜およびメモリゲート電極ＭＧ１を備えるＭＩＳＦＥＴをメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および選択ゲート電極ＳＧを備えるＭＩＳＦＥＴを選択トランジスタ（メモリセル選択用トランジスタ、制御トランジスタ）という。従って、メモリゲート電極ＭＧ１は、メモリトランジスタのゲート電極であり、選択ゲート電極ＳＧは、選択トランジスタのゲート電極であり、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１は、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
以下に、メモリセルＭＣ１の構成を具体的に説明する。
図３８および図４４に示されるように、不揮発性メモリのメモリセルＭＣ１は、半導体基板６１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板６１（ｐ型ウエルＰＷ１）の上部に形成された選択ゲート電極ＳＧと、半導体基板６１（ｐ型ウエルＰＷ１）の上部に形成されて選択ゲート電極ＳＧと隣り合うメモリゲート電極ＭＧ１とを有している。そして、不揮発性メモリのメモリセルＭＣ１は、更に、選択ゲート電極ＳＧおよび半導体基板６１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）６３と、メモリゲート電極ＭＧ１および半導体基板６１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧ１および選択ゲート電極ＳＧ間とに形成された絶縁膜６５とを有している。各メモリセルＭＣ１のメモリゲート電極ＭＧ１は各メモリセルＭＣ１のワード線を構成する。
選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１は、それらの対向側面（側壁）の間に絶縁膜６５を介した状態で、半導体基板６１の主面に沿って延在し、並んで配置されている。選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１は、半導体領域ＭＤおよび半導体領域ＭＳ間上の半導体基板６１（ｐ型ウエルＰＷ１）の上部に絶縁膜６３，６５を介して（但し、選択ゲート電極ＳＧは絶縁膜６３を介し、メモリゲート電極ＭＧ１は絶縁膜６５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧ１が位置し、半導体領域ＭＤ側に選択ゲート電極ＳＧが位置している。
選択ゲート電極ＳＧとメモリゲート電極ＭＧ１とは、間に絶縁膜６５を介在して互いに隣り合っており、メモリゲート電極ＭＧ１は、選択ゲート電極ＳＧの一方の側壁（側面）上に絶縁膜６５を介してサイドウォールスペーサ状に形成されている。以下では「サイドウォールスペーサ状」を「サイドウォール状」と称する場合もある。絶縁膜６５は、メモリゲート電極ＭＧ１と半導体基板６１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧの間の領域の、両領域にわたって延在している。
選択ゲート電極ＳＧと半導体基板６１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜６３（すなわち選択ゲート電極ＳＧの下の絶縁膜６３）が、選択トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧ１と半導体基板６１（ｐ型ウエルＰＷ１）の間の絶縁膜６５（すなわちメモリゲート電極ＭＧ１の下の絶縁膜６５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
絶縁膜６５は、電荷を蓄積するための絶縁膜（すなわち電荷蓄積部）として、例えば窒化シリコン膜６５ｂと、その上下に位置する絶縁膜として、例えば酸化シリコン膜６５ｃおよび酸化シリコン膜６５ａとが積層された積層構造のゲート絶縁膜である。すなわち、絶縁膜６５は、酸化シリコン膜（酸化膜）６５ａと、酸化シリコン膜６５ａ上の窒化シリコン膜（窒化膜）６５ｂと、窒化シリコン膜６５ｂ上の酸化シリコン膜（酸化膜）６５ｃとを有する積層膜からなる。換言すれば、メモリゲート電極ＭＧ１から遠い側から順に、酸化シリコン膜６５ａ、窒化シリコン膜６５ｂおよび酸化シリコン膜６５ｃが積層されたＯＮＯ（oxide-nitride-oxide）膜により、絶縁膜６５が構成されている。窒化シリコン膜６５ｂは、絶縁膜６５中に形成されたトラップ性絶縁膜であり、電荷を蓄積するための電荷蓄積膜（電荷蓄積部）として機能するので、絶縁膜６５は、その内部に電荷蓄積部（ここでは窒化シリコン膜６５ｂ）を有する絶縁膜とみなすことができる。
なお、図４４では、酸化シリコン膜６５ａ、窒化シリコン膜６５ｂおよび酸化シリコン膜６５ｃの積層膜として絶縁膜６５が図示されているが、図３９〜図４３の断面図では、図面の簡略化のために、絶縁膜６５を単なる絶縁膜と図示している。しかしながら、実際には、図３９〜図４３の断面図においても、絶縁膜６５は、酸化シリコン膜６５ａ、窒化シリコン膜６５ｂおよび酸化シリコン膜６５ｃの積層膜で構成されている。
絶縁膜６３は、例えば酸化シリコン膜または酸窒化シリコン膜などからなる。また、絶縁膜６３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域６７ａと、ｎ−型半導体領域６７ａよりも高い不純物濃度を有するｎ＋型半導体領域６９ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域６７ｂと、ｎ−型半導体領域６７ｂよりも高い不純物濃度を有するｎ＋型半導体領域６９ｂとを有している。ｎ＋型半導体領域６９ａは、ｎ−型半導体領域６７ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域６９ｂは、ｎ−型半導体領域６７ｂよりも接合深さが深くかつ不純物濃度が高い。
図３７にも示されるように、不揮発性メモリのメモリセルＭＣ１は半導体基板６１の主面に（より特定的にはメモリセル領域６１Ａに）複数アレイ状に配置されている。図３７のＸ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセルＭＣ１のうち、図３７のＸ方向に並ぶメモリセルＭＣ１の選択ゲート電極ＳＧ同士は、Ｘ方向に繋がって一体的に形成されている。すなわち、図３７のＸ方向に延在する１本の選択ゲート電極ＳＧが、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１の選択ゲート電極を形成しており、このＸ方向に延在する選択ゲート電極ＳＧが図３７のＹ方向に複数本並んで配置されている。従って、各選択ゲート電極ＳＧは、図３７のＸ方向に延在しており、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１の選択ゲート電極と、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１の選択ゲート電極同士を電気的に接続する選択ゲート線とを兼ねている。
また、図３７のＸ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセルＭＣ１のうち、図３７のＸ方向に並ぶメモリセルＭＣ１のメモリゲート電極ＭＧ１同士は、Ｘ方向に繋がって一体的に形成されている。すなわち、図３７のＸ方向に延在する１本のメモリゲート電極ＭＧ１が、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１のメモリゲート電極を形成しており、このＸ方向に延在するメモリゲート電極ＭＧ１が図３７のＹ方向に複数本並んで配置されている。従って、各メモリゲート電極ＭＧ１は、図３７のＸ方向に延在しており、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１のメモリゲート電極と、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１のメモリゲート電極同士を電気的に接続するメモリゲート線とを兼ねている。メモリゲート電極ＭＧ１は絶縁膜６５を介して選択ゲート電極ＳＧに隣接している。なお、図３７のＸ方向およびＹ方向は、半導体基板６１の主面に平行な方向であり、Ｙ方向はＸ方向に交差する方向であり、好ましくはＹ方向はＸ方向に直交する方向である。
図３７のＸ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣ１のうち、ドレイン領域である半導体領域ＭＤを介して図３７のＹ方向に隣り合う（隣接する）メモリセルＭＣ１同士は、図３７および図３９からも分かるように、ドレイン領域である半導体領域ＭＤを共有しており、また、ソース領域である半導体領域ＭＳを介して図３７のＹ方向に隣り合う（隣接する）メモリセルＭＣ１同士は、ソース領域である半導体領域ＭＳを共有している。
メモリゲート電極ＭＧ１および選択ゲート電極ＳＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンなどの絶縁体（絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）６８が形成されている。すなわち、絶縁膜６５を介して選択ゲート電極ＳＧに隣接する側とは逆側のメモリゲート電極ＭＧ１の側壁（側面）上と、絶縁膜６５を介してメモリゲート電極ＭＧ１に隣接する側とは逆側の選択ゲート電極ＳＧの側壁（側面）上とに、側壁絶縁膜６８が形成されている。
ソース用の半導体領域ＭＳを形成するｎ−型半導体領域６７ａは、メモリゲート電極ＭＧ１の側壁に対して自己整合的に形成され、ｎ＋型半導体領域６９ａは、メモリゲート電極ＭＧ１の側壁上の側壁絶縁膜６８の側面（メモリゲート電極ＭＧ１に接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域６７ａはメモリゲート電極ＭＧ１の側壁上の側壁絶縁膜６８の下に形成され、高濃度のｎ＋型半導体領域６９ａは低濃度のｎ−型半導体領域６７ａの外側に形成されている。従って、低濃度のｎ−型半導体領域６７ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域６９ａは低濃度のｎ−型半導体領域６７ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域６７ａの分だけ離間するように形成されている。
ドレイン用の半導体領域ＭＤを形成するｎ−型半導体領域６７ｂは、選択ゲート電極ＳＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域６９ｂは、選択ゲート電極ＳＧの側壁上の側壁絶縁膜６８の側面（選択ゲート電極ＳＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域６７ｂは選択ゲート電極ＳＧの側壁上の側壁絶縁膜６８の下に形成され、高濃度のｎ＋型半導体領域６９ｂは低濃度のｎ−型半導体領域６７ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域６７ｂは選択トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域６９ｂは低濃度のｎ−型半導体領域６７ｂに接し、選択トランジスタのチャネル領域からｎ−型半導体領域６７ｂの分だけ離間するように形成されている。
メモリゲート電極ＭＧ１の下の絶縁膜６５の下の半導体基板領域（ｐ型ウエルＰＷ１）にメモリトランジスタのチャネル領域が形成され、選択ゲート電極ＳＧ下の絶縁膜６３の下の半導体基板領域（ｐ型ウエルＰＷ１）に選択トランジスタのチャネル領域が形成される。選択ゲート電極ＳＧ下の絶縁膜６３の下の選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ１下の絶縁膜６５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
選択ゲート電極ＳＧは、導電体からなり、半導体基板６１上に形成したシリコン膜６４（例えばｎ型不純物を導入した多結晶シリコン膜）をパターニングすることにより形成されている。一方、メモリゲート電極ＭＧ１は、導電体からなり、半導体基板６１上に選択ゲート電極ＳＧを覆うように形成したシリコン膜６６（例えばｎ型不純物を導入した多結晶シリコン膜）を異方性エッチング（エッチバック）し、選択ゲート電極ＳＧの側壁上に絶縁膜６５を介してシリコン膜６６を残存させることにより形成されている。シリコン膜６６で形成されたメモリゲート電極ＭＧ１は、パターニングされたシリコン膜６４で形成された選択ゲート電極ＳＧの一方の側壁上に絶縁膜６５を介して形成されている。
絶縁膜６５を介して隣接する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１は、メモリセル領域６１Ａに延在するだけでなく、更にワードシャント領域６１Ｃにまで延在している。ワードシャント領域６１Ｃは、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１を配線ＭＭ１に引き上げるために用いる領域であり、図３７と図３８とを比べると分かるように、ワードシャント領域６１Ｃ全体に素子分離領域６２が形成されている。従って、ワードシャント領域６１Ｃにおいては、絶縁膜６５を介して隣接する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１が、素子分離領域６２上に延在した状態となっている。
メモリセル領域６１Ａの各メモリセルＭＣ１において、選択ゲート電極ＳＧの下（すなわち選択ゲート電極ＳＧと半導体基板６１（ｐ型ウエルＰＷ１）との間）には、ゲート絶縁膜として機能する絶縁膜６３が形成されており、これは、絶縁膜６３の成膜法によらない。
しかしながら、絶縁膜６３を一般的な熱酸化法で形成した場合には、絶縁膜６３の成膜時に素子分離領域６２上には絶縁膜６３は形成されないため、選択ゲート電極ＳＧのうち、素子分離領域６２上に延在している部分（例えばワードシャント領域６１Ｃにおける選択ゲート電極ＳＧ）の下には、絶縁膜６３は形成されておらず、素子分離領域６２上に直接的に選択ゲート電極ＳＧが配置された状態となっている。すなわち、選択ゲート電極ＳＧと素子分離領域６２との間に絶縁膜６３が形成されていない状態となっている。
一方、ＣＶＤ法またはスパッタリング法などで絶縁膜６３を堆積して形成した場合には、絶縁膜６３の成膜時に素子分離領域６２上にも絶縁膜６３が形成されるため、選択ゲート電極ＳＧのうち、素子分離領域６２上に延在している部分（例えばワードシャント領域６１Ｃにおける選択ゲート電極ＳＧ）の下にも、絶縁膜６３が形成された状態となっている。すなわち選択ゲート電極ＳＧと素子分離領域６２との間に絶縁膜６３が形成された状態となっている。なお、図４０〜図４３では、絶縁膜６３を熱酸化法で形成した場合、すなわち、素子分離領域６２と選択ゲート電極ＳＧとの間に絶縁膜６３が介在していない場合が例示されている。
また、メモリセル領域６１Ａの各メモリセルＭＣ１において、メモリゲート電極ＭＧ１および半導体基板６１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧ１および選択ゲート電極ＳＧ間とには、絶縁膜６５が形成されている。この絶縁膜６５は、成膜時に素子分離領域６２上にも形成され得るため、メモリゲート電極ＭＧ１のうち、素子分離領域６２上に延在している部分（例えばワードシャント領域６１Ｃにおけるメモリゲート電極ＭＧ１）の下にも絶縁膜６５が形成されている。このため、メモリゲート電極ＭＧ１が素子分離領域６２上に延在している領域（例えばワードシャント領域６１Ｃ）においては、メモリゲート電極ＭＧ１および素子分離領域６２間とメモリゲート電極ＭＧ１および選択ゲート電極ＳＧ間とに絶縁膜６５が形成された状態となっている。すなわち、メモリゲート電極ＭＧ１が素子分離領域６２上に延在している領域（例えばワードシャント領域６１Ｃ）においては、絶縁膜６５は、メモリゲート電極ＭＧ１と素子分離領域６２の間の領域と、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧの間の領域の、両領域にわたって延在している。
但し、メモリゲート電極ＭＧ１と素子分離領域６２との間に絶縁膜６５が形成されていなくとも、不揮発性メモリの動作には悪影響がないため、本願は、メモリゲート電極ＭＧ１と素子分離領域６２との間に絶縁膜６５が形成されていない場合を排除するものではない。すなわち、メモリゲート電極ＭＧ１が半導体基板６１の活性領域（ここではｐ型ウエルＰＷ１）上に延在している領域では、メモリゲート電極ＭＧ１と半導体基板６１の活性領域（ここではｐ型ウエルＰＷ１）との間に絶縁膜６５が形成されていることが必要である。一方、メモリゲート電極ＭＧ１が素子分離領域６２上に延在している領域（例えばワードシャント領域６１Ｃ）では、メモリゲート電極ＭＧ１と素子分離領域６２との間に絶縁膜６５が形成されている場合だけでなく、メモリゲート電極ＭＧ１と素子分離領域６２との間に絶縁膜６５が形成されていない場合も許容される。
選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１、ｎ＋型半導体領域６９ａ，６９ｂの上面（表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層７１が形成されており、この金属シリサイド層７１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。金属シリサイド層７１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。
半導体基板６１上には、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１および側壁絶縁膜６８を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）７２が形成されている。絶縁膜７２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。
絶縁膜７２にはコンタクトホール（開口部、貫通孔）ＣＴが形成されている。コンタクトホールＣＴは、絶縁膜７２を貫通している。コンタクトホールＣＴ内には、導電体からなるプラグ（導電体部、接続用導電体部）ＰＧが形成されている（埋め込まれている）。プラグＰＧは、コンタクトホールＣＴに埋め込まれた導電体部（接続用導電体部）とみなすことができる。
プラグＰＧは、コンタクトホールＣＴの底部および側壁上に形成されたバリア導体膜７３ａと、このバリア導体膜７３ａ上にコンタクトホールＣＴを埋めるように形成された主導体膜７３ｂとにより形成されており、バリア導体膜７３ａは、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜などからなり、主導体膜７３ｂは、例えばタングステン膜などからなる。
プラグＰＧが埋め込まれた絶縁膜７２上には、配線（第１配線層）ＭＭ１が形成されている。配線ＭＭ１は、埋込配線（例えば埋込銅配線）とすることができ、絶縁膜７２上に形成された絶縁膜７４の配線溝にダマシン法で埋め込まれている。配線ＭＭ１は埋込配線に限定されず種々変更可能であり、例えば、絶縁膜７２上に形成した導体膜をパターニングすることで形成された配線（例えばアルミニウム配線またはタングステン配線）とすることもできる。
コンタクトホールＣＴおよびそれを埋めるプラグＰＧのうち、ソース用の半導体領域ＭＳに接続するためのコンタクトホールＣＴ１（図３７に示されている）およびそれを埋めるプラグＰＧ（コンタクトホールＣＴ１を埋めるプラグＰＧは断面図では図示されていない）は、メモリセル領域６１Ａの端部（外周部）のソースダミー領域６１Ｂの半導体領域ＭＳの上部に形成されている。ソース用の半導体領域ＭＳに接続するためのコンタクトホールＣＴ１およびそれを埋めるプラグＰＧは、メモリセル領域６１Ａの端部（外周部）のソースダミー領域６１Ｂに配置しているので、このソースダミー領域６１Ｂがメモリセルダミー領域となり、結晶欠陥対策となる。このため、ソースダミー領域６１Ｂには、メモリセルＭＣ１を配置しない（メモリセルＭＣ１として用いない）ことが好ましい。
また、コンタクトホールＣＴおよびそれを埋めるプラグＰＧのうち、ドレイン用の半導体領域ＭＤに接続するためのコンタクトホールＣＴ２（図３７および図３９に示されている）およびそれを埋めるＰＧ２は、メモリセル領域６１Ａの各メモリセルＭＣ１のドレイン用の半導体領域ＭＤ（のｎ＋型半導体領域６９ｂ）の上部に形成されている。
また、コンタクトホールＣＴおよびそれを埋めるプラグＰＧのうち、選択ゲート電極ＳＧに接続するためのコンタクトホールＣＴ３（図３７および図４０に示されている）およびそれを埋めるプラグＰＧ３は、ワードシャント領域６１Ｃにおいて、選択ゲート電極ＳＧのコンタクト部ＳＧａの上部に形成されている。また、コンタクトホールＣＴおよびそれを埋めるプラグＰＧのうち、メモリゲート電極ＭＧ１に接続するためのコンタクトホールＣＴ４（図３７および図４１に示されている）およびそれを埋めるプラグＰＧ４は、ワードシャント領域６１Ｃにおいて、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａの上部に形成されている。
次に、ワードシャント領域６１Ｃにおける選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１についてより詳細に説明する。
メモリセル領域６１Ａにおける選択ゲート電極ＳＧは、メモリセルＭＣ１を構成する選択トランジスタのゲート電極として機能するが、ワードシャント領域６１Ｃにおける選択ゲート電極ＳＧは、素子分離領域６２上に位置しており、メモリセルＭＣ１の選択トランジスタのゲート電極として機能するのではなく、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１の選択ゲート電極同士を電気的に接続する選択ゲート線として機能する。また、メモリセル領域６１Ａにおけるメモリゲート電極ＭＧ１は、メモリセルＭＣ１を構成するメモリトランジスタのゲート電極として機能するが、ワードシャント領域６１Ｃにおけるメモリゲート電極ＭＧ１は、素子分離領域６２上に位置しており、メモリセルＭＣ１のメモリトランジスタのゲート電極として機能するのではなく、図３７のＸ方向に並ぶ複数のメモリセルＭＣ１のメモリゲート電極同士を電気的に接続するメモリゲート線として機能する。
ワードシャント領域６１Ｃにおいて、選択ゲート電極ＳＧは、コンタクトホールＣＴ３およびそれを埋めるプラグＰＧ３を接続するためのコンタクト部ＳＧａを有している。平面的に（すなわち半導体基板６１の主面に平行な平面で）見ると、コンタクト部ＳＧａは、選択ゲート電極ＳＧの延在方向（ここでは図３７のＸ方向）に対して交差する方向、より好ましくは選択ゲート電極ＳＧの延在方向（ここでは図３７のＸ方向）に対して垂直な方向に延在している。このため、選択ゲート電極ＳＧにおいて、コンタクト部ＳＧａは、コンタクト部ＳＧａ以外の領域に比べて、幅（選択ゲート電極ＳＧの延在方向に直交する方向の幅）が広くなっている。このため、コンタクト部ＳＧａは、選択ゲート電極ＳＧにおいて、選択ゲート電極ＳＧの幅が広くなった部分（幅広部）とみなすこともできる。ここで、選択ゲート電極ＳＧの幅は、選択ゲート電極ＳＧの延在方向（ここでは図３７のＸ方向）に直交する方向（ここでは図３７のＹ方向）の幅に対応する。
コンタクト部ＳＧａは、選択ゲート電極ＳＧと一体的に形成されている。すなわち、半導体基板６１の主面上に形成したシリコン膜６４をパターニングすることで、選択ゲート電極ＳＧとともにコンタクト部ＳＧａも一体的に形成されている。このため、コンタクト部ＳＧａは、選択ゲート電極ＳＧの一部とみなすことができるが、不揮発性メモリのメモリセルＭＣ１の選択トランジスタのゲート電極としては機能しない部分である。このため、選択ゲート電極ＳＧのコンタクト部ＳＧａは、複数のメモリセルＭＣ１がアレイ状に配列したメモリセル領域６１Ａ以外の領域（ここではワードシャント領域６１Ｃ）に設けることが好ましく、素子分離領域６２上に配置することが好ましい。
選択ゲート電極ＳＧにおいて相対的に幅が広くなっているコンタクト部ＳＧａ上の絶縁膜（層間絶縁膜）７２にコンタクトホールＣＴ３が形成され、このコンタクトホールＣＴ３に埋め込まれたプラグＰＧ３が、選択ゲート電極ＳＧのコンタクト部ＳＧａと電気的に接続されている。プラグＰＧ３は、コンタクトホールＣＴ３の底部で選択ゲート電極ＳＧのコンタクト部ＳＧａに接して電気的に接続される。選択ゲート電極ＳＧの上部に金属シリサイド層７１を形成した場合には、図４０に示されるように、コンタクトホールＣＴ３に埋め込まれたプラグＰＧ３は、コンタクトホールＣＴ３の底部で、コンタクト部ＳＧａ上の金属シリサイド層７１に接して電気的に接続され、それによって選択ゲート電極ＳＧ（のコンタクト部ＳＧａ）に電気的に接続されることになる。
プラグＰＧ３は、配線ＭＭ１のうちの選択ゲート用配線（選択ゲート電極ＳＧに接続されるべき配線）ＭＭ１ｂと電気的に接続されているため、この選択ゲート用配線ＭＭ１ｂは、コンタクトホールＣＴ３に埋め込まれたプラグＰＧ３を介して、選択ゲート電極ＳＧのコンタクト部ＳＧａに電気的に接続された状態となっている。
コンタクトホールＣＴ３およびそれを埋めるプラグＰＧ３を、選択ゲート電極ＳＧのコンタクト部ＳＧａ上に形成したことで、コンタクトホールＣＴ３の底部で選択ゲート電極ＳＧの一部（ここではコンタクト部ＳＧａ）を確実に露出させることができ、プラグＰＧ３を選択ゲート電極ＳＧに確実に接続（電気的に接続）することができる。また、コンタクトホールＣＴ３の底部でメモリゲート電極ＭＧ１が露出してしまうのを的確に防止することができ、選択ゲート電極ＳＧとメモリゲート電極ＭＧ１とがプラグＰＧ３によってショートするのを防止することができる。
なお、上述のように、コンタクト部ＳＧａを含む選択ゲート電極ＳＧは、パターニングされたシリコン膜６４からなる。すなわち、詳細は後述するが、コンタクト部ＳＧａを含む選択ゲート電極ＳＧは、半導体基板６１の主面上に形成したシリコン膜６４を、そのシリコン膜６４上のレジストパターン（後述のフォトレジストパターンＲＰ１に対応）をエッチングマスクとして用いてエッチングすることでパターニングして、形成されている。この際に使用されるレジストパターン（後述のフォトレジストパターンＲＰ１に対応）は、コンタクト部ＳＧａを含む選択ゲート電極ＳＧと同じ平面形状（同じパターン形状）を有している。
一方、メモリゲート電極ＭＧ１は、選択ゲート電極ＳＧの一方の側壁上に絶縁膜６５を介して形成され、選択ゲート電極ＳＧとともに半導体基板６１上に延在しているが、ワードシャント領域６１Ｃにおいて、コンタクトホールＣＴ４およびそれを埋めるプラグＰＧ４を接続するためのコンタクト部ＭＧ１ａを有している。メモリゲート電極ＭＧ１のうち、コンタクト部ＭＧ１ａ以外の部分は、選択ゲート電極ＳＧの一方の側壁上に絶縁膜６５を介してサイドウォール状（サイドウォールスペーサ状）に形成されており、このサイドウォール状に形成されている部分とコンタクト部ＭＧ１ａとは一体的に形成されている。このため、コンタクト部ＭＧ１ａは、メモリゲート電極ＭＧ１の一部とみなすことができるが、不揮発性メモリのメモリセルＭＣ１のメモリトランジスタのゲート電極としては機能しない部分である。このため、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、複数のメモリセルＭＣ１がアレイ状に配列したメモリセル領域６１Ａ以外の領域（ここではワードシャント領域６１Ｃ）に設けることが好ましく、素子分離領域６２上に配置することが好ましい。
メモリゲート電極ＭＧ１において、コンタクト部ＭＧ１ａは、コンタクト部ＭＧ１ａに隣接（図３７のＸ方向に隣接）しかつサイドウォール状に形成されている部分（すなわちメモリゲート電極ＭＧ１のうちのコンタクト部ＭＧ１ａ以外の部分）と一体的に形成されている。そして、このコンタクト部ＭＧ１ａは、絶縁膜６５を介して選択ゲート電極ＳＧの一方の側壁（メモリゲート電極ＭＧ１が形成されている側の側壁）に隣接する位置から、その隣接する選択ゲート電極ＳＧから離れる方向（ここでは図３７のＹ方向に平行な方向でかつ隣接する選択ゲート電極ＳＧから離れる方向）に延在している。平面的に（すなわち半導体基板６１の主面に平行な平面で）見ると、コンタクト部ＭＧ１ａは、メモリゲート電極ＭＧ１の延在方向（ここでは図３７のＸ方向）に対して交差する方向、より好ましくはメモリゲート電極ＭＧ１の延在方向（ここでは図３７のＸ方向）に対して垂直な方向に延在している。
本実施の形態の主要な特徴の一つとして、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上には乗り上げていない。すなわち、コンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上に位置する部分を有していない。上述のようにワードシャント領域６１Ｃ全体に素子分離領域６２が形成され、ワードシャント領域６１Ｃでは素子分離領域６２上に選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１が延在しているので、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上に乗り上げることなく、選択ゲート電極ＳＧの一方の側壁上から素子分離領域６２上にかけて延在している。但し、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａと選択ゲート電極ＳＧの側壁との間には絶縁膜６５が介在している。
メモリゲート電極ＭＧ１は、半導体基板６１上に選択ゲート電極ＳＧを覆うように形成したシリコン膜６６をエッチバック（異方性エッチング）し、選択ゲート電極ＳＧの側壁上に絶縁膜６５を介してシリコン膜６６をサイドウォール状に残存させることにより、形成されている。詳細は後述するが、このシリコン膜６６のエッチバック工程において、シリコン膜６６上にレジストパターン（後述のフォトレジストパターンＲＰ２に対応）を形成しておき、このレジストパターンの下にシリコン膜６６を残存させることで、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａを形成している。しかしながら、この際に使用されるレジストパターン（後述のフォトレジストパターンＲＰ２に対応）の平面形状（パターン形状）は、コンタクト部ＭＧ１ａの平面パターン形状を平面的に内包している（含んでいる）が、コンタクト部ＭＧ１ａの平面形状（平面パターン形状）と完全には一致していない。これは、このレジストパターン（後述のフォトレジストパターンＲＰ２に対応）の下に残存したシリコン膜６６の一部を、その後の等方性エッチング工程（後述のステップＳ１０に対応）で除去したためである。なお、本実施の形態および以下の実施の形態において、「平面的に」と言うときは、半導体基板６１の主面に平行な平面を言うものとする。
メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａ上の絶縁膜（層間絶縁膜）７２にコンタクトホールＣＴ４が形成され、このコンタクトホールＣＴ４に埋め込まれたプラグ（導電体部）ＰＧ４が、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａと電気的に接続されている。プラグＰＧ４は、コンタクトホールＣＴ４の底部でメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａに接して電気的に接続される。メモリゲート電極ＭＧ１の上部に金属シリサイド層７１を形成した場合には、図４１に示されるように、コンタクトホールＣＴ４に埋め込まれたプラグＰＧ４は、コンタクトホールＣＴ４の底部で、コンタクト部ＭＧ１ａ上の金属シリサイド層７１に接して電気的に接続され、それによってメモリゲート電極ＭＧ１（のコンタクト部ＭＧ１ａ）に電気的に接続されることになる。
プラグＰＧ４は、配線ＭＭ１のうちのメモリゲート用配線（メモリゲート電極ＭＧ１に接続されるべき配線）ＭＭ１ａと電気的に接続されているため、このメモリゲート用配線ＭＭ１ａは、コンタクトホールＣＴ４に埋め込まれたプラグＰＧ４を介して、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａに電気的に接続された状態となっている。
メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、コンタクト部ＭＧ１ａの厚み（シリコン膜６６の堆積膜厚、メモリゲート電極ＭＧ１のゲート長にも対応する）に相当する距離以上、選択ゲート電極ＳＧ（の側壁上の絶縁膜６５）から離れた領域においては、素子分離領域６２上に平坦に延在してほぼ平坦な上面を有している。この平坦な部分のコンタクト部ＭＧ１ａ上にコンタクトホールＣＴ４およびそれを埋めるプラグＰＧ４が形成されている。
本実施の形態とは異なり、コンタクト部ＭＧ１ａが無く、サイドウォール状のメモリゲート電極ＭＧ１上にコンタクトホールＣＴ４およびそれを埋めるプラグＰＧ４を形成した場合には、選択ゲート電極ＳＧに重なることなく、サイドウォール状のメモリゲート電極ＭＧ１上に確実にコンタクトホールＣＴ４を形成するのは容易ではない。例えば、コンタクトホールの位置ずれに対するマージンが少ないため、コンタクトホールＣＴ４を埋めるプラグＰＧ４とメモリゲート電極ＭＧ１との電気的接続の信頼性が低下し、半導体装置の製造歩留まりの低下を招く可能性がある。
本実施の形態では、コンタクトホールＣＴ４およびそれを埋めるプラグＰＧ４を、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａ上に形成したことで、コンタクトホールＣＴ４の底部でメモリゲート電極ＭＧ１の一部であるコンタクト部ＭＧ１ａを確実に露出させることができ、プラグＰＧ４をメモリゲート電極ＭＧ１に確実に接続（電気的に接続）することができる。また、コンタクトホールＣＴ４の底部で選択ゲート電極ＳＧが露出してしまうのを的確に防止することができ、選択ゲート電極ＳＧとメモリゲート電極ＭＧ１とがプラグＰＧ４によってショートするのを防止することができる。
また、メモリゲート電極ＭＧ１において、コンタクト部ＭＧ１ａの平面形状（パターン形状）は、コンタクトホールＣＴ４の開口時のずれを考慮して、目外れ（コンタクト部ＭＧ１ａとコンタクトホールＣＴ４との平面的な重なりが無く、コンタクトホールＣＴ４からコンタクト部ＭＧ１ａが露出されない現象）が生じないような所定の大きさに形成する。すなわち、工程変動などに起因してコンタクトホールＣＴ４の開口位置が多少変動したとしても、コンタクトホールＣＴ４の少なくとも一部がコンタクト部ＭＧ１ａと平面的に重なるように、コンタクト部ＭＧ１ａの平面形状（平面寸法）を設計すればよい。これにより、コンタクトホールＣＴ４の底部でメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａを、より確実に露出させ、プラグＰＧ４をメモリゲート電極ＭＧ１に、より確実に接続（電気的に接続）することができる。
また、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、絶縁膜６５を介して選択ゲート電極ＳＧの側壁に隣接する位置から、その選択ゲート電極ＳＧから離れる方向に向かって、素子分離領域６２上を延在しており、素子分離領域６２上に位置するコンタクト部ＭＧ１ａ上にコンタクトホールＣＴ４が形成されている。このため、コンタクトホールＣＴ４がメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａに平面的に内包されている場合だけでなく、コンタクトホールＣＴ４の一部だけがメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａと平面的に重なり、コンタクトホールＣＴ４の他の一部がメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａと平面的に重ならない場合も許容できる。従って、半導体装置の設計段階で、コンタクトホールＣＴ４が部分的にメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａと平面的に重なるように、コンタクトホールＣＴ４およびコンタクト部ＭＧ１ａのレイアウトを設計することもでき、図３７にはこの場合が示されている。
コンタクトホールＣＴ４がメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａに平面的に内包されている場合は、コンタクトホールＣＴ４の底部では、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａの一部が露出されるが、素子分離領域６２は露出されない。コンタクトホールＣＴ４の全部ではなく一部だけがメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａと平面的に重なる場合には、コンタクトホールＣＴ４の底部では、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａの一部だけでなく、素子分離領域６２も露出する場合もある（図４１はこの場合が示されている）。コンタクトホールＣＴ４の底部で、コンタクト部ＭＧ１ａだけでなく素子分離領域６２が露出しても、素子分離領域６２は絶縁体であるため、コンタクトホールＣＴ４に埋め込んだプラグＰＧ４が、本来接続されるべきではない導電性部材とショートするのを防止することができ、また、プラグＰＧ４の下部側面がコンタクト部ＭＧ１ａと接触することにより、プラグＰＧ４とコンタクト部ＭＧ１ａとの電気的接続を確保することができる。
図４５は、メモリセルＭＣ１の等価回路図である。図４６は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表（説明図）である。図４６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図４４および図４５に示されるメモリセル（選択メモリセル）のドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇ、メモリゲート電極ＭＧ１に印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４６の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜６５中の電荷蓄積部である窒化シリコン膜６５ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図４６の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜６５中の窒化シリコン膜６５ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧ１および選択ゲート電極ＳＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧ１の下の絶縁膜６５中の電荷蓄積部である窒化シリコン膜６５ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜６５中の窒化シリコン膜６５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜６５中の窒化シリコン膜６５ｂ）に注入することにより消去を行う。例えば図４６の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜６５中の窒化シリコン膜６５ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
読出し時には、例えば図４６の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧ１に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。
図４７は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４８〜図８７は、本実施の形態の半導体装置の製造工程中の要部平面図または要部断面図である。図４８〜図８７のうち、図４８、図５３、図５８、図６１、図６４および図７３は要部平面図であり、図４９〜図５２、図５４〜図５７、図５９、図６０、図６２、図６３、図６５〜図７２および図７４〜図８７は要部断面図である。
また、本実施の形態においては、メモリセル領域６１Ａにｎチャネル型のＭＩＳＦＥＴ（選択トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（選択トランジスタおよびメモリトランジスタ）をメモリセル領域６１Ａに形成することもできる。
まず、図４８（要部平面図）、図４９（Ａ１−Ａ１線での断面図）および図５０（Ｃ１−Ｃ１線での断面図）に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）６１を用意（準備）する（図４７のステップＳ１）。それから、半導体基板６１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）６２を形成する（図４７のステップＳ２）。素子分離領域６２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。例えば、半導体基板６１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域６２を形成することができる。図４８に示されるように、メモリセル領域６１Ａにおいては、各メモリセルＭＣ１が形成される領域間に素子分離領域６２が形成され、ワードシャント領域６１Ｃにおいては、半導体基板６１の主面全体にわたって素子分離領域６２が形成されている。
次に、例えばホウ素（Ｂ）などのｐ型不純物をイオン注入することなどにより、ｐ型ウエルＰＷ１を形成する（図４７のステップＳ３）。ｐ型ウエルＰＷ１は、半導体基板６１の主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１は主としてメモリセル領域６１Ａに形成され、メモリセル領域６１Ａは素子分離領域６２によって他の領域と電気的に分離される。
次に、メモリセル領域６１Ａに後で形成される選択トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域６１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
なお、図４８は、平面図であるが、図面を見やすくするために、素子分離領域６２とｐ型ウエルＰＷ１とに、それぞれ異なるハッチングを付してある。
次に、希釈フッ酸洗浄などによって半導体基板６１（ｐ型ウエルＰＷ１）の表面を清浄化処理した後、図５１（Ａ１−Ａ１線での断面図）および図５２（Ｃ１−Ｃ１線での断面図）に示されるように、半導体基板６１の主面（ｐ型ウエルＰＷ１の表面）に、ゲート絶縁膜用の絶縁膜６３を形成する（図４７のステップＳ４）。絶縁膜６３は、後で形成される選択トランジスタのゲート絶縁膜となる絶縁膜である。絶縁膜６３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などからなり、例えば熱酸化法などにより形成することができる。絶縁膜６３として酸窒化シリコン膜を用いる場合には、熱酸化法などにより形成した酸化シリコン膜を窒化処理することなどにより、酸窒化シリコン膜を形成することができる。絶縁膜６３の膜厚は、例えば２〜３ｎｍ程度とすることができる。絶縁膜６３を熱酸化法で形成した場合には、素子分離領域６２上には絶縁膜６３が形成されないが（図５２にはこの場合が図示されている）、絶縁膜６３をＣＶＤ法またはスパッタリング法で形成した場合には、素子分離領域６２上にも絶縁膜６３が形成される。
次に、図５１および図５２に示されるように、メモリセル領域６１Ａの絶縁膜６３上およびワードシャント領域６１Ｃの素子分離領域６２上を含む半導体基板６１の主面上に、選択ゲート電極ＳＧ形成用の導電体膜（導体膜、導電膜）として、シリコン膜（第１導電体膜）６４を形成（堆積）する（図４７のステップＳ５）。シリコン膜６４は、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜６４の膜厚（堆積膜厚）は、例えば１００〜２００ｎｍ程度とすることができる。シリコン膜６４を形成した後、シリコン膜６４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないが、後述する周辺回路形成領域全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、メモリセル領域６１Ａ（ソースダミー領域６１Ｂを含む）およびワードシャント領域６１Ｃのシリコン膜６４にｎ型不純物をイオン注入法などによって導入する。これにより、メモリセル領域６１Ａ（ソースダミー領域６１Ｂを含む）およびワードシャント領域６１Ｃのシリコン膜６４をｎ型のシリコン膜６４とする。
次に、シリコン膜６４上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ１を形成してから、このフォトレジストパターンＲＰ１をエッチングマスクとして用いて、図５３（要部平面図）、図５４（Ａ１−Ａ１線での断面図）および図５５（Ｃ１−Ｃ１線での断面図）に示されるように、シリコン膜６４をエッチング（ドライエッチング）してパターニングする（図４７のステップＳ６）。パターニングされたシリコン膜６４により、選択ゲート電極ＳＧが形成される。形成された選択ゲート電極ＳＧのパターンは、フォトレジストパターンＲＰ１と同様のパターン形状を有しており、選択ゲート電極ＳＧは、ワードシャント領域６１Ｃに配置されたコンタクト部ＳＧａを一体的に有している。また、メモリセル領域６１Ａにおいて、選択ゲート電極ＳＧの下に残存する絶縁膜６３が選択トランジスタのゲート絶縁膜となる。その後、フォトレジストパターンＲＰ１は除去する。図５３〜図５５は、フォトレジストパターンＲＰ１が除去された段階に対応する。なお、図５３は、平面図であるが、図面を見やすくするために、選択ゲート電極ＳＧにハッチングを付してある。なお、フォトレジストパターンＲＰ１および後述のフォトレジストパターンＲＰ１ａ，ＲＰ２，ＲＰ３，ＲＰ４は、エッチングで使用するレジストパターンとみなすことができる。
メモリセル領域６１Ａにおいて、選択ゲート電極ＳＧで覆われた部分以外の絶縁膜６３（すなわちゲート絶縁膜となる部分以外の絶縁膜６３）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、メモリセル領域６１Ａに後で形成されるメモリトランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域６１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、洗浄処理を行って、半導体基板６１の主面を清浄化処理した後、図５６（Ａ１−Ａ１線での断面図）および図５７（Ｃ１−Ｃ１線での断面図）に示されるように、半導体基板６１の主面および選択ゲート電極ＳＧの表面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜６５を形成する（図４７のステップＳ７）。
絶縁膜６５は、上記のように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された上記酸化シリコン膜６５ａ、上記窒化シリコン膜６５ｂおよび上記酸化シリコン膜６５ｃの積層膜（ＯＮＯ膜）からなるが、図面を見やすくするために、図５６および図５７では、酸化シリコン膜６５ａ、窒化シリコン膜６５ｂおよび酸化シリコン膜６５ｃの積層膜を、単に絶縁膜６５として図示している。従って、実際には、絶縁膜６５は、酸化シリコン膜（酸化膜）６５ａと、酸化シリコン膜６５ａ上の窒化シリコン膜（窒化膜）６５ｂと、窒化シリコン膜６５ｂ上の酸化シリコン膜（酸化膜）６５ｃとの積層膜からなる。ステップＳ７において、図５６および図５７に示されるように、絶縁膜６５は、半導体基板６１（ｐ型ウエルＰＷ１および素子分離領域６２を含む）の主面（表面）と選択ゲート電極ＳＧの表面（側面および上面）とに形成される（但し選択ゲート電極ＳＧの下部には絶縁膜６５は形成されない）。また、成膜工程上、素子分離領域６２上にも絶縁膜６５が形成されることが一般的であるが、素子分離領域６２上には絶縁膜６５が形成されなくともよい。
また、本実施の形態においては、トラップ準位を有する絶縁膜として、窒化シリコン膜６５ｂを形成しているが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、シリコンナノドットで形成してもよい。
絶縁膜６５のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができ、窒化シリコン膜は、例えばＣＶＤ法により形成することができる。例えば、絶縁膜６５のうちの下部酸化シリコン膜（上記酸化シリコン膜６５ａに対応）を熱酸化により形成した後、絶縁膜６５のうちの窒化シリコン膜をＣＶＤ法で堆積し、さらに、絶縁膜６５のうちの上部酸化シリコン膜（上記酸化シリコン膜６５ｃに対応）をＣＶＤ法と熱酸化で形成することができる。絶縁膜６５のうちの上記酸化シリコン膜６５ａの厚みは、例えば３〜６ｎｍ程度とすることができ、上記窒化シリコン膜６５ｂの厚みは、例えば５〜１０ｎｍ程度とすることができ、上記酸化シリコン膜６５ｃの厚みは、例えば４〜７ｎｍ程度とすることができる。
絶縁膜６５は、後で形成されるメモリトランジスタのゲート絶縁膜として機能し、電荷保持機能を有する。従って、絶縁膜６５は少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜６５ａ，６５ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜６５ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜６５を、酸化シリコン膜６５ａと、酸化シリコン膜６５ａ上の窒化シリコン膜６５ｂと、窒化シリコン膜６５ｂ上の酸化シリコン膜６５ｃとを有する積層膜とすることで達成できる。
次に、図５８（要部平面図）、図５９（Ａ１−Ａ１線での断面図）および図６０（Ｃ１−Ｃ１線での断面図）に示されるように、半導体基板６１の主面全面上に、すなわち絶縁膜６５上に、選択ゲート電極ＳＧを覆うように、メモリゲート電極ＭＧ１形成用の導電体膜（導体膜、導電膜）として、シリコン膜（第２導電体膜）６６を形成（堆積）する（図４７のステップＳ８）。なお、図５８では、理解を簡単にするために、シリコン膜６６および絶縁膜６５を透視し、平面図であるが、後述のフォトレジストパターンＲＰ２にハッチングを付してある。
シリコン膜６６は、ｎ型不純物（例えばリン（Ｐ）など）を導入した多結晶シリコン膜（ドープトポリシリコン膜）などのシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜６６の膜厚（堆積膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。
次に、シリコン膜６６上に、フォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ２を形成する。それから、このフォトレジストパターンＲＰ２をエッチングマスクとして、フォトレジストパターンＲＰ２から露出するシリコン膜６６を異方性ドライエッチングによりエッチバックする（図４７のステップＳ９）。
ステップＳ９のエッチバック工程では、シリコン膜６６の堆積膜厚の分だけシリコン膜６６を異方性エッチング（エッチバック）することにより、選択ゲート電極ＳＧの両方の側壁上に（絶縁膜６５を介して）シリコン膜６６をサイドウォール（サイドウォールスペーサ）状に残し、フォトレジストパターンＲＰ２の下にシリコン膜６６を残し、他の領域のシリコン膜６６を除去する。これにより、図６１（要部平面図）、図６２（Ａ１−Ａ１線での断面図）および図６３（Ｃ１−Ｃ１線での断面図）に示されるように、選択ゲート電極ＳＧの両方の側壁のうち、一方の側壁上に絶縁膜６５を介してサイドウォール状に残存したシリコン膜６６により、メモリゲート電極ＭＧ１が形成され、また、他方の側壁上に絶縁膜６５を介してサイドウォール状に残存したシリコン膜６６により、シリコンスペーサ（導電体スペーサ）ＳＰ１が形成される。このシリコンスペーサＳＰ１は、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。また、エッチングマスクとして機能するフォトレジストパターンＲＰ２の下に、エッチングされずに残存したシリコン膜６６により、コンタクト部ＭＧ１ｂが形成される。このコンタクト部ＭＧ１ｂは、その一部が後で上記コンタクト部ＭＧ１ａとなる。ステップＳ９のエッチバック工程は異方性エッチングであるため、形成されたコンタクト部ＭＧ１ｂは、フォトレジストパターンＲＰ２と同様のパターン形状（平面形状）を有している。
図５８および図６０にも示されるように、ワードシャント領域６１Ｃにおいて、フォトレジストパターンＲＰ２は、選択ゲート電極ＳＧと交差するように、より好ましくは選択ゲート電極ＳＧと直交するように形成される。すなわち、選択ゲート電極ＳＧと交差（好ましくは直交）するように延在するフォトレジストパターンＲＰ２が、シリコン膜６６上に形成される。このため、コンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧと交差（好ましくは直交）するように形成されるので、コンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧ上に乗り上げた部分（すなわち選択ゲート電極ＳＧ上に位置する部分）を有している。その後、フォトレジストパターンＲＰ２は除去する。図６１〜図６３は、フォトレジストパターンＲＰ２が除去された段階に対応する。なお、図６１では、理解を簡単にするために、絶縁膜６５を透視し、平面図であるが、残存するシリコン膜６６（すなわちシリコンスペーサＳＰ１、メモリゲート電極ＭＧ１およびコンタクト部ＭＧ１ｂ）にハッチングを付してある。
このように、ステップＳ９のエッチバック工程を行った段階で、シリコン膜６６は、フォトレジストパターンＲＰ２で覆われていた部分以外は、サイドウォール（サイドウォールスペーサ）状となってメモリゲート電極ＭＧ１およびシリコンスペーサＳＰ１となり、フォトレジストパターンＲＰ２で覆われていた部分は、シリコン膜６６の堆積膜厚の全厚み分が残存してコンタクト部ＭＧ１ｂとなる。そして、メモリゲート電極ＭＧ１とシリコンスペーサＳＰ１とは、選択ゲート電極ＳＧの互いの反対側の側壁に形成されており、選択ゲート電極ＳＧのパターンを挟んでほぼ対称な構造を有している。また、ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧ１とシリコンスペーサＳＰ１とコンタクト部ＭＧ１ｂとで覆われていない領域の絶縁膜６５が露出される。メモリセル領域６１Ａにおけるメモリゲート電極ＭＧ１の下の絶縁膜６５がメモリトランジスタのゲート絶縁膜となる。シリコン膜６６の堆積膜厚によってメモリゲート長（メモリゲート電極ＭＧ１のゲート長）が決まるので、上記ステップＳ８で堆積するシリコン膜６６の堆積膜厚を調整することで、メモリゲート長を調整することができる。
次に、図６４（要部平面図）、図６５（Ａ１−Ａ１線での断面図）、図６６（Ｃ１−Ｃ１線での断面図）、図６７（Ｄ１−Ｄ１線での断面図）および図６８（Ｅ１−Ｅ１線での断面図）に示されるように、メモリゲート電極ＭＧ１が覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（レジストパターン）ＲＰ３を、フォトリソグラフィ技術を用いて半導体基板６１上に形成する。このフォトレジストパターンＲＰ３は、コンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１を覆い、コンタクト部ＭＧ１ｂの一部を覆い、コンタクト部ＭＧ１ｂの他の一部を露出し、シリコンスペーサＳＰ１を露出するように形成される。なお、図６４では、理解を簡単にするために、絶縁膜６５を透視し、平面図であるが、フォトレジストパターンＲＰ３と、フォトレジストパターンＲＰ３で覆われずに露出するシリコンスペーサＳＰ１およびコンタクト部ＭＧ１ｂとにハッチングを付してある。
次に、図６９（Ａ１−Ａ１線での断面図）、図７０（Ｃ１−Ｃ１線での断面図）、図７１（Ｄ１−Ｄ１線での断面図）および図７２（Ｅ１−Ｅ１線での断面図）に示されるように、フォトレジストパターンＲＰ３をエッチングマスクとして等方性のエッチングを行うことによって、シリコンスペーサＳＰ１を除去する（図４７のステップＳ１０）。その後、図７３（要部平面図）、図７４（Ａ１−Ａ１線での断面図）および図７５（Ｃ１−Ｃ１線での断面図）に示されるように、フォトレジストパターンＲＰ３を除去する。ステップＳ１０のエッチング工程では、等方性のエッチングを行うことが重要である。なお、図７３では、理解を簡単にするために、絶縁膜６５を透視し、平面図であるが、残存するシリコン膜６６（すなわちメモリゲート電極ＭＧ１およびコンタクト部ＭＧ１ａ）にハッチングを付してある。
図６４〜図６８にも示されるように、フォトレジストパターンＲＰ３は、シリコンスペーサＳＰ１に平面的に重ならないように形成される。すなわち、シリコンスペーサＳＰ１はフォトレジストパターンＲＰ３で覆われず、シリコンスペーサＳＰ１が露出した状態でステップＳ１０のエッチングが行われる。このため、ステップＳ１０のエッチングによってシリコンスペーサＳＰ１の全部が除去される。
また、図６４および図６６にも示されるように、フォトレジストパターンＲＰ３は、コンタクト部ＭＧ１ｂの一部に平面的に重なり、コンタクト部ＭＧ１ｂの他の一部に平面的に重ならないように形成される。すなわち、コンタクト部ＭＧ１ｂには、フォトレジストパターンＲＰ３で覆われた部分と覆われていない部分とがある。このため、コンタクト部ＭＧ１ｂは、フォトレジストパターンＲＰ３で覆われずに上方に向かって露出した部分を有しており、この部分（コンタクト部ＭＧ１ｂのうちのフォトレジストパターンＲＰ３で覆われていない部分）は、ステップＳ１０のエッチングによって除去される。
本実施の形態とは異なり、ステップＳ１０で行うエッチングが異方性のエッチングであれば、コンタクト部ＭＧ１ｂのうち、フォトレジストパターンＲＰ３で覆われている部分はエッチングされずに残存する。しかしながら、本実施の形態では、ステップＳ１０のエッチング工程は、等方性のエッチングを行うことを特徴の一つとしている。
ステップＳ１０で行うエッチングが等方性のエッチングであるため、ステップＳ１０において、コンタクト部ＭＧ１ｂは、フォトレジストパターンＲＰ３で覆われていない部分が縦方向（コンタクト部ＭＧ１ｂの厚み方向、すなわち半導体基板６１の主面に略垂直な方向）にエッチングされると、コンタクト部ＭＧ１ｂ部においてフォトレジストパターンＲＰ３で上部が覆われているが側面が露出する部分が生じ、その部分からサイドエッチングされるようになる。
このため、ステップＳ１０の等方性エッチング工程において、コンタクト部ＭＧ１ｂは、フォトレジストパターンＲＰ３で覆われていない部分が除去されるだけでなく、更に、フォトレジストパターンＲＰ３で覆われている部分の一部がサイドエッチングされて除去され、コンタクト部ＭＧ１ｂのうち、ステップＳ１０の等方性エッチング工程で除去されずに残存した部分が、コンタクト部ＭＧ１ａとなる。従って、コンタクト部ＭＧ１ａは、コンタクト部ＭＧ１ｂの一部で形成され、コンタクト部ＭＧ１ａになる部分以外のコンタクト部ＭＧ１ｂは、ステップＳ１０のエッチングで除去される。コンタクト部ＭＧ１ａ（すなわちコンタクト部ＭＧ１ｂのうちのステップＳ１０の等方性エッチング工程で除去されずに残存した部分）は、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ａ以外のメモリゲート電極ＭＧ１）と一体的に形成されている。
また、図６４〜図６８にも示されるように、フォトレジストパターンＲＰ３は、サイドウォール状のメモリゲート電極ＭＧ１に平面的に重なるように形成される。すなわち、フォトレジストパターンＲＰ３は、サイドウォール状のメモリゲート電極ＭＧ１を平面的に内包するように形成される。なお、「サイドウォール状のメモリゲート電極ＭＧ１」は、ステップＳ１０の等方性エッチング工程の前は、「コンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１」に対応し、ステップＳ１０の等方性エッチング工程の後は、「コンタクト部ＭＧ１ａ以外のメモリゲート電極ＭＧ１」に対応する。
このため、フォトレジストパターンＲＰ３を形成すると、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）は、フォトレジストパターンＲＰ３で覆われ、横方向には選択ゲート電極ＳＧがあるため、縦方向（上下方向）にも横方向（水平方向）にも露出されていない状態となる。この状態（縦方向にも横方向にもサイドウォール状のメモリゲート電極ＭＧ１が露出されていない状態）でステップＳ１０のエッチングが行われるため、サイドウォール状のメモリゲート電極ＭＧ１は、ステップＳ１０のエッチングによってエッチングされずに、残存することになる。
また、ステップＳ１０のエッチング工程で行うエッチングは、等方性のエッチングであることが必要であるが、ドライエッチングまたはウェットエッチングのいずれを用いることも可能である。但し、ウェットエッチングよりもドライエッチングの方が、より好ましく、ステップＳ１０のエッチング工程で行うエッチングを等方性のドライエッチングとすることで、エッチング量の制御性が良い、および、ばらつきが小さいという利点を得られる。ドライエッチングの場合には、エッチングガスとしては、例えばＯ２／ＣＦ４などを使用することができる。
このようなステップＳ１０により、シリコンスペーサＳＰ１が除去され、サイドウォール状のメモリゲート電極ＭＧ１は残存し、コンタクト部ＭＧ１ｂはコンタクト部ＭＧ１ａとなる。
次に、図７６（Ａ１−Ａ１線での断面図）および図７７（Ｃ１−Ｃ１線での断面図）に示されるように、絶縁膜６５のうち、メモリゲート電極ＭＧ１（コンタクト部ＭＧ１ａを含む）で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図４７のステップＳ１１）。この際、メモリゲート電極ＭＧ１の下に位置する絶縁膜６５と、メモリゲート電極ＭＧ１および選択ゲート電極ＳＧ間に位置する絶縁膜６５とは、除去されずに残存する。このため、コンタクト部ＭＧ１ａの下に位置する絶縁膜６５と、コンタクト部ＭＧ１ａおよび選択ゲート電極ＳＧ間に位置する絶縁膜６５とも、除去されずに残存する。
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１をイオン注入阻止マスクとして用いて半導体基板６１（ｐ型ウエルＰＷ１）に導入（ドーピング）することで、ｎ−型半導体領域（不純物拡散層）６７ａ，６７ｂを形成する（図４７のステップＳ１２）。
この際、ｎ−型半導体領域６７ａは、メモリセル領域６１Ａにおいて、メモリゲート電極ＭＧ１の側壁（絶縁膜６５を介して選択ゲート電極ＳＧと隣合う側とは反対側の側壁）に自己整合して形成され、ｎ−型半導体領域６７ｂは、メモリセル領域６１Ａにおいて、選択ゲート電極ＳＧの側壁（絶縁膜６５を介してメモリゲート電極ＭＧ１と隣合う側とは反対側の側壁）に自己整合して形成される。ｎ−型半導体領域６７ａおよびｎ−型半導体領域６７ｂは、メモリセル領域６１Ａに形成されるメモリセルのソース・ドレイン領域の一部として機能することができる。
次に、図７８（Ａ１−Ａ１線での断面図）および図７９（Ｃ１−Ｃ１線での断面図）に示されるように、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１の側壁（絶縁膜６５を介して互いに隣合う側とは反対側の側壁）上に、例えば酸化シリコンなどの絶縁体からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）６８を形成する（図４７のステップＳ１３）。例えば、半導体基板６１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜を異方性エッチング（エッチバック）することによって、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１の側壁上にのみ選択的にこの絶縁膜を残して、側壁絶縁膜６８を形成することができる。図７９に示されるように、側壁絶縁膜６８は、コンタクト部ＭＧ１ａの側壁（側面）上にも形成され得る。本実施の形態においては、側壁絶縁膜を酸化シリコン膜として形成したが、酸化シリコン膜に限定されるものではなく、窒化シリコン膜および酸化シリコン膜と窒化シリコン膜との積層膜で形成してもよい。
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１とそれらの側壁上の側壁絶縁膜６８とをイオン注入阻止マスクとして用いて半導体基板６１（ｐ型ウエルＰＷ１）に導入（ドーピング）することで、高不純物濃度のｎ＋型半導体領域（不純物拡散層）６９ａ，６９ｂを形成する（図４７のステップＳ１４）。
この際、ｎ＋型半導体領域６９ａは、メモリセル領域６１Ａにおいて、メモリゲート電極ＭＧ１の側壁上の側壁絶縁膜６８に自己整合して形成され、ｎ＋型半導体領域６９ｂは、メモリセル領域６１Ａにおいて、選択ゲート電極ＳＧの側壁上の側壁絶縁膜６８に自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
ｎ−型半導体領域６７ａとそれよりも高不純物濃度のｎ＋型半導体領域６９ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域６７ｂとそれよりも高不純物濃度のｎ＋型半導体領域６９ｂとにより、選択トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
このようにして、上記メモリセル領域６１Ａに不揮発性メモリのメモリセルＭＣ１が形成される。
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行って、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１およびｎ＋型半導体領域６９ａ，６９ｂの上面（表面）を清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。
次に、サリサイド技術を用いて、図８０（Ａ１−Ａ１線での断面図）および図８１（Ｃ１−Ｃ１線での断面図）に示されるように、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１およびｎ＋型半導体領域６９ａ，６９ｂの上部（上面、表面、上層部）に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する。金属シリサイド層７１を形成したことにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層７１は、次のようにして形成することができる。
まず、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１およびｎ＋型半導体領域６９ａ，６９ｂの上面（表面）上を含む半導体基板６１の主面全面上に、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１および側壁絶縁膜６８を覆うように、金属膜（図示せず）を形成（堆積）する。この金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。それから、半導体基板６１に対して熱処理を施すことによって、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１およびｎ＋型半導体領域６９ａ，６９ｂの上層部分（表層部分）を上記金属膜と反応させる。これにより、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１およびｎ＋型半導体領域６９ａ，６９ｂの上部（上面、表面、上層部）に、それぞれ金属シリサイド層７１が形成される。金属シリサイド層７１は、例えばコバルトシリサイド層（上記金属膜がコバルト膜の場合）またはニッケルシリサイド層（上記金属膜がニッケル膜の場合）とすることができる。その後、未反応の上記金属膜を除去する。図８０および図８１にはこの段階の断面図が示されている。
また、図８１にも示されるように、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａの上面のうち、側壁絶縁膜６８で覆われていない部分に金属シリサイド層７１が形成される。また、上記図４０にも示されるように、選択ゲート電極ＳＧのコンタクト部ＳＧａの上面にも金属シリサイド層７１が形成される。
次に、図８２（Ａ１−Ａ１線での断面図）および図８３（Ｃ１−Ｃ１線での断面図）に示されるように、半導体基板６１の主面全面上に、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１および側壁絶縁膜６８を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）７２を形成（堆積）する。絶縁膜７２は酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜７２を、窒化シリコン膜とその上の酸化シリコン膜との積層膜とした場合には、上層側の酸化シリコン膜の厚みは、下層側の窒化シリコン膜の厚みよりも厚く、下層側の窒化シリコン膜は、絶縁膜７２にコンタクトホールＣＴを形成する際のエッチングストッパ膜としてとして機能する。絶縁膜７２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜７２の上面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜７２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜７２をドライエッチングすることにより、図８４（Ａ１−Ａ１線での断面図）および図８５（Ｃ１−Ｃ１線での断面図）に示されるように、絶縁膜７２にコンタクトホール（開口部、貫通孔）ＣＴを形成する。
コンタクトホールＣＴは、ｎ＋型半導体領域６９ａ，６９ｂ、選択ゲート電極ＳＧのコンタクト部ＳＧａ、およびメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａの上部などに形成される。コンタクトホールＣＴには、上記コンタクトホールＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４などがある。このうち、コンタクトホールＣＴ４は、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａの上部の絶縁膜（層間絶縁膜）７２に形成され、その底部では、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａ（の表面上の金属シリサイド層７１）の一部が露出される。また、コンタクトホールＣＴ２は、ｎ＋型半導体領域６９ｂの上部の絶縁膜（層間絶縁膜）７２に形成され、その底部では、ｎ＋型半導体領域６９ｂ（の表面上の金属シリサイド層７１）の一部が露出される。また、上記図４０からも分かるように、コンタクトホールＣＴ３は、選択ゲート電極ＳＧのコンタクト部ＳＧａの上部の絶縁膜（層間絶縁膜）７２に形成され、その底部では、選択ゲート電極ＳＧのコンタクト部ＳＧａ（の表面上の金属シリサイド層７１）の一部が露出される。
次に、図８６（Ａ１−Ａ１線での断面図）および図８７（Ｃ１−Ｃ１線での断面図）に示されるように、コンタクトホールＣＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜７２上に、バリア導体膜７３ａを形成する。このバリア導体膜７３ａは、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができる。それから、このバリア導体膜７３ａ上にタングステン膜などからなる主導体膜７３ｂをコンタクトホールＣＴを埋めるように形成し、絶縁膜７２上の不要な主導体膜７３ｂおよびバリア導体膜７３ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
プラグＰＧのうち、コンタクトホールＣＴ２に埋め込まれたプラグＰＧ２は、ｎ＋型半導体領域６９ｂ（の表面上の金属シリサイド層７１）に接して電気的に接続される。プラグＰＧのうち、コンタクトホールＣＴ４に埋め込まれたプラグＰＧ４は、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａ（の表面上の金属シリサイド層７１）に接して電気的に接続される。また、上記図４０からも分かるように、コンタクトホールＣＴ３に埋め込まれたプラグＰＧ３は、選択ゲート電極ＳＧのコンタクト部ＳＧａ（の表面上の金属シリサイド層７１）に接して電気的に接続される。
次に、上記図３９〜図４３に示されるように、プラグＰＧが埋め込まれた絶縁膜７２上に配線（配線層）ＭＭ１を形成する。この配線ＭＭ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、上記図３９〜図４３に示されるように、プラグＰＧが埋め込まれた絶縁膜７２上に絶縁膜（層間絶縁膜）７４を形成してから、この絶縁膜７４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝（絶縁膜７４において配線ＭＭ１が埋め込まれる溝）を形成する。それから、半導体基板６１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜７４上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線ＭＭ１を形成する。配線ＭＭ１は、絶縁膜７４の配線溝に埋め込まれた状態となっている。なお、図面の簡略化のために、上記図３９〜図４３では、配線ＭＭ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
配線ＭＭ１は、コンタクトホールＣＴに埋め込まれたプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、選択トランジスタのドレイン領域（半導体領域ＭＤ）、選択ゲート電極ＳＧのコンタクト部ＳＧａ、あるいはメモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａなどと電気的に接続される。例えば、上記図４１に示されるように、配線ＭＭ１のうちのメモリゲート用配線（メモリゲート電極ＭＧ１に接続されるべき配線）ＭＭ１ａは、コンタクトホールＣＴ４に埋め込まれたプラグＰＧ４を介して、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａに電気的に接続される。また、上記図４０に示されるように、配線ＭＭ１のうちの選択ゲート用配線（選択ゲート電極ＳＧに接続されるべき配線）ＭＭ１ｂは、コンタクトホールＣＴ３に埋め込まれたプラグＰＧ３を介して、選択ゲート電極ＳＧのコンタクト部ＳＧａに電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線ＭＭ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
次に、比較例の半導体装置と対比しながら、本実施の形態の主要な効果について説明する。
図８８および図８９は、比較例の半導体装置の要部断面図であり、本実施の形態の上記図３９および図４１にそれぞれ対応するものである。なお、図８８および図８９に示される比較例の半導体装置において、メモリゲート電極ＭＧ１０１、選択ゲート電極ＳＧ１０１、側壁絶縁膜１６８、金属シリサイド層１７１、絶縁膜１７２、コンタクトホールＣＴ１０１、プラグＰＧ１０１、絶縁膜１７４および配線ＭＭ１０１は、本実施の形態の上記メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ、側壁絶縁膜６８、金属シリサイド層７１、絶縁膜７２、コンタクトホールＣＴ、プラグＰＧ、絶縁膜７４および配線ＭＭ１にそれぞれ相当するものである。また、図８８および図８９に示される比較例の半導体装置において、コンタクト部ＭＧ１０１ａは、本実施の形態の上記コンタクト部ＭＧ１ａに相当するものである。
図８８および図８９に示される比較例の半導体装置では、メモリゲート電極ＭＧ１０１のコンタクト部ＭＧ１０１ａが、選択ゲート電極ＳＧ１０１上に乗り上げている。すなわち、メモリゲート電極ＭＧ１０１のコンタクト部ＭＧ１０１ａのうちの一部が選択ゲート電極ＳＧ１０１上に位置しており、選択ゲート電極ＳＧ１０１上から素子分離領域６２上にかけてコンタクト部ＭＧ１０１ａが延在している。コンタクト部ＭＧ１０１ａは、半導体基板６１の主面上に形成したシリコン膜（上記シリコン膜６６に相当）をエッチバックしてサイドウォール状のメモリゲート電極ＭＧ１０１を形成する際に、そのシリコン膜の上部にフォトレジストパターン（上記フォトレジストパターンＲＰ２に相当）を形成しておき、このフォトレジストパターンの下にシリコン膜を残してコンタクト部ＭＧ１０１ａとしたものである。選択ゲート電極ＳＧ１０１の一方の側壁上のシリコンスペーサ（上記シリコンスペーサＳＰ１に相当）を除去し、選択ゲート電極ＳＧ１０１の他方の側壁上にメモリゲート電極ＭＧ１０１を残す際に、コンタクト部ＭＧ１０１ａは選択ゲート電極ＳＧ１０１上に乗り上げている部分がエッチングされずに残存し、選択ゲート電極ＳＧ１０１上にコンタクト部ＭＧ１０１ａが乗り上げた構造が、製造後の比較例の半導体装置でも維持されている。
図８８および図８９に示される比較例の半導体装置では、次のような課題が生じることが、本発明者の検討により分かった。
メモリゲート電極ＭＧ１０１のコンタクト部ＭＧ１０１ａの一部が、選択ゲート電極ＳＧ１０１上に乗り上げている比較例の場合には、選択ゲート電極ＳＧ１０１上に乗り上げているコンタクト部ＭＧ１０１ａも絶縁膜１７２で十分に覆われるようにするために、絶縁膜１７２の厚み（半導体基板６１の主面から絶縁膜１７２の上面までの距離）を厚くする必要がある。
しかしながら、絶縁膜１７２に形成するコンタクトホールＣＴ１０１は、絶縁膜１７２を確実に貫通するように形成する必要がある。このため、絶縁膜１７２が厚いと、その分、絶縁膜１７２にコンタクトホールＣＴ１０１を形成する際のドライエッチングのエッチング量が多くなり、形成しているフォトレジストパターン（図示せず）の削れ量が増えてコンタクトホールの形状異常を発生させ歩留が低下する虞がある。また、オーバーエッチング量を多く設定する必要が生じ、これは、コンタクトホールＣＴ１０１の底部で露出する部分に対して、オーバーエッチングに起因したダメージを生じさせる虞がある。
また、絶縁膜１７２の厚みが厚いと、絶縁膜１７２に形成するコンタクトホールＣＴ１０１の深さが深くなる。しかしながら、コンタクトホールは、アスペクト比（縦横比）が大きくなりすぎると、形成が困難になる。このため、絶縁膜１７２の厚みが厚くなると、コンタクトホールＣＴ１０１のアスペクト比の増加を抑制するために、コンタクトホールＣＴ１０１の平面寸法（開口面積）を大きくする必要が生じるが、これは、半導体装置の小型化に不利となる。
また、不揮発性メモリを形成したのと同一の半導体基板６１の他の領域に不揮発性メモリ以外の周辺回路を形成する場合には、不揮発性メモリ形成領域（メモリセル領域６１Ａ、ソースダミー領域６１Ｂ及びワードシャント領域６１Ｃに相当する領域を含んでいる）をフォトレジストパターンで覆った状態で、周辺回路を形成する領域（周辺回路形成領域）において、ゲート加工（周辺回路のゲート電極を形成するためのパターニング工程）を行う。この際、比較例の場合には、選択ゲート電極ＳＧ１０１上に乗り上げているコンタクト部ＭＧ１０１ａの上面が半導体基板６１上に形成されている素子で最も高い位置にあり、その部分が周辺回路のゲート電極のパターニングにおいて十分保護される厚さのフォトレジストパターンで覆われる必要がある。したがって、フォトレジストパターンを本実施の形態よりも厚くする必要があるため、ゲート加工用のフォトレジストパターン（周辺回路形成領域においてゲート電極形成予定領域を覆うフォトレジストパターン）の厚みも厚くなる。ゲート加工用のフォトレジストパターンの厚みが厚くなると、微細なゲート電極を形成することが難しくなるため、比較例の場合には、周辺回路形成領域においてゲート電極の微細化を図る上で不利となる。
また、比較例のように、コンタクト部ＭＧ１０１ａの一部が選択ゲート電極ＳＧ１０１上に乗り上げている構造だと、コンタクト部ＭＧ１０１ａの位置や寸法のばらつきが大きくなりやすいため、プロセスマージンを確保するために、コンタクト部ＭＧ１０１ａの寸法を大きくしなければならず、半導体装置の小型化に不利となる。
それに対して、本実施の形態では、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上に乗り上げていない。すなわち、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上に位置する部分を有していない。コンタクト部ＭＧ１ａ以外の領域のメモリゲート電極ＭＧ１は、選択ゲート電極ＳＧの一方の側壁上にサイドウォール（サイドウォールスペーサ）状に形成されており、選択ゲート電極ＳＧ上には乗り上げていない。従って、コンタクト部ＭＧ１ａを含むメモリゲート電極ＭＧ１は、選択ゲート電極ＳＧ上に位置する部分を有していない。
また、本実施の形態では、絶縁膜６５を介して隣接する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１が半導体基板６１の主面上に複数延在している場合には、複数本のメモリゲート電極ＭＧ１にコンタクト部ＭＧ１ａを設けることになるが、いずれのメモリゲート電極ＭＧ１においても、コンタクト部ＭＧ１ａは選択ゲート電極ＳＧ上に乗り上げていない（選択ゲート電極ＳＧ上に位置する部分を有していない）。すなわち、絶縁膜６５を介して隣接する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１が半導体基板６１の主面上に複数延在している場合には、いずれのメモリゲート電極ＭＧ１（コンタクト部ＭＧ１ａを含むメモリゲート電極ＭＧ１）も、選択ゲート電極ＳＧ上に位置する部分を有していない。
すなわち、本実施の形態では、シリコン膜６６の成膜段階では、シリコン膜６６はシリコン膜６４のパターン（選択ゲート電極ＳＧ）を覆うように形成されるが、シリコン膜６６の成膜後、シリコン膜６６のうち、シリコン膜６４上に位置する部分は、その後に（具体的には上記ステップＳ９およびステップＳ１０で）全て除去される。このため、上記ステップＳ１０の等方性エッチング工程の後には、シリコン膜６４（選択ゲート電極ＳＧ）上にシリコン膜６６が配置されている部分がない状態となり、この状態が、製造された半導体装置においても維持されている。
このため、本実施の形態では、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａが選択ゲート電極ＳＧに乗り上げていない状態（すなわちシリコン膜６４上にシリコン膜６６が配置されている部分がない状態）で絶縁膜７２を形成するため、コンタクト部ＭＧ１０１ａの一部が、選択ゲート電極ＳＧ１０１上に乗り上げている上記比較例に比べて、絶縁膜７２の厚みを薄くすることができる。絶縁膜７２を薄くすることができるため、コンタクトホールＣＴを形成する際のドライエッチングのエッチング量及びオーバーエッチング量を少なく設定することができ、エッチング量が多いことに起因したコンタクトホールＣＴの形状異常の発生や、オーバーエッチングに起因したダメージの発生を、抑制または防止することができる。従って、半導体装置の信頼性を向上させることができ、また、半導体装置の性能を向上させることができる。
また、上記比較例に比べて、本実施の形態では、絶縁膜７２を薄くすることができるため、コンタクトホールＣＴの平面寸法（開口面積）が同じであれば、コンタクトホールＣＴのアスペクト比（縦横比）を小さくすることができ、また、コンタクトホールＣＴのアスペクト比が同じであれば、コンタクトホールＣＴの平面寸法（開口面積）を小さくすることができる。このため、コンタクトホールＣＴを形成しやすくなり、また、コンタクトホールの平面寸法（開口面積）の縮小も可能になる。従って、半導体装置の製造歩留まりを向上でき、また、半導体装置の小型化（小面積化）を図ることができる。また、半導体装置の小型化（小面積化）を促進することができる。
また、本実施の形態では、不揮発性メモリを形成したのと同一の半導体基板６１の他の領域に不揮発性メモリ以外の周辺回路を形成することもできる。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。半導体基板６１の主面における、周辺回路を形成する領域を、周辺回路形成領域と称することとする。半導体基板６１の主面の周辺回路形成領域には、周辺回路を構成するＭＩＳＦＥＴなどが形成されるが、この周辺回路形成領域のＭＩＳＦＥＴのゲート電極は、上記シリコン膜６４（すなわち選択ゲート電極ＳＧの形成に用いたシリコン膜６４と同層のシリコン膜）を用いて形成することができる。すなわち、上記ステップＳ５でシリコン膜６４を形成した後、上記ステップＳ１１で不要な絶縁膜６５を除去した段階まで、周辺回路形成領域にシリコン膜６４を残存させておく。そして、上記ステップＳ１２でＬＤＤ形成用（ここではｎ−型半導体領域６７ａ，６７ｂ形成用）のイオン注入を行なう前に、周辺回路形成領域において、残存するシリコン膜６４をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、パターニングされたシリコン膜６４からなるゲート電極（周辺回路を構成するＭＩＳＦＥのゲート電極）を形成することができる。
しかしながら、周辺回路形成領域において、残存するシリコン膜６４をパターニングしてゲート電極を形成する際には、不揮発性メモリ形成領域（上記メモリセル領域６１Ａ、ソースダミー領域６１Ｂおよびワードシャント領域６１Ｃに相当する領域を含んでいる）をフォトレジストパターンで覆った状態で、周辺回路形成領域のシリコン膜６４をパターニングする必要がある。これは、周辺回路形成領域のシリコン膜６４をパターニングして周辺回路のゲート電極を形成する際に、不揮発性メモリ形成領域の選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１などがエッチングされるのを防ぐためである。
本実施の形態では、上述のように、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上に乗り上げていない。すなわち、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上に位置する部分を有していないため、コンタクト部ＭＧ１ａを含むメモリゲート電極ＭＧ１は、選択ゲート電極ＳＧ上に位置する部分を有さない。このため、上記比較例の場合に比べて、本実施の形態では、周辺回路形成領域のシリコン膜６４をパターニングしてゲート電極（周辺回路を構成するＭＩＳＦＥのゲート電極）を形成する際に使用するフォトレジストパターン（すなわち不揮発性メモリ形成領域全体と周辺回路形成領域のゲート電極形成予定領域を覆うフォトレジストパターン）の厚みを薄くすることができる。このため、薄いフォトレジストパターンを用いて周辺回路形成領域のシリコン膜６４をパターニングしてゲート電極（周辺回路を構成するＭＩＳＦＥのゲート電極）を形成することができるため、周辺回路形成領域のゲート電極（周辺回路を構成するＭＩＳＦＥのゲート電極）の微細化を図ることができる。従って、半導体装置の小型化（小面積化）を図ることができ、また、半導体装置の小型化（小面積化）を促進することができる。
また、本実施の形態では、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａが選択ゲート電極ＳＧに乗り上げていない構造のため、上記比較例のようにコンタクト部ＭＧ１０１ａの一部が選択ゲート電極ＳＧ１０１上に乗り上げている構造に比べて、プロセスマージンを確保しやすく、半導体装置の小型化に有利となる。
また、コンタクト部ＭＧ１ａは、選択ゲート電極ＳＧの上面の高さよりも高い位置にある部分を有さず、コンタクト部ＭＧ１ａの高さ（すなわちコンタクト部ＭＧ１の最頂部の高さ）が、選択ゲート電極ＳＧの高さ（すなわち選択ゲート電極ＳＧの上面の高さ）以下であることが好ましく、これにより、上述の効果を最も享受できるようになる。これについては、後で説明する。
このように、本実施の形態の構造上の特徴により、上述の種々の効果を得ることができるが、本実施の形態では、本実施の形態の構造を得るための製造工程も工夫されている。これについて、以下に説明する。
本実施の形態とは異なり、上記ステップＳ９でシリコン膜６６をエッチバックしてメモリゲート電極ＭＧ１およびシリコンスペーサＳＰ１を形成した段階で、コンタクト部ＭＧ１ｂが選択ゲート電極ＳＧ上に乗り上げていない（すなわち、コンタクト部ＭＧ１ｂが選択ゲート電極ＳＧ上に位置する部分を有していない）ようにするのは、フォトマスクの合わせずれ（フォトレジストパターンのずれ）などを考慮すると、製造技術上難しい。無理に実現させようとしても、半導体装置の製造歩留まりを低下させる虞がある。
そこで、本実施の形態では、上記ステップＳ９でシリコン膜６６をエッチバックしてメモリゲート電極ＭＧ１およびシリコンスペーサＳＰ１を形成した段階では、形成されたコンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧ上に乗り上げた部分を有している。すなわち、コンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧ上に位置する部分を有している。このような構造は、選択ゲート電極ＳＧと交差（より好ましくは直交）するように延在するフォトレジストパターンＲＰ２をシリコン膜６６上に形成することで容易かつ的確に実現でき、フォトマスクの合わせずれ（上記フォトレジストパターンＲＰ２の位置のずれ）が多少生じたとしても、問題なく形成することができる。マージンも確保できるため、半導体装置の製造歩留まりを向上させることができる。
しかしながら、コンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧ上に位置する部分を有しているため、上記図８８および図８９に示される比較例の半導体装置に関連して説明した課題を解決するためには、絶縁膜７２形成工程の前までに、コンタクト部ＭＧ１ｂのうち、選択ゲート電極ＳＧ上に位置している部分を除去する必要がある。このため、上記ステップＳ１０のエッチング工程を工夫している。
上記フォトレジストパターンＲＰ３は、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）がフォトレジストパターンＲＰ３で覆われ、かつシリコンスペーサＳＰ１がフォトレジストパターンＲＰ３で覆われない（すなわち露出される）ように、形成する。これは、上記図６４〜図６８に示されるように、フォトレジストパターンＲＰ３の端部を、選択ゲート電極ＳＧ上に位置させることで、容易に実現することができる。このフォトレジストパターンＲＰ３をエッチングマスクとして用いてエッチングを行えば、このエッチングが異方性エッチングと等方性エッチングのいずれであっても、シリコンスペーサＳＰ１を除去し、かつサイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）を残存させることができる。しかしながら、このエッチングが異方性エッチングであれば、選択ゲート電極ＳＧ上にコンタクト部ＭＧ１ｂの一部が残存するため、上記図８８および図８９に示される比較例の半導体装置に関連して説明した課題が発生してしまう。
また、フォトレジストパターンを用いた異方性エッチングでは、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）のエッチングを防止しながら、コンタクト部ＭＧ１ｂのうち、選択ゲート電極ＳＧ上に位置する部分を除去することは、フォトマスクの合わせずれ（フォトレジストパターンの位置のずれ）を考慮すると、製造技術上難しい。無理に実現させようとしても、半導体装置の製造歩留まりを低下させる虞がある。
そこで、本実施の形態では、コンタクト部ＭＧ１ｂのうち、選択ゲート電極ＳＧ上に位置している部分を、ステップＳ１０で等方性エッチングによって除去している。
すなわち、本実施の形態では、コンタクト部ＭＧ１ｂには、フォトレジストパターンＲＰ３で覆われた部分と覆われていない部分とがあり、これは、上記図６４〜図６８に示されるように、フォトレジストパターンＲＰ３の端部を、選択ゲート電極ＳＧ上に位置させることで、容易に実現することができる。このフォトレジストパターンＲＰ３をエッチングマスクとして用いてエッチングを行えば、コンタクト部ＭＧ１ｂは、フォトレジストパターンＲＰ３で覆われていない部分が除去され、コンタクト部ＭＧ１ｂにおいてフォトレジストパターンＲＰ３で上方が覆われているが側面が露出する部分が生じ、本実施の形態のように等方性エッチングを用いることにより、コンタクト部ＭＧ１ｂがフォトレジストパターンＲＰ３から露出している側面から、上部をフォトレジストパターンＲＰ３で覆われている部分の一部がサイドエッチングされて除去される。この等方性エッチングによるサイドエッチングによって、コンタクト部ＭＧ１ｂのうち、フォトレジストパターンＲＰ３で覆われかつ選択ゲート電極ＳＧ上に位置する部分を除去することができる。ステップＳ１０の等方性エッチング工程を行うことで、コンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧ上に乗り上げた部分（すなわち選択ゲート電極ＳＧ上に位置する部分）を有さなくなって、コンタクト部ＭＧ１ａとなる。従って、ステップＳ１０においては、コンタクト部ＭＧ１ｂのうち、フォトレジストパターンＲＰ３で覆われない部分と、フォトレジストパターンＲＰ３で覆われかつ選択ゲート電極ＳＧ上に位置する部分とを等方性エッチングによって除去することが必要である。
フォトマスクの合わせずれ（フォトレジストパターンＲＰ３の位置のずれ）が多少生じても、フォトレジストパターンＲＰ３の端部が選択ゲート電極ＳＧ上に位置していれば、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）のエッチングを防止しながら、コンタクト部ＭＧ１ｂのうち、選択ゲート電極ＳＧ上に位置する部分を等方性エッチングによって除去することができる。このため、フォトマスクの合わせずれ（上記フォトレジストパターンＲＰ２の位置のずれ）のマージンを確保できるため、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態では、シリコンスペーサＳＰ１を除去する工程と同工程で、コンタクト部ＭＧ１ｂのうちの不要な部分（選択ゲート電極ＳＧ上に位置する部分）を除去しており、これは、上記ステップＳ１０で行うエッチングを等方性エッチングとすることで実現できる。これにより、半導体装置の製造工程数を低減できる。また、半導体装置のスループットを向上でき、半導体装置の製造コストも低減できる。
また、図７５に示すように、上記ステップＳ１０において、コンタクト部ＭＧ１ｂのうち、選択ゲート電極ＳＧ上に位置する部分を等方性エッチングによって除去するが、コンタクト部ＭＧ１ｂが、選択ゲート電極ＳＧの上面の高さＨ１よりも高い位置にある部分を有さないようになるまで、等方性エッチングを行う（継続する）ことが好ましい。すなわち、上記ステップＳ１０において、コンタクト部ＭＧ１ｂの最頂部（最上部）の高さが、選択ゲート電極ＳＧの上面の高さＨ１以下になるまで、等方性エッチングを行う（継続する）ことが好ましい。換言すれば、残存するコンタクト部ＭＧ１ｂによって形成されるコンタクト部ＭＧ１ａの最頂部（最上部）７７の高さＨ２が、選択ゲート電極ＳＧの上面の高さＨ１以下となる（すなわちＨ２≦Ｈ１）まで、ステップＳ１０の等方性エッチングを行うことが好ましい。これにより、コンタクト部ＭＧ１ａが、選択ゲート電極ＳＧの高さ以下となり、選択ゲート電極ＳＧの上面の高さＨ１よりも高い位置にある部分を有さなくなる。なお、ステップＳ１０で形成されたコンタクト部ＭＧ１ａの高さ（すなわち最頂部７７の高さＨ２）を、選択ゲート電極ＳＧの高さ（すなわち選択ゲート電極ＳＧの上面の高さＨ１）以下とした場合、この関係は、製造された半導体装置においても維持され得る。
ここで、コンタクト部ＭＧ１ｂ，ＭＧ１ａの最頂部（最上部）とは、コンタクト部ＭＧ１ｂ，ＭＧ１ａのうち、半導体基板６１の主面（素子分離領域６２が形成されている場合は素子分離領域６２の上面）からの高さが最も高い部分に対応する。また、コンタクト部ＭＧ１ａの最頂部７７の高さＨ２は、半導体基板６１の主面（素子分離領域６２が形成されている場合は素子分離領域６２の上面）からコンタクト部ＭＧ１ａの最頂部７７までの高さに対応する。また、選択ゲート電極ＳＧの上面の高さＨ１は、半導体基板６１の主面（素子分離領域６２が形成されている場合は素子分離領域６２の上面）から選択ゲート電極ＳＧの上面までの高さに対応する。選択ゲート電極ＳＧの上面の高さＨ１は、選択ゲート電極ＳＧの高さとみなすこともできる。なお、半導体基板６１の主面からの高さは、半導体基板６１の主面に垂直な方向の高さに対応する。最頂部７７および高さＨ１，Ｈ２は、図７５に示してある。
すなわち、コンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ上に乗り上げていない（すなわち選択ゲート電極ＳＧ上に位置する部分を有していない）ことが必須であるが、更に、コンタクト部ＭＧ１ａの最頂部（最上部）７７の高さＨ２が、選択ゲート電極ＳＧの上面の高さＨ１以下（すなわちＨ２≦Ｈ１）であることが好ましい。その理由は、以下の通りである。
サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ａ以外のメモリゲート電極ＭＧ１）の高さＨ３（図７４に示してある）は、選択ゲート電極ＳＧの上面の高さＨ１と同程度かそれ以下である。ここで、サイドウォール状のメモリゲート電極ＭＧ１の高さＨ３は、半導体基板６１の主面（素子分離領域６２が形成されている場合は素子分離領域６２の上面）からサイドウォール状のメモリゲート電極ＭＧ１の最頂部（最上部）までの高さに対応する。サイドウォール状のメモリゲート電極ＭＧ１の最頂部（最上部）は、サイドウォール状のメモリゲート電極ＭＧ１において、絶縁膜６５を介して選択ゲート電極ＳＧの側壁に対向する側の側面の最上部に対応する。
このため、上記図８８および図８９に示される比較例の半導体装置に関連して説明した課題は、コンタクト部ＭＧ１ａの最頂部７７の高さＨ２が、選択ゲート電極ＳＧの上面の高さＨ１よりも高く（すなわちＨ２＞Ｈ１）、かつ両者（高さＨ２と高さＨ１）の差が大きいほど、発生しやすくなる。そして、コンタクト部ＭＧ１ａが選択ゲート電極ＳＧ上に乗り上げると、高さＨ２と高さＨ１の差が最大となり、上記図８８および図８９に示される比較例の半導体装置に関連して説明した課題が最も発生しやすくなる。
それに対して、本実施の形態では、コンタクト部ＭＧ１ａが選択ゲート電極ＳＧ上に乗り上げないようにするだけでなく、更に、コンタクト部ＭＧ１ａの最頂部７７の高さＨ２が、選択ゲート電極ＳＧの上面の高さＨ１以下（すなわちＨ２≦Ｈ１）とすることで、コンタクト部ＭＧ１ａが、選択ゲート電極ＳＧの上面の高さよりも高い部分を有さなくなる。これにより、上記図８８および図８９に示される比較例の半導体装置に関連して説明した課題を、より的確に解決できる。
すなわち、選択ゲート電極ＳＧの高さＨ１を一定にした場合、上記絶縁膜７２を薄くできる効果は、コンタクト部ＭＧ１ａの最頂部７７の高さＨ２が、選択ゲート電極ＳＧの上面の高さＨ１以下（すなわちＨ２≦Ｈ１）となったときに最大となり、上記絶縁膜７２を薄くできることによる上述の効果を、最も享受することができる。また、上述した、周辺回路形成領域のゲート電極を形成する際に使用するフォトレジストパターンの厚みを薄くできる効果も、コンタクト部ＭＧ１ａの最頂部７７の高さＨ２が、選択ゲート電極ＳＧの上面の高さＨ１以下（すなわちＨ２≦Ｈ１）になったときに最大となり、周辺回路形成領域のゲート電極を微細化できる効果を、最も享受することができる。
また、ステップＳ１０の等方性エッチングで形成されたコンタクト部ＭＧ１ａは、このコンタクト部ＭＧ１ａにＸ方向に隣接するサイドウォール状のメモリゲート電極ＭＧ１と電気的に接続されている必要があるため、コンタクト部ＭＧ１ａとサイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ａ以外のメモリゲート電極ＭＧ１）とは一体的に形成されていることが必要である。一方、ステップＳ１０の等方性エッチング工程前のコンタクト部ＭＧ１ｂは、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）およびシリコンスペーサＳＰ１と一体的に形成されている。
また、コンタクト部ＭＧ１ａは、絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有していることが好ましい。すなわち、上記ステップＳ１０において、コンタクト部ＭＧ１ｂが、絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有さなくなる前に（すなわち後述の図９４のコンタクト部ＭＧ１ｄの状態になる前に）、等方性エッチングを終了（停止）することが好ましい。コンタクト部ＭＧ１ａが、絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有していないと、コンタクト部ＭＧ１ａとこのコンタクト部ＭＧ１ａに隣接するサイドウォール状のメモリゲート電極ＭＧ１との間で断線が発生してしまう虞がある。それに対して、コンタクト部ＭＧ１ａが、絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有していれば、コンタクト部ＭＧ１ａと、それに隣接するサイドウォール状のメモリゲート電極ＭＧ１との間の断線を、より的確に防止できる。
また、フォトレジストパターンＲＰ３は、次の要件を満たすように形成することが要求される。
まず、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）がフォトレジストパターンＲＰ３で覆われるようにする。これは、ステップＳ１０の等方性エッチングで、サイドウォール状のメモリゲート電極ＭＧ１がエッチングされて断線するのを防止するためである。
次に、シリコンスペーサＳＰ１がフォトレジストパターンＲＰ３で覆われないようにすることが望ましいが、ステップＳ１０のエッチングは等方性エッチングであるため、シリコンスペーサＳＰ１のサイドエッチングも可能であることから、シリコンスペーサＳＰ１の一部がフォトレジストパターンＲＰ３で覆われることも許容できる。但し、シリコンスペーサＳＰ１の一部がフォトレジストパターンＲＰ３で覆われた場合には、シリコンスペーサＳＰ１のうち、フォトレジストパターンＲＰ３で覆われない部分だけでなく、フォトレジストパターンＲＰ３で覆われた部分も、ステップＳ１０の等方性エッチングで除去する必要がある。シリコンスペーサＳＰ１の残存部分の発生を確実に防止する観点からは、シリコンスペーサＳＰ１がフォトレジストパターンＲＰ３で覆われないようにすることが、より好ましい。
次に、コンタクト部ＭＧ１ｂは、一部がフォトレジストパターンＲＰ３で覆われ、他の一部がフォトレジストパターンＲＰ３で覆われないようにする。これは、上述のように、コンタクト部ＭＧ１ｂにおいて、フォトレジストパターンＲＰ３で覆われていない部分だけでなく、フォトレジストパターンＲＰ３で覆われている部分の一部をサイドエッチングして、上記コンタクト部ＭＧ１ａを形成するためである。
このような要件を満たすためには、上記図６４〜図６８に示されるように、フォトレジストパターンＲＰ３の端部を、選択ゲート電極ＳＧ上に位置させることが好ましい。また、フォトマスクの合わせずれなどに起因して、フォトレジストパターンＲＰ３の位置が設計値から若干ずれる可能性があるが、フォトレジストパターンＲＰ３の端部を、上記図６４〜図６８に示されるように、選択ゲート電極ＳＧの中央（Ｙ方向の中央）付近に設計しておけば、フォトレジストパターンＲＰ３の位置が設計値から若干ずれたとしても、フォトレジストパターンＲＰ３は上記要件を満たすことができる。
図９０〜図９４は、フォトマスクの合わせずれなどに起因してフォトレジストパターンＲＰ３の位置がずれた場合の説明図であり、図９０（Ａ１−Ａ１線での断面図）は上記図６５に対応し、図９１（Ｃ１−Ｃ１線での断面図）は上記図６６に対応し、図９２（Ａ１−Ａ１線での断面図）は上記図６９に対応し、図９３（Ｃ１−Ｃ１線での断面図）および図９４（Ｃ１−Ｃ１線での断面図）は上記図７０に対応している。
図９０および図９１では、フォトマスクの合わせずれなどに起因して、フォトレジストパターンＲＰ３の位置が、上記図６５および図６６の場合に比べて、左側にずれている。この図９０および図９１の場合でも、フォトレジストパターンＲＰ３は上記要件を満たしている。この状態で、ステップＳ１０の等方性エッチングを行った場合が、図９２および図９３に示されている。図９２に示されるように、ステップＳ１０の等方性エッチングにより、シリコンスペーサＳＰ１が除去されるとともに、サイドウォール状のメモリゲート電極ＭＧ１（すなわちコンタクト部ＭＧ１ｂ以外のメモリゲート電極ＭＧ１）が残存している。また、図９３に示されるように、コンタクト部ＭＧ１ｂは、ステップＳ１０の等方性エッチングにより一部が除去されてコンタクト部ＭＧ１ａとなる。ステップＳ１０の等方性エッチングのエッチング条件（エッチング時間など）は、次のように設定することが好ましい。
図９４のコンタクト部ＭＧ１ｄは、図９３のコンタクト部ＭＧ１ａに相当するものであるが、コンタクト部ＭＧ１ｂが過剰に等方性エッチングされて形成されたものであり、絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有していない。図９４のコンタクト部ＭＧ１ｄの場合、コンタクト部ＭＧ１ｄとそれに隣接するサイドウォール状のメモリゲート電極ＭＧ１との間で断線してしまう可能性がある。このため、たとえフォトレジストパターンＲＰ３の位置のずれた場合でも、図９４のコンタクト部ＭＧ１ｄの状態とはならず、図９３に示されるように、コンタクト部ＭＧ１ａが、絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有するように、ステップＳ１０の等方性エッチングのエッチング条件（エッチング時間など）を設定する。
また、図９４のコンタクト部ＭＧ１ｅは、図９３のコンタクト部ＭＧ１ａに相当するものであるが、コンタクト部ＭＧ１ｂが過少に等方性エッチングされて形成されたものであり、コンタクト部ＭＧ１ｅの一部が選択ゲート電極ＳＧ上に乗り上げた状態となっている。図９４のコンタクト部ＭＧ１ｅの場合、上記図８８および図８９に示される比較例の半導体装置に関連して説明した課題が発生してしまう。このため、たとえフォトレジストパターンＲＰ３の位置のずれた場合でも、図９４のコンタクト部ＭＧ１ｅの状態とはならず、図９３のように、コンタクト部ＭＧ１ａが選択ゲート電極ＳＧ上に乗り上げていないように、より好ましくは、コンタクト部ＭＧ１ａの最頂部７７の高さＨ２が、選択ゲート電極ＳＧの高さＨ１以下（すなわちＨ２≦Ｈ１）となるように、ステップＳ１０の等方性エッチングの条件（エッチング時間など）を設定する。
このようにステップＳ１０の等方性エッチングのエッチング条件を設定することで、フォトマスクの合わせずれなどに起因して、フォトレジストパターンＲＰ３の位置がずれたとしても、本実施の形態の効果を的確に得ることができる。
（実施の形態４）
図９５〜図９７は、本実施の形態の半導体装置の製造工程中の要部平面図である。図９５は、上記実施の形態３の図５８に対応し、図９６は、上記実施の形態３の図６１に対応し、図９７は、上記実施の形態３の図７３に対応する。
図９５〜図９７は、本実施の形態の半導体装置の製造工程中の要部平面図である。図９５は、上記実施の形態３の図５８に対応し、図９６は、上記実施の形態３の図６１に対応し、図９７は、上記実施の形態３の図７３に対応する。
本実施の形態は、コンタクト部ＭＧ１ｂの平面形状（パターン形状）が、上記実施の形態３と異なっている。上述したように、コンタクト部ＭＧ１ｂは、上記ステップＳ９のエッチバック（異方性エッチング）工程において、フォトレジストパターンＲＰ２の下にシリコン膜６６を、その全厚み分残存させて形成されたものである。このため、上記図５８と上記図６１とを比べ、また、図９５と図９６とを比べると分かるように、コンタクト部ＭＧ１ｂの平面形状（パターン形状）は、上記ステップＳ９のエッチバック（異方性エッチング）工程で使用したフォトレジストパターンＲＰ２の平面形状（パターン形状）と同じである。従って、本実施の形態は、フォトレジストパターンＲＰ２の平面形状（パターン形状）も、上記実施の形態３と異なっている。
上記実施の形態３および本実施の形態において、コンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧと交差するように形成されており、選択ゲート電極ＳＧの延在方向（ここではＸ方向）に交差する方向（好ましくは直交する方向、ここではＹ方向）に延在している。しかしながら、上記実施の形態３では、上記図６１に示されるように、コンタクト部ＭＧ１ｂは、同じ幅Ｗ１で、選択ゲート電極ＳＧの延在方向に交差する方向に延在していた。このため、図７３に示されるように、上記実施の形態３では、ステップＳ１０後に残存するコンタクト部ＭＧ１ａの幅は、幅Ｗ１と同じになる。
それに対して、本実施の形態では、図９６に示されるように、コンタクト部ＭＧ１ｂは、ステップＳ１０後にコンタクト部ＭＧ１ａとして残る部分の幅Ｗ２（すなわちコンタクト部ＭＧ１ａの幅Ｗ２）に比べて、上記フォトレジストパターンＲＰ３で覆われない部分と、上記フォトレジストパターンＲＰ３で覆われかつ選択ゲート電極ＳＧ上に位置する部分とは、幅Ｗ３が小さく（狭く）なっている（すなわちＷ２＞Ｗ３）。コンタクト部ＭＧ１ｂのうち、上記フォトレジストパターンＲＰ３で覆われない部分（この部分の幅Ｗ３はコンタクト部ＭＧ１ａの幅Ｗ２より小さい）は、ステップＳ１０で除去され、コンタクト部ＭＧ１ｂのうち、上記フォトレジストパターンＲＰ３で覆われかつ選択ゲート電極ＳＧ上に位置する部分（この部分の幅Ｗ３はコンタクト部ＭＧ１ａの幅Ｗ２より小さい）は、ステップＳ１０で等方性エッチングによるサイドエッチングで除去される。このため、本実施の形態では、ステップＳ１０後に残存するコンタクト部ＭＧ１ａの幅は、幅Ｗ２と同じになる。ここで、幅Ｗ１，Ｗ２，Ｗ３は、選択ゲート電極ＳＧの延在方向（ここではＸ方向）に平行な方向の寸法（幅）に対応する。
上記実施の形態３のように、コンタクト部ＭＧ１ｂ（ひいてはコンタクト部ＭＧ１ｂを形成するためのフォトレジストパターンＲＰ２）が、同じ幅Ｗ１で、選択ゲート電極ＳＧの延在方向（ここではＸ方向）に交差する方向（ここではＹ方向）に延在している場合には、フォトレジストパターンＲＰ２の位置ずれに対する許容量（マージン）が向上し、コンタクト部ＭＧ１ｂの加工精度を向上することができる。
一方、本実施の形態では、コンタクト部ＭＧ１ｂのうち、ステップＳ１０後にコンタクト部ＭＧ１ａとして残る部分の幅Ｗ２を広くして、幅Ｗ２のコンタクト部ＭＧ１ａ上にコンタクトホールＣＴ４を形成しやすくしている。そして、コンタクト部ＭＧ１ｂのうち、上記フォトレジストパターンＲＰ３で覆われない部分と、上記フォトレジストパターンＲＰ３で覆われかつ選択ゲート電極ＳＧ上に位置する部分との各幅Ｗ３を幅Ｗ２よりも小さく（狭く）することで、上記フォトレジストパターンＲＰ３の位置ずれが生じたときの、コンタクト部ＭＧ１ａとそれに隣接するサイドウォール状のメモリゲート電極ＭＧ１との間の断線の発生を、より的確に防止することができる。その理由を、図９８および図９９を参照して説明する。
図９８および図９９は、ステップＳ１０の等方性エッチングによりサイドエッチングされる領域の説明図である。図９８は、コンタクト部ＭＧ１ｂの平面形状（パターン形状）が上記実施の形態３の図６１で示したコンタクト部ＭＧ１ｂの平面形状（パターン形状）であった場合に対応し、図９９は、コンタクト部ＭＧ１ｂの平面形状（パターン形状）が本実施の形態の図９６で示したコンタクト部ＭＧ１ｂの平面形状（パターン形状）であった場合に対応する。図９８および図９９には、コンタクト部ＭＧ１ａ近傍領域が示され、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１（コンタクト部ＭＧ１ａを含む）、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１間の絶縁膜６５、およびコンタクトホールＣＴ４が示され、他の構成要素は図示を省略している。また、図９８および図９９は、平面図であるが、メモリゲート電極ＭＧ１（コンタクト部ＭＧ１ａを含む）において、ステップＳ１０の等方性エッチングによるサイドエッチングが進行した領域にハッチングを付して示してある。なお、図９８のＣ１−Ｃ１線の断面図および図９９のＣ１−Ｃ１線の断面図は、いずれも上記図４１とほぼ同様になる。
本実施の形態では、コンタクト部ＭＧ１ｂのうち、ステップＳ１０後にコンタクト部ＭＧ１ａとして残る部分の幅Ｗ２（すなわちコンタクト部ＭＧ１ａの幅Ｗ２）に比べて、選択ゲート電極ＳＧ上に位置する部分の幅Ｗ３を小さく（狭く）している（すなわちＷ２＞Ｗ３）。コンタクト部ＭＧ１ｂのうち、選択ゲート電極ＳＧ上に位置する部分の幅Ｗ３が小さいほど、メモリゲート電極ＭＧ１（コンタクト部ＭＧ１ａを含む）において、ステップＳ１０の等方性エッチングによるサイドエッチングが進行した領域（図９８および図９９でハッチングを付した領域）のＸ方向（メモリゲート電極ＭＧ１の延在方向）の寸法Ｌ１，Ｌ２が小さくなる。このため、本実施の形態では、ステップＳ１０の等方性エッチングによるサイドエッチングが進行した領域（図９９でハッチングを付した領域）のＸ方向（メモリゲート電極ＭＧ１の延在方向）の寸法Ｌ２を、コンタクト部ＭＧ１ａの幅Ｗ２よりも小さく（すなわちＷ２＞Ｌ２）することができる。このため、たとえ、図９９におけるコンタクト部ＭＧ１ａのＣ１−Ｃ１線の断面が、上記図９４のコンタクト部ＭＧ１ｄ（このコンタクト部ＭＧ１ｄは絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有していない）のようになったとしても、図９９の矢印７９で示される経路で、コンタクト部ＭＧ１ａとそれに隣接するサイドウォール状のメモリゲート電極ＭＧ１との間が一体的に接続され、それによって電気的に接続された状態となる。従って、本実施の形態では、上記フォトレジストパターンＲＰ３の位置ずれが生じたときの、コンタクト部ＭＧ１ａとそれに隣接するサイドウォール状のメモリゲート電極ＭＧ１との間の断線の発生を、より的確に防止することができる。
一方、上記実施の形態３では、図９９におけるコンタクト部ＭＧ１ａのＣ１−Ｃ１線の断面が、上記図９４のコンタクト部ＭＧ１ｄのようにならないように、すなわち、上記図７０または図９３のコンタクト部ＭＧ１ａ（このコンタクト部ＭＧ１ａは絶縁膜６５を介して選択ゲート電極ＳＧと隣接する部分を有する）のようになるように、ステップＳ１０の等方性エッチングのエッチング条件を設定する。これにより、コンタクト部ＭＧ１ａとそれに隣接するサイドウォール状のメモリゲート電極ＭＧ１との間の断線の発生を、より的確に防止することができる。
（実施の形態５）
図１００は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態３の図３９に対応するものである。図１００には、上記実施の形態３の図３９と同様に、メモリセル領域６１Ａの断面（上記Ａ１−Ａ１線に相当する位置での断面）が示されている。
図１００は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態３の図３９に対応するものである。図１００には、上記実施の形態３の図３９と同様に、メモリセル領域６１Ａの断面（上記Ａ１−Ａ１線に相当する位置での断面）が示されている。
上記実施の形態３では、選択ゲート電極ＳＧの上部とメモリゲート電極ＭＧ１の上部とに、金属シリサイド層７１が形成されていた。それに対して本実施の形態では、図１００に示されるように、メモリゲート電極ＭＧ１の上部には金属シリサイド層７１が形成されているが、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧの上部には、金属シリサイド層７１は形成されていない。
すなわち、本実施の形態では、図１００に示されるように、選択ゲート電極ＳＧ上には、選択ゲート電極ＳＧとほぼ同じ平面形状（パターン形状）の絶縁膜８１および絶縁膜８２が形成されている。すなわち、選択ゲート電極ＳＧは、選択ゲート電極ＳＧと選択ゲート電極ＳＧ上の絶縁膜８１および絶縁膜８２との積層膜パターンとして形成されて、半導体基板６１上に延在している。絶縁膜８２は、絶縁膜として例えば窒化シリコン膜により形成されており、絶縁膜８１は、絶縁膜として例えば酸化シリコン膜により形成されている。絶縁膜８２は、絶縁膜８１上に形成されており、絶縁膜８１よりも厚く形成されている。従って、絶縁膜８１および絶縁膜８２は、下層側の薄い絶縁膜８１とそれよりも厚い上層側の絶縁膜８２との積層構造（積層膜、積層絶縁膜）となっている。選択ゲート電極ＳＧ上に絶縁膜８１，８２が形成されているため、サリサイドプロセス（金属シリサイド層７１形成工程）において、選択ゲート電極ＳＧ上に金属シリサイド層７１は形成されない。
また、上記実施の形態３では、選択ゲート電極ＳＧの一方の側壁上に絶縁膜６５を介してメモリゲート電極ＭＧ１が形成され、他方の側壁上に側壁絶縁膜６８が形成されていた。それに対して、本実施の形態では、選択ゲート電極ＳＧ上に絶縁膜８１および絶縁膜８２が形成されているため、選択ゲート電極ＳＧと絶縁膜８１と絶縁膜８２とからなる積層パターン（積層膜パターン）の一方の側壁上に絶縁膜６５を介してメモリゲート電極ＭＧ１が形成され、他方の側壁上に側壁絶縁膜６８が形成されている。すなわち、上記実施の形態３では、選択ゲート電極ＳＧとメモリゲート電極ＭＧ１とが絶縁膜６５を介して互いに隣り合うように形成されているのに対して、本実施の形態では、選択ゲート電極ＳＧと絶縁膜８１と絶縁膜８２とからなる積層パターン（積層膜パターン）とメモリゲート電極ＭＧ１とが絶縁膜６５を介して互いに隣り合うように形成されている。
本実施の形態におけるメモリセルＭＣ１の他の構成は、上記実施の形態３とほぼ同様であるので、ここではその説明は省略する。
本実施の形態では、選択ゲート電極ＳＧ上には絶縁膜８１および絶縁膜８２があるため、金属シリサイド層７１は、メモリゲート電極ＭＧ１の上部には形成されるが、選択ゲート電極ＳＧの上部には形成されない。このため、メモリゲート電極ＭＧ１上の金属シリサイド層７１が選択ゲート電極ＳＧに薄い絶縁膜６５を挟んで近接することがないため、選択ゲート電極ＳＧとメモリゲート電極ＭＧ１間のショート不良の発生を、より的確に防止することができる。一方、上記実施の形態３では、メモリゲート電極ＭＧ１の上部と選択ゲート電極ＳＧの上部とに、それぞれ金属シリサイド層７１を形成したことで、選択ゲート電極ＳＧの抵抗を小さくすることができ、不揮発性メモリの動作速度を、より向上させることができる。
図１０１および図１０２は、本実施の形態の半導体装置の要部平面図であり、ワードシャント領域６１Ｃが示されている。図１０２は、図１０１において、コンタクトホールＣＴの図示を省略し、選択ゲート電極ＳＧの上面のうち、金属シリサイド層７１が形成されている領域をドットのハッチングを付して示したものである。なお、メモリゲート電極ＭＧ１上にも金属シリサイド層７１が形成されているが、図１０２においては、メモリゲート電極ＭＧ１上の金属シリサイド層７１については、ドットのハッチングを付していない。図１０３および図１０４は、本実施の形態の半導体装置の要部断面図であり、図１０１および図１０２のＦ１−Ｆ１線の断面が図１０３に対応し、図１０１および図１０２のＧ１−Ｇ１線の断面が図１０４に対応する。なお、上記図１００は、メモリセル領域６１Ａの断面であり、図１０１および図１０２の平面図には、メモリセル領域６１Ａおよびソースダミー領域６１Ｂは示されていない。
本実施の形態においても、ワードシャント領域６１Ｃのレイアウトを上記実施の形態３（上記図３７）と同様にすることも可能である。しかしながら、選択ゲート電極ＳＧの上部に絶縁膜８１および絶縁膜８２を形成して、金属シリサイド層７１の形成を防止した本実施の形態においては、ワードシャント領域６１Ｃのレイアウトを図１０１および図１０２のようなレイアウトとすれば、より好ましい。以下では、主として、本実施の形態におけるワードシャント領域６１Ｃのレイアウト（すなわち図１０１のレイアウト）と、上記実施の形態３におけるワードシャント領域６１Ｃのレイアウト（すなわち上記図３７のレイアウト）との相違点について説明する。
ワードシャント領域６１Ｃにおいて、選択ゲート電極ＳＧのコンタクト部ＳＧａは、選択ゲート電極ＳＧの延在方向（ここではＸ方向）に交差する方向（好ましくは直交する方向、ここではＹ方向）に延在している。コンタクト部ＳＧａが選択ゲート電極ＳＧの延在方向に交差する方向（好ましくは直交する方向）に延在することで、コンタクト部ＳＧａが配置されていない領域に比べて、コンタクト部ＳＧａが配置されている領域では、選択ゲート電極ＳＧの幅（選択ゲート電極ＳＧの延在方向に直交する方向の幅）が広くなる。これにより、選択ゲート電極ＳＧのコンタクト部ＳＧａ上にコンタクトホールＣＴ３およびそれを埋めるプラグＰＧ３を的確に形成することができる。この点については、上記実施の形態３と本実施の形態とで共通である。
しなしながら、上記図３７と図１０１とを比べると分かるように、選択ゲート電極ＳＧにおいて、コンタクト部ＳＧａを延在させる向きが、上記実施の形態３と本実施の形態とでは反対（逆向き）である。
すなわち、上記実施の形態３では、上記図３７に示されるように、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、絶縁膜６５を介して隣接する選択ゲート電極ＳＧから離れる方向に向かって延在し、選択ゲート電極ＳＧのコンタクト部ＳＧａは、絶縁膜６５を介して隣接するメモリゲート電極ＭＧ１に向かって延在している。このため、上記実施の形態３では、絶縁膜６５を介して互いに隣接するメモリゲート電極ＭＧ１および選択ゲート電極ＳＧにおいて、選択ゲート電極ＳＧからコンタクト部ＳＧａが延在する向きは、メモリゲート電極ＭＧ１からコンタクト部ＭＧ１ａが延在する向きと同じである。つまり、平面的に（すなわち半導体基板６１の主面に平行な平面で）見ると、上記実施の形態３では、上記図３７に示されるように、絶縁膜６５を介して互いに隣接するメモリゲート電極ＭＧ１および選択ゲート電極ＳＧにおいて、選択ゲート電極ＳＧからコンタクト部ＳＧａが突出して（出っ張って）いる向きは、メモリゲート電極ＭＧ１からコンタクト部ＭＧ１ａが突出して（出っ張って）いる向きと同じである。
それに対して、本実施の形態では、図１０１に示されるように、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａは、絶縁膜６５を介して隣接する選択ゲート電極ＳＧから離れる方向に向かって延在し、一方、選択ゲート電極ＳＧのコンタクト部ＳＧａは、絶縁膜６５を介して隣接するメモリゲート電極ＭＧ１から離れる方向に向かって延在している。別の見方をすると、本実施の形態では、図１０１に示されるように、選択ゲート電極ＳＧ（例えば図１０１の選択ゲート電極ＳＧ１，ＳＧ２の一方）のコンタクト部ＳＧａは、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して隣り合う他の選択ゲート電極ＳＧ（例えば図１０１の選択ゲート電極ＳＧ１，ＳＧ２の他方）に近づく方向に向かって延在している。このため、本実施の形態では、絶縁膜６５を介して互いに隣接するメモリゲート電極ＭＧ１および選択ゲート電極ＳＧにおいて、選択ゲート電極ＳＧからコンタクト部ＳＧａが延在する向きは、メモリゲート電極ＭＧ１からコンタクト部ＭＧ１ａが延在する向きと反対（逆向き）である。つまり、平面的に（すなわち半導体基板６１の主面に平行な平面で）見ると、本実施の形態３では、図１０１に示されるように、絶縁膜６５を介して互いに隣接するメモリゲート電極ＭＧ１および選択ゲート電極ＳＧにおいて、選択ゲート電極ＳＧからコンタクト部ＳＧａが突出して（出っ張って）いる向きは、メモリゲート電極ＭＧ１からコンタクト部ＭＧ１ａが突出して（出っ張って）いる向きと反対（逆向き）である。
また、半導体基板６１の主面において、Ｘ方向に延在する選択ゲート電極ＳＧがＹ方向に複数並んで配置されているが、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して隣り合う選択ゲート電極ＳＧ同士（図１０１の場合は選択ゲート電極ＳＧ１と選択ゲート電極ＳＧ２）は、コンタクト部ＳＧａが、選択ゲート電極ＳＧの延在方向（ここではＸ方向）にずれて配置されている。すなわち、図１０１に示されるように、選択ゲート電極ＳＧ１におけるコンタクト部ＳＧａの配置位置と、その選択ゲート電極ＳＧ１にドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して隣り合う他の選択ゲート電極ＳＧ２におけるコンタクト部ＳＧａの配置位置とは、選択ゲート電極ＳＧ１，ＳＧ２の延在方向（ここではＸ方向）にずれて配置されている。換言すれば、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１は、半導体基板６１上に複数延在しており、メモリゲート電極ＭＧ１を挟まずに選択ゲート電極ＳＧの延在方向（ここではＸ方向）に交差する方向（ここではＹ方向）に隣り合う選択ゲート電極ＳＧ同士（図１０１の場合は選択ゲート電極ＳＧ１と選択ゲート電極ＳＧ２）は、コンタクト部ＳＧａの形成位置が、選択ゲート電極ＳＧの延在方向（ここではＸ方向）にずれている。なお、半導体基板６１上に選択ゲート電極ＳＧおよびメモリゲート電極ＭＧ１が複数延在している場合には、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して隣り合う選択ゲート電極ＳＧ同士と、メモリゲート電極ＭＧ１を挟まずに選択ゲート電極ＳＧの延在方向（ここではＸ方向）に交差する方向（ここではＹ方向）に隣り合う選択ゲート電極ＳＧ同士とは、同じになる。
選択ゲート電極ＳＧ１のコンタクト部ＳＧａは、選択ゲート電極ＳＧ１から選択ゲート電極ＳＧ２に近づく方向に延在し、一方、選択ゲート電極ＳＧ２のコンタクト部ＭＧ１ａは、選択ゲート電極ＳＧ２から選択ゲート電極ＳＧ１に近づく方向に延在している。このため、図１０１に示されるように、選択ゲート電極ＳＧ１におけるコンタクト部ＳＧａの配置位置と、選択ゲート電極ＳＧ２におけるコンタクト部ＳＧａの配置位置とを、選択ゲート電極ＳＧ１，ＳＧ２の延在方向（ここではＸ方向）にずらすことで、選択ゲート電極ＳＧ１のコンタクト部ＳＧａと選択ゲート電極ＳＧ２のコンタクト部ＳＧａとが近接してショートするのを的確に防止できる。
また、本実施の形態では、図１０２〜図１０４に示されるように、ワードシャント領域６１Ｃにおいても（すなわち素子分離領域６２上においても）、選択ゲート電極ＳＧ上に絶縁膜８１，８２が形成されており、選択ゲート電極ＳＧの上部には金属シリサイド層７１は形成されていないが、これは、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧについてであり、コンタクト部ＳＧａの上部には金属シリサイド層７１が部分的に形成されている。以下では、金属シリサイド層７１のうち、コンタクト部ＳＧａの上部に形成された金属シリサイド層７１を、金属シリサイド層７１ａと称するものとする。
本実施の形態においては、選択ゲート電極ＳＧのうち、コンタクト部ＳＧａ以外の領域は、絶縁膜８１，８２で覆われることで選択ゲート電極ＳＧ上に金属シリサイド層７１が形成されていない状態となっているが、選択ゲート電極ＳＧのうちのコンタクト部ＳＧａは、少なくとも一部が絶縁膜８１，８２で覆われておらず、コンタクト部ＳＧａの上面における絶縁膜８１，８２で覆われていない領域に、金属シリサイド層７１ａが形成されている。すなわち、コンタクト部ＳＧａの上面の少なくとも一部は、絶縁膜８１，８２で覆われておらず、金属シリサイド層７１ａが形成されており、選択ゲート電極ＳＧの上面のうち絶縁膜８１，８２で覆われた部分には、金属シリサイド層７１が形成されていない。
そして、選択ゲート電極ＳＧのコンタクト部ＳＧａ上の絶縁膜（層間絶縁膜）７２にコンタクトホールＣＴ３が形成され、コンタクトホールＣＴ３に埋め込まれたプラグ（導電体部）ＰＧ３と選択ゲート電極ＳＧのコンタクト部ＳＧａとが電気的に接続されている。このため、選択ゲート電極ＳＧのコンタクト部ＳＧａの上部に形成された金属シリサイド層７１ａが、コンタクトホールＣＴ３から露出されて、プラグＰＧ３に接した状態となっている。本実施の形態では、選択ゲート電極ＳＧにおいて、コンタクト部ＳＧａ以外に金属シリサイド層７１を形成しないことで、選択ゲート電極ＳＧとメモリゲート電極ＭＧ１間のショート不良の発生を的確に防止できるとともに、コンタクト部ＳＧａの上部に金属シリサイド層７１（すなわち金属シリサイド層７１ａ）を局所的に形成することで、プラグＰＧ３と選択ゲート電極ＳＧとのコンタクト抵抗を低減することができる。
また、図１０２および図１０４に示されるように、選択ゲート電極ＳＧのコンタクト部ＳＧａの上部に形成した金属シリサイド層７１ａは、メモリゲート電極ＭＧ１には隣接（絶縁膜６５を介して隣接）せず、メモリゲート電極ＭＧ１から、絶縁膜６５の厚みよりも更に長い距離、離間している。すなわち、コンタクト部ＳＧａが配置された領域において、絶縁膜６５を介してメモリゲート電極ＭＧ１に隣接する側の端部近傍では選択ゲート電極ＳＧの上面が絶縁膜８１，８２で覆われている（すなわち金属シリサイド層７１が形成されていない）。このため、平面的に見ると、図１０２に示されるように、選択ゲート電極ＳＧのコンタクト部ＳＧａの上面における金属シリサイド層７１ａが形成された領域が、選択ゲート電極ＳＧの上面における絶縁膜８１，８２で覆われた領域（金属シリサイド層７１が形成されていない領域）を間に挟んで、メモリゲート電極ＭＧ１から離間した状態となっている。従って、選択ゲート電極ＳＧの上面のうち、絶縁膜６５を介してメモリゲート電極ＭＧ１に隣接する側の端部近傍領域は、コンタクト部ＳＧａが配置された領域か否かにかかわらず、絶縁膜８１，８２で覆われた状態となっている。そして、選択ゲート電極ＳＧの上面のうち、金属シリサイド層７１（ここでは金属シリサイド層７１ａ）が形成された領域と、メモリゲート電極ＭＧ１に隣接する側の端部との間には、絶縁膜８１，８２で覆われた領域が介在した状態となっている。これにより、選択ゲート電極ＳＧのコンタクト部ＳＧａの上部に形成された金属シリサイド層７１ａは、薄い絶縁膜６５を挟んでメモリゲート電極ＭＧ１（上の金属シリサイド層７１）に近接することがないため、選択ゲート電極ＳＧとメモリゲート電極ＭＧ１間のショート不良の発生を、更に的確に防止することができる。
本実施の形態の半導体装置の他の構成については、上記実施の形態３とほぼ同様であるので、ここではその説明は省略する。
次に、本実施の形態の半導体装置の製造工程について説明する。図１０５〜図１２６は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図１０５〜図１２６のうち、図１０５、図１０７〜図１０９、図１１２、図１１３、図１１５、図１１６、図１１８〜図１２１および図１２３〜図１２６は要部断面図であり、図１０６、図１１０、図１１１、図１１４、図１１７および図１２２は要部平面図である。
本実施の形態の半導体装置の製造工程は、基本的には上記実施の形態３と同様であるため、主として上記実施の形態３との相違点について説明する。特に言及していない部分については、上記実施の形態３の製造工程と同様に行うことができる。
本実施の形態においては、上記実施の形態３と同様にして上記ステップＳ５のシリコン膜６４形成工程まで行ってから、上記ステップＳ６のパターニング工程を行う前に、図１０５（Ｆ１−Ｆ１線での断面図）に示されるように、シリコン膜６４上に絶縁膜８１および絶縁膜８２を順に形成する。絶縁膜８１は、例えば酸化シリコン膜などからなり、絶縁膜８２は、例えば窒化シリコン膜などからなり、それぞれシリコン膜６４の上面全体に形成することができる。この際、絶縁膜８１はシリコン膜６４上に形成され、絶縁膜８２は絶縁膜８１上に形成される。絶縁膜８１および絶縁膜８２は、例えばＣＶＤ法などにより形成することができる。絶縁膜８２は絶縁膜８１よりも厚く形成される。
次に、絶縁膜８２上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ１ａを形成する。フォトレジストパターンＲＰ１ａは上記実施の形態３のフォトレジストパターンＲＰ１に対応するものであり、形成すべき選択ゲート電極ＳＧに相当するパターンを有している。
次に、このフォトレジストパターンＲＰ１ａをエッチングマスクとして用いて、図１０６（要部平面図）、図１０７（Ｆ１−Ｆ１線での断面図）および図１０８（Ｇ１−Ｇ１線での断面図）に示されるように、絶縁膜８２、絶縁膜８１、およびシリコン膜６４をエッチング（ドライエッチング）してパターニングする。上記ステップＳ６のパターニング工程は、上記実施の形態３では、シリコン膜６４をパターニングしたのに対して、本実施の形態では、シリコン膜６４、絶縁膜８１、および絶縁膜８２の積層膜をパターニングする点が相違している。パターニングされたシリコン膜６４により、選択ゲート電極ＳＧが形成されるが、本実施の形態では、この段階では、選択ゲート電極ＳＧ上には、選択ゲート電極ＳＧと同じ平面形状（パターン形状）の絶縁膜８１および絶縁膜８２が形成された状態となっている。従って、選択ゲート電極ＳＧは、選択ゲート電極ＳＧと選択ゲート電極ＳＧ上の絶縁膜８１，８２との積層膜パターンとして形成されて、半導体基板６１上に延在している。その後、フォトレジストパターンＲＰ１ａは除去する。図１０７および図１０８は、フォトレジストパターンＲＰ１ａが除去された段階に対応する。なお、図１０６は、上記図１０１と同じ領域の平面図であるが、理解を簡単にするために、選択ゲート電極ＳＧおよび絶縁膜８１，８２の積層パターンのみを図示している。
また、他の形態として、フォトレジストパターンＲＰ１ａをエッチングマスクとして絶縁膜８２をエッチング（ドライエッチング）してパターニングした後、フォトレジストパターンＲＰ１ａを除去してから、絶縁膜８２をエッチングマスク（ハードマスク）として用いて絶縁膜８１およびシリコン膜６４をエッチング（ドライエッチング）してパターニングすることもできる。
選択ゲート電極ＳＧは、ワードシャント領域６１Ｃに配置されたコンタクト部ＳＧａを一体的に有している。また、図１０７はワードシャント領域６１Ｃであるため、図示されていないが、上記図１００からも分かるように、上記メモリセル領域６１Ａにおいて、選択ゲート電極ＳＧの下に絶縁膜６３が残存して選択トランジスタのゲート絶縁膜となる。
次に、本実施の形態では、上記ステップＳ７の絶縁膜６５形成工程を行う前に、フォトレジストパターンＲＰ４形成工程と、このフォトレジストパターンＲＰ４をエッチングマスクとした絶縁膜８２および絶縁膜８１のエッチング工程とを行う。この工程について、具体的に説明する。
まず、図１０９（Ｇ１−Ｇ１線での断面図）に示されるように、フォトリソグラフィ技術を用いて、半導体基板６１の主面上にフォトレジストパターン（レジストパターン）ＲＰ４を形成する。このフォトレジストパターンＲＰ４は、上記メモリセル領域６１Ａ全体と上記ソースダミー領域６１Ｂ全体とを覆うように形成され、かつ、ワードシャント領域６１Ｃにおいて、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧを覆い、コンタクト部ＳＧａの少なくとも一部を覆わない（露出する）ように形成される。すなわち、フォトレジストパターンＲＰ４は、ワードシャント領域６１Ｃに開口部ＯＰ１を有しており、コンタクト部ＳＧａの少なくとも一部が、開口部ＯＰ１に平面的に重なっており、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧは、開口部ＯＰ１に平面的に重なっていない。
次に、このフォトレジストパターンＲＰ４をエッチングマスクとして用いて、フォトレジストパターンＲＰ４の開口部ＯＰ１から露出する絶縁膜８２をエッチング（ドライエッチング）して除去する。この際、絶縁膜８１が絶縁膜８２をエッチングする際のエッチングストッパとして機能する。その後、更に絶縁膜８１もエッチング（ドライエッチング）で除去する。その後、フォトレジストパターンＲＰ４を除去する。これにより、図１０９および図１１０に示されるように、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧ上は絶縁膜８１，８２で覆われ、コンタクト部ＳＧａの少なくとも一部が絶縁膜８１，８２で覆われずに露出した状態となる。なお、図１１０は、上記図１０１などと同じ領域の平面図であるが、選択ゲート電極ＳＧのパターンを実線で示し、フォトレジストパターンＲＰ４の開口部ＯＰ１の位置を点線で示し、絶縁膜８２および絶縁膜８１が除去されて選択ゲート電極ＳＧの上面が露出される領域をハッチングを付して示したものである。
本実施の形態では、上述のように、選択ゲート電極ＳＧ（例えば図１１０の選択ゲート電極ＳＧ１，ＳＧ２の一方）のコンタクト部ＳＧａは、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して隣り合う他の選択ゲート電極ＳＧ（例えば図１１０の選択ゲート電極ＳＧ１，ＳＧ２の他方）に近づく方向に向かって延在している。このため、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して隣り合う選択ゲート電極ＳＧ同士（例えば図１１０の選択ゲート電極ＳＧ１，ＳＧ２）は、互いに相手に近づく方向にコンタクト部ＳＧａが延在しており、平面的に見ると互いに相手に近づく方向に突出している。
従って、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して隣り合う選択ゲート電極ＳＧの間（例えば図１１０の選択ゲート電極ＳＧ１，ＳＧ２間）にフォトレジストパターンＲＰ４の開口部ＯＰ１を配置することで、コンタクト部ＳＧａの少なくとも一部が開口部ＯＰ１に平面的に重なりかつコンタクト部ＳＧａ以外の選択ゲート電極ＳＧが開口部ＯＰ１に平面的に重ならないようにすることが、容易かつ的確に実現できる。これにより、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧ上の絶縁膜８１，８２を除去することなく、コンタクト部ＳＧａの少なくとも一部上の絶縁膜８１，８２を的確に除去することができる。
選択ゲート電極ＳＧの上面のうち、絶縁膜８１，８２が除去されて選択ゲート電極ＳＧの上面が露出された領域（すなわち図１１０においてハッチングを付した領域）には、後で金属シリサイド層７１が形成され、それ以外の領域の選択ゲート電極ＳＧの上面（すなわち図１１０の選択ゲート電極ＳＧのうちのハッチングが付されていない領域）は、絶縁膜８１，８２で覆われたままであるため、後で金属シリサイド層７１は形成されない。従って、選択ゲート電極ＳＧの上面のうち、その上の絶縁膜８１，８２を除去した領域と、後で金属シリサイド層７１が形成される領域とは一致している。
また、図１１０からも分かるように、コンタクト部ＳＧａの上面のうち、後でメモリゲート電極ＭＧ１に隣接する側の端部から所定の距離Ｌ３以上離れた領域は絶縁膜８１，８２を除去して、後で金属シリサイド層７１を形成するが、コンタクト部ＳＧａのうち、後でメモリゲート電極ＭＧ１に隣接する側の端部から所定の距離Ｌ３以内の領域には、絶縁膜８１，８２を残して後で金属シリサイド層７１が形成されないようにすることが好ましい。すなわち、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧの上面上に絶縁膜８１，８２を残すだけでなく、コンタクト部ＳＧａにおいて、後でメモリゲート電極ＭＧ１に隣接する側の端部近傍にも絶縁膜８１，８２を残すことが好ましい。これにより、上記図１０２および図１０４に示されるように、選択ゲート電極ＳＧのコンタクト部ＳＧａの上面における金属シリサイド層７１が形成された領域が、選択ゲート電極ＳＧの上面における絶縁膜８１，８２で覆われた領域（金属シリサイド層７１が形成されていない領域）を間に挟んで、メモリゲート電極ＭＧ１から離間した状態となる。
また、フォトレジストパターンＲＰ４を形成する際に、上述した周辺回路形成領域は、フォトレジストパターンＲＰ４で覆われずに露出するようにしておくことで、ワードシャント領域６１Ｃにおけるコンタクト部ＳＧａ上の絶縁膜８２および絶縁膜８１を除去するエッチング工程と同工程で、周辺回路形成領域におけるシリコン膜６４上の絶縁膜８２および絶縁膜８１を除去することもできる。これにより、周辺回路形成領域に残存するシリコン膜６４を用いて、周辺回路を構成するＭＩＳＦＥＴのゲート電極を後で形成することが容易になる。
次に、上記実施の形態３と同様にして、図１１１、図１１２（Ｆ１−Ｆ１線での断面図）および図１１３（Ｇ１−Ｇ１線での断面図）に示されるように、上記ステップＳ７で絶縁膜６５を形成し、上記ステップＳ８でシリコン膜６６を形成する。それから、上記ステップＳ９で、シリコン膜６６上にフォトレジストパターンＲＰ２を形成してから、フォトレジストパターンＲＰ２から露出するシリコン膜６６を異方性ドライエッチングによりエッチバックする。なお、図１１１は、上記図１０１などと同じ領域の平面図であるが、選択ゲート電極ＳＧのパターンとフォトレジストパターンＲＰ２とを示し、かつフォトレジストパターンＲＰ２にハッチングを付したものであり、シリコン膜６６および絶縁膜６５，８１，８２は透視してある。
これにより、図１１４、図１１５（Ｆ１−Ｆ１線での断面図）および図１１６（Ｇ１−Ｇ１線での断面図）に示されるように、選択ゲート電極ＳＧおよび絶縁膜８１，８２の積層パターンの両方の側壁のうち、一方の側壁上に絶縁膜６５を介してシリコン膜６６がサイドウォール状に残存することでメモリゲート電極ＭＧ１が形成され、また、他方の側壁上に絶縁膜６５を介してシリコン膜６６がサイドウォール状に残存することでシリコンスペーサＳＰ１が形成される。また、エッチングマスクとして機能するフォトレジストパターンＲＰ２の下にシリコン膜６６がエッチングされずに残存することでコンタクト部ＭＧ１ｂが形成される。その後、フォトレジストパターンＲＰ２は除去する。図１１４〜図１１６は、フォトレジストパターンＲＰ２が除去された段階に対応する。なお、図１１４は、上記図１０１などと同じ領域の平面図であるが、選択ゲート電極ＳＧと残存するシリコン膜６６（すなわちシリコンスペーサＳＰ１、メモリゲート電極ＭＧ１およびコンタクト部ＭＧ１ｂ）とのパターンを示し、かつ残存するシリコン膜６６（すなわちシリコンスペーサＳＰ１、メモリゲート電極ＭＧ１およびコンタクト部ＭＧ１ｂ）にハッチングを付したものであり、絶縁膜６５，８１，８２は透視してある。
ステップＳ９のエッチバック工程は異方性エッチングであるため、形成されたコンタクト部ＭＧ１ｂは、フォトレジストパターンＲＰ２と同様のパターン形状（平面形状）を有している。ワードシャント領域６１Ｃにおいて、フォトレジストパターンＲＰ２は、選択ゲート電極ＳＧと交差（好ましくは直交）するように形成されていたため、コンタクト部ＭＧ１ｂは、選択ゲート電極ＳＧと交差（好ましくは直交）するように形成される。
本実施の形態においても、フォトレジストパターンＲＰ２のレイアウト（平面形状）を上記実施の形態３（上記図５８）と同様にし、それによって形成されるコンタクト部ＭＧ１ｂのレイアウト（平面形状）を上記実施の形態３（上記図５８）と同様にすることもできる。すなわち、上記実施の形態３では、上記図５８および図６０に示されるように、フォトレジストパターンＲＰ２は、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して互いに隣り合う２本の選択ゲート電極ＳＧに交差する（すなわちこの２本の選択ゲート電極ＳＧを跨ぐ）ように形成されている。このため、コンタクト部ＭＧ１ｂは、ドレイン領域（上記ドレイン用の半導体領域ＭＤに対応）を介して互いに隣り合う２本の選択ゲート電極ＳＧに交差する（すなわちこの２本の選択ゲート電極ＳＧを跨ぐ）ように形成される。この上記実施の形態３におけるフォトレジストパターンＲＰ２およびコンタクト部ＭＧ１ｂのレイアウト（平面形状）を本実施の形態に適用することもできる。
しかしながら、フォトレジストパターンＲＰ２およびコンタクト部ＭＧ１ｂのレイアウト（平面形状）は、図１１１および図１１４のようにすることでもきる。すなわち、図１１１および図１１２に示されるように、フォトレジストパターンＲＰ２は、１本の選択ゲート電極ＳＧに交差する（すなわち１本の選択ゲート電極ＳＧを跨ぐ）ように形成し、それによって、図１１４および図１１５に示されるように、各コンタクト部ＭＧ１ｂが、１本の選択ゲート電極ＳＧに交差する（すなわち１本の選択ゲート電極ＳＧを跨ぐ）ように形成することもできる。
上記図５８および図６０のレイアウトと、図１１１および図１１４のレイアウトのいずれにおいても、重要なのは、ワードシャント領域６１Ｃにおいて、各選択ゲート電極ＳＧと交差（好ましくは直交）するようにフォトレジストパターンＲＰ２を形成し、それによって、各選択ゲート電極ＳＧと交差（好ましくは直交）するようにコンタクト部ＭＧ１ｂを形成することである。各コンタクト部ＭＧ１ｂが跨ぐ（交差する）選択ゲート電極ＳＧの本数は、３本以上も可能であるが、フォトレジストパターンＲＰ２のレイアウトを考慮すると、上記図５８および図６０のように２本か、あるいは図１１１および図１１４のように１本が好ましい。ただし、図１１４においては、Ｓ−Ｓ線に対して対称なレイアウトが図１１４に示されているレイアウトの左側にも形成されているので、左側に形成されている各コンタクト部ＳＧａの左側にはコンタクト部ＭＧ１ｂが形成されることになり、最終的に形成されるコンタクト部ＳＧａおよびＭＧ１ａの個数はどちらのレイアウトで形成した場合も同じとなる。
次に、上記実施の形態３と同様にして、上記ステップＳ１０を行う。すなわち、上記実施の形態３と同様に、図１１７、図１１８（Ｆ１−Ｆ１線での断面図）および図１１９（Ｇ１−Ｇ１線での断面図）に示されるように、メモリゲート電極ＭＧ１が覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターンＲＰ３を半導体基板６１上に形成する。それから、図１２０（Ｆ１−Ｆ１線での断面図）、図１２１（Ｇ１−Ｇ１線での断面図）および図１２２に示されるように、フォトレジストパターンＲＰ３をエッチングマスクとして等方性のエッチングを行うことによって、シリコンスペーサＳＰ１を除去する。その後、フォトレジストパターンＲＰ３を除去する。
フォトレジストパターンＲＰ３のレイアウトの要件や、ステップＳ１０の等方性エッチングの条件などについては、上記実施の形態３と同様に規定することができるので、ここではその説明は省略する。また、ステップＳ１０の等方性エッチングにより、シリコンスペーサＳＰ１が除去され、サイドウォール状のメモリゲート電極ＭＧ１は残存し、コンタクト部ＭＧ１ｂはコンタクト部ＭＧ１ａとなるが、この点についても、上記実施の形態３と同様であるので、ここではその説明は省略する。なお、図１１７は、上記図１０１などと同じ領域の平面図であるが、絶縁膜６５，８１，８２を透視し、フォトレジストパターンＲＰ３と、フォトレジストパターンＲＰ３で覆われずに露出するシリコンスペーサＳＰ１およびコンタクト部ＭＧ１ｂ）とにハッチングを付してある。また、図１２２は、上記図１０１などと同じ領域の平面図であるが、フォトレジストパターンＲＰ３を除去した段階が示され、絶縁膜６５，８１，８２を透視し、残存するシリコン膜６６（すなわちメモリゲート電極ＭＧ１およびコンタクト部ＭＧ１ａ）にハッチングを付してある。
次に、上記実施の形態３と同様に、上記ステップＳ１１で、図１２３（Ｆ１−Ｆ１線での断面図）および図１２４（Ｇ１−Ｇ１線での断面図）に示されるように、絶縁膜６５のうち、メモリゲート電極ＭＧ１（コンタクト部ＭＧ１ａを含む）で覆われずに露出する部分を除去する。それから、ここでは図示しないが、上記実施の形態３と同様に、上記ステップＳ１２で、メモリセル領域６１Ａ（上記図１００に対応する領域）において、上記ｎ−型半導体領域６７ａ，６７ｂを形成する。次に、上記実施の形態３と同様に、上記ステップＳ１３で、側壁絶縁膜６８を形成する。それから、ここでは図示しないが、上記実施の形態３と同様に、上記ステップＳ１４で、メモリセル領域６１Ａ（上記図１００に対応する領域）において、ｎ＋型半導体領域６９ａ，６９ｂを形成する。
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行って、選択ゲート電極ＳＧのコンタクト部ＳＧａ（絶縁膜８１，８２で覆われていない領域）、メモリゲート電極ＭＧ１および上記ｎ＋型半導体領域６９ａ，６９ｂの上面（表面）を清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。
次に、上記実施の形態３と同様に、サリサイド技術を用いて、図１２５（Ｆ１−Ｆ１線での断面図）および図１２６（Ｇ１−Ｇ１線での断面図）や上記図１００に示されるように、選択ゲート電極ＳＧのコンタクト部ＳＧａ（絶縁膜８１，８２で覆われていない領域）、メモリゲート電極ＭＧ１およびｎ＋型半導体領域６９ａ，６９ｂの上部（上面、表面、上層部）に、それぞれ金属シリサイド層７１を形成する。選択ゲート電極ＳＧの上面のうち、絶縁膜８１，８２で覆われている部分には金属シリサイド層７１が形成されないこと以外は、金属シリサイド層７１の形成工程は、上記実施の形態３と基本的には同じである。
すなわち、選択ゲート電極ＳＧのコンタクト部ＳＧａ（絶縁膜８１，８２で覆われていない領域）、メモリゲート電極ＭＧ１および上記ｎ＋型半導体領域６９ａ，６９ｂの上面（表面）上を含む半導体基板６１の主面全面上に、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ１および側壁絶縁膜６８を覆うように、金属膜（図示せず）を形成（堆積）する。それから、半導体基板６１に対して熱処理を施すことにより、選択ゲート電極ＳＧのコンタクト部ＳＧａ（絶縁膜８１，８２で覆われていない領域）、メモリゲート電極ＭＧ１および上記ｎ＋型半導体領域６９ａ，６９ｂの上層部分（表層部分）を上記金属膜と反応させて金属シリサイド層７１を形成する。その後、未反応の上記金属膜を除去する。図１２５および図１２６にはこの段階の断面図が示されている。
このように、いわゆるサリサイドプロセスを行うことによって、金属シリサイド層７１を形成しているが、上記実施の形態３では、選択ゲート電極ＳＧ全体の上面が露出した状態で上記金属膜を形成してその金属膜と反応させるため、選択ゲート電極ＳＧ全体の上面に金属シリサイド層７１が形成される。一方、本実施の形態では、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧは絶縁膜８１，８２で覆われた状態で上記金属膜を形成するため、コンタクト部ＳＧａ以外の選択ゲート電極ＳＧの上部には金属シリサイド層７１は形成されない。そして、選択ゲート電極ＳＧのコンタクト部ＳＧａの少なくとも一部が絶縁膜８１，８２で覆われずに露出した状態で上記金属膜を形成するため、図１２６に示されるように、選択ゲート電極ＳＧのコンタクト部ＳＧａの少なくとも一部の上部には、金属シリサイド層７１が形成される。また、上記実施の形態３と同様、本実施の形態においても、図１２５にも示されるように、メモリゲート電極ＭＧ１のコンタクト部ＭＧ１ａの上面のうち、側壁絶縁膜６８で覆われていない部分に金属シリサイド層７１が形成される。
以降の工程は、上記実施の形態３と同様である。すなわち、上記図１００、図１０３および図１０４に示されるように、上記実施の形態３と同様にして、絶縁膜（層間絶縁膜）１２を形成し、絶縁膜７２にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内にプラグＰＧを形成し、プラグＰＧが埋め込まれた絶縁膜７２上に絶縁膜（層間絶縁膜）７４を形成し、絶縁膜７４に配線ＭＭ１を形成する。
本実施の形態においても、上述した本実施の形態固有の効果以外については、上記実施の形態３で説明した効果を得ることができる。また、本実施の形態においても、上記実施の形態４の技術を適用することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置およびその製造技術に適用して有効である。
１ 半導体基板
２ａｄ ｎ−型の半導体領域
２ａｓ ｎ−型の半導体領域
２ｂ ｎ＋型の半導体領域
３ シリサイド層
４ ゲート絶縁膜（第１ゲート絶縁膜または第３ゲート絶縁膜）
４Ａ ゲート絶縁膜
５ ｐ型の半導体領域
６ｂ 絶縁膜（第４絶縁膜）
６ｔ 絶縁膜（第５絶縁膜）
６ｂ／ＣＳＬ／６ｔ 絶縁膜／電荷蓄積層／絶縁膜（第２ゲート絶縁膜）
７ｂ、７ｔ 酸化シリコン膜
７ｍ 窒化シリコン膜
８ ｎ型の半導体領域
９ 層間絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 導電膜
１０ｎ ｎ型の導電膜（第１導電膜）
１０ｎａ ｎ型の導電膜
１０ｐ ｐ型の導電膜
１０Ｅ 下部電極
１１ サイドウォール
１１Ｅ 上部電極
１３ ｎ−型の半導体領域
１４ ｐ−型の半導体領域
１５ サイドウォール
１６，１７ フォトレジストパターン
１８ ｎ−型の半導体領域
１９ ｐ−型の半導体領域
２０ フォトレジストパターン
２１ ｐ＋型の半導体領域
２２ フォトレジストパターン
２３ ｎ＋型の半導体領域
２５ 酸化膜（第６絶縁膜）
５１ パッド電極
６１ 半導体基板
６１Ａ メモリセル領域
６１Ｂ ソースダミー領域
６１Ｃ ワードシャント領域
６２ 素子分離領域
６３ 絶縁膜
６４ シリコン膜
６５ 絶縁膜
６５ａ，６５ｃ 酸化シリコン膜
６５ｂ 窒化シリコン膜
６６ シリコン膜
６７ａ，６７ｂ ｎ−型半導体領域
６８ 側壁絶縁膜
６９ａ，６９ｂ ｎ＋型半導体領域
７１，７１ａ 金属シリサイド層
７２ 絶縁膜
７３ａ バリア導体膜
７３ｂ 主導体膜
７４ 絶縁膜
７７ 最頂部
７９ 矢印
８１，８２ 絶縁膜
１６８ 側壁絶縁膜
１７１ 金属シリサイド層
１７２，１７４ 絶縁膜
ＡＣＴ 活性領域
ＣＡ コンタクトホール
ＣＡＰ キャップ絶縁膜
ＣＢ コンタクトホール
ＣＣ コンタクトホール（第２コンタクトホール）
ＣＧ 選択ゲート電極
ＣＭ コンタクトホール（第１コンタクトホール）
ＣＮＴ コンタクトホール（第３コンタクトホール）
ＣＴ，ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ１０１ コンタクトホール
ＣＳＬ 電荷蓄積層
Ｄｃ 半導体領域
ＤＭＹ ダミー部
Ｄｒｍ ドレイン領域
ＧＨｎ，ＧＨｐ，ＧＬｎ，ＧＬｐ ゲート電極
ＨＮＷ ｎウェル
ＨＰＷ ｐウェル
Ｍ１ 第１層配線
ＭＣ メモリセル
ＭＣ１ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＭＧ１，ＭＧ１０１ メモリゲート電極
ＭＧ１ａ，ＭＧ１ｂ，ＭＧ１ｄ，ＭＧ１ｅ，ＭＧ１０１ａ コンタクト部
ＭＭ１，ＭＭ１ａ，ＭＭ１ｂ，ＭＭ１０１ 配線
ＮＩＳＯ 埋め込みｎウェル
ＮＷ ｎウェル
ＯＰ１ 開口部
ＰＡＤ パッド電極
ＰＡ プラグ
ＰＢ プラグ
ＰＣ プラグ（第２プラグ）
ＰＬＧ プラグ（第３プラグ）
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４，ＰＧ１０１ プラグ
ＰＭ プラグ（第１プラグ）
ＰＷ ｐウェル
ＰＷ１ ｐ型ウエル
Ｑｎｃ 選択用ｎＭＩＳ
Ｑｎｍ メモリ用ｎＭＩＳ
ＲＰ フォトレジストパターン
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４ フォトレジストパターン（レジストパターン）
ＳＤ ソース・ドレイン領域
ＳＧ，ＳＧ１，ＳＧ２，ＳＧ１０１ 選択ゲート電極
ＳＧａ コンタクト部
ＳＰ１ シリコンスペーサ
ＳＴＩ 素子分離部
Ｓｒｍ ソース領域
ＳＷ サイドウォール
２ａｄ ｎ−型の半導体領域
２ａｓ ｎ−型の半導体領域
２ｂ ｎ＋型の半導体領域
３ シリサイド層
４ ゲート絶縁膜（第１ゲート絶縁膜または第３ゲート絶縁膜）
４Ａ ゲート絶縁膜
５ ｐ型の半導体領域
６ｂ 絶縁膜（第４絶縁膜）
６ｔ 絶縁膜（第５絶縁膜）
６ｂ／ＣＳＬ／６ｔ 絶縁膜／電荷蓄積層／絶縁膜（第２ゲート絶縁膜）
７ｂ、７ｔ 酸化シリコン膜
７ｍ 窒化シリコン膜
８ ｎ型の半導体領域
９ 層間絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 導電膜
１０ｎ ｎ型の導電膜（第１導電膜）
１０ｎａ ｎ型の導電膜
１０ｐ ｐ型の導電膜
１０Ｅ 下部電極
１１ サイドウォール
１１Ｅ 上部電極
１３ ｎ−型の半導体領域
１４ ｐ−型の半導体領域
１５ サイドウォール
１６，１７ フォトレジストパターン
１８ ｎ−型の半導体領域
１９ ｐ−型の半導体領域
２０ フォトレジストパターン
２１ ｐ＋型の半導体領域
２２ フォトレジストパターン
２３ ｎ＋型の半導体領域
２５ 酸化膜（第６絶縁膜）
５１ パッド電極
６１ 半導体基板
６１Ａ メモリセル領域
６１Ｂ ソースダミー領域
６１Ｃ ワードシャント領域
６２ 素子分離領域
６３ 絶縁膜
６４ シリコン膜
６５ 絶縁膜
６５ａ，６５ｃ 酸化シリコン膜
６５ｂ 窒化シリコン膜
６６ シリコン膜
６７ａ，６７ｂ ｎ−型半導体領域
６８ 側壁絶縁膜
６９ａ，６９ｂ ｎ＋型半導体領域
７１，７１ａ 金属シリサイド層
７２ 絶縁膜
７３ａ バリア導体膜
７３ｂ 主導体膜
７４ 絶縁膜
７７ 最頂部
７９ 矢印
８１，８２ 絶縁膜
１６８ 側壁絶縁膜
１７１ 金属シリサイド層
１７２，１７４ 絶縁膜
ＡＣＴ 活性領域
ＣＡ コンタクトホール
ＣＡＰ キャップ絶縁膜
ＣＢ コンタクトホール
ＣＣ コンタクトホール（第２コンタクトホール）
ＣＧ 選択ゲート電極
ＣＭ コンタクトホール（第１コンタクトホール）
ＣＮＴ コンタクトホール（第３コンタクトホール）
ＣＴ，ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ１０１ コンタクトホール
ＣＳＬ 電荷蓄積層
Ｄｃ 半導体領域
ＤＭＹ ダミー部
Ｄｒｍ ドレイン領域
ＧＨｎ，ＧＨｐ，ＧＬｎ，ＧＬｐ ゲート電極
ＨＮＷ ｎウェル
ＨＰＷ ｐウェル
Ｍ１ 第１層配線
ＭＣ メモリセル
ＭＣ１ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＭＧ１，ＭＧ１０１ メモリゲート電極
ＭＧ１ａ，ＭＧ１ｂ，ＭＧ１ｄ，ＭＧ１ｅ，ＭＧ１０１ａ コンタクト部
ＭＭ１，ＭＭ１ａ，ＭＭ１ｂ，ＭＭ１０１ 配線
ＮＩＳＯ 埋め込みｎウェル
ＮＷ ｎウェル
ＯＰ１ 開口部
ＰＡＤ パッド電極
ＰＡ プラグ
ＰＢ プラグ
ＰＣ プラグ（第２プラグ）
ＰＬＧ プラグ（第３プラグ）
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４，ＰＧ１０１ プラグ
ＰＭ プラグ（第１プラグ）
ＰＷ ｐウェル
ＰＷ１ ｐ型ウエル
Ｑｎｃ 選択用ｎＭＩＳ
Ｑｎｍ メモリ用ｎＭＩＳ
ＲＰ フォトレジストパターン
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４ フォトレジストパターン（レジストパターン）
ＳＤ ソース・ドレイン領域
ＳＧ，ＳＧ１，ＳＧ２，ＳＧ１０１ 選択ゲート電極
ＳＧａ コンタクト部
ＳＰ１ シリコンスペーサ
ＳＴＩ 素子分離部
Ｓｒｍ ソース領域
ＳＷ サイドウォール
Claims (9)
- 半導体基板と、
前記半導体基板の上部に形成された第１ゲート電極と、
前記第１ゲート電極の一方の側壁上に形成され、前記第１ゲート電極とともに前記半導体基板上に延在する第２ゲート電極と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
前記半導体基板上に前記第１ゲート電極および前記第２ゲート電極を覆うように形成された層間絶縁膜と、
を有し、
前記第２ゲート電極は、前記第１ゲート電極の前記一方の側壁に隣接する位置から前記第１ゲート電極から離れる方向に延在する第１コンタクト部を含み、
前記第２ゲート電極の前記第１コンタクト部上の前記層間絶縁膜に第１コンタクトホールが形成され、前記第１コンタクトホールに埋め込まれた第１導電体部と前記第２ゲート電極の前記第１コンタクト部とが電気的に接続されており、
前記第１コンタクト部は、前記第１ゲート電極上には乗り上げておらず、
前記第２ゲート電極の上部に第１金属シリサイド層が形成され、
前記第１ゲート電極は、前記第１ゲート電極と前記第１ゲート電極上の第２絶縁膜との積層膜パターンとして形成されており、
前記第１ゲート電極は、前記第２ゲート電極から離れる方向に延在する第２コンタクト部を含み、
前記第２コンタクト部の上面の少なくとも一部は、前記第２絶縁膜で覆われておらず、第２金属シリサイド層が形成されており、
前記第１ゲート電極の上面のうち前記第２絶縁膜で覆われた部分には、前記第２金属シリサイド層が形成されておらず、
前記第１ゲート電極の前記第２コンタクト部上の前記層間絶縁膜に第２コンタクトホールが形成され、前記第２コンタクトホールに埋め込まれた第２導電体部と前記第１ゲート電極の前記第２コンタクト部とが電気的に接続されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第２ゲート電極は、前記第１ゲート電極上に位置する部分を有していないことを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記層間絶縁膜上に形成され、前記第１導電体部を介して前記第１コンタクト部に電気的に接続された第１配線を有することを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
前記半導体基板に形成された素子分離領域を有し、
前記第１コンタクト部は前記素子分離領域上に形成されていることを特徴とする半導体装置。 - 請求項４記載の半導体装置において、
前記第１コンタクト部以外の前記第２ゲート電極は、前記第１ゲート電極の一方の側壁上にサイドウォールスペーサ状に形成されていることを特徴とする半導体装置。 - 請求項５記載の半導体装置において、
前記第１コンタクト部は、前記第２ゲート電極が延在する方向に垂直な方向に延在していることを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記第１コンタクト部の高さが、前記第２ゲート電極の高さ以下であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１ゲート電極の上面のうち、前記第２金属シリサイド層が形成された領域と、前記第２ゲート電極に隣接する側の端部との間には、前記第２絶縁膜で覆われた領域が介在していることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極は、前記半導体基板上に複数延在しており、
前記第２ゲート電極を挟まずに前記第１ゲート電極の延在方向に交差する方向に隣り合う前記第１ゲート電極同士は、前記第２コンタクト部の形成位置が、前記第１ゲート電極の延在方向にずれていることを特徴とする半導体装置。
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| KR20180096824A (ko) * | 2011-07-29 | 2018-08-29 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US8906764B2 (en) | 2012-01-04 | 2014-12-09 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US8951863B2 (en) | 2012-04-06 | 2015-02-10 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
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| US9111865B2 (en) | 2012-10-26 | 2015-08-18 | Freescale Semiconductor, Inc. | Method of making a logic transistor and a non-volatile memory (NVM) cell |
| US9117926B2 (en) * | 2012-11-12 | 2015-08-25 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor devices and methods for manufacturing the same |
| US9966477B2 (en) * | 2012-12-14 | 2018-05-08 | Cypress Semiconductor Corporation | Charge trapping split gate device and method of fabricating same |
| US8822289B2 (en) * | 2012-12-14 | 2014-09-02 | Spansion Llc | High voltage gate formation |
| US20140167142A1 (en) | 2012-12-14 | 2014-06-19 | Spansion Llc | Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells |
| US9209197B2 (en) * | 2012-12-14 | 2015-12-08 | Cypress Semiconductor Corporation | Memory gate landing pad made from dummy features |
| KR101979298B1 (ko) | 2012-12-21 | 2019-05-16 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| JP6029989B2 (ja) * | 2013-01-25 | 2016-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6168792B2 (ja) * | 2013-02-28 | 2017-07-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US8741719B1 (en) | 2013-03-08 | 2014-06-03 | Freescale Semiconductor, Inc. | Integrating formation of a logic transistor and a non-volatile memory cell using a partial replacement gate technique |
| US8716089B1 (en) | 2013-03-08 | 2014-05-06 | Freescale Semiconductor, Inc. | Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage |
| US8921924B2 (en) * | 2013-03-20 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP6133688B2 (ja) * | 2013-05-27 | 2017-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9006093B2 (en) | 2013-06-27 | 2015-04-14 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high voltage transistor integration |
| US9129996B2 (en) | 2013-07-31 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration |
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| US8877585B1 (en) | 2013-08-16 | 2014-11-04 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration |
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| US9275864B2 (en) | 2013-08-22 | 2016-03-01 | Freescale Semiconductor,Inc. | Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates |
| US9129995B2 (en) * | 2013-08-23 | 2015-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US9111867B2 (en) * | 2013-08-30 | 2015-08-18 | Freescale Semiconductor, Inc. | Split gate nanocrystal memory integration |
| US9082651B2 (en) | 2013-09-27 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and method of forming same |
| US9076681B2 (en) | 2013-09-27 | 2015-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and method of fabricating same |
| US9129855B2 (en) | 2013-09-30 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US9136129B2 (en) | 2013-09-30 | 2015-09-15 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology |
| US8901632B1 (en) | 2013-09-30 | 2014-12-02 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology |
| US8999833B1 (en) * | 2013-10-04 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for controlling gate dimensions of memory devices |
| US9082630B2 (en) * | 2013-11-08 | 2015-07-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and fabricating method thereof |
| US9349785B2 (en) * | 2013-11-27 | 2016-05-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Formation of semiconductor device with resistors |
| US9559177B2 (en) | 2013-12-03 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and method of fabricating same |
| US9412597B2 (en) | 2013-12-05 | 2016-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory semiconductor device and method thereof |
| JP2015118972A (ja) * | 2013-12-17 | 2015-06-25 | シナプティクス・ディスプレイ・デバイス合同会社 | 半導体装置の製造方法 |
| JP2015118975A (ja) * | 2013-12-17 | 2015-06-25 | シナプティクス・ディスプレイ・デバイス合同会社 | 半導体装置の製造方法 |
| US9368644B2 (en) * | 2013-12-20 | 2016-06-14 | Cypress Semiconductor Corporation | Gate formation memory by planarization |
| US10332882B2 (en) * | 2013-12-30 | 2019-06-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having protective structure over shallow trench isolation region and fabricating method thereof |
| US10192747B2 (en) * | 2014-01-07 | 2019-01-29 | Cypress Semiconductor Corporation | Multi-layer inter-gate dielectric structure and method of manufacturing thereof |
| US9202817B2 (en) | 2014-01-22 | 2015-12-01 | Taiwan Semiconductorr Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| US9472418B2 (en) | 2014-03-28 | 2016-10-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
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| US9252152B2 (en) | 2014-03-28 | 2016-02-02 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9136276B1 (en) * | 2014-04-18 | 2015-09-15 | United Microelectronics Corp. | Memory cell structure and method for forming the same |
| US9257445B2 (en) | 2014-05-30 | 2016-02-09 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell and a logic transistor |
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| US9659953B2 (en) | 2014-07-07 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | HKMG high voltage CMOS for embedded non-volatile memory |
| US9209275B1 (en) * | 2014-07-29 | 2015-12-08 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with memory cells and methods of manufacturing the same |
| JP6407609B2 (ja) * | 2014-08-01 | 2018-10-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6367044B2 (ja) * | 2014-08-13 | 2018-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9735245B2 (en) * | 2014-08-25 | 2017-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device |
| US9431413B2 (en) | 2014-11-19 | 2016-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | STI recess method to embed NVM memory in HKMG replacement gate technology |
| US9590059B2 (en) * | 2014-12-24 | 2017-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interdigitated capacitor to integrate with flash memory |
| US9559178B2 (en) * | 2015-01-23 | 2017-01-31 | Nxp Usa, Inc. | Non-volatile memory (NVM) cell and device structure integration |
| US9570539B2 (en) * | 2015-01-30 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integration techniques for MIM or MIP capacitors with flash memory and/or high-κ metal gate CMOS technology |
| US9397112B1 (en) * | 2015-02-06 | 2016-07-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | L-shaped capacitor in thin film storage technology |
| JP6434841B2 (ja) | 2015-03-30 | 2018-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6518485B2 (ja) | 2015-03-30 | 2019-05-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9589976B2 (en) * | 2015-04-16 | 2017-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits |
| JP5951069B1 (ja) * | 2015-05-01 | 2016-07-13 | 株式会社フローディア | 半導体集積回路装置、および半導体集積回路装置の製造方法 |
| US9679909B2 (en) * | 2015-06-25 | 2017-06-13 | Taiwan Samiconductor Manufacturing Co., Ltd. | Method for manufacturing a finger trench capacitor with a split-gate flash memory cell |
| KR102214096B1 (ko) * | 2015-08-06 | 2021-02-09 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| FR3046293A1 (fr) | 2015-12-29 | 2017-06-30 | St Microelectronics Crolles 2 Sas | Circuit integre et son procede de fabrication |
| US9985042B2 (en) * | 2016-05-24 | 2018-05-29 | Silicon Storage Technology, Inc. | Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells |
| JP6629142B2 (ja) | 2016-06-03 | 2020-01-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6744185B2 (ja) * | 2016-09-30 | 2020-08-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10741569B2 (en) | 2017-06-30 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10872898B2 (en) * | 2017-07-19 | 2020-12-22 | Cypress Semiconductor Corporation | Embedded non-volatile memory device and fabrication method of the same |
| FR3069370B1 (fr) * | 2017-07-21 | 2021-10-22 | St Microelectronics Rousset | Circuit integre contenant une structure de leurre |
| CN109427785B (zh) * | 2017-08-21 | 2022-09-27 | 联华电子股份有限公司 | 包含电容的装置及其形成方法 |
| US10304848B2 (en) | 2017-09-01 | 2019-05-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure with reduced dimension of gate structure |
| JP6998267B2 (ja) * | 2018-05-08 | 2022-01-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP7053388B2 (ja) * | 2018-06-28 | 2022-04-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US11217596B2 (en) * | 2018-09-20 | 2022-01-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory with improved gate structure and a method of creating the same |
| US11127827B2 (en) * | 2018-09-26 | 2021-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Control gate strap layout to improve a word line etch process window |
| FR3093591B1 (fr) | 2019-03-06 | 2021-04-02 | St Microelectronics Rousset | Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant |
| CN110061009B (zh) * | 2019-04-30 | 2021-05-25 | 上海华力微电子有限公司 | 一种分离栅闪存单元的半导体结构及其制造方法 |
| US11063055B2 (en) * | 2019-11-06 | 2021-07-13 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| US11588031B2 (en) * | 2019-12-30 | 2023-02-21 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure for memory device and method for forming the same |
| US11362218B2 (en) * | 2020-06-23 | 2022-06-14 | Silicon Storage Technology, Inc. | Method of forming split gate memory cells with thinned side edge tunnel oxide |
| JP2023035733A (ja) * | 2021-09-01 | 2023-03-13 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4477422B2 (ja) | 2004-06-07 | 2010-06-09 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置の製造方法 |
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| JP2007189063A (ja) * | 2006-01-13 | 2007-07-26 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| JP5191633B2 (ja) * | 2006-04-04 | 2013-05-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4817980B2 (ja) * | 2006-06-19 | 2011-11-16 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
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