JPH08107157A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08107157A JPH08107157A JP6242648A JP24264894A JPH08107157A JP H08107157 A JPH08107157 A JP H08107157A JP 6242648 A JP6242648 A JP 6242648A JP 24264894 A JP24264894 A JP 24264894A JP H08107157 A JPH08107157 A JP H08107157A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、製造工程の増加、及びコス
トの高騰を抑えて、２つの異なった電源電圧で駆動する
素子を同一基板上に形成することが可能な半導体装置と
その製造方法を提供する。 【構成】高耐圧素子形成予定領域ＨＶＲにおいて、ゲー
ト電極１０４ａ及び基板１０３の表面は熱酸化膜１０６
によって覆われ、低耐圧素子形成予定領域ＬＶＲにおい
て、ゲート電極１０４ｂ及び基板１０３の表面は熱酸化
膜１０６によって覆われていない。したがって、ゲート
電極１０４ａにはゲートバーズビークが形成され、ゲー
ト電極１０４ｂにはゲートバーズビークが形成されてい
ない。この状態において、不純物イオンが基板１０３に
導入され、領域ＨＶＲには低濃度の拡散層が形成され、
領域ＬＶＲには高濃度の拡散層が形成される。
トの高騰を抑えて、２つの異なった電源電圧で駆動する
素子を同一基板上に形成することが可能な半導体装置と
その製造方法を提供する。 【構成】高耐圧素子形成予定領域ＨＶＲにおいて、ゲー
ト電極１０４ａ及び基板１０３の表面は熱酸化膜１０６
によって覆われ、低耐圧素子形成予定領域ＬＶＲにおい
て、ゲート電極１０４ｂ及び基板１０３の表面は熱酸化
膜１０６によって覆われていない。したがって、ゲート
電極１０４ａにはゲートバーズビークが形成され、ゲー
ト電極１０４ｂにはゲートバーズビークが形成されてい
ない。この状態において、不純物イオンが基板１０３に
導入され、領域ＨＶＲには低濃度の拡散層が形成され、
領域ＬＶＲには高濃度の拡散層が形成される。
Description
【０００１】
【産業上の利用分野】この発明は、例えば不揮発性メモ
リのように、複数の電源で動作する半導体素子を含む半
導体装置とその製造方法に関する。
リのように、複数の電源で動作する半導体素子を含む半
導体装置とその製造方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳ半導体装置の需要は、益々
高まりを見せている。この大きな要因は、半導体装置が
高密度、高性能、高信頼性を有するためである。しか
し、この要求を満足するため、半導体装置は多くの複雑
な製造工程を要し、これに伴い歩留まりの低下、製造コ
ストの高騰を招いている。
高まりを見せている。この大きな要因は、半導体装置が
高密度、高性能、高信頼性を有するためである。しか
し、この要求を満足するため、半導体装置は多くの複雑
な製造工程を要し、これに伴い歩留まりの低下、製造コ
ストの高騰を招いている。
【０００３】ところで、半導体装置は、複数の電源を使
用するタイプのも多い。例えば不揮発性メモリは、デー
タの書き込み、消去動作時に、通常のデータ読み出し時
より高い１２Ｖ程度の電源が使用される。このため、デ
ータの書き込み、消去動作に関わる回路は、この高電圧
に耐え得る高耐圧素子が要求される。これに比べ、通常
のデータ読み出しは５Ｖの電圧が使用されるため、読み
出しに係わる回路は高耐圧素子である必要はなく、低耐
圧素子でよい。このように、不揮発性メモリは１つの半
導体装置内に高耐圧素子と低耐圧素子が混在している。
用するタイプのも多い。例えば不揮発性メモリは、デー
タの書き込み、消去動作時に、通常のデータ読み出し時
より高い１２Ｖ程度の電源が使用される。このため、デ
ータの書き込み、消去動作に関わる回路は、この高電圧
に耐え得る高耐圧素子が要求される。これに比べ、通常
のデータ読み出しは５Ｖの電圧が使用されるため、読み
出しに係わる回路は高耐圧素子である必要はなく、低耐
圧素子でよい。このように、不揮発性メモリは１つの半
導体装置内に高耐圧素子と低耐圧素子が混在している。
【０００４】ＭＯＳトランジスタを高耐圧化するには、
ドレインのエッジ部の電界を緩和するとともに、基板と
拡散層との急俊なＰＮ接合を緩和することが必須であ
り、従来からゲート酸化膜を厚膜化したり、拡散層を低
濃度化している。これらはいずれも、素子の駆動能力を
低下させ、半導体装置に期待される高密度、高性能の要
求を疎外する要因となっている。この影響を同一基板上
に混在する低耐圧素子へ及ぼすことがないよう、従来は
高電圧が直接加えられる素子のみに厚いゲート絶縁膜を
使用し、これ以外の比較的低い電圧を使用する素子につ
いては、前記薄いゲート絶縁膜を使用するといった構成
が使用されている。
ドレインのエッジ部の電界を緩和するとともに、基板と
拡散層との急俊なＰＮ接合を緩和することが必須であ
り、従来からゲート酸化膜を厚膜化したり、拡散層を低
濃度化している。これらはいずれも、素子の駆動能力を
低下させ、半導体装置に期待される高密度、高性能の要
求を疎外する要因となっている。この影響を同一基板上
に混在する低耐圧素子へ及ぼすことがないよう、従来は
高電圧が直接加えられる素子のみに厚いゲート絶縁膜を
使用し、これ以外の比較的低い電圧を使用する素子につ
いては、前記薄いゲート絶縁膜を使用するといった構成
が使用されている。
【０００５】図６、図７は、従来の半導体装置を示すも
のである。図６（ａ）に示すように、Ｐ型シリコン基板
４０１上に素子分離絶縁膜４０２を形成し、前記素子分
離絶縁膜４０２を除く前記基板４０１上に厚いシリコン
酸化膜４０３を形成する。次に、前記厚いシリコン酸化
膜４０３及び前記素子分離絶縁膜４０２上に多結晶シリ
コン４０４を形成した後、高耐圧素子形成予定領域（以
下、領域ＨＶＲと称す）にレジストパターン４０５を形
成する。
のである。図６（ａ）に示すように、Ｐ型シリコン基板
４０１上に素子分離絶縁膜４０２を形成し、前記素子分
離絶縁膜４０２を除く前記基板４０１上に厚いシリコン
酸化膜４０３を形成する。次に、前記厚いシリコン酸化
膜４０３及び前記素子分離絶縁膜４０２上に多結晶シリ
コン４０４を形成した後、高耐圧素子形成予定領域（以
下、領域ＨＶＲと称す）にレジストパターン４０５を形
成する。
【０００６】次に、図６（ｂ）に示すように、前記レジ
ストパターン４０５をマスクとして前記領域ＨＶＲを除
く低耐圧素子形成予定領域（以下、領域ＬＶＲと称す）
にある前記多結晶シリコン４０４及び前記厚いシリコン
酸化膜４０３をエッチングする。この後、前記レジスト
パターン４０５を剥離して全体を熱酸化し、次いで多結
晶シリコンを堆積する。したがって、前記領域ＬＶＲの
前記基板４０１上に薄いシリコン酸化膜４０６が形成さ
れ、このシリコン酸化膜４０６上に多結晶シリコン４０
７が形成される。これと同時に、前記領域ＨＶＲにある
前記多結晶シリコン４０４上には、シリコン酸化膜４０
６が形成され、前記シリコン酸化膜４０６上に多結晶シ
リコン４０７が形成される。続いて、前記領域ＬＶＲに
のみレジストパターン４０９を形成する。
ストパターン４０５をマスクとして前記領域ＨＶＲを除
く低耐圧素子形成予定領域（以下、領域ＬＶＲと称す）
にある前記多結晶シリコン４０４及び前記厚いシリコン
酸化膜４０３をエッチングする。この後、前記レジスト
パターン４０５を剥離して全体を熱酸化し、次いで多結
晶シリコンを堆積する。したがって、前記領域ＬＶＲの
前記基板４０１上に薄いシリコン酸化膜４０６が形成さ
れ、このシリコン酸化膜４０６上に多結晶シリコン４０
７が形成される。これと同時に、前記領域ＨＶＲにある
前記多結晶シリコン４０４上には、シリコン酸化膜４０
６が形成され、前記シリコン酸化膜４０６上に多結晶シ
リコン４０７が形成される。続いて、前記領域ＬＶＲに
のみレジストパターン４０９を形成する。
【０００７】次に、図６（ｃ）に示すように、レジスト
パターン４０９をマスクとして前記領域ＨＶＲに存在す
る前記多結晶シリコン４０７及び前記シリコン酸化膜４
０６をエッチング剥離する。この後、両領域のゲート電
極形成予定領域にレジストパターン４１０を形成し、こ
のレジストパターン４１０をマスクとして前記多結晶シ
リコン４０４及び４０７をエッチングする。次いで、前
記レジストパターン４１０を剥離する。
パターン４０９をマスクとして前記領域ＨＶＲに存在す
る前記多結晶シリコン４０７及び前記シリコン酸化膜４
０６をエッチング剥離する。この後、両領域のゲート電
極形成予定領域にレジストパターン４１０を形成し、こ
のレジストパターン４１０をマスクとして前記多結晶シ
リコン４０４及び４０７をエッチングする。次いで、前
記レジストパターン４１０を剥離する。
【０００８】この結果、図７（ａ）に示すように、ゲー
ト電極４０４ａ及び４０７ａが形成される。この後、前
記ゲート電極４０４ａ及び４０７ａをマスクとして前記
基板４０１内にＬＤＤ（Lightly Doped Drain ）を構成
するＮ- 拡散層を形成するため、５×１０13／ｃｍ2 程
度の低濃度のリンを導入する。
ト電極４０４ａ及び４０７ａが形成される。この後、前
記ゲート電極４０４ａ及び４０７ａをマスクとして前記
基板４０１内にＬＤＤ（Lightly Doped Drain ）を構成
するＮ- 拡散層を形成するため、５×１０13／ｃｍ2 程
度の低濃度のリンを導入する。
【０００９】次に、図７（ｂ）に示すように、ＣＶＤ法
によりＳｉＯ2 膜を堆積後、エッチバックすることによ
りゲート４０４ａ及び４０７ａの各両側にサイドウォー
ル４１３を形成する。この後、前記ゲート電極４０４ａ
及び４０７ａと、前記サイドウォール４１３をマスクと
して前記基板４０１内にＮ+ 拡散層形成のため、７×１
０15／ｃｍ2 程度の高濃度のドーズ量のヒ素（Ａｓ）を
導入し、この後、熱工程を経てＬＤＤのＮ+ 拡散層４１
１及びＮ+ 拡散層４１２を形成する。
によりＳｉＯ2 膜を堆積後、エッチバックすることによ
りゲート４０４ａ及び４０７ａの各両側にサイドウォー
ル４１３を形成する。この後、前記ゲート電極４０４ａ
及び４０７ａと、前記サイドウォール４１３をマスクと
して前記基板４０１内にＮ+ 拡散層形成のため、７×１
０15／ｃｍ2 程度の高濃度のドーズ量のヒ素（Ａｓ）を
導入し、この後、熱工程を経てＬＤＤのＮ+ 拡散層４１
１及びＮ+ 拡散層４１２を形成する。
【００１０】このようにして形成された半導体装置にお
いて、高電圧が直接印加される素子は、厚いゲート酸化
膜４０３と、ゲート電極エッジに隣接する低不純物濃度
の拡散層４１１とを形成することにより電界が緩和され
る。しかも、低不純物濃度の拡散層４１１によって基板
とのＰＮ接合が緩やかとなるため、高耐圧の素子を実現
できる。
いて、高電圧が直接印加される素子は、厚いゲート酸化
膜４０３と、ゲート電極エッジに隣接する低不純物濃度
の拡散層４１１とを形成することにより電界が緩和され
る。しかも、低不純物濃度の拡散層４１１によって基板
とのＰＮ接合が緩やかとなるため、高耐圧の素子を実現
できる。
【００１１】一方、低電圧が印加される素子は、薄いゲ
ート絶縁膜４０６を用いているため、周知のスケーリン
グ則に従った微細化と高性能を図ることができる。この
ため、信頼性を維持して微細化、高性能化できる。
ート絶縁膜４０６を用いているため、周知のスケーリン
グ則に従った微細化と高性能を図ることができる。この
ため、信頼性を維持して微細化、高性能化できる。
【００１２】しかし、図６、図７に示した方法で作成さ
れた半導体装置は、次に述べるような欠点を有してい
る。すなわち、厚いゲート酸化膜４０３と薄いゲート酸
化膜４０６を作り分ける必要があるため、２回のゲート
酸化膜を形成する工程、２回の多結晶シリコンを堆積す
る工程、１回の多結晶シリコンを剥離する工程を要す
る。さらに、低不純物濃度拡散層を形成するため、サイ
ドウォール４１３を形成する必要があり、多くの緻密な
工程を必要とする。このため、製造工程が膨大となりス
ループットが悪く、歩留りの低下、大幅なコストの増加
を招いている。
れた半導体装置は、次に述べるような欠点を有してい
る。すなわち、厚いゲート酸化膜４０３と薄いゲート酸
化膜４０６を作り分ける必要があるため、２回のゲート
酸化膜を形成する工程、２回の多結晶シリコンを堆積す
る工程、１回の多結晶シリコンを剥離する工程を要す
る。さらに、低不純物濃度拡散層を形成するため、サイ
ドウォール４１３を形成する必要があり、多くの緻密な
工程を必要とする。このため、製造工程が膨大となりス
ループットが悪く、歩留りの低下、大幅なコストの増加
を招いている。
【００１３】なお、２種類のゲート酸化膜を作り分ける
方法として、先ずシリコン基板上にゲート絶縁膜の一部
としてのシリコン酸化膜を形成し、高耐圧側の領域ＨＶ
Ｒをレジストで保護した後、低耐圧側の領域ＬＶＲのシ
リコン酸化膜を剥離する。次いで、前記レジスト材を剥
離し、改めて低耐圧側の領域ＬＶＲのゲート酸化膜とな
るシリコン酸化膜を形成することも考えられる。この場
合、図６（ｂ）（ｃ）に示した多結晶シリコンの堆積工
程、多結晶シリコンの剥離工程が不要となる。しかし、
高耐圧側の領域では多量の重金属等の汚染物質を含むレ
ジスト材がゲート絶縁膜となるシリコン酸化膜に直接触
れる工程が存在する。したがって、ゲート絶縁膜がレジ
スト材によって汚染され、ゲート絶縁膜として機能しな
くなる場合も少なくない。このため、歩留りを著しく低
下させ、高信頼性を維持できなくなる。そこで、図６、
図７に示した手法で２種類のゲート酸化膜を作り分ける
必要が生じ、多くの緻密な工程を伴うこととなる。
方法として、先ずシリコン基板上にゲート絶縁膜の一部
としてのシリコン酸化膜を形成し、高耐圧側の領域ＨＶ
Ｒをレジストで保護した後、低耐圧側の領域ＬＶＲのシ
リコン酸化膜を剥離する。次いで、前記レジスト材を剥
離し、改めて低耐圧側の領域ＬＶＲのゲート酸化膜とな
るシリコン酸化膜を形成することも考えられる。この場
合、図６（ｂ）（ｃ）に示した多結晶シリコンの堆積工
程、多結晶シリコンの剥離工程が不要となる。しかし、
高耐圧側の領域では多量の重金属等の汚染物質を含むレ
ジスト材がゲート絶縁膜となるシリコン酸化膜に直接触
れる工程が存在する。したがって、ゲート絶縁膜がレジ
スト材によって汚染され、ゲート絶縁膜として機能しな
くなる場合も少なくない。このため、歩留りを著しく低
下させ、高信頼性を維持できなくなる。そこで、図６、
図７に示した手法で２種類のゲート酸化膜を作り分ける
必要が生じ、多くの緻密な工程を伴うこととなる。
【００１４】一方、高耐圧を必要としない低耐圧素子
は、低濃度の不純物拡散層４１１を有するため拡散抵抗
が増大する。したがって、駆動能力の低下が無視できな
い。このため、低不純物濃度拡散層を形成するに必要な
サイドウォールを、レジスト材を用いて領域ＬＶＲのみ
選択的に剥離することにより、拡散層の不純物濃度を高
めることができる。しかし、この場合、工程数が当然増
加し、一層、スループットが悪化する。
は、低濃度の不純物拡散層４１１を有するため拡散抵抗
が増大する。したがって、駆動能力の低下が無視できな
い。このため、低不純物濃度拡散層を形成するに必要な
サイドウォールを、レジスト材を用いて領域ＬＶＲのみ
選択的に剥離することにより、拡散層の不純物濃度を高
めることができる。しかし、この場合、工程数が当然増
加し、一層、スループットが悪化する。
【００１５】そこで、図６、図７に示す方法に代え、１
種類のゲート絶縁膜を用いて、高耐圧素子と低耐圧素子
を混在させるが方法が開発されている。図８は、その一
例を示すものである。図８（ａ）において、基板５０１
上に素子分離絶縁膜５０２を形成し、この素子分離絶縁
膜５０２を除く前記基板５０１上にゲート絶縁膜となる
シリコン酸化膜５０３を形成する。次に、前記シリコン
酸化膜５０３及び前記素子分離絶縁膜５０２上に多結晶
シリコンを形成した後、ゲート電極形成予定領域にレジ
ストパターンを形成する。この後、前記レジストパター
ンをマスクとして前記多結晶シリコンをエッチングする
ことにより、ゲート電極５０４を形成する。次に、前記
ゲート電極５０４をマスクとして前記基板５０１上にＬ
ＤＤのＮ- 拡散層を形成するため、５×１０13／ｃｍ2
程度のドーズ量でリンを導入する。
種類のゲート絶縁膜を用いて、高耐圧素子と低耐圧素子
を混在させるが方法が開発されている。図８は、その一
例を示すものである。図８（ａ）において、基板５０１
上に素子分離絶縁膜５０２を形成し、この素子分離絶縁
膜５０２を除く前記基板５０１上にゲート絶縁膜となる
シリコン酸化膜５０３を形成する。次に、前記シリコン
酸化膜５０３及び前記素子分離絶縁膜５０２上に多結晶
シリコンを形成した後、ゲート電極形成予定領域にレジ
ストパターンを形成する。この後、前記レジストパター
ンをマスクとして前記多結晶シリコンをエッチングする
ことにより、ゲート電極５０４を形成する。次に、前記
ゲート電極５０４をマスクとして前記基板５０１上にＬ
ＤＤのＮ- 拡散層を形成するため、５×１０13／ｃｍ2
程度のドーズ量でリンを導入する。
【００１６】次に、図８（ｂ）に示すように、領域ＨＶ
Ｒにレジストパターン５０５を形成した後、前記レジス
トパターン５０５をマスクとして領域ＬＶＲにある前記
基板５０１上にＮ+ 拡散層を形成するため、７×１０15
／ｃｍ2 程度のドーズ量でＡｓを導入する。
Ｒにレジストパターン５０５を形成した後、前記レジス
トパターン５０５をマスクとして領域ＬＶＲにある前記
基板５０１上にＮ+ 拡散層を形成するため、７×１０15
／ｃｍ2 程度のドーズ量でＡｓを導入する。
【００１７】次に、図８（ｃ）に示すように、前記レジ
ストパターン５０５を剥離した後、後酸化膜５０６を形
成する。このとき、前記ゲート電極５０４の前記基板５
０１に近接するエッジに充分なバーズビークが発生する
よう酸化する。これと同時に前記基板５０１中に導入さ
れた不純物は活性化され、領域ＨＶＲにはＮ- 拡散層５
０７が形成され、領域ＬＶＲにはＮ＋拡散層５０８が形
成され、これらはソース、ドレインとして機能する。
ストパターン５０５を剥離した後、後酸化膜５０６を形
成する。このとき、前記ゲート電極５０４の前記基板５
０１に近接するエッジに充分なバーズビークが発生する
よう酸化する。これと同時に前記基板５０１中に導入さ
れた不純物は活性化され、領域ＨＶＲにはＮ- 拡散層５
０７が形成され、領域ＬＶＲにはＮ＋拡散層５０８が形
成され、これらはソース、ドレインとして機能する。
【００１８】このようにして形成された半導体装置にお
いて、素子の高耐圧の要求に応えるものとしては、ゲー
ト電極５０４のエッジに設けたバーズビークが、ゲート
電極５０４と基板５０１との間の電界を緩和させる。さ
らに、領域ＨＶＲに設けた低濃度の拡散層５０７がゲー
ト電極５０４と拡散層５０７間の電界を緩和させるとと
もに、拡散層５０７と基板５０１との間のＰＮ接合耐圧
を高めている。
いて、素子の高耐圧の要求に応えるものとしては、ゲー
ト電極５０４のエッジに設けたバーズビークが、ゲート
電極５０４と基板５０１との間の電界を緩和させる。さ
らに、領域ＨＶＲに設けた低濃度の拡散層５０７がゲー
ト電極５０４と拡散層５０７間の電界を緩和させるとと
もに、拡散層５０７と基板５０１との間のＰＮ接合耐圧
を高めている。
【００１９】一方、低耐圧側素子に関しては、低濃度の
拡散層はなく、高濃度のＮ+ 拡散層５０８がソース、ド
レインとして作用するため、配線抵抗の増大が解消され
る。また、ゲート絶縁膜が１種類であるため、図６、図
７に示すような多くの緻密な工程を必要としない。
拡散層はなく、高濃度のＮ+ 拡散層５０８がソース、ド
レインとして作用するため、配線抵抗の増大が解消され
る。また、ゲート絶縁膜が１種類であるため、図６、図
７に示すような多くの緻密な工程を必要としない。
【００２０】
【発明が解決しようとする課題】しかしながら、図８に
示した方法で作成された半導体装置は、以下に示すよう
に、低耐圧側素子の微細化と高性能化を疎外する大きな
課題を有している。先ず、低耐圧側素子側のゲート電極
５０４に設けたバーズビークは、ゲート電極５０４と基
板５０１との間の容量の増大を招き、実行的なゲート酸
化膜が厚くなってしまう。このため、低耐圧側素子の駆
動能力が低下し、素子の微細化を疎外することになる。
示した方法で作成された半導体装置は、以下に示すよう
に、低耐圧側素子の微細化と高性能化を疎外する大きな
課題を有している。先ず、低耐圧側素子側のゲート電極
５０４に設けたバーズビークは、ゲート電極５０４と基
板５０１との間の容量の増大を招き、実行的なゲート酸
化膜が厚くなってしまう。このため、低耐圧側素子の駆
動能力が低下し、素子の微細化を疎外することになる。
【００２１】また、ゲート電極５０４にバーズビークを
形成する際、大きな熱工程を伴うため、拡散層５０８及
び拡散層５０７は、不純物の横方向拡散が大きくなり、
素子のショートチャネル及びパンチスルーを促進する。
したがって、素子を微細化する上で大きな弊害となるの
は明らかである。特に、低耐圧側素子側に形成した拡散
層５０８は、不純物濃度が高いがためより深刻である。
さらに、不純物の横方向拡散が大きくなるため、前記拡
散層５０８及び拡散層５０７とゲート電極５０４とのオ
ーバーラップ領域の増大化により、ゲート電極５０４と
前記拡散層５０８及び拡散層５０７間のカップリングに
よる容量が増加し、素子の高速動作を制限することとな
る。
形成する際、大きな熱工程を伴うため、拡散層５０８及
び拡散層５０７は、不純物の横方向拡散が大きくなり、
素子のショートチャネル及びパンチスルーを促進する。
したがって、素子を微細化する上で大きな弊害となるの
は明らかである。特に、低耐圧側素子側に形成した拡散
層５０８は、不純物濃度が高いがためより深刻である。
さらに、不純物の横方向拡散が大きくなるため、前記拡
散層５０８及び拡散層５０７とゲート電極５０４とのオ
ーバーラップ領域の増大化により、ゲート電極５０４と
前記拡散層５０８及び拡散層５０７間のカップリングに
よる容量が増加し、素子の高速動作を制限することとな
る。
【００２２】この発明は、上記課題を解決するものであ
り、その目的とするところは、製造工程の増加、及びコ
ストの高騰を抑えて、２つの異なった電源電圧で駆動す
る素子を同一基板上に形成することが可能な半導体装置
とその製造方法を提供しようとするものである。
り、その目的とするところは、製造工程の増加、及びコ
ストの高騰を抑えて、２つの異なった電源電圧で駆動す
る素子を同一基板上に形成することが可能な半導体装置
とその製造方法を提供しようとするものである。
【００２３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上において、第１の電源電圧が印加される第
１の素子領域と、前記第１の電源電圧より低い第２の電
源電圧が印加される第２の素子領域とを分離する素子分
離絶縁膜と、前記第１の素子領域に設けられ、前記半導
体基板からゲート絶縁膜によって絶縁されたゲートと、
このゲートの両側に位置する前記半導体基板内にソース
及びドレインとしての拡散層とを有し、前記ゲートは前
記半導体基板に隣接するエッジにバーズビークを有し、
前記拡散層は前記バーズビークに近接して他の部分より
不純物濃度の低い領域を有する第１のＭＯＳトランジス
タと、前記第１の素子領域のソース及びドレインに対応
して半導体基板上に設けられた第１の絶縁膜と、前記第
２の素子領域に設けられ、前記半導体基板から前記ゲー
ト絶縁膜によって絶縁されたゲートと、このゲートの両
側に位置する前記半導体基板内にソース及びドレインと
しての拡散層とを有し、前記拡散層は前記第１のＭＯＳ
トランジスタの拡散層より不純物濃度が高く設定された
第２のＭＯＳトランジスタと、前記第２の素子領域のソ
ース及びドレインに対応して半導体基板上に設けられ、
前記第１の絶縁膜より薄い第２の絶縁膜とを具備してい
る。
半導体基板上において、第１の電源電圧が印加される第
１の素子領域と、前記第１の電源電圧より低い第２の電
源電圧が印加される第２の素子領域とを分離する素子分
離絶縁膜と、前記第１の素子領域に設けられ、前記半導
体基板からゲート絶縁膜によって絶縁されたゲートと、
このゲートの両側に位置する前記半導体基板内にソース
及びドレインとしての拡散層とを有し、前記ゲートは前
記半導体基板に隣接するエッジにバーズビークを有し、
前記拡散層は前記バーズビークに近接して他の部分より
不純物濃度の低い領域を有する第１のＭＯＳトランジス
タと、前記第１の素子領域のソース及びドレインに対応
して半導体基板上に設けられた第１の絶縁膜と、前記第
２の素子領域に設けられ、前記半導体基板から前記ゲー
ト絶縁膜によって絶縁されたゲートと、このゲートの両
側に位置する前記半導体基板内にソース及びドレインと
しての拡散層とを有し、前記拡散層は前記第１のＭＯＳ
トランジスタの拡散層より不純物濃度が高く設定された
第２のＭＯＳトランジスタと、前記第２の素子領域のソ
ース及びドレインに対応して半導体基板上に設けられ、
前記第１の絶縁膜より薄い第２の絶縁膜とを具備してい
る。
【００２４】本発明の半導体装置の製造方法は、第１の
電源電圧が印加される第１のＭＯＳトランジスタと、前
記第１の電源電圧より低い第２の電源電圧が印加される
第２のＭＯＳトランジスタが混在してなる半導体装置で
あって、半導体基板上に素子分離絶縁膜及びゲート絶縁
膜を形成し、前記半導体基板及び前記ゲート絶縁膜上に
導電性膜を形成した後、前記第２のＭＯＳトランジスタ
の形成領域にある前記導電性膜をレジストパターンでカ
バーするとともに、レジストパターンをマスクとして第
１のＭＯＳトランジスタの形成領域にある前記導電性膜
をエッチングすることにより、前記第１のＭＯＳトラン
ジスタの形成領域に第１のゲート電極を形成する工程
と、前記レジストパターンを剥離した後、熱酸化するこ
とにより、前記第２のＭＯＳトランジスタの形成領域に
ある前記導電性膜上に熱酸化膜を形成すると同時に、前
記第１のゲート電極のエッジにバーズビークを発生させ
るとともに、前記第１のＭＯＳトランジスタの形成予定
領域の半導体基板及び前記第１のゲート電極上に熱酸化
膜を形成する工程と、前記第２のＭＯＳトランジスタの
形成領域にある前記熱酸化膜、前記導電性膜をエッチン
グし、前記第２のＭＯＳトランジスタの形成領域に第２
のゲート電極を形成する工程と、前記第１のＭＯＳトラ
ンジスタの形成領域にある前記半導体基板に前記熱酸化
膜を通して不純物を導入するとともに、前記第２のＭＯ
Ｓトランジスタの形成領域にある前記半導体基板に不純
物を導入し、第１、第２のＭＯＳトランジスタのソー
ス、ドレインとしての拡散層を形成する工程とを具備し
ている。
電源電圧が印加される第１のＭＯＳトランジスタと、前
記第１の電源電圧より低い第２の電源電圧が印加される
第２のＭＯＳトランジスタが混在してなる半導体装置で
あって、半導体基板上に素子分離絶縁膜及びゲート絶縁
膜を形成し、前記半導体基板及び前記ゲート絶縁膜上に
導電性膜を形成した後、前記第２のＭＯＳトランジスタ
の形成領域にある前記導電性膜をレジストパターンでカ
バーするとともに、レジストパターンをマスクとして第
１のＭＯＳトランジスタの形成領域にある前記導電性膜
をエッチングすることにより、前記第１のＭＯＳトラン
ジスタの形成領域に第１のゲート電極を形成する工程
と、前記レジストパターンを剥離した後、熱酸化するこ
とにより、前記第２のＭＯＳトランジスタの形成領域に
ある前記導電性膜上に熱酸化膜を形成すると同時に、前
記第１のゲート電極のエッジにバーズビークを発生させ
るとともに、前記第１のＭＯＳトランジスタの形成予定
領域の半導体基板及び前記第１のゲート電極上に熱酸化
膜を形成する工程と、前記第２のＭＯＳトランジスタの
形成領域にある前記熱酸化膜、前記導電性膜をエッチン
グし、前記第２のＭＯＳトランジスタの形成領域に第２
のゲート電極を形成する工程と、前記第１のＭＯＳトラ
ンジスタの形成領域にある前記半導体基板に前記熱酸化
膜を通して不純物を導入するとともに、前記第２のＭＯ
Ｓトランジスタの形成領域にある前記半導体基板に不純
物を導入し、第１、第２のＭＯＳトランジスタのソー
ス、ドレインとしての拡散層を形成する工程とを具備し
ている。
【００２５】本発明の半導体装置の製造方法は、第１の
電源電圧が印加される第１のＭＯＳトランジスタと、前
記第１の電源電圧より低い第２の電源電圧が印加される
第２のＭＯＳトランジスタが混在してなる半導体装置で
あって、半導体基板上に素子分離絶縁膜及びゲート絶縁
膜を形成し、前記半導体基板及び前記ゲート絶縁膜上に
第１の導電性膜及び複合絶縁膜を形成した後、前記第１
のＭＯＳトランジスタの形成領域にある前記複合絶縁膜
をレジストパターンでカバーし、第２のＭＯＳトランジ
スタの形成領域にある前記第１の導電性膜及び複合絶縁
膜をエッチングして除去する工程と、前記レジストパタ
ーンを剥離した後、前記第１のＭＯＳトランジスタの形
成領域にある前記複合絶縁膜上、及び第２のＭＯＳトラ
ンジスタの形成領域のゲート絶縁膜に第２の導電性膜を
形成する工程と、前記第１のＭＯＳトランジスタの形成
領域にある前記第２の導電性膜をレジストパターンでカ
バーするとともに、レジストパターンをマスクとして第
２のＭＯＳトランジスタの形成領域にある第２の導電性
膜をエッチングし、第１のゲート電極を形成する工程
と、前記レジストパターンを剥離した後、熱酸化するこ
とにより、前記第１のＭＯＳトランジスタの形成領域に
ある前記第２の導電性膜上に熱酸化膜を形成すると同時
に、前記第１のゲート電極のエッジにバーズビークを発
生させるとともに、前記第２のＭＯＳトランジスタの形
成予定領域上に熱酸化膜を形成する工程と、前記第１の
ＭＯＳトランジスタの形成領域にある熱酸化膜、前記第
１、第２の導電性膜、複合絶縁膜をエッチングして、前
記第１のＭＯＳトランジスタの形成領域に第２のゲート
電極を形成する工程と、前記第２のゲート電極をマスク
として前記第１のＭＯＳトランジスタの形成領域に位置
する前記半導体基板に不純物を導入するとともに、第１
のゲート電極をマスクとして前記第２のＭＯＳトランジ
スタの形成領域に前記熱酸化膜を通して不純物を導入
し、第１、第２のＭＯＳトランジスタのソース、ドレイ
ンとしての拡散層を形成する工程と、前記第１のＭＯＳ
トランジスタの形成領域にある半導体基板と第２のゲー
ト電極上、及び前記第２のＭＯＳトランジスタの形成領
域にある熱酸化膜上に酸化膜を形成する工程を具備して
いる。
電源電圧が印加される第１のＭＯＳトランジスタと、前
記第１の電源電圧より低い第２の電源電圧が印加される
第２のＭＯＳトランジスタが混在してなる半導体装置で
あって、半導体基板上に素子分離絶縁膜及びゲート絶縁
膜を形成し、前記半導体基板及び前記ゲート絶縁膜上に
第１の導電性膜及び複合絶縁膜を形成した後、前記第１
のＭＯＳトランジスタの形成領域にある前記複合絶縁膜
をレジストパターンでカバーし、第２のＭＯＳトランジ
スタの形成領域にある前記第１の導電性膜及び複合絶縁
膜をエッチングして除去する工程と、前記レジストパタ
ーンを剥離した後、前記第１のＭＯＳトランジスタの形
成領域にある前記複合絶縁膜上、及び第２のＭＯＳトラ
ンジスタの形成領域のゲート絶縁膜に第２の導電性膜を
形成する工程と、前記第１のＭＯＳトランジスタの形成
領域にある前記第２の導電性膜をレジストパターンでカ
バーするとともに、レジストパターンをマスクとして第
２のＭＯＳトランジスタの形成領域にある第２の導電性
膜をエッチングし、第１のゲート電極を形成する工程
と、前記レジストパターンを剥離した後、熱酸化するこ
とにより、前記第１のＭＯＳトランジスタの形成領域に
ある前記第２の導電性膜上に熱酸化膜を形成すると同時
に、前記第１のゲート電極のエッジにバーズビークを発
生させるとともに、前記第２のＭＯＳトランジスタの形
成予定領域上に熱酸化膜を形成する工程と、前記第１の
ＭＯＳトランジスタの形成領域にある熱酸化膜、前記第
１、第２の導電性膜、複合絶縁膜をエッチングして、前
記第１のＭＯＳトランジスタの形成領域に第２のゲート
電極を形成する工程と、前記第２のゲート電極をマスク
として前記第１のＭＯＳトランジスタの形成領域に位置
する前記半導体基板に不純物を導入するとともに、第１
のゲート電極をマスクとして前記第２のＭＯＳトランジ
スタの形成領域に前記熱酸化膜を通して不純物を導入
し、第１、第２のＭＯＳトランジスタのソース、ドレイ
ンとしての拡散層を形成する工程と、前記第１のＭＯＳ
トランジスタの形成領域にある半導体基板と第２のゲー
ト電極上、及び前記第２のＭＯＳトランジスタの形成領
域にある熱酸化膜上に酸化膜を形成する工程を具備して
いる。
【００２６】
【作用】すなわち、この発明において、高耐圧化が要求
される素子には、ゲート電極にゲートバーズビークを設
けるとともに、ゲートバーズビーク近傍の拡散層の不純
物濃度を他の部分より低くしている。したがって、ゲー
ト電極と拡散層との間の電界を緩和することができ素子
を高耐圧化できる。
される素子には、ゲート電極にゲートバーズビークを設
けるとともに、ゲートバーズビーク近傍の拡散層の不純
物濃度を他の部分より低くしている。したがって、ゲー
ト電極と拡散層との間の電界を緩和することができ素子
を高耐圧化できる。
【００２７】しかも、高耐圧素子に対してはゲート電極
形成後、熱酸化膜を設け、この熱酸化膜を介して導体基
板に不純物を導入し、低耐圧素子に対してはゲート電極
形成後、直接半導体基板に不純物を導入している。した
がって、１回の不純物導入工程によって、低耐圧素子に
対しては高濃度の拡散層を形成し、高耐圧素子に対して
は低濃度の拡散層を形成するができ、低耐圧素子及び高
耐圧素子の不純物濃度を同時に制御できる。
形成後、熱酸化膜を設け、この熱酸化膜を介して導体基
板に不純物を導入し、低耐圧素子に対してはゲート電極
形成後、直接半導体基板に不純物を導入している。した
がって、１回の不純物導入工程によって、低耐圧素子に
対しては高濃度の拡散層を形成し、高耐圧素子に対して
は低濃度の拡散層を形成するができ、低耐圧素子及び高
耐圧素子の不純物濃度を同時に制御できる。
【００２８】また、低耐圧素子に対しては、ゲートバー
ズビークの発生を抑制し、拡散層抵抗の低下を実現して
いる。このため、低耐圧素子は高性能化が可能である。
しかも、ゲート酸化膜は高耐圧素子、及び低耐圧素子で
共通とされている。したがって、１種類のゲート酸化膜
のみを使用するため、製造工程を簡略化でき、製造コス
トを低減できる。
ズビークの発生を抑制し、拡散層抵抗の低下を実現して
いる。このため、低耐圧素子は高性能化が可能である。
しかも、ゲート酸化膜は高耐圧素子、及び低耐圧素子で
共通とされている。したがって、１種類のゲート酸化膜
のみを使用するため、製造工程を簡略化でき、製造コス
トを低減できる。
【００２９】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１、図２は、この発明の第１の実施例
を示すものであり、この発明を高耐圧素子と低耐圧素子
が同一基板上に存在する例えばフラッシュ型ＥＥＰＲＯ
Ｍに適用した場合を示すものである。
して説明する。図１、図２は、この発明の第１の実施例
を示すものであり、この発明を高耐圧素子と低耐圧素子
が同一基板上に存在する例えばフラッシュ型ＥＥＰＲＯ
Ｍに適用した場合を示すものである。
【００３０】先ず、図１（ａ）に示すように、周知のＬ
ＯＣＯＳ法により、Ｐ型シリコン基板１０１の表面領域
に厚さ７００ｎｍの素子分離膜１０２を形成する。この
後、基板１０１の表面に将来ゲート酸化膜の一部となる
厚さ１５ｎｍのシリコン酸化膜１０３を形成する。この
シリコン酸化膜１０３の上にリンをドーピングした多結
晶シリコン膜１０４を厚さ３５０ｎｍ形成する。この
後、領域ＨＶＲにある多結晶シリコン膜１０４上に、周
知のリソグラフィー技術を用いてゲート電極に対応した
パターンをレジスト１０５によって形成する。このと
き、領域ＬＶＲは前記レジスト１０５でカバーする。
ＯＣＯＳ法により、Ｐ型シリコン基板１０１の表面領域
に厚さ７００ｎｍの素子分離膜１０２を形成する。この
後、基板１０１の表面に将来ゲート酸化膜の一部となる
厚さ１５ｎｍのシリコン酸化膜１０３を形成する。この
シリコン酸化膜１０３の上にリンをドーピングした多結
晶シリコン膜１０４を厚さ３５０ｎｍ形成する。この
後、領域ＨＶＲにある多結晶シリコン膜１０４上に、周
知のリソグラフィー技術を用いてゲート電極に対応した
パターンをレジスト１０５によって形成する。このと
き、領域ＬＶＲは前記レジスト１０５でカバーする。
【００３１】次に、図１（ｂ）に示すように、前記レジ
ストパターン１０５をマスクとして前記多結晶シリコン
膜１０４をエッチングすることにより、領域ＨＶＲにあ
る多結晶シリコン膜１０４によって、ゲート電極１０４
ａが形成される。この時、領域ＬＶＲは前記レジスト１
０５でカバーされている。
ストパターン１０５をマスクとして前記多結晶シリコン
膜１０４をエッチングすることにより、領域ＨＶＲにあ
る多結晶シリコン膜１０４によって、ゲート電極１０４
ａが形成される。この時、領域ＬＶＲは前記レジスト１
０５でカバーされている。
【００３２】次に、図１（ｃ）に示すように、前記レジ
ストパターン１０５を剥離後、８５０℃、Ｂｏｘ雰囲気
で酸化することにより、前記領域ＨＶＲにあるゲート電
極１０４ａに後酸化膜１０６が形成されるとともに、前
記領域ＨＶＲにあるゲート電極１０４ａの前記基板１０
１の近傍に位置するエッジには、バーズビークが形成さ
れる。これと同時に、前記領域ＨＶＲにおいて前記多結
晶シリコン膜１０４ａによって覆われていない領域、及
び領域ＬＶＲにある前記多結晶シリコン１０４上にも前
記後酸化膜１０６が形成される。次に、領域ＬＶＲにあ
る後酸化膜１０６上に、周知のリソグラフィー技術を用
いてゲート電極に対応したパターンをレジスト１０７に
よって形成する。このとき、領域ＨＶＲは前記レジスト
１０７でカバーする。
ストパターン１０５を剥離後、８５０℃、Ｂｏｘ雰囲気
で酸化することにより、前記領域ＨＶＲにあるゲート電
極１０４ａに後酸化膜１０６が形成されるとともに、前
記領域ＨＶＲにあるゲート電極１０４ａの前記基板１０
１の近傍に位置するエッジには、バーズビークが形成さ
れる。これと同時に、前記領域ＨＶＲにおいて前記多結
晶シリコン膜１０４ａによって覆われていない領域、及
び領域ＬＶＲにある前記多結晶シリコン１０４上にも前
記後酸化膜１０６が形成される。次に、領域ＬＶＲにあ
る後酸化膜１０６上に、周知のリソグラフィー技術を用
いてゲート電極に対応したパターンをレジスト１０７に
よって形成する。このとき、領域ＨＶＲは前記レジスト
１０７でカバーする。
【００３３】次に、図２（ａ）に示すように、前記パタ
ーニングされたレジスト１０７をマスクとして、領域Ｌ
ＶＲの前記後酸化膜１０６及び多結晶シリコン膜１０４
及び前記シリコン酸化膜１０３をエッチングし、多結晶
シリコン膜１０４によってゲート電極１０４ｂを形成す
る。次に、前記レジスト１０７を剥離した後、前記ゲー
ト電極１０４ｂ及び前記ゲート電極１０４をマスクとす
る周知のセルファライン技術により、ソース・ドレイン
形成用のヒ素イオンを加速電圧６０ｋｅＶ、ドーズ量１
×１０16／ｃｍ2 の条件で注入する。前記領域ＨＶＲに
ある後酸化膜１０６は基板１０１に導入されるヒ素イオ
ンのドーズ量を実効的に低減している。一方、前記領域
ＬＶＲにあるソース・ドレインの形成領域に位置する基
板１０１は、前記ゲート電極の加工時に露出されてい
る。このため、ヒ素イオンのドーズ量は低減されない。
したがって、領域ＬＶＲのソース・ドレイン形成領域の
み、ヒ素イオンのドーズ量を実効的に高めることができ
る。
ーニングされたレジスト１０７をマスクとして、領域Ｌ
ＶＲの前記後酸化膜１０６及び多結晶シリコン膜１０４
及び前記シリコン酸化膜１０３をエッチングし、多結晶
シリコン膜１０４によってゲート電極１０４ｂを形成す
る。次に、前記レジスト１０７を剥離した後、前記ゲー
ト電極１０４ｂ及び前記ゲート電極１０４をマスクとす
る周知のセルファライン技術により、ソース・ドレイン
形成用のヒ素イオンを加速電圧６０ｋｅＶ、ドーズ量１
×１０16／ｃｍ2 の条件で注入する。前記領域ＨＶＲに
ある後酸化膜１０６は基板１０１に導入されるヒ素イオ
ンのドーズ量を実効的に低減している。一方、前記領域
ＬＶＲにあるソース・ドレインの形成領域に位置する基
板１０１は、前記ゲート電極の加工時に露出されてい
る。このため、ヒ素イオンのドーズ量は低減されない。
したがって、領域ＬＶＲのソース・ドレイン形成領域の
み、ヒ素イオンのドーズ量を実効的に高めることができ
る。
【００３４】次に、図２（ｂ）に示すように、９５０℃
のドライ雰囲気で後酸化し、酸化膜１０８を形成する。
これと同時に、基板１０１に導入したヒ素イオンは活性
化され、ソース・ドレイン用の拡散層が形成される。
のドライ雰囲気で後酸化し、酸化膜１０８を形成する。
これと同時に、基板１０１に導入したヒ素イオンは活性
化され、ソース・ドレイン用の拡散層が形成される。
【００３５】以下、周知のプロセスを経てフラッシュ型
ＥＥＰＲＯＭが製造される。図３（ａ）は、図２（ｂ）
に示す領域ＨＶＲのゲート電極１０４ａのエッジ部を拡
大したものである。ゲート電極１０４ａにはバーズビー
ク１１０が発生し、このバーズビーク１１０は前記ゲー
ト電極１０４ａと拡散層１０７ａとの間の電界を緩和し
ている。さらに、拡散層１０７ａは、ゲート電極１０４
ａの近傍ほど不純物濃度が低くされている。このため、
前記ゲート電極１０４ａと拡散層１０７ａとの間の電界
を緩和できるため、拡散層１０７ａと基板１０１間の接
合耐圧が緩やかとなる。これらにより、領域ＨＶＲの素
子を高耐圧化できる。
ＥＥＰＲＯＭが製造される。図３（ａ）は、図２（ｂ）
に示す領域ＨＶＲのゲート電極１０４ａのエッジ部を拡
大したものである。ゲート電極１０４ａにはバーズビー
ク１１０が発生し、このバーズビーク１１０は前記ゲー
ト電極１０４ａと拡散層１０７ａとの間の電界を緩和し
ている。さらに、拡散層１０７ａは、ゲート電極１０４
ａの近傍ほど不純物濃度が低くされている。このため、
前記ゲート電極１０４ａと拡散層１０７ａとの間の電界
を緩和できるため、拡散層１０７ａと基板１０１間の接
合耐圧が緩やかとなる。これらにより、領域ＨＶＲの素
子を高耐圧化できる。
【００３６】一方、図３（ｂ）は、図２（ｂ）に示す領
域ＬＶＲのゲート電極１０４ｂのエッジ部を拡大したも
のである。ゲート電極１０４ｂはバーズビークの発生が
抑制され、バーズビークの発生に伴う寄生容量の増加が
ない。また、拡散層１０７ｂは不純物濃度が高められて
いるため、拡散抵抗は十分低減され、低耐圧素子に要求
される高速動作が可能である。
域ＬＶＲのゲート電極１０４ｂのエッジ部を拡大したも
のである。ゲート電極１０４ｂはバーズビークの発生が
抑制され、バーズビークの発生に伴う寄生容量の増加が
ない。また、拡散層１０７ｂは不純物濃度が高められて
いるため、拡散抵抗は十分低減され、低耐圧素子に要求
される高速動作が可能である。
【００３７】なお、図１（ｃ）において、レジスト１０
７を用いて低耐圧側のゲート電極をエッチングする際、
シリコン酸化膜１０３をエッチング除去する必要はな
い。すなわち、シリコン酸化膜１０３の一部は、低耐圧
側素子のゲート絶縁膜となる必要から十分薄い膜であ
る。このため、ソース・ドレインを形成する際、イオン
の注入濃度を低減する効果は薄い。このように、シリコ
ン酸化膜１０３をエッチングしない場合、エッチングの
工程を省略できる。しかも、一般に、基板上にあるシリ
コン酸化膜は、不純物をシリコン基板に導入する際、汚
染物質が基板の奥に入り込む現象を抑制する効果がある
とともに、高濃度の不純物を導入する際に生じた欠陥
が、その後のアニールによる回復過程で発生する残留欠
陥を防止する効果がある。したがって、信頼性を確保で
きるとともに、歩留りを向上できる。
７を用いて低耐圧側のゲート電極をエッチングする際、
シリコン酸化膜１０３をエッチング除去する必要はな
い。すなわち、シリコン酸化膜１０３の一部は、低耐圧
側素子のゲート絶縁膜となる必要から十分薄い膜であ
る。このため、ソース・ドレインを形成する際、イオン
の注入濃度を低減する効果は薄い。このように、シリコ
ン酸化膜１０３をエッチングしない場合、エッチングの
工程を省略できる。しかも、一般に、基板上にあるシリ
コン酸化膜は、不純物をシリコン基板に導入する際、汚
染物質が基板の奥に入り込む現象を抑制する効果がある
とともに、高濃度の不純物を導入する際に生じた欠陥
が、その後のアニールによる回復過程で発生する残留欠
陥を防止する効果がある。したがって、信頼性を確保で
きるとともに、歩留りを向上できる。
【００３８】また、図２（ａ）において、拡散層はヒ素
を基板に導入して形成したが、不純物イオンは、ヒ素に
限定されるものではなく、リンを使用することも可能で
ある。リンはヒ素より軽いイオンである。このため、高
耐圧素子に大きいバーズビークを設ける必要がある場
合、言い換えれば、より高耐圧なものが必要とされる場
合、高耐圧素子のソース・ドレイン形成予定領域に形成
される後酸化膜１０６は、より厚くなる。この場合、ソ
ース・ドレインを形成するための不純物厚イオン種が重
いヒ素であると、厚い酸化膜をヒ素イオンが通過するこ
とが困難となる。このため、加速エネルギーを調整して
も対応できず、最悪の場合、ソース・ドレインとしての
拡散層を形成できなくなる。このような場合、リンのよ
うに軽い不純物イオンであれば、僅かな加速エネルギー
でも厚い酸化膜を通過できるため、十分な濃度のソース
・ドレインを形成できる。
を基板に導入して形成したが、不純物イオンは、ヒ素に
限定されるものではなく、リンを使用することも可能で
ある。リンはヒ素より軽いイオンである。このため、高
耐圧素子に大きいバーズビークを設ける必要がある場
合、言い換えれば、より高耐圧なものが必要とされる場
合、高耐圧素子のソース・ドレイン形成予定領域に形成
される後酸化膜１０６は、より厚くなる。この場合、ソ
ース・ドレインを形成するための不純物厚イオン種が重
いヒ素であると、厚い酸化膜をヒ素イオンが通過するこ
とが困難となる。このため、加速エネルギーを調整して
も対応できず、最悪の場合、ソース・ドレインとしての
拡散層を形成できなくなる。このような場合、リンのよ
うに軽い不純物イオンであれば、僅かな加速エネルギー
でも厚い酸化膜を通過できるため、十分な濃度のソース
・ドレインを形成できる。
【００３９】また、第１の実施例は、この発明をＮチャ
ネルＭＯＳＦＥＴに適用した場合を示したが、この発明
をＰチャネルＭＯＳＦＥＴに適用することも可能であ
る。この場合、図２（ａ）において、拡散層の形成に用
いる不純物のイオン種は、ヒ素に代わりＢＦ2 、もしく
はＢイオンが用いられる。勿論、基板はＮ−ウエルもし
くはＮ型基板となる。
ネルＭＯＳＦＥＴに適用した場合を示したが、この発明
をＰチャネルＭＯＳＦＥＴに適用することも可能であ
る。この場合、図２（ａ）において、拡散層の形成に用
いる不純物のイオン種は、ヒ素に代わりＢＦ2 、もしく
はＢイオンが用いられる。勿論、基板はＮ−ウエルもし
くはＮ型基板となる。
【００４０】ところで、フラッシュ型ＥＥＰＲＯＭは、
大容量を重視した製品の需要も大きい。この場合、周辺
回路部における高速動作の必要性は薄いが、セルの微細
化、高性能化が必要となる。しかし、メモリセルトラン
ジスタにおいて、制御ゲートと浮遊ゲート間に発生する
ゲートバーズビークは、書き込み、消去特性を悪化する
とともに、読み出し電流も小さくする。このため、動作
マージンが小さくなり、信頼性が低下するとともに、製
造から出荷に至るまでのテスト時間の膨大化を招く。さ
らに、浮遊ゲートと基板間に発生するゲートバーズビー
クも同様に書き込み、消去特性を悪化するとともに、読
み出し電流を小さくする。
大容量を重視した製品の需要も大きい。この場合、周辺
回路部における高速動作の必要性は薄いが、セルの微細
化、高性能化が必要となる。しかし、メモリセルトラン
ジスタにおいて、制御ゲートと浮遊ゲート間に発生する
ゲートバーズビークは、書き込み、消去特性を悪化する
とともに、読み出し電流も小さくする。このため、動作
マージンが小さくなり、信頼性が低下するとともに、製
造から出荷に至るまでのテスト時間の膨大化を招く。さ
らに、浮遊ゲートと基板間に発生するゲートバーズビー
クも同様に書き込み、消去特性を悪化するとともに、読
み出し電流を小さくする。
【００４１】また、セルの微細化が進んだ場合、浮遊ゲ
ートと基板間に発生するゲートバーズビークが大きい
と、トンネルゲート酸化膜として機能する１０ｎｍ程度
の膜厚を確保できなくなる。このため、微細化を制限す
る要素にもなる。したがって、メモリセルトランジスタ
においてゲートバーズビークの発生は低減したい。一
方、周辺回路を構成する素子は、書き込み、消去動作の
ため、高耐圧が必要な場合が多い。
ートと基板間に発生するゲートバーズビークが大きい
と、トンネルゲート酸化膜として機能する１０ｎｍ程度
の膜厚を確保できなくなる。このため、微細化を制限す
る要素にもなる。したがって、メモリセルトランジスタ
においてゲートバーズビークの発生は低減したい。一
方、周辺回路を構成する素子は、書き込み、消去動作の
ため、高耐圧が必要な場合が多い。
【００４２】図４、図５は、高速動作より大容量を重視
したフラッシュ型ＥＥＰＲＯＭにこの発明を適用した場
合を示すものである。この場合、高耐圧側素子は周辺回
路を構成し、低耐圧側素子はメモリセルトランジスタを
構成する。
したフラッシュ型ＥＥＰＲＯＭにこの発明を適用した場
合を示すものである。この場合、高耐圧側素子は周辺回
路を構成し、低耐圧側素子はメモリセルトランジスタを
構成する。
【００４３】先ず、図４（ａ）に示すように、Ｐ型シリ
コン基板３０１の表面に周知のＬＯＣＯＳ法により、厚
さ７００ｎｍの素子分離膜３０２を形成する。この後、
基板３０１の表面を熱酸化し、将来ゲート酸化膜の一部
となる厚さ１０ｎｍのシリコン酸化膜３０３を形成す
る。
コン基板３０１の表面に周知のＬＯＣＯＳ法により、厚
さ７００ｎｍの素子分離膜３０２を形成する。この後、
基板３０１の表面を熱酸化し、将来ゲート酸化膜の一部
となる厚さ１０ｎｍのシリコン酸化膜３０３を形成す
る。
【００４４】次に、図４（ｂ）に示すように、全面にリ
ンをドーピングした多結晶シリコン膜３０４を厚さ１５
０ｎｍ形成した後、複合絶縁膜としてのＯＮＯ膜３０５
を形成する。次いで、メモリセルの形成予定領域ＭＣＲ
をレジスト３０６によりカバーする。
ンをドーピングした多結晶シリコン膜３０４を厚さ１５
０ｎｍ形成した後、複合絶縁膜としてのＯＮＯ膜３０５
を形成する。次いで、メモリセルの形成予定領域ＭＣＲ
をレジスト３０６によりカバーする。
【００４５】この後、図４（ｃ）に示すように、前記レ
ジスト３０６をマスクとして周辺素子形成予定領域ＰＲ
Ｒにある前記ＯＮＯ膜３０５、多結晶シリコン膜３０
４、及びシリコン酸化膜３０３を周知の異方性エッチン
グにより除去する。次に、前記レジスト３０６を除去し
た後、９５０℃、ドライ雰囲気で酸化し、周辺素子形成
予定領域ＰＲＲに厚さ１５ｎｍのゲート酸化膜３０７を
形成する。この後、ドーピングした多結晶シリコン膜３
０８をＬＰＣＶＤ法により堆積し、さらに、ＷＳｉ膜３
０９をスパッタ法を用いて堆積する。次に、周知のリソ
グラフィー技術を用いて、メモリセルの形成予定領域Ｍ
ＣＲをカバーするとともに、周辺素子形成予定領域ＰＲ
Ｒのゲート電極に対応してパターニングされたレジスト
３１０を形成する。
ジスト３０６をマスクとして周辺素子形成予定領域ＰＲ
Ｒにある前記ＯＮＯ膜３０５、多結晶シリコン膜３０
４、及びシリコン酸化膜３０３を周知の異方性エッチン
グにより除去する。次に、前記レジスト３０６を除去し
た後、９５０℃、ドライ雰囲気で酸化し、周辺素子形成
予定領域ＰＲＲに厚さ１５ｎｍのゲート酸化膜３０７を
形成する。この後、ドーピングした多結晶シリコン膜３
０８をＬＰＣＶＤ法により堆積し、さらに、ＷＳｉ膜３
０９をスパッタ法を用いて堆積する。次に、周知のリソ
グラフィー技術を用いて、メモリセルの形成予定領域Ｍ
ＣＲをカバーするとともに、周辺素子形成予定領域ＰＲ
Ｒのゲート電極に対応してパターニングされたレジスト
３１０を形成する。
【００４６】次に、図５（ａ）に示すように、前記パタ
ーニングされたレジスト３１０をマスクとして前記ＷＳ
ｉ膜３０９、及び多結晶シリコン膜３０８をエッチング
し、ゲート電極Ｇ１を形成する。次に、前記レジスト３
１０を剥離後、８５０℃、Ｂｏｘ雰囲気で酸化すること
により、前記周辺素子形成予定領域ＰＲＲにあるゲート
電極３０９、３０８、基板３０１、及び前記メモリセル
の形成予定領域ＭＣＲにある前記ＷＳｉ膜３０９上に後
酸化膜３１１が形成される。この際、前記ゲート電極３
０９、３０８には、バーズビークが形成され、前記ＷＳ
ｉ膜３０９及び多結晶シリコン膜３０８は、ポリサイド
化する。次に、周知のリソグラフィー技術を用いて、周
辺素子形成予定領域ＰＲＲをレジスト３１２によってカ
バーするとともに、メモリセルの形成予定領域ＭＣＲの
ゲート電極に対応してパターニングされたレジスト３１
２を形成する。
ーニングされたレジスト３１０をマスクとして前記ＷＳ
ｉ膜３０９、及び多結晶シリコン膜３０８をエッチング
し、ゲート電極Ｇ１を形成する。次に、前記レジスト３
１０を剥離後、８５０℃、Ｂｏｘ雰囲気で酸化すること
により、前記周辺素子形成予定領域ＰＲＲにあるゲート
電極３０９、３０８、基板３０１、及び前記メモリセル
の形成予定領域ＭＣＲにある前記ＷＳｉ膜３０９上に後
酸化膜３１１が形成される。この際、前記ゲート電極３
０９、３０８には、バーズビークが形成され、前記ＷＳ
ｉ膜３０９及び多結晶シリコン膜３０８は、ポリサイド
化する。次に、周知のリソグラフィー技術を用いて、周
辺素子形成予定領域ＰＲＲをレジスト３１２によってカ
バーするとともに、メモリセルの形成予定領域ＭＣＲの
ゲート電極に対応してパターニングされたレジスト３１
２を形成する。
【００４７】次に、図５（ａ）に示すように、前記パタ
ーニングされたレジスト３１２をマスクとして前記後酸
化膜３１１、ポリサイド層（３０９及び３０８）、ＯＮ
Ｏ膜３０５、多結晶シリコン膜３０４、シリコン酸化膜
３０３をエッチングし、メモリセルの形成予定領域ＭＣ
Ｒに浮遊ゲートと制御ゲートとからなる２層のゲート電
極Ｇ２が形成される。
ーニングされたレジスト３１２をマスクとして前記後酸
化膜３１１、ポリサイド層（３０９及び３０８）、ＯＮ
Ｏ膜３０５、多結晶シリコン膜３０４、シリコン酸化膜
３０３をエッチングし、メモリセルの形成予定領域ＭＣ
Ｒに浮遊ゲートと制御ゲートとからなる２層のゲート電
極Ｇ２が形成される。
【００４８】次に、図５（ｂ）に示すように、前記レジ
ストパターン３１２を剥離した後、前記ゲート電極Ｇ
１、Ｇ２をマスクとして、周知のセルファライン技術を
もって、周辺素子形成予定領域ＰＲＲ及びメモリセルの
形成予定領域ＭＣＲのソース・ドレイン形成予定領域に
ヒ素イオンを加速電圧６０ｋｅＶ、ドーズ量１×１０16
／ｃｍ2 の条件で注入する。この際、周辺素子形成予定
領域ＰＲＲにある後酸化膜３１１は、ヒ素イオンのドー
ズ量を実効的に低減している。また、メモリセルの形成
予定領域ＭＣＲにあるソース・ドレイン形成予定領域
は、前記ゲート電極Ｇ２の加工時に基板３０１が露出さ
れているため、ヒ素イオンのドーズ量は低減されない。
したがって、メモリセルの形成予定領域ＭＣＲにあるソ
ース・ドレイン領域のみ、ヒ素イオンのドーズ量を実効
的に高めることができる。
ストパターン３１２を剥離した後、前記ゲート電極Ｇ
１、Ｇ２をマスクとして、周知のセルファライン技術を
もって、周辺素子形成予定領域ＰＲＲ及びメモリセルの
形成予定領域ＭＣＲのソース・ドレイン形成予定領域に
ヒ素イオンを加速電圧６０ｋｅＶ、ドーズ量１×１０16
／ｃｍ2 の条件で注入する。この際、周辺素子形成予定
領域ＰＲＲにある後酸化膜３１１は、ヒ素イオンのドー
ズ量を実効的に低減している。また、メモリセルの形成
予定領域ＭＣＲにあるソース・ドレイン形成予定領域
は、前記ゲート電極Ｇ２の加工時に基板３０１が露出さ
れているため、ヒ素イオンのドーズ量は低減されない。
したがって、メモリセルの形成予定領域ＭＣＲにあるソ
ース・ドレイン領域のみ、ヒ素イオンのドーズ量を実効
的に高めることができる。
【００４９】次に、図５（ｃ）に示すように、９５０
℃、Ｄｒｙ雰囲気で酸化すると、後酸化膜３１３が形成
すると同時に、前記基板３０１に導入されたヒ素イオン
が活性化され、ソース・ドレイン用の拡散層３１４、３
１５が形成される。
℃、Ｄｒｙ雰囲気で酸化すると、後酸化膜３１３が形成
すると同時に、前記基板３０１に導入されたヒ素イオン
が活性化され、ソース・ドレイン用の拡散層３１４、３
１５が形成される。
【００５０】以下、周知のプロセスを経てフラッシュ型
ＥＥＰＲＯＭが製造される。上記のようにして製造した
フラッシュ型ＥＥＰＲＯＭの場合、セルトランジスタの
拡散層３１４は不純物濃度が十分に高められている。し
かも、基板３０１と浮遊ゲート電極３０４との間のゲー
トバーズビークの発生が抑制されているとともに、制御
ゲートを構成する多結晶シリコン３０８、ＷＳｉ膜３０
９のゲートバーズビークの発生が抑制されている。した
がって、書き込み、消去動作に必要な高電界を容易に得
ることができ、高密度のメモリセルでも書き込み、消去
動作を高速化できる。
ＥＥＰＲＯＭが製造される。上記のようにして製造した
フラッシュ型ＥＥＰＲＯＭの場合、セルトランジスタの
拡散層３１４は不純物濃度が十分に高められている。し
かも、基板３０１と浮遊ゲート電極３０４との間のゲー
トバーズビークの発生が抑制されているとともに、制御
ゲートを構成する多結晶シリコン３０８、ＷＳｉ膜３０
９のゲートバーズビークの発生が抑制されている。した
がって、書き込み、消去動作に必要な高電界を容易に得
ることができ、高密度のメモリセルでも書き込み、消去
動作を高速化できる。
【００５１】一方、周辺回路に適用される素子におい
て、ソース・ドレインとしての拡散層３１５の不純物濃
度は薄められている。しかも、ゲート電極Ｇ１を構成す
る多結晶シリコン３０８にはゲートバーズビークが発生
しているため、電界が緩和され高耐圧化されている。
て、ソース・ドレインとしての拡散層３１５の不純物濃
度は薄められている。しかも、ゲート電極Ｇ１を構成す
る多結晶シリコン３０８にはゲートバーズビークが発生
しているため、電界が緩和され高耐圧化されている。
【００５２】なお、図４、図５に示すゲート電極は、ポ
リサイド構造に限定されるものではなく、不純物をドー
ピングした多結晶シリコンでもよい。この場合、ゲート
電極を形成する際のエッチングが容易となり、エッチン
グの残渣による歩留り低下を防止できる。このため、よ
り低コスト化が要求される場合有効である。その他、こ
の発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。
リサイド構造に限定されるものではなく、不純物をドー
ピングした多結晶シリコンでもよい。この場合、ゲート
電極を形成する際のエッチングが容易となり、エッチン
グの残渣による歩留り低下を防止できる。このため、よ
り低コスト化が要求される場合有効である。その他、こ
の発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。
【００５３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、高耐圧化が要求される素子には、ゲート電極にゲー
トバーズビークを設けるとともに、ゲートバーズビーク
近傍の拡散層の不純物濃度を他の部分より低くしてい
る。したがって、ゲート電極と拡散層との間の電界を緩
和することができ素子を高耐圧化できる。
ば、高耐圧化が要求される素子には、ゲート電極にゲー
トバーズビークを設けるとともに、ゲートバーズビーク
近傍の拡散層の不純物濃度を他の部分より低くしてい
る。したがって、ゲート電極と拡散層との間の電界を緩
和することができ素子を高耐圧化できる。
【００５４】しかも、高耐圧素子に対してはゲート電極
形成後、熱酸化膜を設け、この熱酸化膜を介して導体基
板に不純物を導入し、低耐圧素子に対してはゲート電極
形成後、直接半導体基板に不純物を導入している。した
がって、１回の不純物導入工程によって、低耐圧素子に
対しては高濃度の拡散層を形成し、高耐圧素子に対して
は低濃度の拡散層を形成するができ、低耐圧素子及び高
耐圧素子の不純物濃度を同時に制御できる。
形成後、熱酸化膜を設け、この熱酸化膜を介して導体基
板に不純物を導入し、低耐圧素子に対してはゲート電極
形成後、直接半導体基板に不純物を導入している。した
がって、１回の不純物導入工程によって、低耐圧素子に
対しては高濃度の拡散層を形成し、高耐圧素子に対して
は低濃度の拡散層を形成するができ、低耐圧素子及び高
耐圧素子の不純物濃度を同時に制御できる。
【００５５】また、低耐圧素子に対しては、ゲートバー
ズビークの発生を抑制し、拡散層抵抗の低下を実現して
いる。このため、低耐圧素子は高性能化が可能である。
しかも、ゲート酸化膜は高耐圧素子、及び低耐圧素子で
共通とされている。したがって、１種類のゲート酸化膜
のみを使用するため、製造工程を簡略化でき、製造コス
トを低減できる。
ズビークの発生を抑制し、拡散層抵抗の低下を実現して
いる。このため、低耐圧素子は高性能化が可能である。
しかも、ゲート酸化膜は高耐圧素子、及び低耐圧素子で
共通とされている。したがって、１種類のゲート酸化膜
のみを使用するため、製造工程を簡略化でき、製造コス
トを低減できる。
【図１】この発明の第１の実施例の製造方法を示す断面
図。
図。
【図２】図１に続く製造方法を示す断面図。
【図３】図３（ａ）、図３（ｂ）は図２（ｂ）の一部を
拡大して示す断面図。
拡大して示す断面図。
【図４】この発明の第２の実施例の製造方法を示す断面
図。
図。
【図５】図４に続く製造方法を示す断面図。
【図６】従来の半導体装置の製造方法を示す断面図。
【図７】図６に続く製造方法を示す断面図。
【図８】図６とは異なる従来の半導体装置の製造方法を
示す断面図。
示す断面図。
１０１、３０１…基板、１０２、３０２…フィールド酸
化膜、１０３、３０３、３０７…ゲート酸化膜、１０
８、３１１…熱酸化膜、、１０４ａ、１０４ｂ、Ｇ１、
Ｇ２…ゲート電極、１０７ａ、１０７ｂ、３１４、３１
５…ソース、ドレイン、３０８、３０９…ポリサイドゲ
ート、３０５…ＯＮＯ膜、ＨＶＲ…高耐圧素子形成予定
領域、ＬＶＲ…低耐圧素子形成予定領域。
化膜、１０３、３０３、３０７…ゲート酸化膜、１０
８、３１１…熱酸化膜、、１０４ａ、１０４ｂ、Ｇ１、
Ｇ２…ゲート電極、１０７ａ、１０７ｂ、３１４、３１
５…ソース、ドレイン、３０８、３０９…ポリサイドゲ
ート、３０５…ＯＮＯ膜、ＨＶＲ…高耐圧素子形成予定
領域、ＬＶＲ…低耐圧素子形成予定領域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｓ 21/8234 27/088
Claims (3)
- 【請求項１】 半導体基板上において、第１の電源電圧
が印加される第１の素子領域と、前記第１の電源電圧よ
り低い第２の電源電圧が印加される第２の素子領域とを
分離する素子分離絶縁膜と、 前記第１の素子領域に設けられ、前記半導体基板からゲ
ート絶縁膜によって絶縁されたゲートと、このゲートの
両側に位置する前記半導体基板内にソース及びドレイン
としての拡散層とを有し、前記ゲートは前記半導体基板
に隣接するエッジにバーズビークを有し、前記拡散層は
前記バーズビークに近接して他の部分より不純物濃度の
低い領域を有する第１のＭＯＳトランジスタと、 前記第１の素子領域のソース及びドレインに対応して半
導体基板上に設けられた第１の絶縁膜と、 前記第２の素子領域に設けられ、前記半導体基板から前
記ゲート絶縁膜によって絶縁されたゲートと、このゲー
トの両側に位置する前記半導体基板内にソース及びドレ
インとしての拡散層とを有し、前記拡散層は前記第１の
ＭＯＳトランジスタの拡散層より不純物濃度が高く設定
された第２のＭＯＳトランジスタと、 前記第２の素子領域のソース及びドレインに対応して半
導体基板上に設けられ、前記第１の絶縁膜より薄い第２
の絶縁膜とを具備することを特徴とする半導体装置。 - 【請求項２】 第１の電源電圧が印加される第１のＭＯ
Ｓトランジスタと、前記第１の電源電圧より低い第２の
電源電圧が印加される第２のＭＯＳトランジスタが混在
してなる半導体装置であって、 半導体基板上に素子分離絶縁膜及びゲート絶縁膜を形成
し、前記半導体基板及び前記ゲート絶縁膜上に導電性膜
を形成した後、前記第２のＭＯＳトランジスタの形成領
域にある前記導電性膜をレジストパターンでカバーする
と同時に、レジストパターンをマスクとして第１のＭＯ
Ｓトランジスタの形成領域にある前記導電性膜をエッチ
ングすることにより、前記第１のＭＯＳトランジスタの
形成領域に第１のゲート電極を形成する工程と、 前記レジストパターンを剥離した後、熱酸化することに
より、前記第２のＭＯＳトランジスタの形成領域にある
前記導電性膜上に熱酸化膜を形成するとともに、前記第
１のゲート電極のエッジにバーズビークを発生させると
ともに、前記第１のＭＯＳトランジスタの形成予定領域
の半導体基板及び前記第１のゲート電極上に熱酸化膜を
形成する工程と、 前記第２のＭＯＳトランジスタの形成領域にある前記熱
酸化膜、前記導電性膜をエッチングし、前記第２のＭＯ
Ｓトランジスタの形成領域に第２のゲート電極を形成す
る工程と、 前記第１のＭＯＳトランジスタの形成領域にある前記半
導体基板に前記熱酸化膜を通して不純物を導入するとと
もに、前記第２のＭＯＳトランジスタの形成領域にある
前記半導体基板に不純物を導入し、第１、第２のＭＯＳ
トランジスタのソース、ドレインとしての拡散層を形成
する工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項３】 第１の電源電圧が印加される第１のＭＯ
Ｓトランジスタと、前記第１の電源電圧より低い第２の
電源電圧が印加される第２のＭＯＳトランジスタが混在
してなる半導体装置であって、 半導体基板上に素子分離絶縁膜及びゲート絶縁膜を形成
し、前記半導体基板及び前記ゲート絶縁膜上に第１の導
電性膜及び複合絶縁膜を形成した後、前記第１のＭＯＳ
トランジスタの形成領域にある前記複合絶縁膜をレジス
トパターンでカバーし、第２のＭＯＳトランジスタの形
成領域にある前記第１の導電性膜及び複合絶縁膜をエッ
チングして除去する工程と、 前記レジストパターンを剥離した後、前記第１のＭＯＳ
トランジスタの形成領域にある前記複合絶縁膜上、及び
第２のＭＯＳトランジスタの形成領域のゲート絶縁膜に
第２の導電性膜を形成する工程と、 前記第１のＭＯＳトランジスタの形成領域にある前記第
２の導電性膜をレジストパターンでカバーするととも
に、レジストパターンをマスクとして第２のＭＯＳトラ
ンジスタの形成領域にある第２の導電性膜をエッチング
し、第１のゲート電極を形成する工程と、 前記レジストパターンを剥離した後、熱酸化することに
より、前記第１のＭＯＳトランジスタの形成領域にある
前記第２の導電性膜上に熱酸化膜を形成すると同時に、
前記第１のゲート電極のエッジにバーズビークを発生さ
せるとともに、前記第２のＭＯＳトランジスタの形成予
定領域上に熱酸化膜を形成する工程と、 前記第１のＭＯＳトランジスタの形成領域にある熱酸化
膜、前記第１、第２の導電性膜、複合絶縁膜をエッチン
グして、前記第１のＭＯＳトランジスタの形成領域に第
２のゲート電極を形成する工程と、 前記第２のゲート電極をマスクとして前記第１のＭＯＳ
トランジスタの形成領域に位置する前記半導体基板に不
純物を導入するとともに、第１のゲート電極をマスクと
して前記第２のＭＯＳトランジスタの形成領域に前記熱
酸化膜を通して不純物を導入し、第１、第２のＭＯＳト
ランジスタのソース、ドレインとしての拡散層を形成す
る工程と、 前記第１のＭＯＳトランジスタの形成領域にある半導体
基板と第２のゲート電極上、及び前記第２のＭＯＳトラ
ンジスタの形成領域にある熱酸化膜上に酸化膜を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24264894A JP3532625B2 (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
| US08/539,723 US5841174A (en) | 1994-10-06 | 1995-10-05 | Semiconductor apparatus including semiconductor devices operated by plural power supplies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24264894A JP3532625B2 (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107157A true JPH08107157A (ja) | 1996-04-23 |
| JP3532625B2 JP3532625B2 (ja) | 2004-05-31 |
Family
ID=17092175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24264894A Expired - Fee Related JP3532625B2 (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5841174A (ja) |
| JP (1) | JP3532625B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6147511A (en) | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
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| WO2011077606A1 (ja) * | 2009-12-21 | 2011-06-30 | パナソニック株式会社 | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5841174A (en) | 1998-11-24 |
| JP3532625B2 (ja) | 2004-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031014 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040304 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |