JPH06342881A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】２つの異なった電源電圧で駆動されるＭＯＳト
ランジスタを同一基板上に設ける際、製造コストの低
減、歩留まりの向上を図りながら高速化を実現し、高い
信頼性を確保し、ＭＯＳトランジスタの高性能化・微細
化を可能とする半導体装置おびその製造方法を提供す
る。 【構成】半導体基板１０１の素子形成領域の表面に形成
された一定の膜厚を有するゲ−ト絶縁膜１０３と、第２
の素子形成領域に形成され、不純物濃度が比較的薄いゲ
−ト電極１０４ａを有し、比較的高い電源電圧が印加さ
れて使用される第２のＭＯＳトランジスタと、第１の素
子形成領域に形成され、第２のゲ−ト電極と同一の配線
層により形成された不純物濃度が比較的濃いゲ−ト電極
１０４ｂを有し、比較的低い電源電圧が印加されて使用
される第１のＭＯＳトランジスタとを具備することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に同一半導体基板上に形成された動
作電源電圧が異なる複数種類のＭＯＳトランジスタおよ
びその形成方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高速化・高密度の要
求が益々高くなっており、この要求を満足するには、長
く複雑な製造工程とこれに伴う歩留まりの低下が避けら
れず、製造コストの上昇と信頼性の低下をまねいている
のが現実である。

【０００３】高速化・高密度の要求に応えるには、従来
からスケ−リング則に従った素子の微細化が有効である
ことは当然である。周知のスケ−リング則では、電界一
定の考えから電源電圧も小さくする必要があるが、半導
体装置を組み込むシステムでは、独自の電源を使用する
ことは出来ず、通常、５Ｖ電源が使われる。

【０００４】このような事情により、スケ−リング則に
従った素子の微細化は、電源電圧が一定のままでデバイ
ス寸法が縮小していくので、デバイス内部の電界は高ま
る一方である。また、素子の信頼性を確保するために
は、ゲ−ト酸化膜厚さをある程度大きく確保する必要が
あるので、ゲ−ト酸化膜厚さのスケ−リングが不可能で
あり、このことが素子の高性能化の妨げになっているの
は周知の通りである。

【０００５】特に、書込みや・消去動作時に高い電源電
圧が使用されている不揮発性メモリでは、素子の微細化
が一層困難になっている。そこで、従来の半導体装置に
は、同一半導体基板上に形成される素子群のうちで高い
電圧が直接に加えられる素子の数を制限し、その他の素
子には低い電圧で動作させる回路構成を採用したものが
ある。

【０００６】以下、この種の従来の半導体装置の製造方
法の一例について、図５（ａ）乃至（ｄ）を参照しなが
ら説明する。まず、図５（ａ）に示すように、第１導電
型の半導体基板３０１の表面に選択的に素子分離絶縁膜
３０２を形成し、この素子分離絶縁膜３０２を除く領域
（素子形成予定領域）の基板表面上にゲ−ト酸化膜用の
シリコン酸化膜３０３を形成する。

【０００７】この素子形成予定領域の一部は、高い電圧
が直接に加えられる素子を形成するための第２の素子形
成予定領域として使用され、残りの大部分は、低い電源
電圧が印加される素子を形成るための第１の素子形成予
定領域として使用される。

【０００８】次に、図５（ｂ）に示すように、前記高い
電圧が直接に加えられる素子を形成しようとする第２の
素子形成予定領域およびこの領域に隣接する素子分離絶
縁膜３０２の上にレジストパタ−ン３０５を形成する。

【０００９】この後、上記レジストパタ−ン３０５をマ
スクとして、前記低い電圧が印加される素子を形成しよ
うとする第１の素子形成予定領域のシリコン酸化膜３０
３をエッチング除去する。この工程で、前記レジストパ
タ−ン３０５により覆われていない素子分離絶縁膜３０
２は、図５（ｃ）に示すように、膜厚が後退する。

【００１０】その後、前記レジストパタ−ン３０５を除
去した後、熱酸化を加える。これにより、図５（ｃ）に
示すように、第２の素子形成予定領域の酸化膜３０３は
さらに厚い酸化膜３０３ａになり、前記レジストパタ−
ン３０５をマスクとしてエッチング除去された第１の素
子形成予定領域には新たに薄い酸化膜３０７が形成され
る。この後、全面に多結晶シリコン３０４を堆積した
後、上記多結晶シリコンに第２導電型の不純物のド−ピ
ングを施す。

【００１１】次に、図５（ｄ）に示すように、前記多結
晶シリコン３０４をエッチング加工してゲ−ト電極配線
３０６を形成し、さらに、上記ゲ−ト電極配線３０６を
マスクとしてドレイン・ソ−ス用の第２導電型の不純物
領域３０８を前記半導体基板３０１の表層部に形成す
る。

【００１２】このようにして形成されたデバイスは、高
い電圧が直接に加えられる一部の素子は厚いゲ−ト酸化
膜３０３ａを有するように構成し、低い電圧が直接に加
えられる大部分の素子素子は薄い酸化膜３０７を有する
ように構成されている。

【００１３】これにより、大部分の素子は、低い電圧に
より駆動され、印加電界が充分低減されるので、ゲ−ト
酸化膜厚を薄くしたスケ−リングが可能となり、微細化
・素子高性能化が可能になる。

【００１４】なお、前記高い電圧として外部から供給さ
れる電源電圧が使用され、前記低い電圧として、上記電
源電圧の電位を降下させて生成した電圧が用いられる。
しかし、上記したような方法で作成されたデバイスは、
次に述べるような問題が有る。

【００１５】図５（ｂ）に示した第１の素子形成予定領
域のシリコン酸化膜３０３のエッチング除去工程で素子
分離絶縁膜３０２の膜厚の後退が生じる（つまり、レジ
ストパタ−ン３０５の端部に対応して素子分離絶縁膜３
０２に段差が生じる）ので、図５（ｄ）に示したよう
に、ゲ−ト電極配線形成工程で上記段差部にエッチング
残り３０９が発生する。このエッチング残り３０９は、
ゲ−ト電極のショ−ト不良の原因となるばかりでなく、
ゲ−ト電極配線形成以降の工程でエッチング残り３０９
が脱離して生じるダストが種々の不良の原因となるのは
避けられない。

【００１６】また、前記したような素子分離絶縁膜３０
２の膜厚の後退は、素子分離領域に生じる寄生トランジ
スタの反転耐圧の低下をまねき、素子の微細化を阻害す
る要因になる。

【００１７】また、図５（ｂ）に示した第１の素子形成
予定領域のシリコン酸化膜３０３のエッチング除去工程
では、レジストパタ−ン３０５が第２の素子形成予定領
域のゲ−ト酸化膜３０３上に存在するので、前記レジス
トパタ−ン３０５から下側のゲ−ト酸化膜３０３にその
絶縁破壊をまねくおそれのある汚染物質が侵入すること
は避けられない。これにより、ゲ−ト酸化膜３０３の破
壊による歩留まりの低下をまねくほか、素子の信頼性を
著しく低下させる原因となる。

【００１８】また、上記したようにして形成されたデバ
イスは、通常の１種類のゲ−ト酸化膜厚を用いるデバイ
スと比べて、ゲ−ト酸化のための熱工程が増えるので、
製造工程の増加による製造コストの増加をまねくほか、
上記熱工程が多いと素子の微細化上不利になる。

【００１９】

【発明が解決しようとする課題】上記したように従来の
半導体装置の製造方法は、半導体装置の高速化・高密度
の要求に応えるために２つの異なった電源電圧で駆動す
るＭＯＳトランジスタを同一基板上に設けようとする
と、製造コストの上昇と信頼性の低下をまねくという問
題があった。

【００２０】本発明は上記の問題点を解決すべくなされ
たもので、２つの異なった電源電圧で駆動されるＭＯＳ
トランジスタを同一基板上に設ける際、製造コストの低
減、歩留まりの向上を図りながら高速化を実現し、高い
信頼性を確保し、ＭＯＳトランジスタの高性能化・微細
化を可能とする半導体装置おびその製造方法を提供する
ことを目的とする。

【００２１】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板と、この半導体基板の表面に選
択的に形成された素子分離絶縁膜と、上記半導体基板の
素子形成領域の表面に形成された一定の膜厚を有するゲ
−ト絶縁膜と、前記素子形成領域のうちで第１の電源電
圧が印加される第１のＭＯＳトランジスタを形成しよう
とする第１の素子形成領域のゲ−ト絶縁膜上に形成さ
れ、第１の不純物濃度を有する第２導電型の多結晶シリ
コンを用いた第１のゲ−ト電極と、この第１のゲ−ト電
極の下方のチャネル領域を挟んで前記第１の素子形成領
域の表面に形成された第２導電型の第１のソ−ス・ドレ
イン領域と、前記素子形成予定領域のうちで前記第１の
電源電圧よりも高い第２の電源電圧が印加される第２の
ＭＯＳトランジスタを形成しようとする第２の素子形成
領域のゲ−ト絶縁膜上に形成され、前記第１のゲ−ト電
極と同一の配線層により形成され、前記第１の不純物濃
度よりも低い第２の不純物濃度を有する第２導電型の多
結晶シリコンを用いた第２のゲ−ト電極と、この第２の
ゲ−ト電極の下方のチャネル領域を挟んで前記第２の素
子形成領域の表面に形成された第２導電型の第２のソ−
ス・ドレイン領域とを具備することを特徴とする。

【００２２】また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板の表面に選択的に素子分離絶縁
膜を形成し、素子形成領域の基板表面にゲ−ト絶縁膜を
形成する工程と、上記素子形成領域のうちで第１の電源
電圧が印加される第１のＭＯＳトランジスタを形成しよ
うとする第１の素子形成領域のゲ−ト絶縁膜上には第１
の不純物濃度を有する第２導電型の多結晶シリコンを用
いた第１のゲ−ト電極を形成し、前記素子形成予定領域
のうちで前記第１の電源電圧よりも高い第２の電源電圧
が印加される第２のＭＯＳトランジスタを形成しようと
する第２の素子形成領域のゲ−ト絶縁膜上には前記第１
の不純物濃度よりも低い第２の不純物濃度を有する第２
導電型の多結晶シリコンを用いた第２のゲ−ト電極を形
成するゲ−ト電極形成工程と、上記第１のゲ−ト電極お
よび第２のゲ−ト電極をマスクとして前記第１の素子形
成領域の表面および前記第２の素子形成領域の表面に第
２導電型の不純物をド−ピングしてソ−ス・ドレイン領
域を形成する工程とを具備することを特徴とする。

【００２３】

【作用】この半導体装置は、第２のＭＯＳトランジスタ
のゲ−ト電極（第２のゲ−ト電極）の不純物濃度が薄い
ので、このゲ−ト電極に高い電圧が印加された時、この
ゲ−ト電極のゲ−ト絶縁膜側に空乏層が形成され、この
ゲ−ト電極下のゲ−ト絶縁膜の容量が実効的に低下する
効果により電界が弱められる。

【００２４】換言すれば、ゲ−ト電極の不純物濃度を制
御することによりゲ−ト絶縁膜の実効的な膜厚を制御す
ることにより、１種類（同一膜厚）のゲ−ト絶縁膜を用
いながら実効的にあたかも２種類のゲ−ト絶縁膜を持つ
デバイスとして動作する。

【００２５】従って、２つの異なった電位が印加される
ような回路構成では、電界を強めることなく、与えられ
た電位毎にＭＯＳトランジスタを設計することが可能と
なり、微細化、高性能化を実現することが可能になる。

【００２６】また、この半導体装置の製造方法は、熱酸
化によるゲ−ト絶縁膜形成工程が１回で済む（従来例よ
りも熱工程が少なくて済む）ので、工程の簡略化による
製造コストの低減化を実現でき、不純物の拡散速度の制
御が容易となり、ＭＯＳトランジスタの微細化上有利と
なる。

【００２７】また、従来例の工程で問題となつている素
子分離絶縁膜の膜厚の後退は発生しないので、ゲ−ト電
極加工時に生じるエッチング残渣をまねく段差が生じな
くなり、歩留まりが向上する。

【００２８】また、ゲ−ト絶縁膜と直接に接するように
レジストパターンを作成する工程が存在しないので、レ
ジスト材からゲ−ト絶縁膜への汚染は生じなくなり、ゲ
−ト絶縁膜の絶縁破壊をまねくような不良はなくなり、
素子の信頼生が向上する。

【００２９】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｄ）は、本発明の第１実
施例に係るＮチャネル型半導体装置の製造工程における
ウェハ断面構造を示している。

【００３０】この第１実施例について図面を参照しなが
ら詳述する。まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１０１表面に、周知のＬＯＣＯＳ（選択酸化）
法により６００ｎｍの素子分離用酸化膜１０２を形成す
る。この後、前記基板１０１上に、熱酸化によりゲ−ト
酸化膜１０３を形成する。

【００３１】次に、図１（ｂ）に示すように、周知のＬ
ＰＣＶＤ（減圧気相成長）法を用いて、基板上の全面に
ゲ−ト電極形成用の多結晶シリコン１０４を堆積する。
この後、周知のリソグラフィ−技術を用いて、高電位
（例えば最大１２Ｖ）が印加されることが予定されてい
る素子を形成しようとする第２の素子形成領域上にレジ
ストパタ−ン１０５を形成する。そして、上記レジスト
パタ−ン１０５をマスクとして、低電位（例えば最大５
Ｖ）が印加されることが予定されている素子を形成しよ
うとする第１の素子形成領域の多結晶シリコン１０４
に、ｎ型不純物であるリンを加速エネルギ−６０ｋｅ
Ｖ、ド−ズ量１×１０¹⁶／ｃｍ² でイオン注入する。

【００３２】次に、図１（ｃ）に示すように、前記レジ
ストパタ−ン１０５を剥離した後、前記多結晶シリコン
１０４の全面にリンを加速エネルギ−６０ｋｅＶ、ド−
ズ量５×１０¹³／ｃｍ² でイオン注入し、続いて周知の
アニ−ル処理を行う。これにより、リン濃度の低いｎ-
型の多結晶シリコン１０４ａとリン濃度の高いｎ+ 型の
多結晶シリコン１０４ｂが形成される。

【００３３】次に、図１（ｄ）に示すように、周知のリ
ソグラフィ−技術とエッチング技術により、前記多結晶
シリコン１０４ａ、１０４ｂを加工してｎ- 型の第２の
ゲ−ト電極１０４ａおよびｎ+ 型の第１のゲ−ト電極１
０４ｂを形成した後、このゲ−ト電極１０４ａ、１０４
ｂをマスクとして不純物をド−ピングする（例えばリン
をイオン注入してアニールする）ことにより、Ｐ型シリ
コン基板１０１の表面にソ−ス・ドレインとなるｎ型拡
散層１０６を形成する。

【００３４】この後、いずれも周知の技術により、Ａｌ
配線、パッシベ−ション膜形成工程等を経てＮチャネル
型半導体装置を完成させる。上記第１実施例の半導体装
置は、不純物濃度が薄く設定されたゲ−ト電極に電位を
加えた時に、上記ゲ−ト電極のゲ−ト絶縁膜側に空乏層
が形成され、上記ゲ−ト絶縁膜の容量が実効的に低下す
る効果により電界が弱められるといった周知の事実（M.
Iwase et al., " Effect of Depleted Poly-Si Gate MO
SFET Performance ", ISDM 1990,pp.271-274）を利用し
て製造されている。

【００３５】即ち、第２の素子形成領域に形成された第
２のＭＯＳトランジスタのゲ−ト電極（第２のゲ−ト電
極１０４ａ）の不純物濃度が薄いので、このゲ−ト電極
に高い電圧が印加された時、このゲ−ト電極のゲ−ト絶
縁膜側に空乏層が形成される。これにより、第２のゲ−
ト電極下のゲ−ト絶縁膜部分の容量が実効的に低下する
効果により電界が弱められ、このゲ−ト絶縁膜部分の膜
厚を実効的に厚くすることが可能となる。

【００３６】換言すれば、ゲ−ト電極の不純物濃度を制
御することによりゲ−ト絶縁膜の実効的な膜厚を制御す
ることにより、１種類（同一膜厚）のゲ−ト絶縁膜を用
いながら実効的にあたかも２種類のゲ−ト絶縁膜を持つ
デバイスとして動作する。

【００３７】従って、２つの異なった電位が印加される
ような回路構成では、電界を強めることなく、与えられ
た電位毎にＭＯＳトランジスタを設計することが可能と
なり、微細化、高性能化を実現することが可能になる。

【００３８】また、上記第１実施例の半導体装置の製造
方法は、熱酸化によるゲ−ト絶縁膜形成工程が１回で済
む（従来例よりも熱工程が少なくて済む）ので、工程の
簡略化による製造コストの低減化を実現でき、不純物の
拡散速度の制御が容易となり、ＭＯＳトランジスタの微
細化上有利となる。

【００３９】また、本実施例では、従来例の図５（ｂ）
に示した工程で問題となつている素子分離絶縁膜の膜厚
の後退は発生しないので、ゲ−ト電極加工時に生じるエ
ッチング残渣をまねく段差が生じなくなり、ゲ−ト電極
の短絡を始めとする様々な不良が激減し、歩留りが向上
する。

【００４０】また、素子分離絶縁膜の膜厚の後退はフィ
−ルド間の寄生トランジスタの反転耐圧の低下をまねく
が、本実施例では、素子分離絶縁膜の膜厚の後退は発生
しないので、上記寄生トランジスタの反転耐圧の低下を
防止することができる。

【００４１】また、本実施例では、従来例の図５（ｂ）
に示した工程のようなイオン注入マスク用のレジスト材
がゲ−ト絶縁膜と直接に接する工程が存在しないので、
レジスト材からゲ−ト絶縁膜へ汚染物質が侵入すること
はない。これにより、ゲ−ト絶縁膜の絶縁破壊をまねく
等の不良が激減し、長期信頼性（酸化膜のライフタイ
ム）が大きく改善される。

【００４２】なお、前記第２のゲ−ト電極１０４ａ、第
１のゲ−ト電極１０４ｂの不純物濃度は、上記実施例に
限らず、第２のゲ−ト電極１０４ａに前記したような空
乏層が形成される濃度であればよく、第２のゲ−ト電極
１０４ａの不純物濃度を３×１０¹⁹ｃｍ^-3以下に設定
し、第１のゲ−ト電極１０４ｂの不純物濃度を３×１０
¹⁹ｃｍ^-3を越えるように設定することにより本発明の効
果が得られる。

【００４３】また、図１（ｂ）に示した工程において、
レジストパタ−ン１０５の代わりにＳｉＯ₂ 等のＳｉ化
合物を用いることにより、リンイオン注入法の代わりに
リン拡散法を使用することができる。また、図１（ｂ）
の工程と図１（ｃ）の工程との順序を入れ替えてもよ
い。

【００４４】また、本発明はＰチャネル型半導体装置に
ついても適用できる。この場合は、前記第１実施例にお
いて、Ｐ型半導体基板１０１の代わりにＮ型半導体基板
を使用し、多結晶シリコン１０４にｎ型不純物の代わり
にｐ型不純物をド−ピングし、ゲート電極形成後の半導
体基板にｎ型不純物の代わりにｐ型不純物をド−ピング
すればよい。

【００４５】ところで、一般に、不純物濃度が低い多結
晶シリコンのみによりゲ−ト電極を形成すると、ゲ−ト
電極配線抵抗が大きくなるので、この配線抵抗の増加を
抑制するために、例えば図２に示す半導体装置のように
製造することが望ましい。

【００４６】図２は、上記第１実施例の変形例の工程に
おけるウェハ断面構造を示している。 この変形例で
は、図１（ｃ）に示したようにｎ- 型の多結晶シリコン
１０４ａおよびｎ+ 型の多結晶シリコン１０４ｂを形成
した後、その上面全面に高融点金属膜（タングステン・
シリサイドＷＳｉ、チタンシリサイドＴｉＳｉ、モリブ
デンシリサイドＭｏＳｉなど）２０１を堆積した後、Ｎ
₂ 雰囲気中で９００℃、３０分のアニール処理を行う。
これにより、前記多結晶シリコン１０４ａ、１０４ｂは
ポリサイド膜２０４ａ、２０４ｂになる。この場合、本
例では、高融点金属膜としてＷＳｉ膜をスパッタ法によ
り例えば２００ｎｍ堆積した。

【００４７】この後、上記ポリサイド膜２０４ａ、２０
４ｂを加工してｎ- 型の第２のポリサイド・ゲ−ト電極
２０４ａおよびｎ+ 型の第１のポリサイド・ゲ−ト電極
２０４ｂを形成することにより、配線抵抗が十分に低減
されたゲ−ト電極を実現できる。なお、高融点金属膜の
堆積後に熱処理を行わないでエッチング加工を施し、そ
の後にアニール処理を行うことでポリサイド・ゲ−ト電
極を形成するようにしてもよい。

【００４８】また、上記ポリサイド・ゲ−ト電極２０４
ａ、２０４ｂは、ゲ−ト電極形成後に図１（ｄ）に示し
たようにソ−ス・ドレインとなる拡散層１０６を形成す
る際、不純物濃度が低い第２のポリサイド・ゲ−ト電極
２０４ａの多結晶シリコン１０４ａの不純物濃度が必要
以上に高められることを防止する作用を有するので、ゲ
−ト電極の不純物濃度の制御を容易とする効果も併せ持
つ。

【００４９】図３（ａ）乃至（ｃ）および図４（ａ）乃
至（ｃ）は、本発明の第２実施例に係るＣＭＯＳ型半導
体装置の製造工程におけるウェハ断面構造を示してい
る。この第２実施例は、特に耐圧が要求されるＥＰＲＯ
Ｍ（電気的再書込み可能な読み出し専用メモリ）の周辺
トランジスタに一般に高い接合耐圧が見込まれるＬＤＤ
（Lightly Doped Drain ）構造を用いた例である。

【００５０】以下、第２実施例について図面を参照しな
がら詳述する。まず、図３（ａ）に示すように、Ｐ型シ
リコン基板２０１の表層部の一部にＮウェル拡散層２０
２を形成する。次に、ＬＯＣＯＳ法により、前記シリコ
ン基板２０１表面に６００ｎｍの素子分離用酸化膜２０
３を形成する。次に、熱酸化により前記シリコン基板上
にゲ−ト酸化膜２０４を形成する。続いて、ＬＰＣＶＤ
法により、ゲ−ト電極形成用の多結晶シリコン２０５を
堆積する。

【００５１】次に、図３（ｂ）に示すように、リソグラ
フィ−技術とエッチング技術を用いて、前記多結晶シリ
コン２０５を加工してゲ−ト電極２０５を形成する。続
いて、リソグラフィ−技術を用いて、少なくとも前記Ｎ
ウェル拡散層２０２を含む領域上にレジストパタ−ン２
０６を形成した後、このレジストパタ−ン２０６をマス
クとしてリンを加速エネルギ−６０ｋｅＶ、ド−ズ量５
×１０¹³／ｃｍ² でイオン注入する。

【００５２】次に、前記レジストパタ−ン２０６を剥離
した後、図３（ｃ）に示すように、Ｎチャンル型素子形
成予定領域中の高い耐圧が要求される素子形成予定領域
上および前記Ｎウェル拡散層２０２を含む領域上にレジ
ストパタ−ン２０７を形成した後、リンを加速エネルギ
−６０ｋｅＶ、ド−ズ量１×１０¹⁶／ｃｍ² でイオン注
入する。

【００５３】次に、Ｎ₂ 雰囲気でアニ−ル処理を行うこ
とにより、図４（ａ）に示すように、リン濃度の比較的
薄いｎ- 型の多結晶シリコン２０５ａ、リン濃度の比較
的濃いｎ+ 型の多結晶シリコン２０５ｂ、ソ−ス・ドレ
イン領域となるｎ- 拡散層２０８およびソ−ス・ドレイ
ン領域となるｎ+ 拡散層２０９を形成する。この後、Ｐ
チャンル型素子形成予定領域を除く領域にレジストパタ
−ン２１０を形成した後、ボロンを加速エネルギ−２０
ｋｅＶ、ド−ズ量５×１０¹³／ｃｍ² でイオン注入す
る。

【００５４】次に、図４（ｂ）に示すように、Ｐチャン
ル型素子形成予定領域中の高い耐圧が要求されない素子
形成予定領域を除いた領域にレジストパタ−ン２１１を
形成した後、ボロンを加速エネルギ−２０ｋｅＶ、ド−
ズ量１×１０¹⁶／ｃｍ² でイオン注入する。

【００５５】次に、Ｎ₂ 雰囲気でアニ−ル処理を行うこ
とにより、図４（ｃ）に示すように、ボロン濃度の比較
的薄いｐ- 型の多結晶シリコン２０５ｃ、ボロン濃度の
比較的濃いｐ+ 型の多結晶シリコン２０５ｄ、ソ−ス・
ドレインとなるｐ- 拡散層２１２およびソ−ス・ドレイ
ンとなるｐ+ 拡散層２１３を形成する。

【００５６】この後、いずれも周知の技術により、Ａｌ
配線、パッシベ−ション膜形成工程等を経てＣＭＯＳ型
ＥＰＲＯＭメモリ装置を完成させる。上記第２実施例に
おいても、前記第１実施例と同様の効果が得られる。

【００５７】しかも、この第２実施例では、多結晶シリ
コン（ゲ−ト電極）に対するド−ピング工程をシリコン
基板表面にソ−ス・ドレインを形成する工程と兼ねるこ
とができる。従って、薄い不純物濃度に設定しようとす
る多結晶シリコンに対するド−ピング工程はＬＤＤ用の
ソ−ス・ドレイン形成工程と兼ねることにより、従来の
ＣＭＯＳ工程に対する工程の増加は生じない。

【００５８】なお、図３（ｃ）の工程において、レジス
トパタ−ン２０７は、高い耐圧が必要とされるＮチャネ
ル素子のソ−ス・ドレイン形成予定領域の全てを覆う必
要はなく、高い耐圧が必要とされるＮチャネル素子のゲ
−ト電極を覆うように形成すればよい。この場合、ソ−
ス・ドレインの不純物濃度を高くしてその拡散抵抗を小
さくすることが可能となる。

【００５９】上記と同様な考えにより、図４（ｂ）の工
程においても、レジストパタ−ン２１１は、高い耐圧が
必要とされるＰチャネル素子のゲ−ト電極を覆うように
すればよく、高い耐圧が必要とされるＰチャネル素子の
ソ−ス・ドレイン形成予定領域の全てを覆う必要はな
い。

【００６０】また、図４（ｃ）中の拡散層２０８および
２１２は、不純物濃度が小さいので配線抵抗が大きくな
るが、これを解消するために、Ｔｉ（チタン）等の金属
を上記拡散層２０８および２１２の上に張り付けるよう
に形成してもよい。また、ゲ−ト電極配線抵抗を小さく
するために、ゲ−ト電極上にＴｉ等の金属を張り付ける
ように形成してもよい。

【００６１】また、図３（ｂ）の工程と図３（ｃ）の工
程との順序を入れ替えてもよく、同様に、図４（ａ）の
工程と図４（ｂ）の工程との順序を入れ替えてもよい。
さらに図４（ａ）の工程で行ったアニール処理は省略し
ても良く、図４（ｃ）の工程で行う熱処理で代用可能で
ある。

【００６２】

【発明の効果】上述したように本発明によれば、２つの
異なった電源電圧で駆動されるＭＯＳトランジスタを同
一基板上に設ける際、製造コストの低減、歩留まりの向
上を図りながら高速化を実現し、高い信頼性を確保し、
ＭＯＳトランジスタの高性能化・微細化を可能とする半
導体装置おびその製造方法を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＮチャネル型半導体
装置の製造工程におけるウェハ断面を示す断面図。

【図２】図１の変形例の工程におけるウェハ断面を示す
断面図。

【図３】本発明の第２実施例に係るＣＭＯＳ型半導体装
置の製造工程の一部におけるウェハ断面を示す断面図。

【図４】図３の工程に続く工程におけるウェハ断面を示
す断面図。

【図５】従来の片チャネル型半導体装置の製造工程にお
けるウェハ断面を示す断面図。

【符号の説明】

１０１、２０１…Ｐ型半導体基板、２０２…Ｎウェル拡
散層、１０２、２０３…シリコン酸化膜（素子分離
用）、１０３…シリコン酸化膜（ゲ−ト絶縁膜）、１０
４、２０５…多結晶シリコン（ゲ−ト電極用）、１０４
ａ、２０５ａ…ｎ-型の多結晶シリコン（第２のゲ−ト
電極）、１０４ｂ、２０５ｂ…ｎ+ 型の多結晶シリコン
（第１のゲ−ト電極用）、１０５、２０６、２０７、２
１０、２１１…レジストパタ−ン、１０６、２０８、２
０９、２１２、２１３…ソ−ス・ドレイン用拡散層（２
０８…ｎ- 拡散層、２０９…ｎ+ 拡散層、２１２…ｐ-
拡散層、２１３…ｐ+ 拡散層）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 この半導体基板の表面に選択的に形成された素子分離絶
   縁膜と、 上記半導体基板の素子形成領域の表面に形成された一定
   の膜厚を有するゲ−ト絶縁膜と、 前記素子形成領域のうちで第１の電源電圧が印加される
   第１のＭＯＳトランジスタを形成しようとする第１の素
   子形成領域のゲ−ト絶縁膜上に形成され、第１の不純物
   濃度を有する第２導電型の多結晶シリコンを用いた第１
   のゲ−ト電極と、 この第１のゲ−ト電極の下方のチャネル領域を挟んで前
   記第１の素子形成領域の表面に形成された第２導電型の
   第１のソ−ス・ドレイン領域と、 前記素子形成予定領域のうちで前記第１の電源電圧より
   も高い第２の電源電圧が印加される第２のＭＯＳトラン
   ジスタを形成しようとする第２の素子形成領域のゲ−ト
   絶縁膜上に形成され、前記第１のゲ−ト電極と同一の配
   線層により形成され、前記第１の不純物濃度よりも低い
   第２の不純物濃度を有する第２導電型の多結晶シリコン
   を用いた第２のゲ−ト電極と、 この第２のゲ−ト電極の下方のチャネル領域を挟んで前
   記第１の素子形成領域の表面に形成された第２導電型の
   第２のソ−ス・ドレイン領域とを具備することを特徴と
   する半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記第２のゲ−ト電極は、前記多結晶シリコンの上面に
   高融点金属シリサイドが形成されたポリサイドゲ−ト電
   極であることを特徴とする半導体装置。
3. 【請求項３】 第１導電型の半導体基板の表面に選択的
   に素子分離絶縁膜を形成し、素子形成領域の基板表面に
   ゲ−ト絶縁膜を形成する工程と、 上記素子形成領域のうちで第１の電源電圧が印加される
   第１のＭＯＳトランジスタを形成しようとする第１の素
   子形成領域のゲ−ト絶縁膜上には、第１の不純物濃度を
   有する第２導電型の多結晶シリコンを用いた第１のゲ−
   ト電極を形成し、前記素子形成予定領域のうちで前記第
   １の電源電圧よりも高い第２の電源電圧が印加される第
   ２のＭＯＳトランジスタを形成しようとする第２の素子
   形成領域のゲ−ト絶縁膜上には、前記第１の不純物濃度
   よりも低い第２の不純物濃度を有する第２導電型の多結
   晶シリコンを用いた第２のゲ−ト電極を形成するゲ−ト
   電極形成工程と、 上記第１のゲ−ト電極および第２のゲ−ト電極をマスク
   として前記第１の素子形成領域の表面および前記第２の
   素子形成領域の表面に第２導電型の不純物をド−ピング
   してソ−ス・ドレイン領域を形成する工程とを具備する
   ことを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 前記ゲ−ト電極形成工程は、 前記ゲ−ト絶縁膜および素子分離絶縁膜上に多結晶シリ
   コンを形成する工程と、 上記多結晶シリコンの不純物濃度を第２の不純物濃度に
   設定しようとする領域にレジストパタ−ンを形成する工
   程と、 上記レジストパタ−ンをマスクとして前記多結晶シリコ
   ンに第２導電型の不純物をド−ピングする工程と、 前記レジストパタ−ンを除去した後、前記多結晶シリコ
   ンに第２導電型の不純物をド−ピングする工程と、 上記不純物がド−ピングされた多結晶シリコンをパター
   ニングして前記第１のゲ−ト電極および第２のゲ−ト電
   極を形成する工程とを具備することを特徴とする半導体
   装置の製造方法。
5. 【請求項５】 請求項３記載の半導体装置の製造方法に
   おいて、 前記ゲ−ト電極形成工程は、 前記ゲ−ト絶縁膜および素子分離絶縁膜上に多結晶シリ
   コンを形成する工程と、 上記多結晶シリコンの不純物濃度を第２の不純物濃度に
   設定しようとする領域にレジストパタ−ンを形成する工
   程と、 上記レジストパタ−ンをマスクとして前記多結晶シリコ
   ンに第２導電型の不純物をド−ピングする工程と、 前記レジストパタ−ンを除去した後、前記多結晶シリコ
   ンに第２導電型の不純物をド−ピングする工程と、 上記不純物がド−ピングされた多結晶シリコン上の全面
   にに高融点金属膜を堆積した後、アニール処理を行い、
   ポリサイド膜を形成する工程と、 上記ポリサイド膜をパターニングして第１のポリサイド
   ・ゲ−ト電極および第２のポリサイド・ゲ−ト電極を形
   成する工程とを具備することを特徴とする半導体装置の
   製造方法。