JPH04218925A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果トランジスタ
を含む半導体装置およびその製造方法に関し、特に、ピ
ンチオフ状態で生じるドレイン空乏層のピーク電界強度
を緩和してホットキャリア効果を抑制するための、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構
造を有するＭＯＳ（Ｍｅｔａｌ　　Ｏｘｉｄｅ　　Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタを
含む半導体装置の構造およびその製造方法に関するもの
である。

【０００２】

【従来の技術】ＭＯＳ型の電界効果トランジスタの基本
的構造は、Ｓｉ基板上に薄い酸化膜を介在させて金属電
極を設けたいわゆるＭＯＳキャパシタの両側に、キャリ
アの供給源となるソースと、キャリアを取出すドレイン
とを配置したものである。酸化膜上の金属電極は、ソー
ス／ドレイン間のコンダクタンスを制御する機能を有し
、ゲート電極と呼ばれている。このゲート電極の材質と
しては、不純物をドーピングしたポリシリコンや、ポリ
シリコン上に堆積したタングステンなどの高融点金属を
不活性ガス中で熱処理して形成した金属シリサイドなど
が多く用いられる。

【０００３】ゲート電極の電圧（ゲート電圧）が、ソー
ス／ドレイン間のＳｉ基板表面近傍（チャネル）の導電
型を反転させるのに必要なしきい値電圧Ｖｔｈよりも低
い状態では、ソース／ドレインともｐｎ接合により分離
されており、電流は流れない。Ｖｔｈ以上のゲート電圧
を加えるとチャネル表面の導電型は反転し、この部分に
ソース／ドレインと同じ導電型の層が形成され、ソース
／ドレイン間の電流が流れることになる。

【０００４】ところで、ソース／ドレインとチャネルの
境界の不純物の濃度分布の変化が急激であると、この部
分の電界強度が高くなる。この電界によりキャリアがエ
ネルギを得て、いわゆるホットキャリアが発生する。そ
うすると、このキャリアがゲート絶縁膜に注入され、ゲ
ート絶縁膜と半導体基板との界面に界面準位を生成した
り、ゲート絶縁膜中にトラップされたりする。このため
、ＭＯＳトランジスタのしきい値電圧やトランスコンダ
クタンスが、動作中に劣化していく。これが、ホットキ
ャリアによるＭＯＳトランジスタの劣化現象である。 また、ソース／ドレイン間のなだれ降伏に対するいわゆ
るアバランシェ耐圧も、ホットキャリアにより劣化する
。そこで、ソース／ドレイン近傍のｎ型不純物濃度を低
くして濃度分布変化を穏やかにすることによって電界強
度を緩和し、これによってＭＯＳトランジスタのホット
キャリアによる劣化を抑制するとともに、ソース／ドレ
インのアバランシェ耐圧の向上を図ったものが、ＭＯＳ
型ＬＤＤ構造電界効果トランジスタである。

【０００５】従来のＭＯＳ型ＬＤＤ構造電界効果トラン
ジスタの製造方法として、たとえば図３７ないし図４２
に示すものがある。この製造方法では、まずｐ型の半導
体基板１上にいわゆるＬＯＣＯＳ法によって、素子分離
絶縁膜２に囲まれた素子形成領域にゲート絶縁膜３を形
成する（図３７）。次に、しきい値電圧制御のため、必
要に応じて、半導体基板１上の全面に、硼素イオンなど
のｐ型不純物を注入し、イオン注入領域４を形成する（
図３８）。その後、ポリシリコンの膜を減圧ＣＶＤ法に
よってゲート絶縁膜３上に全面に堆積させ、写真製版技
術と反応性イオンエッチングによってゲート電極５を形
成する（図３９）。ゲート電極５として、ポリシリコン
の代わりに、タングステンやモリブデン，チタンなどの
高融点金属あるいはこれらのシリサイド化したものと、
ポリシリコンの２層膜で形成する場合がある。このゲー
ト電極５には、導電性を高めるためにたとえばリンイオ
ンがドーピングされる。

【０００６】次にゲート電極５をマスクとして、リンイ
オンや砒素イオンなどのｎ型の不純物を、半導体基板１
表面に垂直に注入して、ｎ型のイオン注入層６を形成す
る（図４０）。その後、減圧ＣＶＤ法や常圧ＣＶＤ法に
よって、全面に二酸化シリコンなどの絶縁膜を半導体基
板１上に堆積させ、これに異方性エッチングを施してサ
イドウォールスペーサ７を形成する（図４１）。次にさ
らにゲート電極５とサイドウォールスペーサ７の双方を
マスクとして、リンイオンや砒素イオンなどのｎ型不純
物を半導体基板１表面に垂直に照射し、イオン注入層６
よりも濃度の高いｎ型注入層８を形成する（図４２）。 その後、注入された不純物イオンを活性化させるための
熱処理を経て、ＭＯＳ型ＬＤＤ構造電界効果トランジス
タが完成する。

【０００７】なお、上記従来例においては、基板として
ｐ型の半導体基板を用いたが、少なくとも基板表面近傍
にｐ型の不純物を注入した領域であるｐウェルを形成し
たものも用いられる。また、基板としてｎ型の半導体基
板や、少なくとも表面近傍にｎ型の不純物を注入した領
域であるｎウェルを形成した基板が用いられる場合もあ
る。この場合には、ゲート電極５はｐ型、ソース／ドレ
イン領域にはｐ型のイオン注入層６，８が形成される。

【０００８】上記従来の製造方法によって得られたＭＯ
Ｓ型ＬＤＤ構造電界効果トランジスタによれば、ソース
／ドレイン領域のチャネルに隣接する側に、より低濃度
のイオン注入領域６を有するため、ソース／ドレイン領
域の不純物の濃度分布の変化が緩和され、この部分の電
界強度が低下して、ホットキャリアによるトランジスタ
の劣化現象が防止される。

【０００９】

【発明が解決しようとする課題】しかしながら従来のＭ
ＯＳ型ＬＤＤ構造においては、ソース／ドレインの低濃
度不純物拡散層（イオン注入層６）が、後工程における
高温の熱処理を受けてゲート電極５の下方まで拡散して
いき、ゲート電極５とソース／ドレイン領域との間に寄
生容量が付加し、集積回路における高速化を阻害すると
ともに、トランジスタの微細化を行なう上でも妨げとな
るという問題があった。

【００１０】また、相補型ＭＯＳ型集積回路などのよう
に、一方の導電型のチャネルだけでなく、ｎ型とｐ型の
両方のチャネルの電界効果トランジスタを形成する場合
においても、上述の従来の方法でＬＤＤ構造を形成する
と、ソース／ドレイン領域に注入する不純物元素の拡散
係数がその種類によって異なるため、一方の導電型のチ
ャネルにおいて最適となるサイドウォールスペーサの幅
が、他方の導電型のチャネルの領域においては必ずしも
最適とはならないという問題があった。

【００１１】また、同一導電型のチャネルの電界効果ト
ランジスタの場合であっても、その必要とされる性能に
応じてソース／ドレインの不純物拡散層の濃度プロファ
イルを変えたい場合などであっても、各トランジスタご
とに必要となる最適のサイドウォールスペーサの幅を得
ることができないという問題もあった。

【００１２】上記問題点を解決する先行技術として、特
開昭６１−５５７１号公報，特開昭６３−２２６０５５
号公報あるいは特開昭６３−２４６８６号公報に記載の
製造方法が挙げられる。これらの公報に記載の製造方法
は、同一半導体基板上に形成されたｎチャネルＭＯＳト
ランジスタとｐチャネルＭＯＳトランジスタのサイドウ
ォールスペーサを別々に、すなわち、一方の導電型のチ
ャネルのサイドウォールスペーサを形成する場合に、他
方の導電型のチャネルの活性領域を窒化シリコン膜等で
覆って行なうものである。

【００１３】このような従来の製造方法のうちの典型的
な事例を、図４３ないし図５０に示す。この製造工程に
おいては、まず、素子分離絶縁膜２で分離された、半導
体基板１のｐ型領域とｎ型領域の各々の表面上に、ゲー
ト絶縁膜３を介在させてゲート電極５を形成する。次に
、半導体基板１上前面に窒化シリコン膜９ａを堆積させ
た後（図４３）、ｎ型領域上のみをレジストマスク（図
示せず）で覆って、ｐ型領域上の窒化シリコン膜９ａの
みを除去する。ｎ型領域上のレジストマスクを除去した
後（図４４）、半導体基板１上全面に絶縁膜７ａを堆積
する（図４５）。その後絶縁膜７ａに反応性イオンエッ
チングを施すことにより、サイドウォールスペーサ７ｂ
，７ｃを形成する（図４６）。次に、ｎ型領域上の窒化
シリコン膜９ａとサイドウォールスペーサ７ｃを除去し
た後（図４７）、ｐ型領域上のみを窒化シリコン膜９ｂ
で覆い、その状態で再び半導体基板１上全面に絶縁膜７
ｄを堆積する（図４８）。その後、この絶縁膜７ｄに反
応性イオンエッチングを施して、サイドウォールスペー
サ７ｅ，７ｆを形成する（図４９）。その後、ｐ型領域
上の窒化シリコン膜９ｂおよびサイドウォールスペーサ
７ｅを除去することにより、ｐ型領域上およびｎ型領域
上にそれぞれサイドウォールスペーサ７ｂ，７ｆが形成
される（図５０）。

【００１４】これらの公報に記載の技術によれば、ｐ型
チャネルとｎ型チャネルのサイドウォールスペーサの幅
を必要に応じて異ならせることができる。しかしながら
この方法では、レジスト膜の形成工程は一方の導電型の
チャネル領域について１回ずつで済むが、１回のＣＶＤ
で一方の導電型のチャネル領域のサイドウォールスペー
サのみを形成するため、すべてのサイドウォールスペー
サを形成するためのＣＶＤの時間が長くなる。このこと
は、レジスト膜の形成に比べてＣＶＤの処理時間が比較
的長いため、問題となる。

【００１５】本発明は上記従来の問題点に鑑み、比較的
短いＣＶＤによる処理時間で、しかも必要に応じてサイ
ドウォールスペーサごとにその幅を異ならせることので
きるＭＯＳ型ＬＤＤ構造の電界効果トランジスタの構造
およびその製造方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の半導体装置は、
第１および第２の電界効果トランジスタを有する半導体
基板を備え、各々の電界効果トランジスタは、半導体基
板上にゲート絶縁膜を介在させて形成されたゲート電極
と、そのゲート電極の左右両側の側壁面上に形成された
１層の絶縁膜からなる第１サイドウォールスペーサと、
半導体基板表面のゲート電極の左右両側部直下近傍から
外側にかけて形成された、高濃度および／または低濃度
不純物を有するソース／ドレイン領域とを含んでいる。 また、少なくとも第２の電界効果トランジスタは、少な
くともゲート電極の一方の側壁面上に形成されたもう１
層の絶縁膜からなる第２のサイドウォールスペーサを含
み、第２の電界効果トランジスタの第２のサイドウォー
ルスペーサは、ゲート電極の少なくとも一方の側壁側の
高濃度不純物領域を形成する不純物注入のためのマスク
を形成している。

【００１７】本発明の半導体装置は、他の局面において
は、電界効果トランジスタを含み、その電界効果トラン
ジスタは、少なくとも表面近傍に第１導電型の領域を有
する半導体基板と、その半導体基板上にゲート絶縁膜を
介在させて形成されたゲート電極と、そのゲート電極の
一方の側壁面に形成され、所定の数の層の絶縁膜からな
るとともに所定の幅を有する第１のサイドウォールスペ
ーサと、ゲート電極の他の側壁面に形１され、第１のサ
イドウォールスペーサよりも多い所定の数の層の絶縁膜
からなとるともに、第１のサイドウォールスペーサより
も大きな所定の幅を有する第２のサイドウォールスペー
サと、半導体基板の表面の、ゲート電極の左右両側壁直
下近傍から外側にかけて形成された、第２導電型のソー
ス／ドレイン領域とを備えている。

【００１８】本発明の半導体装置の製造方法は、第１導
電型の半導体基板の主表面に形成された、ＬＤＤ構造を
有する第１および第２の電界効果トランジスタを備えた
半導体装置の製造方法である。この製造方法においては
、まず半導体基板の主面上にゲート絶縁膜を介在させて
、各電界効果トランジスタごとにゲート電極を形成する
。次にゲート電極の左右両側壁面に酸化絶縁膜を堆積し
、これに異方性エッチングを施して第１のサイドウォー
ルスペーサを形成する。その後、第１の電界効果トラン
ジスタの第１のサイドウォールスペーサをマスクとして
、半導体基板に第２導電型の不純物を注入し、高濃度不
純物層を形成する。次に、少なくとも第２の電界効果ト
ランジスタのゲート電極上および第１のサイドウォール
スペーサ上に酸化絶縁膜を堆積し、これに異方性エッチ
ングを施して第２のサイドウォールスペーサを形成する
。さらに、少なくとも第２の電界効果トランジスタの第
２のサイドウォールスペーサをマスクとして、半導体基
板に第２導電型の不純物を注入し、高濃度不純物領域を
形成する。

【００１９】本発明の半導体装置の製造方法には、次の
工程を有するものも含まれる。

【００２０】まず少なくとも主表面近傍に第１導電型の
領域を有する半導体基板の主表面上に、ゲート絶縁膜を
介在させてゲート電極を形成する。次に、このゲート電
極の左右両側壁面に酸化絶縁膜を堆積し、これに異方性
エッチングを施してサイドウォールスペーサを形成する
。このサイドウォールスペーサを形成する工程の前また
は後に、ゲート電極のみあるいはゲート電極およびいず
れかのサイドウォールスペーサをマスクとして、半導体
基板に第２導電型の不純物を注入し、ソース／ドレイン
領域を形成する。さらに、上記サイドウォールスペーサ
を形成する工程および上記ソース／ドレイン領域を形成
する工程を、少なくとも１回以上繰り返し、各回ごとに
定められたゲート電極の特定の側壁をマスクで覆うこと
によって、各側壁ごとに所定の幅および所定の層数の絶
縁膜からなるサイドウォールスペーサを形成する。

【００２１】また本発明の半導体装置の製造方法は、他
の局面においては、ｐ型およびｎ型のウェルを形成した
半導体基板の複数の活性領域のそれぞれの表面に、ゲー
ト絶縁膜を介在させて複数のゲート電極を形成する工程
と、この複数のゲート電極の各側壁に、絶縁膜を堆積さ
せて異方性エッチングを施すことにより、サイドウォー
ルスペーサを形成する工程と、ゲート電極のみあるいは
ゲート電極とサイドウォールスペーサの双方をマスクと
して、ｐ型ウェルの領域にはｎ型の不純物イオンを、ｎ
型ウェルの領域にはｐ型の不純物イオンを注入して、ソ
ース／ドレイン領域を形成する工程を備えている。この
製造方法の特徴は、サイドウォールスペーサを形成する
工程が、複数回の酸化絶縁膜の堆積と異方性エッチング
を施すことによって行なわれ、前記複数回の酸化絶縁膜
を堆積させる工程は、少なくともその１回以上において
、ｐ型ウェルの領域のゲート電極をレジストで覆った状
態で行なうことにより、ｐ型ウェル領域に形成されるサ
イドウォールスペーサの幅が、ｎ型ウェル領域に形成さ
れるサイドウォールスペーサの幅よりも小さくなること
を特徴とする。

【００２２】

【作用】本発明の半導体装置によれば、ゲート電極の側
壁ごとに、サイドウォールスペーサが所定の層数の酸化
絶縁膜によって形成され、それにより、ソース／ドレイ
ン領域がチャネルの導電型や所望の特性などに応じた濃
度分布になっており、適切にコントロールされたソース
／ドレイン領域の不純物濃度分布を有する、ＭＯＳ型Ｌ
ＤＤ構造の電界効果トランジスタを得ることができる。

【００２３】また、本発明の半導体装置の製造方法によ
れば、異なる幅のサイドウォールスペーサを別々に形成
するのではなく、複数回酸化絶縁膜の堆積と異方性エッ
チングを順次繰返し、サイドウォール幅をより小さくす
べき位置を必要に応じてレジストで覆うことにより行な
うため、幅の異なるサイドウォールスペーサの形成をそ
れぞれ別々に行なう場合に比べて、サイドウォールスペ
ーサの形成の効率が向上する。これは、本発明において
は、途中でサイドウォールスペーサの幅の種類数に応じ
た回数のレジスト膜のパターニングを行なう必要がある
ものの、レジスト膜の形成工程に比べて処理時間がより
長くかかるＣＶＤによる酸化絶縁膜の堆積工程において
、各幅のサイドウォールスペーサにおける酸化絶縁膜の
堆積が同時に進行し、順次完成していくからである。

【００２４】さらに、本発明の半導体装置の他の製造方
法では、本発明の上記製造方法を、同一半導体基板上に
、ｎ型ウェル領域に形成されたｐチャネルＭＯＳ型トラ
ンジスタと、ｐ型ウェル領域に形成されたｎチャネルＭ
ＯＳ型トランジスタを形成する場合に適用している。 この製造方法では、ｐチャネルＭＯＳ型トランジスタの
サイドウォールスペーサの幅が、ｎチャネルＭＯＳ型ト
ランジスタに比べて大きくなるように形成している。こ
れにより、ｐチャネルＭＯＳ型トランジスタのオフセッ
ト量がｎチャネルＭＯＳ型トランジスタに比べて大きく
なるため、ｐ型不純物の拡散係数がｎ型不純物の拡散係
数に比べてより大きくなることを考慮した、適切なサイ
ドウォール幅を得ることができる。

【００２５】

【実施例】以下本発明の第１の実施例を、図１ないし図
１０に基づいて説明する。本実施例では、ｎチャネルＭ
ＯＳＦＥＴとｐチャネルＭＯＳＦＥＴの両方にＬＤＤ構
造を採用した相補型のＭＯＳ型集積回路が製造される。

【００２６】本実施例では、まず、半導体基板１１を複
数の活性領域に素子分離するために、いわゆるＬＯＣＯ
Ｓ法によって素子分離絶縁膜１２が形成される。その後
分離された各領域に、硼素などのｐ型不純物イオンある
いはリンや砒素などのｎ型不純物イオンを注入し、ｐウ
ェル領域１３とｎウェル領域１４の両方が形成される。 その後さらに、各活性領域にゲート絶縁膜１５，１６を
介在させて、不純物をドープした多結晶シリコンを堆積
させることにより、あるいは高融点金属のような導電材
料を公知の方法で加工することにより、ゲート電極１７
，１８を形成する（図１）。

【００２７】次に、ｎ型ウェルを形成した活性領域の全
面をレジスト膜２０で覆い、ｎチャネルＭＯＳＦＥＴを
形成する領域のみにリンや砒素などのｎ型の不純物イオ
ンを１０１２／ｃｍ２　〜１０１４／ｃｍ２　の照射密
度で注入することにより、低濃度ｎ型拡散層１９がゲー
ト電極１７をマスクとして、その両側に自己整合的に形
成される（図２）。

【００２８】次に、レジスト膜２０を除去した後、ｐ型
ウェルを形成した活性領域の全面をレジスト膜３１で多
い、ｐチャネルＭＯＳＦＥＴを形成する領域のみに硼素
などのｐ型不純物イオンを１０１２／ｃｍ２　〜１０１
４／ｃｍ２　の照射密度で注入することにより、低濃度
ｐ型拡散層２６がゲート電極１８をマスクとして自己整
合的に形成される（図３）。

【００２９】次に、レジスト膜３１を除去した後、半導
体基板１１上全面にＣＶＤ法などによって酸化膜３２を
堆積し（図４）、これに反応性イオンエッチングを施す
ことにより、サイドウォールスペーサ２１，２２を形成
する（図５）。サイドウォールスペーサ２１の半導体基
板１１表面上での幅は、酸化膜３２の厚さにほぼ比例す
る。

【００３０】次に、ｎ型ウェル領域１４上のみの全面を
レジスト膜３３で覆い、その状態で、ｎチャネルＭＯＳ
ＦＥＴの活性領域に、リンや砒素などのｎ型不純物イオ
ンを１０１５／ｃｍ２　〜１０１７／ｃｍ２　の照射密
度で注入することにより、高濃度ｎ型拡散層２４が、ゲ
ート電極１７およびサイドウォールスペーサ２１をマス
クとして、その両側に自己整合的に形成される（図６）
。

【００３１】次に、半導体基板１１上全面にＣＶＤ法に
よって酸化膜３４を堆積し、ｐウェル領域１３上のみの
全面をレジスト膜３５で覆い（図７）、この状態で酸化
膜３４に反応性イオンエッチングを施すことによって、
ｎウェル領域１４上に２層目のサイドウォールスペーサ
２８を形成する（図８）。この状態で、ｐチャネルＭＯ
ＳＦＥＴの活性領域に、硼素などのｐ型不純物イオンを
１０１５／ｃｍ２　〜１０１７／ｃｍ２の照射密度で注
入することにより、高濃度ｐ型拡散層３０が、ゲート電
極１８およびサイドウォールスペーサ２２，２８をマス
クとして、その両側に自己整合的に形成される（図９）
。

【００３２】レジスト膜３５を除去した後、所定条件で
熱処理を施すことにより、低濃度ｎ型拡散層１９，高濃
度ｎ型拡散層２４，低濃度ｐ型拡散層２６，高濃度ｐ型
拡散層３０が活性化された状態となる（図１０）。

【００３３】次に、本発明の第２の実施例を図１１ない
し図１８を参照しながら説明する。本実施例における図
１１および図１２に示す工程は、上記第１の実施例にお
ける図１および図２に示した工程と同様である。図１２
の状態からレジスト膜２０を除去した後、ＣＶＤ法によ
ってシリコン酸化膜などの絶縁膜を一定の厚さで全面に
形成し、さらに異方性エッチングを全面に施して、ゲー
ト電極１７，１８の側壁にサイドウォールスペーサ２１
，２２を形成する。その後、ｎ型ウェルを形成した活性
領域全面にレジスト膜２３を形成し、ｎチャネルＭＯＳ
ＦＥＴを形成する領域に再びｎ型不純物を注入すること
により、ゲート電極１７とサイドウォールスペーサ２１
をマスクとして、高濃度ｎ型拡散層２４が自己整合的に
形成される（図１３）。

【００３４】次に、レジスト膜２３を除去した後、ｐ型
ウェル領域１３上のｎチャネルＭＯＳＦＥＴの活性領域
全面にレジスト膜２５を形成し、その状態で、ｐチャネ
ルＭＯＳＦＥＴの活性領域に硼素などのｐ型不純物イオ
ンを注入して、ゲート電極１８とサイドウォールスペー
サ２２をマスクとして、低濃度ｐ型拡散層２６を自己整
合的に形成する（図１４）。

【００３５】レジスト膜２５を除去した後、再びＣＶＤ
法によってシリコン酸化膜などの絶縁膜を一定の厚さで
全面に形成し、さらに異方性エッチングを全面に施して
、ゲート電極１７，１８の側壁にサイドウォールスペー
サ２７，２８を形成する（図１５）。

【００３６】次に、ｎチャネルＭＯＳＦＥＴの活性領域
全面をレジスト膜２９で覆い、その状態でｐチャネルＭ
ＯＳＦＥＴ領域に硼素などのｐ型不純物イオンを注入し
て、ゲート絶縁膜１８およびサイドウォールスペーサ２
７，２８をマスクとして、高濃度ｐ型拡散層３０が自己
整合的に形成される（図１６）。

【００３７】レジスト膜２９を除去した後（図１７）、
所定条件で熱処理を施すことにより、低濃度ｎ型拡散層
１９，高濃度ｎ型拡散層２４，低濃度ｐ型拡散層２６，
高濃度ｐ型拡散層３０が活性化された状態となる（図１
８）。

【００３８】以上の各工程を経ることにより、上記第１
，第２の実施例によれば、同一半導体基板１１上にｎチ
ャネル，ｐチャネルの両方のＭＯＳＦＥＴがともにＬＤ
Ｄ構造を備えた、相補型ＭＯＳＦＥＴが形成されること
になる。

【００３９】上記各実施例によれば、以上述べたように
、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの
両方のサイドウォールスペーサの形成が、別々のＣＶＤ
と異方性エッチングの工程によって行なわれるのではな
く、同時に行なわれる。しかも、複数層のサイドウォー
ルスペーサのそれぞれを形成する工程の間にも不純物イ
オン注入工程を含むことにより、チャネルの導電型に応
じたソース／ドレイン領域のオフセット長さなどの調節
が可能である。したがって、チャネルの導電型に応じた
最適なソース／ドレイン領域の自己整合的な形成につい
ては、サイドウォールスペーサを別々に形成した場合と
同様の可能性を保持しつつ、レジスト膜のパターニング
に比べて大幅に長い処理時間を必要とする、ＣＶＤによ
る酸化絶縁膜の堆積工程を効率良く利用することができ
、その結果生産性が向上する。

【００４０】次に、本発明の第３の実施例を図１９ない
し図２４に基づいて説明する。本実施例において、素子
分離絶縁膜１２で分離された半導体基板１１の各活性領
域にｐウェル領域１３とｎウェル領域１４を形成し、ゲ
ート絶縁膜１５，１６を介在させてゲート電極１７，１
８を形成する工程（図１９）は、上記第１の実施例と共
通である。本実施例においては、ゲート電極１７，１８
を形成した後、まずＣＶＤによる酸化絶縁膜の堆積と異
方性エッチングにより、一層目のサイドウォールスペー
サ２１，２２を形成する。その後、ｐチャネルＭＯＳＦ
ＥＴを形成する領域をレジスト膜２０で覆い、リンある
いは砒素などのｎ型不純物イオンを注入し、低濃度ｎ型
拡散層１９を形成する（図２０）。その後、二層目のサ
イドウォールスペーサ２７，２８を形成した後、再びｐ
チャネルＭＯＳＦＥＴ形成領域をレジスト膜２３で覆い
、ｎ型不純物イオンを注入して高濃度ｎ型拡散層２４を
形成する（図２１）。

【００４１】次に、レジスト膜２３を形成した後、ｎチ
ャネルＭＯＳＦＥＴを形成する領域をレジスト膜２５で
覆い、硼素などのｐ型不純物イオンを注入して、低濃度
ｐ型拡散層２６を形成する（図２２）。レジスト膜２５
を除去した後、三層目のサイドウォールスペーサ４１，
４２を形成し、さらにｎチャネルＭＯＳＦＥＴを形成す
る領域をレジスト膜２９で覆い、さらにｐ型不純物イオ
ンを注入して、高濃度ｐ型拡散層３０を形成する（図２
３）。その後レジスト膜２９を除去し、各拡散層を活性
化させるための所定条件の熱処理を加えるこにとより、
図２４に示す状態となる。

【００４２】本実施例は、上述したように、複数層のサ
イドウォールスペーサを、ＣＶＤによる酸化絶縁膜の堆
積と異方性エッチングを順次複数回繰返すことにより、
その間にも選択的にレジスト膜の形成と不純物イオンの
注入を行なう点で第１および第２の実施例と共通してい
る。本実施例が第１の実施例と異なるのは、ゲート電極
１７，１８のみをマスクとして不純物イオンを注入する
工程がなく、またサイドウォールスペーサを３層に形成
する点である。本実施例においても、サイドウォールス
ペーサ形成工程の効率向上という点で、第１の実施例と
同様の作用効果を得ることができる。また、１ミクロン
以下のチャネル幅を有する比較的低電流の微細トランジ
スタの場合、そのチャネル幅に対してソース／ドレイン
領域の不純物の拡散長が相対的に大きくなる。したがっ
て、サイドウォールスペーサによるオフセットが不可欠
であるある。さらに、ｐ型不純物の拡散係数がｎ型不純
物よりも大きいことを考慮すると、ｐ型不純物イオンを
注入するときにマスクとなるサイドウォールスペーサの
幅を、ｎ型不純物イオンを注入するときにマスクとなる
サイドウォールスペーサの幅よりも大きくなるようにし
なければならない。本実施例は、ｐ型不純物イオンを注
入するときのサイドウォールスペーサの層数を、ｎ型不
純物イオンを注入するときのサイドウォールスペーサの
層数よりも多くすることによって、その要件を満たして
いることになる。

【００４３】参考として、ｐ型不純物とｎ型不純物の拡
散係数のちがいの程度を具体的に示す例を、図３３と図
３４を参照して説明する。ｎチャネルＭＯＳＦＥＴを形
成するｐウェル側に、半導体基板１１表面上の幅が１０
００オングストロームのサイドウォールスペーサ２１を
マスクとしてリンを注入し、低濃度ｎ型拡散層１９を形
成し、さらに２０００オングストロームの幅のサイドウ
ォールスペーサをも加えてマスクとし、高濃度ｎ型拡散
層２４を形成する。ｐチャネルＭＯＳＦＥＴを形成する
ｎウェル側に、合せて３０００オングストロームの幅を
有するサイドウォールスペーサ２２，２８をマスクとし
て硼素を注入し、高濃度ｐ型拡散層３０を形成し、図３
３の状態となる。その後、９００℃〜９５０℃の温度で
約１時間熱処理を行なうと、各拡散層が活性化されると
ともに、熱拡散によって濃度分布が移動し、図３４に示
す状態となる。すなわち、同じ熱処理を施した場合、ｎ
型のリンや砒素に比べて、硼素の熱拡散が著しく大きい
ことがわかる。

【００４４】なお、上記第３の実施例において、ｐチャ
ネルＭＯＳＦＥＴ形成領域の低濃度ｐ型拡散層２６の形
成を、二層目のサイドウォール２７，２８を形成する前
に、ｎチャネルＭＯＳＦＥＴ形成領域にレジスト膜を形
成し、サイドウォールスペーサ２２をマスクとして行な
うことも可能である。

【００４５】また、上記第２の実施例において、一層目
のサイドウォールスペーサ２１，２２形成領域に、低濃
度ｎ型拡散層１９のみ形成し、低濃度ｐ型拡散層２６を
形成しない場合には、ｐチャネルＭＯＳＦＥＴ形成領域
のソース／ドレイン領域には高濃度ｐ型拡散層３０のみ
が形成される。このようにすれば、ｎチャネルＭＯＳＦ
ＥＴ形成領域のみをＬＤＤ構造にすることができる。

【００４６】次に、本発明の第４の実施例を図２５ない
し図３２に基づいて説明する。本実施例においては、ま
ず、素子分離絶縁膜５１によって分離された、ｐ型半導
体基板５２の表面に、ゲート酸化膜５３を介在させて、
多結晶シリコン層５４を堆積させ、さらに酸化絶縁膜５
５を形成後、ゲート電極部５６を除いて、フォトエッチ
ングによりゲート絶縁膜５３と多結晶シリコン層５４を
除去し、図２５に示す構造となる。続いて、リンや砒素
などのｎ型不純物イオンを注入し、ゲート電極部５６を
マスクとして、その左右両側に低濃度ｎ型拡散層５７を
形成する（図２６）。次に、ＣＶＤ法によって半導体基
板５２上全面に酸化シリコンなどの酸化絶縁膜を堆積さ
せた後、異方性エッチングを施すことによりサイドウォ
ールスペーサ５８を形成する（図２７）。その後、半導
体基板５２上のうち、ゲート電極部５６中央から右半分
をレジスト膜５９で覆い、ｎ型不純物イオンを注入して
サイドウォールスペーサ５８をマスクとして、ソース領
域に高濃度ｎ型領域６０を形成する（図２８）。

【００４７】次に、レジスト膜５９を除去した後、ｐ型
半導体基板５２上全面に、ＣＶＤによって酸化シリコン
などの酸化絶縁膜６１を形成する（図２９）。その後、
ゲート電極部５６の中央からドレイン領域までの領域を
除いて、選択的にレジスト膜６２を形成し（図３０）、
その状態で異方性エッチングを施すことにより、サイド
ウォールスペーサ６３とコンタクトホール６４を形成す
る。続いて、サイドウォールスペーサ６３をマスクとし
てｎ型不純物イオンを注入することにより、ドレイン領
域側に高濃度ｎ型拡散層６５が自己整合的に形成される
（図３１）。

【００４８】次に、コンタクトホール６４において高濃
度ｎ型拡散層６５を導通するように、金属層またはドー
プした多結晶シリコン層を選択的に形成した配線層６６
を形成する（図３２）。

【００４９】本実施例によれば、以上述べたように、配
線層６６を施すドレイン側のオフセットが長くなるよう
にサイドウォールスペーサ５８，６３を形成し、しかも
同時にコンタクトホール６４が形成されるため、ドレイ
ン耐圧の向上を効果的に図ることができる。また、配線
層６６からの不純物の拡散による、低濃度ｎ型拡散層５
７への悪影響を抑制することができる。

【００５０】なお、本実施例において、高濃度ｎ型拡散
層６５の形成を、サイドウォールスペーサ６３を形成す
るためのエッチング工程の後にイオン注入を行なうこと
によって行なったが、その代わりに、配線層６６として
形成したポリシリコン層にドープされた不純物からの拡
散を用いて形成することも可能である。

【００５１】なお、上記各実施例は、すべてＬＯＣＯＳ
法によって素子分離領域を形成した場合に本発明を適用
した半導体装置について述べたが、素子分離領域がフィ
ールドシールド電極によって形成された半導体装置に本
発明を適用しても、同様の作用効果を得ることができる
ことは言うまでもない。

【００５２】また、上記各実施例において、サイドウォ
ールスペーサが複数層から形成される場合、完成したサ
イドウォールスペーサの断面を観察しても、各層の境界
を識別することは、それらの層が同一材料のＣＶＤで形
成されている限り困難である。これは、ＣＶＤ膜が非結
晶質（アモルファス）状態であるためである。しかしな
がら、図３５に示すように、サイドウォールスペーサ２
１，２７の各々の形成時の半導体基板１１表面のオーバ
エッチングによって段差（図３５中のＡ，Ｂ）が生じる
。したがって、完成した半導体装置の断面を電子顕微鏡
で観察し、段差を有するか否かによって、サイドウォー
ルスペーサが複数の層からなるか否かの判断をすること
ができる。

【００５３】さらに、上記第１〜第３の実施例は、特に
図３６に示すような結線を有するＣＭＯＳインバータな
どのＣＭＯＳ構造の回路素子形成に有効である。

【００５４】

【発明の効果】以上述べたように本発明の電界効果トラ
ンジスタによれば、ゲート電極の側壁ごとに、決められ
た層数の絶縁膜が堆積された所定幅のサイドウォールス
ペーサを有することにより、ソース／ドレイン領域が適
切にコントロールされるものとなっており、良好な特性
のＭＯＳ型ＬＤＤ構造の電界効果トランジスタを得るこ
とができる。

【００５５】また本発明の電界効果トランジスタの製造
方法によれば、サイドウォールスペーサを複数の工程で
複数層形成し、その工程ごとに選択的にレジスト膜を形
成することにより、ゲート電極の側壁に所定の幅のサイ
ドウォールスペーサが形成されることになる。その結果
、サイドウォールスペーサをマスクとして形成されるソ
ース／ドレイン領域の不純物拡散層のオフセット長さを
容易に制御することができるとともに、幅の異なるサイ
ドウォールスペーサを別々の工程で形成する場合に比べ
て、酸化絶縁膜の堆積に要する時間の総和が短縮され、
生産性が向上する。

【００５６】また、この製造方法を相補型ＭＯＳＦＥＴ
のようにｐ型とｎ型の両方のチャネル領域を有する電界
効果トランジスタの製造工程に適用した発明によれば、
１μｍ以下のチャネル長を有する微細ＭＯＳＦＥＴにお
いて、ｐチャネルＭＯＳＦＥＴのオフセット量がｎチャ
ネルＭＯＳＦＥＴに比べて大きくなるように、容易に制
御することができる。これにより、ｐ型不純物イオンの
拡散係数がｎ型不純物イオンよりもも大きいことを考慮
した、高性能の相補型ＭＯＳＦＥＴなどを比較的低コス
トで提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における電界効果トラン
ジスタの製造方法の第１工程を示す断面図である。

【図２】同第２工程を示す断面図である。

【図３】同第３工程を示す断面図である。

【図４】同第４工程を示す断面図である。

【図５】同第５工程を示す断面図である。

【図６】同第６工程を示す断面図である。

【図７】同第７工程を示す断面図である。

【図８】同第８工程を示す断面図である。

【図９】同第９工程を示す断面図である。

【図１０】同第１０工程を示す断面図である。

【図１１】本発明の第２の実施例における電界効果トラ
ンジスタの製造方法の第１工程を示す断面図である。

【図１２】同第２工程を示す断面図である。

【図１３】同第３工程を示す断面図である。

【図１４】同第４工程を示す断面図である。

【図１５】同第５工程を示す断面図である。

【図１６】同第６工程を示す断面図である。

【図１７】同第７工程を示す断面図である。

【図１８】同第８工程を示す断面図である。

【図１９】本発明の第３の実施例における電界効果トラ
ンジスタの製造方法の第１工程を示す断面図である。

【図２０】同第２工程を示す断面図である。

【図２１】同第３工程を示す断面図である。

【図２２】同第４工程を示す断面図である。

【図２３】同第５工程を示す断面図である。

【図２４】同第６工程を示す断面図である。

【図２５】本発明の第４の実施例における電界効果トラ
ンジスタの製造方法の第１工程を示す断面図である。

【図２６】同第２工程を示す断面図である。

【図２７】同第３工程を示す断面図である。

【図２８】同第４工程を示す断面図である。

【図２９】同第５工程を示す断面図である。

【図３０】同第６工程を示す断面図である。

【図３１】同第７工程を示す断面図である。

【図３２】同第８工程を示す断面図である。

【図３３】同一半導体基板上にｎチャネルＭＯＳトラン
ジスタとｐチャネルＭＯＳトランジスタを形成した場合
の、ソース／ドレイン領域におけるｎ型拡散層およびｐ
型拡散層の、拡散係数の相違に起因する熱処理前のプロ
フィールを示す断面図である。

【図３４】図３３の状態に所定の熱処理を加えた後の不
純物プロフィールを示す断面図である。

【図３５】複数層からなるサイドウォールスペーサの、
層の数に応じて半導体基板表面に生ずる段差を説明する
ための断面図である。

【図３６】本発明が適用されるＣＭＯＳインバータの断
面構造および結線の概略を示す図である。

【図３７】従来のＭＯＳ型ＬＤＤ構造トランジスタの製
造方法における第１工程を示す断面図である。

【図３８】同第２工程を示す断面図である。

【図３９】同第３工程を示す断面図である。

【図４０】同第４工程を示す断面図である。

【図４１】同第５工程を示す断面図である。

【図４２】同第６工程を示す断面図である。

【図４３】同一半導体基板上にｎチャネルＭＯＳトラン
ジスタとｐチャネルＭＯＳトランジスタのサイドウォー
ルスペーサを別々に形成する場合の、従来の製造方法に
おける第１工程を示す断面図である。

【図４４】同第２工程を示す断面図である。

【図４５】同第３工程を示す断面図である。

【図４６】同第４工程を示す断面図である。

【図４７】同第５工程を示す断面図である。

【図４８】同第６工程を示す断面図である。

【図４９】同第７工程を示す断面図である。

【図５０】同第８工程を示す断面図である。

【符号の説明】

１１　　半導体基板 １２　　素子分離絶縁膜 １３　　ｐウェル領域 １４　　ｎウェル領域 １５，１６　　ゲート絶縁膜 １７，１８　　ゲート電極 １９　　低濃度ｎ型拡散層 ２０，２３，２５，２９，３３，３５　　レジスト膜２
１，２２，２７，２８，４１，４２　　サイドウォール
スペーサ ２４　　高濃度ｎ型拡散層 ２６　　低濃度ｐ型拡散層 ３０　　高濃度ｐ型拡散層 なお、図中、同一符号を付した部分は同一または相当の
要素を示す。

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　第１および第２の電界効果トランジス
   タを有する半導体基板を備えた半導体装置であって、各
   々の前記電界効果トランジスタは、前記半導体基板上に
   ゲート絶縁膜を介在させて形成されたゲート電極と、前
   記ゲート電極の左右両側の側壁面上に形成された１層の
   絶縁膜からなる第１サイドウォールスペーサと、前記半
   導体基板表面の、前記ゲート電極の左右両側部の直下近
   傍から外側にかけて形成された、高濃度および／または
   低濃度不純物領域を有するソース／ドレイン領域と、を
   含み少なくとも前記第２の電界効果トランジスタは、少
   なくとも前記ゲート電極の一方の側壁面上に形成された
   、もう１層の絶縁膜からなる第２のサイドウォールスペ
   ーサを含み、前記第２の電界効果トランジスタの第２の
   サイドウォールスペーサは、前記ゲート電極の少なくと
   も一方の側壁側の高濃度不純物領域を形成する不純物注
   入のためのマスクを形成する、半導体装置。
2. 【請求項２】　　電界効果トランジスタを有する半導体
   装置であって、前記電界効果トランジスタは、少なくと
   も表面近傍に第１導電型の領域を有する半導体基板と、
   前記半導体基板上にゲート絶縁膜を介在させて形成され
   たゲート電極と、前記ゲート電極の一方の側壁面に形成
   され、所定の数の層の絶縁膜からなるとともに所定の幅
   を有する第１のサイドウォールスペーサと、前記ゲート
   電極の他の側壁面に形成され、前記第１のサイドウォー
   ルスペーサよりも多い所定の数の層の絶縁膜からなると
   ともに、前記第１のサイドウォールスペーサよりも大き
   な所定の幅を有する第２のサイドウォールスペーサと、
   前記半導体基板の表面の、前記ゲート電極の左右両側壁
   直下近傍から外側にかけて形成された、第２導電型のソ
   ース／ドレイン領域と、を備えた半導体装置。
3. 【請求項３】　　第１導電型の半導体基板の主面上に形
   成された、ＬＤＤ構造を有する第１および第２の電界効
   果トランジスタを備えた半導体装置の製造方法であって
   、前記半導体基板の主面上にゲート絶縁膜を介在させて
   、各前記電界効果トランジスタごとにゲート電極を形成
   する工程と、前記ゲート電極の左右両側壁面に酸化絶縁
   膜を堆積し、これに異方性エッチングを施して、第１の
   サイドウォールスペーサを形成する工程と、前記第１の
   電界効果トランジスタの前記第１のサイドウォールスペ
   ーサをマスクとして、前記半導体基板に第２導電型の不
   純物を注入し、高濃度不純物層を形成する工程と、少な
   くとも前記第２の電界効果トランジスタの前記ゲート電
   極上および前記第１のサイドウォールスペーサ上に酸化
   絶縁膜を堆積し、これに異方性エッチングを施して第２
   のサイドウォールスペーサを形成する工程と、少なくと
   も前記第２の電界効果トランジスタの前記第２のサイド
   ウォールスペーサをマスクとして、前記半導体基板に第
   ２導電型の不純物を注入し、高濃度不純物領域を形成す
   る工程と、を備えた半導体装置の製造方法。
4. 【請求項４】　　電界効果トランジスタを含む半導体装
   置の製造方法であって、少なくとも主表面近傍に第１導
   電型の領域を有する半導体基板の主表面上に、ゲート絶
   縁膜を介在させてゲート電極を形成する工程と、前記ゲ
   ート電極の左右両側壁面に酸化絶縁膜を堆積し、これに
   異方性エッチングを施してサイドウォールスペーサを形
   成する工程と、前記ゲート電極のみあるいは前記ゲート
   電極およびいずれからサイドウォールスペーサをマスク
   として、前記半導体基板に第２導電型の不純物を注入し
   、ソース／ドレイン領域を形成する工程と、を備え、さ
   らに、前記サイドウォールスペーサを形成する工程およ
   び前記ソース／ドレイン領域を形成する工程を少なくと
   も１回以上繰り返し、各回ごとに定められた前記ゲート
   電極の特定の側壁をマスクで覆うことによって、各側壁
   ごとに所定の幅および所定のソースの絶縁膜からなるサ
   イドウォールスペーサを形成する、半導体装置の製造方
   法。
5. 【請求項５】　　ｐ型およびｎ型のウェルを形成した半
   導体基板の複数の活性領域のそれぞれの表面に、ゲート
   絶縁膜を介在させて複数のゲート電極を形成する工程と
   、前記複数のゲート電極の各側壁に、絶縁膜を堆積させ
   て異方性エッチングを施すことにより、サイドウォール
   スペーサを形成する工程と、前記ゲート電極のみあるい
   は前記ゲート電極と前記サイドウォールスペーサの双方
   をマスクとして、ｐ型ウェルの領域にはｎ型の不純物イ
   オンを、ｎ型ウェルの領域にはｐ型の不純物イオンを注
   入して、ソース／ドレイン領域を形成する工程とを備え
   たＭＯＳ型の電界効果トランジスタを含む半導体装置の
   製造方法であって、前記サイドウォールスペーサを形成
   する工程は、複数回の酸化絶縁膜の堆積と異方性エッチ
   ングを施すことによって行なわれ、前記複数回の酸化絶
   縁膜を堆積させる工程は、少なくとも１回以上において
   、ｐ型ウェルの領域のゲート電極をレジストで覆った状
   態で行なうことにより、ｐ型ウェル領域に形成されるサ
   イドウォールスペーサの幅がｎ型ウェル領域に形成され
   るサイドウォールスペーサの幅よりも小さくなることを
   特徴とする半導体装置の製造方法。