JP2897555B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に短チャネルＣＭＯＳトランジスタのソース
・ドレイン形成をもっと簡単にして、製造価格を下げる
製造方法に関する。
係わり、特に短チャネルＣＭＯＳトランジスタのソース
・ドレイン形成をもっと簡単にして、製造価格を下げる
製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳのソース・ドレイン形成はｎチ
ャネルトランジスタには一枚のホトマスクを使い、ｐチ
ャネルトランジスタにも一枚のホトマスクを使う。且
つ、デバイスの短チャネル化に伴って、ソース・ドレイ
ン構造は低いドーピング濃度を使い、ゲード電極にサイ
ドウォールを付けてから、高い濃度でソース・ドレイン
電極を形成する必要性がある。それ故、もう二枚のホト
マスクが用いられている。いいかえれば、ＣＭＯＳのソ
ース・ドレイン形成には一般に四枚のホトマスクが用い
られている。
ャネルトランジスタには一枚のホトマスクを使い、ｐチ
ャネルトランジスタにも一枚のホトマスクを使う。且
つ、デバイスの短チャネル化に伴って、ソース・ドレイ
ン構造は低いドーピング濃度を使い、ゲード電極にサイ
ドウォールを付けてから、高い濃度でソース・ドレイン
電極を形成する必要性がある。それ故、もう二枚のホト
マスクが用いられている。いいかえれば、ＣＭＯＳのソ
ース・ドレイン形成には一般に四枚のホトマスクが用い
られている。
【０００３】ここで、従来のＣＭＯＳの製造方法につい
て図５、図６の断面図および図９の工程フローを参照し
て説明する。
て図５、図６の断面図および図９の工程フローを参照し
て説明する。
【０００４】ｐ型シリコン１０１にｎウェル１０２，ｐ
ウェル１０３を形成し、更に図５（Ａ）の素子断面図に
示すようにフィールド酸化膜１０４を例えば選択酸化法
により形成する。次に、ゲート酸化膜１０５を膜厚１０
ｎｍ（ナノメータ）ほど形成し、ノンドープポリシリコ
ン１０６を膜厚３００ｎｍほど堆積し、図５（Ｂ）の素
子断面図に示すようにホトリソグラフィ技術を用いてポ
リシリコンのゲート電極１０６を形成する。ゲート電極
を形成したあと、ホトリソグラフィ技術を用い、ホトレ
ジスト１１９を形成し、これをイオン注入のマスクに使
って、ｐウェルにリンを４０ｋｅＶで２×１０13／ｃｍ
2 ほどイオン注入し、ｎＭＯＳＦＥＴのソース・ドレイ
ンのｎ- 領域１１３を図５（ｃ）の素子断面図に示すよ
うに形成する。次に、ホトリソグラフィ技術を用い、ホ
トレジスト１２０を形成し、これをイオン注入マスクに
つかって、ｎウェルにボロンを１５ｋｅＶで２×１０13
／ｃｍ2 ほどインオ注入し、図５（Ｄ）の素子断面図に
示すようにｐＭＯＳＦＥＴのソース・ドレインのｐ- 領
域１０９を形成する。次に、図５（Ｅ）の素子断面図に
示すようにシリコン酸化膜１２１を膜厚１５０ｎｍほど
堆積し、図６（Ａ）の素子断面図に示すように異方性の
エッチングによりシリコン酸化膜１２１によるサイドウ
ォール１２２を形成し、ホトリソグラフィ技術を用い、
ホトレジスト１２３を形成し、これをイオン注入マスク
に使って、ｐウェルとその上のポリシリコンに砒素を７
０ｋｅＶで５×１０15／ｃｍ2 ほどイオン注入し、ｎＭ
ＯＳＦＥＴのソース・ドレインのｎ+ 領域１１６を形成
する。次に、もう一回ホトリソグラフィ技術を用い、図
６（Ｂ）の素子断面図に示すようにホトレジスト１２４
を形成し、これをイオン注入マスクに使って、ｎウェル
とその上のポリシリコンにＢＦ2 を５０ｋｅＶで５×１
０15／ｃｍ2 ほどイオン注入し、ｐＭＯＳＦＥＴのソー
ス・ドレインのｐ+ 領域１１２を形成する。次に、例え
ば摂氏８５０度で３０分間ほどＮ2 アニールし、トラン
ジスタのソース・ドレインとポリシリコン電極の領域を
活性化してから、図６（Ｃ）の素子断面図に示すように
例えばチタン１１７を膜厚４０ｎｍほど堆積する。次
に、摂氏７００度ほどの温度で熱処理すると、ゲートポ
リシリコン及び拡散層のみに自己整合的にチタンシリサ
イド１１８が形成され、次に、図６（Ｄ）の素子断面図
に示すようにシリサイド化されずに残っているチタンと
その反応生成物のみを絶縁膜から選択的に除去する。
ウェル１０３を形成し、更に図５（Ａ）の素子断面図に
示すようにフィールド酸化膜１０４を例えば選択酸化法
により形成する。次に、ゲート酸化膜１０５を膜厚１０
ｎｍ（ナノメータ）ほど形成し、ノンドープポリシリコ
ン１０６を膜厚３００ｎｍほど堆積し、図５（Ｂ）の素
子断面図に示すようにホトリソグラフィ技術を用いてポ
リシリコンのゲート電極１０６を形成する。ゲート電極
を形成したあと、ホトリソグラフィ技術を用い、ホトレ
ジスト１１９を形成し、これをイオン注入のマスクに使
って、ｐウェルにリンを４０ｋｅＶで２×１０13／ｃｍ
2 ほどイオン注入し、ｎＭＯＳＦＥＴのソース・ドレイ
ンのｎ- 領域１１３を図５（ｃ）の素子断面図に示すよ
うに形成する。次に、ホトリソグラフィ技術を用い、ホ
トレジスト１２０を形成し、これをイオン注入マスクに
つかって、ｎウェルにボロンを１５ｋｅＶで２×１０13
／ｃｍ2 ほどインオ注入し、図５（Ｄ）の素子断面図に
示すようにｐＭＯＳＦＥＴのソース・ドレインのｐ- 領
域１０９を形成する。次に、図５（Ｅ）の素子断面図に
示すようにシリコン酸化膜１２１を膜厚１５０ｎｍほど
堆積し、図６（Ａ）の素子断面図に示すように異方性の
エッチングによりシリコン酸化膜１２１によるサイドウ
ォール１２２を形成し、ホトリソグラフィ技術を用い、
ホトレジスト１２３を形成し、これをイオン注入マスク
に使って、ｐウェルとその上のポリシリコンに砒素を７
０ｋｅＶで５×１０15／ｃｍ2 ほどイオン注入し、ｎＭ
ＯＳＦＥＴのソース・ドレインのｎ+ 領域１１６を形成
する。次に、もう一回ホトリソグラフィ技術を用い、図
６（Ｂ）の素子断面図に示すようにホトレジスト１２４
を形成し、これをイオン注入マスクに使って、ｎウェル
とその上のポリシリコンにＢＦ2 を５０ｋｅＶで５×１
０15／ｃｍ2 ほどイオン注入し、ｐＭＯＳＦＥＴのソー
ス・ドレインのｐ+ 領域１１２を形成する。次に、例え
ば摂氏８５０度で３０分間ほどＮ2 アニールし、トラン
ジスタのソース・ドレインとポリシリコン電極の領域を
活性化してから、図６（Ｃ）の素子断面図に示すように
例えばチタン１１７を膜厚４０ｎｍほど堆積する。次
に、摂氏７００度ほどの温度で熱処理すると、ゲートポ
リシリコン及び拡散層のみに自己整合的にチタンシリサ
イド１１８が形成され、次に、図６（Ｄ）の素子断面図
に示すようにシリサイド化されずに残っているチタンと
その反応生成物のみを絶縁膜から選択的に除去する。
【０００５】
【発明が解決しようとする課題】以上述べた従来のＣＭ
ＯＳトランジスタのソース・ドレイン形成には、図９の
ゲート電極形成後の工程フローからも明らかのように、
四枚のホトマスクが用いられる。ホトリソグラフィ技術
に関し、用いている工程はバッチ処理ではなくて主に単
ウェハー処理であり、使っている目合わせ露光装置は高
いし、比較的に高価な工程である。それに、ホトリソグ
ラフィ工程は歩留まり劣化に関して、比較的に大きい影
響がある。それ等の製造価格に関する問題点があるので
ホトリソグラィの工程を減らすことが出来たら有利であ
る。
ＯＳトランジスタのソース・ドレイン形成には、図９の
ゲート電極形成後の工程フローからも明らかのように、
四枚のホトマスクが用いられる。ホトリソグラフィ技術
に関し、用いている工程はバッチ処理ではなくて主に単
ウェハー処理であり、使っている目合わせ露光装置は高
いし、比較的に高価な工程である。それに、ホトリソグ
ラフィ工程は歩留まり劣化に関して、比較的に大きい影
響がある。それ等の製造価格に関する問題点があるので
ホトリソグラィの工程を減らすことが出来たら有利であ
る。
【０００６】又、この従来の技術のｎチャネルＭＯＳＦ
ＥＴのポリシリコン電極は短チャネル効果を抑える為に
砒素のイオン注入でドーピングされている。０．４μｍ
以下のＣＭＯＳの技術には砒素の代わりにリンを使うと
短チャネル効果に関する問題がある。一方砒素を使っ
て、短チャネル効果を抑える為に低い温度や短い時間で
活性化をしたら、全体のポリシリコン層を十分にドーピ
ング濃度を得るのは困難であり、低い濃度の場合、ｎチ
ャネルＭＯＳＦＥＴの特性の劣化を引き起こす問題点が
あった。
ＥＴのポリシリコン電極は短チャネル効果を抑える為に
砒素のイオン注入でドーピングされている。０．４μｍ
以下のＣＭＯＳの技術には砒素の代わりにリンを使うと
短チャネル効果に関する問題がある。一方砒素を使っ
て、短チャネル効果を抑える為に低い温度や短い時間で
活性化をしたら、全体のポリシリコン層を十分にドーピ
ング濃度を得るのは困難であり、低い濃度の場合、ｎチ
ャネルＭＯＳＦＥＴの特性の劣化を引き起こす問題点が
あった。
【０００７】又、シリサイドプロセスを使った場合、ソ
ース・ドレインのシリサイドがゲート電極のシリサイド
と短絡しないように、ｎチャネルのトランジスタ特性に
関する最適なサイドウォール厚さに比べて、もっと厚い
サイドウォールが必要である。即ち、シリサイドプロセ
スの高い歩留まりを得るようなサイドウォール厚さは、
少なくともｎチャネルＭＯＳＦＥＴのデバイス特性にと
って、厚すぎるという問題点があった。又、シリサイド
反応はたくさんケイ素を消費するので、短チャネル効果
を抑えるための浅いソース・ドレイン拡散層のケイ素を
大部分が反応され、その結果、接合リーク電流が増大し
ており、ソース・ドレイン寄生抵抗が上がっている。つ
まり、ソース・ドレイン接合深さに関して、短チャネル
効果とサリサイドプロセスのそれぞれの必要条件は違っ
ているという困難があった。
ース・ドレインのシリサイドがゲート電極のシリサイド
と短絡しないように、ｎチャネルのトランジスタ特性に
関する最適なサイドウォール厚さに比べて、もっと厚い
サイドウォールが必要である。即ち、シリサイドプロセ
スの高い歩留まりを得るようなサイドウォール厚さは、
少なくともｎチャネルＭＯＳＦＥＴのデバイス特性にと
って、厚すぎるという問題点があった。又、シリサイド
反応はたくさんケイ素を消費するので、短チャネル効果
を抑えるための浅いソース・ドレイン拡散層のケイ素を
大部分が反応され、その結果、接合リーク電流が増大し
ており、ソース・ドレイン寄生抵抗が上がっている。つ
まり、ソース・ドレイン接合深さに関して、短チャネル
効果とサリサイドプロセスのそれぞれの必要条件は違っ
ているという困難があった。
【０００８】その上、ｎチャネルＭＯＳＦＥＴとｐチャ
ネルＭＯＳＦＥＴのソース・ドレイン接合深さが違うの
で、デバイス特性に関して、ｎチャネルＭＯＳＦＥＴの
最適なサイドウォール厚さはｐチャネルのと違う。従っ
て、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
の各々の独立の最適化が出来ないという問題点があっ
た。
ネルＭＯＳＦＥＴのソース・ドレイン接合深さが違うの
で、デバイス特性に関して、ｎチャネルＭＯＳＦＥＴの
最適なサイドウォール厚さはｐチャネルのと違う。従っ
て、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
の各々の独立の最適化が出来ないという問題点があっ
た。
【０００９】
【課題を解決するための手段】本発明の特徴は、半導体
基板上の一主面にＣＭＯＳ集積回路のｎチャネルＭＯＳ
ＦＥＴとｐチャネルＭＯＳＦＥＴを形成する方法におい
て、両ＭＯＳＦＥＴのゲート電極を形成する工程と、全
表面上に下層がシリコン窒化膜と上層がシリコン酸化膜
からなる二重層を堆積する工程と、前記ｎチャネルＭＯ
ＳＦＥＴの形成領域から、選択的に前記二重層のシリコ
ン酸化膜を除去し、前記ｎチャネルＭＯＳＦＥＴのゲー
ト電極の側部に前記シリコン窒化膜の側壁を形成する工
程と、前記ｎチャネルＭＯＳＦＥＴのソース・ドレイン
の第１のｎ+ 領域を形成する工程と、前記ｎチャネルＭ
ＯＳＦＥＴの前記シリコン窒化膜の側壁を除去し、前記
ｎチャネルＭＯＳＦＥＴのソース・ドレインのｎ- 領域
を形成する工程と、前記ｎチャネルＭＯＳＦＥＴのゲー
ト電極の側部に第１の絶縁膜の側壁を形成し、前記ｐチ
ャネルＭＯＳＦＥＴの形成領域に残った前記二重層のシ
リコン酸化膜を除去する工程と、前記ｎチャネルＭＯＳ
ＦＥＴのソース・ドレインの第２のｎ+ 領域を形成する
工程と、前記ｐチャネルＭＯＳＦＥＴの領域に残った前
記二重層のシリコン窒化膜を除去する工程と、前記ｐチ
ャネルＭＯＳＦＥＴのソース・ドレインのｐ- 領域を形
成する工程と、前記ｐチャネルＭＯＳＦＥＴのゲート電
極の側部に第２の絶縁膜の側壁を形成し、前記ｐチャネ
ルＭＯＳＦＥＴのソース・ドレインのｐ+ 領域を形成す
る工程とを含む半導体装置の製造方法にある。
基板上の一主面にＣＭＯＳ集積回路のｎチャネルＭＯＳ
ＦＥＴとｐチャネルＭＯＳＦＥＴを形成する方法におい
て、両ＭＯＳＦＥＴのゲート電極を形成する工程と、全
表面上に下層がシリコン窒化膜と上層がシリコン酸化膜
からなる二重層を堆積する工程と、前記ｎチャネルＭＯ
ＳＦＥＴの形成領域から、選択的に前記二重層のシリコ
ン酸化膜を除去し、前記ｎチャネルＭＯＳＦＥＴのゲー
ト電極の側部に前記シリコン窒化膜の側壁を形成する工
程と、前記ｎチャネルＭＯＳＦＥＴのソース・ドレイン
の第１のｎ+ 領域を形成する工程と、前記ｎチャネルＭ
ＯＳＦＥＴの前記シリコン窒化膜の側壁を除去し、前記
ｎチャネルＭＯＳＦＥＴのソース・ドレインのｎ- 領域
を形成する工程と、前記ｎチャネルＭＯＳＦＥＴのゲー
ト電極の側部に第１の絶縁膜の側壁を形成し、前記ｐチ
ャネルＭＯＳＦＥＴの形成領域に残った前記二重層のシ
リコン酸化膜を除去する工程と、前記ｎチャネルＭＯＳ
ＦＥＴのソース・ドレインの第２のｎ+ 領域を形成する
工程と、前記ｐチャネルＭＯＳＦＥＴの領域に残った前
記二重層のシリコン窒化膜を除去する工程と、前記ｐチ
ャネルＭＯＳＦＥＴのソース・ドレインのｐ- 領域を形
成する工程と、前記ｐチャネルＭＯＳＦＥＴのゲート電
極の側部に第２の絶縁膜の側壁を形成し、前記ｐチャネ
ルＭＯＳＦＥＴのソース・ドレインのｐ+ 領域を形成す
る工程とを含む半導体装置の製造方法にある。
【００１０】本発明の別の特徴は、半導体基板上の一主
面にＣＭＯＳ集積回路のｎチャネルＭＯＳＦＥＴとｐチ
ャネルＭＯＳＦＥＴを形成する方法において、両ＭＯＳ
ＦＥＴのゲート電極を形成する工程と、全表面上に下層
がシリコン窒化膜と上層がシリコン酸化膜からなる二重
層を堆積する工程と、前記ｐチャネルＭＯＳＦＥＴの形
成領域から、選択的に前記二重層を除去し、前記ｐチャ
ネルＭＯＳＦＥＴのソース・ドレインのｐ- 領域を形成
し、前記ｐチャネルＭＯＳＦＥＴのゲート電極の側部に
第１の絶縁膜の側壁を形成し、前記ｐチャネルＭＯＳＦ
ＥＴのソースドレインのｐ+ 領域を形成する工程と、前
記ｎチャネルＭＯＳＦＥＴの形成領域に残った前記二重
層のシリコン窒化膜を除去する工程と、前記ｎチャネル
ＭＯＳＦＥＴのソース・ドレインのｎ- 領域を形成し、
前記ｎチャネルＭＯＳＦＥＴのゲート電極の側部に第２
の絶縁膜の側壁を形成し、前記ｎチャネルＭＯＳＦＥＴ
のソース・ドレインのｎ+ 領域を形成する工程とを含む
半導体装置の製造方法にある。
面にＣＭＯＳ集積回路のｎチャネルＭＯＳＦＥＴとｐチ
ャネルＭＯＳＦＥＴを形成する方法において、両ＭＯＳ
ＦＥＴのゲート電極を形成する工程と、全表面上に下層
がシリコン窒化膜と上層がシリコン酸化膜からなる二重
層を堆積する工程と、前記ｐチャネルＭＯＳＦＥＴの形
成領域から、選択的に前記二重層を除去し、前記ｐチャ
ネルＭＯＳＦＥＴのソース・ドレインのｐ- 領域を形成
し、前記ｐチャネルＭＯＳＦＥＴのゲート電極の側部に
第１の絶縁膜の側壁を形成し、前記ｐチャネルＭＯＳＦ
ＥＴのソースドレインのｐ+ 領域を形成する工程と、前
記ｎチャネルＭＯＳＦＥＴの形成領域に残った前記二重
層のシリコン窒化膜を除去する工程と、前記ｎチャネル
ＭＯＳＦＥＴのソース・ドレインのｎ- 領域を形成し、
前記ｎチャネルＭＯＳＦＥＴのゲート電極の側部に第２
の絶縁膜の側壁を形成し、前記ｎチャネルＭＯＳＦＥＴ
のソース・ドレインのｎ+ 領域を形成する工程とを含む
半導体装置の製造方法にある。
【００１１】
【実施例】次に本発明の第１の実施例について、工程順
に断面図を示した図１，図２およびゲート電極形成後の
工程フローを示した図７を参照して説明する。
に断面図を示した図１，図２およびゲート電極形成後の
工程フローを示した図７を参照して説明する。
【００１２】ｐ型基板１０１にｎウェル１０２、ｐウェ
ル１０３を形成し、更に図１（Ａ）の素子断面図に示す
ようにフィルド酸化膜１０４を例えば選択酸化法により
形成する。次に、ゲート酸化膜１０５を膜厚１０ｎｍほ
ど形成し、ノンドープポリシリコン１０６を膜厚３００
ｎｍほど堆積し、図１（Ｂ）の素子断面図に示すように
ホトリソグラフィ技術を用いてゲート電極１０６を形成
する。次に、シリコン窒化膜１０７を膜厚１５０ｎｍほ
ど堆積し、シリコン酸化膜１０８を膜厚５０ｎｍほど堆
積し、図１（Ｃ）の素子断面図に示すようにホトリソグ
ラフィ技術を用いてホトレジスト１２５を形成し、これ
をエッチングマスクに使って、ｎＭＯＳＦＥＴ領域のシ
リコン酸化膜１０８を等方性エッチングにより取り除
く。次に、異方性エッチングによりサイドウォール１２
６を形成し、図１（Ｄ）の素子断面図に示すように砒素
を７０ｋｅＶで１×１０15／ｃｍ2 ほどイオン注入して
ｎＭＯＳＦＥＴのソースドレンインのｎ+ 砒素領域１２
７を形成する。次に、ホット燐酸でサイドウォール１２
６を除去し、リンを４０ｋｅＶで２×１０13／ｃｍ2ほ
どイオン注入してｎＭＯＳＦＥＴのソース・ドレインの
ｎ- 領域１１３を形成し、図１（Ｅ）の素子断面図に示
すように酸化膜１２８を膜厚３００ｎｍほど堆積する。
次に、異方性エッチングによりサイドウォール１２９を
形成し、図２（Ａ）の素子断面図に示すようにリンを７
０ｋｅＶで５×１０15／ｃｍ2 ほどイオン注入してｎＭ
ＯＳＦＥＴのソース・ドレインのｎ+ リン領域１３０を
形成する。次に、ｎウェルに残ったシリコン窒化膜１０
７を除去し、ボロンを１５ｋｅＶで２×１０13／ｃｍ2
ほどイオン注入してｐＭＯＳＦＥＴのソース・ドレイン
のｐ- 領域１０９を形成し、図２（Ｂ）に示すようにシ
リコン酸化膜１３１を膜厚１５０ｎｍほど堆積する。次
に、異方性エッチングによりサイドウォール１３２を形
成し、図２（Ｃ）に示すようにＢＦ2 を５０ｋｅＶで５
×１０15／ｃｍ2 ほどイオン注入してｐＭＯＳＦＥＴの
ソース・ドレインのｐ+ 領域１１２を形成する。そのＢ
Ｆ2 イオン注入はｎＭＯＳＦＥＴの領域にも入るが、リ
ンの活性化された濃度がＢＦ2 のより随分大きいし、リ
ンの接合深さもＢＦ2 より深くできるので、ｎＭＯＳＦ
ＥＴのリンでドーピングされたソース・ドレインとポリ
シリコンの電極が保存されている。次に、シリサイド技
術を使った場合例えば摂氏８５０度の温度で熱処理して
ソース・ドレインとポリシリコン電極のイオン注入され
た不純物を活性化し、図２（Ｄ）の素子断面図に示すよ
うに例えばチタン１１７を膜厚４０ｎｍほど堆積する。
次に、摂氏７００度ほどの温度でシリサイド化の反応を
してから、選択的に絶縁膜のみにあるチタンの反応生成
物を除去し、図２（Ｅ）の素子断面図に示すようにチタ
ンシリサイド１１８を拡散とポリシリコン電極の領域の
みに形成される。
ル１０３を形成し、更に図１（Ａ）の素子断面図に示す
ようにフィルド酸化膜１０４を例えば選択酸化法により
形成する。次に、ゲート酸化膜１０５を膜厚１０ｎｍほ
ど形成し、ノンドープポリシリコン１０６を膜厚３００
ｎｍほど堆積し、図１（Ｂ）の素子断面図に示すように
ホトリソグラフィ技術を用いてゲート電極１０６を形成
する。次に、シリコン窒化膜１０７を膜厚１５０ｎｍほ
ど堆積し、シリコン酸化膜１０８を膜厚５０ｎｍほど堆
積し、図１（Ｃ）の素子断面図に示すようにホトリソグ
ラフィ技術を用いてホトレジスト１２５を形成し、これ
をエッチングマスクに使って、ｎＭＯＳＦＥＴ領域のシ
リコン酸化膜１０８を等方性エッチングにより取り除
く。次に、異方性エッチングによりサイドウォール１２
６を形成し、図１（Ｄ）の素子断面図に示すように砒素
を７０ｋｅＶで１×１０15／ｃｍ2 ほどイオン注入して
ｎＭＯＳＦＥＴのソースドレンインのｎ+ 砒素領域１２
７を形成する。次に、ホット燐酸でサイドウォール１２
６を除去し、リンを４０ｋｅＶで２×１０13／ｃｍ2ほ
どイオン注入してｎＭＯＳＦＥＴのソース・ドレインの
ｎ- 領域１１３を形成し、図１（Ｅ）の素子断面図に示
すように酸化膜１２８を膜厚３００ｎｍほど堆積する。
次に、異方性エッチングによりサイドウォール１２９を
形成し、図２（Ａ）の素子断面図に示すようにリンを７
０ｋｅＶで５×１０15／ｃｍ2 ほどイオン注入してｎＭ
ＯＳＦＥＴのソース・ドレインのｎ+ リン領域１３０を
形成する。次に、ｎウェルに残ったシリコン窒化膜１０
７を除去し、ボロンを１５ｋｅＶで２×１０13／ｃｍ2
ほどイオン注入してｐＭＯＳＦＥＴのソース・ドレイン
のｐ- 領域１０９を形成し、図２（Ｂ）に示すようにシ
リコン酸化膜１３１を膜厚１５０ｎｍほど堆積する。次
に、異方性エッチングによりサイドウォール１３２を形
成し、図２（Ｃ）に示すようにＢＦ2 を５０ｋｅＶで５
×１０15／ｃｍ2 ほどイオン注入してｐＭＯＳＦＥＴの
ソース・ドレインのｐ+ 領域１１２を形成する。そのＢ
Ｆ2 イオン注入はｎＭＯＳＦＥＴの領域にも入るが、リ
ンの活性化された濃度がＢＦ2 のより随分大きいし、リ
ンの接合深さもＢＦ2 より深くできるので、ｎＭＯＳＦ
ＥＴのリンでドーピングされたソース・ドレインとポリ
シリコンの電極が保存されている。次に、シリサイド技
術を使った場合例えば摂氏８５０度の温度で熱処理して
ソース・ドレインとポリシリコン電極のイオン注入され
た不純物を活性化し、図２（Ｄ）の素子断面図に示すよ
うに例えばチタン１１７を膜厚４０ｎｍほど堆積する。
次に、摂氏７００度ほどの温度でシリサイド化の反応を
してから、選択的に絶縁膜のみにあるチタンの反応生成
物を除去し、図２（Ｅ）の素子断面図に示すようにチタ
ンシリサイド１１８を拡散とポリシリコン電極の領域の
みに形成される。
【００１３】本実施例は、以上の例からわかるように、
デバイス特性を劣化せずに厚いサイドウォールが用いら
れているので、図１１に示すように、ソース・、ドレイ
ンとゲート電極のブリジングに関する歩留まりの向上を
実現するという効果を有する。
デバイス特性を劣化せずに厚いサイドウォールが用いら
れているので、図１１に示すように、ソース・、ドレイ
ンとゲート電極のブリジングに関する歩留まりの向上を
実現するという効果を有する。
【００１４】その上、本発明は、従来の技術より深いソ
ース・ドレイン接合が用いられているので、シリサイド
プロセスの場合、浅い接合に伴う接合リーク電流と大き
い寄生抵抗が避けられる。従って、図１２に示すように
信頼性の向上を実現したという効果を有する。深い接合
なのに短チャネル効果の劣化が抑えられるので、図１３
のしきい値電圧のゲート電極長依存性に示すようにデバ
イス特性を向上できるという効果を有する。
ース・ドレイン接合が用いられているので、シリサイド
プロセスの場合、浅い接合に伴う接合リーク電流と大き
い寄生抵抗が避けられる。従って、図１２に示すように
信頼性の向上を実現したという効果を有する。深い接合
なのに短チャネル効果の劣化が抑えられるので、図１３
のしきい値電圧のゲート電極長依存性に示すようにデバ
イス特性を向上できるという効果を有する。
【００１５】次に本発明の第２の実施例について、工程
順に断面を示した図３、図４およびゲート電極形成後の
工程フローを示す図８を参照して説明する。
順に断面を示した図３、図４およびゲート電極形成後の
工程フローを示す図８を参照して説明する。
【００１６】ｐ型基板１０１にｎウェル１０２、ｐウェ
ル１０３を形成し、更に図３（Ａ）の素子断面図に示す
ようにフィールド酸化膜１０４を例えば選択酸化法によ
り形成する。次に、ゲート酸化膜１０５を膜厚１０ｎｍ
ほど形成し、ノンドープポリシリコン１０６を膜厚３０
０ｎｍほど堆積し、その膜をリン拡散でドーピングし、
図３（Ｂ）の素子断面図に示すようにホトリソグラフィ
技術を用いてリンドープポリシリコンのゲート電極１０
６を形成する。次に、シリコン窒化膜１０７を膜厚１５
０ｎｍほど堆積し、シリコン酸化膜１０８を膜厚５０ｎ
ｍほど堆積し、図３（Ｃ）の素子断面図に示すようにホ
トリソグラフィ技術を用いてホトレジスト１２５を形成
し、これをマスクに使ってｐＭＯＳＦＥＴの酸化膜１０
８を等方性エッチングで取り除く。次に、残ったシリコ
ン酸化膜１０８をマスクに使って、ｐＭＯＳＦＥＴのシ
リコン窒化膜１０７をホット燐酸で除去し、ボロンを１
５ｋｅＶで２×１０13／ｃｍ2 ほどイオン注入してｐＭ
ＯＳＦＥＴのソース・ドレインのｐ- 領域１０９を形成
し、図３（Ａ）の素子断面図に示すようにシリコン酸化
膜１１０を膜厚２００ｎｍほど堆積する。次に、異方性
のエッチングによりシリコン酸化膜１１０によるサイド
ウォール１１１を形成し、ＢＦ2 を５０ｋｅＶで５×１
０15／ｃｍ2 ほどイオン注入し、図４（Ａ）の素子断面
図に示すようにｐＭＯＳＦＥＴのソース・ドレインのＰ
+ 領域１１２を形成する。次に、ｐウェル１０３の部分
に残ったシリコン窒化膜１０７をホット燐酸により除去
し、リンを４０ｋｅＶで２×１０13／ｃｍ2 ほどイオン
注入し、ｎＭＯＳＦＥＴのソース・ドレインのｎ- 領域
１１３を形成し、図４（Ｂ）の素子断面図に示すように
酸化膜１１４を膜厚１５０ｎｍほど堆積する。次に、異
方性のエッチングによりシリコン酸化膜のサイドウォー
ル１１５を形成し、砒素を７０ｋｅＶで３×１０15／ｃ
ｍ2 ほどイオ注入し、図４（Ｃ）の素子断面図に示すよ
うにｎＭＯＳＦＥＴのソース・ドレインのｎ+ 領域１１
６を形成する。砒素がｐＭＯＳＦＥＴ領域に入らないよ
うにもう一つのホトマスクがもちいられるが、一方、そ
のホトマスクをつかわないでもオーム接触のトンネルダ
イオードができる。どちらの方法を使っても、従来の技
術に比べて、全体としてリソグラフィの工程数が少なく
なる。この第２の実施例も第１の実施例と同様に図１
１，図１２，図１３に示すような効果が得られる。
ル１０３を形成し、更に図３（Ａ）の素子断面図に示す
ようにフィールド酸化膜１０４を例えば選択酸化法によ
り形成する。次に、ゲート酸化膜１０５を膜厚１０ｎｍ
ほど形成し、ノンドープポリシリコン１０６を膜厚３０
０ｎｍほど堆積し、その膜をリン拡散でドーピングし、
図３（Ｂ）の素子断面図に示すようにホトリソグラフィ
技術を用いてリンドープポリシリコンのゲート電極１０
６を形成する。次に、シリコン窒化膜１０７を膜厚１５
０ｎｍほど堆積し、シリコン酸化膜１０８を膜厚５０ｎ
ｍほど堆積し、図３（Ｃ）の素子断面図に示すようにホ
トリソグラフィ技術を用いてホトレジスト１２５を形成
し、これをマスクに使ってｐＭＯＳＦＥＴの酸化膜１０
８を等方性エッチングで取り除く。次に、残ったシリコ
ン酸化膜１０８をマスクに使って、ｐＭＯＳＦＥＴのシ
リコン窒化膜１０７をホット燐酸で除去し、ボロンを１
５ｋｅＶで２×１０13／ｃｍ2 ほどイオン注入してｐＭ
ＯＳＦＥＴのソース・ドレインのｐ- 領域１０９を形成
し、図３（Ａ）の素子断面図に示すようにシリコン酸化
膜１１０を膜厚２００ｎｍほど堆積する。次に、異方性
のエッチングによりシリコン酸化膜１１０によるサイド
ウォール１１１を形成し、ＢＦ2 を５０ｋｅＶで５×１
０15／ｃｍ2 ほどイオン注入し、図４（Ａ）の素子断面
図に示すようにｐＭＯＳＦＥＴのソース・ドレインのＰ
+ 領域１１２を形成する。次に、ｐウェル１０３の部分
に残ったシリコン窒化膜１０７をホット燐酸により除去
し、リンを４０ｋｅＶで２×１０13／ｃｍ2 ほどイオン
注入し、ｎＭＯＳＦＥＴのソース・ドレインのｎ- 領域
１１３を形成し、図４（Ｂ）の素子断面図に示すように
酸化膜１１４を膜厚１５０ｎｍほど堆積する。次に、異
方性のエッチングによりシリコン酸化膜のサイドウォー
ル１１５を形成し、砒素を７０ｋｅＶで３×１０15／ｃ
ｍ2 ほどイオ注入し、図４（Ｃ）の素子断面図に示すよ
うにｎＭＯＳＦＥＴのソース・ドレインのｎ+ 領域１１
６を形成する。砒素がｐＭＯＳＦＥＴ領域に入らないよ
うにもう一つのホトマスクがもちいられるが、一方、そ
のホトマスクをつかわないでもオーム接触のトンネルダ
イオードができる。どちらの方法を使っても、従来の技
術に比べて、全体としてリソグラフィの工程数が少なく
なる。この第２の実施例も第１の実施例と同様に図１
１，図１２，図１３に示すような効果が得られる。
【００１７】
【発明の効果】以上説明したように本発明は、従来技術
の製造方法よりホトマスクを三枚少なく用いられる事が
出来る。図７〜図９に示すようにＣＶＤ堆積工程とエッ
チング工程が増えるが、製造コストの比較的に高いリソ
グラフィ工程が少なくなり、全体として製造価格が下が
るという効果がある。その上、本発明はホトリソグラフ
ィ工程を少なく用いられるので、歩留まりの向上が実現
され、その結果で、さらに製造価格が下がるという効果
を有する。
の製造方法よりホトマスクを三枚少なく用いられる事が
出来る。図７〜図９に示すようにＣＶＤ堆積工程とエッ
チング工程が増えるが、製造コストの比較的に高いリソ
グラフィ工程が少なくなり、全体として製造価格が下が
るという効果がある。その上、本発明はホトリソグラフ
ィ工程を少なく用いられるので、歩留まりの向上が実現
され、その結果で、さらに製造価格が下がるという効果
を有する。
【００１８】又、本発明はｎ−ｐゲートＣＭＯＳの場合
でも、短チャネルトランジスタの特性を劣化しないでｎ
チャネルＭＯＳＦＥＴのゲート電極にリンドーピングが
使える。このため従来の技術に比べて、電極のドーピン
グ濃度を上げる事が出来るので、図１０に示すようにデ
バイス特性の向上を実現するという効果を有する。又、
本発明はｎチャネルＭＯＳＦＥＴに一つのサイドウォー
ル厚さを使っていて、ｐチャネルＭＯＳＦＥＴにほかの
を使っているので、ｐチャネルとｎチャネルのソース・
ドレイン構造を別々に最適化ができる。従って、ＣＭＯ
Ｓのデバイス特性の向上を実現するという効果を有す
る。
でも、短チャネルトランジスタの特性を劣化しないでｎ
チャネルＭＯＳＦＥＴのゲート電極にリンドーピングが
使える。このため従来の技術に比べて、電極のドーピン
グ濃度を上げる事が出来るので、図１０に示すようにデ
バイス特性の向上を実現するという効果を有する。又、
本発明はｎチャネルＭＯＳＦＥＴに一つのサイドウォー
ル厚さを使っていて、ｐチャネルＭＯＳＦＥＴにほかの
を使っているので、ｐチャネルとｎチャネルのソース・
ドレイン構造を別々に最適化ができる。従って、ＣＭＯ
Ｓのデバイス特性の向上を実現するという効果を有す
る。
【図１】本発明の第１の実施例のＣＭＯＳの製造方法を
工程順に示した断面図である。
工程順に示した断面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】本発明の第２の実施例のＣＭＯＳの製造方法を
工程順に示した断面図である。
工程順に示した断面図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】従来技術のＣＭＯＳの製造方法を工程順に示し
た断面図である。
た断面図である。
【図６】図５の続きの工程を順に示した断面図である。
【図７】本発明の第１の実施例の製造工程フローを示し
た図である。
た図である。
【図８】本発明の第２の実施例の製造工程フローを示し
た図である。
た図である。
【図９】従来技術の製造工程フローを示した図である。
【図１０】本発明と従来技術におけるトランジスタドレ
イン電流を比較して示した図である。
イン電流を比較して示した図である。
【図１１】本発明と従来技術における歩留まりを比較し
て示した図である。
て示した図である。
【図１２】本発明と従来技術における接合リーク電流を
比較して示した図である。
比較して示した図である。
【図１３】本発明と従来技術におけるしきい値電圧のゲ
ート電極長さ依存性を示す図である。
ート電極長さ依存性を示す図である。
１０１ ｐ型基板 １０２ ｎウェル １０３ ｐウェル １０４ フィールド酸化膜 １０５ ゲート酸化膜 １０６ ポリシリコンのゲート電極 １０７ イオン注入マスクの為のシリコン窒化膜 １０８ ホット燐酸エッチングマスクの為のシリコン
酸化膜 １０９ ｐＭＯＳＦＥＴのソース・ドレインのｐ- 領
域 １１０ ｐＭＯＳＦＥＴのサイドウォールの為のシリ
コン酸化膜 １１１ ｐＭＯＳＦＥＴのサイドウォール １１２ ｐＭＯＳＦＥＴのソース・ドレインのｐ+ 領
域 １１３ ｎＭＯＳＦＥＴのソース・ドレインのｎ- 領
域 １１４ ｎＭＯＳＦＥＴのサイドウォールの為のシリ
コン酸化膜 １１５ ｎＭＯＳＦＥＴのサイドウォール １１６ ｎＭＯＳＦＥＴのソース・ドレインのｎ+ 領
域 １１７ チタン １１８ チタンシリサイド １１９ ソース・ドレインのｎ- 領域のリンイオン注
入のホトレジストマスク １２０ ソース・ドレインのｐ- 領域のボロンイオン
注入のホトレジストマスク １２１ サイドウォールの為のシリコン酸化膜 １２２ サイドウォール １２３ ソース・ドレインのｎ+ 領域の砒素イオン注
入のホトレジストマスク １２４ ソース・ドレインのｐ+ 領域のＢＦ2 イオン
注入のホトレジストマスク １２５ ＣＭＯＳのソース・ドレイン形成のホトレジ
スト １２６ サイドウォール １２７ ｎＭＯＳＦＥＴのソース・ドレインのｎ+ 砒
素領域 １２８ シリコン酸化膜 １２９ サイドウォール １３０ ｎＭＯＳＦＥＴのソース・ドレインのｎ+ リ
ン領域 １３１ シリコン酸化膜 １３２ サイドウォール
酸化膜 １０９ ｐＭＯＳＦＥＴのソース・ドレインのｐ- 領
域 １１０ ｐＭＯＳＦＥＴのサイドウォールの為のシリ
コン酸化膜 １１１ ｐＭＯＳＦＥＴのサイドウォール １１２ ｐＭＯＳＦＥＴのソース・ドレインのｐ+ 領
域 １１３ ｎＭＯＳＦＥＴのソース・ドレインのｎ- 領
域 １１４ ｎＭＯＳＦＥＴのサイドウォールの為のシリ
コン酸化膜 １１５ ｎＭＯＳＦＥＴのサイドウォール １１６ ｎＭＯＳＦＥＴのソース・ドレインのｎ+ 領
域 １１７ チタン １１８ チタンシリサイド １１９ ソース・ドレインのｎ- 領域のリンイオン注
入のホトレジストマスク １２０ ソース・ドレインのｐ- 領域のボロンイオン
注入のホトレジストマスク １２１ サイドウォールの為のシリコン酸化膜 １２２ サイドウォール １２３ ソース・ドレインのｎ+ 領域の砒素イオン注
入のホトレジストマスク １２４ ソース・ドレインのｐ+ 領域のＢＦ2 イオン
注入のホトレジストマスク １２５ ＣＭＯＳのソース・ドレイン形成のホトレジ
スト １２６ サイドウォール １２７ ｎＭＯＳＦＥＴのソース・ドレインのｎ+ 砒
素領域 １２８ シリコン酸化膜 １２９ サイドウォール １３０ ｎＭＯＳＦＥＴのソース・ドレインのｎ+ リ
ン領域 １３１ シリコン酸化膜 １３２ サイドウォール
Claims (2)
- 【請求項１】 半導体基板上の一主面にＣＭＯＳ集積回
路の第１導電型チャネルＭＯＳＦＥＴと第２導電型チャ
ネルＭＯＳＦＥＴを形成する方法において、前記両チャ
ネルＭＯＳＦＥＴのゲート電極を形成する工程と、全表
面上に下層がシリコン窒化膜と上層がシリコン酸化膜か
らなる二重層を堆積する工程と、前記第１導電型チャネ
ルＭＯＳＦＥＴの形成領域から、選択的に前記二重層の
シリコン酸化膜を除去し、前記第１導電型チャネルＭＯ
ＳＦＥＴのゲート電極の側部に前記シリコン窒化膜の側
壁を形成する工程と、前記第１導電型チャネルＭＯＳＦ
ＥＴのソース・ドレインの第１の比較的に不純物濃度が
高い第１導電型の領域を形成する工程と、前記第１導電
型チャネルＭＯＳＦＥＴの前記シリコン窒化膜の側壁を
除去し、前記第１導電型チャネルＭＯＳＦＥＴのソース
・ドレインの比較的に不純物濃度が低い第１導電型の領
域を形成する工程と、前記第１導電型チャネルＭＯＳＦ
ＥＴのゲート電極の側部に第１の絶縁膜の側壁を形成
し、前記第２導電型チャネルＭＯＳＦＥＴの形成領域に
残った前記二重層のシリコン酸化膜を除去する工程と、
前記第１導電型チャネルＭＯＳＦＥＴのソース・ドレイ
ンの第２の比較的に不純物濃度が高い第１導電型の領域
を形成する工程と、前記第２導電型チャネルＭＯＳＦＥ
Ｔの領域に残った前記二重層のシリコン窒化膜を除去す
る工程と、前記第２導電型チャネルＭＯＳＦＥＴのソー
ス・ドレインの比較的に不純物濃度が低い第２導電型の
領域を形成する工程と、前記第２導電型チャネルＭＯＳ
ＦＥＴのゲート電極の側部に第２の絶縁膜の側壁を形成
し、前記第２導電型チャネルＭＯＳＦＥＴのソース・ド
レインの比較的に不純物濃度が高い第２導電型の領域を
形成する工程とを含む事を特徴とする半導体装置の製造
方法。 - 【請求項２】 半導体基板上の一主面にＣＭＯＳ集積回
路の第１導電型チャネルＭＯＳＦＥＴと第２導電型チャ
ネルＭＯＳＦＥＴを形成する方法において、前記両チャ
ネルＭＯＳＦＥＴのゲート電極を形成する工程と、全表
面上に下層がシリコン窒化膜と上層がシリコン酸化膜か
らなる二重層を堆積する工程と、前記第２導電型チャネ
ルＭＯＳＦＥＴの形成領域から、選択的に前記二重層を
除去し、前記第２導電型チャネルＭＯＳＦＥＴのソース
・ドレインの比較的に不純物濃度が低い第２導電型の領
域を形成し、前記第２導電型チャネルＭＯＳＦＥＴのゲ
ート電極の側部に第１の絶縁膜の側壁を形成し、前記第
１導電型チャネル領域に残った前記二重層のシリコン酸
化膜を除去する工程と、前記第２導電型チャネルＭＯＳ
ＦＥＴのソース・ドレインの比較的に不純物濃度が高い
第２導電型の領域を形成する工程と、前記第１導電型チ
ャネルＭＯＳＦＥＴ領域に残った前記二重層のシリコン
窒化膜を除去する工程と、前記第１導電型チャネルＭＯ
ＳＦＥＴのソース・ドレインの比較的に不純物濃度が低
い第１導電型の領域を形成し、前記第１導電型チャネル
ＭＯＳＦＥＴのゲート電極の側部に第２の絶縁膜の側壁
を形成し、前記第１導電型チャネルＭＯＳＦＥＴのソー
ス・ドレインの比較的に不純物濃度が高い第１導電型の
領域を形成する工程とを含む事を特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289739A JP2897555B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289739A JP2897555B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140590A JPH06140590A (ja) | 1994-05-20 |
| JP2897555B2 true JP2897555B2 (ja) | 1999-05-31 |
Family
ID=17747135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289739A Expired - Fee Related JP2897555B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897555B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253715A (ja) * | 1995-04-14 | 2006-09-21 | Sharp Corp | 半導体装置 |
| KR100307559B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의 트랜지스터 형성방법 |
| JP4971593B2 (ja) | 2005-01-11 | 2012-07-11 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| CN105226022B (zh) * | 2014-05-28 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
-
1992
- 1992-10-28 JP JP4289739A patent/JP2897555B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06140590A (ja) | 1994-05-20 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |
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