JP3206026B2 - 高電圧用ｍｉｓｆｅｔを備える半導体装置 - Google Patents
高電圧用ｍｉｓｆｅｔを備える半導体装置Info
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高電圧用ＭＩＳＦＥＴを
備える半導体装置に関し、特に、その耐電圧構造に関す
る。
備える半導体装置に関し、特に、その耐電圧構造に関す
る。
【０００２】
【従来の技術】パワーエレクトロニクスの分野に用いら
れる高電圧用ＭＩＳＦＥＴを備える半導体装置において
は、約１００ボルト以上もの耐電圧が要求され、この要
求に応えるために種々の耐電圧構造が検討されている。
これらの耐電圧構造のＭＩＳＦＥＴのうち、代表的なも
のを図７に示す。この図において、４１はｐチャネル型
ＭＯＳＦＥＴであり、ｎ- 型の半導体基板４２の表面側
には、ｐ- 型の低濃度ドレイン拡散領域４３ａおよびオ
ーミックコンタクトたるｐ+ 型の高濃度ドレイン拡散領
域４３ｂを備えるドレイン領域４３と、ｐ+ 型のソース
拡散領域４４と、ゲート酸化膜４５の上に形成されたゲ
ート層４６とを有している。ここで、低濃度ドレイン拡
散領域４３ａの表面上のフィールド酸化膜４７は、その
厚さがゲート酸化膜４５に比して厚く、フィールド酸化
膜４７とゲート酸化膜４５との境界は段差部になってい
る。この段差部を越えて、ゲート層４６は低濃度ドレイ
ン拡散領域４３ａの直上まで延びている。従って、この
延長された部分はフィールドプレートとして機能し、ソ
ース−ドレイン間の耐電圧を高めている。一方、ソース
拡散領域４５の側部には、ｎ+ 型のコンタクト領域４８
が形成されており、このコンタクト領域４８を介して、
ソース電極４９がｎ- 型半導体基板４２にも導電接続し
ている。これにより、ラッチアップ現象の発生を防止し
ている。なお、高濃度ドレイン拡散領域４３ｂにはドレ
イン電極５０が導電接続しており、ゲート層４６には、
ゲート電極５１が導電接続している。かかる構造のｐチ
ャネル型ＭＯＳＦＥＴ４１に対し、各部の導電型を反転
させれば、図８に示す高電圧用のｎチャネル型ＭＯＳＦ
ＥＴ６１を構成できる。この図において、ｎチャネル型
ＭＯＳＦＥＴ６１の構造は、ｐチャネル型ＭＯＳＦＥＴ
４１の構造と同様になっており、対応する各部には同符
号を付して、それらの説明は省略する。
れる高電圧用ＭＩＳＦＥＴを備える半導体装置において
は、約１００ボルト以上もの耐電圧が要求され、この要
求に応えるために種々の耐電圧構造が検討されている。
これらの耐電圧構造のＭＩＳＦＥＴのうち、代表的なも
のを図７に示す。この図において、４１はｐチャネル型
ＭＯＳＦＥＴであり、ｎ- 型の半導体基板４２の表面側
には、ｐ- 型の低濃度ドレイン拡散領域４３ａおよびオ
ーミックコンタクトたるｐ+ 型の高濃度ドレイン拡散領
域４３ｂを備えるドレイン領域４３と、ｐ+ 型のソース
拡散領域４４と、ゲート酸化膜４５の上に形成されたゲ
ート層４６とを有している。ここで、低濃度ドレイン拡
散領域４３ａの表面上のフィールド酸化膜４７は、その
厚さがゲート酸化膜４５に比して厚く、フィールド酸化
膜４７とゲート酸化膜４５との境界は段差部になってい
る。この段差部を越えて、ゲート層４６は低濃度ドレイ
ン拡散領域４３ａの直上まで延びている。従って、この
延長された部分はフィールドプレートとして機能し、ソ
ース−ドレイン間の耐電圧を高めている。一方、ソース
拡散領域４５の側部には、ｎ+ 型のコンタクト領域４８
が形成されており、このコンタクト領域４８を介して、
ソース電極４９がｎ- 型半導体基板４２にも導電接続し
ている。これにより、ラッチアップ現象の発生を防止し
ている。なお、高濃度ドレイン拡散領域４３ｂにはドレ
イン電極５０が導電接続しており、ゲート層４６には、
ゲート電極５１が導電接続している。かかる構造のｐチ
ャネル型ＭＯＳＦＥＴ４１に対し、各部の導電型を反転
させれば、図８に示す高電圧用のｎチャネル型ＭＯＳＦ
ＥＴ６１を構成できる。この図において、ｎチャネル型
ＭＯＳＦＥＴ６１の構造は、ｐチャネル型ＭＯＳＦＥＴ
４１の構造と同様になっており、対応する各部には同符
号を付して、それらの説明は省略する。
【０００３】
【発明が解決しようとする課題】このように、図７およ
び図８に示すＭＯＳＦＥＴにおいては、ソース−ドレイ
ン間の耐電圧およびラッチアップ現象に対する対策が施
されているため、独立して半導体装置を構成した場合に
は、安定した動作を発揮する。しかしながら、上記のＭ
ＯＳＦＥＴはいずれも半導体基板上に直接ＭＯＳ部を形
成しているため、以下の要求に応えることができないと
いう問題を有している。すなわち、近年、パワーエレク
トロニスの分野においても、制御が高度化するにつれ
て、回路構成が複雑化し、システム設計に対して過大な
負担がかかっている。そこで、かかる負担を軽減するた
めに、１チップ内に導電型の異なるＭＯＳＦＥＴや制御
回路なども集積したい意向がある。しかし、基板の導電
型に対応した導電型のＭＯＳ部を形成している以上は、
上記の要求に対応することができず、１チップでプッシ
ュプル出力やブリッジ出力などを構成可能なスマートデ
バイスを実現できないという問題である。
び図８に示すＭＯＳＦＥＴにおいては、ソース−ドレイ
ン間の耐電圧およびラッチアップ現象に対する対策が施
されているため、独立して半導体装置を構成した場合に
は、安定した動作を発揮する。しかしながら、上記のＭ
ＯＳＦＥＴはいずれも半導体基板上に直接ＭＯＳ部を形
成しているため、以下の要求に応えることができないと
いう問題を有している。すなわち、近年、パワーエレク
トロニスの分野においても、制御が高度化するにつれ
て、回路構成が複雑化し、システム設計に対して過大な
負担がかかっている。そこで、かかる負担を軽減するた
めに、１チップ内に導電型の異なるＭＯＳＦＥＴや制御
回路なども集積したい意向がある。しかし、基板の導電
型に対応した導電型のＭＯＳ部を形成している以上は、
上記の要求に対応することができず、１チップでプッシ
ュプル出力やブリッジ出力などを構成可能なスマートデ
バイスを実現できないという問題である。
【０００４】そこで、低電圧用ＭＯＳＦＥＴのように、
ＣＭＯＳ構造を採用して、上記の問題を解消する方法が
考えられる。しかし、高電圧用ＭＯＳＦＥＴにおいて
は、横方向の耐電圧構造を考慮する必要があることは勿
論のこと、同一基板に形成された半導体領域の動作状態
に影響されないレベルの耐電圧を保持できる構造とする
必要がある。そのために、エピタキシャル成膜法などを
利用して、埋め込み層などを用いた絶縁分離構造も検討
されているが、製造コストが高くなりすぎて、実用化に
は至っていないのが現状である。
ＣＭＯＳ構造を採用して、上記の問題を解消する方法が
考えられる。しかし、高電圧用ＭＯＳＦＥＴにおいて
は、横方向の耐電圧構造を考慮する必要があることは勿
論のこと、同一基板に形成された半導体領域の動作状態
に影響されないレベルの耐電圧を保持できる構造とする
必要がある。そのために、エピタキシャル成膜法などを
利用して、埋め込み層などを用いた絶縁分離構造も検討
されているが、製造コストが高くなりすぎて、実用化に
は至っていないのが現状である。
【０００５】以上の問題点に鑑みて、本発明の課題は、
低電圧用ＭＯＳＦＥＴと同様、接合分離構造の採用に加
えて、その分離構造の最適化によって１チップにプッシ
ュプル回路なども構成可能な高電圧用ＭＩＳＦＥＴを備
える半導体装置を実現することにある。
低電圧用ＭＯＳＦＥＴと同様、接合分離構造の採用に加
えて、その分離構造の最適化によって１チップにプッシ
ュプル回路なども構成可能な高電圧用ＭＩＳＦＥＴを備
える半導体装置を実現することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る高電圧用ＭＩＳＦＥＴを備える半導体
装置において講じた手段は、第１導電型の半導体基板の
表面側に形成された第２導電型のウェルと、このウェル
の表面側に第１導電型のＭＩＳ部とを有し、ＭＩＳ部の
第１導電型のドレイン領域はウェルの表面側に形成され
た低濃度ドレイン領域とこの低濃度ドレイン領域の表面
側に高濃度部分を有するように形成された高濃度ドレイ
ン領域とから成り、ＭＩＳ部における高濃度ドレイン領
域および半導体基板とＭＩＳ部におけるソース領域およ
びゲート層との間に電圧を印加して、低濃度ドレイン領
域とウェルとの接合面から拡張する第２の空乏層と、半
導体基板とウェルとの接合面から拡張する第３の空乏層
とが接続するときは、第２の空乏層が低濃度ドレイン領
域の表面にまで達しており、かつブレークダウン電圧よ
り低い電圧において第２の空乏層が低濃度ドレイン領域
の主たる部分において表面にまで達しているように、ウ
ェルおよび低濃度ドレイン領域の拡散深さおよび不純物
のドーズ量が設定されていることを特徴とする。
に、本発明に係る高電圧用ＭＩＳＦＥＴを備える半導体
装置において講じた手段は、第１導電型の半導体基板の
表面側に形成された第２導電型のウェルと、このウェル
の表面側に第１導電型のＭＩＳ部とを有し、ＭＩＳ部の
第１導電型のドレイン領域はウェルの表面側に形成され
た低濃度ドレイン領域とこの低濃度ドレイン領域の表面
側に高濃度部分を有するように形成された高濃度ドレイ
ン領域とから成り、ＭＩＳ部における高濃度ドレイン領
域および半導体基板とＭＩＳ部におけるソース領域およ
びゲート層との間に電圧を印加して、低濃度ドレイン領
域とウェルとの接合面から拡張する第２の空乏層と、半
導体基板とウェルとの接合面から拡張する第３の空乏層
とが接続するときは、第２の空乏層が低濃度ドレイン領
域の表面にまで達しており、かつブレークダウン電圧よ
り低い電圧において第２の空乏層が低濃度ドレイン領域
の主たる部分において表面にまで達しているように、ウ
ェルおよび低濃度ドレイン領域の拡散深さおよび不純物
のドーズ量が設定されていることを特徴とする。
【０００７】
【０００８】ここで、ゲート電極は、そのゲート酸化膜
の厚さに比して厚いフィールド酸化膜の表面を低濃度ド
レイン領域の直上にまで延びており、ソース領域に導電
接続するソース電極は、ウェルの表面に形成された第２
導電型の高濃度コンタクト領域にも導電接続しているこ
とが好ましい。さらに、ゲート酸化膜とフィールド酸化
膜との境界に対応する低濃度ドレイン領域の表面側に
は、第２導電型の電界強度緩和層を備えていることが好
ましい。
の厚さに比して厚いフィールド酸化膜の表面を低濃度ド
レイン領域の直上にまで延びており、ソース領域に導電
接続するソース電極は、ウェルの表面に形成された第２
導電型の高濃度コンタクト領域にも導電接続しているこ
とが好ましい。さらに、ゲート酸化膜とフィールド酸化
膜との境界に対応する低濃度ドレイン領域の表面側に
は、第２導電型の電界強度緩和層を備えていることが好
ましい。
【０００９】ここで、上記の条件を満たすためには、不
純物拡散技術の面からは、例えば、半導体基板は、その
第１導電型の不純物濃度が約３×１０14／cm3 以下であ
り、ウェルは、その第２導電型の不純物のドーズ量が約
３×１０13／cm2 以下であり、低濃度ドレイン領域は、
その第１導電型の不純物のドーズ量が約５×１０12／cm
2 以下に設定すればよく、構造技術の面からは、例え
ば、ウェルは、その拡散深さが約２μｍから約１０μｍ
までの範囲にあり、低濃度ドレイン領域は、その拡散深
さが約０．５μｍから約５μｍまでの範囲にあって、か
つ、ウェルと離隔可能な深さとすればよい。
純物拡散技術の面からは、例えば、半導体基板は、その
第１導電型の不純物濃度が約３×１０14／cm3 以下であ
り、ウェルは、その第２導電型の不純物のドーズ量が約
３×１０13／cm2 以下であり、低濃度ドレイン領域は、
その第１導電型の不純物のドーズ量が約５×１０12／cm
2 以下に設定すればよく、構造技術の面からは、例え
ば、ウェルは、その拡散深さが約２μｍから約１０μｍ
までの範囲にあり、低濃度ドレイン領域は、その拡散深
さが約０．５μｍから約５μｍまでの範囲にあって、か
つ、ウェルと離隔可能な深さとすればよい。
【００１０】
【作用】本発明における作用を、上記のＭＩＳ部と同一
基板表面に形成された導電型が異なるＭＩＳ部とがＣＭ
ＯＳ構造を構成している場合を代表例として、その概念
図である図６を参照して、説明する。図６において、ｎ
型半導体基板３１の表面側には、ｐウェル３２およびｐ
チャネル型ＭＩＳＦＥＴ３３が形成されており、ｐウェ
ル３２の表面側にはｎチャネル型ＭＩＳＦＥＴ３４が形
成されている。ここで、ｎチャネル型ＭＩＳＦＥＴ３４
のドレイン領域３４ａと、ｐチャネル型ＭＩＳＦＥＴ３
３のドレイン領域３３ａとが導電接続され、ｎチャネル
型ＭＩＳＦＥＴ３４のソース領域３４ｂはアース状態
に、ｐチャネル型ＭＩＳＦＥＴ３３のソース領域３３ｂ
には正の電位ＶDDが印加されている。
基板表面に形成された導電型が異なるＭＩＳ部とがＣＭ
ＯＳ構造を構成している場合を代表例として、その概念
図である図６を参照して、説明する。図６において、ｎ
型半導体基板３１の表面側には、ｐウェル３２およびｐ
チャネル型ＭＩＳＦＥＴ３３が形成されており、ｐウェ
ル３２の表面側にはｎチャネル型ＭＩＳＦＥＴ３４が形
成されている。ここで、ｎチャネル型ＭＩＳＦＥＴ３４
のドレイン領域３４ａと、ｐチャネル型ＭＩＳＦＥＴ３
３のドレイン領域３３ａとが導電接続され、ｎチャネル
型ＭＩＳＦＥＴ３４のソース領域３４ｂはアース状態
に、ｐチャネル型ＭＩＳＦＥＴ３３のソース領域３３ｂ
には正の電位ＶDDが印加されている。
【００１１】かかる半導体装置において、本発明におい
ては、ｎチャネル型ＭＩＳＦＥＴ３４（ＭＩＳ部）のゲ
ート層３４ｃ、ソース領域３４ｂ（第１導電型のソース
領域）およびドレイン領域３４ａ（第１導電型のドレイ
ン領域）と、半導体基板３１との間に電位、例えば、電
位ＶDDを印加して、半導体基板３１とｐウェル（ウェ
ル）との接合面３５から第１の空乏層を拡張したとき
に、この第１の空乏層の先端縁が接合面３５とドレイン
領域３４ａとの間に位置し、空乏層がドレイン領域３４
ａにまで到達せず、ドレイン領域３４ａ、ｐウェル３２
および半導体基板３１は、ｎｐｎ構造のトランジスタを
構成した状態のままである。従って、耐電圧が高いの
で、ｎチャネル型ＭＩＳＦＥＴ３４がＯＮ状態、ｐチャ
ネル型ＭＩＳＦＥＴ３３がＯＦＦ状態となって、ドレイ
ン領域３４ａおよびソース領域３４ｂと、半導体基板３
１との間に、例え電位ＶDDがそのまま発生している場合
であっても、ブレークダウンが発生せず、この縦方向の
耐電圧が確保される。
ては、ｎチャネル型ＭＩＳＦＥＴ３４（ＭＩＳ部）のゲ
ート層３４ｃ、ソース領域３４ｂ（第１導電型のソース
領域）およびドレイン領域３４ａ（第１導電型のドレイ
ン領域）と、半導体基板３１との間に電位、例えば、電
位ＶDDを印加して、半導体基板３１とｐウェル（ウェ
ル）との接合面３５から第１の空乏層を拡張したとき
に、この第１の空乏層の先端縁が接合面３５とドレイン
領域３４ａとの間に位置し、空乏層がドレイン領域３４
ａにまで到達せず、ドレイン領域３４ａ、ｐウェル３２
および半導体基板３１は、ｎｐｎ構造のトランジスタを
構成した状態のままである。従って、耐電圧が高いの
で、ｎチャネル型ＭＩＳＦＥＴ３４がＯＮ状態、ｐチャ
ネル型ＭＩＳＦＥＴ３３がＯＦＦ状態となって、ドレイ
ン領域３４ａおよびソース領域３４ｂと、半導体基板３
１との間に、例え電位ＶDDがそのまま発生している場合
であっても、ブレークダウンが発生せず、この縦方向の
耐電圧が確保される。
【００１２】さらに、ドレイン領域３４ａおよび半導体
基板３１に、ソース領域３４ｂおよびゲート層３４ｃに
対して正の電位ＶDDを印加し、ドレイン領域３４ａとｐ
ウェル３２との接合面３５から第２の空乏層を拡張さ
せ、半導体基板３１とウェル３２との接合面から第３の
空乏層を拡張させたときに、これらの空乏層同士が接続
するようになっている場合には、ｎチャネル型ＭＩＳＦ
ＥＴ３４がＯＦＦ状態、ｐチャネル型ＭＩＳＦＥＴ３３
がＯＮ状態となっても、ドレイン領域３４ａの直下のｐ
ウェル３２、すなわち、ドレイン領域３４ａと半導体基
板３１との間のｐウェル３２は完全に空乏化される。従
って、この領域のｐウェル３２には０ｖ電位の領域がな
く、ソース領域３４ｂの周囲のみが０ｖ電位になる。こ
のため、電界強度が十分低く抑えられているので、ソー
ス領域３４ｂと、ドレイン領域３４ａおよび半導体基板
３１との間でブレークダウンが発生せず、耐電圧が確保
される。
基板３１に、ソース領域３４ｂおよびゲート層３４ｃに
対して正の電位ＶDDを印加し、ドレイン領域３４ａとｐ
ウェル３２との接合面３５から第２の空乏層を拡張さ
せ、半導体基板３１とウェル３２との接合面から第３の
空乏層を拡張させたときに、これらの空乏層同士が接続
するようになっている場合には、ｎチャネル型ＭＩＳＦ
ＥＴ３４がＯＦＦ状態、ｐチャネル型ＭＩＳＦＥＴ３３
がＯＮ状態となっても、ドレイン領域３４ａの直下のｐ
ウェル３２、すなわち、ドレイン領域３４ａと半導体基
板３１との間のｐウェル３２は完全に空乏化される。従
って、この領域のｐウェル３２には０ｖ電位の領域がな
く、ソース領域３４ｂの周囲のみが０ｖ電位になる。こ
のため、電界強度が十分低く抑えられているので、ソー
ス領域３４ｂと、ドレイン領域３４ａおよび半導体基板
３１との間でブレークダウンが発生せず、耐電圧が確保
される。
【００１３】このように、半導体基板とｎチャネル型Ｍ
ＩＳＦＥＴ３４との耐電圧が確保されているため、半導
体基板の他の領域にｐチャネル型ＭＩＳＦＥＴ３３や制
御部などを形成することができる。
ＩＳＦＥＴ３４との耐電圧が確保されているため、半導
体基板の他の領域にｐチャネル型ＭＩＳＦＥＴ３３や制
御部などを形成することができる。
【００１４】
【実施例】次に、本発明の実施例に係る高電圧用ＭＯＳ
ＦＥＴを備えた半導体装置について、図面に基づき、説
明する。
ＦＥＴを備えた半導体装置について、図面に基づき、説
明する。
【００１５】図１は本例に係るｎチャネル型ＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【００１６】この図において、１はｎチャネル型ＭＯＳ
ＦＥＴであり、ｎ- 型の半導体基板１ａの表面側には、
他の領域にまで延びるフィールド酸化膜２とｐ- ウェル
３が形成されている。ここで、半導体基板としては、不
純物濃度が約３×１０14／ｃｍ3 以下のものが使用さ
れ、ｐ- ウェル３としては、ドーズ量が約３×１０13／
ｃｍ2 以下に設定されており、その拡散深さとしては約
２μｍから約１０μｍまでの範囲に設定されている。こ
のｐ- ウェル３の表面側には、比較的低濃度の、例え
ば、ドーズ量が約５×１０12／ｃｍ2 以下のｎ型の低濃
度ドレイン拡散領域４およびオーミックコンタクトたる
比較的高濃度のｎ+ 型の高濃度ドレイン拡散領域６を備
えるドレイン領域７と、低濃度ドレイン拡散領域４にｐ
- ウェル３の表面側を介して対峙するｎ+ 型のソース拡
散領域８とを有する。ここで、低濃度ドレイン拡散領域
４の拡散深さとしては、約０．５μｍから約５μｍまで
の範囲に設定されている。また、ソース拡散領域８に導
電接続するソース電極９は、ｐ- ウェル３の表面側に形
成されたｐ+ 型のコンタクト領域１０を介してｐ- ウェ
ル３に導電接続しており、ラッチアップ現象の発生を防
止する構造になっている。ここで、ソース拡散領域８と
低濃度ドレイン拡散領域４との間におけるｐ- ウェル３
の表面がｎチャネル形成領域１１であり、この表面側に
は薄いゲート酸化膜１２を介してゲート層１３が対向し
ている。このゲート酸化膜１２からは、その厚さに比し
て厚いフィールド酸化膜１４が横方向に被着されてお
り、このフィールド酸化膜１４の表面上を、ゲート層１
３は、低濃度ドレイン拡散領域４の直上にまで延びて、
フィールドプレートとして機能し、ソース拡散領域８と
ドレイン領域７との耐電圧を高めている。このゲート層
１３にはゲート電極１５が導電接続している。なお、１
６は層間絶縁膜である。
ＦＥＴであり、ｎ- 型の半導体基板１ａの表面側には、
他の領域にまで延びるフィールド酸化膜２とｐ- ウェル
３が形成されている。ここで、半導体基板としては、不
純物濃度が約３×１０14／ｃｍ3 以下のものが使用さ
れ、ｐ- ウェル３としては、ドーズ量が約３×１０13／
ｃｍ2 以下に設定されており、その拡散深さとしては約
２μｍから約１０μｍまでの範囲に設定されている。こ
のｐ- ウェル３の表面側には、比較的低濃度の、例え
ば、ドーズ量が約５×１０12／ｃｍ2 以下のｎ型の低濃
度ドレイン拡散領域４およびオーミックコンタクトたる
比較的高濃度のｎ+ 型の高濃度ドレイン拡散領域６を備
えるドレイン領域７と、低濃度ドレイン拡散領域４にｐ
- ウェル３の表面側を介して対峙するｎ+ 型のソース拡
散領域８とを有する。ここで、低濃度ドレイン拡散領域
４の拡散深さとしては、約０．５μｍから約５μｍまで
の範囲に設定されている。また、ソース拡散領域８に導
電接続するソース電極９は、ｐ- ウェル３の表面側に形
成されたｐ+ 型のコンタクト領域１０を介してｐ- ウェ
ル３に導電接続しており、ラッチアップ現象の発生を防
止する構造になっている。ここで、ソース拡散領域８と
低濃度ドレイン拡散領域４との間におけるｐ- ウェル３
の表面がｎチャネル形成領域１１であり、この表面側に
は薄いゲート酸化膜１２を介してゲート層１３が対向し
ている。このゲート酸化膜１２からは、その厚さに比し
て厚いフィールド酸化膜１４が横方向に被着されてお
り、このフィールド酸化膜１４の表面上を、ゲート層１
３は、低濃度ドレイン拡散領域４の直上にまで延びて、
フィールドプレートとして機能し、ソース拡散領域８と
ドレイン領域７との耐電圧を高めている。このゲート層
１３にはゲート電極１５が導電接続している。なお、１
６は層間絶縁膜である。
【００１７】この構成の半導体基板１ａの他の領域に
は、制御回路を構成する低電圧用ＣＭＯＳ部（図示せ
ず）などが形成されている他、ｎチャネル型ＭＯＳＦＥ
Ｔ１とＣＭＯＳ構造を構成する図７に示したｐチャネル
型ＭＯＳＦＥＴ４１と同様の構造を有するｐチャネル型
ＭＯＳＦＥＴ（以下、ｐチャネル型ＭＯＳＦＥＴ４１と
称する。）も形成されている。
は、制御回路を構成する低電圧用ＣＭＯＳ部（図示せ
ず）などが形成されている他、ｎチャネル型ＭＯＳＦＥ
Ｔ１とＣＭＯＳ構造を構成する図７に示したｐチャネル
型ＭＯＳＦＥＴ４１と同様の構造を有するｐチャネル型
ＭＯＳＦＥＴ（以下、ｐチャネル型ＭＯＳＦＥＴ４１と
称する。）も形成されている。
【００１８】ここで、ｎチャネル型ＭＯＳＦＥＴ１の縦
方向などの耐電圧は、以下の条件により高く確保されて
いる。
方向などの耐電圧は、以下の条件により高く確保されて
いる。
【００１９】まず、図２に示すように、ｎチャネル型Ｍ
ＯＳＦＥＴ１のゲート電極１５、ソース電極９およびド
レイン電極５をいずれもアース状態とし、半導体基板１
ａに電位、例えば、ドライブ電圧に相当する正の電位Ｖ
DDを印加して、半導体基板１ａとｐ- ウェル３とのｐｎ
接合面１７から第１の空乏層１８（図２における斜線部
分）を拡張させたときに、この第１の空乏層１８の先端
縁１８ａがｐｎ接合面１７と低濃度ドレイン拡散領域４
との間に位置し、この空乏層１８が低濃度ドレイン拡散
領域４とｐ- ウェル３とのｐｎ接合面１９にまで到達し
ないようになっている。このため、この状態でも、低濃
度ドレイン拡散領域４、ｐ- ウェル３および半導体基板
１ａはｎｐｎ構造のトランジスタを構成しているので、
低濃度ドレイン拡散領域４と半導体基板１ａとの間のブ
レークダウン電圧、すなわち、ｎチャネル型ＭＯＳＦＥ
Ｔ１の縦方向の耐電圧が高い。それ故、ｎチャネル型Ｍ
ＯＳＦＥＴ１およびｐチャネル型ＭＯＳＦＥＴ４１と
を、同一の半導体基板１ａに形成し、ＣＭＯＳ構造を構
成した場合でも、ｎチャネル型ＭＯＳＦＥＴ１がＯＮ状
態、ｐチャネル型ＭＯＳＦＥＴ４１がＯＦＦ状態となっ
て、低濃度ドレイン拡散領域４およびソース拡散領域８
と、半導体基板１ａとの間に、例えば、電位ＶDDがその
まま印加された状態になっても、これらの間でブレーク
ダウンが発生せず、半導体装置１の耐電圧が高い。
ＯＳＦＥＴ１のゲート電極１５、ソース電極９およびド
レイン電極５をいずれもアース状態とし、半導体基板１
ａに電位、例えば、ドライブ電圧に相当する正の電位Ｖ
DDを印加して、半導体基板１ａとｐ- ウェル３とのｐｎ
接合面１７から第１の空乏層１８（図２における斜線部
分）を拡張させたときに、この第１の空乏層１８の先端
縁１８ａがｐｎ接合面１７と低濃度ドレイン拡散領域４
との間に位置し、この空乏層１８が低濃度ドレイン拡散
領域４とｐ- ウェル３とのｐｎ接合面１９にまで到達し
ないようになっている。このため、この状態でも、低濃
度ドレイン拡散領域４、ｐ- ウェル３および半導体基板
１ａはｎｐｎ構造のトランジスタを構成しているので、
低濃度ドレイン拡散領域４と半導体基板１ａとの間のブ
レークダウン電圧、すなわち、ｎチャネル型ＭＯＳＦＥ
Ｔ１の縦方向の耐電圧が高い。それ故、ｎチャネル型Ｍ
ＯＳＦＥＴ１およびｐチャネル型ＭＯＳＦＥＴ４１と
を、同一の半導体基板１ａに形成し、ＣＭＯＳ構造を構
成した場合でも、ｎチャネル型ＭＯＳＦＥＴ１がＯＮ状
態、ｐチャネル型ＭＯＳＦＥＴ４１がＯＦＦ状態となっ
て、低濃度ドレイン拡散領域４およびソース拡散領域８
と、半導体基板１ａとの間に、例えば、電位ＶDDがその
まま印加された状態になっても、これらの間でブレーク
ダウンが発生せず、半導体装置１の耐電圧が高い。
【００２０】さらに、図３に示すように、ソース電極９
およびゲート電極１５をアース状態とし、ドレイン電極
５および半導体基板１ａに、例えば、ドライブ電圧に相
当する正の電位ＶDDを印加して、低濃度ドレイン拡散領
域４とｐ- ウェル３とのｐｎ接合面１９から第２の空乏
層を拡張させ、半導体基板１ａとｐ- ウェル３とｐｎ接
合面１７から第３の空乏層を拡張させたときに、これら
の第２の空乏層と第３の空乏層同士が接続して、一体化
された空乏層２０となるように設定され、ソース拡散領
域８およびコンタクト領域１０の周囲２０ａを除いて、
空乏層２０が広がるようになっている。このため、この
状態におけるドレイン領域７の直下における電位分布
は、図４に示す状態となる。
およびゲート電極１５をアース状態とし、ドレイン電極
５および半導体基板１ａに、例えば、ドライブ電圧に相
当する正の電位ＶDDを印加して、低濃度ドレイン拡散領
域４とｐ- ウェル３とのｐｎ接合面１９から第２の空乏
層を拡張させ、半導体基板１ａとｐ- ウェル３とｐｎ接
合面１７から第３の空乏層を拡張させたときに、これら
の第２の空乏層と第３の空乏層同士が接続して、一体化
された空乏層２０となるように設定され、ソース拡散領
域８およびコンタクト領域１０の周囲２０ａを除いて、
空乏層２０が広がるようになっている。このため、この
状態におけるドレイン領域７の直下における電位分布
は、図４に示す状態となる。
【００２１】図４において、横軸は表面からの距離（各
領域の導電型で示す。）であり、縦軸は電位である。こ
こで、曲線Ａは、本例のｎチャネル型ＭＯＳＦＥＴ１の
電位分布を示し、曲線Ｂは、低濃度ドレイン拡散領域４
とｐ- ウェル３とのｐｎ接合面１９から拡張された第２
の空乏層と、半導体基板１ａとｐ- ウェル３とｐｎ接合
面１７から拡張された第３の空乏層とが接続しない場合
の比較例の電位分布である。すなわち、比較例において
は、低濃度ドレイン拡散領域４の直下には、ｐ- 領域
（ｐ- ウェル３）が残っている場合である。図におい
て、高濃度ドレイン拡散領域６および半導体基板１ａに
おいては、この状態におけるソース−ドレイン電圧に相
当する電位ＶDS（本例においては電位ＶDD）になってい
る。図に、曲線Ｂで示すとおり、比較例においては、ド
レイン領域７の直下におけるｐ- ウェル３には空乏化さ
れていない領域が存在しているため、その領域の電位は
０ｖにまで低下し、電位強度（曲線の傾きに相当する）
が高くなっている。これに対し、曲線Ａで示すとおり、
本例においては、ドレイン領域７の直下におけるｐ- ウ
ェル３は完全に空乏化されているため、その電位が０ｖ
にまで低下しておらず、電位強度が低くなっている。こ
のため、本例においては、電位強度が低いので、ソース
拡散領域８と、ドレイン領域７および半導体基板１ａと
の間のブレークダウン電圧が高く、この半導体装置１の
耐電圧が確保されている。それ故、ｎチャネル型ＭＯＳ
ＦＥＴ１およびｐチャネル型ＭＯＳＦＥＴ４１とを、同
一の半導体基板１ａに形成し、ＣＭＯＳ構成とした場合
に、ｎチャネル型ＭＯＳＦＥＴ１がＯＦＦ状態、ｐチャ
ネル型ＭＯＳＦＥＴ４１がＯＮ状態となって、ソース拡
散領域８と、ドレイン領域７および半導体基板１ａとの
間に、例えば電圧ＶDDがそのまま印加された状態になっ
ても、空乏層２０が広がるため、ブレークダウン電圧が
高いので、半導体装置１の耐電圧が高い。
領域の導電型で示す。）であり、縦軸は電位である。こ
こで、曲線Ａは、本例のｎチャネル型ＭＯＳＦＥＴ１の
電位分布を示し、曲線Ｂは、低濃度ドレイン拡散領域４
とｐ- ウェル３とのｐｎ接合面１９から拡張された第２
の空乏層と、半導体基板１ａとｐ- ウェル３とｐｎ接合
面１７から拡張された第３の空乏層とが接続しない場合
の比較例の電位分布である。すなわち、比較例において
は、低濃度ドレイン拡散領域４の直下には、ｐ- 領域
（ｐ- ウェル３）が残っている場合である。図におい
て、高濃度ドレイン拡散領域６および半導体基板１ａに
おいては、この状態におけるソース−ドレイン電圧に相
当する電位ＶDS（本例においては電位ＶDD）になってい
る。図に、曲線Ｂで示すとおり、比較例においては、ド
レイン領域７の直下におけるｐ- ウェル３には空乏化さ
れていない領域が存在しているため、その領域の電位は
０ｖにまで低下し、電位強度（曲線の傾きに相当する）
が高くなっている。これに対し、曲線Ａで示すとおり、
本例においては、ドレイン領域７の直下におけるｐ- ウ
ェル３は完全に空乏化されているため、その電位が０ｖ
にまで低下しておらず、電位強度が低くなっている。こ
のため、本例においては、電位強度が低いので、ソース
拡散領域８と、ドレイン領域７および半導体基板１ａと
の間のブレークダウン電圧が高く、この半導体装置１の
耐電圧が確保されている。それ故、ｎチャネル型ＭＯＳ
ＦＥＴ１およびｐチャネル型ＭＯＳＦＥＴ４１とを、同
一の半導体基板１ａに形成し、ＣＭＯＳ構成とした場合
に、ｎチャネル型ＭＯＳＦＥＴ１がＯＦＦ状態、ｐチャ
ネル型ＭＯＳＦＥＴ４１がＯＮ状態となって、ソース拡
散領域８と、ドレイン領域７および半導体基板１ａとの
間に、例えば電圧ＶDDがそのまま印加された状態になっ
ても、空乏層２０が広がるため、ブレークダウン電圧が
高いので、半導体装置１の耐電圧が高い。
【００２２】つぎに、この半導体装置の製造方法を、以
下に説明するが、ここでも、半導体基板１ａの表面側
に、ｎチャネル型ＭＯＳＦＥＴ１に加えて、ｐチャネル
型ＭＯＳＦＥＴ４１を同時に形成していくものとして、
説明する。
下に説明するが、ここでも、半導体基板１ａの表面側
に、ｎチャネル型ＭＯＳＦＥＴ１に加えて、ｐチャネル
型ＭＯＳＦＥＴ４１を同時に形成していくものとして、
説明する。
【００２３】まず、ｎ- 型の不純物濃度が３×１０13〜
３×１０14／cm3 の厚さが約５００μｍの半導体基板１
ａに対し、温度が約１１００℃の雰囲気中で約４時間、
水蒸気酸化を行って、半導体基板１ａの表面に約１μｍ
の熱酸化膜を形成した後、フォトリソグラフィおよびバ
ッファードふっ酸によるエッチングを行って、所定領域
を窓開けする。これにより、残された熱酸化膜がフィー
ルド酸化膜２である（第１工程）。
３×１０14／cm3 の厚さが約５００μｍの半導体基板１
ａに対し、温度が約１１００℃の雰囲気中で約４時間、
水蒸気酸化を行って、半導体基板１ａの表面に約１μｍ
の熱酸化膜を形成した後、フォトリソグラフィおよびバ
ッファードふっ酸によるエッチングを行って、所定領域
を窓開けする。これにより、残された熱酸化膜がフィー
ルド酸化膜２である（第１工程）。
【００２４】次に、フォトリソグラフィによって形成し
たレジストマスクの上から加速電圧が約１００ｋｅＶの
条件でイオン注入を行い、１×１０13〜３×１０13／ｃ
ｍ2 のドーズ量のボロンイオンを半導体基板１ａに注入
する。この後、レジストマスクを除去し、温度が１１０
０〜１１５０℃の雰囲気中で２〜１０時間、半導体基板
１ａに熱処理を行って、イオンを拡散させ、ｐチャネル
型ＭＯＳＦＥＴ４１の側の低濃度ドレイン拡散層４３ａ
およびｎチャネル型ＭＯＳＦＥＴ１の側のｐ- ウェル３
を形成する。ここで、拡散の深さは２〜１０μｍまでの
範囲に設定される（第２工程）。
たレジストマスクの上から加速電圧が約１００ｋｅＶの
条件でイオン注入を行い、１×１０13〜３×１０13／ｃ
ｍ2 のドーズ量のボロンイオンを半導体基板１ａに注入
する。この後、レジストマスクを除去し、温度が１１０
０〜１１５０℃の雰囲気中で２〜１０時間、半導体基板
１ａに熱処理を行って、イオンを拡散させ、ｐチャネル
型ＭＯＳＦＥＴ４１の側の低濃度ドレイン拡散層４３ａ
およびｎチャネル型ＭＯＳＦＥＴ１の側のｐ- ウェル３
を形成する。ここで、拡散の深さは２〜１０μｍまでの
範囲に設定される（第２工程）。
【００２５】次に、半導体基板１ａに対し、温度が約１
１００℃の雰囲気中で約２．５時間、水蒸気酸化を行っ
て、約０．８μｍの熱酸化膜を形成した後に、フォトリ
ソグラフィおよびバッファードふっ酸によるエッチング
を行って、ｎチャネル型ＭＯＳＦＥＴ１の側の低濃度ド
レイン拡散領域４の形成予定領域を窓開けしたレジスト
マスクを形成する。この状態で、レジストマスクの上か
ら、加速電圧が約１００ｋｅＶの条件でイオン注入を行
い、１×１０12〜５×１０12／ｃｍ2 のドーズ量のリン
イオンを注入する。この後、レジストマスクを除去し、
半導体基板１ａに対し、温度が約１１００℃の雰囲気中
で２〜１０時間の熱処理を行って、ｎチャネル型ＭＯＳ
ＦＥＴ１の側の低濃度ドレイン拡散領域４を形成する。
ここで、拡散の深さは０．５〜５．０μｍまでの範囲に
設定する（第３工程）。
１００℃の雰囲気中で約２．５時間、水蒸気酸化を行っ
て、約０．８μｍの熱酸化膜を形成した後に、フォトリ
ソグラフィおよびバッファードふっ酸によるエッチング
を行って、ｎチャネル型ＭＯＳＦＥＴ１の側の低濃度ド
レイン拡散領域４の形成予定領域を窓開けしたレジスト
マスクを形成する。この状態で、レジストマスクの上か
ら、加速電圧が約１００ｋｅＶの条件でイオン注入を行
い、１×１０12〜５×１０12／ｃｍ2 のドーズ量のリン
イオンを注入する。この後、レジストマスクを除去し、
半導体基板１ａに対し、温度が約１１００℃の雰囲気中
で２〜１０時間の熱処理を行って、ｎチャネル型ＭＯＳ
ＦＥＴ１の側の低濃度ドレイン拡散領域４を形成する。
ここで、拡散の深さは０．５〜５．０μｍまでの範囲に
設定する（第３工程）。
【００２６】さらに、半導体基板１ａに対し、温度が約
１１００℃の雰囲気中で約１時間、水蒸気酸化を行っ
て、約０．５μｍの熱酸化膜を形成した後に、フォトリ
ソグラフィおよびバッファードふっ酸によるエッチング
を行って、フィールド酸化膜１４，４７を形成する（第
４工程）。
１１００℃の雰囲気中で約１時間、水蒸気酸化を行っ
て、約０．５μｍの熱酸化膜を形成した後に、フォトリ
ソグラフィおよびバッファードふっ酸によるエッチング
を行って、フィールド酸化膜１４，４７を形成する（第
４工程）。
【００２７】次に、温度が約１０００℃の雰囲気中で約
１時間のドライ酸化を行って、厚さが約２００Åのゲー
ト酸化膜１２，４５を形成する（第５工程）。
１時間のドライ酸化を行って、厚さが約２００Åのゲー
ト酸化膜１２，４５を形成する（第５工程）。
【００２８】次に、ＣＶＤ法により、多結晶シリコンを
堆積させた後、約５０ｋｅＶの条件でイオン注入を行
い、約５×１０15／ｃｍ2 のドーズ量のリンイオンを注
入した後、温度が約１０００℃の雰囲気中で約３０分
間、熱処理を行って活性化する。
堆積させた後、約５０ｋｅＶの条件でイオン注入を行
い、約５×１０15／ｃｍ2 のドーズ量のリンイオンを注
入した後、温度が約１０００℃の雰囲気中で約３０分
間、熱処理を行って活性化する。
【００２９】さらに、フォトリソグラフィおよびドライ
エッチングにより、所定の領域にのみ多結晶シリコンを
残して、ゲート層１３，４６を形成する（第６工程）。
エッチングにより、所定の領域にのみ多結晶シリコンを
残して、ゲート層１３，４６を形成する（第６工程）。
【００３０】さらに、レジストマスクを形成した後に、
窓開けし、加速電圧が約５０ｋｅＶの条件で、約５×１
０15／ｃｍ2 のドーズ量のボロンイオンを選択的にイオ
ン注入した後、レジストマスクを除去する（第７工
程）。さらに、レジストマスクを形成した後に、窓開け
し、加速電圧が約５０ｋｅＶの条件で、約５×１０15／
ｃｍ2 のドーズ量のヒ素イオンを選択的にイオン注入し
た後、レジストマスクを除去する。その後に、温度が約
１０００℃の雰囲気中で約３０分間の熱処理を行って活
性化する（第８工程）。これにより、ｎチャネル型ＭＯ
ＳＦＥＴ１の側のコンタクト領域１０、ソース拡散領域
８、高濃度ドレイン拡散領域６、およびｐチャネル型Ｍ
ＯＳＦＥＴ４１の側のコンタクト領域４８、ソース領域
４４、高濃度ドレイン拡散領域４３ｂを、順次、形成す
る。
窓開けし、加速電圧が約５０ｋｅＶの条件で、約５×１
０15／ｃｍ2 のドーズ量のボロンイオンを選択的にイオ
ン注入した後、レジストマスクを除去する（第７工
程）。さらに、レジストマスクを形成した後に、窓開け
し、加速電圧が約５０ｋｅＶの条件で、約５×１０15／
ｃｍ2 のドーズ量のヒ素イオンを選択的にイオン注入し
た後、レジストマスクを除去する。その後に、温度が約
１０００℃の雰囲気中で約３０分間の熱処理を行って活
性化する（第８工程）。これにより、ｎチャネル型ＭＯ
ＳＦＥＴ１の側のコンタクト領域１０、ソース拡散領域
８、高濃度ドレイン拡散領域６、およびｐチャネル型Ｍ
ＯＳＦＥＴ４１の側のコンタクト領域４８、ソース領域
４４、高濃度ドレイン拡散領域４３ｂを、順次、形成す
る。
【００３１】次に、ＢＰＳＧ（ボロンリンガラス）膜を
堆積させた後に、温度が約１０００℃の雰囲気中で、約
３０分間の熱処理を行った後に、フォトリソグラフィお
よびドライエッチングにより、所定の領域に窓開けし、
層間絶縁膜１６を残す（第９工程）。
堆積させた後に、温度が約１０００℃の雰囲気中で、約
３０分間の熱処理を行った後に、フォトリソグラフィお
よびドライエッチングにより、所定の領域に窓開けし、
層間絶縁膜１６を残す（第９工程）。
【００３２】しかる後に、スパッタ法により、約１μｍ
のアルミニウム−シリコン膜を堆積させた後、フォトリ
ソグラフィおよびドライエッチングにより、所定の領域
に各電極９，１５，５，４９，５１，５０および配線層
を残す（第１０工程）。
のアルミニウム−シリコン膜を堆積させた後、フォトリ
ソグラフィおよびドライエッチングにより、所定の領域
に各電極９，１５，５，４９，５１，５０および配線層
を残す（第１０工程）。
【００３３】以上の工程により、半導体基板１ａの表面
側に、ｎチャネル型ＭＯＳＦＥＴ１と、このＭＯＳＦＥ
Ｔ１とＣＭＯＳを構成するｐチャネル型ＭＯＳＦＥＴ４
１を同時に形成できる。ここで、エピタキシャル成膜な
どの製造コストを高めるプロセスを用いていないので、
コスト的にも十分実用化できる。
側に、ｎチャネル型ＭＯＳＦＥＴ１と、このＭＯＳＦＥ
Ｔ１とＣＭＯＳを構成するｐチャネル型ＭＯＳＦＥＴ４
１を同時に形成できる。ここで、エピタキシャル成膜な
どの製造コストを高めるプロセスを用いていないので、
コスト的にも十分実用化できる。
【００３４】なお、上記の第４工程と第５工程の間に、
フォトリソグラフィおよびエッチングにより、ｎチャネ
ル型ＭＯＳＦＥＴ１の側の低濃度ドレイン拡散領域１４
の表面の所定領域を窓開けしたレジストマスクを形成
し、このレジストマスクの上から、加速電圧が約３０ｋ
ｅＶで、１×１０13／ｃｍ2 のドーズ量のボロンイオン
をイオン注入した後、レジストマスクを除去し、温度が
約１０００℃の雰囲気中で、半導体基板１ａに、約３０
分間の熱処理を施して、活性化する工程を行うことによ
り、図５に示すｎチャネル型ＭＯＳＦＥＴ２１を形成し
てもよい。
フォトリソグラフィおよびエッチングにより、ｎチャネ
ル型ＭＯＳＦＥＴ１の側の低濃度ドレイン拡散領域１４
の表面の所定領域を窓開けしたレジストマスクを形成
し、このレジストマスクの上から、加速電圧が約３０ｋ
ｅＶで、１×１０13／ｃｍ2 のドーズ量のボロンイオン
をイオン注入した後、レジストマスクを除去し、温度が
約１０００℃の雰囲気中で、半導体基板１ａに、約３０
分間の熱処理を施して、活性化する工程を行うことによ
り、図５に示すｎチャネル型ＭＯＳＦＥＴ２１を形成し
てもよい。
【００３５】このｎチャネル型ＭＯＳＦＥＴ２１におい
ては、図１に示すｎチャネル型ＭＯＳＦＥＴ１と同様な
構成を有しているので、対応する部分については、同符
号を付して、それらの説明を省略するが、薄いゲート酸
化膜１２と、その厚さに比して厚いフィールド酸化膜１
４との段差部２２に対応する低濃度ドレイン拡散領域４
の表面には、ｐ型の電界強度緩和層２３を有している。
ては、図１に示すｎチャネル型ＭＯＳＦＥＴ１と同様な
構成を有しているので、対応する部分については、同符
号を付して、それらの説明を省略するが、薄いゲート酸
化膜１２と、その厚さに比して厚いフィールド酸化膜１
４との段差部２２に対応する低濃度ドレイン拡散領域４
の表面には、ｐ型の電界強度緩和層２３を有している。
【００３６】このため、ゲート酸化膜１２とフィールド
酸化膜１４との段差部２３におけるゲート層１３、すな
わち、実質的にゲート層として機能する領域の端部に起
因して低濃度ドレイン拡散領域４に発生する高い電界強
度が、緩和される。従って、ソース拡散領域８とドレイ
ン領域７との耐電圧が高い。
酸化膜１４との段差部２３におけるゲート層１３、すな
わち、実質的にゲート層として機能する領域の端部に起
因して低濃度ドレイン拡散領域４に発生する高い電界強
度が、緩和される。従って、ソース拡散領域８とドレイ
ン領域７との耐電圧が高い。
【００３７】以上のとおり、本例においては、接合分離
構造の最適化によって、ウェル構造であっても、ＭＯＳ
部周辺の高耐電圧化を実現しているため、同一基板に、
導電型の異なる高電圧用ＭＯＳＦＥＴを形成することが
できる。従って、１チップでプッシュプル出力用やブリ
ッジ出力用などのスマートデバイスを実現できる。
構造の最適化によって、ウェル構造であっても、ＭＯＳ
部周辺の高耐電圧化を実現しているため、同一基板に、
導電型の異なる高電圧用ＭＯＳＦＥＴを形成することが
できる。従って、１チップでプッシュプル出力用やブリ
ッジ出力用などのスマートデバイスを実現できる。
【００３８】なお、本例に示すＣＭＯＳ構造のＭＯＳＦ
ＥＴは、本例の高電圧用ＭＯＳＦＥＴ構造の採用例であ
り、回路構成などには制限のないものである。
ＥＴは、本例の高電圧用ＭＯＳＦＥＴ構造の採用例であ
り、回路構成などには制限のないものである。
【００３９】
【発明の効果】以上のとおり、本発明においては、高電
圧を印加した際、低濃度ドレイン領域とウェルとの接合
面から第２の空乏層を拡張させ、半導体基板と前記ウェ
ルとの接合面から第３の空乏層を拡張させたときに、こ
れらの空乏層同士が接続するように、しかも第２の空乏
層が低濃度ドレイン領域の表面にまで達するように、ウ
ェルおよび低濃度ドレイン領域の拡散深さおよび不純物
のドーズ量が設定されているため、以下の効果を奏す
る。
圧を印加した際、低濃度ドレイン領域とウェルとの接合
面から第２の空乏層を拡張させ、半導体基板と前記ウェ
ルとの接合面から第３の空乏層を拡張させたときに、こ
れらの空乏層同士が接続するように、しかも第２の空乏
層が低濃度ドレイン領域の表面にまで達するように、ウ
ェルおよび低濃度ドレイン領域の拡散深さおよび不純物
のドーズ量が設定されているため、以下の効果を奏す
る。
【００４０】
【００４１】 低濃度ドレイン領域の表面側に高濃度
ドレイン領域が形成されて、低濃度ドレイン領域のフラ
ットな底面が半導体基板に相対峙しているため、低濃度
ドレイン領域側から拡張した第２の空乏層と基板側から
拡張した第３の空乏層とがほぼ全面同時に接続し得るよ
うになっているので、空乏端形状において大きな曲率を
局部的に生じることが抑制でき、電界集中による耐圧低
下を防止できる。また、空乏層同士が接続した際は第２
の空乏層が低濃度ドレイン領域の表面までに達してお
り、しかも、低濃度ドレイン領域における第２の空乏層
の表面側端縁部分の曲率が小さいため、電界集中が起こ
り難く、高耐圧化を実現できる。従って、１チップにプ
ッシュプル出力やブリッジ出力などを備える半導体装置
を実現できる。
ドレイン領域が形成されて、低濃度ドレイン領域のフラ
ットな底面が半導体基板に相対峙しているため、低濃度
ドレイン領域側から拡張した第２の空乏層と基板側から
拡張した第３の空乏層とがほぼ全面同時に接続し得るよ
うになっているので、空乏端形状において大きな曲率を
局部的に生じることが抑制でき、電界集中による耐圧低
下を防止できる。また、空乏層同士が接続した際は第２
の空乏層が低濃度ドレイン領域の表面までに達してお
り、しかも、低濃度ドレイン領域における第２の空乏層
の表面側端縁部分の曲率が小さいため、電界集中が起こ
り難く、高耐圧化を実現できる。従って、１チップにプ
ッシュプル出力やブリッジ出力などを備える半導体装置
を実現できる。
【００４２】 ゲート層がゲート酸化膜の厚さに比し
て厚いフィールド酸化膜の表面にまで延びており、ソー
ス領域に導電接続するソース電極がウェルの表面に形成
された第２導電型の高濃度コンタクト領域にも導電接続
している場合、ゲート酸化膜とフィールド酸化膜との境
界に対応する低濃度ドレイン領域の表面側に、第２導電
型の電界強度緩和層を備えている場合には、構造面か
ら、上述の半導体装置の信頼性を高めることができる。
て厚いフィールド酸化膜の表面にまで延びており、ソー
ス領域に導電接続するソース電極がウェルの表面に形成
された第２導電型の高濃度コンタクト領域にも導電接続
している場合、ゲート酸化膜とフィールド酸化膜との境
界に対応する低濃度ドレイン領域の表面側に、第２導電
型の電界強度緩和層を備えている場合には、構造面か
ら、上述の半導体装置の信頼性を高めることができる。
【図１】本発明の実施例に係る高電圧用ＭＩＳＦＥＴを
備える半導体装置の断面図である。
備える半導体装置の断面図である。
【図２】図１の高電圧用ＭＩＳＦＥＴを備える半導体装
置において、ウェルと半導体基板との接合面から空乏層
が拡張された状態を示す断面図である。
置において、ウェルと半導体基板との接合面から空乏層
が拡張された状態を示す断面図である。
【図３】図１の高電圧用ＭＩＳＦＥＴを備える半導体装
置において、ウェルと半導体基板との接合面、およびド
レイン領域とウェルとの接合面から空乏層が拡張された
状態を示す断面図である。
置において、ウェルと半導体基板との接合面、およびド
レイン領域とウェルとの接合面から空乏層が拡張された
状態を示す断面図である。
【図４】図３の状態において、ドレイン領域直下の電位
分布を示すグラフ図である。
分布を示すグラフ図である。
【図５】図１の高電圧用ＭＩＳＦＥＴを備える半導体装
置に電界強度緩和層を設けた半導体装置の断面図であ
る。
置に電界強度緩和層を設けた半導体装置の断面図であ
る。
【図６】一般的なＣＭＯＳ半導体装置の概念図である。
【図７】高圧用ｐチャネル型ＭＯＳＦＥＴのみが形成さ
れた半導体装置の断面図である。
れた半導体装置の断面図である。
【図８】高圧用ｎチャネル型ＭＯＳＦＥＴのみが形成さ
れた半導体装置の断面図である。
れた半導体装置の断面図である。
１，２１・・・ｎチャネル型ＭＯＳＦＥＴ ４１・・・ｐチャネル型ＭＯＳＦＥＴ １ａ，４２・・・半導体基板 ３・・・ｐ- ウェル ４・・・低濃度ドレイン拡散領域 ６・・・高濃度ドレイン拡散領域 ７・・・ドレイン領域 ８・・・ソース拡散領域 １０・・・コンタクト領域 １２・・・ゲート酸化膜 １３・・・ゲート層 ２，１４・・・フィールド酸化膜 １７，１９・・・ｐｎ接合面 １８，２０・・・空乏層 ２３・・・電界強度緩和層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8234 H01L 27/088 H01L 21/336
Claims (5)
- 【請求項１】第１導電型の半導体基板の表面側に形成さ
れた第２導電型のウェルと、このウェルの表面側に第１
導電型のＭＩＳ部とを有し、前記ＭＩＳ部の第１導電型
のドレイン領域は前記ウェルの表面側に形成された前記
低濃度ドレイン領域とこの低濃度ドレイン領域の表面側
に高濃度部分を有するように形成された高濃度ドレイン
領域とから成り、前記ＭＩＳ部における高濃度ドレイン
領域および前記半導体基板と前記ＭＩＳ部におけるソー
ス領域およびゲート層との間に電圧を印加して、前記低
濃度ドレイン領域と前記ウェルとの接合面から拡張する
第２の空乏層と、前記半導体基板と前記ウェルとの接合
面から拡張する第３の空乏層とが接続するときは、前記
第２の空乏層が前記低濃度ドレイン領域の表面にまで達
しており、かつブレークダウン電圧より低い電圧におい
て前記第２の空乏層が前記低濃度ドレイン領域の主たる
部分において表面にまで達しているように、前記ウェル
および前記低濃度ドレイン領域の拡散深さおよび不純物
のドーズ量が設定されていることを特徴とする高電圧用
ＭＩＳＦＥＴを備える半導体装置。 - 【請求項２】請求項１において、前記ゲート層は、その
ゲート酸化膜の厚さに比して厚いフィールド酸化膜の表
面を前記低濃度ドレイン領域の上部位置にまで延びてお
り、前記ソース領域に導電接続するソース電極は、前記
ウェルの表面に形成された第２導電型のコンタクト領域
にも導電接続していることを特徴とする高電圧用ＭＩＳ
ＦＥＴを備える半導体装置。 - 【請求項３】請求項１又は請求項２のいずれかの項にお
いて、前記ゲート酸化膜と前記フィールド酸化膜との境
界に対応する前記低濃度ドレイン領域の表面側には、第
２導電型の電界強度緩和層を備えていることを特徴とす
る高電圧用ＭＩＳＦＥＴを備える半導体装置。 - 【請求項４】請求項１乃至請求項３のいずれかの項にお
いて、前記半導体基板は、その第１導電型の不純物濃度
が約３×１０14／cm3 以下であり、前記ウェルは、その
第２導電型の不純物のドーズ量が約３×１０13／cm2以
下であり、前記低濃度ドレイン領域は、その第１導電型
の不純物のドーズ量が５×１０12／cm2以下であること
を特徴とする高電圧用ＭＩＳＦＥＴを備える半導体装
置。 - 【請求項５】請求項１乃至請求項４のいずれかの項にお
いて、前記ウェルは、その拡散深さが約２μｍから約１
０μｍまでの範囲にあり、前記低濃度ドレイン領域は、
その拡散深さが約０．５μｍから約５μｍまでの範囲に
あって、かつ、前記ウェルと離隔可能な深さであること
を特徴とする高電圧用ＭＩＳＦＥＴを備える半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17985991A JP3206026B2 (ja) | 1991-07-19 | 1991-07-19 | 高電圧用ｍｉｓｆｅｔを備える半導体装置 |
| US07/913,493 US5319236A (en) | 1991-07-19 | 1992-07-14 | Semiconductor device equipped with a high-voltage MISFET |
| EP92306642A EP0524030B1 (en) | 1991-07-19 | 1992-07-20 | Semiconductor device equipped with a high-voltage misfet |
| DE69231832T DE69231832T2 (de) | 1991-07-19 | 1992-07-20 | Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17985991A JP3206026B2 (ja) | 1991-07-19 | 1991-07-19 | 高電圧用ｍｉｓｆｅｔを備える半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373676A Division JP2001189454A (ja) | 2000-12-08 | 2000-12-08 | 高電圧用ｍｉｓｆｅｔを備える半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529620A JPH0529620A (ja) | 1993-02-05 |
| JP3206026B2 true JP3206026B2 (ja) | 2001-09-04 |
Family
ID=16073165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17985991A Expired - Fee Related JP3206026B2 (ja) | 1991-07-19 | 1991-07-19 | 高電圧用ｍｉｓｆｅｔを備える半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US5319236A (ja) |
| EP (1) | EP0524030B1 (ja) |
| JP (1) | JP3206026B2 (ja) |
| DE (1) | DE69231832T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750402B2 (en) | 2003-08-28 | 2010-07-06 | Nec Electronics Corporation | Lateral planar type power semiconductor device including drain buried region immediately below drain region and its manufacturing method |
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| JP3307481B2 (ja) * | 1993-11-05 | 2002-07-24 | 三菱電機株式会社 | 半導体装置 |
| US5349223A (en) * | 1993-12-14 | 1994-09-20 | Xerox Corporation | High current high voltage vertical PMOS in ultra high voltage CMOS |
| DE4405631C1 (de) * | 1994-02-22 | 1995-07-20 | Bosch Gmbh Robert | Integriertes Bauelement |
| US5903032A (en) * | 1994-05-13 | 1999-05-11 | Texas Instruments Incorporated | Power device integration for built-in ESD robustness |
| JP4775357B2 (ja) * | 1995-04-12 | 2011-09-21 | 富士電機株式会社 | 高耐圧ｉｃ |
| JP3528420B2 (ja) * | 1996-04-26 | 2004-05-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JPH11297847A (ja) * | 1998-04-13 | 1999-10-29 | Nec Kyushu Ltd | 半導体装置及びその製造方法 |
| GB2340999A (en) * | 1998-08-28 | 2000-03-01 | Ericsson Telefon Ab L M | Isolating MOS transistors from substrates |
| DE19957532A1 (de) * | 1999-11-30 | 2001-06-07 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
| JP2002270830A (ja) * | 2001-03-12 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP4166010B2 (ja) * | 2001-12-04 | 2008-10-15 | 富士電機デバイステクノロジー株式会社 | 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置 |
| JP4508606B2 (ja) * | 2003-03-20 | 2010-07-21 | 株式会社リコー | 複数種類のウエルを備えた半導体装置の製造方法 |
| DE102004009521B4 (de) | 2004-02-27 | 2020-06-10 | Austriamicrosystems Ag | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors |
| JP2006054247A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP4611270B2 (ja) * | 2006-09-27 | 2011-01-12 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| CN107452735B (zh) * | 2017-09-07 | 2024-05-07 | 湖南静芯微电子技术有限公司 | 一种嵌入无沟道型ldpmos的双向可控硅静电防护器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| US5047358A (en) * | 1989-03-17 | 1991-09-10 | Delco Electronics Corporation | Process for forming high and low voltage CMOS transistors on a single integrated circuit chip |
| US5008719A (en) * | 1989-10-20 | 1991-04-16 | Harris Corporation | Dual layer surface gate JFET having enhanced gate-channel breakdown voltage |
-
1991
- 1991-07-19 JP JP17985991A patent/JP3206026B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-14 US US07/913,493 patent/US5319236A/en not_active Expired - Lifetime
- 1992-07-20 DE DE69231832T patent/DE69231832T2/de not_active Expired - Lifetime
- 1992-07-20 EP EP92306642A patent/EP0524030B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750402B2 (en) | 2003-08-28 | 2010-07-06 | Nec Electronics Corporation | Lateral planar type power semiconductor device including drain buried region immediately below drain region and its manufacturing method |
Also Published As
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| JPH0529620A (ja) | 1993-02-05 |
| EP0524030A2 (en) | 1993-01-20 |
| EP0524030B1 (en) | 2001-05-23 |
| EP0524030A3 (ja) | 1995-03-22 |
| US5319236A (en) | 1994-06-07 |
| DE69231832T2 (de) | 2001-11-22 |
| DE69231832D1 (de) | 2001-06-28 |
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