JPS6119164A - 相補型集積回路とその製造方法 - Google Patents
相補型集積回路とその製造方法Info
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- JPS6119164A JPS6119164A JP60141420A JP14142085A JPS6119164A JP S6119164 A JPS6119164 A JP S6119164A JP 60141420 A JP60141420 A JP 60141420A JP 14142085 A JP14142085 A JP 14142085A JP S6119164 A JPS6119164 A JP S6119164A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/85—Complementary IGFETs, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型集積回路およびその製造方法に関する
。
。
し従来の技術〕
ある導電型（これを第一導電型と呼ぶ）Ｃニドーブされ
た半導体板に少くとも二つの互にチャイ・ル導電型を異
にするＭＩ８電界効果トランジスタが設けられ、その第
一のものは半導体板内に、第二のものは半導体板内に作
られた第一導電型に対して逆の第二導電型の皿状領域内
に置かれ、皿状領域には給電電圧が加えられ、第一電界
効果トランジスタのソース接続端は規準電位ｆ装置かれ
る相補型の集積回路には次のような難題が課せられてい
る。すなわち５皿状の半導体領域に置かれている第一チ
ャイ・ル導電型の電界効果トランジスタの一つの接続端
とこの領域の外に置かれている第二チャネル導電型の電
界効果トランジスタの一つの接続端との間には、一般に
導電型が順次に反転する四つの半導体層が存在する。こ
の場合第一トランジスタの接続区域が第−半導体層であ
り、皿状の半導体領域が第二半導体層、半導体板が第三
の半導体層、第二のトランジスタの接続区域が第四半導
体層を構成する。給電電圧を例えばｓｏＯｍＶだけ超過
する過電圧が上記の第一チャネル導電型トランジスタの
接続端に導かれると第一半導体層と第二半導体層の間の
ｐｎ接合に高い正のバイアス電圧が加えられ、これらの
トランジスタ接続端の間に四層構造内部の寄生サイリス
タ作用に基き電流路が形成される。この電流路は過電圧
の消滅後も存続し、集積回路３二熱過負荷を加える。
た半導体板に少くとも二つの互にチャイ・ル導電型を異
にするＭＩ８電界効果トランジスタが設けられ、その第
一のものは半導体板内に、第二のものは半導体板内に作
られた第一導電型に対して逆の第二導電型の皿状領域内
に置かれ、皿状領域には給電電圧が加えられ、第一電界
効果トランジスタのソース接続端は規準電位ｆ装置かれ
る相補型の集積回路には次のような難題が課せられてい
る。すなわち５皿状の半導体領域に置かれている第一チ
ャイ・ル導電型の電界効果トランジスタの一つの接続端
とこの領域の外に置かれている第二チャネル導電型の電
界効果トランジスタの一つの接続端との間には、一般に
導電型が順次に反転する四つの半導体層が存在する。こ
の場合第一トランジスタの接続区域が第−半導体層であ
り、皿状の半導体領域が第二半導体層、半導体板が第三
の半導体層、第二のトランジスタの接続区域が第四半導
体層を構成する。給電電圧を例えばｓｏＯｍＶだけ超過
する過電圧が上記の第一チャネル導電型トランジスタの
接続端に導かれると第一半導体層と第二半導体層の間の
ｐｎ接合に高い正のバイアス電圧が加えられ、これらの
トランジスタ接続端の間に四層構造内部の寄生サイリス
タ作用に基き電流路が形成される。この電流路は過電圧
の消滅後も存続し、集積回路３二熱過負荷を加える。
し発明が解決しようとする問題点〕
この発明の目的は上記の欠点を除くことにある。
この目的は本発明によれば、特許請求の範囲第１項に特
徴として挙げた構成とすることによって達成される。
徴として挙げた構成とすることによって達成される。
特許請求の範囲第２項乃至第４項にはこの発明の有利な
実施態様が示され、同第５項にはこの発明による集積回
路の有利な製造方法が記載されている。
実施態様が示され、同第５項にはこの発明による集積回
路の有利な製造方法が記載されている。
以下口面についてこの発明を更に詳細に説明する。
第１図に示したこの発明による集積回路は例えばｐ型Ｉ
ニドープさｎたシリコン基板１の表面に構成されている
。基板■二はその境界面１ａにまで拡がるｎ型の皿状半
導体領域２が形成されている。
ニドープさｎたシリコン基板１の表面に構成されている
。基板■二はその境界面１ａにまで拡がるｎ型の皿状半
導体領域２が形成されている。
境界面１ａには例えば５ｉ０２から成るフィールド絶縁
分離区域３ａ乃至３ｅがあり、これらの区域の間に手導
体回路の能動区域を覆うゲート絶縁分離区域が設けられ
ている。半導体領域２の境界内にある第一能動区域には
ｐチャネル電界効果トランジスタのソース領域とドレン
領域を形成するｐ＋型にドープされた区域４と５が設け
られる。領域４と５の間にあるチャネル領域を覆うゲー
ト６は接続端Ｅを備え１例えばＳｉＯ□の薄いゲート絶
縁分離層７によって境界面１ａから分離されている。ゲ
ート６を覆う中間絶縁分離層８上には導電層９が設けら
れ１層８の窓ｌＯを通してソース領域４に接触する。層
９は接続端ＩＩを備え給電電圧ＶＤＤが加えられる。層
８上に設けられた別の導電層１２は窓１３を通してドレ
ン領域５に接触し、接続端Ａに結ばれている。
分離区域３ａ乃至３ｅがあり、これらの区域の間に手導
体回路の能動区域を覆うゲート絶縁分離区域が設けられ
ている。半導体領域２の境界内にある第一能動区域には
ｐチャネル電界効果トランジスタのソース領域とドレン
領域を形成するｐ＋型にドープされた区域４と５が設け
られる。領域４と５の間にあるチャネル領域を覆うゲー
ト６は接続端Ｅを備え１例えばＳｉＯ□の薄いゲート絶
縁分離層７によって境界面１ａから分離されている。ゲ
ート６を覆う中間絶縁分離層８上には導電層９が設けら
れ１層８の窓ｌＯを通してソース領域４に接触する。層
９は接続端ＩＩを備え給電電圧ＶＤＤが加えられる。層
８上に設けられた別の導電層１２は窓１３を通してドレ
ン領域５に接触し、接続端Ａに結ばれている。
絶縁分離区域３ｄと３０の間にある能動区域にはｎ 型
にドープされた領域１４と１５およびゲ−） １５を備
えるｎチャネル電界効果トランジスタＴ２が設けられ、
そのゲート１６はゲート絶縁分離層１７によって領域１
４と１５の間のチャネル領域から分離さへ接続端Ｅに結
ばれている。中間絶縁分離層８の窓Ｉ９を通してドレン
領域１５に接触する導電層１８は端子Ａｔ二結ばれるの
に対し、窓２１を通してソース領域＋４に接触する導電
層２０は規準電位ｖ８８に置かれる接続端子２２に結ば
れる。
にドープされた領域１４と１５およびゲ−） １５を備
えるｎチャネル電界効果トランジスタＴ２が設けられ、
そのゲート１６はゲート絶縁分離層１７によって領域１
４と１５の間のチャネル領域から分離さへ接続端Ｅに結
ばれている。中間絶縁分離層８の窓Ｉ９を通してドレン
領域１５に接触する導電層１８は端子Ａｔ二結ばれるの
に対し、窓２１を通してソース領域＋４に接触する導電
層２０は規準電位ｖ８８に置かれる接続端子２２に結ば
れる。
半導体領域２内にはｎ 型にドープされた接続区域２３
が形成され、中間絶縁分離層Ｂの上に設けられ、接続端
１１に結ばれている導電層２４に窓２４ａを通して接触
する。
が形成され、中間絶縁分離層Ｂの上に設けられ、接続端
１１に結ばれている導電層２４に窓２４ａを通して接触
する。
導電層１２の一部は中間絶縁分離層８の窓２５を通して
ｎ型にドープされた半導体領域２の表面に接触し、半導
体領域２と共Ｃニショットキ・ダイオードを構成する。
ｎ型にドープされた半導体領域２の表面に接触し、半導
体領域２と共Ｃニショットキ・ダイオードを構成する。
領域２内のｎ型ドーパント密度が約１０”ｃｍ−’のと
き導電層１２にはアルミニウムを使用するのが効果的で
あるが、ケイ化タンタル（Ｔａｘｉ□）層とするか、あ
るいは第一層をＴ ａ Ｓ ｔ２ としその上の第二
層をアルミニウムとした二重層とすることも有利である
。導電層＋２には更にノヨットキ・ダイオード用として
公知の金属例えば白金又はモリブデンの使用も可能であ
る。
き導電層１２にはアルミニウムを使用するのが効果的で
あるが、ケイ化タンタル（Ｔａｘｉ□）層とするか、あ
るいは第一層をＴ ａ Ｓ ｔ２ としその上の第二
層をアルミニウムとした二重層とすることも有利である
。導電層＋２には更にノヨットキ・ダイオード用として
公知の金属例えば白金又はモリブデンの使用も可能であ
る。
しかしアルミニウム又は上記のＴａｘｉ、 とＡｌの
二重層は金属層９，１８．２０および２４にも使用可能
であり、従って中間絶縁分離層８上の総ての金属層を一
回の工程段において同時に形成させることができるとい
う利点がある。重要な条件はショットキ・ダイオードの
順方向しきい値電圧ＶＤが半導体領域５と２゛の間のｐ
ｎ接合の順方向しきい値電圧ｖ、ｎよりも低いことであ
る。
二重層は金属層９，１８．２０および２４にも使用可能
であり、従って中間絶縁分離層８上の総ての金属層を一
回の工程段において同時に形成させることができるとい
う利点がある。重要な条件はショットキ・ダイオードの
順方向しきい値電圧ＶＤが半導体領域５と２゛の間のｐ
ｎ接合の順方向しきい値電圧ｖ、ｎよりも低いことであ
る。
第２図の接続図に示すように、ｐチャイ・ルトランジス
タＴｌとｎチャネルトランジスタテ２は直列に接続され
たソース・ドシン区間の両端に接続端ＩＩ、＋２を通し
て給電電圧ｖＤＤが導かれ、それらのゲートは共通の接
続端Ｅに接続される。
タＴｌとｎチャネルトランジスタテ２は直列に接続され
たソース・ドシン区間の両端に接続端ＩＩ、＋２を通し
て給電電圧ｖＤＤが導かれ、それらのゲートは共通の接
続端Ｅに接続される。
従ってＴＩとＴ２はＥを入力端、Ａを出力端とするイン
バータを構成し、金属層１２と領域２で構成されるショ
ットキ・ダイオードは接続端Ａと１の間に挿入される。
バータを構成し、金属層１２と領域２で構成されるショ
ットキ・ダイオードは接続端Ａと１の間に挿入される。
動作中出力端Ａにショットキ・ダイオードＤの順方向し
きい値電圧■ＤＤ よりも大きいかあるいはそれに等し
い値だけ給電電圧ｖＤＤ よりも高い電圧が現われると
ダイオードＤは導通し電圧ｖＡをｖＡ−ｖＴ３Ｄ＋ｖＤ
に限定する。
きい値電圧■ＤＤ よりも大きいかあるいはそれに等し
い値だけ給電電圧ｖＤＤ よりも高い電圧が現われると
ダイオードＤは導通し電圧ｖＡをｖＡ−ｖＴ３Ｄ＋ｖＤ
に限定する。
これによって■いが更に上昇してｖＤＤ十Ｖｐｎに達す
るかあるいはそれを超えて四層構造（５゜２．１．１４
）の区域に寄生的のサイリスタ作用が生じ、接続端Ａと
２２の間に重流路が形成されて全構造（１熱過負荷が加
えられるようになることが避けられる。
るかあるいはそれを超えて四層構造（５゜２．１．１４
）の区域に寄生的のサイリスタ作用が生じ、接続端Ａと
２２の間に重流路が形成されて全構造（１熱過負荷が加
えられるようになることが避けられる。
第３図の実施例は第１図の集積回路の変形であって窓１
３と２５は一つにまとめて１３’となり、導電層１２は
＋２’として窓＋３’を通してＴＩのドレン領域５′と
半導体領域の双方に接触している。
３と２５は一つにまとめて１３’となり、導電層１２は
＋２’として窓＋３’を通してＴＩのドレン領域５′と
半導体領域の双方に接触している。
ドレン領域５′は半導体領域２よりも高濃度にドープさ
れているから、導電層１２’は領域５Ｉの上ではオーム
接触となり半導体領域２とはショットキ・ダイオードを
構成する。
れているから、導電層１２’は領域５Ｉの上ではオーム
接触となり半導体領域２とはショットキ・ダイオードを
構成する。
第４因に示されている第１図の実施例の第二変形では、
ショットキ・ダイオードＤは第１図と異り半導体基体ｌ
のｎ型半導体領域２の横に作られている固有半導体領域
２′内（−置かれている。領域２′は領域２とほぼ同程
度ドーピング濃度である。
ショットキ・ダイオードＤは第１図と異り半導体基体ｌ
のｎ型半導体領域２の横に作られている固有半導体領域
２′内（−置かれている。領域２′は領域２とほぼ同程
度ドーピング濃度である。
Ｎｌ囚のフィールド絶縁分離区域３ｂと３ｃは一つの共
通フィールド絶縁分離区域３ｂ’にまとめられ、導電層
１２の代り月；設けられた導電層１２１１はＴ’ｌのド
レン領域５だけに接触する。他方絶縁分離区域３ｄは二
つの区域３ｄ’と３ｄ″とに分割され、それらの間に半
導体領域２１が置かれる。この領域にはｎ 型にドープ
された接続区域２６が形成され、導電層２７が中間絶縁
分離層８の窓２８を通してこの区域に接触する。導電層
２７は接続端１目−結ばれる。第１図の導電層＋２と同
じ金属から成る導電層２９は中間絶縁分離層８の窓３０
を通して半導体領域２Ｉに金属接触し、ショットキ・ダ
イオードＤを構成する。導電層２９は接続端Ａｉ二結ば
れる。
通フィールド絶縁分離区域３ｂ’にまとめられ、導電層
１２の代り月；設けられた導電層１２１１はＴ’ｌのド
レン領域５だけに接触する。他方絶縁分離区域３ｄは二
つの区域３ｄ’と３ｄ″とに分割され、それらの間に半
導体領域２１が置かれる。この領域にはｎ 型にドープ
された接続区域２６が形成され、導電層２７が中間絶縁
分離層８の窓２８を通してこの区域に接触する。導電層
２７は接続端１目−結ばれる。第１図の導電層＋２と同
じ金属から成る導電層２９は中間絶縁分離層８の窓３０
を通して半導体領域２Ｉに金属接触し、ショットキ・ダ
イオードＤを構成する。導電層２９は接続端Ａｉ二結ば
れる。
第３図と第４図に示す実施例において第１図の実施例と
対応する部分には同じ符号がつけである。
対応する部分には同じ符号がつけである。
更に第２図に足した回路図とそれについて説明した動作
態様は第３図、第４図の実施例にも適用される。
態様は第３図、第４図の実施例にも適用される。
第１図の集積回路の製作は次のようにするのが効果的で
ある。まず基底ドーピング密度が約１０１５ｃｍ ””
のｐ型シリコン板目ニ拡散過程によってドーピング
密度が例えばＩ Ｏ” ａｍ−”の皿状手導体領域２を
作る。続いて板ｌの表面１ａに薄いＳｉ、Ｎ。
ある。まず基底ドーピング密度が約１０１５ｃｍ ””
のｐ型シリコン板目ニ拡散過程によってドーピング
密度が例えばＩ Ｏ” ａｍ−”の皿状手導体領域２を
作る。続いて板ｌの表面１ａに薄いＳｉ、Ｎ。
層を設はフォトリングラフィによって構造化して後で能
動半導体区域となる部分の上だけにｆ９ｉ、Ｎ４層が残
っているようζ二する。ここで熱酸化すると８１３ Ｎ
４層で覆われていない板ｌの表面部分にフィールド絶縁
分離区域３ａ乃至３ｅが形成される。
動半導体区域となる部分の上だけにｆ９ｉ、Ｎ４層が残
っているようζ二する。ここで熱酸化すると８１３ Ｎ
４層で覆われていない板ｌの表面部分にフィールド絶縁
分離区域３ａ乃至３ｅが形成される。
３ｉ、Ｎ、層の残留部分を除去した後熱酸化により板ｌ
の能動区域の上Ｃニゲート酸化膜区域となる酸化膜Ｓ１
乃至Ｓ４を成長させる。全面的に設けた多結晶シリコン
層をフォトリングラフィによって構造化しゲート酸化膜
Ｓ’ｌとＳ４の上ｆ二電界効果トランジスタＴＩとＴ２
のゲート６と１６を作る。
の能動区域の上Ｃニゲート酸化膜区域となる酸化膜Ｓ１
乃至Ｓ４を成長させる。全面的に設けた多結晶シリコン
層をフォトリングラフィによって構造化しゲート酸化膜
Ｓ’ｌとＳ４の上ｆ二電界効果トランジスタＴＩとＴ２
のゲート６と１６を作る。
これに続いて第５図に示すようにＴ２のｎ 型にドープ
された区域１４と１５および接続区域２３をイオン注入
によって作る。このイオン注入は矢印１ｍｌで表わされ
ている。その際半導体板１の厚膜区域３ｃの左側の部分
はフォトレジスト層Ｌ１で覆っておく。
された区域１４と１５および接続区域２３をイオン注入
によって作る。このイオン注入は矢印１ｍｌで表わされ
ている。その際半導体板１の厚膜区域３ｃの左側の部分
はフォトレジスト層Ｌ１で覆っておく。
次に第６図に示すようにフォトレジスト層Ｌ１を除去し
、厚膜区域３ｂの中央から右側の表面部分を覆うフォト
レジスト層Ｌ２を設け、矢印Ｉｍ２で表わしたイオン注
入によりＴｌのｐ 型にドープされた区域４と５を作る
。
、厚膜区域３ｂの中央から右側の表面部分を覆うフォト
レジスト層Ｌ２を設け、矢印Ｉｍ２で表わしたイオン注
入によりＴｌのｐ 型にドープされた区域４と５を作る
。
続く工程段において第７図に足すようにＳｉ０２の中間
絶縁分離層８を析出させ１区域４． ５．１４および１
５と接続区域２３の上およびフィールド絶縁分離区域３
ｂと３０の間Ｃ１窓１０，１３．２＋、１９，２４ａお
よび２５を作る。これらの窓は境界面１ａｌ二まで達す
るようにするから第６図に足されているゲート絶縁分離
層８１乃至Ｓ４も貫通する。図を簡略にするためゲート
絶縁分離層８１と８４は第７図と第１図においては除か
れゲート６と１６の下にある部分だけが符号７と１７で
暗示されている。Ｓｌと８４の残りの部分と絶縁層Ｓ２
およびＳ３は中間絶縁分離層８に含ませ一体の絶縁層と
して示されている。
絶縁分離層８を析出させ１区域４． ５．１４および１
５と接続区域２３の上およびフィールド絶縁分離区域３
ｂと３０の間Ｃ１窓１０，１３．２＋、１９，２４ａお
よび２５を作る。これらの窓は境界面１ａｌ二まで達す
るようにするから第６図に足されているゲート絶縁分離
層８１乃至Ｓ４も貫通する。図を簡略にするためゲート
絶縁分離層８１と８４は第７図と第１図においては除か
れゲート６と１６の下にある部分だけが符号７と１７で
暗示されている。Ｓｌと８４の残りの部分と絶縁層Ｓ２
およびＳ３は中間絶縁分離層８に含ませ一体の絶縁層と
して示されている。
これ（１続いて導電層９． ＋２．２４．１８および
２０が設けられるが、そのためには全面的に股けた被覆
層をフォトリングラフィによって構造化するのが有利で
ある。最後ｌ１導電層９と２４には接続端１１を、導電
層２０には接続端２２を、ゲート６と１６には接続端Ｅ
を、導電層１２と１８には接続端Ａを設ける。
２０が設けられるが、そのためには全面的に股けた被覆
層をフォトリングラフィによって構造化するのが有利で
ある。最後ｌ１導電層９と２４には接続端１１を、導電
層２０には接続端２２を、ゲート６と１６には接続端Ｅ
を、導電層１２と１８には接続端Ａを設ける。
この発明の他の実施例は各半導体部分が逆導電型のもの
と取り換えられ、逆極性の電圧が導かれる点で上記の実
施例と相違している。
と取り換えられ、逆極性の電圧が導かれる点で上記の実
施例と相違している。
この発明は上記の実施形態Ｃ１限らず、相補回路技術に
よる多種類の集積回路即ちチャイ・ル型を異にする少く
とも二つの電界効果トランジスタが一つの半導体板内に
集積され、その中の一つが半導体板内に作られた逆導電
型の皿状領域内におかれ、他の一つがこの皿状領域の外
に設けられている種々の集積回路を包含するものである
。この回路の皿状領域は常に給電電圧に接続される。こ
れらの回路において発生する寄生的のサイリスタ作用は
皿状領域内（；置かれた電界効果トランジスタの接続区
域と給電電圧接続端の間Ｃニショットキ・ダイオードを
挿入し、このショットキ・ダイオードの順方向しきい値
電圧■。をこの接続端と皿状領域の間のｐｎ接合の順方
向しきい値電圧よりも低くすることによって防止するこ
とができる。
よる多種類の集積回路即ちチャイ・ル型を異にする少く
とも二つの電界効果トランジスタが一つの半導体板内に
集積され、その中の一つが半導体板内に作られた逆導電
型の皿状領域内におかれ、他の一つがこの皿状領域の外
に設けられている種々の集積回路を包含するものである
。この回路の皿状領域は常に給電電圧に接続される。こ
れらの回路において発生する寄生的のサイリスタ作用は
皿状領域内（；置かれた電界効果トランジスタの接続区
域と給電電圧接続端の間Ｃニショットキ・ダイオードを
挿入し、このショットキ・ダイオードの順方向しきい値
電圧■。をこの接続端と皿状領域の間のｐｎ接合の順方
向しきい値電圧よりも低くすることによって防止するこ
とができる。
し発明の効果〕
本発明によれば、寄生的のサイリスタ作用を簡単な構造
上の手段によって避けることができ、しかもその手段は
１回路の製作に当って工程段の追加を必要とせず、単に
従来の工程段に値かな変更を卯えるだけでよいという利
点が得られるものである。
上の手段によって避けることができ、しかもその手段は
１回路の製作に当って工程段の追加を必要とせず、単に
従来の工程段に値かな変更を卯えるだけでよいという利
点が得られるものである。
第１図、第３図および第４図はこの発明の三種の実施例
の断面図を示し、第２図は第１図の実施例の接続図、第
５因乃至第７因は第１図の実施例の製造工程の三つの段
階におけるデバイスの断面構造図である。 １ ・・半導体板、 ２・・・皿状半導体領域。 ３ａ乃至３ｅ・・・ フィールド絶縁分離区域５丁ｌ・
・・ ｐチャネル電界効果トランジスタ、 Ｔ２・・
・ｎチャイ・ルミ界効果トランジスタ。
の断面図を示し、第２図は第１図の実施例の接続図、第
５因乃至第７因は第１図の実施例の製造工程の三つの段
階におけるデバイスの断面構造図である。 １ ・・半導体板、 ２・・・皿状半導体領域。 ３ａ乃至３ｅ・・・ フィールド絶縁分離区域５丁ｌ・
・・ ｐチャネル電界効果トランジスタ、 Ｔ２・・
・ｎチャイ・ルミ界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １）チャネル型を異にする二つのＭＩＳ電界効果トラン
ジスタの中第一の電界効果トランジスタ（Ｔ２）は第一
導電型の半導体基板内にあり、第二の電界効果トランジ
スタ（Ｔ１）は半導体基板に形成された第二導電型の皿
状領域（２）内に設けられ、皿状領域（２）には給電電
圧（Ｖ＿Ｄ＿Ｄ）が加えられ、第一の電界効果トランジ
スタ（Ｔ２）のソース接続端（２２）は基準電位（Ｖ＿
Ｓ＿Ｓ）に置かれる相補型集積回路において、半導体基
板（１）にはめ込まれている半導体基板に対して反対導
電型の半導体区域（２′）の表面にショットキ・ダイオ
ードを形成する金属接触（２９）が設けられていること
、この金属接触が第二電界効果トランジスタ（Ｔ１）の
接続区域（５）と結合されるのに対して半導体区域（２
′）には給電電圧（Ｖ＿Ｄ＿Ｄ）が加えられることを特
徴とする相補型集積回路。 ２）半導体区域（２′）が半導体基板内に設けられた皿
状領域（２）から構成されることを特徴とする特許請求
の範囲第１項記載の集積回路。 ３）金属接触（２９）が半導体基板を覆う絶縁層（８）
の接触窓（１３′）の区域に設けられた導電層（１２′
）の第一部分から成り、その第二部分は第二の電界効果
トランジスタ（Ｔ１）の接続区域（５′）に接触するこ
とを特徴とする特許請求の範囲第２項記載の集積回路。 ４）第一と第二の電界効果トランジスタ（Ｔ２、Ｔ１）
が一つのインバータを構成し、そのゲート接続端は共通
の回路入力端（Ｅ）に結ばれ、ドレン接続端は共通の回
路出力端（Ａ）に結ばれるのに対して第二の電界効果ト
ランジスタ（Ｔ１）のソース接続端には給電電圧（Ｖ＿
Ｄ＿Ｄ）が加えられることを特徴とする特許請求の範囲
第１項乃至第３項のいずれかに記載の集積回路。 ５）第一導電型にドープされ一つの表面（１ａ）、がフ
ィールド絶縁分離区域（３ａ乃至３ｅ）とゲート絶縁分
離区域（Ｓ１乃至Ｓ４）で覆われ境界面（１ａ）に至る
まで拡がつている第二導電型の皿状領域（２）を含む半
導体基板（１）を出発材料として、その絶縁分離層上に
多結晶シリコン層をとりつけフォトリソグラフィにより
構造化して少くとも皿状領域上のゲート絶縁分離区域と
その外側の別のゲート絶縁分離区域（Ｓ４）の上に電界
効果トランジスタのゲート（６、１６）を形成させるこ
と、皿状領域（２）の上にある絶縁分離層部分の中この
領域の接続区域の上方にある部分区域を除いた残りをフ
ォトレジストその他のイオン注入マスク（Ｌ１）で覆つ
てイオン注入により領域（２）の外に設けられた電界効
果トランジスタのソース領域とドレン領域（１４、１５
）および領域（２）の接続区域（２３）を作ること、皿
状領域の外に置かれた絶縁分離層部分を別のイオン注入
マスク（Ｌ２）で覆つて別のイオン注入により領域（２
）の内部に置かれた電界効果トランジスタのソース領域
とドレン領域（４、５）を作ること、皿状領域上に設け
られたゲート絶縁分離区域の一つ（Ｓ２）を両イオン注
入に対するイオン注入マスクで覆うこと、続いて中間絶
縁分離層（８）をとりつけ電界効果トランジスタのソー
ス領域とドレン領域の上、領域（２）の接続区域の上お
よび両イオン注入マスクで覆われたゲート絶縁分離区域
（Ｓ２）の上に基板（１）の境界面（４）にまで達する
窓をあけること、次いで中間絶縁分離層（８）の上に導
電層（９、１２、２４、１８および２０）を設け窓内で
その下にある基板部分に接触させること、これらの導電
層に給電電圧と規準電位を導くための接続端（１１、２
２）を設けることを特徴とする相補型集積回路の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3424094 | 1984-06-29 | ||
| DE3424094.2 | 1984-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119164A true JPS6119164A (ja) | 1986-01-28 |
Family
ID=6239506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141420A Pending JPS6119164A (ja) | 1984-06-29 | 1985-06-27 | 相補型集積回路とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4760035A (ja) |
| EP (1) | EP0166386A3 (ja) |
| JP (1) | JPS6119164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249363A (ja) * | 1987-04-03 | 1988-10-17 | Nec Corp | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3743930A1 (de) * | 1987-12-23 | 1989-07-06 | Siemens Ag | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| DE3685169D1 (de) * | 1985-08-26 | 1992-06-11 | Siemens Ag | Integrierte schaltung in komplementaerer schaltungstechnik mit einem substratvorspannungs-generator und einer schottky-diode. |
| JPH0654797B2 (ja) * | 1986-08-06 | 1994-07-20 | 日産自動車株式会社 | Ｃｍｏｓ半導体装置 |
| JPS63278248A (ja) * | 1987-03-13 | 1988-11-15 | Fujitsu Ltd | ゲ−トアレイの基本セル |
| JPH0372669A (ja) * | 1989-05-17 | 1991-03-27 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JP3093771B2 (ja) * | 1990-03-22 | 2000-10-03 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP3497689B2 (ja) * | 1997-03-14 | 2004-02-16 | 富士通株式会社 | 情報処理装置 |
| US6133597A (en) * | 1997-07-25 | 2000-10-17 | Mosel Vitelic Corporation | Biasing an integrated circuit well with a transistor electrode |
| US6690037B1 (en) * | 2000-08-31 | 2004-02-10 | Agere Systems Inc. | Field plated Schottky diode |
| US8693226B2 (en) | 2010-10-29 | 2014-04-08 | Panasonic Corporation | Synchronous rectification type inverter |
| US8928050B2 (en) * | 2013-03-11 | 2015-01-06 | Semiconductor Components Industries, Llc | Electronic device including a schottky contact |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4167747A (en) * | 1975-07-18 | 1979-09-11 | Tokyo Shibaura Electric Co., Ltd. | Complementary mosfet device and method of manufacturing the same |
| JPS5234680A (en) * | 1975-09-12 | 1977-03-16 | Toshiba Corp | Integrated circuit |
| DE2929869C2 (de) * | 1979-07-24 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte CMOS-Inverterschaltungsanordnung |
| US4300152A (en) * | 1980-04-07 | 1981-11-10 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
| JPS58197870A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
| US4480196A (en) * | 1982-05-21 | 1984-10-30 | Northern Telecom Limited | Input protection circuits for integrated circuit devices |
| JPS5936958A (ja) * | 1982-08-24 | 1984-02-29 | Mitsubishi Electric Corp | 相補形ｍｏｓ集積回路装置 |
| JPS5969956A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | 半導体装置 |
| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
| US4477310A (en) * | 1983-08-12 | 1984-10-16 | Tektronix, Inc. | Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas |
-
1985
- 1985-06-21 EP EP85107660A patent/EP0166386A3/de not_active Withdrawn
- 1985-06-27 JP JP60141420A patent/JPS6119164A/ja active Pending
-
1986
- 1986-12-12 US US06/942,023 patent/US4760035A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249363A (ja) * | 1987-04-03 | 1988-10-17 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4760035A (en) | 1988-07-26 |
| EP0166386A2 (de) | 1986-01-02 |
| EP0166386A3 (de) | 1987-08-05 |
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