JPS5936958A - 相補形ｍｏｓ集積回路装置 - Google Patents
相補形ｍｏｓ集積回路装置Info
- Publication number
- JPS5936958A JPS5936958A JP57148066A JP14806682A JPS5936958A JP S5936958 A JPS5936958 A JP S5936958A JP 57148066 A JP57148066 A JP 57148066A JP 14806682 A JP14806682 A JP 14806682A JP S5936958 A JPS5936958 A JP S5936958A
- Authority
- JP
- Japan
- Prior art keywords
- type
- schottky barrier
- barrier diode
- semiconductor substrate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 239000000539 dimer Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は相補形Ｍ Ｏ，Ｓ集積回路装置ｆ（０ＭＯ８
ＩＣ）の改良に関するものである。
ＩＣ）の改良に関するものである。
第１図は従来のＣＭ ＯＳ回路装置の最小単位の構成を
示す平面図、第２図はその［−Ｕ線での断面図である。
示す平面図、第２図はその［−Ｕ線での断面図である。
図において、（１）はｎ−形半導体基板、（２）はｐ−
形半導体ウェル、（３ａ）、（３ｂ）はｐチャネルＭＯ
Ｓトランジスタ（ｐ−ＭＯ８Ｔ）Ｑｌのソース、ドレイ
ン、（４）は基板（１）を回路１最も高い電位に接続す
るためのｎ＋形領領域Ｉ’５ａ）、（５ｂ）はｎ −Ｍ
ＯＳ Ｔ Ｑ ２のソース。
形半導体ウェル、（３ａ）、（３ｂ）はｐチャネルＭＯ
Ｓトランジスタ（ｐ−ＭＯ８Ｔ）Ｑｌのソース、ドレイ
ン、（４）は基板（１）を回路１最も高い電位に接続す
るためのｎ＋形領領域Ｉ’５ａ）、（５ｂ）はｎ −Ｍ
ＯＳ Ｔ Ｑ ２のソース。
ドレイン、（６） ｌｄ ｐ’″形半導体ウェル（２）
を回路１最も低い電位に接続するだめのｒ影領域、（７
）ｒＪゲート絶縁膜、（８）はフィルド絶縁膜、（９）
、α（Ｊ ｉ、ｉそれぞれｐ −Ｍ Ｏ８Ｔ Ｑ ｒ
、ｎ −Ｍ ＯＳ ’ｒ Ｑ ２のゲート電極、（１
１）はｐ−ＭＯ８ＴＱ、とｎ −Ｍ Ｏ＆ Ｔ Ｑ ２
とを接続する配線、θ匂はｐ−ＭＯ８Ｔｑ、のソース（
３ａ）とｎ＋形領領域４）とを最高電位端子Ｃへ接続す
る配線、崗はｎ −Ｍ Ｏ８’Ｊ’ Ｑ ２のソース（
ｂｅ−）とｐ″゛形領域（（））とを最低電位端子りへ
接続する配線であり、ゲート電極（９） 、 （ｌｉは
ともに入力端子ＡＫ、配線（」１）は出力端子Ｂに接続
されているＯ ところで、このｃ １１ｔ ｏ ｓ回路は上述のような
構成をしているので、ｐ形部分とｎ形部分の各棟線み合
わせから内部にを生のバイポーラトランジスタが形成さ
れ、それらが更に組み合ってサイリスクを構成し、ある
条件ではラッチアップ現象が発生することは知られてｈ
る０第３図はこの構成を極めて抽象的に示した回路図で
、ダイオード（１ＯＯ） 。
を回路１最も低い電位に接続するだめのｒ影領域、（７
）ｒＪゲート絶縁膜、（８）はフィルド絶縁膜、（９）
、α（Ｊ ｉ、ｉそれぞれｐ −Ｍ Ｏ８Ｔ Ｑ ｒ
、ｎ −Ｍ ＯＳ ’ｒ Ｑ ２のゲート電極、（１
１）はｐ−ＭＯ８ＴＱ、とｎ −Ｍ Ｏ＆ Ｔ Ｑ ２
とを接続する配線、θ匂はｐ−ＭＯ８Ｔｑ、のソース（
３ａ）とｎ＋形領領域４）とを最高電位端子Ｃへ接続す
る配線、崗はｎ −Ｍ Ｏ８’Ｊ’ Ｑ ２のソース（
ｂｅ−）とｐ″゛形領域（（））とを最低電位端子りへ
接続する配線であり、ゲート電極（９） 、 （ｌｉは
ともに入力端子ＡＫ、配線（」１）は出力端子Ｂに接続
されているＯ ところで、このｃ １１ｔ ｏ ｓ回路は上述のような
構成をしているので、ｐ形部分とｎ形部分の各棟線み合
わせから内部にを生のバイポーラトランジスタが形成さ
れ、それらが更に組み合ってサイリスクを構成し、ある
条件ではラッチアップ現象が発生することは知られてｈ
る０第３図はこの構成を極めて抽象的に示した回路図で
、ダイオード（１ＯＯ） 。
（ｌＯｌ）で示したのは上記サイリスタ構造のトリガト
ランジスタのエミッタ・ベース接合が端子Ｂ、Ｃ間及び
り、Ｂ間に接続きれ大形にあるということを示している
。すなわち、これらのエミッタ・ベース接合（ダ・ｆオ
ードでぶ機内に示す）に電６ｉｔが流れると上記サイリ
スクがトリガされてラッチアップを生ずる訳である。従
って、このエミッタ・ベース接合〔ダイオード（ｌｏｏ
）、（ｌｏｌ））に電流を流さないようＫすることが、
ラッチアップ防止の条件でおる。
ランジスタのエミッタ・ベース接合が端子Ｂ、Ｃ間及び
り、Ｂ間に接続きれ大形にあるということを示している
。すなわち、これらのエミッタ・ベース接合（ダ・ｆオ
ードでぶ機内に示す）に電６ｉｔが流れると上記サイリ
スクがトリガされてラッチアップを生ずる訳である。従
って、このエミッタ・ベース接合〔ダイオード（ｌｏｏ
）、（ｌｏｌ））に電流を流さないようＫすることが、
ラッチアップ防止の条件でおる。
その一つの方法として、第４図に示すようにダイオード
（１００） 、 （１０１）と並列にｐｎ接合より順方
向電圧の低いショットキバリヤダイオード（１Ｏ２）。
（１００） 、 （１０１）と並列にｐｎ接合より順方
向電圧の低いショットキバリヤダイオード（１Ｏ２）。
（１０３） ｆそれぞれ接続して、ダイオード（１００
） 。
） 。
（１０１）へ流れようとする電流をバイパスすればよい
ことが判る。
ことが判る。
しか１−１従来のＭＯ８ＩＣでは、ｌｌｆ述のように構
成されているので、回路上最高電位点Ｃに対してしか形
成できす、回路上任意の個所にショットキバリヤダイオ
ードを形成できなかった。
成されているので、回路上最高電位点Ｃに対してしか形
成できす、回路上任意の個所にショットキバリヤダイオ
ードを形成できなかった。
この発明は以上のような点に鑑みてなされたもので、ｐ
−形半導体ウェル内にもｎ−影領域を形成することによ
って、ショットキバリヤダイオードを構成可能にしてラ
ンチアンプの発生しない０ＭＯ８ＩＣを提供することを
目的としている。
−形半導体ウェル内にもｎ−影領域を形成することによ
って、ショットキバリヤダイオードを構成可能にしてラ
ンチアンプの発生しない０ＭＯ８ＩＣを提供することを
目的としている。
第５図はこの発明の一実施例について、ｎ−形半導体基
板（１）内にショットキバリヤダイオードを形成した場
合の断面構成図で、ｎ＋形領領域４）の近傍ににおいて
絶縁膜（８〕に開孔を設け、この開孔を介して配線（川
をｎ−形基板（１）に接触させショット−Ｉ−接合Ｏ荀
を形成し、端子Ｂ、Ｃの間に接続されるショットキバリ
ヤタイオード（１０２）を構成している。
板（１）内にショットキバリヤダイオードを形成した場
合の断面構成図で、ｎ＋形領領域４）の近傍ににおいて
絶縁膜（８〕に開孔を設け、この開孔を介して配線（川
をｎ−形基板（１）に接触させショット−Ｉ−接合Ｏ荀
を形成し、端子Ｂ、Ｃの間に接続されるショットキバリ
ヤタイオード（１０２）を構成している。
第６図は同じくこの発明の一実施例について、ｐ〜形半
ｍ体ウェル（２）の内にショットキバリヤダイメートを
形成した場合の断面構成図で、ｐ−形半導体ウエル（２
）内にｎ−影領域（１６）を形成し、その中にｎ＋形領
領域国を形成し、これに配線（ｌｌ）を接続するととも
に、そのｎ−’影領域θ句の近傍において、絶縁膜（８
）ンζ開孔を設け、との開孔を通して配線端をに影領域
に接弧：させショットキ接合（１ηを形成し、端子り。
ｍ体ウェル（２）の内にショットキバリヤダイメートを
形成した場合の断面構成図で、ｐ−形半導体ウエル（２
）内にｎ−影領域（１６）を形成し、その中にｎ＋形領
領域国を形成し、これに配線（ｌｌ）を接続するととも
に、そのｎ−’影領域θ句の近傍において、絶縁膜（８
）ンζ開孔を設け、との開孔を通して配線端をに影領域
に接弧：させショットキ接合（１ηを形成し、端子り。
おの間に接続されるショットキバリヤダイオード（１０
３） ’ｒ： ｍ成１〜ている。なお、ｐ″形半導体ウ
ェル（２）はこの回路上の最低電位に保たれるのでｎ−
影領域ｔｌｌｉ） Ｆｉ’帛時フローテインク状態とな
り、♂影領域（１６）を配線（１’ｌ）を介して出力端
子Ｂに接続してもＣＭＯ８回路動作には支障がない。
３） ’ｒ： ｍ成１〜ている。なお、ｐ″形半導体ウ
ェル（２）はこの回路上の最低電位に保たれるのでｎ−
影領域ｔｌｌｉ） Ｆｉ’帛時フローテインク状態とな
り、♂影領域（１６）を配線（１’ｌ）を介して出力端
子Ｂに接続してもＣＭＯ８回路動作には支障がない。
第７図は第５図、第６図の構成を取り入れたこの発明の
一実施例を示す平面図で、図のＶ−ＶＳでの断面は第５
図、■−■線での断面は第６図に示した通りで、上述の
説明からこ６→ＣＭＯ８ＩＣの等価回路は第４図のよう
になることは明らかである。
一実施例を示す平面図で、図のＶ−ＶＳでの断面は第５
図、■−■線での断面は第６図に示した通りで、上述の
説明からこ６→ＣＭＯ８ＩＣの等価回路は第４図のよう
になることは明らかである。
そして、この実施例では、ｐｎ接合（１００）、（１０
１）より順方向電圧の低いショットキバリヤダイオード
（１０２） 、 （１０３）がそれぞれ並列に接続され
た形となり、ラッテアップ現象の発生を防止できる。
１）より順方向電圧の低いショットキバリヤダイオード
（１０２） 、 （１０３）がそれぞれ並列に接続され
た形となり、ラッテアップ現象の発生を防止できる。
なお、上記実施例ではｎ形基板を用いて０ＭＯ８ＩＣを
構成した場合を示したが、ｐ形基板を用いた場合にもこ
の発明は上述の説明に準じて適用することができる。更
に、バイポーラトランジスタと０Ｍ０８回路とが混在し
たバイモスエＣにも適用できる。
構成した場合を示したが、ｐ形基板を用いた場合にもこ
の発明は上述の説明に準じて適用することができる。更
に、バイポーラトランジスタと０Ｍ０８回路とが混在し
たバイモスエＣにも適用できる。
以上説明したように、この発明になる０ＭＯ８ＩＣでは
ｎチャネルＭＯ８Ｔに対しては、これを形成するｐ形饋
域内にｎ影領域を特設して、こ＼にショットキバリヤダ
イオードを構成するようにして、０ＭＯ３ＩＣの両チャ
ネルＭＯ３Ｔにそれぞれショットキバリヤダイオードを
並列に接続したので、ラッチアップ現象の発生を妨止で
きる。
ｎチャネルＭＯ８Ｔに対しては、これを形成するｐ形饋
域内にｎ影領域を特設して、こ＼にショットキバリヤダ
イオードを構成するようにして、０ＭＯ３ＩＣの両チャ
ネルＭＯ３Ｔにそれぞれショットキバリヤダイオードを
並列に接続したので、ラッチアップ現象の発生を妨止で
きる。
第１図ｔよ従来のＣＭＯ８回路装置の最小単位の構成を
示す平面図、第２図はそのＩＩ −ＩＩ Ｍでの断面図
、第３図はそのラッテアップ発生の起点を極めて抽象的
に示す等価回路図、第４図はそのラッテアップ対策を施
した回路図、第５図に１この′＠明の一実施例について
ｎ″形半導体基板内にショットキバリヤダイオードを形
成した場合のＷｒ断面構成図８ｇ６図は同じくこの実施
例について、ｐ−形半導体ウェル内にショットキバリヤ
ダイオードを形成した場ばの断面構成図、第７図Ｆｉ第
５図、第６図の構成を取り入れたこの発明の一実施例を
示す平面図である。 図において、（１）はｎ−形（第１伝導形）半導体基板
、（２１＆−，Ｌ ｐ−形（第２伝尋形）半奢体つ−ｃ
Ａ／、（：５ａ）。 （：３ｂ）目、第２伝専形ＭＯ８Ｔのソース、ドレイン
領域、（ｔ）ａ）、（５ｂ）は第１伝導形ＭＯ８Ｔのソ
ース、ドレイン領域、（７）はゲート絶縁膜、＋１４１
、０７） ｔｒｉショットキ接合、（！）はｐ−形半
導体ウェル内のｎ−影領域でるる。 なお、図中同一符号は同一または相当部分を示すＯ 代理人 葛野信−（外１名） 第１図 Ｊ６ Ｊ４Ｊａ ４ 第２図 第３図 第４図 第５図 第６図 第７図
示す平面図、第２図はそのＩＩ −ＩＩ Ｍでの断面図
、第３図はそのラッテアップ発生の起点を極めて抽象的
に示す等価回路図、第４図はそのラッテアップ対策を施
した回路図、第５図に１この′＠明の一実施例について
ｎ″形半導体基板内にショットキバリヤダイオードを形
成した場合のＷｒ断面構成図８ｇ６図は同じくこの実施
例について、ｐ−形半導体ウェル内にショットキバリヤ
ダイオードを形成した場ばの断面構成図、第７図Ｆｉ第
５図、第６図の構成を取り入れたこの発明の一実施例を
示す平面図である。 図において、（１）はｎ−形（第１伝導形）半導体基板
、（２１＆−，Ｌ ｐ−形（第２伝尋形）半奢体つ−ｃ
Ａ／、（：５ａ）。 （：３ｂ）目、第２伝専形ＭＯ８Ｔのソース、ドレイン
領域、（ｔ）ａ）、（５ｂ）は第１伝導形ＭＯ８Ｔのソ
ース、ドレイン領域、（７）はゲート絶縁膜、＋１４１
、０７） ｔｒｉショットキ接合、（！）はｐ−形半
導体ウェル内のｎ−影領域でるる。 なお、図中同一符号は同一または相当部分を示すＯ 代理人 葛野信−（外１名） 第１図 Ｊ６ Ｊ４Ｊａ ４ 第２図 第３図 第４図 第５図 第６図 第７図
Claims (2)
- （１）第１伝専形の半導体基板内に直接形成された第２
伝導形ＭＯ８Ｉ・ランジスタと、上記半導体基板内の第
２伝導形の半導体ウェル内に形成された第１伝導形ＭＯ
８）ランジスタとを相補接続してなるものにおいて、上
記半導体基板上に形成された第１のショツ）−？バリヤ
ダイオードおよび上記半導体ウェル上に形成された第２
のショットキノくリヤダイオードをそれぞれ上記第２伝
導形ＭＯ８トランジスタおよび上記第１伝導形ＭＯ８１
’ランジスタに並列に接続してなることを特徴とする相
補形Ｍｏｓ集積回路装置。 - （２）第１伝導形はｎ形、第２伝導形はｐ形であり、第
１のショットキバリヤダイオードは半導体基板上に面接
形成され、第２のショットキノくリヤダイオードは半導
体ウェル内のｎ形鴇域上に形成され／こことを特徴とす
る％ｄ！ｌ−請求の範囲第１項記載の相補形ＭＯ８Ｏ８
目積回路装 置３） 第１伝導形はｐ形、第２伝導形はｎ形であり
、第１のショットキバリヤダイオードは半導体基体内の
ｎ影領域上に形成はれ、第２のショットキバリヤダイオ
ードは半導体ウェル上に直接形成式れたことを特徴とす
る特許請求の範囲第１項記載の相補形ＭＯ８集８＊り路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148066A JPS5936958A (ja) | 1982-08-24 | 1982-08-24 | 相補形ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148066A JPS5936958A (ja) | 1982-08-24 | 1982-08-24 | 相補形ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936958A true JPS5936958A (ja) | 1984-02-29 |
Family
ID=15444433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148066A Pending JPS5936958A (ja) | 1982-08-24 | 1982-08-24 | 相補形ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166386A2 (de) * | 1984-06-29 | 1986-01-02 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik |
-
1982
- 1982-08-24 JP JP57148066A patent/JPS5936958A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166386A2 (de) * | 1984-06-29 | 1986-01-02 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU597540B2 (en) | Complementary lateral insulated gate rectifiers with matched "on" resistances | |
| US9245880B2 (en) | High voltage semiconductor power switching device | |
| JPS6046545B2 (ja) | 相補型ｍｏｓ記憶回路装置 | |
| JPH02275674A (ja) | 集積可能なアクティブダイオード | |
| JP3155134B2 (ja) | 半導体装置 | |
| JPH0282533A (ja) | バイポーラ・トランジスタ | |
| JP2679046B2 (ja) | メモリ装置 | |
| JPS5936958A (ja) | 相補形ｍｏｓ集積回路装置 | |
| JPS58130557A (ja) | Ｃｍｏｓ装置 | |
| JPH03501792A (ja) | 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 | |
| JPH01214055A (ja) | 静電破壊保護装置 | |
| JPH03276757A (ja) | 半導体装置 | |
| JPS58162054A (ja) | 半導体集積回路装置 | |
| US6781804B1 (en) | Protection of the logic well of a component including an integrated MOS power transistor | |
| JPS5931864B2 (ja) | 相補型絶縁ゲ−ト半導体回路 | |
| JPS6135635B2 (ja) | ||
| JPS58186947A (ja) | 半導体装置 | |
| JPS632150B2 (ja) | ||
| JPS62115764A (ja) | 半導体集積回路装置 | |
| JPS62179756A (ja) | 半導体装置 | |
| JPS58186959A (ja) | 半導体装置 | |
| JPH0440867B2 (ja) | ||
| JPH0471274A (ja) | 半導体集積回路 | |
| JPS59205751A (ja) | 半導体集積回路装置 | |
| JPS63161658A (ja) | 半導体集積回路装置 |