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KR100618865B1 - 멀티플 프로그래밍 가능한 ｏｔｐ 메모리 장치 및 그프로그래밍 방법 - Google Patents

멀티플 프로그래밍 가능한 ｏｔｐ 메모리 장치 및 그프로그래밍 방법 Download PDF

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KR100618865B1
KR100618865B1 KR1020040077735A KR20040077735A KR100618865B1 KR 100618865 B1 KR100618865 B1 KR 100618865B1 KR 1020040077735 A KR1020040077735 A KR 1020040077735A KR 20040077735 A KR20040077735 A KR 20040077735A KR 100618865 B1 KR100618865 B1 KR 100618865B1
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KR
South Korea
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otp memory
programmed
data
otp
memory cell
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KR1020040077735A
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김원겸
마용득
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삼성전자주식회사
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Publication date
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Abstract

본 발명은 멀티플 프로그래밍 가능한 OTP 메모리 장치 및 그 프로그래밍 방법에 대하여 개시된다. 본 발명의 OTP 메모리 장치는 다수개의 OTP 메모리 셀들과 방지 셀들을 포함하고, 하나의 OTP 메모리 셀과 해당되는 OTP 메모리 셀들의 상태를 기록하는 방지 셀이 하나의 단위 OTP 메모리 블락을 구성한다. OTP 메모리 셀의 프로그래밍 동작은 리셋 신호에 응답하여 단위 OTP 메모리 블락들 내 OTP 메모리 셀이 순차적으로 프로그래밍되도록 제어된다. OTP 메모리 셀의 독출 동작은 프로그램된 OTP 메모리 셀들 중 마지막으로 프로그램된 OTP 메모리 셀 데이터가 출력되도록 제어된다.
OTP 메모리 셀, 방지 셀, 리셋 신호, 입력 제어부, 출력 제어부

Description

멀티플 프로그래밍 가능한 ＯＴＰ 메모리 장치 및 그 프로그래밍 방법{OTP memory device for multiple programming}
도 1은 종래의 OTP 메모리의 펑션 블락 다이어그램을 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 OTP 메모리 장치를 설명하는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 OTP 메모리 장치를 설명하는 도면이다.
도 4는 본 발명의 제3 실시예에 따른 OTP 메모리 장치를 설명하는 도면이다.
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 여러번 프로그래밍 가능한 OTP 메모리 및 OTP 메모리의 멀티플 프로그래밍 방법에 관한 것이다.
비활성 메모리 장치의 비활성 특성 때문에, 비활성 메모리 장치는 디지털 카메라들, 휴대폰들, 비디오 게임 콘솔들 그리고 개인 휴대 장치들과 같은 전자 제품에 적용되고 있다. 일반적으로, 하드 디스크 드라이브들, 플래쉬 메모리 그리고 원-타임 프로그래머블(One-Time Programmable, 이하 "OTP"라고 칭한다) 메모리와 같이, 전원이 차단되어도 이들 메모리 장치에 저장된 데이터들이 잃어버리지 않기 때문에, 이들 메모리 장치들은 비활성 메모리 장치로 분류된다. 플래쉬 메모리와 OTP 메모리는 선호하는 비활성 메모리 장치의 두 종류이다. 플래쉬 메모리나 OTP 메모리 각각은 "0" 또는 "1"과 같은 바이너리 데이터를 저장하기 위하여 그들 메모리 셀들의 문턱 전압을 제어한다. 플래쉬 메모리와 OTP 메모리의 주 차이점은 플래쉬 메모리에 저장된 데이터는 업데이트가 가능한 데 대하여 OTP 메모리에 저장되는 데이터는 한번만 프로그래밍 가능하다는 것이다. 일단 OTP 메모리의 메모리 셀로 데이터가 기입되면 메모리 셀에 저장된 데이터를 업데이트하는 것은 불가능하다.
도 1은 종래의 OTP 메모리의 펑션 블락 다이어그램을 나타낸다. 이를 참조하면, OTP 메모리(100)는 설명의 편의를 위하여, 하나의 OTP 메모리 셀(101), 하나의 방지 셀(protection cell, 102), 그리고 제어부(103)를 포함한다. 방지 셀(102)은 OTP 메모리 셀(101)이 프로그램된 상태인 지 여부를 기록한다. 예를 들어, 방지 셀(102)에 "0" 데이터가 기록되어 있으면 OTP 메모리 셀(101)은 프로그램되지 않은 상태이고, 방지 셀(102)에 "1" 데이터가 기록되어 있으면 OTP 메모리 셀(101)은 프로그램된 상태임을 의미한다. 제어부(103)는 OTP 메모리 셀(101)과 방지 셀(102)과 전기적으로 연결되어, OTP 메모리 셀(101)의 프로그래밍 동작을 제어한다.
OTP 메모리 셀(101)이 프로그램되지 않은 상태이면, 방지 셀(102)에 기록된 "0" 데이터에 의해 제어부(103)의 버퍼가 인에이블되어 입력 데이터(X)에 따라 OTP 메모리 셀(101)이 프로그래밍되고 출력 데이터(Y)로 출력된다. 반면에, OTP 메모리 셀(101)이 프로그램된 상태라면, 방지 셀(102)에 기록된 "1" 데이터에 의해 제어부(103)의 버퍼가 디세이블되어 입력 데이터(X)는 OTP 메모리 셀(101)로 인가되지 않고 OTP 메모리 셀(101)에 프로그램된 데이터가 출력 데이터(Y)로 출력된다.
이처럼 OTP 메모리 셀(101)은 한번 프로그래밍되면 더 이상 데이터 업데이트가 불가능하기 때문에, 프로그램한 값이 원하는 값이 아닌 경우에 OTP 메모리(100)를 버려야하는 페단이 있다. 더욱이, OTP 메모리(100)가 LCD 모듈과 같이 하나의 완성된 형태의 제품에 포함되어 있는 경우에 OTP 프로그램 결과가 LCD 모듈이 상품성을 갖기 어려울 정도로 좋지 않을 때에는 OTP 메모리가 내장된 드라이버 IC뿐 아니라 LCD 모듈을 통째로 버려야 하는 문제점이 있다.
따라서, 비록 한번의 프로그램으로 원하는 결과를 얻지 못하였다 하더라도 한번 이상 더 프로그래밍할 수 있도록 함으로써, 제품의 생산성을 높이고 원하는 동작 특성을 갖도록 최소 2회 이상 프로그램 가능한 OTP 메모리의 존재가 요구된다.
본 발명의 목적은 멀티플 프로그램 가능한 OTP 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 OTP 메모리 장치의 멀티플 프로그래밍 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 제1면에 따른 OTP 메모리 장치는 다수개의 원-타임 프로그래머블(OTP) 메모리 셀들; OTP 메모리 셀들의 상태를 기록하는 방지 셀들; 하나의 OTP 메모리 셀과 OTP 메모리 셀에 해당되는 방지 셀로 구성되는 단위 OTP 메모리 블락에 각각 연결되고, OTP 메모리 셀의 프로그래밍 동작 을 제어하되, 리셋 신호에 응답하여 단위 OTP 메모리 블락들 내 OTP 메모리 셀이 순차적으로 프로그래밍되도록 제어하는 입력 제어부들; 및 단위 OTP 메모리 블락에 각각 연결되고, OTP 메모리 셀들의 독출 동작을 제어하되, 프로그램된 OTP 메모리 셀들 중 마지막으로 프로그램된 OTP 메모리 셀 데이터가 출력되도록 제어하는 출력 제어부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 제2면에 따른 OTP 메모리 장치는 다수개의 원-타임 프로그래머블(OTP) 메모리 셀들; OTP 메모리 셀에 각각 연결되고, OTP 메모리 셀의 프로그래밍 동작을 제어하되, 리셋 신호에 응답하여 OTP 메모리 셀이 순차적으로 프로그래밍되도록 제어하는 입력 제어부들; 및 OTP 메모리 셀들의 독출 동작을 제어하되, 프로그램된 OTP 메모리 셀들 중 마지막으로 프로그램된 OTP 메모리 셀 데이터가 출력되도록 제어하는 출력 제어부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 제3면에 따른 OTP 메모리 장치는 다수개의 원-타임 프로그래머블(OTP) 메모리 셀들이 배열된 OTP 메모리 셀 어레이들; OTP 메모리 셀 어레이 각각과 연결되고, OTP 메모리 셀 어레이 내 OTP 메모리 셀들의 데이터를 입력하는 오아 게이트들; 오아 게이트 각각과 연결되고, OTP 메모리 셀 어레이 내 OTP 메모리 셀의 프로그래밍 동작을 제어하되, 리셋 신호에 응답하여 OTP 메모리 셀 어레이를 순차적으로 프로그래밍되도록 제어하는 입력 제어부들; 및 OTP 메모리 셀들의 독출 동작을 제어하되, 프로그램된 OTP 메모리 셀 어레이들 중 마지막으로 프로그램된 OTP 메모리 셀 어레이 데이터가 출력되도록 제어하는 출력 제어부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1면에 따른 OTP 메모리 장치의 멀티플 프로그래밍 방법은 OTP 메모리 장치로 리셋 신호가 제공되는 제1 단계; 리셋 신호에 응답하여 현재 프로그래밍되는 OTP 메모리 블락의 방지 셀 데이터를 래치하여, 래치 데이터를 다음에 프로그램될 OTP 메모리 블락으로 전달하는 제2 단계; 현재 프로그래밍되는 OTP 메모리 블락에서 전달되는 래치 데이터, 이전에 프로그램된 OTP 메모리 블락에서 전달되는 래치 데이터, 그리고 입력 신호를 입력하여 현재 프로그래밍되는 OTP 메모리 블락 내 OTP 메모리 셀을 입력 신호에 따라 프로그래밍하는 제3 단계; OTP 메모리 셀의 프로그램 여부를 현재 프로그래밍되는 OTP 메모리 블락 내 방지 셀에다 기록하는 제4 단계; 및 현재 프로그래밍되는 OTP 메모리 블락의 방지 셀 데이터 및 다음에 프로그램될 OTP 메모리 블락의 방지 셀 데이터에 응답하여 현재 프로그램되는 OTP 메모리 블락의 OTP 메모리 셀 데이터를 출력 신호로 출력하는 제5 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제2면에 따른 OTP 메모리 장치의 멀티플 프로그래밍 방법은 OTP 메모리 장치로 리셋 신호가 제공되는 제1 단계; 리셋 신호에 응답하여 현재 프로그래밍되는 OTP 메모리 블락의 OTP 메모리 셀 데이터를 래치하여, 래치 데이터를 다음에 프로그램될 OTP 메모리 블락으로 전달하는 제2 단계; 및 현재 프로그래밍되는 OTP 메모리 블락에서 전달되는 래치 데이터, 이전에 프로그램된 OTP 메모리 블락에서 전달되는 래치 데이터, 그리고 입력 신호를 입력하여 현재 프로그래밍되는 OTP 메모리 블락 내 OTP 메모리 셀을 입력 신호에 따라 프로그래밍하는 제3 단계; 및 현재 프로그래밍되는 OTP 메모리 블락의 OTP 메모리 셀 데이터 및 다음에 프로그램될 OTP 메모리 블락의 OTP 메모리 셀 데이터에 응답하여 현재 프로그램되는 OTP 메모리 블락의 OTP 메모리 셀 데이터를 출력 신호로 출력하는 제4 단계를 포함한다.
따라서, 본 발명의 OTP 메모리 장치는 다수개의 OTP 메모리 셀들을 포함하여 멀티플 프로그래밍이 가능하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 OTP 메모리 장치를 설명하는 도면이다. 이를 참조하면, OTP 메모리 장치(200)는 입력 신호(X)를 반전시키는 인버터(205)와 인버터(205) 출력(/X)과 출력 신호(Y) 사이에 배치되는 다수개의 OTP 메모리 블락들(210, 230, 250, 270)을 포함한다. 다수개의 OTP 메모리 블락들(210, 230, 250, 270)은 입력 신호(X)에 따라 순차적으로 프로그래밍되고, 마지막으로 프로그램된 OTP 메모리 블락(210, 230, 250, 270)이 출력 신호(Y)와 연결된다. 각각의 OTP 메모리 블락들(210, 230, 250, 270)은 OTP 메모리 셀들(211, 231, 251, 271)과 방지 셀들(212, 232, 252, 272), 그리고 입력 제어부들(213, 233, 253, 273)과 출력 제어부들(220, 240, 260, 280)을 포함한다. 설명의 편의를 위하여, 본 명세서에서는 예컨대, 4개의 OTP 메모리 블락들(210, 230, 250, 270)로 구성되는 예에 대하여 구체적으로 설명된다.
제1 OTP 메모리 블락(210)은 입력 신호(X)에 따라 프로그래밍되는 제1 OTP 메모리 셀(211), 제1 OTP 메모리 셀(211)의 상태를 기록하는 제1 방지 셀(212), 리셋 신호(RESET, /RESET) 및 제1 방지 셀(212) 데이터에 응답하여 제1 OTP 메모리 셀(211)의 프로그래밍 동작을 제어하는 제1 입력 제어부(213), 그리고 제1 OTP 메모리 셀(211) 데이터의 출력 신호(Y)로의 독출 동작을 제어하는 제1 출력 제어부(220)로 구성된다.
제1 입력 제어부(213)는 리셋 신호(RESET, /RESET)에 응답하여 제1 방지 셀(212) 데이터를 제1 래치부(215)로 전달하는 버퍼부(214), 제1 방지 셀(212) 데이터를 래치하는 제1 래치부(215), 래치부(215)에 저장된 데이터를 반전시키는 제1 인버터(216), 그리고 제1 인버터(216) 출력과 입력 신호(X)의 반전 신호(/X)를 입력하는 노아 게이트(217)로 구성된다. 제1 OTP 메모리 셀(211)이 아직 프로그램되지 않은 상태에서 제1 방지 셀(212)은 초기 "0" 데이터가 기록되어 있다. 리셋 신호(RESET)의 로직 로우레벨에 응답하여 제1 방지 셀(212)의 "0" 데이터가 제1 버퍼부(214)를 통하여 제1 래치부(215)로 전달된다. 제1 래치부(215)의 출력 "1" 데이터는 제1 인버터(216)에 의해 "0" 데이터로 반전되고, 제1 인버터(216) 출력 "0" 데이터는 제1 노아 게이트(217)를 인에이블시킨다. 제1 노아 게이트(217)는 입력 신호(X)의 반전 신호(/X)를 입력하고, 이를 반전시켜 제1 OTP 메모리 셀(211)로 전달한다. 이 후, 리셋 신호(RESET)은 로직 하이레벨이 되고, 제1 OTP 메모리 셀 (211)은 입력 신호(X)에 따라 프로그래밍된다.
한편, 제1 래치부(215) 출력 "1" 데이터는 제2 OTP 메모리 블락(230) 내 제2 노아 게이트(237)로 제공되어, 제2 노아 게이트(237)를 디세이블시킨다. 이에 따라, 제2 노아 게이트(237)로의 반전된 입력 신호(/X)의 입력이 차단되어 제2 OTP 메모리 셀(231)의 프로그래밍 동작이 차단된다. 그리고, 제2 방지 셀(232) 데이터는 제2 OTP 메모리 셀(231)이 아직 프로그램되기 전이기 때문에 "0" 데이터로 기록되어 있다. 제2 방지 셀(232)의 "0" 데이터에 의해 제2 래치부(235)의 출력이 "1" 데이터가 된다. 제2 래치부(235) 출력 "1" 데이터는 제3 노아 게이트(257)를 디세이블시켜 제3 노아 게이트(257)로의 반전된 입력 신호(/X)의 입력이 차단된다. 이에 따라, 제3 OTP 메모리 셀(251)의 프로그래밍 동작이 차단된다. 또한, 제3 OTP 메모리 셀(251)이 아직 프로그래밍 전이기 때문에 제3 방지 셀(252)은 "0" 데이터로 기록되어 있다. 제3 방지 셀(252)의 "0" 데이터에 의해 제3 래치부(255)의 출력이 "1"이 된다. 제3 래치부(255) 출력 "1" 데이터는 제4 노아 게이트(277)를 디세이블시켜 제4 노아 게이트(277)로의 반전된 입력 신호(/X)의 입력이 차단된다. 이에 따라, 제4 OTP 메모리 셀(277)의 프로그래밍 동작이 차단된다. 즉, 제1 OTP 메모리 블락(210)의 제1 OTP 메모리 셀(211)로 프로그래밍 동작이 수행되는 동안 제2 내지 제4 OTP 메모리 블락들(230, 250, 270)은 프로그래밍 동작이 차단된다.
제1 출력 제어부(220)는 제2 OTP 메모리 블락(230) 내 제2 방지 셀(232) 데이터에 응답하여 프로그램된 제1 OTP 메모리 셀(211) 데이터를 출력 신호(Y)로 출력하는 버퍼부(222)로 구성된다. 제2 방지 셀(232) 데이터는 제2 OTP 메모리 셀 (231)이 아직 프로그램되기 전이기 때문에 "0" 데이터로 기록되어 있다. 제1 OTP 메모리 셀(211) 데이터는 제2 방지 셀(232)의 "0" 데이터에 의해 인에이블되는 버퍼부(222)를 통하여 출력 신호(Y)로 출력된다.
그런데, 제2 방지 셀(232)의 "0" 데이터는 제2 출력 제어부(240)로 제공되어 제2 OTP 메모리 셀(231) 데이터의 출력 신호(Y)로의 전달을 차단한다. 제2 출력 제어부(240)는 제2 방지 셀(232) 데이터를 입력하는 인버터(243), 인버터(243) 출력과 제3 방지 셀(252)의 "0" 데이터를 입력하는 오아 게이트(244), 그리고 오아 게이트(244) 출력에 응답하여 제2 OTP 메모리 셀(231) 데이터를 출력 신호(Y)로 전달하는 버퍼부(242)를 포함한다. 제1 방지 셀(232)의 "0" 데이터에 의해 인버터(244) 출력이 "1" 데이터가 되어 버퍼부(242)가 디세이블된다. 이에 따라, 제2 OTP 메모리 셀(231) 데이터의 출력 신호(Y)로의 전달이 차단된다. 마찬가지로, 제3 방지 셀(252)의 "0" 데이터에 의해 인버터(263) 출력이 "1"이 되고 버퍼부(262)가 디세이블되어 제3 OTP 메모리 셀(251) 데이터의 출력 신호(Y)로의 전달이 차단된다. 그리고, 제4 방지 셀(272)의 "0" 데이터에 의해 인버터(283) 출력이 "1"이 되고 버퍼부(282)가 디세이블되어 제4 OTP 메모리 셀(251) 데이터의 출력 신호(Y)로의 전달이 차단된다. 즉, 제1 OTP 메모리 블락(210)의 제1 OTP 메모리 셀(211) 데이터가 출력 신호(Y)로 독출되는 동안 제2 내지 제4 OTP 메모리 블락들(230, 250, 270)은 독출 동작이 차단된다.
지금까지, 제1 OTP 메모리 블락(210)의 제1 OTP 메모리 셀(211) 데이터의 프로그래밍 동작과 독출 동작에 대하여 설명하였다. 제1 OTP 메모리 셀(211)이 프로 그램되면 제1 방지 셀(212)은 "1" 데이터로 기록된다. 제1 OTP 메모리 셀(211)에 프로그램된 데이터가 원하는 기능을 수행하지 못하는 경우나 사용자가 프로그램된 데이터의 업데이트를 원하는 경우에, 제1 OTP 메모리 셀(211) 대신에 순차적으로 제2 OTP 메모리 블락(230)의 제2 OTP 메모리 셀(231)로 새로운 데이터를 프로그래밍한다.
제2 OTP 메모리 셀(231)로의 프로그래밍을 위하여, 리셋 신호(RESET)가 로직 로우레벨로 천이한다. 리셋 신호(RESET)의 로직 로우레벨에 응답하여 제1 방지 셀(212)의 "1" 데이터가 제1 버퍼부(214)를 통하여 제1 래치부(215)로 전달된다. 제1 래치부(215) 출력 "0" 데이터는 제1 인버터(216)에 의해 "1"으로 반전되고, 제1 인버터(216) 출력 "1" 데이터는 노아 게이트(217)를 디세이블시킨다. 이에 따라, 반전된 입력 신호(/X)의 제1 노아 게이트(217)로의 입력이 차단되어 제1 OTP 메모리 셀(211)의 프로그래밍 동작이 차단된다. 그리고 앞서 설명한 바와 동일한 맥락으로, 제3 OTP 메모리 블락(250)과 제4 메모리 블락(270)의 프로그래밍 동작이 차단된다.
제2 방지 셀(232)의 "0" 데이터는 리셋 신호(RESET)의 로직 로우레벨에 응답하는 제2 버퍼부(234)를 통하여 제2 래치부(235)로 전달된다. 제2 래치부(235) 출력 "1" 데이터는 제2 인버터(236)에 의해 "0"으로 반전되고 제2 노아 게이트(237)로 전달된다. 제2 노아 게이트(237)은 제1 래치부(215) 출력 "0" 데이터와 제2 래치부(235) 출력 "0" 데이터에 의해 인에이블된다. 제2 노아 게이트(237)는 입력 신호(X)의 반전 신호(/X)를 입력하고, 이를 반전시켜 제2 OTP 메모리 셀(231)로 전달 한다. 이 후, 리셋 신호(RESET)은 로직 하이레벨이 되고, 제2 OTP 메모리 셀(231)은 입력 신호(X)에 따라 프로그래밍된다. 제2 OTP 메모리 셀(231)이 프로그램되면 제2 방지 셀(232)은 "1" 데이터로 기록된다.
제2 방지 셀(232)의 "1" 데이터에 의해 제1 출력 제어부(220)의 버퍼부(222)가 디세이블되어, 제1 OTP 메모리 셀(211) 데이터는 출력 신호(Y)로 전달되지 않는다. 제2 출력 제어부(240)는 제2 방지 셀(232)의 "1" 데이터와 제3 방지 셀(252)의 "0" 데이터에 의해 버퍼부(242)가 인에이블되어 제2 OTP 메모리 셀(231) 데이터를 출력 신호(Y)로 전달한다. 그리고 제3 출력 제어부(260)와 제4 출력 제어부(280) 각각은 제3 방지 셀(252)와 제4 방지 셀(272)의 "0" 데이터에 의해 제3 OTP 메모리 셀(251) 데이터와 제4 OTP 메모리 셀(271) 데이터의 출력 신호(Y)로의 출력을 차단한다. 즉, 제2 OTP 메모리 블락(230)의 제2 OTP 메모리 셀(231) 데이터가 출력 신호(Y)로 독출되는 동안 제1, 제3 및 제4 OTP 메모리 블락들(210, 250, 270)은 독출 동작이 차단된다.
이와 같은 방법으로, 제3 OTP 메모리 블락(250)의 제3 OTP 메모리 셀로/로부터 프로그래밍 동작 및 독출 동작이 이루어지는 동안, 나머지 OTP 메모리 블락들(210, 230, 270)은 프로그래밍 동작 및 독출 동작이 차단된다. 제4 OTP 메모리 블락(270)에도 동일하게 적용된다.
따라서, 본 실시예의 OTP 메모리 장치(200)는 4개의 OTP 메모리 블락들(210, 230, 250, 270)을 구비하여 4번 프로그래밍이 가능한 것으로 예시적으로 설명되고 있다. 이로부터, OTP 메모리 장치(200) 내 다수개의 OTP 메모리 블락들을 구비하고 구비된 OTP 메모리 블락 개수만큼 멀티플 프로그래밍 가능하도록 확장 적용할 수 있다. 그리고, 본 실시예에서 OTP 메모리 블락들이 순차적으로 프로그래밍되도록 지시하는 리셋 신호(RESET,/RESET)는 OTP 메모리 장치(200) 외부에서 제공되는 신호로, OTP 메모리 장치(200)의 테스트 신호로 채용될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 OTP 메모리 장치를 설명하는 도면이다. 이를 참조하면, OTP 장치(300)는 도 2의 OTP 메모리 장치(200)와 비교하여 제1 내지 제4 방지 셀들(212, 232, 252, 272, 도 2)을 포함하고 있지 않다. OTP 장치(300)는 도 2의 OTP 메모리 장치(200)와 마찬가지로 제1 내지 제4 OTP 메모리 셀들(211, 231, 251, 271)을 순차적으로 프로그래밍하고 프로그램된 데이터를 독출한다는 점에서는 동일하다. 다만, 제1 내지 제4 OTP 메모리 셀들(211, 231, 251, 271)은 입력 신호(X)에 따라 프로그래밍되는 데, 입력 신호(X)의 "0" 데이터에 따라 "0" 데이터로 프로그램된 경우에는 다시 입력 데이터(X)의 "1" 데이터에 따라 "1" 데이터로 프로그램 가능하다는 점에서 차이가 있다.
예를 들어, 제3 OTP 메모리 셀(257)을 프로그래밍하는 경우, 제1 및 2 OTP 메모리 셀들(211, 231)은 "1" 데이터로 이미 프로그램된 상태이다. 리셋 신호(RESET)의 로직 로우레벨에 응답하여 제1 OTP 메모리 셀(211)의 "1" 데이터가 제1버퍼부(214), 제1 래치부(215) 그리고 제1 인버터(216)을 통해 제1 노아 게이트(217)로 입력되어 제1 노아 게이트(217)를 디세이블시킨다. 그리고 리셋 신호(RESET)의 로직 로우레벨에 응답하여 제2 OTP 메모리 셀(231)의 "1" 데이터가 제2 버퍼부(234), 제2 래치부(235) 그리고 제2 인버터(236)을 통해 제2 노아 게이트 (237)로 입력되어 제2 노아 게이트(237)를 디세이블시킨다.
프로그램되기 전의 제3 OTP 메모리 셀(251)은 "0" 데이터로 인식된다. OTP 메모리 셀(251)의 "0" 데이터는 제3 버퍼부(254), 제3 래치부(255) 그리고 제3 인버터(256)을 통해 제3 노아 게이트(257)로 입력되고 제2 래치부(235) 출력 "0" 데이터가 제3 노아 게이트(257)로 입력되어, 제3 노아 게이트(257)를 인에이블시킨다. 이에 따라, 제3 노아 게이트(257)는 반전된 입력 신호(/X)를 입력하고, 이를 반전시켜 제3 OTP 메모리 셀(251)로 전달한다. 이 후, 리셋 신호(RESET)은 로직 하이레벨이 되고, 제3 OTP 메모리 셀(251)은 입력 신호(X)에 따라 프로그래밍된다. 한편, 제3 래치부(255) 출력 "1" 데이터는 제4 노아 게이트(277)로 입력되어 제4 노아 게이트(277)를 디세이블시킨다.
제3 OTP 메모리 셀(251)이 입력 신호(X) "1" 데이터에 따라 프로그램되었다면, "1" 데이터로 프로그램된 제1 및 제2 OTP 메모리 셀들(211, 231)과 마찬가지로 다음 프로그래밍 동작이 차단된다. 그러나, 제3 OTP 메모리 셀(251)이 입력 신호(X) "0" 데이터에 따라 프로그램되었다면, 제3 OTP 메모리 셀(251)은 다음 프로그래밍 동작에서도 프로그램 가능한 상태이기 때문에 다시금 입력 신호(X)에 따라 프로그래밍 가능하다.
도 4는 본 발명의 제3 실시예에 따른 OTP 메모리 장치를 설명하는 도면이다. 이를 참조하면, OTP 메모리 장치(500)는 도 3의 OTP 메모리 장치(300)과 비교하여 제1 내지 제4 OTP 메모리 셀(211, 231, 251, 271, 도 3) 대신에, 5개의 OTP 메모리 셀들로 구성된 제1 내지 제4 OTP 메모리 셀 어레이(410, 430, 450, 470)와 제1 내 지 제4 OTP 메모리 셀 어레이(410, 430, 450, 470) 내 각각의 OTP 메모리 셀들과 연결되는 제1 내지 제4 오아 게이트들(411, 431, 451, 471)을 포함한다는 점에서 차이가 있다.
제1 내지 제4 OTP 메모리 셀 어레이(410, 430, 450, 470) 내 각각의 OTP 메모리 셀들은 앞서 도 3에서 설명한 제1 내지 제4 OTP 메모리 셀들과 동일하게 동작한다. 다만, 예컨대, 제2 OTP 메모리 셀 어레이(430) 내 5개의 OTP 메모리 셀들 중 어느 하나라도 "1" 데이터로 프로그램되어 있다면, 제2 OTP 메모리 셀 어레이(430)는 프로그래밍 동작이 차단되고 제3 OPT 메모리 셀 어레이(450)로 프로그래밍 동작이 바뀌게 된다. 즉, 제2 OTP 메모리 셀 어레이(430)내 적어도 하나의 OTP 메모리 셀의 "1" 데이터는 다음 프로그래밍 동작을 위하여 사용되어야 한다. 이에 따라, 제2 OTP 메모리 셀 어레이(430)에서 5개의 OTP 메모리 셀들을 프로그래밍할 수 있는 경우의 수는 31(=
Figure 112004044225319-pat00001
)가지가 된다.
따라서, 본 발명의 OTP 메모리 장치는 종래의 OTP 메모리 장치와는 달리 멀티플 프로그래밍이 가능하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 OTP 메모리 장치는 다수개의 OTP 메모리 셀들을 포함하여 멀티플 프로그래밍이 가능하다.

Claims (32)

  1. 다수개의 원-타임 프로그래머블(OTP) 메모리 셀들;
    상기 OTP 메모리 셀들의 프로그램 가능한 상태 여부를 나타내는 데이터를 기록하는 방지 셀들; 및
    하나의 상기 OTP 메모리 셀과 상기 OTP 메모리 셀에 해당되는 상기 방지 셀로 구성되는 단위 OTP 메모리 블락에 각각 연결되고, 리셋 신호에 응답하여 상기 방지 셀들에 저장된 데이터와 입력 신호를 수신하고, 상기 방지 셀에 저장된 데이터에 따라 상기 단위 OTP 메모리 블락들 내 상기 OTP 메모리 셀이 상기 입력 신호에 따라 순차적으로 프로그래밍되도록 제어하는 입력 제어부들을 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  2. 제1항에 있어서, OTP 메모리 장치는
    상기 단위 OTP 메모리 블락에 각각 연결되고, 상기 OTP 메모리 셀들의 독출 동작을 제어하되, 상기 프로그램된 OTP 메모리 셀들 중 마지막으로 프로그램된 상기 OTP 메모리 셀 데이터가 출력되도록 제어하는 출력 제어부들을 더 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  3. 제1항에 있어서, 상기 입력 제어부 각각은
    상기 리셋 신호에 응답하여 상기 해당되는 방지 셀 데이터를 래치부로 전달 하는 버퍼부;
    상기 해당되는 방지 셀 데이터를 래치하고, 래치된 데이터를 다음에 프로그램될 상기 단위 OTP 메모리 블락과 연결되는 상기 입력 제어부로 전달하는 래치부;
    상기 래치부에 저장된 데이터를 입력하는 인버터; 및
    상기 인버터 출력과 프로그램된 이전 상기 단위 OTP 메모리 블락과 연결되는 상기 입력 제어부의 상기 래치부 출력, 그리고 상기 입력 신호의 반전 신호를 입력하는 노아 게이트를 포함하는 것을 특징으로 하는 OTP 메모리 장치.
  4. 제2항에 있어서, 상기 출력 제어부는
    상기 마지막으로 프로그램된 상기 단위 OTP 메모리 블락의 상기 방지 셀 데이터를 입력하는 인버터;
    상기 인버터 출력 및 다음에 프로그램될 상기 단위 OTP 메모리 블락의 상기 방지 셀 데이터를 입력하는 노아 게이트; 및
    상기 노아 게이트 출력에 응답하여 상기 마지막으로 프로그램된 상기 단위 OTP 메모리 블락의 상기 OTP 메모리 셀 데이터를 출력 신호로 전달하는 버퍼부를 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  5. 제1항에 있어서, 상기 방지 셀은
    상기 OTP 메모리 셀로 구성되는 것을 특징으로 하는 OTP 메모리 장치.
  6. 제1항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 외부로부터 제공되는 것을 특징으로 하는 OTP 메모리 장치.
  7. 제1항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 테스트 신호인 것을 특징으로 하는 OTP 메모리 장치.
  8. 다수개의 원-타임 프로그래머블(OTP) 메모리 셀들; 및
    상기 OTP 메모리 셀에 각각 연결되고, 상기 OTP 메모리 셀의 프로그래밍 동작을 제어하되, 리셋 신호에 응답하여 상기 OTP 메모리 셀들에 저장된 데이터와 입력 신호를 수신하고, 상기 OTP 메모리 셀에 저장된 데이터에 응답하여 OTP 메모리 셀이 상기 입력 신호에 따라 순차적으로 프로그래밍되도록 제어하는 입력 제어부들을 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  9. 제8항에 있어서, 상기 OTP 메모리 장치는
    상기 OTP 메모리 셀에 각각 연결되고, 상기 OTP 메모리 셀들의 독출 동작을 제어하되, 상기 프로그램된 OTP 메모리 셀들 중 마지막으로 프로그램된 상기 OTP 메모리 셀 데이터가 출력되도록 제어하는 출력 제어부들을 더 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  10. 제8항에 있어서, 상기 입력 제어부 각각은
    상기 리셋 신호에 응답하여 상기 해당되는 OTP 셀 데이터를 래치부로 전달하는 버퍼부;
    상기 OTP 셀 데이터를 래치하고, 래치된 데이터를 다음에 프로그램될 상기 OTP 메모리 셀과 연결되는 상기 입력 제어부로 전달하는 래치부;
    상기 래치부에 저장된 데이터를 입력하는 인버터; 및
    상기 인버터 출력과 이전에 프로그램된 상기 OTP 메모리 셀과 연결되는 상기 입력 제어부의 상기 래치부 출력, 그리고 상기 입력 신호의 반전 신호를 입력하는 노아 게이트를 포함하는 것을 특징으로 하는 OTP 메모리 장치.
  11. 제9항에 있어서, 상기 출력 제어부는
    상기 마지막으로 프로그램된 상기 OTP 메모리 셀 데이터를 입력하는 인버터;
    상기 인버터 출력 및 다음에 프로그램될 상기 OTP 셀 데이터를 입력하는 노아 게이트; 및
    상기 노아 게이트 출력에 응답하여 상기 마지막으로 프로그램된 상기 OTP 메모리 셀 데이터를 출력 신호로 전달하는 버퍼부를 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  12. 제8항에 있어서, 상기 방지 셀은
    상기 OTP 메모리 셀로 구성되는 것을 특징으로 하는 OTP 메모리 장치.
  13. 제8항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 외부로부터 제공되는 것을 특징으로 하는 OTP 메모리 장치.
  14. 제8항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 테스트 신호인 것을 특징으로 하는 OTP 메모리 장치.
  15. 다수개의 원-타임 프로그래머블(OTP) 메모리 셀들이 배열된 OTP 메모리 셀 어레이들;
    상기 OTP 메모리 셀 어레이 각각과 연결되고, 상기 OTP 메모리 셀 어레이 내 상기 OTP 메모리 셀들의 데이터를 입력하는 오아 게이트들; 및
    상기 오아 게이트 각각과 연결되고, 상기 OTP 메모리 셀 어레이 내 상기 OTP 메모리 셀의 프로그래밍 동작을 제어하되, 리셋 신호에 응답하여 상기 OTP 메모리 셀 어레이를 순차적으로 프로그래밍되도록 제어하는 입력 제어부들을 더 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  16. 제15항에 있어서, 상기 OTP 메모리 장치는
    상기 OTP 메모리 셀 어레이 각각과 연결되고, 상기 OTP 메모리 셀들의 독출 동작을 제어하되, 상기 프로그램된 OTP 메모리 셀 어레이들 중 마지막으로 프로그램된 상기 OTP 메모리 셀 어레이 데이터가 출력되도록 제어하는 출력 제어부들을 더 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  17. 제15항에 있어서, 상기 입력 제어부 각각은
    상기 리셋 신호에 응답하여 상기 해당되는 오아 게이트의 출력 데이터를 래치부로 전달하는 버퍼부;
    상기 해당되는 오아 게이트의 출력 데이터를 래치하고, 래치된 데이터를 다음에 프로그램될 상기 단위 OTP 메모리 블락과 연결되는 상기 입력 제어부로 전달하는 래치부;
    상기 래치부에 저장된 데이터를 입력하는 인버터; 및
    상기 인버터 출력과 이전에 프로그램된 상기 OTP 메모리 셀 어레이와 연결되는 상기 입력 제어부의 상기 래치부 출력, 그리고 상기 입력 신호의 반전 신호를 입력하는 노아 게이트를 포함하는 것을 특징으로 하는 OTP 메모리 장치.
  18. 제16항에 있어서, 상기 출력 제어부는
    상기 마지막으로 프로그램된 상기 OTP 메모리 셀 어레이의 상기 OTP 메모리 셀 데이터들을 입력하는 인버터들;
    상기 인버터들의 출력 각각과 다음에 프로그램될 상기 OTP 메모리 셀 어레이의 상기 OTP 메모리 셀 데이터들 각각을 입력하는 노아 게이트들; 및
    상기 노아 게이트들의 출력에 응답하여 상기 마지막으로 프로그램된 상기 OTP 메모리 셀 어레이 상기 OTP 메모리 셀 데이터들을 출력 신호로 전달하는 버퍼부들을 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  19. 제15항에 있어서, 상기 방지 셀은
    상기 OTP 메모리 셀로 구성되는 것을 특징으로 하는 OTP 메모리 장치.
  20. 제15항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 외부로부터 제공되는 것을 특징으로 하는 OTP 메모리 장치.
  21. 제15항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 테스트 신호인 것을 특징으로 하는 OTP 메모리 장치.
  22. 입력 신호와 연결되는 다수개의 원-타임 프로그래머블(OTP) 메모리 블락을 갖고, 상기 OTP 메모리 블락을 순차적으로 프로그래밍하는 OTP 메모리 장치의 멀티플 프로그래밍 방법에 있어서,
    상기 OTP 메모리 장치로 리셋 신호가 제공되는 제1 단계;
    상기 리셋 신호에 응답하여 상기 현재 프로그래밍되는 OTP 메모리 블락의 방 지 셀 데이터를 래치하여, 상기 래치 데이터를 다음에 프로그램될 상기 OTP 메모리 블락으로 전달하는 제2 단계; 및
    상기 현재 프로그래밍되는 OTP 메모리 블락에서 전달되는 래치 데이터, 이전에 프로그램된 상기 OTP 메모리 블락에서 전달되는 상기 래치 데이터, 그리고 상기 입력 신호를 입력하여 상기 현재 프로그래밍되는 OTP 메모리 블락 내 OTP 메모리 셀을 상기 입력 신호에 따라 프로그래밍하는 제3 단계;
    상기 OTP 메모리 셀의 프로그램 여부를 상기 현재 프로그래밍되는 OTP 메모리 블락 내 방지 셀에다 기록하는 제4 단계; 및
    현재 프로그래밍되는 OTP 메모리 블락의 상기 방지 셀 데이터 및 다음에 프로그램될 상기 OTP 메모리 블락의 상기 방지 셀 데이터에 응답하여 현재 프로그램되는 상기 OTP 메모리 블락의 상기 OTP 메모리 셀 데이터를 출력 신호로 출력하는 제5 단계를 구비하는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  23. 제22항에 있어서, 상기 OTP 메모리 장치의 멀티플 프로그래밍 방법은
    상기 제1 단계 내지 상기 제5 단계를 상기 OTP 메모리 블락들이 모두 프로그램될 때까지 반복하는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  24. 제22항에 있어서, 상기 방지 셀은
    상기 OTP 메모리 셀로 구성되는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  25. 제22항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 외부로부터 제공되는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  26. 제22항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 테스트 신호인 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  27. 제22항에 있어서, 상기 OTP 메모리 셀 블락 각각은
    상기 OTP 메모리 셀이 다수개 배열되는 OTP 메모리 메모리 셀 어레이로 구성되는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  28. 입력 신호와 연결되는 다수개의 원-타임 프로그래머블(OTP) 메모리 블락을 갖고, 상기 OTP 메모리 블락을 순차적으로 프로그래밍하는 OTP 메모리 장치의 멀티플 프로그래밍 방법에 있어서,
    상기 OTP 메모리 장치로 리셋 신호가 제공되는 제1 단계;
    상기 리셋 신호에 응답하여 상기 현재 프로그래밍되는 OTP 메모리 블락의 OTP 메모리 셀 데이터를 래치하여, 상기 래치 데이터를 다음에 프로그램될 상기 OTP 메모리 블락으로 전달하는 제2 단계; 및
    상기 현재 프로그래밍되는 OTP 메모리 블락에서 전달되는 래치 데이터, 이전에 프로그램된 상기 OTP 메모리 블락에서 전달되는 상기 래치 데이터, 그리고 상기 입력 신호를 입력하여 상기 현재 프로그래밍되는 OTP 메모리 블락 내 OTP 메모리 셀을 상기 입력 신호에 따라 프로그래밍하는 제3 단계; 및
    현재 프로그래밍되는 OTP 메모리 블락의 상기 OTP 메모리 셀 데이터 및 다음에 프로그램될 상기 OTP 메모리 블락의 상기 OTP 메모리 셀 데이터에 응답하여 현재 프로그램되는 상기 OTP 메모리 블락의 상기 OTP 메모리 셀 데이터를 출력 신호로 출력하는 제4 단계를 구비하는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  29. 제28항에 있어서, 상기 OTP 메모리 장치의 멀티플 프로그래밍 방법은
    상기 제1 단계 내지 상기 제4 단계를 상기 OTP 메모리 블락들이 모두 프로그램될 때까지 반복하는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  30. 제28항에 있어서, 상기 OTP 메모리 셀 블락 각각은
    상기 OTP 메모리 셀이 다수개 배열되는 OTP 메모리 메모리 셀 어레이로 구성되는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  31. 제28항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 외부로부터 제공되는 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
  32. 제28항에 있어서, 상기 리셋 신호는
    상기 OTP 메모리 장치의 테스트 신호인 것을 특징으로 하는 OTP 메모리 장치의 멀티플 프로그래밍 방법.
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