JPH01500318A - プログラマブル論理装置用限時プログラマブルデータ保護システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 プログラマブル論理装置用 限時プログラマブルデータ保護システム（技術分野） 本発明は、プログラマブル論理装置（ＰＬＤ）に関し、詳述すれば、ＰＬＤのア ーキテクチャを定めているデータなどのプログラム化したデータが不法改造され るのを防ぐための技術に関する。

（発明の背景） ＰＬＤでは、特定のアプリケーションの特定の機能を、ユーザがオン回路（Ｏｎ −ｃｉｒｃｕｉｔ）ヒユーズないしスイッチを介して、あるアプリケーションの 特定の機能を実行するｒ二めの弾力性のある論理アーキテクチャを構成すること ができる。このＰＬＤは、普通の論理ゲート素子と同じように、気楽に購入する ことができると共に、ゲート素子のように注文仕様にすることもできる。ＰＬＤ には、一般に、たくさんのヒユーズないしスイッチが使われて、製造及びプログ ラミングを容易化するうえで、これらのヒユーズないしスイッチは一つか、又は それ以上のアンドアレーないしオアアレーとして知られて０るマ）・リックスに 組み立てられている。従来のＰＬＤを使用するにあｌ二っては、システムデザイ ナ−は、ハードウェアをもっていかに実行さすかを説明した式を工夫した後、そ の式をＰＬＤプログラミング装置に入力している。そして、プログラミングして いないＰＬＤを装置に入れると、装置は式を解読して、ＰＬＤがユーザのシステ ムにおいて所望の論理関数を実行するよう該当するヒユーズを断線させｆ二り、 あるいは、該当するスイッチを設定する信号を出力するようになっている。

装置のアンドアレーにプログラミングしたデータの読み出しを防ぐために、バイ ポーラＰＬＩ）やＭＯＳ　Ｆ、ＰＲＯＩＡ　ＰＬＤに機密保護用ヒユーズ回路を 設けることは知られている。殊に、バイポーラ装置では、スイッチ素子としてヒ ユーズリンク（ｆｕｓｅｄ　１ｉｎｋ）を用いており、一旦断線すると消去でき ない。ＰＬＤに用いられている紫外線で消去しうるセルは、消去できるが、こう すればヒユーズも消去されてしまう。

電気的消去自在セルを用いたものであって、プログラマブルアレーとアーキテク チャデータとで複数の特定の論理装置に適合させられるＰＬＤについては、本発 明の譲受人に譲渡した、発明の名称ロ改良型プログラマブル論理装置」に係る米 国特許出願第７０７．６６２号に開示されており、そこで開示されている装置は 、汎用性があるので他のＰＬＤに取ってかわるものである。

参考に挙げた、発明の名称「プログラマブル論理装置用プログラマブルデータ機 密保護回路」に係る特許出願に開示されている機密保護回路では、例えば電気的 消去自在セルを用いた再プログラマブル自在論理装置の製造業者が、特定の論理 アーキテクチャに装置を適合させることができると共に、ユーザが、アーキテク チャデータなどのプロテクトをかけたデータを改造できないようにして、装置の アーキテクチャが改変されるのを防ぐことができる。ところが、ある用途では、 業者が機密保護ヒユーズを設定したとしても、装置のアーキテクチャをユーザが プログラミングできるか、又は、業者がヒユーズを設定しない場合では、装置の アーキテクチャないしプロテクトのかかったデータをユーザが繰り返して改変で きる仕様の機密保護回路をプログラマブルＰＬＤに設けるのが望ましいことがあ る。

したがって、装置を製造した後でも設定でき、しかも、ユーザが一回限り論理構 成（ｌｏｇｉｃ　ｃｏｎｆｉｇｕｒａｔｉｏｎ）をプログラミングでき、その後 は改変できないプログラマブルＰＬＤ用プログラマブルアーキテクチャ保護ヒユ ーズ回路がここに提供されることは、技術の進歩である。

更に、装置の製造時にイネーブルされると、Ｐｌ、Ｄのユーザはアーキテクチャ データをプログラミングすることはできるが、その後プロテクトされたデータを 作り変えることはできず、また、イネーブルされているのでなければ、何回も繰 り返してデータを再プログラミングできるような、限時プログラマブルアーキテ クチャデータ保護回路があることは、望ましいことである。

（発明の開示） 本発明によれば、プログラマブル論理装置を所定数の電気的消去自在セルで構成 することにより、前述の諸利点が実現できる。保護ヒユーズシステムがプログラ マブル論理装置に設けられているので、記憶セルを一回限り、プログラミングし 直すことができる。このシステムは、保護ヒユーズ作動信号に応答してヒユーズ イネーブル信号を出力するイネーブル回路を備えている。記憶セルにはデコーダ 回路が接続されているので、セル選択信号に応答して、プログラミングすべきセ ルが選択される。ヒユーズイネーブル信号とセル選択信号とに応答する保護ヒユ ーズ回路も、前記システムに備わっている。この保護ヒユーズ回路は、この回路 がセット、即ち、イネーブルされた後に一回に限って、記憶セルのプログラミン グを許容するが、その後はデコーダによるセル選択機能を不能としてセルの選択 が行われないように、デコーダ回路に接続されている。

（図面の簡単な説明） 本発明の前記した利点や、その他の利点などは、添付図面に示した好ましい実施 例の詳細な説明から明らかになるであろう。

第１Ａ図は、本発明のアーキテクチャ保護用ヒユーズを組み込んだプログラマブ ル論理装置を示すブロック図、第１Ｂ図は、第１Ａ図に示したＰＬＤ（プログラ マブル論理装置）の出力論理回路を備えた代表的な出力論理マクロセルの概略図 、第２図は、ＰＬＤにおける選択されたプログラマブルセルを保護するための限 時プログラマブル保護ヒユーズシステムのブロック図、第３図は、第２図のシス テムからなる保護ヒユーズイネーブル回路の概略図、 第４図は、第２図のシステムの保護ヒユーズ回路の部分概略図、第５図と第６図 とは、好ましい実施例で用いた、それぞれの行デコーダ論理回路の該略図である 。

（実　施　例） 本発明は、プログラマブル論理装置のための新規な保護ヒユーズシステムである 。以後の説明では、本発明が容易に理解されるように、論理回路とか、装置のブ ロック回路とかなど、特定の具体例を挙げて説明するが、当業者には、このよう な具体例を挙げなくとも、本発明を実施できるのは明らかである。他方、本発明 の説明が複雑になるのを避けるためにも、よく知られている公知の回路や装置に ついては、これを詳細に説明するようなことはしない。

第１Ａ図に、本発明による保護ヒユーズ回路を組み込んだＰＬＤの部分回路ブロ ック図を示す。ここに開示する実施例は、ＰＬＤの論理アーキテクチャを定めた プログラマブルデータを保護するものとしであるが、本発明は、一般に、再プロ グラマブルデータセルを用いたＰＬＤにおける設定データをプロテクトするのに 適用できるものであるのは、明らかである。

第１Ａ図に示したＰＬＤは、ＣＭＯ３製造技術を用いて、百足形パッケージに組 み立てられている。このＰＬＤは、複数の電気的プログラマブルセルが行列配置 になっているアンドマトリックス１０で構成されている。セル列は（図示してい ないインバータなしで）積項を形成して、この積項（ｐｒｏｄｕｃｔ　ｔｅｒｍ ）に入力される行入力ラインからの信号のアンド論理の組み合わせを構成してい る。各行入力ラインと各列、即ち、積項との交点にセルを配置して、このセルを 以ていずれかの行入力ラインを対応する列入カラインに選択的に接続させる。出 力論理回路４０は積項を、装置の論理出力として出力ビンから出力させるもので ある。従って、ユーザは、アレー１０のユーザ設定部分のセルないしビットをプ ログラミングすることによって、いずれかの入力信号が装置の論理出力をもたら すかを決めることができる。その意味で、アンドアレーのプログラミングができ る点については、従来公知であり、例えば、著書ｒＰＡＬ　ＨａｎｄｂｏｏｋＪ 　（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏ−ｒｉｅｓ社発行、１８８３年度。５頁か ら１１頁までの第１章）に記載されているところである。

本発明の詳細な説明するうえで、図示のＰＬｒ）の論理アーキテクチャは、アー キテクチャ行と、アレーのｒＸＯＲｊ行とに記憶されているデータビットの状態 によって決まるものとしである。ＸＯＲ行のビットは、ＰＬＤの出力ラインを反 転して反転論理出力か、又は、非反転論理出力のいずれかを出力させる働きがあ る。従って、ＰＬＤの出力ラインが８本あるとすれば、ＸＯＲ行の８ビツトが、 各出力ラインのインバータが作動したかどうかを、決めることになる。この実施 例では、アーキテクチャ行には７４データビツトがあって、残りの出力回路のア ーキテクチャ、即ち、ＰＬＤの出力回路４０が構築されている論理出力バスと機 能を定めているアーキテクチャを決めることになる。

例えば、第１Ｂ図に、出力回路４０を備えた出力論理マクロセル（ＯＬＭＣ）５ ０の概略図を示す。この例においては、８個の積項がセル４０に供給されるもの としであるが、回路４０ではこれが８倍になってアンドアレー１０から６４個の 積項が供給されるようになっている。通常のユーザモードにあれば、８ビツトバ ス５２を介して、８個の積項に対応する８個のセンス増幅器の出力が０ＩＪＩＣ ５０に供給される。ＯＬＭＣ５０の出力は、ピン５４に出されるが、組み合わせ （非同期）状態か、整合（ｒｅｇ　ｉｓ　ｔ　ｅｒｅｄ）　（同期）状態のいず れかで、出力信号をアクティブハイか、アクティブローにそれぞれ設定する。共 通イネーブル信号ＯＥは、装置の総ての同期出力に接続されるか、又は、非同期 出力用イネーブル制御出力を出力させるのに積項を使うこともできる。

ＰＬＤの出力回路の構成要件は、アーキテクチャ行に記憶されているアーキテク チャ制御ワード内のビットをプログラミングすることで制御できる。アーキテク チャ制御ピッ１−ＡＣＯと８個のＡＣ１ビットとにより、出力が常時オン・オフ （入力として）され、かつ、共通のＯＥ項を備えるか、又は、積項から個別的に ３状態（ｔｒｉｓｔａｔｅ）に制御される。また、アーキテクチャ制御ビットは 、マルチプレクサ−５６を介して、アレーフィードバック環のソースを決定する と共に、別のマルチプレクサ−６０を介して、組み合わせ出力か、整合出力かの いずれかを選択する。ＳＹＮビットは、ＰＬＤが整合出力機能を持っているか、 あるいは、組み合わせ出力機能のみを持っているかどうかを、決定する。８個の ＸＯＲビットが、各装置の出力の極性を決定する。

尚、ＯＬＭＣの作用については、当業者には明らかなことであるので、ここでは 詳述しないものとする。

プロテクトすべきデータの種類や位置について説明したことは、本発明はＴ’Ｌ Ｄ内の特定の位置におけるアーキテクチャデータを保護することに限定されるも のではないから、あくまでも例示的なものである。

好ましい実施例では、マトリックスのＰＬＤデータセルは、電気的消去自在浮動 ゲートトランジスタで構成されている。これらの浮動ゲートトランジスタは、セ ル診断時にそれぞれ導通状態と非導通状態になるデプレーションモードとエンハ ンスモードのいずれかに設定されている。データセルは、浮動ゲート）・ランジ スタの他に、特定のセルを選択すべく、適当な入力ラインにより開閉されるセル セレクトトランジスタを備えている。各行の記憶セルは、装置が「エディツトモ ードにあれば、特定の行のセルを選択し、各セルの浮動ゲートトランジスタのゲ ート、ソース、ドレインに適当なプログラミング電圧を印加して、プログラミン グデータの状態に応じて該当する浮動ゲートトランジスタをデプレーションモー ド（診断時に導通）に設定することにより、設定できる。したがって、選択され た行におけるあるセルのみが、プログラミング用としてその行のセルが選択され れば、「診断時に導通」状態に設定される。これらのあるセルとは、装置のユー ザが、プログラミングデータを指定して、プログラミングモード時に浮動ゲート トランジスタに印加する電圧のレベルを決めることにより、選択される。この手 順をアレー１０の各アクティブ行ごとに繰り返す。

このようなＰＬＤにあっては、装置の所定のビンに高電圧（本２０ボルト）信号 ＥＤＴを印加すれば、装置をエディツトモードにすることができる。エディツト モードにあれば、マトリックス１０の各行の行デコーダは作動状態にあり、そう でなければ、装置をピン機能に設定（ｒｅｃｏｎｆ　ｉ、ｇｕｒｅ）することに なる。エディツトモードにおいては、装置の６つの入力ビン信号が、特定の行ア ドレスを指定する６ビツトワードＲＡＧ（行アドレスゲート）を定めることにな る。従って、例えば、行デコーダ２０．３０（第１図）が、ＸＯＲ行とアーキテ クチャ行とをそれぞれ選択する特定のＲＡＧワードを解読する。各行デコーダへ の入力は、ＲＡＧワードと、アレーにおける、ユーザがアクセスできる各記憶セ ル位置をクリアーないし消去するに当たり、ユーザが作動させるＣＬＲ信号とか らなる。ＸＯＲ行デコーダ２０への別の入力としては、ユーザが診断モード時に アンドアレーセルとＸＯＲ行とをプロテクトするに際して作動させる保護ヒユー ズ回路により発仕られる信号であるＵＳＦ信号がある。

アーキテクチャ保護ヒユーズ３５は、保護ヒユーズが製造時にイネーブルされて いれば、アーキテクチャ構築ビットをプログラミングするために、ユーザがアー キテクチャ行に一回限り、アクセスできるようにするために設けられている。製 造業者が保護ヒユーズを設定しなかった場合では、ユーザはアーキテクチャビッ トを繰り返してプログラミングすることができる。このよ゛うなアーキテクチャ 構築ビットは、論理出力回路４０の形態（ｃｏｎｆｉｇｕｒａｔｉｏｎ）と、ア ンドマトリックスに対するその関係を定めている。したがって、アーキテクチャ 保護ヒユーズ３５の出力ＶＳＦがアクティブであれば、プログラミングのために アーキテクチャ行を選択するデコーダ３０の機能は不能（ディスイネーブル）に されている。

限時プログラマブル保護ヒユーズシステムの回路ブロック図を第２図に示す。こ のヒユーズシステムは、システムが製造時にイネーブルされていれば、プロテク トされたセル位置をプログラミングし、その後、二度とそのセルがプログラミン グされるのを阻止するプログラミングサイクルを、ユーザが一回限り行えるよう になっている。

限時プログラミングが行えるこのヒユーズ回路の利点は、プログラマブル論理装 置の製造業者が、ユーザによるプログラミングが行えるように装置を構築できる 点にあって、それに上り、ユーザは、−回限り所望の論理構成にプログラミング することができると共に、その後はそのようにプログラミングした論理構成にロ ックしておくことができる。又、製造業者としては、保護ヒユーズを設定すべき か、又は、設定しない方が良いかを自ら決定でき、設定しないことにしたのであ れば、ユーザは、論理構成を定めている設定データを繰り返して変えることがで きる。

第２図において、保護ヒユーズ３５は、保護ヒ１−ズイネーブル回路１００と、 保護ヒユーズ回路３００とで構成されている。保護ヒユーズイネーブル回路１０ ０は、保護ヒユーズイネーブル信号ＳＦＥを保護ヒユーズ回路３００に供給する ことて、保護ヒユーズ回路３００をイネーブルする。すると、保護ヒユーズ回路 ３００は、本実施例ではアーキテクチャデータを含むデコーダ３０に保護ヒユー ズ信号ＶＳＦを供給する。

保護ヒユーズイネーブル回路− この保護ヒユーズイネーブル（ＳＦＥ）回路１００の一例を第３図において、概 略図で示す。ＰＬＤはＣＭＯＳ製造技術を用いて組み立てられるものとして説明 しにが、ＳＦ２回路はＮＭＯＳ型トランジスタ１０９．１１１．１１３．１７７ 、］１９．１２］て構成されている。これらのトランジスタは、ターンオン（ｔ ｕｒｎ−ｏｎ）ゲート電圧の閾値が負となるように、ヒ素を不純物としてドープ されたものである。

トランジスタ１０９．１１１．１１３とインバータ１０７とは、ノード１０６に 接続した高インピーダンス電圧プルアップ回路１１０を構成している。

このプルアップ回路１１０は、トランジスタ１０５が非導通時に、ノード１０６ をノード１１２の電位（・２０ボルト）に引き上げるが、ノード１０６が接地さ れると、即ち、トランジスタ１０５が導通すると、ノード１０６への本２０ボル ト電圧供給を遮断するようになっている。トランジスタ１１７．１１９．１２１ とインバータ１１５とは、ノート１１６に接続した類似の電圧プルアップ回路１ １６を構成している。しかし、ノード１２２が接地されると、プルアップ回路１ １６はノード電位を接地電位よりも高くすることはできない。このようなプルア ップ回路は公知であるので、ここでは詳しく説明しないものとする。

トランジスタ１２５は、ＳＦＥ回路１００のデータ記憶素子であって、浮動ゲー ト型Ｎ−チャンネル電界効果トランジスタである。浮動ゲートトランジスタにつ いては、半導体デバイスとしてよく知られており、その特性などについては、１ ９６９年にＪｏｈｎ　Ｗｉｌｅｙ　＆　５ｏｎｓ社より出版された、Ｓ、Ｍ、　 Ｓｚｅ著ｒＰｈｙｓｉｃｓ　ｏｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅ ｓ：の第１０章において詳述されている。本実施例における浮動ゲートトランジ スタは、エンハンスモード又はデブレーションモードしおけるトランジスタの動 作形態を定めるために、周知のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　トンネル効果 を利用するようになっている。浮動ゲートは、トランジスタのドレイン域とは酸 化物源１（１００人）の厚みだけ隔離されているので、充分な電界さえあれば、 ドレインと浮動ゲートとの間で電荷が流れる。

後述するように、浮動ゲートトランジスタ１２５が消去される、即ち、エンハン スモート（診断時に非導通）に設定されると、保護ヒユーズイネーブル回路の出 力ＳＦＥがハイになって、ｌ’ＬＤアーキテクチャ行データか繰り返してプログ ラミングできるようになる。他方、浮動ゲートトランジスタがデプレーションモ ード（診断時に導通）に設定されると、保護ヒユーズイネーブル回路の出力ＳＦ Ｅがローとなって、保護ヒユーズ回路３００がイネーブルされる。

ノアゲート１０１への入力信号は、ＣＬＦ、　ＥＤＴ、　ＳＦＥの各信号と、Ｓ ＦＥ回路１００のインバータ１５１からの出力信号である。これらのゲートへの 入力信号が総てローであれば、ノアゲート１０１からの出力信号はハイとなる。

ノード１０２におけるノアゲート１０１の出力は、ノアゲート１０３の一方の入 力端子に入力される。このノアゲート１０３には、ノードｒＰ２１Ｊからも入力 信号が他方の端子に供給されている。このノードは、装置のグイパッケージ（ｄ ｅｖｉｃｅ　ｄｉｅ　ｐａｃｋａｇｉｎｇ）を施す前に限って、ウェハープロー ブ（％ａｆｅｒ　ｐｒｏｂｅ）にアクセスできるウェハープローブパッド（ｐａ ｄ）から保護されている。

後述するように、ノードＰ２１は、トランジスタ１０５を非導通状態にして、プ ルアンプ回路１．１０をしてノード１０６をハイレベルにせしめるオーバーライ ド作用を行わせるものである。Ｐ２］がハイにさせられると、ノード１０４にお けるノアゲートの出力が他のゲート入力の状態に拘わらずローとなるので、ノア ゲートの作用によりノード１０６がハイになる。

ノードＰ２１がローであれば、ノアゲート１０３は、ノアゲート１．０１の出力 であるノード１０２における信号を反転させることになる。これにより論理オア 作用を行ったことになるので、Ｐ２１がローであれば、ノード１０４の状態は、 ＣＬＲ，ＥＤＴ、　ＳＦＥの論理オアである。

ゲート１０３の出力１０４は、トランジスタ１０５のゲートに印加されるように なっており、その出力１０４がハイであれば、トランジスタ１２５．１１３を導 通さ仕ることになる。プルアップ回路１１０におけるトランジスタ１２５．１１ ３のゲートと接続されているノード１０６はその時、接地される。

ゲー１−１０３の出力がローであれば、トランジスタ１０５は非導通となり、ノ ード１０６が接地されることはなく、したがって、ノード１０６における電位が プルアップ回路１１０の作用により、＋２０ボルトに引き上げられる。

トランジスタ１０５が導通していると、プルアップ回路１１６は、プルアップ回 路１１０とノード１０６とについて説明し１このと同様に、ノード１２２に対し て作用する。しかし、ノード１２２が接地される回路には、トランジスタ１２３ 、】２５．１２７を介する第１回路と、トランジスタ１３１を介する第２回路の 二種ある。

トランジスタ１２３は、ダイオード作用を行うべく接続されており、電気的消去 自在プログラマブルデータ記憶セル１２４を構成すべく、トランジスタ」２５と 共に用いられている。記憶セル１２４の状態の診断は、インバータ１１５により 行われ、これは、ノード１０６が接地（トランジスタ１０５は導通状態）、トラ ンジスタ１２７は導通（そのゲートに印加される信号ＡＳＧは＋２．５ボルト） 、トランジスタ１３１は非導通（そのゲートは接地される）となれば、行われる 。ノード１２２の状態は、記憶セル１２４の状態によって変わる。換言すれば、 浮動ゲートトランジスタ１２５が消去されているエンハンスモードになれば、ト ランジスタ１２５は非導通になる。そのとき、ノード１２２はプルアップ回路１ １．６の作用により、ハイにされ、ノード１３３におけるインバータ１１５の出 力はローとなる。

他方、トランジスタ１２５がデプレーションモードに設定されていると、トラン ジスタのゲートは接地されて導通する。そこでトランジスタ１２７も導通すれば 、ノード１２２はローとなり、このような状態では、ノード１３３におけるイン バータ１１５の出力はハイとなる。

インバータ１１５の出力と接続したノード１３３は、インバータ１１８を介して ラッチ１４０に接続されている。他方、ラッチ１４０の出力は、ＳＦＥ回路の出 力信号ＳＦＥであって、これはインバータ１５１で反転されてＳＦＥとなって、 ノアゲート１０１に入力される。そこで、ＥＤＴがハイとなれば、信号ＳＦＥは そのままの状態にラッチされ、ＥＤＴがハイにあるかぎり、ノード１３３の状態 がその後どのように変わっても、ノード１３３の状態に左右されることはない。

保護ヒユーズ回路 保護ヒユーズ回路３００の概略図を第４図に示す。この回路３００は、浮動ゲー トＮチャンネルトランジスタ３２５とセレクトトランジスタ３２３とからなる電 気的消去自在セル３２４で構成されている。セル３２４のノード３２２は、信号 ＳＦＨにより開閉されるトランジスタ３３１を介して接地されている。この保護 ヒユーズ回路３００には、トランジスタ３１７．３１９．３２１とインバータ３ １５からなる高電圧プルアップ回路３１６も設けられていて、第３図の回路１１ ６について説明したのと同様に作用する。

ノード３３３におけるインバータ３１５の出力はラッチ３４０に供給され、ラッ チ３４０からの出力はノアゲート３４５の一端子に供給される。ノアゲート３４ ５の他方の入力端子には、信号ＳＦＥ、　Ｐ（装置がエディツトモード以外にあ れば、アクティブ）が入力されるようになっている。

ノアゲート３４５からの出力ＶＳＦは、保護ヒユーズ回路３００の出力信号を構 成している。

セル３２４は、プログラマブルアレーを構成するように、アレ−１０全体に亙っ て同様に設けろれｒこものの一部分を示すに過ぎないものである。

回路３００は下記のように作用する。セル３２４は、セレクトトランジスタ３２ ３のゲートにハイ信号が印加される、即ち、信号ＡＲＣ）Ｉ　ｌ？０１が論理ハ イレベルにあれば選択される。トランジスタ３２５は、そのゲ−トに印加される 公称＋２．５ボルトの信号ＭＣＧＩにより診断（ｉｎｔｅｒ−ｒｏｇａｔｅ）さ れる。従って、セル３２３が「選択」され、トランジスタ３２５が診断されると 、トランジスタ３２３は導通する。トランジスタ３２５は、デプレーションモー ドにあれば導通するが、エンハンスモードに消去されると、非導通になる。

装置が通常ユーザモードにあると、信号ＡＳＧは公称＋２゜５ボルトであって、 トランジスタ３２７を導通状態にしている。ノード３２２における電位は、その ときのトランジスタ３２５の状態に応じて変わる。例えば、トランジスタ３２５ が導通しておれば、ノード３２２は接地電位になり、ノード３２２におけるセル のセンス出力（ｓｅｎｓｅｄ　ｏｕｔｐｕｔ）はハイとなる。他方、トランジス タ３２５が非導通であれば、ノード３２２はプルアップ回路３２６の作用により 、ハイレベルに引き上げられ、ノード３２３におけるセル３２４のセンス出力は ローとなる。

セル３２４は、アーキテクチャ行が選択されると同時に、プログラミングのため に選択される。換言すれば、信号ＡＲＣＨＲＯＷがハイになれば、セレクトトラ ンジスタ３２３が導通状態になり、浮動ゲートトランジスタ３２５のゲートにお けるＭＣＧＩ信号が接地される。また、信号ＡＳＧも接地されて、ゲートトラン ジスタ３２７を非導通状態にする。

このような状態になると、ノード３２２の電位は、信号ＳＦＥがハイでトランジ スタ３３１を導通させている限り、接地レベルにある。これにより、トランジス タ３２５がデブレーションモードに設定されるのを防いでいる。

ＳＦＥビットをプログラミングすることによりＳＦＥ回路がイネーブルされると 、信号ＳＦＥはローどなってトランジスタ３３１を開成する。これにより、アー キテクチャ行が次のプログラミングのために選択されると、トランジスタ３２５ がデプレーションモードに設定できるようになる。そこでセレクトトランジスタ ３２３が＋２０ボルトのハイレベルに引き上げられ、トランジスタ３２７．３３ １が開成し、信号ＭＣＧＩが接地されると、ノード３２２における電位が、トラ ンジスタ３１９．３２１のプルアップ作用により上昇する。インバータ３１５は 、ノード１２２での電位の上昇に伴ってローに反転し、かくてトランジスタ３１ ７を開成するので、ノード３２２の電位が＋２０ボルトに上昇する。トランジス タ３２５のゲートが接地し、ドレインが、・２０ボルトからエンハンスモード時 のトランジスタ３２３の電圧閾値を差し引いた電圧、即ち、約１８ボルトにあれ ば、浮動ゲートからドレインへと電子か流れ、トランジスタ３２５をデプレーシ ョンモードに設定するようになる。このモードにあれば、セル３２４は、２．５ ボルトの信号ＭＣＧＩにより診断されれば導通し、インバータ３１５により検出 されるとノード３２２を接地させるようになる。インバータ３１５の入力が接地 １ノベルになると、その出力はハイになる。

保護ヒユーズ行デコーダ 保護ヒユーズイネーブル作用を選択する行デコーダ１４５は、第５図に示しであ る。このデコーダ１４５は、基本的には、ＲＡＧ行選択信号に応じてオア解読作 用（第３図においてオア・アンド複合ゲート１３３で示したものの作用）を行う ものである。デブレーショントランジスタ１３７は、ノードがトランジスタ１３ ６とトランジスタ１３５ａ＝１３５ｆとを介して接地されていない時に、ノード １３５ｇに対して電圧プルアップ作用を行う。インバータ１３８は、ノー）”１ ３５ｇの状態を反転させるものであり、ノード１３２はトランジスタ１３１（第 ３図）のゲートに接続されている。そこで、ＳＦＥ行を選択すれば、トランジス タ１３５ａ＝１３５ｒはそれぞれ開成し、トランジスタ１３７がノード１３５ｇ における電圧を引き上げ、それに伴ってノード１３２がローレベルになる。反対 にＳＦＥ行が選択されず、ＥＤＴがハイになっておれば、ノード１３５ｇは接地 し、ノード１３２はハイとなり、かくてトランジスタ１３１は閉成する。

アーキテクチャ行デコーダ アーキテクチャ行デコーダ３０の概略図を第６図に示す。このデコーダ３０は、 行アドレスゲート（ＲＡＧ）行選択信号を解読して、プロテクトのかかった情報 、即ち、本実施例ではアーキテクチャデータを含む行を選択するようになってい る。一般に、行を選択するのは、特定の行にあるデータをプログラミングするか 、または、検索確認するために行われる。従って、このデコーダ３０は、ＲＡＧ ワードとＥＤＴ信号とに応じて、ノア作用を行う。トランジスタ２（１５，２１ ０とデプレーショントランジスタ２１５．２２０．２２５とは、高インピーダン ス高電圧プルアップ回路を構成している。従って、ノード２５０が接地されてい ない場合、ノード２５０における電位はこの高電圧プルアップ回路の作用により 、ハイレベルに引き上げられる。

装置がエディツトモードにあれば、信号ＥＤＴはハイであるり、従って、トラン ジスタ２４７は閉成している。「バルク消去（ｂｕｌｋ　ｅｒａｓｅ）ｊサイク ルを行うとき以外では、ＣＬＲはローであり、従って、トランジスタ２４６は開 成していると共に、ノード２５０は、ＲＡＧアドレスの如何に拘わらず、＋２０ ボルトに引き上げられている。各トランジスタ２４０〜２４５は、アーキテクチ ャ行を選択する適当なＲＡＧワードがあれば、開成するので、ノード２５０がト ランジスタ２４０〜２４５を介して接地される余地はなく、トランジスタ２４８ が閉成するのでもなければ、ノード２５０はハイに引き上げられたままである。

ノード２５０は行デコーダの出力が出される端子であり、アーキテクチャ行の記 憶セルからなる各セレクトトランジスタに接続されているので、プログラミング や検索確認に当たってその行における各記憶セルを選択するようになっている。

ノード２５０の電位が高ければ、トランジスタ２４９が閉成し、かくて、プログ ラマブルセルマトリックス（例えば、第４図に示しｆこセル３２４）の浮動トラ ンジスタからなる記憶素子のゲートと接続したノードＭＣＧ１１．：ＭＣＧφが 供給される。ＭＣＧφ信号は、ユーザアレーセル状態の診断時には適当な電圧レ ベル（↑２．５ボルト）にあるので、ノード２５０にハイ信号があれば、遍ＣＧ Ｉを＋２０ボルトへ上昇させることで消去すべきアーキテクチャ行の記憶セルを 選択することができる。

ＶＳＦがローであれば、即ち、アーキテクチャ保護ヒユーズを消去すれば、デコ ーダ３０のトランジスタ２４８は開成するので、ノード２５０は選択されればハ イとなる。しかし、保護ヒユーズが設定されれば、ＶＳＦはハイとなり、トラン ジスタ２４８は閉成する。このようになれば、ノード２５０はトランジスタ２４ ８．２４７を介して接地されることになり、ＲＡＧワードの法要に拘わらず、ア ーキテクチャ行の記憶セルが選択されるのを阻止する。

ＰＬＤがバルク消去サイクルにあると、ｃＬＲはローとなり、トランジスタ２４ ６は開成する。このとき、ノード２５０は、ＶＳＦがハイになっているのでもな ければ、　ＲＡＧワードの状態に拘わらず、ハイレベルに引き上げられる。しか し、保護ヒユーズ信号ＶＳＦは、即ち、ハイになっておれば、アーキテクチャ行 のバルク消去サイクルをキャンゼＳＦＥ回路の状態を初期化するには、ＰＬＤチ ップ組み立てのウェハープローブの段階で、ウェハーを一旦パッケージしてしま えばアクセスできないウェハーパッドからノードＰ２１を強制的にハイにする。

ノ゛アゲート１０３は、その入力がいずれもローであれば、ハイの出力を出すよ うになっているので、このノアゲート１０３への一方の入力（Ｐ２１）が強制的 にハイとされると、その出力はローとなり、トランジスタ１０５のゲートがそれ に伴ってローとなって非導通になる。

トランジスタ１０５が非導通であれば、ノード１０６が接地されることはなく前 述した電位まで引き上げられるから、インバータ１０７の出力がローに切り替わ り、トランジスタ１０９が開成する。他方、トランジスタ１１１は閉成し、トラ ンジスタ１１１．１１３も閉成し、トランジスタ１２５のゲートと接続したノー ド１０６の電圧が一２０ボルトに上昇する。

このような状態にあり、しかも、装置がエディツトモードにあれば、セル１２４ の浮動ゲートトランジスタ１２５が「消去」されて、トランジスタ１２７．１３ １を閉成することによりエンハンスモードに設定される。トランジスタ１２７の ゲートにおけるＡＳＦ信号は、５ボルトになっていて、トランジスタ１２７を閉 成している。エディツトモードにおいてはＥＤＴ信号はハイであり、この場合、 保護ヒユーズ行は選択されておらず、従って、前述したようにトランジスタ１３ １のゲートはハイであるので、トランジスタ１３１は閉成している。トランジス タ１２５のドレインとソースとが、導通しているトランジスタ１２７．１３１を 介して接地され、しかも、そのトランジスタのゲートが＋２０ボルトであれば、 ドラインから浮動ゲートへと電子が流れ、かくて、トランジスタを強エンハンス モードに設定する。この場合、トランジスタを閉成するのに要する正のゲート電 圧閾値は少なくとも６−７ボルトである。トランジスタ１２５のゲートは診断時 に接地されているから、トランジスタは非導通になっている。他方、ノード１２ ２（よハイ、ノード１３３におけるインバータ１１５の出力はローとなっている 。

ＳＦＥ信号と、インバータ１１８の出力はハイである。

ヒユーズ回路の作動 アーキテクチャ保護ヒユーズ回路は、保護ヒユーズ行をアドレスし、セル１２５ のトランジスタ１２４をデブレーシタンモード（診断時に導通）に設定すること により、作動させることができる。保護ヒユーズ行が選択されると、第５図に示 したデコーダ回路の出力はローとなる。これによりトランジスタ１３１は開成し 、従って、ノード１２２がトランジスタ１３１を介して接地される余地がなくな る。

トランジスタ】２５をデプレーションモードに設定するには、トランジスタ１０ ５を閉成してノード１０６をローにする。ノード１０６をローにするのは、ＰＬ Ｄをパッケージした後で、しかも、バッドＰ２１へのアクセスができなくなった 後に限ってできる。エディツトモード時のＥＤＴ信号はローである。他方、ＳＦ Ｅ信号は、回路１００がイネーブルされるまではローになっている。しかし、Ｃ ＬＲ信号は、ユーザによるクリアーサイクル時のみ、ローになっており、それ以 外ではハイになっている。ノアゲート１０３への両方の入力がローであれば、ト ランジスタ１０５は閉成していると共に、トランジスタ１２５のゲートは接地さ れている。同様に、信号ＡＳＧはローになって、トランジスタ！２７を開成して いる。

このような条件の下では、ノード１２２における電位は、トランジスタ１１９． １２１のプルアップ作用により上昇している。それに伴って、インバータ１１５ はローに切り替わり、トランジスタ１１７が開成し、かくて、ノード１２２の電 位が一２０ボルトになる。トランジスタ１２５のゲートが接地され、ドレインが 、→２０ボルトから、装置がエンハンスモードにあるときの電圧閾値を差し引い た電圧、即ち、約１８ボルトにあれば、浮動ゲートからドレインへと電子が流れ 、トランジスタをデプレーションモードに設定する。今、通常ユーザモードにあ るとすれば、トランジスタは、そのゲートが接地され、かつ、インバータ１１５ により選択されると導通して、ノード１２２をローにする。他方、インバータ１ 】５の入力がローであれば、そのインバータはハイ出力を出す。

インバータ１１５の出力はインバータ１１８を介してラッチ１４０に供給される ので、ラッチ１４０は、入力の状態を記憶した後、エディツトモード時にＥＤＴ 信号りいイになれば入力状態を表しｒ二出力ＳＦＥを出す。

反対に、ＥＤＴがローであれば、ラッチは透明になっている。このラッチは、診 断電圧がプログラミング時の条件に変わったときに、エディツトモード時にＳＦ Ｅ信号が変化するのを防いでいる。

ＳＦＥ信号がハイの状態にあれば、後述の回生消去（ｒｅｇｅｎｅｒａｔ　１ｖ ｅｅａｒｓｅ）を阻止し、保護ヒユーズ回路３００をイネーブルさせる。ＳＦＥ 回路１００は、いったんイネーブルされると消去されることはない。

保護ヒユーズシステムの作用 保護ヒューズンステム３００は下記のように作用する。即ち、ＳＦＥイネーブル 回路１００が作動して、ローレベルの信号ＳＦＥを出力したとする。すると、Ｓ ＦＥ信号により）・ランジスタ３３１が非導通となるので、ノード３２２がリリ ースされる。この状態になれば、セル３２４が、アーキテクチャ行が選択された 時に、即ち、行デコーダ３０の出力であるＡＲＣＨＲＯＷ（８号がハイレベルに なり、浮動ゲートトランノスタ３２５のゲートを駆動する信号ＭＣＧＩがプログ ラミング時に接地された時に導通状態になる。セル３２４が一旦導通状態（診断 された時）に設定されると、セルのデータの状態がノード３４１（チ３４０の出 力）にラッチされ、ノアゲート３４５の出力（信号ＶＳＦ）がハイとなり、第５ 図に示した行デコーダ３０のトランジスタ２４８が導通状態になる。トランジス タ２４８のゲートがハイに駆動されると、信号ＡＲＣＨＲｏＷがローに引き下げ られ、かくて、アーキテクチャ行のセルが再びプログラミングされなくなり、こ れにより装置のアーキテクチャが改変されるのを防ぐことができるのである。

組立後の回生ＳＦＥ消去 ＳＦＥ回路が「消去」されると、ＰＬＤアーキテクチャを、元の論理状憩から作 り直す（ｃｏｎｆｉｇｕｒｅ　ｏｒ　ｒｅｃｏｎｆｉｇｕｒｅ）ことが出来る。

浮動ゲートからのｉｉｉ損失により保護ヒユーズ回路３００がイネーブルされる ことから、ＳＦＥ回路の「消去凹状態がそれにより悪化（ｄｅｇｅｎｅｒａｔｅ ）　Ｌ。

ないようにすることは重要なことである。これは、組立後の回生消去機能で達成 し得る。この回生消去機能は、回路１００のノアゲート１０１への全入力がロー 、即ち、ＳＦＥがロー（消去されている）になって装置が「クリアー」モード（ ＳＦＥ　＝　ＣＩＪ　＝　０）になり、トランジスタ１３１が閉成しｋ（即ち、 保護ヒユーズ行が選択されない）時に行われる。

このような条件が揃えば、ノード１０２はハイとなってトランジスタ１０５を開 成するが、これによりノード１０６がハイとなって＋２０ボルトに達するので、 セルがそのエンハンスモード時の浮動ゲート電位へ消去される。この回生消去は 、ユーザが装置のクリアー機能を選択する都度で、しかも、ＳＦＥがハイでない ときに行われる。ＰＬＩ）は、ユーザが「バルク消去」サイクル時（この時、Ｅ ＤＴとＣＬＲとは共にローになっている。）にメモリーの全アドレス位置を消去 できるようになっている。回生消去を行うときは、ＳＦＥがハイで、ゲート１０ １の出力がローのままであるから、プログラミングしたＳＦＥ回路のセル１２４ を消去してしまうことはない。即ち、ゲート１０３への両方の入力がローであれ ば、その出力はハイとなって、トランジスタ１０５を閉成するとともに、浮動ゲ ートトランジスタ１２５のゲートを接地させるようになる。トランジスタをエン ハンスモードに消去するためには、ゲートをハイレベルのプログラミング電圧に 引きとげる必要があるので、記憶セルが消去されることはない。従って、回生消 去機能を用いた場合、その影響が及ぶのは、消去したＳＦＥ回路のセルのみであ る。

減少した診断電圧 高温環境でのパッケージによりもたらされるトランジスタ１２５の浮動ゲートの ｉ！を荷損失に対する対策は、記憶セル１２４の続出し電圧、即ち、診断電圧を 減少させることにより得られる。一般に、ＰＬＤにＳＦＥ回路のセル１２４をパ ッケージする時は、そのＳＦＥ回路のセルは消去されている。例えば、製造業者 は、ＳＦＥ回路１００を組立後イネーブル出来るようにすることがある。ＳＦＥ 回路１００の記憶セル１２４のトランジスタ１２５は、この種の記憶セルから読 出しを行うのに公称＋２．５ボルトのゲート電位が使われているのに対して、そ のゲート電位が接地電位であれば、読み出される、即ち、診断される。トランジ スタ１２５の浮動ゲートからの電荷損失はエンハンスモードの時に起こるので、 トランジスタを閉成するのに必要な所要ゲート電圧の閾値は減少する。従って、 セル診断電圧を−２，５ボルトから０ボルトへ減少させると、高温に伴う電荷損 失に対してゆとりを持ｒニせることが出来る。

ＰＬＤをパッケージしてその後にＳＦＥ回路１００をイネーブルした場合、ＳＦ Ｅ回路のセル１２４を消去することは出来ない。即ち、回路の論理状態が、保護 ヒユーズをイネーブルしたとき、即ち、ＳＦＥがローになっているときに記憶ト ランジスタ１２５が消去されない状態になっている。これは、ノアゲートの作用 と、そのゲートに対する入力の状態が前述のようになっているからである。従っ て、好ましい実施例における保護ヒユーズでは、回路が一旦イネーブルされると 、プロテクトのかかったデータを一回に限ってプログラミングし直すことが出来 る。

ここまで、ＰＬＤにおけるプロテクトのかかった情報を一回に限って選択的にプ ログラミング出来る新規な保護回路について説明した。

尤も、プロテクトのかかったデータを再びプログラミング出来るようにするかど うかは、ＰＬＤの製造業者がＰＬＩ）をユーザへ出荷する前に決定することが出 来る。更に、保護システムによりプロテクトがかけられていないアンドアレーの セルは、保護システムを作動させても、再びプログラミングできる。

前述した実施例は、本発明の原理を示した特定の実施例を例示したものに過ぎな い。当業者には、本発明の範囲から逸脱することなく、このほかの変形例も容易 に考えられるものである。

Ｆ／Ｇ、４ す（Ｖ

Claims (1)

1. 【特許請求の範囲】 １．入力信号が送られる複数の入力ラインと、装置の論理出力を出す出力論理回 路と、前記入力ラインと出力論理回路との間に接続した電気的プログラマブルセ ルからなり、第１群の前記セルのそれぞれの状態で、どの入力信号が装置の論理 出力をもたらすかを決定するようになっているアレーにして、 その状態が前記出力論理回路の論理アーキテクチャを決定するようになっている 第２群のセルをも備えたセルアレーと、前記第２群のセルの限時プログラミング を選択的に許容する保護ヒューズシステムとからなり、 前記保護ヒューズシステムが、 保護ヒューズ作動信号に応答して保護ヒューズイネーブル信号を出力するイネー ブル回路と、 セル選択信号に応答して、プログラミングデータによって定まる状態にプログラ ミングすべく前記第２群のセルを選択する選択手段と、 前足ヒューズイネーブル信号と前記セル選択信号に応答するものであって、前記 選択手段に接続されて、前記イネーブル回路がイネーブルされた後に一回に限っ て前記第２群のセルのプログラミングを許容するが、その後は、前記セルがプロ グラミングのために選択されるのを阻止すべく前記選択手段を不能にする保護ヒ ューズ回路とから構成されていることよりなるプログラマブル論理装置。 ２．請求の範囲第１項に記載のものであって、前記選択手段が、装置に対して出 されたセルアドレス信号を解読する回路であって、所定のセルアドレス信号に応 答するデコーダ回路からなること。 ３．請求の範囲第２項に記載のものであって、前記アレーのセルが、行列配置に なっており、前記第２群のセルが所定行のセルからなり、また、前記セルアドレ ス信号の状態で行が指定されるようになっていると共に、前記デコーダ回路がこ のアドレス信号に応答して前記所定行を選択するようになっていること。 ４．請求の範囲第３項に記載のものであって、前記デコーダ手段が、前記保護ヒ ューズ信号に応じてプログラミングのために前記所定行のセルを選択するデコー ダの作用を不能にするディスイネーブル手段で構成されていること。 ５．請求の範囲第４項に記載のものであって、前記デコーダ回路が、前記行アド レス信号に対してノア作用を行うようになっており、前記ディスイネーブル手段 が、前記保護ヒューズ信号によりハイの状態になって前記デコーダの機能を不能 にするノアデコーダヘの入力からなること。 ６．請求の範囲第１項に記載のものであって、前記出力論理回路が、組合わせ出 力ないし整合出力を選択的に出力する出力手段からなり、第２群のセルから選択 されたセルの状態で、前記論理出力が反転されているか、または、反転されてい ないかどうかを決定するようになっていること。 ７．所定群の電気的プログラマブルセルを一回に限ってプログラミングできるプ ログラマブル論理装置における保護ヒューズシステムであって、 保護ヒューズ作動信号に応答してヒューズイネーブル信号を出力するイネーブル 回路と、 セル選択信号に応じてプログラミングするために前記所定群のセルを選択すべく 、前記所定群のセルと接続したデコーダ回路と、前記ヒューズイネーブル信号と 前記セル選択信号に応答するものであって、前記選択手段に接続されて、前記イ ネーブル回路がイネーブルされた後に一回に限って前記第２群のセルのプログラ ミングを許容するが、その後は、前記セルがプログラミングのために選択される のを阻止すべく前記選択手段を不能にする保護ヒューズ回路とから構成されてい ることよりなる保護ヒューズシステム。 ８．請求の範囲第７項に記載のものであって、前記プログラマブル論理装置が、 行列配置にした電気的プログラマブルセルのアレーからなり、前記所定の記憶セ ルの群がアレーの行のうちの所定行におけるセルで構成されており、前記セル選 択信号が行アドレス信号からなり、また、前記デコーダ回路が前記行アドレス信 号を解読する解読手段からなり、而して、前記回路が、前記所定行の行アドレス を指定する特定の行アドレス信号に応答するようになっていること。 ９．請求の範囲第８項に記載のものであって、前記デコーダ手段が、前記保護ヒ ューズ信号に応答してデコーダがプログラミングのために前記行のセル選択する のを不能にするディスイネーブル手段からなること。 １σ．請求の範囲第９項に記載のものであって、前記デコーダ回路が、前記行ア ドレス信号に対してノア作用を行うようになっており、前記ディスイネーブル手 段が、前記保護ヒューズ信号によりハイの状態になって前記デコーダの機能を不 能にするノアデコーダヘの入力からなること。 １１．請求の範囲第７項に記載のものであって、前記装置が、装置のパッケージ に設けた半群体ダイからなり、前記イネーブル回路が、記憶素子としての浮動ゲ ートトランジスタと、前記セル選択信号に応答してプログラミングすべきセルを 選択するセレクトトランジスタゲートとからなり、前記浮動ゲートトランジスタ が、そのゲートに診断信号が印加されると第１状態で作用するか、または、診断 信号が印加されると第２状態で作用するようになっている電気的消去自在非揮発 性記憶セルと、 前記ダイを前記パッケージに組込む前に前記記憶素子を前記第１状態に消去する 消去手段と、 前記保護ヒューズ作動信号に応答して前記記憶素子を前記第２状態に設定するプ ログラミング手段と、前記記憶素子の状態を検出して、前記記憶素子が前記第２ 状態に設定され、かつ、記憶素子のゲートに診断信号が印加されたときに、前記 ヒューズイネーブル信号を出力する検出手段とで構成されていること。 １２．請求の範囲第１１項に記載のものであって、前記消去手段が、前記ダイを 前記パッケージに組込む前のみに電気的にアクセスできるウェーハプローブパッ ドと、前記ウェーハプローブパッドに印加した消去信号に応答して、前記記憶素 子を第１状態に消去うする手段で構成したこと。 １３．請求の範囲第１１項に記載のものであって、前記パッケージに前記ダイを 組込んだ後で、しかも、前記記憶素子が前記第１状態にあるときのみ制御信号に 応答して前記記憶素子を前記第１状態に選択的に回生消去することにより、前記 記憶素子が誤って前記第２状態に設定されるのを阻止するようにした回生消去手 段を、前記イネーブル回路に設けたこと。 １４．請求の範囲第１１項に記載のものであって、高温による電荷損失効果に対 してゆとりを持たせるために、減少した診断信号レベルで前足浮動ゲートトラン ジスタを診断する手段を更に設けたこと。 １５．請求の範囲第７項に記載のものであって、前記保護ヒューズ回路が、 記憶素子としての浮動ゲートトランジスタと、前記セル選択信号に応答してプロ グラミングすべき前記記憶素子を選択するセレクトトランジスタゲートとからな り、前記浮動ゲートトランジスタが、そのゲートに診断信号が印加されると第１ 状態で作用し、診断信号が印加されると第２状態で作用するようになっている電 気的消去自在非揮発性記憶セルと、 前記ヒューズイネーブル信号と前記セル選択信号とに応答して、前記記憶素子を 第２状態に設定するプログラミング手段と、前記記憶素子が第２状態に設定され ているときに、前記記憶素子の状態に応じて保護ヒューズ信号を出力する出力検 出手段とから構成されていること。 １６．請求の範囲第１５項に記載のものであって、前記セレクトトランジスタは 、前記群のセルを選択するセル選択信号に応答するようになっており、前記ヒュ ーズ回路には、前記イネーブル信号が出力されるまで、前記イネーブル信号に応 答して前記プログラミング手段を不能にするディスイネーブル手段が更に設けら れていること。 １７．所定群のプログラマブルデータが改変されないように、選択的にプロテク トをかける保護ヒューズシステムを備えたプログラマブル論理装置であって、 入力信号が送られる複数の入力ラインと前記入力ラインに接続した電気的プログ ラマブルセルからなり、第１セル群と第２セル群からなるアレーと、構築自在な アーキテクチャを有し、前記アレーに接続されていて、前記アーキテクチャと前 記入力信号の状態と前記第１セル群の状態とに応じて装置の論理出力を出力する 出力論理回路と、ヒューズ作動信号により前記システムがイネーブルされた後に 前記第２セル群の限時プログラミングを選択的に許容する保護ヒューズシステム とからなり、 前記アレーは、前記第１セル群の状態で、どの入力信号が前記論理出力をもたら すか、が決定されるように構成されており、また、前記第１及び第２セル群は、 前記システムがイネーブルされるまで、ユーザにより繰り返してプログラミング されるようになっていることよりなるプログラマブル論理装置。