JP3560266B2 - 半導体装置及び半導体データ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係わり、特に高速かつ低消費電力動作に適した半導体メモリ装置及びそれを用いたマイクロコンピュータやマイクロプロセッサ等の半導体データ処理装置に関する。
【０００２】
【従来の技術】
低消費電力化技術は、特に、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）や携帯用パソコン等の携帯情報機器においてはバッテリー寿命を延ばす上でなくてはならないものである。また、ハイエンドマイクロコンピュータにおいても、電力消費からくる発熱の問題はデバイスの信頼性を劣化するという意味で重要になってきている。
【０００３】
メモリ回路の低消費電力化技術としては、例えば、１９９０ シンポジウム オン ブイ・エル・エス・アイ サーキッツ ダイジェスト オブ テクニカルペーパーズ、第５３頁から第５４頁（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９０） ｐｐ．５３−５４）（以下、従来技術（１）という。）に記載されているように、電源電圧を低くするという方式が知られている。
【０００４】
また、１９９４ アイ・イー・イー・イー シンポジウム オン ロウ パワーエレクトロニクスズ ダイジェスト オブ テクニカル ペーパーズ、第１６頁から第１７頁（１９９４ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９４） ｐｐ．１６−１７）（以下、従来技術（２）という。）に記載されているように、メモリを多層に階層化したアーキテクチャで、容量の小さいメモリを複数置く方法がある。一般に記憶容量の小さいメモリは、ビット線等の負荷抵抗及び負荷容量を小さく構成できるため小さい消費電力で動作可能である。従って、この従来例では、記憶容量の小さいメモリを分散して複数用いることでメモリの低消費電力化を図っている。
【０００５】
【発明が解決しようとする課題】
マイクロコンピュータやマイクロプロセッサ等の半導体データ処理装置に内蔵されるメモリは大容量化の方向にある。その結果、内蔵メモリのメモリアレイのビット線に接続されるメモリセルの数が多くなり（負荷が大きくなり）、アクセスタイムが増大する。従って、アクセスタイムを減少するためには、メモリセルの電流を増大させる必要がある。メモリセルの電流を増大させることは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのしきい値電圧を下げることで実現できる。
【０００６】
しかし、しきい値電圧を下げることは、電源電圧が１Ｖ等の低電圧領域においては、下記の問題点があることが本願発明者によって明らかにされた。
【０００７】
図１４には、電源電圧が１Ｖの場合のしきい値電圧（Ｖｔｈ）が０．５Ｖ及び０．３Ｖについてのメモリセルの静的雑音余裕が示されている。図１４に示されるように、Ｖｔｈ＝０．５Ｖで静的雑音余裕が０．４Ｖ、Ｖｔｈ＝０．３Ｖで静的雑音余裕が０．２５Ｖである。すなわち、しきい値電圧を０．２Ｖ減少させると静的雑音余裕が３８％減少する。そのため、信頼性の観点からメモリセルを構成するＭＯＳトランジスタのしきい値電圧を下げることはできないという問題点がある。
【０００８】
さらに、低電圧動作において、大容量のメモリを用いると、下記の問題点があることが本願発明者によって明らかにされた。
【０００９】
図１５には、１６Ｋバイトの２次キャッシュメモリ（Ｌ２−ｃａｃｈｅ）と２Ｋバイトの１次キャッシュメモリ（Ｌ１−ｃａｃｈｅ）における、読み出し速度の電源電圧依存性が示される。円グラフは、ビット線対に所定の電位差が生じるまでの時間（センスアンプが起動可能までの時間、以下、メモリセル時間という。）が全体の読み出し時間に占める割合（メモリセル電流能力を表している）を示している。
【００１０】
電源電圧が２．５Ｖ等の比較的高い電圧領域においては、図１５に示すように１次キャッシュメモリと２次キャッシュメモリのメモリセル時間が占める割合は３０％以下と少ない。しかし、電源電圧が１Ｖ等の低電圧領域においては、図１５に示すように２次キャッシュメモリのメモリセル時間が占める割合が５０％を越えてしまう。つまり、電源電圧が１Ｖ等の低電圧領域での読み出し時間を改善するためには、メモリセルの電流を大きくする必要がある。しかし、前述したようにメモリセルを構成するＭＯＳトランジスタのしきい値電圧を下げることはできない。
【００１１】
従来技術（１）では、電源電圧を１Ｖで動作可能なメモリについて記載されているが、本願発明者によって見いだされた前記課題の記載はない。
【００１２】
また、従来技術（２）に述べたように、記憶容量の小さいメモリを複数配置する方法では、個々のメモリに対しデコーダ等の周辺回路が必要となり回路規模が増大するといった問題が生ずる。また、メモリアレイ自身の消費電力は低減できるがメモリの複数配置に伴って増加した周辺回路等の消費電力が増加するといった問題が生じる。
【００１３】
従って、従来知られている技術では、低消費電力化、動作の高速化、回路規模の縮小といった課題をともに解決することは困難である。
【００１４】
本発明の目的は、高速かつ低消費電力で動作する半導体メモリ装置及びそれを内蔵した半導体データ処理装置を実現することにある。
本発明の別の目的は、低電圧化による速度低下の問題を解決するメモリ構造・回路を提供することにある。
【００１５】
本発明の別の目的は、メモリを階層化したときの回路規模の増大問題を解決するメモリ構造・回路を提供することにある。
【００１６】
本発明の別の目的は、マイクロプロセッサ等のデータ処理装置の内蔵に適したキャッシュメモリを提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明かになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
（１）半導体メモリ装置は、複数のワード線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数のワード線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦＢ１等）と、該複数のワード線と該第２のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）と、前記第２のビット線対に出力される信号を増幅するセンスアンプ（ＳＡ１等）と、前記第１のビット線対と上記第２のビット線対との接続を制御するスイッチ手段（ＨＳ１等）とを有し、前記第１のビット線対に出力される信号は、前記スイッチ手段及び前記第２のビット線対を介し前記センスアンプに伝達されるよう構成される。
【００２０】
（２）半導体メモリ装置は、複数のワード線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置された複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数のワード線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦＢ１等）と、該複数のワード線と該第２のビット線対との交点に配置された複数のメモリセル（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）とを有し、前記第２のメモリアレイに含まれるワード線の数は、前記記第１のメモリアレイに含まれるワード線の数に比べ少ない本数により構成され、前記第１のビット線対と前記第２のビット線対とは、制御信号（ＨＳＷ１）によりその導通状態が制御されるスイッチ手段（ＨＳ１等）を介して接続されて構成される。
【００２１】
（３）半導体メモリ装置は、複数のワード線からなる第１及び第２のワード線群と、複数のビット線対からなる第１及び第２のビット線対群と、前記第１のワード線群と前記第１のビット線対群との交点及び上記第２のワード線群と上記第２のビット線対群との交点にマトリクス状に配置された複数のメモリセル（Ｍ）と、前記第１のビット線対群の各ビット線対（ＢＳ１、ＢＳＢ１等）と前記第２のビット線対群の各ビット線対（ＢＦ１、ＢＦＢ１等）とは第１のスイッチ手段（ＨＳ１等）を介して接続される。
【００２２】
（４）半導体メモリ装置は、第１、第２及び第３のメモリセルアレイ（ＤＡＳ、ＤＡＦ、ＴＡＦ）と比較器（ＣＭＰ１）とを有し、前記第１、第２及び第３のメモリセルアレイはそれぞれ、複数のワード線と、複数のビット線対と、該複数のワード線と該複数のビット線対との交点に配置された複数のメモリセルとを有し、前記第１のメモリセルアレイの各ビット線対と前記第２のメモリセルアレイの各ビット線対とはスイッチ手段（ＤＨ）を介して接続され、前記比較器は、アドレス信号と前記第３のメモリセルアレイの記憶内容とを比較し、前記スイッチ手段は、前記比較器での比較結果が一致しない場合に導通状態とされるて構成される。
【００２３】
（５）半導体メモリ装置は、第１及び第２及び第３のメモリセルアレイ（ＭＡＳ、ＭＡＦ、ＭＡＴ）を有し、前記第１及び第２及び第３のメモリセルアレイはそれぞれ、複数のワード線（ＷＳ１、ＷＦ１、ＷＴ１等）と、複数のビット線（ＢＳ１、ＢＦ１、ＢＴ１等）と、該複数のワード線と該複数のビット線の交点に配置された複数のメモリセル（Ｍ）を含んで構成され、前記第１のメモリセルアレイのビット線と前記第２のメモリセルアレイのビット線とはそれぞれ第１のスイッチ手段（ＨＳ１等）を介して接続され、前記第１のメモリセルアレイのビット線と前記第３のメモリセルアレイのビット線とはそれぞれ第２のスイッチ手段（ＨＴ１等）を介して接続されて構成される。
（６）半導体メモリ装置は、複数の第１のワード線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数の第２のワード線（ＷＦ１等）と、第２及び第３のビット線対（ＢＦ１、ＢＦＢ１、ＢＦ１Ｔ、ＢＦＢ１Ｔ等）と、該複数のワード線と該第２及び第３のビット線対との交点に配置され、上記第２及び第３のビット線対に接続される複数のデュアルポートメモリセル（Ｄ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）と、前記第１のビット線対と上記第２のビット線対との間に接続された第１のスイッチ手段（ＨＳ１等）と、前記第１のビット線対と前記第３のビット線対との間に接続された第２のスイッチ手段（ＨＵ１等）と、前記第２のビット線対の出力を増幅する第１のセンスアンプ回路（ＳＡ１等）と、前記第３のビット線対の出力を増幅する第２のセンスアンプ回路（ＳＡ１Ｕ等）とを有する。
【００２４】
（７）半導体メモリ装置は、複数の第１のワード線（ＷＳ１等）と、第１のビット線対（ＳＳ１、ＳＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数の第２のワード線（ＷＦ１等）と、第２のビット線対（ＳＦ１、ＳＦＢ１等）と、該複数のワード線と該第２のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）と、前記第１のビット線対と第１のスイッチ手段（ＨＦ１等）を介して接続され、上記第２のビット線対と第２のスイッチ手段（ＨＥ１等）を介して接続される第３のビット線対（ＢＦ１、ＢＦＢ１等）とを有し、前記第２のビット線対の長さは前記第１のビット線対の長さに比べ短く構成される。
【００２５】
（８）半導体装置は、第１、第２、第３及び第４のメモリセルアレイと比較器とを有し、上記第１、第２、第３及び第４のメモリセルアレイはそれぞれ、複数のワード線と、複数のビット線対と、該複数のワード線と該複数のビット線対との交点に配置された複数のメモリセルとを有し、上記第１のメモリセルアレイの各ビット線対と上記第２のメモリセルアレイの各ビット線対とは第１のスイッチ手段を介して接続され、上記第３のメモリセルアレイの各ビット線対と上記第４のメモリセルアレイの各ビット線対とは第２のスイッチ手段を介して接続され、アドレス信号と上記第２のメモリセルアレイの記憶内容とを上記比較器で比較し、上記比較器での比較結果が一致しない場合には上記第１及び第２のスイッチ手段は導通状態とされるように構成される。
【００２６】
（９）半導体データ処理装置は、ＣＰＵと、前記ＣＰＵにバスを介して接続される記憶装置とを単一の半導体基板上に形成し、前記記憶装置は、同一アドレスに複数のアドレスデータを格納する第１のタグアレイと、同一アドレスに複数のデータを格納する第１のデータアレイと、同一アドレスに複数のアドレスデータを格納する第２のタグアレイと、同一アドレスに複数のデータを格納する第２のデータアレイと、前記バスから入力されるアドレス信号と前記第１又は第２のタグアレイに格納されるアドレスデータとを比較する複数の比較器とを有し、前記第１のタグアレイのビット線と前記第２のタグアレイのビット線とは第１のスイッチ手段を介して接続され、前記第１のデータアレイのビット線と前記第２のデータアレイのビット線とは第２のスイッチ手段を介して接続され、前記第１のタグアレイ及び第１のデータアレイのビット線にセンスアンプがそれぞれ接続され、前記第１のデータアレイのビット線に接続されるセンスアンプの出力は前記バスに接続されるように構成される。
【００２７】
（１）スイッチ手段（ＨＳ１等）を導通状態にすることによって、大容量のメモリアレイとして使用できる。スイッチ手段（ＨＳ１等）を遮断状態することによって、第１のメモリアレイ（ＭＡＦ）のビット線が切り放され、第２のメモリアレイ（ＭＡＳ）のビット線の負荷を軽くすることができるので、第２のメモリアレイ（ＭＡＦ）のメモリセルは第１のメモリアレイ（ＭＡＳ）のメモリセルより速く読み出せる。読み出す頻度の高い情報を第２のメモリアレイ（ＭＡＦ）中に格納しておけば、その情報を選択的に速く読み出せる。また、ビット線の負荷が小さいので、第２のメモリアレイ（ＭＡＦ）内のメモリセルをアクセスするのに必要な消費電力は、第１のメモリアレイ（ＭＡＳ）内のメモリセルをアクセスするときよりも小さく抑えることができる。また、第２のメモリアレイにアクセス頻度の大きいデータを格納するようにすれば、アクセス頻度を考慮した実効的な消費電力を大幅に低減できる。
【００２８】
（２）第２のメモリアレイ（ＭＡＦ）に含まれるワード線の数を第１のメモリアレイ（ＭＡＳ）に含まれるワード線の数より少なくすると、第２のメモリアレイ（ＭＡＦ）の記憶容量が小さくなる。第１のメモリアレイ（ＭＡＳ）内の情報は第２のメモリアレイ （ＭＡＦ）内の情報を包含するようにすれば、第２のメモリアレイ（ＭＡＦ）を第１のメモリアレイ（ＭＡＳ）のキャッシュメモリのように用いることができ、第１のメモリアレイ （ＭＡＳ）内の情報のうち使用頻度の高い情報を第２のメモリアレイ（ＭＡＦ）内に格納すれば、実効的に高速化でき、消費電力も低減できる。
【００２９】
（３）第２のメモリアレイ（ＤＡＦ）を１次キャッシュメモリのデータアレイに用い、第１のメモリアレイ（ＤＡＳ）を２次キャッシュメモリのデータアレイ又は主記憶として用い、第３のメモリアレイ（ＴＡＦ）を１次キャッシュメモリのタグアレイに用い、第３のメモリアレイ（ＴＡＦ）に所望のアドレスデータがない場合に、スイッチ手段を導通状態にすることによって、２次キャッシュメモリ又は主記憶のデータを読み出すことができる。
【００３０】
（４）第３のメモリアレイ（ＭＡＴ）、第１のメモリアレイ（ＭＡＳ）、第２のメモリアレイ（ＭＡＦ）の順に第２のスイッチ手段（ＨＴ１等）と第１のスイッチ手段（ＨＳ１等）とで各メモリアレイを接続し、第１のメモリアレイ（ＭＡＳ）と第２のメモリアレイ（ＭＡＦ）との間の第１のスイッチ手段（ＨＳ１等）を遮断状態にすることにより、第２のメモリアレイ（ＭＡＦ）からの読み出しは、第１のメモリアレイ（ＭＡＳ）、第３のメモリアレイ（ＭＡＴ）からの読み出しよりも速く読み出せる。また、第３のメモリアレイと第１のメモリアレイとの間の第２のスイッチ手段（ＨＴ１等）を遮断状態にし、第１のメモリアレイ（ＭＡＳ）と第２のメモリアレイ（ＭＡＦ）との間の第１のスイッチ手段（ＨＳ１等）を導通状態にすることにより、 第１のメモリアレイ（ＭＡＳ）は、第３のメモリアレイ（ＭＡＴ）からの読み出しよりも速く読み出せる。アクセス頻度の高い情報を、第２のメモリアレイ（ＭＡＦ）や第１のメモリアレイ（ＭＡＳ）に格納しておけば高速な読み出しが実現できる。消費電力についても、第２のメモリアレイ（ＭＡＦ）、第１のメモリアレイ（ＭＡＳ）、第３のメモリアレイ（ＭＡＴ）の順番で、第２のメモリアレイ（ＭＡＦ）へのアクセスが一番小さくなる、
（５）第１のメモリアレイ（ＭＡＳ）内の情報に、第２のメモリアレイ（ＭＡＦ）内の情報と第３のメモリアレイ（ＭＡＴ）内の情報の包含関係を持たせ、第３のメモリアレイ（ＭＡＴ）にセンスアンプ（ＳＡ１Ｔ）を接続すると、デュアルポート化できる。シングルポートのメモリセルＭを用いて高確率にデュアルポートアクセスできる。これはまたキャッシュメモリとして用いることができ、デュアルポートキャッシュメモリも実現できる。第２のメモリアレイ（ＭＡＦ）のビット線は第１のメモリアレイ（ＭＡＳ）のビット線と分離でき、第３のメモリアレイ（ＭＡＴ）のビット線は第１のメモリアレイ（ＭＡＳ）のビット線と分離できるので、消費電力についても低減でき、読み出し速度に対しても、第２のメモリアレイ（ＭＡＦ）および第３のメモリアレイ（ＭＡＴ）へのアクセスは高速に行える。さらにこのデュアルポートキャッシュメモリの二つのポートをインストラクションパスとデータパスに接続すれば、命令キャッシュとデータキャッシュを兼ね備えたキャッシュメモリが実現でき、実効的にセパレートキャッシュと同様のパフォーマンスをユニファイキャッシュで実現できる。
【００３１】
（６）第１のメモリアレイ（ＭＡＳ）とデュアルポートメモリの第２のメモリアレイ（ＭＡＦ）とを第１のスイッチ手段（ＨＳ１等）と第２のスイッチ手段（ＨＵ１等）で接続する。第２のメモリアレイ（ＭＡＦ）をデュアルポート化しているので、メモリアクセスの局所性より、ほとんどのアクセスはデュアルポート構造になっている第２のメモリアレイ（ＭＡＦ）へのアクセスになり、第２のメモリアレイ（ＭＡＦ）の容量は小さく抑えることができるため、多ポートメモリセルによる面積増加を抑えることができる。
【００３２】
（７）第１のメモリアレイ（ＭＡＳ）と第２のメモリアレイ（ＭＡＦ）を共通のビット線にそれぞれ、第１のスイッチ手段（ＨＦ１）と第２のスイッチ手段（ＨＥ１）によって接続され、第２のメモリアレイ側の共通ビット線にセンスアンプ（ＳＡ１）が接続されるため、第２のスイッチ手段を閉鎖すれば、第２のメモリアレイのビット線の負荷がなくなるので、第１のメモリアレイの読み出しが速くなる。
【００３３】
（８）第２のメモリアレイ（ＴＡＦ）と第１のメモリアレイ（ＴＡＳ）をタグアレイに用い、第４のメモリアレイ（ＤＡＦ）と第３のメモリアレイ（ＤＡＳ）をデータアレイに用いれば、第２のメモリアレイ（ＴＡＦ）、第４のメモリアレイ（ＤＡＦ）を第１メモリアレイ（ＴＡＳ）、第３のメモリアレイ（ＤＡＳ）のキャッシュメモリとして動作させることができ、１次キャッシュメモリ（ＴＡＦ、ＤＡＦ）と２次キャッシュメモリ（ＴＡＳ、ＤＡＳ）を備えたキャッシュメモリが実現できる。１組のタグアレイとデータアレイを用いれば、ダイレクトマップ方式のキャッシュメモリが実現でき、複数組のタグアレイとデータアレイを用いれば、セット・アソシアティブ方式のキャッシュメモリが実現できる。
【００３４】
【発明の実施の形態】
以下、図を参照して本発明の具体的な実施例を説明する。
【００３５】
《第１の実施例》
図１は本発明の第１の実施例であるメモリ装置の構成を示す。図１に示したメモリ装置１０は、単結晶シリコンなどで形成された単一の半導体基板上に形成されているものでり、特に制限されないが、樹脂（プラスチック）又はセラミックを用いることにより単一のパッケージに封入されるものである。なお、第２から第１０の実施例のメモリ装置も、第１の実施例同様に単結晶シリコンなどで形成された単一の半導体基板上に形成され、樹脂（プラスチック）又はセラミックを用いることにより単一のパッケージに封入される。樹脂封止するためには、消費電力が１Ｗ以下が望ましいが、最大でも１．５Ｗ以下である必要がある。樹脂封止が可能であれば、製造コスト及び販売価格を低くすることができる。
【００３６】
Ｍはメモリセルであり、ＭＡＳ、ＭＡＦは複数のメモリセルがマトリックス状に配置されたメモリセルアレイである。特に制限されないが、本実施例のメモリセルＭはいわゆるスタテイック型のメモリセルであり入出力が交差接続された一対のインバータ回路と後述するワード線の選択状態によりインバータ回路の出力を後述するビット線と選択的に接続する一対のスイッチ手段とから構成されているものである。メモリセルＭを構成するインバータ回路は駆動用ＭＩＳトランジスタと高抵抗多結晶シリコンまたはＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成された負荷素子により構成し、スイッチ手段はＭＩＳトランジスタにより構成された転送トランジスタにより構成することができる。ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等と同一の半導体基板上に形成するいわゆるオンチップのメモリ装置の場合には、他の論理回路等を構成するトランジスタとの製造プロセスの整合性から半導体基板に形成したＣＭＯＳトランジスタによりメモリセルを構成するいわゆる完全ＣＭＯＳ型のメモリセルを用いることが好適である。また、ＣＰＵ等とは別のチップ上にメモリ機能に必要な回路のみで構成されるいわゆるオフチップのメモリ装置を構成する場合には、集積度の観点から、高抵抗を負荷素子に用いるメモリセルや多結晶シリコンにより形成したＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ ＭＯＳ）を負荷素子に用いるメモリセルが好適である。さらにまた、電源電圧が１Ｖ等の低電圧では、しきい値電圧によるハイレベルの電位の低下を防ぐためいわゆる完全ＣＭＯＳ型のメモリセルを用いることが好適である。
【００３７】
また、ＷＳ１からＷＳｐ及びＷＦ１からＷＦｑはワード線であり、オフチップのメモリ装置の場合は、メモリ装置の外部から図示しないアドレス入力端子に印加されたアドレス信号ＡＳがデコーダ回路ＤＣによりデコードされ、アドレス信号ＡＳに対応したワード線（ＷＳ１からＷＦｑの中の一本）が選択状態に駆動されるよう構成されている。オンチップのメモリ装置の場合は、チップ内のアドレスバスに印加されたアドレス信号ＡＳがデコーダ回路ＤＣに入力される。
【００３８】
また、ＢＳ１からＢＳＢｎ及びＢＦ１からＢＦＢｎはビット線であり、同一のメモリセルに一対のビット線が接続されている。メモリアレイＭＡＳを構成するビット線（ＢＳ１からＢＳＢｎ）は後述する階層スイッチＨＳＢ１からＨＳＢｎを介して、メモリアレイＭＡＦを構成するビット線（ＢＦ１からＢＦＢｎ）に選択的に接続される。
【００３９】
また、図示していないがビット線対ＢＳ１からＢＳＢｎ及びＢＦ１からＢＦＢｎにはそれぞれ各ビット線対を電源電圧レベルに充電するプリチャージ手段と各ビット線対を短絡してその電位差を縮小するイコライズ手段とが接続され、情報の読み出し前に各ビット線対の電位を揃え、読み出し動作を高速化できるように構成されている。
【００４０】
また、本実施例においては、多ビット（ｎビット）を同時に読み出す構成としているため、各ビット線対とセンスアンプとの接続を制御するカラム選択スイッチは図示していない。これに限らず、複数のビット線対によってセンスアンプを共有する場合には、複数のビット線対を共通データ線対により共通のセンスアンプに接続し、各ビット線対の接続をカラム選択スイッチによって選択するよう構成することも可能である。 また、ＳＡ１からＳＡｎは一対の入力端子が一対のビット線に接続されるセンスアンプである。本実施例においては、選択されたワード線に接続されたメモリセル全てからデータを読み出す形式をとるため、センスアンプは各ビット線対ごとに配置されている。メモリセルに記憶されたデータを読み出す場合には、選択されたワード線に接続されたメモリセルのデータがビット線対を通してセンスアンプに送られ、センスアンプがこのデータを増幅し出力する。オフチップのメモリ装置の場合は、センスアンプの出力は直接メモリ装置の外に他のセンスアンプ又は出力バッファ回路及び出力端子を介して送出される。オンチップのメモリ装置の場合は、センスアンプの出力はバッファ回路等を介してチップ内のデータバスに送出される。これらセンスアンプは、その動作による消費電力を低減させるためセンスアンプ起動信号ＳＡによりその活性・非活性状態が制御されている。
【００４１】
また、ＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎは階層スイッチであり、メモリアレイＭＡＳを構成するビット線ＢＳ１からＢＳＢｎとメモリアレイＭＡＦを構成するビット線ＢＦ１からＢＦＢｎとの間に配置され、それぞれのビット線を選択的に接続するものである。この階層スイッチは例えば、ＭＩＳトランジスタを用いそのソース電極又はドレイン電極の一方をメモリアレイＭＡＳ側のビット線に接続し、ソース電極又はドレイン電極の他方をメモリアレイＭＡＦ側のビット線に接続し、制御電極であるゲート電極に後述する制御信号である階層指定信号ＨＳＷ１が印加されるように構成する。また、階層指定信号ＨＳＷ１はメモリアレイＭＡＳ側のビット線とメモリアレイＭＡＦ側のビット線との接続を制御する信号である。特に制限されないが、この階層指定信号ＨＳＷ１はデコーダ回路ＤＣの出力に基づいて制御回路ＣＣから供給される。
【００４２】
階層指定信号ＨＳＷ１がアサートされ各階層スイッチが導通状態とされると、階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎはオン状態になり、ビット線ＢＳ１からＢＳｎはビット線ＢＦ１からＢＦｎに接続され、ビット線ＢＳＢ１からＢＳＢｎはビット線ＢＦＢ１からＢＦＢｎに接続され、メモリセルアレイＭＡＳとメモリセルアレイＭＡＦが接続される。階層指定信号ＨＳＷ１がネゲートされ、各階層スイッチが非導通状態とされると、階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎはオフ状態になり、メモリセルアレイＭＡＳとメモリセルアレイＭＡＦは切り放される。メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはセンスアンプＳＡ１からＳＡｎに接続されている。
【００４３】
以下、図２のタイミングチャートを用いて、図１の実施例メモリ装置１０の動作を詳しく記述する。
【００４４】
図２（ａ）にメモリセルアレイＭＡＦ内の情報を読み出すときのタイミングチャートを示している。メモリアレイＭＡＦの情報を読み出す場合には、メモリセルＭＡＳ内の情報を参照する必要はないため、階層指定信号ＨＳＷ１は始めからネゲートされ、各階層スイッチＨＳ１からＨＳＢｎ１は非導通状態とされる。なお、本実施例においては、階層指定信号ＨＳＷ１は論理“０”レベルにてネゲートとされる。この状態で、所定のアドレス信号に従いメモリアレイＭＡＦ内のワード線ＷＦ１からＷＦｑから一つのワード線が選択される（図２ではワード線ＷＦ１）。従って、メモリアレイＭＡＦ側に所望のデータが存在しない場合にのみメモリアレイＭＡＳ側が選択されるため、消費電力を削減することが可能となる。なお、本実施例においては、ＭＡＦ側のワード線とＭＡＳ側のワード線とは同時に選択されないよう構成しているが、後述するようにＭＡＦ側のワード線とＭＡＳ側のワード線とを同時に選択するよう構成することもできる。同時に選択するような構成の場合には、ＭＡＦ側に所望のデータが存在しない場合でも、既にＭＡＳ側のワード線が選択されているため、高速な読み出し動作を達成することができる。
【００４５】
選択されたワード線に接続されたメモリセルＭは上述した転送トランジスタが導通状態となり記憶された情報をビット線対に出力する。ビット線ＢＳ１からＢＳＢｎ及びＢＦ１からＢＦＢｎは読み出し期間の前に予め電源電圧であるハイレベルにプリチャージされているため、ワード線により選択されていないメモリセルＭに接続されたビット線（メモリアレイＭＡＳのビット線）の電位は電源電圧のまま保たれている（図２においてＢＳ１、ＢＳＢ１を例示）。
【００４６】
メモリセルアレイＭＡＦを構成するビット線（例えば、ＢＦ１、ＢＦＢ１）の電位はワード線ＷＦ１が選択された後に、メモリセルＭに記憶された情報に応じて一方はハイレベルのままとされ他方は徐々にロウレベルに向け低下する。（図２ではＢＦ１、ＢＦＢ１）。次にセンスアンプ起動信号ＳＡをアサートし増幅動作可能な活性状態にし、センスアンプＳＡ１からＳＡｎを起動すると、前記メモリセル情報（図２（ａ）では、ビット線ＢＦ１とＢＦＢ１の電位差）が増幅されデータ出力Ｄ１からＤｎに出力される。
【００４７】
図２（ｂ）はメモリセルアレイＭＡＳ内から情報を読み出す場合のタイミングチャートである。この場合、階層指定信号ＨＳＷ１はアサートされ（本実施例では論理“１”レベル）ている。この状態で所定のワード線（ワード線ＷＳ１からＷＳｑでメモリセルアレイＭＡＳ内の一行）が選択され、選択した行のメモリセル情報がビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎに読み出される（図２ではＢＳ１、ＢＳＢ１を例示）。なお、メモリセルアレイＭＡＳ内のメモリセルＭを選択する場合には、ワード線ＷＳ１は図に示すように、メモリセルアレイＭＡＦのメモリセルＭを選択する場合に比較してワード線を選択状態とする時間を長くすることによって、比較的ビット線の駆動に時間のかかるメモリセルアレイＭＡＳからの読み出し動作を確実に行えるよう構成することができる。階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎがオン状態になっているので、前記メモリセル情報はビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎに反映される。センスアンプ起動信号ＳＡがアサートされ、センスアンプＳＡ１からＳＡｎを起動することにより、前記メモリセル情報（図２（ｂ）ではビット線ＢＳ１とＢＳＢ１の電位差及びビット線ＢＦ１とＢＦＢ１の電位差）が増幅されデータ出力Ｄ１からＤｎに出力される。
【００４８】
なお、それぞれのメモリアレイへの書き込み動作については、上述した読み出し動作を参酌することにより容易に理解できるため、その説明を省略する。また、書き込みのための、バッファ或いはライトアンプはビット線対ＢＦ１接続されるが図が複雑になるため省略されている。
【００４９】
オンチップのメモリ装置の場合は、ＣＰＵ等のタイミング信号であるクロック信号に同期して、アドレス入力、データ入出力及び制御信号の入力が行われる。
【００５０】
メモリセルアレイＭＡＦ内のデータを読み出す際に、メモリセルにかかるビット線の負荷はビット線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎとなる。一方、メモリセルアレイＭＡＳ内のデータを読み出す際に、メモリセルにかかるビット線の負荷はビット線ＢＳ１からＢＳｎおよびＢＳＢ１からＢＳＢｎとビット線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎの和となる。したがって、メモリセルアレイＭＡＦ内のデータを読み出す際に、メモリセルにかかるビット線の負荷は、メモリセルアレイＭＡＳ内のデータを読み出す際に、メモリセルにかかるビット線の負荷よりも小さくなるので、メモリセルアレイＭＡＦ内のデータを読み出す速度をメモリセルアレイＭＡＳ内のデータを読み出す速度よりも速くすることができる。以下、本実施による効果を従来のメモリ装置と比較して説明する。
【００５１】
図３は一般的なメモリ装置の構成を示す概念図である。メモリ装置３０のメモリセルアレイＭＡ１内のメモリセルの数は図１のメモリ装置１０のメモリセルの数と同じ数であるとする。従って、ワード線ＷＬ１からＷＬｒまではｒ＝ｐ＋ｑ行となる。階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎがないことを除くと、他は図１のメモリ装置１０と同じ構造となる。機能的にも図１のメモリ装置１０の階層指定信号ＨＳＷ１をアサートした時と同じになる。したがって、メモリ装置３０のメモリセルアレイＭＡ１内のデータを読み出す際に、メモリセルにかかるビット線の負荷はビット線ＢＬ１からＢＬｎおよびＢＬＢ１からＢＬＢｎとなり、メモリ装置１０のメモリアレイＭＡＳ内のデータを読み出す際にメモリセルにかかるビット線の負荷とほぼ同一となり、読み出しに時間がかかる。
一般に、メモリセルからのデータ読み出し速度は、ビット線の負荷すなわち抵抗と容量に影響される。従って、図１ではメモリセルアレイＭＡＦがｑ行、メモリセルアレイＭＡＳがｐ行なので、メモリセルアレイＭＡＦ内のデータの読み出しは、メモリセルアレイＭＡＳのデータの読み出しより（ｐ＋ｑ）／ｑ倍速くできる。例えば、メモリセルアレイＭＡＦがｑ＝１６行、メモリセルアレイＭＡＳがｐ＝１２８行とすると、（ｐ＋ｑ）／ｑ＝９倍速く読み出せる。これにより、従来ビット線負荷の影響により高速かつ低消費電力の達成できなかった比較的大容量のメモリであっても、その一部分に高速かつ低消費電力のメモリを包含することができる。
【００５２】
このように、図１のような本発明の実施例のメモリ装置１０を用いることにより、メモリセルの一部を他のメモリセルよりも速く読み出せるように構成できることを用いて、読み出す頻度の高い情報を高速な読み出しが可能なメモリセルアレイ内に格納しておけば、その情報を選択的に速く読み出すことが可能となる。たとえば１．０Ｖなどの低電源電圧で動作させる場合でも、ＭＯＳトランジスタを高しきい値電圧のまま使用しても高速な読み出しが実現できる。
【００５３】
また当然、メモリセルアレイＭＡＦ内のメモリセルをアクセスするのに必要な消費電力はビット線対の充放電により影響をうけ、ビット線の容量とアクセス頻度によって決定されるため、メモリセルアレイＭＡＳ内のメモリセルをアクセスするよりも小さく抑えることができるので、アクセス頻度を考慮した実効的な消費電力を大幅に低減できる。この階層化に要する回路は階層スイッチ等のごく僅かであり、回路規模の増大は僅かである。
【００５４】
前述したように、図１の実施例のメモリ装置１０において、読み出す頻度の高い情報をメモリセルアレイＭＡＦ中に格納しておけば、その情報を選択的に速く読み出すことができる。この効果を利用すると、メモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリのように用いることができる。
【００５５】
メモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリのように用いる場合は、ｐ＞ｑとするのが望ましい。すなわち、メモリセルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳのワード線よりも少なくする。従って、メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはメモリセルアレイＭＡＳのビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎより短くなる。すなわち、ビット線の負荷をより小さくできるので、高速読み出し及び低消費電力化が可能となる。
【００５６】
《第２の実施例》
図４には本発明の第２の実施例に係るメモリ装置を示す。本実施例は第１の実施例のメモリ装置をのメモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリに適用した実施例である。本実施例において第１の実施例と重複する説明は省略する。第２の実施例のメモリ装置４０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００５７】
メモリ装置４０において、ＭＡＳ、ＭＡＦはメモリセルアレイ、Ｍはメモリセル、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４はＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ ＭＯＳ）トランジスタ、ＷＳ１からＷＳｐおよびＷＦ１からＷＦｑはワード線、ＳＡ１はセンスアンプ回路、ＳＡはセンスアンプ起動信号、ＥＱ１はイコライズ回路を示している。階層スイッチＨＳは、ＰＭＯＳトランジスタ（ＭＰ１など）とＮＭＯＳトランジスタ（ＭＮ１など）とを用いたＣＭＯＳトランスファーゲートにより構成されている。また、メモリセルアレイＭＡＦを構成するビット線（ＢＦ１、ＢＦＢ１等）とセンスアンプ（ＳＡ１）との間にその接続を制御するカラム選択スイッチＣＳＷが配置される。カラム選択スイッチＣＳＷは、ＮＭＯＳトランジスタＭＮ３、ＭＮ４及びＰＭＯＳトランジスタＭＰ３、ＭＰ４で構成され、カラム制御信号（Ｙスイッチ信号）ＹＳＷにより制御される。また、センスアンプＳＡ１は、一対のＣＭＯＳインバータを交差接続したラッチ型により構成され、ＮＭＯＳトランジスタのソース領域と接地電位との間に定電流源を構成するトランジスタが配置されセンスアンプ起動信号ＳＡにより制御されている。また、センスアンプＳＡ１の一対の入力にはイコライズ回路ＥＱ１が接続される。イコライズ回路ＥＱ１はセンスアンプ起動信号ＳＡによりセンスアンプＳＡ１の両入力をＰＭＯＳトランジスタで短絡し電位差を縮小する回路と、両入力の電位をＰＭＯＳトランジスタで電源電圧にプリチャージする回路とで構成されている。
【００５８】
図１の実施例のメモリ装置１０ではメモリセルアレイＭＡＳ内の情報とメモリセルアレイＭＡＦ内の情報との関連は特に限定していないが、本実施例のメモリ装置４０においては、メモリセルアレイＭＡＦはキャッシュメモリとしての構成を前提としているため、メモリセルアレイＭＡＳ内の情報はメモリセルアレイＭＡＦ内の情報を包含しているものとする。すなわち、メモリアレイＭＡＦに記憶されている情報は、メモリセルアレイＭＡＳにも同様に記憶されている。メモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリとして用いるため、ｐ＞ｑとする。すなわち、メモリセルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳのワード線よりも少なくする。従って、メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはメモリセルアレイＭＡＳのビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎより短くする。
【００５９】
図４の実施例のメモリ装置４０の動作の概略は以下の通りである。情報を読み出すときは、初めにメモリセルアレイＭＡＦ内にその情報があるか否かを図示していないタグアレイの出力とアドレス信号とを比較器によって比較して判断し、制御信号ＨＩＴ０によって制御回路ＨＣＣに知らせる。メモリセルアレイＭＡＦ内にその情報があれば（比較結果が一致した場合）、アドレス信号ＡＳＦをデコーダＤＣＦによってデコードし、ワード線ＷＦ１からＷＦｑの一行をアサートして読み出す。メモリセルアレイＭＡＦ内にその情報がなければ（比較結果が不一致の場合）、制御回路ＨＣＣが階層指定信号ＨＳＷ１をアサート（選択状態）し、アドレス信号ＡＳＳをデコーダＤＣＳによってデコードし、ワード線ＷＳ１からＷＳｐの一行をアサートして読み出し、メモリセルアレイＭＡＦ内にその情報を書き込む。一方、情報を書き込むときには、階層指定信号ＨＳＷ１をアサートし、ワード線ＷＦ１からＷＦｑの一行と、ワード線ＷＳ１からＷＳｐの各一行をアサートして、メモリセルアレイＭＡＦ内とメモリセルアレイＭＡＳ内に同一情報を同時に書き込むいわゆるライトスルー形式とすることができる。一般的に、メインメモリ部（主記憶部）や２次キャッシュメモリ部（図４のメモリセルアレイＭＡＳに相当）が１次キャッシュメモリ部（図４のメモリセルアレイＭＡＦ）と別のチップに形成されており、２次キャッシュメモリ部の書き込み時間が１次キャッシュメモリ部の書き込み時間に比べ著しく大きく、同時に書き込むことが１次キャッシュメモリ部の書き込み時間をも増大させることになるが、本発明のように、メモリセルアレイＭＡＦとＭＡＳとを同一チップ上に形成すれば、その書き込み時間の差は比較的小さいため、上述したようにいわゆるライトスルー形式の書き込みを行うことが可能となる。
【００６０】
以下、この動作を図５のタイミングチャートを用いて詳しく記述する。
【００６１】
図５（ａ）には、メモリセルアレイＭＡＦから読み出すときのタイミングチャートを示してある。まず制御回路ＨＣＣが階層指定信号ＨＳＷ１をネゲート”０”にする。これによりメモリアレイＭＡＳを構成するビット線ＢＳ１、ＢＳＢ１がメモリアレイＭＡＦを構成するビット線ＢＦ１、ＢＦＢ１と切り放される。この状態で、デコーダＤＣＦがワード線ＷＦ１からＷＦｑ（図５（ａ）ではワード線ＷＦ１）をアサートし、メモリセルＭの情報をビット線ＢＦ１、ＢＦＢ１に読み出す。予め定めた所定期間経過後、ビット線ＢＦ１、ＢＦＢ１が０．１Ｖ程度開いたところで、制御回路ＰＣＣがセンスアンプ起動信号ＳＡをアサート（”１”）して出力ＤＢ１、ＤＢＢ１を得る。この時同時に制御回路ＰＣＣがＹスイッチ信号ＹＳＷをネゲート（”１”）しているので、ビット線ＢＦ１、ＢＦＢ１が切り離され、センスアンプによってビット線ＢＦ１、ＢＦＢ１の電位が増幅されず低電力かつ高速な動作が実現できる。
【００６２】
図５（ｂ）には、メモリセルアレイＭＡＳから読み出すときのタイミングチャートを示している。まず、制御回路ＨＣＣが階層指定信号ＨＳＷ１を”１”にする。これによりビット線ＢＳ１、ＢＳＢ１がビット線ＢＦ１、ＢＦＢ１と接続される。この状態で、デコード回路ＤＣＳがワード線ＷＳ１からＷＳｑ（図５（ａ）ではワード線ＷＳ１）をアサートし、メモリセルＭの情報をビット線ＢＳ１、ＢＳＢ１、およびビット線ＢＦ１、ＢＦＢ１に読み出す。予め定められた所定期間経過後、ビット線ＢＦ１、ＢＦＢ１が０．１Ｖ程度開いたところで、制御回路ＰＣＣがＹスイッチ信号ＹＳＷをアサート（”０”）したままで、センスアンプ起動信号ＳＡをアサート（”１”）する。この時同時に制御回路ＨＣＣが階層指定信号ＨＳＷ１を”０”にしているので、センスアンプによってビット線ＢＳ１、ＢＳＢ１の電位が増幅されず、低電力かつ高速になる。Ｙスイッチ信号ＹＳＷはアサートされたままであるので、メモリセルアレイＭＡＳから読み出した内容はビット線ＢＦ１、ＢＦＢ１に増幅されている。したがって、メモリセルアレイＭＡＦ内への書き込みは、ワード線ＷＦ１からＷＦｑの内一つをアサート（図５（ｂ）ではワード線ＷＦ１）すれば実行することができる。メモリセルＭが低振幅のビット線で書き込めるのであれば、Ｙスイッチ信号ＹＳＷをネゲート（”１”）してから、センスアンプ起動信号ＳＡをアサート（”１”）することにより、ビット線の負荷がなくなるため、低消費電力化及び高速化を図ることができる。
【００６３】
このように、メモリアレイＭＡＳから読み出されたデータはメモリアレイＭＡＦに書き込むように構成しているため、メモリセルアレイＭＡＳ内の情報のうち使用頻度の高い情報はメモリセルアレイＭＡＦ内にも記憶されていることになる。従って、メモリセルアレイＭＡＦへのアクセスだけで高速に読み出すことができる確率が多くなり、その分高速かつ低消費電力な読み出し動作が可能となる。
【００６４】
図５で、メモリセルアレイＭＡＳの内容のメモリセルアレイＭＡＦへの書き込みはワード線ＷＦ１をアサートして行ったが、メモリセルアレイＭＡＦ内で使用頻度の一番小さい行へ書き込むように構成すれば、読み出したいデータがメモリアレイＭＡＦに存在する確率（ヒット率）がより高くなり、更なる高速化、低消費電力化が達成できる。
【００６５】
メモリ装置２０のメモリセルアレイＭＡＦは１次キャッシュメモリとして、メモリセルアレイＭＡＳは２次キャッシュメモリ或いは主記憶として用いることができる。オンチップのキャッシュメモリの場合には、一般的に、高速動作と低消費電力の要求からメモリ容量としては３２Ｋバイト程度が限界である。しかし、本実施例を採用することにより、１次キャッシュメモリのメモリアレイＭＡＦのメモリ容量を３２Ｋバイト以下にしておけば、高速・低消費電力であって、かつ、２５６Ｋから１Ｍバイト等（論理回路の規模及び微細化技術に依存するが、１Ｍバイト以上も可能である）の容量の大きいメモリ装置（キャッシュメモリ、或いはキャッシュメモリと主記憶）を実現することが可能となる。また、いわゆるオフチップのメモリ装置としても、数Ｍビットの大きな記憶容量を有し、かつ、その一部に高速かつ低消費電力のメモリを有する半導体メモリを実現することが可能となる。
【００６６】
《第３の実施例》
図６は本発明の第３の実施例に係るメモリ装置であり、図４の実施例のメモリ装置にさらにタグアレイを装備した、キャッシュメモリとしての実施例である。タグアレイにはデータ部の各行のデータに対応するアドレス信号の一部が記憶されており、その記憶内容をアドレス信号と比較することによりヒットしたか否かの判断を行うためのものである。図６では簡単のためインデックスにより１つ（１行）のタグ部及びデータ部が選択されるよう構成されたダイレクトマップ構造を用いた構成を示す。後述するように、セット・アソシアティブ構造やフル・アソシアティブ構造の場合でも同様の効果が得られることは明かである。図６のメモリ装置６０においてもメモリセルアレイや階層スイッチ等の構成は第１及び第２の実施例のメモリ装置と同様であり重複する説明は省略する。第３の実施例のメモリ装置６０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００６７】
メモリ装置６０において、ＴＡＳ、ＴＡＦ、ＤＡＳ、ＤＡＦはメモリセルアレイ、ＴＨ、ＤＨは階層スイッチ、ＴＳＡ、ＤＳＡはセンスアンプ、ＣＭＰ１は２３ビット比較器、１００、１０１、１０２、１０３はデコーダ、１０５、１０６、１０７、１０８、１０９、１１０はビット線を示している。タグ部のＴＡＳ、ＴＡＦ、階層スイッチＴＨ、センスアンプＴＳＡ及びデータ部のＤＡＳ、ＤＡＦ、階層スイッチＤＨ、センスアンプＤＳＡはそれぞれ、図１及び図４のメモリ装置に示すＭＡＳ、ＭＡＦ、ＨＳ１〜ＨＳＢｎ、ＳＡ１〜ＳＡｎに対応するものである。
【００６８】
メモリセルアレイＴＡＳとＴＡＦでタグ部を構成しており、メモリセルアレイＤＡＳとＤＡＦでデータ部を構成している。メモリセルアレイＴＡＳは２０ビットのデータ幅、メモリセルアレイＴＡＦはメモリアレイＴＡＳより多い２３ビットのデータ幅を持っている。これは、メモリセルアレイＴＡＦ及びＤＡＦの方がメモリセルアレイＴＡＳ及びＤＡＳより記憶容量が小さく、必要なインデックスの数が小さい（メモリセルアレイＴＡＦ及びＤＡＦのインデックスは８ビットで、メモリセルアレイＴＡＳ及びＤＡＳ
のインデックスは５ビット）ため、アドレスデータ幅に差が生じるものである。したがって、ビット線１０５は２０ビット分になる。”０”レベルに固定したビット線１１１と合わせて階層スイッチＴＨに接続され、ビット線１０６は２３ビットになる。従って、残りの３ビット分は、後述するように、階層指定信号ＨＳＷ３がアサートされている場合には、比較器ＣＭＰ１にも同様の”０”レベルに固定した信号が入力され、実質的に比較動作を行わないような構成となっている。
【００６９】
図６の上部には本実施例で用いるアドレスの構成を模式的に示してある。オンチップのメモリ装置である場合は、アドレスはチップ内のＣＰＵ等から供給される。オフチップのメモリ装置の場合は、アドレスはチップ外部から供給される。アドレスＡ０からＡ３１は３２ビットで、タグ部とデータ部から一行を選択するためのアドレスであるインデックスは、メモリセルアレイＴＡＳ、ＤＡＳに対してはアドレスＡ４からＡ１１の８ビット（２５６行）、メモリセルアレイＴＡＦ、ＤＡＦに対してはアドレスＡ４からＡ８の５ビット（３２行）、ラインサイズは１２８ビット（１６バイト）である。したがって、メモリセルアレイＴＡＦ、ＤＡＦはメモリセルアレイＴＡＳ、ＤＡＳの１／８のビット数となる。
【００７０】
ＳＥＬ０は３ビットのセレクタ回路で、階層指定信号ＨＳＷ３がネゲートされている場合には、アドレスＡ９からＡ１１までの３ビットを選択出力する。また、階層指定信号ＨＳＷ３がアサートされている場合には、３ビットの”０”を出力する。このセレクタの出力と、アドレスＡ１２からＡ３１までの２０ビットを合わせて、比較器ＣＭＰ１に入力する。
【００７１】
メモリセルアレイＴＡＦ、ＤＡＦをメモリセルアレイＴＡＳ、ＤＡＳのキャッシュメモリとして動作させる。図６のメモリ装置６０は１次キャッシュメモリ（メモリセルアレイＴＡＦ、ＤＡＦ）と２次キャッシュメモリ（メモリセルアレイＴＡＳ、ＤＡＳ）を備えたキャッシュメモリに類似した構成となっている。制御回路ＣＣＮＴＲによって、１次キャッシュメモリと２次キャッシュメモリとが制御される。
【００７２】
以下、この読み出し動作を図７のフローチャートを用いて詳しく説明する。
【００７３】
まず、制御回路ＣＣＮＴＲにメモリアクセス信号ＭＡＣＣＳが入力されると、階層指定信号ＨＳＷ３は予めネゲート状態（階層スイッチＴＨとＤＨはオフ状態）とされる。次に制御信号１１２、１１３に基づいて、デコーダ１００、１０２でアドレスＡ４からＡ１１をデコードし、メモリセルアレイＴＡＳとＤＡＳの中の一行を選択する。同時に、制御信号１１４、１１５に基づいて、デコーダ１０１、１０３でアドレスＡ４からＡ８をデコードしメモリセルアレイＴＡＦとＤＡＦの中の一行を選択する。選択されたワード線に対応して、ビット線１０７、１１０に選択されたメモリセルの情報が読み出されると制御信号１１６、１１７に基づいて、センスアンプＴＳＡ、ＤＳＡを起動し、上記情報を増幅する。次に、センスアンプＴＳＡで読み出されたタブグ部のデータとアドレスＡ９からＡ３１を比較器ＣＭＰ１で比較する。この比較結果が一致していると、制御信号ＨＩＴがアサートされ、ここで読み出し動作が終了する。この場合には、１次キャッシュに相当するメモリアレイＤＡＦに必要なデータが存在しているため、高速なデータの読み出しが可能となる。
【００７４】
比較器ＣＭＰ１での比較結果が一致しない場合には、制御信号１１６、１１７はセンスアンプＴＳＡ、ＤＳＡをネゲートし、デコーダ１０１、１０３の出力をネゲートしてメモリセルアレイＴＡＦ、ＤＡＦを非動作状態にする。特に制限されないが、センスアンプＴＳＡ、ＤＳＡ及びデコーダ１０１、１０３の制御は比較器ＣＭＰ１の出力である制御信号ＨＩＴに基づいた制御信号１１４、１１５、１１６、１１７により行れる。次に制御回路ＣＣＮＴＲは階層指定信号ＨＳＷ３をアサートし、デコーダ１００、１０２で選択されたメモリセルアレイＴＡＳ、ＤＡＳ内のメモリセルの情報がビット線１０５、１０８に読み出す。階層スイッチＴＨ、ＤＨがオンで状態なので、この情報はビット線１０６、１０９、１０７、１１０に反映される。この時、ビット線１０５、１０８の容量は、ビット線１０６、１０９、１０７、１１０の容量よりも十分大きいので、容量分割によりビット線１０５、１０８の情報はそのままビット線１０６、１０９、１０７、１１０に反映される。従って、ビット線１０６、１０９、１０７、１１０を予めイコライズする必要がなく、イコライズ動作に必要な時間を省略できる。もちろん、ビット線１０５、１０８の容量が十分大きくない場合や、ビット線１０６、１０９、１０７、１１０の充放電を余裕をもって行う必要のある場合などはビット線１０６、１０９、１０７、１１０を予めイコライズするよう構成することもできる。
【００７５】
次に制御信号１１６、１１７はセンスアンプＴＳＡ、ＤＳＡを起動し、最後にセンスアンプＴＳＡで読み出されたタグ部のデータとアドレスＡ１２からＡ３１を比較器ＣＭＰ１で比較する。この比較結果が一致しない場合、ミスとして処理する（制御信号ＨＩＴがネゲートされる）。比較結果が一致した場合、制御信号１１４、１１５はデコーダ１０１、１０３の出力を再度アサートし、メモリセルアレイＴＡＦ、ＤＡＦに、読み出されたメモリセルアレイＴＡＳ、ＤＡＳの内容を書き込む。
【００７６】
図７では制御信号１１４、１１５、１１２、１１３に基づいて最初にデコーダ１０１、１０３の出力と、デコーダ１００、１０２の出力を同時にアサートしているが、デコーダ１０１、１０３の出力だけを最初にアサートし、最初の比較器ＣＭＰ１での比較で不一致検出が出力された（制御信号ＨＩＴがネゲートされた）後にデコーダ１００、１０２の出力をアサートしてもよい。この場合デコーダ１００、１０２の制御は比較器ＣＭＰ１の出力である制御信号ＨＩＴを利用することにより行うことができる。デコーダ１０１、１０３の出力とデコーダ１００、１０２の出力を同時にアサートする構成によれば、比較結果が不一致で合った場合でも既にデコーダ１００、１０２の出力がアサートされているため高速な読み出しが可能である。同時にアサートしない構成によれば、不一致の場合にのみデコーダ１００、１０２がアサートされるため消費電力の低減を図ることができる。また、いずれの構成を採用するかは、たとえば本発明の半導体メモリ装置を用いるシステムの動作速度に応じて変えればよく、ＣＰＵが高速動作を行う状態（モード）においては同時にアサートするようにし、低速動作を行う状態（モード）においては同時にアサートしないようにし、システムの高速動作の要求と低消費電力化を同時に実現することができる。
【００７７】
なお、タグ部は、タグアレイＴＡＳとＴＡＧアレイＴＡＦとのビット線を階層スイッチＴＨで接続しない構成にしてもよい。すなわち、タグアレイＴＡＳ用のセンスアンプと比較器を別に有するような構成にしてもよい。
【００７８】
《第４の実施例》
図８には図６のメモリ装置を２ウェイ・セット・アソシアティブ構造にした場合の実施例である第４の実施例のメモリ装置を示している。図８では説明の便宜上キャッシュメモリのデータ部の構成を表している。２ウェイ・セット・アソシアティブ構造では、単一のインデックスにより２つのタグとデータを選択し、２つのタグを平行して比較し、一致したタグに対応するデータが出力されるよう構成されている。図示しないタグ部等の構成は図６に示したタグ部等が２組づつ配置された構成となる。なお、本実施例においても、上述の他の実施例と同様な部分については説明を省略する。第４の実施例のメモリ装置８０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００７９】
メモリ装置８０において、ビット線ＢＳ１１、ＢＳＢ１１およびＢＦ１１、ＢＦＢ１１に接続されているメモリセルがウェイ１（Ｗａｙ１）で、ビット線ＢＳ１２、ＢＳＢ１２およびＢＦ１２、ＢＦＢ１２に接続されているメモリセルがウェイ２（Ｗａｙ２）である。ウェイ１を構成するビット線対とウェイ２を構成するビット線対は、センスアンプに共通に接続する関係上近接して配置することが望ましく、本実施例ではそれぞれのビット線対を交互に配置している。図４のメモリ装置４０と比較すると、ＮＭＯＳトランジスタＭＮ７、ＭＮ８、ＭＮ１１、ＭＮ１２およびＰＭＯＳトランジスタＭＰ７、ＭＰ８、ＭＰ１１、ＭＰ１２から構成されている２個のＹスイッチが同一のイコライザＥＱ１およびセンスアンプＳＡ１に接続されている点が異なる。Ｙスイッチ信号ＹＳＷ１がアサート（“０”）されるとウェイ１が選択され、 Ｙスイッチ信号ＹＳＷ２がアサート（“０”）されるとウェイ２が選択される。ここではウェイセレクタをＹスイッチを用いて行っているが、各ウェイにセンスアンプを設けてセンスアンプの後にウェイセレクタを置く方法を採用しより高速な読み出し動作を行わせることもできる。図８では２ウェイ・セット・アソシアティブ構造の例を示しているが４ウェイ・セット・アソシアティブ構造等でも同様に実現できる。なお、メモリセルアレイＭＡＦ及びメモリセルアレイＭＡＳをキャッシュメモリとして用いるので、ｐ＞ｑとする。すなわち、メモリセルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳのワード線よりも少なくする。従って、メモリセルアレイＭＡＦのビット線ＢＦ１１、ＢＦＢ１１、ＢＦ１２、ＢＦＢ１２はメモリセルアレイＭＡＳのビット線ＢＳ１１、ＢＳＢ１１、ＢＳ１２、ＢＳＢ１２より短くする。
【００８０】
図８の実施例のメモリ装置８０からの読み出し動作は図４のメモリ装置４０の方法と、選択されたウェイのＹスイッチを用いることを除けば同様の方法で行える。メモリセルアレイＭＡＳから読み出した内容をメモリセルアレイＭＡＦへ書き込む時、読み出したウェイと同一のウェイに書き込んでも良いが、別のウェイを選択して書き込んでもよい。
【００８１】
書き込み動作も同様で、複数のウェイのうちで最も古く使われたウェイに書き込むＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ（リースト・リーセントリー・ユーズド））等のリプレースアルゴリズムに従って、追い出すウェイを決定した後、そのウェイのＹスイッチを用いて書き込みを行えばよい。その他、さまざまな形態の読み出しおよび書き込みアルゴリズムが採用でき、主にウェイの数により最適なアルゴリズムを採用し、キャッシュメモリとしてのヒット率が高くなり、できるならメモリセルアレイＭＡＦのヒット率が高くなるようにすることが望ましい。
【００８２】
《第５の実施例》
図９は本発明の第５の実施例に係るメモリ装置を示す図であり、図１のメモリ装置１０のビット線の階層化を３層にしたものである。第１の実施例のメモリ装置１０と同様な部分については説明を省略する。第５の実施例のメモリ装置９０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００８３】
図１のメモリ装置１０と比較すると、メモリ装置９０においては新たに階層スイッチＨＴ１、ＨＴＢ１、ビット線ＢＴ１、ＢＴＢ１、メモリセルアレイＭＡＴが接続している。ワード線ＷＴ１からＷＴｕの本数（ｕ）、ワード線ＷＳ１からＷＳｐの本数（ｐ）、ワード線ＷＦ１からＷＦｑの本数（ｑ）に応じてそれぞれの階層からの読み出し速度が決まる。メモリセルアレイＭＡＦからの読み出しは、メモリセルアレイＭＡＳ、ＭＡＴからの読み出しよりも速く読み出せる。また、メモリセルアレイＭＡＳは、メモリセルアレイＭＡＴからの読み出しよりも速く読み出せる。アクセス頻度の高い情報を、メモリセルアレイＭＡＦやメモリセルアレイＭＡＳに格納しておけば高速な読み出しが実現できる。消費電力についても、図１の実施例のメモリ装置１０で述べたのとまったく同様の理由で低減できる。
【００８４】
また、第２乃至第４の実施例のメモリ装置が、図９のような３層の階層にした場合でも実現でき、同様の効果が得られることは明かである。この場合は、ワード線の数の関係をｕ＞ｐ＞ｑとする。
【００８５】
《第６及び第７の実施例》
図１０及び図１１は本発明の第６及び第７の実施例に係るメモリ装置を示す図であり、図９に示した３層構造のメモリ装置の応用を示すものである。第５の実施例のメモリ装置９０と同様な部分については説明を省略する。第６の実施例のメモリ装置１０００及び第７の実施例のメモリ装置１１００もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００８６】
図１０及び図１１に示されるメモリ装置ではメモリセルアレイＭＡＳ内の情報は、メモリセルアレイＭＡＦ内の情報とメモリセルアレイＭＡＴ内の情報を包含しているものとする。すなわち、メモリセルアレイＭＡＦ及びメモリセルアレイＭＡＴはメモリセルアレイＭＡＳのキャッシュメモリとしての使用を前提としていため、メモリセルアレイＭＡＴ及びＭＡＦに記憶されている情報はメモリセルアレイＭＡＳにも重複して記憶され、メモリセルアレイＭＡＳにはそれ以外の情報をも記憶されているものである。この場合は、ワード線の数の関係をｕ＜ｐ＞ｑとする。
【００８７】
図１０及び図１１に示されるメモリ装置ではビット線ＢＴ１、ＢＴＢ１にビット線ＢＦ１、ＢＦＢ１と同様にセンスアンプＳＡ１Ｔを接続し、データ出力ＤＡＴ１からＤＡＴｎＴを出力して出力を読み出す系統を２系統としデュアルポート化したものである。このような構成により、メモリへの読み出し及び書き込みが独立した２つの系統から行うことができる。メモリセルアレイＭＡＴとＭＡＳに対する読み出しおよび書き込み動作は、図１で記述したメモリセルアレイＭＡＦとＭＡＳに対する方法をそのまま用いることができる。
【００８８】
ただし、図１０のメモリ装置１０００では、メモリセルアレイＭＡＳへの書き込みおよびメモリセルアレイＭＡＳからの読み出しは、データ出力Ｄ１からＤｎおよびデータ出力Ｄ１ＴからＤｎＴの両方から同時にできない。しかし、このアクセス衝突は、メモリセルアレイＭＡＳへのアクセスが、メモリセルアレイＭＡＦ内あるいはＭＡＴ内に欲しい情報がある限り発生しないことを考慮するとほとんど発生しないため実用上はほとんど問題とならない。アクセス衝突が生じた場合にはそれを検出し、データ出力Ｄ１からＤｎおよびデータ出力Ｄ１ＴからＤｎＴの両アクセスをシーケンシャルに行えばよい。アクセス衝突を生じる確率は小さいので、シングルポートのメモリセルＭを用いて高確率にデュアルポートアクセスできる。
【００８９】
デュアルポートアクセスが可能となることにより、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）等の演算器が２つ存在するようなプロセッサにおいてもそれぞれの演算器に対応したデータキャッシュメモリを構成することができ、プロセッサの並列演算処理に容易に対応することが可能となる。
【００９０】
すなわち、シングルポートのメモリセルを用いて、デュアルポートの半導体メモリ装置あるいはキャッシュメモリを高速・低消費電力に実現できる。
【００９１】
さらに図１１のメモリ装置１１００は上記アクセス衝突が生じても、デュアルポートのアクセスを可能にする実施例である。
【００９２】
メモリ装置１１００においては、図１０のメモリ装置１０００のメモリセルアレイＭＡＳ内のメモリセルＭをデュアルポートメモリセルＤに変えたものである。デュアルポートメモリセルＤは、ワード線ＷＳ１からＷＳｐによって制御されるビット線ＢＳ１およびＢＳＢ１に接続されたポートと、ワード線ＷＳ１ＴからＷＳｐＴによって制御されるビット線ＢＳ１ＴおよびＢＳＢ１Ｔに接続されたポートを持っている。データ出力Ｄ１からＤｎからのアクセスに対しワード線ＷＳ１からＷＳｐを用い、データ出力Ｄ１ＴからＤｎＴからのアクセスに対しワード線ＷＳ１ＴからＷＳｐＴを用いれば、上記アクセス衝突ても同時にアクセスできる。
【００９３】
《第８の実施例》
図１２は図１のメモリセルアレイＭＡＦをデュアルポート化したときの実施例である第８の実施例に係るメモリ装置を示す。第１の実施例のメモリ装置１０と同様な部分については説明を省略する。第８の実施例のメモリ装置１２００もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００９４】
デュアルポートメモリセルはその素子面積が通常のメモリセルの面積の１．５倍から２倍と大きいため、本実施例のように、アクセス頻度の高いメモリセルアレイＭＡＦにのみデュアルポートセルを用いることにより、回路面積の増大を抑えつつデュアルポートアクセスの可能なメモリを実現することができる。
【００９５】
メモリセルアレイＭＡＦのビット線はＢＦ１からＢＦｎとＢＦＢ１からＢＦＢｎ、および、ＢＦ１ＴからＢＦｎＴとＢＦＢ１ＴからＢＦＢｎＴの二対になっている。それぞれのビット線にはセンスアンプＳＡ１からＳＡｎ、および、ＳＡ１ＵからＳＡｎＵが接続されている。図１２のメモリ装置１２００ではビット線ＢＦ１とＢＦＢ１が、階層スイッチＨＳ１とＨＳＢ１を用いてメモリセルアレイＭＡＳのビット線ＢＳ１とＢＳ１Ｂに接続されており、ビット線ＢＦ１ＴからＢＦｎＴとＢＦＢ１ＴからＢＦＢｎＴが階層スイッチＨＵ１からＨＵｎとＨＵＢ１からＨＵＢｎにより、メモリセルアレイＭＡＳのビット線ＢＳ１とＢＳ１Ｂに接続されている。そして、階層スイッチＨＳ１からＨＳｎとＨＳＢ１からＨＳＢｎとは階層制御信号ＨＳＷ１により制御され、階層スイッチＨＵ１からＨＵｎとＨＵＢ１からＨＵＢｎとは階層制御信号ＨＳＷ２により制御される。
【００９６】
上述したように、メモリセルアレイＭＡＳに格納されている情報が、メモリセルアレイＭＡＦに格納されている情報を包含するようにすれば、メモリセルアレイＭＡＦのアクセス頻度はメモリセルアレイＭＡＳのアクセス頻度よりも高くなる。メモリアクセスの局所性により、ほとんどのアクセスはデュアルポート構造になっているメモリセルアレイＭＡＦへのアクセスになる。メモリセルアレイＭＡＦの容量は小さく抑えることができるため、多ポートメモリセルによる面積増加を抑えることができる。特に多ポートメモリの同時アクセスに局所性がある場合には、メモリセルアレイＭＡＳへのアクセス頻度が減るために効率が良くなる。
【００９７】
図１２のメモリ装置１２００の極端な例として、メモリセルアレイＭＡＦを１行だけにした例（ｑ＝１とすることを意味する）があげられる。多ポートメモリの同時アクセスが近接するアドレスに対して発生するのであれば、これで十分な効果が得られる。さらに、図１２のメモリ装置１２００のメモリセルアレイＭＡＳとメモリセルアレイＭＡＦの間にスイッチと同様な機能を有するようなセンスアンプを入れてもよい。すなわち、階層スイッチＨＳ１とＨＳＢ１およびＨＵ１とＨＵＢ１をセンスアンプに変えてもよい。メモリセルアレイＭＡＦがメモリセルアレイＭＡＳから構成された半導体メモリの多ポートバッファとして動作する。
【００９８】
図１０および図１１の実施例のメモリ装置ではメモリセルアレイＭＡＦおよびＭＡＴの容量をメモリセルアレイＭＡＳの容量よりも小さくすれば、読み出し速度の高速化および消費電力の低減に効果があることは言うまでない。
【００９９】
図１０から図１２の実施例のメモリ装置は、図６から図８までのキャッシュメモリとしての実施例のメモリ装置にも応用でき、デュアルポートキャッシュメモリが実現できる。消費電力についても図１の実施例のメモリ装置で述べたのとまったく同様の理由で低減できる。読み出し速度に対しても、メモリセルアレイＭＡＦおよびメモリセルアレイＭＡＴへのアクセスは、図１の実施例のメモリ装置で記述した理由と同じ理由で高速に行える。さらにこのデュアルポートキャッシュメモリの二つのポートをインストラクションパスとデータパスに接続すれば、命令キャッシュとデータキャッシュを兼ね備えたキャッシュメモリとして用いることができる。実効的にセパレートキャッシュ（命令キャッシュとデータキャッシュが別個に存在するキャッシュ）と同様のパフォーマンスをユニファイキャッシュで実現できる。
【０１００】
《第９の実施例》
図１３は本発明第９の実施例に係るメモリ装置である。第１から第８までの実施例のメモリ装置と同様な部分については説明を省略する。第９の実施例のメモリ装置１３００もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【０１０１】
メモリ装置１３００において、ＭＡＳ、ＭＡＦはメモリセルアレイ、Ｍはメモリセル、ＨＥ１、ＨＥＢ１およびＨＦ１、ＨＦＢ１は階層スイッチ、ＷＳ１からＷＳｐおよびＷＦ１からＷＦｑはワード線、ＳＡ１はセンスアンプ、ＳＡはセンスアンプ起動信号、ＳＳ１、ＳＳＢ１およびＳＦ１、ＳＦＢ１およびＢＦ１、ＢＦＢ１はビット線を示している。
【０１０２】
階層指定信号ＨＳＷ１がアサートされている時、階層スイッチＨＥ１、ＨＥＢ１はオン状態になり、ビット線ＳＦ１をビット線ＢＦ１に、ビット線ＳＦＢ１をビット線ＢＦＢ１に接続する。階層指定信号ＨＳＷ２がアサートされている時、階層スイッチＨＦ１、ＨＦＢ１はオン状態になり、ビット線ＳＳ１をビット線ＢＦ１に、ビット線ＳＳＢ１をビット線ＢＦＢ１に接続する。ビット線ＢＦ１、ＢＦＢ１はセンスアンプＳＡ１に接続されている。したがって、階層指定信号ＨＳＷ１と階層指定信号ＨＳＷ２がアサートされている時、メモリセルアレイＨＡＦとメモリセルアレイＨＡＳは同時にセンスアンプに接続される。
【０１０３】
階層指定信号ＨＳＷ２をアサートすれば、第１から第８までの実施例のメモリ装置と同様な構成と動作を行い、同程度の効果がある。しかし、メモリセルアレイＭＡＦからの読み出しにはビット線ＢＦ１、ＢＦＢ１の容量が関係するので、第１から第８までの実施例のメモリ装置の場合よりも若干遅くなる。但し、メモリセルアレイＭＡＦの容量をメモリセルアレイＭＡＳの容量よりも小さくする（ｐ＞ｑ）ことにより、第１の実施例のメモリ装置１０と同様な効果が得られる。
【０１０４】
階層指定信号ＨＳＷ２をネゲートにすれば、メモリセルアレイＭＡＳからの読み出しはメモリセルアレイＭＡＦの負荷がないので、第１から第８までの実施例のメモリ装置の場合よりも高速にできるという効果がある。
【０１０５】
以上の第１から第９の実施例では電源電圧に対しては何も規定していないが、たとえば１．０Ｖなどの低電圧で動作させる場合には、以下のような効果がある。一般に低電圧では回路の動作速度が低下するという問題がある。このを解決する方法として、ＭＯＳトランジスタのしきい値電圧を下げ、低しきい値電圧化するという方法があるが、リーク電流が増加するという新たな問題が発生する。特にメモリセルを構成するＭＯＳトランジスタを低しきい値電圧化すると、メモリセルの規模が大きいことと、その動作頻度が低いことからリーク電流が無視できない。本発明の方法を用いることで、ＭＯＳトランジスタを高しきい値電圧のまま使用しても、メモリアレイの一部に高速動作可能なメモリアレイを包含しているため、高速な読み出しが実現できる。
【０１０６】
また、以上の第１から第９の実施例で用いた階層スイッチの代わりに、センスアンプ等の増幅機能を持った半導体回路を用い、より高速な動作を可能とすることもできる。この場合にはセンスアンプとしては階層スイッチとしての機能を有するよう構成することが必要である。
【０１０７】
《第１０の実施例》
図１６には、本発明の第１０の実施例に係るキャッシュメモリの論理的イメージのブロック図が示されている。本実施例は第３の実施例のメモリ装置を４ウェイ・セット・アソシアティブ構造のキャッシュメモリにした場合のものである。キャッシュメモリ１６０は、１６Ｋバイトの２次キャッシュメモリと、２Ｋバイトの１次キャッシュメモリとで構成される。
キャッシュメモリ１６０は、２次キャッシュメモリのタグアレイＬ２ＴＡとデータアレイＬ２ＤＡと、１次キャッシュメモリのタグアレイＬ１ＴＡとデータアレイＬ１ＤＡと、２次キャッシュメモリのデコーダＬ２ＤＥＣ（図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、１次キャッシュメモリのデコーダＬ１ＤＥＣ図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、ウェイセレクタＷＡＹＳＥＬと、読み出し／書き込みアンプＲＷＡＭＰと、比較器ＣＭＰＳと、プリデコーダＰＲＥＤＥＣとで構成される。
【０１０８】
タグアレイＬ２ＴＡは、４Ｘ２５６行Ｘ２３ビットのメモリアレイで構成される。データアレイＬ２ＤＡは、４Ｘ２５６行Ｘ１２８ビットのメモリアレイで構成される。タグアレイＬ１ＴＡは、４Ｘ３２行Ｘ３２ビットのメモリアレイで構成される。データアレイＬ１ＤＡは、４Ｘ３２行Ｘ１２８ビットのメモリアレイで構成される。
【０１０９】
８ビット長のインデックスアドレス（Ｉｎｄｅｘ−ａｄｄｒｅｓｓ）は、８ビット、８ビット、４ビットの３群のプリデコードアドレス（Ｐｒｅ−ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ）にプリデコーダＰＲＥＤＥＣでデコードされる。２次キャッシュメモリは、３群全てのプリデコードアドレスをデコーダＬ２ＤＥＣでデコードする。一方、１次キャッシュメモリは、２群のプリデコードアドレスのみをデコーダＬ１ＤＥＣでデコードする。２３ビット長のタグアドレス（Ｔａｇ−ａｄｄｒｅｓｓ）は４つの比較器ＣＭＰＳでタグアレイＬ１ＴＡ又はタグアレイＬ２ＴＡから読み出されるアドレスと比較される。
【０１１０】
図１７には、キャッシュメモリ１６０の半導体チップ上のレイアウトイメージのブロック図が示される。データアレイＬ１ＤＡ及びデータアレイＬ２ＤＡはデコーダ／ドライバＤＡＷＤを挟んでそれぞれ２つに分割配置されている。また、タグアレイＬ１ＴＡ及びタグアレイＬ２ＴＡもデコーダ／ドライバＴＡＷＤを挟んでそれぞれ２つに分割配置されている。さらに、２つのデータアレイＬ１ＤＡ及び２つのデータアレイＬ２ＤＡは、２つのタグアレイＬ１ＴＡ及び２つのタグアレイＬ２ＴＡを挟んで２つに分割配置されている。すなわち、メモリアレイは、デコーダ／ドライバＴＡＷＤを中心として面対象に配置されている。なお、デコーダ／ドライバＴＡＷＤは、図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥＣに対応する。また、デコーダ／ドライバＤＡＷＤも、図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥＣに対応する。
【０１１１】
また、データアレイＬ２ＤＡとデータアレイＬ１ＤＡとは、階層スイッチＨＳＷを介して接続される。タグアレイＬ２ＴＡとタグアレイＬ１ＴＡとは、階層スイッチＨＳＷを介して接続される。すなわち、２次キャッシュメモリアレイＬ２−ａｒｒａｙと１次キャッシュメモリアレイＬ１−ａｒｒａｙとは、階層スイッチＨＳＷを介して接続される。データアレイＬ２ＤＡとタグアレイＬ２ＴＡに表示される数字（０、１、２、３）はウェイの番号を示している。データアレイの各ウェイは、ウェイセレクタＷＡＹＳＥＬの出力に基づいてウェイスイッチＷＡＹＳＷによって選択される。また、ウェイセレクタＷＡＹＳＥＬは制御信号Ｈｉｔ ／ Ｍｉｓｓを出力して、キャッシュメモリのヒット或いはミスヒットを中央処理装置ＣＰＵ等に知らせる。データアレイＬ１ＤＡ、Ｌ２ＤＡからのデータの読み出し及びデータアレイＬ１ＤＡ、Ｌ２ＤＡへのデータの書き込みはデータバスＤａｔａ及び読み出し／書き込みアンプＲＷＡＭＰを介して行われる。
図１８には、データアレイＬ１ＤＡ、Ｌ２ＤＡの回路図が示される。本実施例は第４の実施例を４ウェイのメモリにした場合である。図面が複雑になるのでイコライズ回路は省略されている。２次キャッシュメモリアレイのビット線対ＢＳ、ＢＳＢと１次キャッシュメモリアレイのビット線対ＢＦ、ＢＦＢは階層スイッチＨＳＷで分割されている。４つのウェイに対応する４つのビット線対がウェイスイッチＷＡＹＳＷを介して読み出し／書き込みアンプＲＷＡＭＰに接続されている。従って、アンプの数はラインサイズと等しくなっている。アンプの数を少なくすることは消費電力の削減に効果がある。なお、図１８の読み出し／書き込みアンプＲＷＡＭＰは、図面が複雑になるのを避けるため、書き込みアンプについては省略している。
【０１１２】
ウェイスイッチＷＡＹＳＷは、ウェイセレクタＷＡＹＳＥＬからのウェイ選択信号ＷＡＹ０、ＷＡＹ１、ＷＡＹ２、ＷＡＹ３によって制御される。
【０１１３】
ビット線対ＢＦ、ＢＦＢに接続されるメモリセルの数（３２行）は、ビット線対ＢＳ、ＢＳＢに接続されるメモリセルの数（２５６行）より約１桁少ない。従って、階層スイッチＨＳＷがオフの場合のデータアレイＬ１ＤＡと読み出し時間は、階層スイッチＨＳＷがオンの場合のデータアレイＬ２ＤＡとＬ１ＤＡの読み出し時間より短くすることができる。
【０１１４】
データアレイＬ１ＤＡに要求するデータが存在する場合（１次キャッシュメモリがヒットした場合：Ｌ１−ｈｉｔ）は、データアレイＬ１ＤＡ内のデータはウェイスイッチＷＡＹＳＷを介してセンスアンプＳＡＰで読み出される。このとき、階層指定信号はネゲートされており、階層スイッチＨＳＷは遮断状態にある。センスアンプ起動信号ＳＡＣ１をアサートしたとき、制御信号ＳＡＣ２をネゲートすれば、ビット線対ＢＡ、ＢＡＢがビット線対ＢＦ、ＢＦＢと分離されるため、高速読み出しができる。
【０１１５】
データアレイＬ２ＤＡに要求するデータが存在する場合（２次キャッシュメモリがヒットした場合：Ｌ２−ｈｉｔ）は、データアレイＬ２ＤＡがアクセスされ、ビット線を介して直接データアレイＬ１ＤＡに書き込まれる。置き換え動作は、センスアンプＳＡＰを利用して以下のように行われる。まず、データアレイＬ２ＤＡのデータがセンスアンプＳＡＰで読み出される。次に、階層指定信号ＨＳＷ１がネゲートされ、制御信号ＳＡＣ２はアサートされたままである。データアレイＬ２ＤＡから読み出されたデータはビット線対ＢＦ、ＢＦＢ上で増幅され、データアレイＬ１ＤＡに書き込まれる。この置き換えシーケンスによっては、データアレイＬ２ＤＡからデータアレイＬ１ＤＡへの書き込みには余分なサイクルは不要である。
【０１１６】
従来の階層キャッシュメモリに比べて、占有面積、消費電力及び読み出し時間において有利である。すなわち、データアレイＬ１ＤＡとデータアレイＬ２ＤＡ、タグアレイＬ１ＴＡとタグアレイＬ２ＴＡで周辺回路を共用するため、１次キャッシュメモリと２次キャッシュメモリとに必要な占有面積を減少させることができる。周辺回路が共用になっているため、置き換えシーケンス時の消費電力を削減できる。ビット線が階層スイッチのみを介して接続されているため、置き換えシーケンスに必要な時間は無視できる。
【０１１７】
データアレイＬ１ＤＡのデコーダ／ドライバＤＡＷＤとデータアレイＬ２ＤＡのデコーダ／ドライバＤＡＷＤの間にあるバッファ回路ＢＵＦは、１次キャッシュメモリのアドレスの負荷を軽くするためのものである。１次キャッシュメモリの方が２次キャッシュメモリよりも読み出し時間を短くする必要があるため、１次キャッシュメモリ側のアドレスの負荷を軽くするようにアドレスは１次キャッシュメモリ側から入力するのが望ましい。
【０１１８】
図１９には、１次キャッシュメモリがヒットした場合（上側：Ｌ１−ｈｉｔ）と２次キャッシュメモリがヒットした場合（下側：Ｌ２−ｈｉｔ）のデータアレイのシミュレーション波形が示されている。１次キャッシュメモリがヒットした場合のアクセス時間は４．８ｎｓである。２次キャッシュメモリがヒットした場合のアクセス時間は７．７ｎｓである。本実施例を用いることにより、アクセス時間を３８％減少することができる。
【０１１９】
図２０には、電源電圧１Ｖ、動作周波数１００ＭＨｚ時のデータアレイの消費電力のシミュレーション結果が示される。１次キャッシュメモリがヒットした場合（Ｌ１−ｈｉｔ）の消費電力は、６．２ｍＷである。１次キャッシュメモリの置き換え動作時（２次キャッシュメモリがヒットした場合（Ｌ２−ｈｉｔ））には、消費電力が３．５ｍＷ増加して９．７ｍＷになる。しかし、１次キャッシュメモリのヒット率が９０％と仮定すると、実効消費電力は６．５ｍＷに減少する（従来の１８ｋバイトのデータアレイでの８．４ｍＷに比べて２３％減少する）。
【０１２０】
図２１には、３層金属配線の０．２５μｍＣＭＯＳプロセス技術で試作したチップの特徴が示されている。また、図２２には、プロセスとデバイスパラメータが示されている。電源電圧１Ｖで高い特性を得るために、ＭＯＳＦＥＴのゲート酸化膜厚は４．５ｎｍにしている。高信頼性（高雑音余裕）とＣＰＵ等の論理回路ＬＳＩとのプロセスの互換性のため、メモリセルには６トランジスタ・セル（完全ＣＭＯＳ型メモリセル）を使用している。また、周辺回路のＭＯＳトランジスタとメモリセルのＭＯＳトランジスタとはしきい値電圧を変えている。前者は、０．３Ｖで、後者は、０．５Ｖである。キャッシュメモリのサイズは、３．６ｍｍＸ２．１ｍｍである。
【０１２１】
図２３には、データアレイの測定波形が示されている。ＡＤＤはアドレス入力、ＳＥＬはタグアレイからのウェイ選択信号、ＯＵＴはウェイ選択信号ＳＥＬに対応するデータアレイからの出力信号を表している。１次キャッシュメモリがヒットした場合のアクセス時間は４．５ｎｓである。２次キャッシュメモリがヒットした場合のアクセス時間は７．５ｎｓである。これは、シミュレーション結果とほぼ一致している。１次キャッシュメモリのヒット率は約９０％であるため、実効アクセス時間は５ｎｓとなる。
【０１２２】
《第１１の実施例》
図２４には、本発明の第１１の実施例に係るキャッシュメモリの論理的イメージのブロック図が示されている。本実施例は第６の実施例のメモリ装置を４ウェイ・セット・アソシアティブ構造のキャッシュメモリにした場合のものである。キャッシュメモリ２４０はインストラクションポートＩＰＯＲＴとデータポートＤＰＯＲＴを有する。マイクロプロセッサ等のインストラクションパスとデータパスに接続して、命令キャッシュとデータキャッシュを兼ね備えたキャッシュメモリとして用いるものである。すなわち、キャッシュメモリ２４０は、２ポートを有するユニファイキャッシュである。
キャッシュメモリ２４０は、３２Ｋバイトの２次キャッシュメモリと、２つの４Ｋバイトの１次キャッシュメモリとで構成される。キャッシュメモリ２４０は、２次キャッシュメモリのタグアレイＬ２ＴＡＧとデータアレイＬ２ＤＡＴと、１次キャッシュメモリのタグアレイＬ１ＴＡＩ、Ｌ１ＴＡＤとデータアレイＬ１ＤＡＩ、Ｌ１ＤＡＤと、２次キャッシュメモリのデコーダＬ２ＤＥ（図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、１次キャッシュメモリのデコーダＬ１ＤＩ、Ｌ１ＤＤ（図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、ウェイセレクタＳＥＬＩ、ＳＥＬＤと、比較器ＣＭＰＩ、ＣＭＰＤと、アドレスセレクタＳＥＬとで構成される。
【０１２３】
なお、キャッシュメモリ２４０は物理アドレス側の配置されている。すなわち、メモリ管理ユニット（ＭＭＵ）内のアドレス変換バッファＴＬＢで論理アドレス（仮想アドレス：Ｖｉｒｔｕａｌ Ａｄｄｒｅｓｓ）から物理アドレス（Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ）に変換された後に、キャッシュメモリ２４０がアクセスされる。
【０１２４】
タグアレイＬ２ＴＡＧは、４Ｘ２５６行Ｘ２３ビットのメモリアレイで構成される。データアレイＬ２ＤＡＴは、４Ｘ２５６行Ｘ２５６ビットのメモリアレイで構成される。タグアレイＬ１ＴＡＧは、４Ｘ３２行Ｘ２３ビットのメモリアレイで構成される。データアレイＬ１ＤＡＴは、４Ｘ３２行Ｘ２５６ビットのメモリアレイで構成される。
【０１２５】
アドレスセレクタＳＥＬは、インストラクションポート側からの２次キャッシュメモリのアクセスとデータポート側からの２次キャッシュメモリのアクセスとのアドレス信号の切り替えを行っている。同時にアクセスが発生した場合は、予め決められた優先順位に従ってアドレスセレクタＳＥＬがアドレス信号を選択する。
図２５には、データアレイＬ２ＤＡＴ、Ｌ１ＤＡＤ、Ｌ１ＤＡＩの回路図が示される。図２５は、階層スイッチＨＳＷを具体的に示している点と、プリデコーダＰＲＥＤＥＣ及びデコーダ／ワードドライバＷＤを示している点が異なるのみで、図１０の第６の実施例と基本的には同じである。インストラクション及びデータのインデックスアドレスは、３群のプリデコードアドレスにプリデコーダＰＲＥＤＥＣでデコードされる。２次キャッシュメモリは、３群全てのプリデコードアドレスをデコーダ／ワードドライバＷＤでデコードする。一方、１次キャッシュメモリは、２群のプリデコードアドレスのみをデコーダ／ワードドライバＷＤでデコードする。プリデコードアドレス信号は１次キャッシュメモリと２次キャッシュメモリとの間のデコーダスイッチＤＳＷによって導通・遮断されるようにされる。これは、図２４のアドレスセレクタＳＥＬの機能を実現するためと１次キャッシュメモリをアクセス時のプリデコードアドレス信号の負荷を軽減するためのものである。
【０１２６】
１次キャッシュメモリの記憶容量を小さく、読み出し時間を小さくしているので、アドレス変換バッファＴＬＢで論理アドレスを物理アドレスに変換する時間を考慮しても１次キャッシュメモリの読み出し時間は小さく押さえられる。
【０１２７】
一般的には、ユニファイキャッシュはセパレートキャッシュよりもヒット率が高い。一方、セパレートキャッシュはマイクロプロセッサとキャッシュメモリとのバンド幅を２倍にできる。従って、キャッシュメモリ２４０は、従来のセパレートキャッシュとユニファイキャッシュの双方の利点を備えることができる。
【０１２８】
《第１２の実施例》
図２６には本発明のキャッシュメモリを用いたマイクロコンピュータＭＣＵとメインメモリＭＭ１とのシステムの一例が示されている。マイクロコンピュータＭＣＵは、中央処理装置ＣＰＵと、浮動小数点処理ユニットＦＰＵ１と、乗算器ＭＵＬＴと、メモリ管理ユニットＭＭＵ１と、キャッシュメモリコントローラＣＣＮＴと、キャッシュメモリＣＡＣＨＥと、３２ビットデータバスＤＢＵＳと、３２ビット論理アドレスバスＬＡＢＵＳと、３２ビット物理アドレスバスＰＡＢＵＳと、３２ビットデータバスＤＢＳと、外部バスインタフェースＥＢＩＦ等から構成され、単結晶シリコン等で形成された単一の半導体基板上に形成される。命令キャッシュとデータキャッシュが混在しているキャッシュメモリの例である。マイクロコンピュータＭＣＵとメインメモリＭＭ１とは外部データバスＥＤＢと外部アドレスバスＥＡＢとを介して接続される。メインメモリＭＭ１には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｅｓｓ Ｍｅｍｏｒｙ）や同期型ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のようなダイナミック型のメモリセルを用いた半導体メモリが使用される。
【０１２９】
キャッシュメモリＣＡＣＨＥは、例えば、４ウエイ・セット・アソシアテイブ方式のキャッシュメモリであり、４組のタグ部とデータ部からなる１次キャッシュメモリ部と４組のタグ部とデータ部からなる２次キャッシュメモリ部とから構成され、１次キャッシュメモリ部のビット線と２次キャッシュメモリ部のビット線が階層スイッチを介して接続されている。前記階層スイッチは、キャッシュコントローラＣＣＮＴからの信号線によって制御される。１次キャッシュメモリと２次キャッシュメモリとがマイクロコンピュータに内蔵されるため、処理速度の向上が図れる。記憶容量は、１次キャッシュメモリ、２次キャッシュメモリ、メインメモリＭＭ１の順で大きくなり。アクセス時間は、１次キャッシュメモリ、２次キャッシュメモリ、メインメモリＭＭ１の順で大きくなる。１次キャッシュメモリ、２次キャッシュメモリ及びメインメモリＭＭ１でメモリの階層を形成している。
【０１３０】
《第１３の実施例》
図２７には本発明のキャッシュメモリを用いたマイクロプロセッサＭＰＵとメインメモリＭＭ２とのシステムの一例が示されている。マイクロプロセッサＭＰＵは、命令ユニットＩＮＳＴと、浮動小数点処理ユニットＦＰＵ２と、整数処理ユニットＩＵと、メモリ管理ユニットＭＭＵ２と、命令キャッシュメモリＩＮＣＡと、データキャッシュメモリＤＣＡと、システムインタフェースＳＩＦ等から構成され、単結晶シリコン等で形成された単一の半導体基板上に形成される。データキャッシュメモリと命令キャッシュメモリとが分離された例である。マイクロプロセッサＭＰＵとメインメモリＭＭ２とは外部データバスＥＤＢ２と外部アドレスバスＥＡＢ２とを介して接続される。メインメモリＭＭ２には、メインメモリＭＭ１同様ダイナミック型のメモリセルを用いた半導体メモリが使用される。
【０１３１】
命令キャッシュメモリＩＮＣＡとデータキャッシュメモリＤＣＡとは、図２６のキャッシュメモリＣＡＣＨＥと同様な構成とすることができる。１次キャッシュメモリと２次キャッシュメモリとがマイクロプロセッサに内蔵されるため、図２６の例と同様に処理速度の向上が図れる。なお、デユアルポートメモリをデータキャッシュメモリＤＣＡに使用した場合は、整数処理ユニットＩＵと浮動小数点処理ユニットＦＰＵとを別々のデータパスでデータキャッシュメモリＤＣＡに接続すれば、並列演算処理が可能になり、さらに処理速度が向上する。図２６の例と同様に１次キャッシュメモリ、２次キャッシュメモリ及びメインメモリＭＭ２でメモリの階層を形成している。
【０１３２】
第１２及び第１３の実施例のように１次キャッシュメモリと２次キャッシュメモリをマイクロプロセッサ等の半導体データ処理装置に内蔵するため、ヒット率の高いキャッシュメモリが内蔵できる。ヒット率の高いキャッシュメモリを内蔵することによって、負荷の大きいオフチップメモリのアクセスを減少させることができるため、半導体データ処理装置のみならず、半導体データ処理装置を使用する携帯情報機器全体の消費電力を低減することができる。また、オフチップの読み出し時間の長いメモリのアクセスが減少するので、高速化を図ることができる。
【０１３３】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはいうまでもない。例えば、メモリセルは、スタティック型のメモリセルの替りにダイナミック型のメモリセル、不揮発性のメモリセル又は連想メモリセルを用いてもよい。
【０１３４】
また、メモリアレイＭＡＦのメモリセルはスタティック型のメモリセルを使用し、メモリアレイＭＡＳのメモリセルはダイナミック型のメモリセルを使用してもよい。さらに、メモリアレイＭＡＦのメモリセルはスタティック型のメモリセルを使用し、メモリアレイＭＡＳのメモリセルは不揮発性のメモリセルを使用してもよい。この場合、メモリアレイＭＡＳは主記憶として使用してもよい。大容量ＤＲＡＭや大容量ＲＯＭ内蔵のマイコンにおいては、メモリアレイＭＡＦがキャッシュメモリとして動作でき高速動作と低消費電力の効果が得られる。
【０１３５】
さらに、本発明は、キャッシュメモリのみならず、メモリ管理ユニットのアドレス変換バッファのＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）にも適用できる。
【０１３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１３７】
すなわち、情報を記憶する複数のメモリセルがアレイ状に形成された複数のメモリセルアレイのビット線をスイッチによって接続することにより、メモリセルアレイの一部を高速・低消費電力にアクセスできる。
【０１３８】
また、前記複数のメモリセルアレイ間に包含関係を持たせれば、実効的に高速・低消費電力な半導体メモリ装置およびキャッシュメモリが実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるメモリ装置の構成を示す図。
【図２】本発明の第１の実施例であるメモリ装置の動作を示すタイミングチャートの図。
【図３】一般的なメモリ装置の構成を示す概念図。
【図４】本発明の第２の実施例であるメモリ装置の構成を示す図。
【図５】本発明の第２の実施例であるメモリ装置の動作を示すタイミングチャートの図。
【図６】本発明の第３の実施例であるメモリ装置の構成を示す図。
【図７】本発明の第３の実施例であるメモリ装置の動作を示すフローチャートの図。
【図８】本発明の第４の実施例であるメモリ装置の構成を示す図。
【図９】本発明の第５の実施例であるメモリ装置の構成を示す図。
【図１０】本発明の第６の実施例であるメモリ装置の構成を示す図。
【図１１】本発明の第７の実施例であるメモリ装置の構成を示す図。
【図１２】本発明の第８の実施例であるメモリ装置の構成を示す図。
【図１３】本発明の第９の実施例であるメモリ装置の構成を示す図。
【図１４】メモリセルの静的雑音余裕を示す図。
【図１５】読み出し速度の電源電圧依存性を示す図。
【図１６】本発明の第１０の実施例に係るキャッシュメモリの論理的イメージを示す図。
【図１７】本発明の第１０の実施例に係るキャッシュメモリの半導体チップ上のレイアウトイメージを示す図。
【図１８】本発明の第１０の実施例に係るキャッシュメモリのデータアレイの回路を示す図。
【図１９】本発明の第１０の実施例に係るキャッシュメモリのデータアレイのシミュレーション波形を示す図。
【図２０】本発明の第１０の実施例に係るキャッシュメモリのデータアレイの消費電力のシミュレーション結果を示す図。
【図２１】本発明の第１０の実施例に係るキャッシュメモリの試作したチップの特徴を示す図。
【図２２】本発明の第１０の実施例に係るキャッシュメモリの試作したチップのプロセスとデバイスパラメータを示す図。
【図２３】本発明の第１０の実施例に係るキャッシュメモリの試作したチップのデータアレイの測定波形を示す図。
【図２４】本発明の第１１の実施例に係るキャッシュメモリの論理的イメージを示す図。
【図２５】本発明の第１１の実施例に係るキャッシュメモリのデータアレイの回路を示す図。
【図２６】本発明のキャッシュメモリを内蔵したマイクロコンピュータを用いたシステムのブロック図。
【図２７】本発明のキャッシュメモリを内蔵したマイクロプロセッサを用いたシステムのブロック図。
【符号の説明】
ＭＡＦ、ＭＡＳ、ＭＡＴ、ＨＡ１……メモリセルアレイ、
ＴＡＳ、ＴＡＦ、ＤＡＳ、ＤＡＦ……メモリセルアレイ、
Ｍ……メモリセル、
Ｄ……デュアルポートメモリセル、
ＷＳ１、ＷＳ２、ＷＳｐ……ワード線、
ＷＳ１Ｔ、ＷＳ２Ｔ、ＷＳｐＴ……ワード線、
ＷＦ１、ＷＦ２、ＷＦｑ……ワード線、
ＷＬ１、ＷＬ２、ＷＬｒ……ワード線、
ＷＴ１、ＷＴ２、ＷＴｕ……ワード線、
ＳＡ、ＳＡＴ、ＳＡＵ……センスアンプ起動信号、
ＨＳＷ１、ＨＳＷ２、ＨＳＷ３……階層指定信号、
ＢＳ１、ＢＳ２、ＢＳｎ……ビット線、
ＢＳＢ１、ＢＳＢ２、ＢＳＢｎ……ビット線、
ＢＦ１、ＢＦ２、ＢＦｎ……ビット線、
ＢＦＢ１、ＢＦＢ２、ＢＦＢｎ……ビット線、
ＢＬ１、ＢＬ２、ＢＬｎ……ビット線、
ＢＬＢ１、ＢＬＢ２、ＢＬＢｎ……ビット線、
ＳＳ１、ＳＳＢ１、ＳＦ１、ＳＦＢ１……ビット線、
ＢＴ１、ＢＴＢ１……ビット線、
ＢＳ１Ｔ、ＢＳＢ１Ｔ……ビット線、
ＢＦ１Ｔ、ＢＦＢ１Ｔ……ビット線、
１０５、１０６、１０７、１０８、１０９、１１０……ビット線、
ＳＥＬ０……セレクタ、
ＳＡ１、ＳＡ２、ＳＡｎ、ＳＡ１Ｔ……センスアンプ、
ＳＡ１Ｕ、ＳＡ２Ｕ、ＳＡｎＵ……センスアンプ、
ＴＳＡ、ＤＳＡ……センスアンプ、
ＨＳ１、ＨＳ２、ＨＳｎ……階層スイッチ、
ＨＳＢ１、ＨＳＢ２、ＨＳＢｎ……階層スイッチ、
ＴＨ、ＤＨ……階層スイッチ、
ＨＥ１、ＨＥＢ１、ＨＦ１、ＨＦＢ１、ＨＴ１、ＨＴＢ１……階層スイッチ、
ＨＵ１、ＨＵＢ１……階層スイッチ、
Ｄ１、Ｄ２、Ｄｎ……データ出力、
Ｄ１Ｔ、Ｄ２Ｔ、ＤｎＴ……データ出力、
Ｄ１Ｕ、Ｄ２Ｕ、ＤｎＵ……データ出力、
ＤＢ１、ＤＢ２、ＤＢｎ……データ出力、
ＤＢＢ１、ＤＢＢ２、ＤＢＢｎ……データ出力、
ＹＳＷ、ＹＳＷ１、ＹＳＷ２……Ｙスイッチ信号、
ＥＱ１……イコライザ、
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＰ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２……ＮＭＯＳトランジスタ、
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２……ＰＭＯＳトランジスタ、
ＣＭＰ１……比較器、
ＨＩＴ……ヒット信号、
１００、１０１、１０２、１０３……デコーダ、
ＭＣＵ……マイクロコンピュータ、
ＣＰＵ……中央処理装置、
ＦＰＵ１、ＦＰＵ２……浮動小数点演算処理ユニット、
ＭＵＬＴ……乗算器、
ＭＭＵ１、ＭＭＵ２……メモリ管理ユニット、
ＣＣＮＴ……キャッシュメモリコントローラ、
ＣＡＣＨＥ……キャッシュメモリ、
ＤＢＵＳ、ＤＢＳ……３２ビットデータバス、
ＬＡＢＵＳ……３２ビット論理アドレスバス、
ＰＡＢＵＳ……３２ビット物理アドレスバス、
ＥＢＩＦ……外部バスインタフェース、
ＭＰＵ……マイクロプロセッサ、
ＩＵ……整数演算処理ユニット、
ＩＮＣＡ……命令キャッシュ、
ＤＣＡ……データキャッシュメモリ、
ＳＩＦ……システムインタフェース。
【発明の属する技術分野】
本発明は半導体集積回路装置に係わり、特に高速かつ低消費電力動作に適した半導体メモリ装置及びそれを用いたマイクロコンピュータやマイクロプロセッサ等の半導体データ処理装置に関する。
【０００２】
【従来の技術】
低消費電力化技術は、特に、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）や携帯用パソコン等の携帯情報機器においてはバッテリー寿命を延ばす上でなくてはならないものである。また、ハイエンドマイクロコンピュータにおいても、電力消費からくる発熱の問題はデバイスの信頼性を劣化するという意味で重要になってきている。
【０００３】
メモリ回路の低消費電力化技術としては、例えば、１９９０ シンポジウム オン ブイ・エル・エス・アイ サーキッツ ダイジェスト オブ テクニカルペーパーズ、第５３頁から第５４頁（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９０） ｐｐ．５３−５４）（以下、従来技術（１）という。）に記載されているように、電源電圧を低くするという方式が知られている。
【０００４】
また、１９９４ アイ・イー・イー・イー シンポジウム オン ロウ パワーエレクトロニクスズ ダイジェスト オブ テクニカル ペーパーズ、第１６頁から第１７頁（１９９４ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９４） ｐｐ．１６−１７）（以下、従来技術（２）という。）に記載されているように、メモリを多層に階層化したアーキテクチャで、容量の小さいメモリを複数置く方法がある。一般に記憶容量の小さいメモリは、ビット線等の負荷抵抗及び負荷容量を小さく構成できるため小さい消費電力で動作可能である。従って、この従来例では、記憶容量の小さいメモリを分散して複数用いることでメモリの低消費電力化を図っている。
【０００５】
【発明が解決しようとする課題】
マイクロコンピュータやマイクロプロセッサ等の半導体データ処理装置に内蔵されるメモリは大容量化の方向にある。その結果、内蔵メモリのメモリアレイのビット線に接続されるメモリセルの数が多くなり（負荷が大きくなり）、アクセスタイムが増大する。従って、アクセスタイムを減少するためには、メモリセルの電流を増大させる必要がある。メモリセルの電流を増大させることは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのしきい値電圧を下げることで実現できる。
【０００６】
しかし、しきい値電圧を下げることは、電源電圧が１Ｖ等の低電圧領域においては、下記の問題点があることが本願発明者によって明らかにされた。
【０００７】
図１４には、電源電圧が１Ｖの場合のしきい値電圧（Ｖｔｈ）が０．５Ｖ及び０．３Ｖについてのメモリセルの静的雑音余裕が示されている。図１４に示されるように、Ｖｔｈ＝０．５Ｖで静的雑音余裕が０．４Ｖ、Ｖｔｈ＝０．３Ｖで静的雑音余裕が０．２５Ｖである。すなわち、しきい値電圧を０．２Ｖ減少させると静的雑音余裕が３８％減少する。そのため、信頼性の観点からメモリセルを構成するＭＯＳトランジスタのしきい値電圧を下げることはできないという問題点がある。
【０００８】
さらに、低電圧動作において、大容量のメモリを用いると、下記の問題点があることが本願発明者によって明らかにされた。
【０００９】
図１５には、１６Ｋバイトの２次キャッシュメモリ（Ｌ２−ｃａｃｈｅ）と２Ｋバイトの１次キャッシュメモリ（Ｌ１−ｃａｃｈｅ）における、読み出し速度の電源電圧依存性が示される。円グラフは、ビット線対に所定の電位差が生じるまでの時間（センスアンプが起動可能までの時間、以下、メモリセル時間という。）が全体の読み出し時間に占める割合（メモリセル電流能力を表している）を示している。
【００１０】
電源電圧が２．５Ｖ等の比較的高い電圧領域においては、図１５に示すように１次キャッシュメモリと２次キャッシュメモリのメモリセル時間が占める割合は３０％以下と少ない。しかし、電源電圧が１Ｖ等の低電圧領域においては、図１５に示すように２次キャッシュメモリのメモリセル時間が占める割合が５０％を越えてしまう。つまり、電源電圧が１Ｖ等の低電圧領域での読み出し時間を改善するためには、メモリセルの電流を大きくする必要がある。しかし、前述したようにメモリセルを構成するＭＯＳトランジスタのしきい値電圧を下げることはできない。
【００１１】
従来技術（１）では、電源電圧を１Ｖで動作可能なメモリについて記載されているが、本願発明者によって見いだされた前記課題の記載はない。
【００１２】
また、従来技術（２）に述べたように、記憶容量の小さいメモリを複数配置する方法では、個々のメモリに対しデコーダ等の周辺回路が必要となり回路規模が増大するといった問題が生ずる。また、メモリアレイ自身の消費電力は低減できるがメモリの複数配置に伴って増加した周辺回路等の消費電力が増加するといった問題が生じる。
【００１３】
従って、従来知られている技術では、低消費電力化、動作の高速化、回路規模の縮小といった課題をともに解決することは困難である。
【００１４】
本発明の目的は、高速かつ低消費電力で動作する半導体メモリ装置及びそれを内蔵した半導体データ処理装置を実現することにある。
本発明の別の目的は、低電圧化による速度低下の問題を解決するメモリ構造・回路を提供することにある。
【００１５】
本発明の別の目的は、メモリを階層化したときの回路規模の増大問題を解決するメモリ構造・回路を提供することにある。
【００１６】
本発明の別の目的は、マイクロプロセッサ等のデータ処理装置の内蔵に適したキャッシュメモリを提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明かになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
（１）半導体メモリ装置は、複数のワード線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数のワード線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦＢ１等）と、該複数のワード線と該第２のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）と、前記第２のビット線対に出力される信号を増幅するセンスアンプ（ＳＡ１等）と、前記第１のビット線対と上記第２のビット線対との接続を制御するスイッチ手段（ＨＳ１等）とを有し、前記第１のビット線対に出力される信号は、前記スイッチ手段及び前記第２のビット線対を介し前記センスアンプに伝達されるよう構成される。
【００２０】
（２）半導体メモリ装置は、複数のワード線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置された複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数のワード線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦＢ１等）と、該複数のワード線と該第２のビット線対との交点に配置された複数のメモリセル（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）とを有し、前記第２のメモリアレイに含まれるワード線の数は、前記記第１のメモリアレイに含まれるワード線の数に比べ少ない本数により構成され、前記第１のビット線対と前記第２のビット線対とは、制御信号（ＨＳＷ１）によりその導通状態が制御されるスイッチ手段（ＨＳ１等）を介して接続されて構成される。
【００２１】
（３）半導体メモリ装置は、複数のワード線からなる第１及び第２のワード線群と、複数のビット線対からなる第１及び第２のビット線対群と、前記第１のワード線群と前記第１のビット線対群との交点及び上記第２のワード線群と上記第２のビット線対群との交点にマトリクス状に配置された複数のメモリセル（Ｍ）と、前記第１のビット線対群の各ビット線対（ＢＳ１、ＢＳＢ１等）と前記第２のビット線対群の各ビット線対（ＢＦ１、ＢＦＢ１等）とは第１のスイッチ手段（ＨＳ１等）を介して接続される。
【００２２】
（４）半導体メモリ装置は、第１、第２及び第３のメモリセルアレイ（ＤＡＳ、ＤＡＦ、ＴＡＦ）と比較器（ＣＭＰ１）とを有し、前記第１、第２及び第３のメモリセルアレイはそれぞれ、複数のワード線と、複数のビット線対と、該複数のワード線と該複数のビット線対との交点に配置された複数のメモリセルとを有し、前記第１のメモリセルアレイの各ビット線対と前記第２のメモリセルアレイの各ビット線対とはスイッチ手段（ＤＨ）を介して接続され、前記比較器は、アドレス信号と前記第３のメモリセルアレイの記憶内容とを比較し、前記スイッチ手段は、前記比較器での比較結果が一致しない場合に導通状態とされるて構成される。
【００２３】
（５）半導体メモリ装置は、第１及び第２及び第３のメモリセルアレイ（ＭＡＳ、ＭＡＦ、ＭＡＴ）を有し、前記第１及び第２及び第３のメモリセルアレイはそれぞれ、複数のワード線（ＷＳ１、ＷＦ１、ＷＴ１等）と、複数のビット線（ＢＳ１、ＢＦ１、ＢＴ１等）と、該複数のワード線と該複数のビット線の交点に配置された複数のメモリセル（Ｍ）を含んで構成され、前記第１のメモリセルアレイのビット線と前記第２のメモリセルアレイのビット線とはそれぞれ第１のスイッチ手段（ＨＳ１等）を介して接続され、前記第１のメモリセルアレイのビット線と前記第３のメモリセルアレイのビット線とはそれぞれ第２のスイッチ手段（ＨＴ１等）を介して接続されて構成される。
（６）半導体メモリ装置は、複数の第１のワード線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数の第２のワード線（ＷＦ１等）と、第２及び第３のビット線対（ＢＦ１、ＢＦＢ１、ＢＦ１Ｔ、ＢＦＢ１Ｔ等）と、該複数のワード線と該第２及び第３のビット線対との交点に配置され、上記第２及び第３のビット線対に接続される複数のデュアルポートメモリセル（Ｄ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）と、前記第１のビット線対と上記第２のビット線対との間に接続された第１のスイッチ手段（ＨＳ１等）と、前記第１のビット線対と前記第３のビット線対との間に接続された第２のスイッチ手段（ＨＵ１等）と、前記第２のビット線対の出力を増幅する第１のセンスアンプ回路（ＳＡ１等）と、前記第３のビット線対の出力を増幅する第２のセンスアンプ回路（ＳＡ１Ｕ等）とを有する。
【００２４】
（７）半導体メモリ装置は、複数の第１のワード線（ＷＳ１等）と、第１のビット線対（ＳＳ１、ＳＳＢ１等）と、該複数のワード線と該第１のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第１のメモリアレイ（ＭＡＳ）と、複数の第２のワード線（ＷＦ１等）と、第２のビット線対（ＳＦ１、ＳＦＢ１等）と、該複数のワード線と該第２のビット線対との交点に配置される複数のメモリセル（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡＦ）と、前記第１のビット線対と第１のスイッチ手段（ＨＦ１等）を介して接続され、上記第２のビット線対と第２のスイッチ手段（ＨＥ１等）を介して接続される第３のビット線対（ＢＦ１、ＢＦＢ１等）とを有し、前記第２のビット線対の長さは前記第１のビット線対の長さに比べ短く構成される。
【００２５】
（８）半導体装置は、第１、第２、第３及び第４のメモリセルアレイと比較器とを有し、上記第１、第２、第３及び第４のメモリセルアレイはそれぞれ、複数のワード線と、複数のビット線対と、該複数のワード線と該複数のビット線対との交点に配置された複数のメモリセルとを有し、上記第１のメモリセルアレイの各ビット線対と上記第２のメモリセルアレイの各ビット線対とは第１のスイッチ手段を介して接続され、上記第３のメモリセルアレイの各ビット線対と上記第４のメモリセルアレイの各ビット線対とは第２のスイッチ手段を介して接続され、アドレス信号と上記第２のメモリセルアレイの記憶内容とを上記比較器で比較し、上記比較器での比較結果が一致しない場合には上記第１及び第２のスイッチ手段は導通状態とされるように構成される。
【００２６】
（９）半導体データ処理装置は、ＣＰＵと、前記ＣＰＵにバスを介して接続される記憶装置とを単一の半導体基板上に形成し、前記記憶装置は、同一アドレスに複数のアドレスデータを格納する第１のタグアレイと、同一アドレスに複数のデータを格納する第１のデータアレイと、同一アドレスに複数のアドレスデータを格納する第２のタグアレイと、同一アドレスに複数のデータを格納する第２のデータアレイと、前記バスから入力されるアドレス信号と前記第１又は第２のタグアレイに格納されるアドレスデータとを比較する複数の比較器とを有し、前記第１のタグアレイのビット線と前記第２のタグアレイのビット線とは第１のスイッチ手段を介して接続され、前記第１のデータアレイのビット線と前記第２のデータアレイのビット線とは第２のスイッチ手段を介して接続され、前記第１のタグアレイ及び第１のデータアレイのビット線にセンスアンプがそれぞれ接続され、前記第１のデータアレイのビット線に接続されるセンスアンプの出力は前記バスに接続されるように構成される。
【００２７】
（１）スイッチ手段（ＨＳ１等）を導通状態にすることによって、大容量のメモリアレイとして使用できる。スイッチ手段（ＨＳ１等）を遮断状態することによって、第１のメモリアレイ（ＭＡＦ）のビット線が切り放され、第２のメモリアレイ（ＭＡＳ）のビット線の負荷を軽くすることができるので、第２のメモリアレイ（ＭＡＦ）のメモリセルは第１のメモリアレイ（ＭＡＳ）のメモリセルより速く読み出せる。読み出す頻度の高い情報を第２のメモリアレイ（ＭＡＦ）中に格納しておけば、その情報を選択的に速く読み出せる。また、ビット線の負荷が小さいので、第２のメモリアレイ（ＭＡＦ）内のメモリセルをアクセスするのに必要な消費電力は、第１のメモリアレイ（ＭＡＳ）内のメモリセルをアクセスするときよりも小さく抑えることができる。また、第２のメモリアレイにアクセス頻度の大きいデータを格納するようにすれば、アクセス頻度を考慮した実効的な消費電力を大幅に低減できる。
【００２８】
（２）第２のメモリアレイ（ＭＡＦ）に含まれるワード線の数を第１のメモリアレイ（ＭＡＳ）に含まれるワード線の数より少なくすると、第２のメモリアレイ（ＭＡＦ）の記憶容量が小さくなる。第１のメモリアレイ（ＭＡＳ）内の情報は第２のメモリアレイ （ＭＡＦ）内の情報を包含するようにすれば、第２のメモリアレイ（ＭＡＦ）を第１のメモリアレイ（ＭＡＳ）のキャッシュメモリのように用いることができ、第１のメモリアレイ （ＭＡＳ）内の情報のうち使用頻度の高い情報を第２のメモリアレイ（ＭＡＦ）内に格納すれば、実効的に高速化でき、消費電力も低減できる。
【００２９】
（３）第２のメモリアレイ（ＤＡＦ）を１次キャッシュメモリのデータアレイに用い、第１のメモリアレイ（ＤＡＳ）を２次キャッシュメモリのデータアレイ又は主記憶として用い、第３のメモリアレイ（ＴＡＦ）を１次キャッシュメモリのタグアレイに用い、第３のメモリアレイ（ＴＡＦ）に所望のアドレスデータがない場合に、スイッチ手段を導通状態にすることによって、２次キャッシュメモリ又は主記憶のデータを読み出すことができる。
【００３０】
（４）第３のメモリアレイ（ＭＡＴ）、第１のメモリアレイ（ＭＡＳ）、第２のメモリアレイ（ＭＡＦ）の順に第２のスイッチ手段（ＨＴ１等）と第１のスイッチ手段（ＨＳ１等）とで各メモリアレイを接続し、第１のメモリアレイ（ＭＡＳ）と第２のメモリアレイ（ＭＡＦ）との間の第１のスイッチ手段（ＨＳ１等）を遮断状態にすることにより、第２のメモリアレイ（ＭＡＦ）からの読み出しは、第１のメモリアレイ（ＭＡＳ）、第３のメモリアレイ（ＭＡＴ）からの読み出しよりも速く読み出せる。また、第３のメモリアレイと第１のメモリアレイとの間の第２のスイッチ手段（ＨＴ１等）を遮断状態にし、第１のメモリアレイ（ＭＡＳ）と第２のメモリアレイ（ＭＡＦ）との間の第１のスイッチ手段（ＨＳ１等）を導通状態にすることにより、 第１のメモリアレイ（ＭＡＳ）は、第３のメモリアレイ（ＭＡＴ）からの読み出しよりも速く読み出せる。アクセス頻度の高い情報を、第２のメモリアレイ（ＭＡＦ）や第１のメモリアレイ（ＭＡＳ）に格納しておけば高速な読み出しが実現できる。消費電力についても、第２のメモリアレイ（ＭＡＦ）、第１のメモリアレイ（ＭＡＳ）、第３のメモリアレイ（ＭＡＴ）の順番で、第２のメモリアレイ（ＭＡＦ）へのアクセスが一番小さくなる、
（５）第１のメモリアレイ（ＭＡＳ）内の情報に、第２のメモリアレイ（ＭＡＦ）内の情報と第３のメモリアレイ（ＭＡＴ）内の情報の包含関係を持たせ、第３のメモリアレイ（ＭＡＴ）にセンスアンプ（ＳＡ１Ｔ）を接続すると、デュアルポート化できる。シングルポートのメモリセルＭを用いて高確率にデュアルポートアクセスできる。これはまたキャッシュメモリとして用いることができ、デュアルポートキャッシュメモリも実現できる。第２のメモリアレイ（ＭＡＦ）のビット線は第１のメモリアレイ（ＭＡＳ）のビット線と分離でき、第３のメモリアレイ（ＭＡＴ）のビット線は第１のメモリアレイ（ＭＡＳ）のビット線と分離できるので、消費電力についても低減でき、読み出し速度に対しても、第２のメモリアレイ（ＭＡＦ）および第３のメモリアレイ（ＭＡＴ）へのアクセスは高速に行える。さらにこのデュアルポートキャッシュメモリの二つのポートをインストラクションパスとデータパスに接続すれば、命令キャッシュとデータキャッシュを兼ね備えたキャッシュメモリが実現でき、実効的にセパレートキャッシュと同様のパフォーマンスをユニファイキャッシュで実現できる。
【００３１】
（６）第１のメモリアレイ（ＭＡＳ）とデュアルポートメモリの第２のメモリアレイ（ＭＡＦ）とを第１のスイッチ手段（ＨＳ１等）と第２のスイッチ手段（ＨＵ１等）で接続する。第２のメモリアレイ（ＭＡＦ）をデュアルポート化しているので、メモリアクセスの局所性より、ほとんどのアクセスはデュアルポート構造になっている第２のメモリアレイ（ＭＡＦ）へのアクセスになり、第２のメモリアレイ（ＭＡＦ）の容量は小さく抑えることができるため、多ポートメモリセルによる面積増加を抑えることができる。
【００３２】
（７）第１のメモリアレイ（ＭＡＳ）と第２のメモリアレイ（ＭＡＦ）を共通のビット線にそれぞれ、第１のスイッチ手段（ＨＦ１）と第２のスイッチ手段（ＨＥ１）によって接続され、第２のメモリアレイ側の共通ビット線にセンスアンプ（ＳＡ１）が接続されるため、第２のスイッチ手段を閉鎖すれば、第２のメモリアレイのビット線の負荷がなくなるので、第１のメモリアレイの読み出しが速くなる。
【００３３】
（８）第２のメモリアレイ（ＴＡＦ）と第１のメモリアレイ（ＴＡＳ）をタグアレイに用い、第４のメモリアレイ（ＤＡＦ）と第３のメモリアレイ（ＤＡＳ）をデータアレイに用いれば、第２のメモリアレイ（ＴＡＦ）、第４のメモリアレイ（ＤＡＦ）を第１メモリアレイ（ＴＡＳ）、第３のメモリアレイ（ＤＡＳ）のキャッシュメモリとして動作させることができ、１次キャッシュメモリ（ＴＡＦ、ＤＡＦ）と２次キャッシュメモリ（ＴＡＳ、ＤＡＳ）を備えたキャッシュメモリが実現できる。１組のタグアレイとデータアレイを用いれば、ダイレクトマップ方式のキャッシュメモリが実現でき、複数組のタグアレイとデータアレイを用いれば、セット・アソシアティブ方式のキャッシュメモリが実現できる。
【００３４】
【発明の実施の形態】
以下、図を参照して本発明の具体的な実施例を説明する。
【００３５】
《第１の実施例》
図１は本発明の第１の実施例であるメモリ装置の構成を示す。図１に示したメモリ装置１０は、単結晶シリコンなどで形成された単一の半導体基板上に形成されているものでり、特に制限されないが、樹脂（プラスチック）又はセラミックを用いることにより単一のパッケージに封入されるものである。なお、第２から第１０の実施例のメモリ装置も、第１の実施例同様に単結晶シリコンなどで形成された単一の半導体基板上に形成され、樹脂（プラスチック）又はセラミックを用いることにより単一のパッケージに封入される。樹脂封止するためには、消費電力が１Ｗ以下が望ましいが、最大でも１．５Ｗ以下である必要がある。樹脂封止が可能であれば、製造コスト及び販売価格を低くすることができる。
【００３６】
Ｍはメモリセルであり、ＭＡＳ、ＭＡＦは複数のメモリセルがマトリックス状に配置されたメモリセルアレイである。特に制限されないが、本実施例のメモリセルＭはいわゆるスタテイック型のメモリセルであり入出力が交差接続された一対のインバータ回路と後述するワード線の選択状態によりインバータ回路の出力を後述するビット線と選択的に接続する一対のスイッチ手段とから構成されているものである。メモリセルＭを構成するインバータ回路は駆動用ＭＩＳトランジスタと高抵抗多結晶シリコンまたはＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成された負荷素子により構成し、スイッチ手段はＭＩＳトランジスタにより構成された転送トランジスタにより構成することができる。ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等と同一の半導体基板上に形成するいわゆるオンチップのメモリ装置の場合には、他の論理回路等を構成するトランジスタとの製造プロセスの整合性から半導体基板に形成したＣＭＯＳトランジスタによりメモリセルを構成するいわゆる完全ＣＭＯＳ型のメモリセルを用いることが好適である。また、ＣＰＵ等とは別のチップ上にメモリ機能に必要な回路のみで構成されるいわゆるオフチップのメモリ装置を構成する場合には、集積度の観点から、高抵抗を負荷素子に用いるメモリセルや多結晶シリコンにより形成したＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ ＭＯＳ）を負荷素子に用いるメモリセルが好適である。さらにまた、電源電圧が１Ｖ等の低電圧では、しきい値電圧によるハイレベルの電位の低下を防ぐためいわゆる完全ＣＭＯＳ型のメモリセルを用いることが好適である。
【００３７】
また、ＷＳ１からＷＳｐ及びＷＦ１からＷＦｑはワード線であり、オフチップのメモリ装置の場合は、メモリ装置の外部から図示しないアドレス入力端子に印加されたアドレス信号ＡＳがデコーダ回路ＤＣによりデコードされ、アドレス信号ＡＳに対応したワード線（ＷＳ１からＷＦｑの中の一本）が選択状態に駆動されるよう構成されている。オンチップのメモリ装置の場合は、チップ内のアドレスバスに印加されたアドレス信号ＡＳがデコーダ回路ＤＣに入力される。
【００３８】
また、ＢＳ１からＢＳＢｎ及びＢＦ１からＢＦＢｎはビット線であり、同一のメモリセルに一対のビット線が接続されている。メモリアレイＭＡＳを構成するビット線（ＢＳ１からＢＳＢｎ）は後述する階層スイッチＨＳＢ１からＨＳＢｎを介して、メモリアレイＭＡＦを構成するビット線（ＢＦ１からＢＦＢｎ）に選択的に接続される。
【００３９】
また、図示していないがビット線対ＢＳ１からＢＳＢｎ及びＢＦ１からＢＦＢｎにはそれぞれ各ビット線対を電源電圧レベルに充電するプリチャージ手段と各ビット線対を短絡してその電位差を縮小するイコライズ手段とが接続され、情報の読み出し前に各ビット線対の電位を揃え、読み出し動作を高速化できるように構成されている。
【００４０】
また、本実施例においては、多ビット（ｎビット）を同時に読み出す構成としているため、各ビット線対とセンスアンプとの接続を制御するカラム選択スイッチは図示していない。これに限らず、複数のビット線対によってセンスアンプを共有する場合には、複数のビット線対を共通データ線対により共通のセンスアンプに接続し、各ビット線対の接続をカラム選択スイッチによって選択するよう構成することも可能である。 また、ＳＡ１からＳＡｎは一対の入力端子が一対のビット線に接続されるセンスアンプである。本実施例においては、選択されたワード線に接続されたメモリセル全てからデータを読み出す形式をとるため、センスアンプは各ビット線対ごとに配置されている。メモリセルに記憶されたデータを読み出す場合には、選択されたワード線に接続されたメモリセルのデータがビット線対を通してセンスアンプに送られ、センスアンプがこのデータを増幅し出力する。オフチップのメモリ装置の場合は、センスアンプの出力は直接メモリ装置の外に他のセンスアンプ又は出力バッファ回路及び出力端子を介して送出される。オンチップのメモリ装置の場合は、センスアンプの出力はバッファ回路等を介してチップ内のデータバスに送出される。これらセンスアンプは、その動作による消費電力を低減させるためセンスアンプ起動信号ＳＡによりその活性・非活性状態が制御されている。
【００４１】
また、ＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎは階層スイッチであり、メモリアレイＭＡＳを構成するビット線ＢＳ１からＢＳＢｎとメモリアレイＭＡＦを構成するビット線ＢＦ１からＢＦＢｎとの間に配置され、それぞれのビット線を選択的に接続するものである。この階層スイッチは例えば、ＭＩＳトランジスタを用いそのソース電極又はドレイン電極の一方をメモリアレイＭＡＳ側のビット線に接続し、ソース電極又はドレイン電極の他方をメモリアレイＭＡＦ側のビット線に接続し、制御電極であるゲート電極に後述する制御信号である階層指定信号ＨＳＷ１が印加されるように構成する。また、階層指定信号ＨＳＷ１はメモリアレイＭＡＳ側のビット線とメモリアレイＭＡＦ側のビット線との接続を制御する信号である。特に制限されないが、この階層指定信号ＨＳＷ１はデコーダ回路ＤＣの出力に基づいて制御回路ＣＣから供給される。
【００４２】
階層指定信号ＨＳＷ１がアサートされ各階層スイッチが導通状態とされると、階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎはオン状態になり、ビット線ＢＳ１からＢＳｎはビット線ＢＦ１からＢＦｎに接続され、ビット線ＢＳＢ１からＢＳＢｎはビット線ＢＦＢ１からＢＦＢｎに接続され、メモリセルアレイＭＡＳとメモリセルアレイＭＡＦが接続される。階層指定信号ＨＳＷ１がネゲートされ、各階層スイッチが非導通状態とされると、階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎはオフ状態になり、メモリセルアレイＭＡＳとメモリセルアレイＭＡＦは切り放される。メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはセンスアンプＳＡ１からＳＡｎに接続されている。
【００４３】
以下、図２のタイミングチャートを用いて、図１の実施例メモリ装置１０の動作を詳しく記述する。
【００４４】
図２（ａ）にメモリセルアレイＭＡＦ内の情報を読み出すときのタイミングチャートを示している。メモリアレイＭＡＦの情報を読み出す場合には、メモリセルＭＡＳ内の情報を参照する必要はないため、階層指定信号ＨＳＷ１は始めからネゲートされ、各階層スイッチＨＳ１からＨＳＢｎ１は非導通状態とされる。なお、本実施例においては、階層指定信号ＨＳＷ１は論理“０”レベルにてネゲートとされる。この状態で、所定のアドレス信号に従いメモリアレイＭＡＦ内のワード線ＷＦ１からＷＦｑから一つのワード線が選択される（図２ではワード線ＷＦ１）。従って、メモリアレイＭＡＦ側に所望のデータが存在しない場合にのみメモリアレイＭＡＳ側が選択されるため、消費電力を削減することが可能となる。なお、本実施例においては、ＭＡＦ側のワード線とＭＡＳ側のワード線とは同時に選択されないよう構成しているが、後述するようにＭＡＦ側のワード線とＭＡＳ側のワード線とを同時に選択するよう構成することもできる。同時に選択するような構成の場合には、ＭＡＦ側に所望のデータが存在しない場合でも、既にＭＡＳ側のワード線が選択されているため、高速な読み出し動作を達成することができる。
【００４５】
選択されたワード線に接続されたメモリセルＭは上述した転送トランジスタが導通状態となり記憶された情報をビット線対に出力する。ビット線ＢＳ１からＢＳＢｎ及びＢＦ１からＢＦＢｎは読み出し期間の前に予め電源電圧であるハイレベルにプリチャージされているため、ワード線により選択されていないメモリセルＭに接続されたビット線（メモリアレイＭＡＳのビット線）の電位は電源電圧のまま保たれている（図２においてＢＳ１、ＢＳＢ１を例示）。
【００４６】
メモリセルアレイＭＡＦを構成するビット線（例えば、ＢＦ１、ＢＦＢ１）の電位はワード線ＷＦ１が選択された後に、メモリセルＭに記憶された情報に応じて一方はハイレベルのままとされ他方は徐々にロウレベルに向け低下する。（図２ではＢＦ１、ＢＦＢ１）。次にセンスアンプ起動信号ＳＡをアサートし増幅動作可能な活性状態にし、センスアンプＳＡ１からＳＡｎを起動すると、前記メモリセル情報（図２（ａ）では、ビット線ＢＦ１とＢＦＢ１の電位差）が増幅されデータ出力Ｄ１からＤｎに出力される。
【００４７】
図２（ｂ）はメモリセルアレイＭＡＳ内から情報を読み出す場合のタイミングチャートである。この場合、階層指定信号ＨＳＷ１はアサートされ（本実施例では論理“１”レベル）ている。この状態で所定のワード線（ワード線ＷＳ１からＷＳｑでメモリセルアレイＭＡＳ内の一行）が選択され、選択した行のメモリセル情報がビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎに読み出される（図２ではＢＳ１、ＢＳＢ１を例示）。なお、メモリセルアレイＭＡＳ内のメモリセルＭを選択する場合には、ワード線ＷＳ１は図に示すように、メモリセルアレイＭＡＦのメモリセルＭを選択する場合に比較してワード線を選択状態とする時間を長くすることによって、比較的ビット線の駆動に時間のかかるメモリセルアレイＭＡＳからの読み出し動作を確実に行えるよう構成することができる。階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎがオン状態になっているので、前記メモリセル情報はビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎに反映される。センスアンプ起動信号ＳＡがアサートされ、センスアンプＳＡ１からＳＡｎを起動することにより、前記メモリセル情報（図２（ｂ）ではビット線ＢＳ１とＢＳＢ１の電位差及びビット線ＢＦ１とＢＦＢ１の電位差）が増幅されデータ出力Ｄ１からＤｎに出力される。
【００４８】
なお、それぞれのメモリアレイへの書き込み動作については、上述した読み出し動作を参酌することにより容易に理解できるため、その説明を省略する。また、書き込みのための、バッファ或いはライトアンプはビット線対ＢＦ１接続されるが図が複雑になるため省略されている。
【００４９】
オンチップのメモリ装置の場合は、ＣＰＵ等のタイミング信号であるクロック信号に同期して、アドレス入力、データ入出力及び制御信号の入力が行われる。
【００５０】
メモリセルアレイＭＡＦ内のデータを読み出す際に、メモリセルにかかるビット線の負荷はビット線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎとなる。一方、メモリセルアレイＭＡＳ内のデータを読み出す際に、メモリセルにかかるビット線の負荷はビット線ＢＳ１からＢＳｎおよびＢＳＢ１からＢＳＢｎとビット線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎの和となる。したがって、メモリセルアレイＭＡＦ内のデータを読み出す際に、メモリセルにかかるビット線の負荷は、メモリセルアレイＭＡＳ内のデータを読み出す際に、メモリセルにかかるビット線の負荷よりも小さくなるので、メモリセルアレイＭＡＦ内のデータを読み出す速度をメモリセルアレイＭＡＳ内のデータを読み出す速度よりも速くすることができる。以下、本実施による効果を従来のメモリ装置と比較して説明する。
【００５１】
図３は一般的なメモリ装置の構成を示す概念図である。メモリ装置３０のメモリセルアレイＭＡ１内のメモリセルの数は図１のメモリ装置１０のメモリセルの数と同じ数であるとする。従って、ワード線ＷＬ１からＷＬｒまではｒ＝ｐ＋ｑ行となる。階層スイッチＨＳ１からＨＳｎおよびＨＳＢ１からＨＳＢｎがないことを除くと、他は図１のメモリ装置１０と同じ構造となる。機能的にも図１のメモリ装置１０の階層指定信号ＨＳＷ１をアサートした時と同じになる。したがって、メモリ装置３０のメモリセルアレイＭＡ１内のデータを読み出す際に、メモリセルにかかるビット線の負荷はビット線ＢＬ１からＢＬｎおよびＢＬＢ１からＢＬＢｎとなり、メモリ装置１０のメモリアレイＭＡＳ内のデータを読み出す際にメモリセルにかかるビット線の負荷とほぼ同一となり、読み出しに時間がかかる。
一般に、メモリセルからのデータ読み出し速度は、ビット線の負荷すなわち抵抗と容量に影響される。従って、図１ではメモリセルアレイＭＡＦがｑ行、メモリセルアレイＭＡＳがｐ行なので、メモリセルアレイＭＡＦ内のデータの読み出しは、メモリセルアレイＭＡＳのデータの読み出しより（ｐ＋ｑ）／ｑ倍速くできる。例えば、メモリセルアレイＭＡＦがｑ＝１６行、メモリセルアレイＭＡＳがｐ＝１２８行とすると、（ｐ＋ｑ）／ｑ＝９倍速く読み出せる。これにより、従来ビット線負荷の影響により高速かつ低消費電力の達成できなかった比較的大容量のメモリであっても、その一部分に高速かつ低消費電力のメモリを包含することができる。
【００５２】
このように、図１のような本発明の実施例のメモリ装置１０を用いることにより、メモリセルの一部を他のメモリセルよりも速く読み出せるように構成できることを用いて、読み出す頻度の高い情報を高速な読み出しが可能なメモリセルアレイ内に格納しておけば、その情報を選択的に速く読み出すことが可能となる。たとえば１．０Ｖなどの低電源電圧で動作させる場合でも、ＭＯＳトランジスタを高しきい値電圧のまま使用しても高速な読み出しが実現できる。
【００５３】
また当然、メモリセルアレイＭＡＦ内のメモリセルをアクセスするのに必要な消費電力はビット線対の充放電により影響をうけ、ビット線の容量とアクセス頻度によって決定されるため、メモリセルアレイＭＡＳ内のメモリセルをアクセスするよりも小さく抑えることができるので、アクセス頻度を考慮した実効的な消費電力を大幅に低減できる。この階層化に要する回路は階層スイッチ等のごく僅かであり、回路規模の増大は僅かである。
【００５４】
前述したように、図１の実施例のメモリ装置１０において、読み出す頻度の高い情報をメモリセルアレイＭＡＦ中に格納しておけば、その情報を選択的に速く読み出すことができる。この効果を利用すると、メモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリのように用いることができる。
【００５５】
メモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリのように用いる場合は、ｐ＞ｑとするのが望ましい。すなわち、メモリセルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳのワード線よりも少なくする。従って、メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはメモリセルアレイＭＡＳのビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎより短くなる。すなわち、ビット線の負荷をより小さくできるので、高速読み出し及び低消費電力化が可能となる。
【００５６】
《第２の実施例》
図４には本発明の第２の実施例に係るメモリ装置を示す。本実施例は第１の実施例のメモリ装置をのメモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリに適用した実施例である。本実施例において第１の実施例と重複する説明は省略する。第２の実施例のメモリ装置４０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００５７】
メモリ装置４０において、ＭＡＳ、ＭＡＦはメモリセルアレイ、Ｍはメモリセル、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４はＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ ＭＯＳ）トランジスタ、ＷＳ１からＷＳｐおよびＷＦ１からＷＦｑはワード線、ＳＡ１はセンスアンプ回路、ＳＡはセンスアンプ起動信号、ＥＱ１はイコライズ回路を示している。階層スイッチＨＳは、ＰＭＯＳトランジスタ（ＭＰ１など）とＮＭＯＳトランジスタ（ＭＮ１など）とを用いたＣＭＯＳトランスファーゲートにより構成されている。また、メモリセルアレイＭＡＦを構成するビット線（ＢＦ１、ＢＦＢ１等）とセンスアンプ（ＳＡ１）との間にその接続を制御するカラム選択スイッチＣＳＷが配置される。カラム選択スイッチＣＳＷは、ＮＭＯＳトランジスタＭＮ３、ＭＮ４及びＰＭＯＳトランジスタＭＰ３、ＭＰ４で構成され、カラム制御信号（Ｙスイッチ信号）ＹＳＷにより制御される。また、センスアンプＳＡ１は、一対のＣＭＯＳインバータを交差接続したラッチ型により構成され、ＮＭＯＳトランジスタのソース領域と接地電位との間に定電流源を構成するトランジスタが配置されセンスアンプ起動信号ＳＡにより制御されている。また、センスアンプＳＡ１の一対の入力にはイコライズ回路ＥＱ１が接続される。イコライズ回路ＥＱ１はセンスアンプ起動信号ＳＡによりセンスアンプＳＡ１の両入力をＰＭＯＳトランジスタで短絡し電位差を縮小する回路と、両入力の電位をＰＭＯＳトランジスタで電源電圧にプリチャージする回路とで構成されている。
【００５８】
図１の実施例のメモリ装置１０ではメモリセルアレイＭＡＳ内の情報とメモリセルアレイＭＡＦ内の情報との関連は特に限定していないが、本実施例のメモリ装置４０においては、メモリセルアレイＭＡＦはキャッシュメモリとしての構成を前提としているため、メモリセルアレイＭＡＳ内の情報はメモリセルアレイＭＡＦ内の情報を包含しているものとする。すなわち、メモリアレイＭＡＦに記憶されている情報は、メモリセルアレイＭＡＳにも同様に記憶されている。メモリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリとして用いるため、ｐ＞ｑとする。すなわち、メモリセルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳのワード線よりも少なくする。従って、メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはメモリセルアレイＭＡＳのビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎより短くする。
【００５９】
図４の実施例のメモリ装置４０の動作の概略は以下の通りである。情報を読み出すときは、初めにメモリセルアレイＭＡＦ内にその情報があるか否かを図示していないタグアレイの出力とアドレス信号とを比較器によって比較して判断し、制御信号ＨＩＴ０によって制御回路ＨＣＣに知らせる。メモリセルアレイＭＡＦ内にその情報があれば（比較結果が一致した場合）、アドレス信号ＡＳＦをデコーダＤＣＦによってデコードし、ワード線ＷＦ１からＷＦｑの一行をアサートして読み出す。メモリセルアレイＭＡＦ内にその情報がなければ（比較結果が不一致の場合）、制御回路ＨＣＣが階層指定信号ＨＳＷ１をアサート（選択状態）し、アドレス信号ＡＳＳをデコーダＤＣＳによってデコードし、ワード線ＷＳ１からＷＳｐの一行をアサートして読み出し、メモリセルアレイＭＡＦ内にその情報を書き込む。一方、情報を書き込むときには、階層指定信号ＨＳＷ１をアサートし、ワード線ＷＦ１からＷＦｑの一行と、ワード線ＷＳ１からＷＳｐの各一行をアサートして、メモリセルアレイＭＡＦ内とメモリセルアレイＭＡＳ内に同一情報を同時に書き込むいわゆるライトスルー形式とすることができる。一般的に、メインメモリ部（主記憶部）や２次キャッシュメモリ部（図４のメモリセルアレイＭＡＳに相当）が１次キャッシュメモリ部（図４のメモリセルアレイＭＡＦ）と別のチップに形成されており、２次キャッシュメモリ部の書き込み時間が１次キャッシュメモリ部の書き込み時間に比べ著しく大きく、同時に書き込むことが１次キャッシュメモリ部の書き込み時間をも増大させることになるが、本発明のように、メモリセルアレイＭＡＦとＭＡＳとを同一チップ上に形成すれば、その書き込み時間の差は比較的小さいため、上述したようにいわゆるライトスルー形式の書き込みを行うことが可能となる。
【００６０】
以下、この動作を図５のタイミングチャートを用いて詳しく記述する。
【００６１】
図５（ａ）には、メモリセルアレイＭＡＦから読み出すときのタイミングチャートを示してある。まず制御回路ＨＣＣが階層指定信号ＨＳＷ１をネゲート”０”にする。これによりメモリアレイＭＡＳを構成するビット線ＢＳ１、ＢＳＢ１がメモリアレイＭＡＦを構成するビット線ＢＦ１、ＢＦＢ１と切り放される。この状態で、デコーダＤＣＦがワード線ＷＦ１からＷＦｑ（図５（ａ）ではワード線ＷＦ１）をアサートし、メモリセルＭの情報をビット線ＢＦ１、ＢＦＢ１に読み出す。予め定めた所定期間経過後、ビット線ＢＦ１、ＢＦＢ１が０．１Ｖ程度開いたところで、制御回路ＰＣＣがセンスアンプ起動信号ＳＡをアサート（”１”）して出力ＤＢ１、ＤＢＢ１を得る。この時同時に制御回路ＰＣＣがＹスイッチ信号ＹＳＷをネゲート（”１”）しているので、ビット線ＢＦ１、ＢＦＢ１が切り離され、センスアンプによってビット線ＢＦ１、ＢＦＢ１の電位が増幅されず低電力かつ高速な動作が実現できる。
【００６２】
図５（ｂ）には、メモリセルアレイＭＡＳから読み出すときのタイミングチャートを示している。まず、制御回路ＨＣＣが階層指定信号ＨＳＷ１を”１”にする。これによりビット線ＢＳ１、ＢＳＢ１がビット線ＢＦ１、ＢＦＢ１と接続される。この状態で、デコード回路ＤＣＳがワード線ＷＳ１からＷＳｑ（図５（ａ）ではワード線ＷＳ１）をアサートし、メモリセルＭの情報をビット線ＢＳ１、ＢＳＢ１、およびビット線ＢＦ１、ＢＦＢ１に読み出す。予め定められた所定期間経過後、ビット線ＢＦ１、ＢＦＢ１が０．１Ｖ程度開いたところで、制御回路ＰＣＣがＹスイッチ信号ＹＳＷをアサート（”０”）したままで、センスアンプ起動信号ＳＡをアサート（”１”）する。この時同時に制御回路ＨＣＣが階層指定信号ＨＳＷ１を”０”にしているので、センスアンプによってビット線ＢＳ１、ＢＳＢ１の電位が増幅されず、低電力かつ高速になる。Ｙスイッチ信号ＹＳＷはアサートされたままであるので、メモリセルアレイＭＡＳから読み出した内容はビット線ＢＦ１、ＢＦＢ１に増幅されている。したがって、メモリセルアレイＭＡＦ内への書き込みは、ワード線ＷＦ１からＷＦｑの内一つをアサート（図５（ｂ）ではワード線ＷＦ１）すれば実行することができる。メモリセルＭが低振幅のビット線で書き込めるのであれば、Ｙスイッチ信号ＹＳＷをネゲート（”１”）してから、センスアンプ起動信号ＳＡをアサート（”１”）することにより、ビット線の負荷がなくなるため、低消費電力化及び高速化を図ることができる。
【００６３】
このように、メモリアレイＭＡＳから読み出されたデータはメモリアレイＭＡＦに書き込むように構成しているため、メモリセルアレイＭＡＳ内の情報のうち使用頻度の高い情報はメモリセルアレイＭＡＦ内にも記憶されていることになる。従って、メモリセルアレイＭＡＦへのアクセスだけで高速に読み出すことができる確率が多くなり、その分高速かつ低消費電力な読み出し動作が可能となる。
【００６４】
図５で、メモリセルアレイＭＡＳの内容のメモリセルアレイＭＡＦへの書き込みはワード線ＷＦ１をアサートして行ったが、メモリセルアレイＭＡＦ内で使用頻度の一番小さい行へ書き込むように構成すれば、読み出したいデータがメモリアレイＭＡＦに存在する確率（ヒット率）がより高くなり、更なる高速化、低消費電力化が達成できる。
【００６５】
メモリ装置２０のメモリセルアレイＭＡＦは１次キャッシュメモリとして、メモリセルアレイＭＡＳは２次キャッシュメモリ或いは主記憶として用いることができる。オンチップのキャッシュメモリの場合には、一般的に、高速動作と低消費電力の要求からメモリ容量としては３２Ｋバイト程度が限界である。しかし、本実施例を採用することにより、１次キャッシュメモリのメモリアレイＭＡＦのメモリ容量を３２Ｋバイト以下にしておけば、高速・低消費電力であって、かつ、２５６Ｋから１Ｍバイト等（論理回路の規模及び微細化技術に依存するが、１Ｍバイト以上も可能である）の容量の大きいメモリ装置（キャッシュメモリ、或いはキャッシュメモリと主記憶）を実現することが可能となる。また、いわゆるオフチップのメモリ装置としても、数Ｍビットの大きな記憶容量を有し、かつ、その一部に高速かつ低消費電力のメモリを有する半導体メモリを実現することが可能となる。
【００６６】
《第３の実施例》
図６は本発明の第３の実施例に係るメモリ装置であり、図４の実施例のメモリ装置にさらにタグアレイを装備した、キャッシュメモリとしての実施例である。タグアレイにはデータ部の各行のデータに対応するアドレス信号の一部が記憶されており、その記憶内容をアドレス信号と比較することによりヒットしたか否かの判断を行うためのものである。図６では簡単のためインデックスにより１つ（１行）のタグ部及びデータ部が選択されるよう構成されたダイレクトマップ構造を用いた構成を示す。後述するように、セット・アソシアティブ構造やフル・アソシアティブ構造の場合でも同様の効果が得られることは明かである。図６のメモリ装置６０においてもメモリセルアレイや階層スイッチ等の構成は第１及び第２の実施例のメモリ装置と同様であり重複する説明は省略する。第３の実施例のメモリ装置６０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００６７】
メモリ装置６０において、ＴＡＳ、ＴＡＦ、ＤＡＳ、ＤＡＦはメモリセルアレイ、ＴＨ、ＤＨは階層スイッチ、ＴＳＡ、ＤＳＡはセンスアンプ、ＣＭＰ１は２３ビット比較器、１００、１０１、１０２、１０３はデコーダ、１０５、１０６、１０７、１０８、１０９、１１０はビット線を示している。タグ部のＴＡＳ、ＴＡＦ、階層スイッチＴＨ、センスアンプＴＳＡ及びデータ部のＤＡＳ、ＤＡＦ、階層スイッチＤＨ、センスアンプＤＳＡはそれぞれ、図１及び図４のメモリ装置に示すＭＡＳ、ＭＡＦ、ＨＳ１〜ＨＳＢｎ、ＳＡ１〜ＳＡｎに対応するものである。
【００６８】
メモリセルアレイＴＡＳとＴＡＦでタグ部を構成しており、メモリセルアレイＤＡＳとＤＡＦでデータ部を構成している。メモリセルアレイＴＡＳは２０ビットのデータ幅、メモリセルアレイＴＡＦはメモリアレイＴＡＳより多い２３ビットのデータ幅を持っている。これは、メモリセルアレイＴＡＦ及びＤＡＦの方がメモリセルアレイＴＡＳ及びＤＡＳより記憶容量が小さく、必要なインデックスの数が小さい（メモリセルアレイＴＡＦ及びＤＡＦのインデックスは８ビットで、メモリセルアレイＴＡＳ及びＤＡＳ
のインデックスは５ビット）ため、アドレスデータ幅に差が生じるものである。したがって、ビット線１０５は２０ビット分になる。”０”レベルに固定したビット線１１１と合わせて階層スイッチＴＨに接続され、ビット線１０６は２３ビットになる。従って、残りの３ビット分は、後述するように、階層指定信号ＨＳＷ３がアサートされている場合には、比較器ＣＭＰ１にも同様の”０”レベルに固定した信号が入力され、実質的に比較動作を行わないような構成となっている。
【００６９】
図６の上部には本実施例で用いるアドレスの構成を模式的に示してある。オンチップのメモリ装置である場合は、アドレスはチップ内のＣＰＵ等から供給される。オフチップのメモリ装置の場合は、アドレスはチップ外部から供給される。アドレスＡ０からＡ３１は３２ビットで、タグ部とデータ部から一行を選択するためのアドレスであるインデックスは、メモリセルアレイＴＡＳ、ＤＡＳに対してはアドレスＡ４からＡ１１の８ビット（２５６行）、メモリセルアレイＴＡＦ、ＤＡＦに対してはアドレスＡ４からＡ８の５ビット（３２行）、ラインサイズは１２８ビット（１６バイト）である。したがって、メモリセルアレイＴＡＦ、ＤＡＦはメモリセルアレイＴＡＳ、ＤＡＳの１／８のビット数となる。
【００７０】
ＳＥＬ０は３ビットのセレクタ回路で、階層指定信号ＨＳＷ３がネゲートされている場合には、アドレスＡ９からＡ１１までの３ビットを選択出力する。また、階層指定信号ＨＳＷ３がアサートされている場合には、３ビットの”０”を出力する。このセレクタの出力と、アドレスＡ１２からＡ３１までの２０ビットを合わせて、比較器ＣＭＰ１に入力する。
【００７１】
メモリセルアレイＴＡＦ、ＤＡＦをメモリセルアレイＴＡＳ、ＤＡＳのキャッシュメモリとして動作させる。図６のメモリ装置６０は１次キャッシュメモリ（メモリセルアレイＴＡＦ、ＤＡＦ）と２次キャッシュメモリ（メモリセルアレイＴＡＳ、ＤＡＳ）を備えたキャッシュメモリに類似した構成となっている。制御回路ＣＣＮＴＲによって、１次キャッシュメモリと２次キャッシュメモリとが制御される。
【００７２】
以下、この読み出し動作を図７のフローチャートを用いて詳しく説明する。
【００７３】
まず、制御回路ＣＣＮＴＲにメモリアクセス信号ＭＡＣＣＳが入力されると、階層指定信号ＨＳＷ３は予めネゲート状態（階層スイッチＴＨとＤＨはオフ状態）とされる。次に制御信号１１２、１１３に基づいて、デコーダ１００、１０２でアドレスＡ４からＡ１１をデコードし、メモリセルアレイＴＡＳとＤＡＳの中の一行を選択する。同時に、制御信号１１４、１１５に基づいて、デコーダ１０１、１０３でアドレスＡ４からＡ８をデコードしメモリセルアレイＴＡＦとＤＡＦの中の一行を選択する。選択されたワード線に対応して、ビット線１０７、１１０に選択されたメモリセルの情報が読み出されると制御信号１１６、１１７に基づいて、センスアンプＴＳＡ、ＤＳＡを起動し、上記情報を増幅する。次に、センスアンプＴＳＡで読み出されたタブグ部のデータとアドレスＡ９からＡ３１を比較器ＣＭＰ１で比較する。この比較結果が一致していると、制御信号ＨＩＴがアサートされ、ここで読み出し動作が終了する。この場合には、１次キャッシュに相当するメモリアレイＤＡＦに必要なデータが存在しているため、高速なデータの読み出しが可能となる。
【００７４】
比較器ＣＭＰ１での比較結果が一致しない場合には、制御信号１１６、１１７はセンスアンプＴＳＡ、ＤＳＡをネゲートし、デコーダ１０１、１０３の出力をネゲートしてメモリセルアレイＴＡＦ、ＤＡＦを非動作状態にする。特に制限されないが、センスアンプＴＳＡ、ＤＳＡ及びデコーダ１０１、１０３の制御は比較器ＣＭＰ１の出力である制御信号ＨＩＴに基づいた制御信号１１４、１１５、１１６、１１７により行れる。次に制御回路ＣＣＮＴＲは階層指定信号ＨＳＷ３をアサートし、デコーダ１００、１０２で選択されたメモリセルアレイＴＡＳ、ＤＡＳ内のメモリセルの情報がビット線１０５、１０８に読み出す。階層スイッチＴＨ、ＤＨがオンで状態なので、この情報はビット線１０６、１０９、１０７、１１０に反映される。この時、ビット線１０５、１０８の容量は、ビット線１０６、１０９、１０７、１１０の容量よりも十分大きいので、容量分割によりビット線１０５、１０８の情報はそのままビット線１０６、１０９、１０７、１１０に反映される。従って、ビット線１０６、１０９、１０７、１１０を予めイコライズする必要がなく、イコライズ動作に必要な時間を省略できる。もちろん、ビット線１０５、１０８の容量が十分大きくない場合や、ビット線１０６、１０９、１０７、１１０の充放電を余裕をもって行う必要のある場合などはビット線１０６、１０９、１０７、１１０を予めイコライズするよう構成することもできる。
【００７５】
次に制御信号１１６、１１７はセンスアンプＴＳＡ、ＤＳＡを起動し、最後にセンスアンプＴＳＡで読み出されたタグ部のデータとアドレスＡ１２からＡ３１を比較器ＣＭＰ１で比較する。この比較結果が一致しない場合、ミスとして処理する（制御信号ＨＩＴがネゲートされる）。比較結果が一致した場合、制御信号１１４、１１５はデコーダ１０１、１０３の出力を再度アサートし、メモリセルアレイＴＡＦ、ＤＡＦに、読み出されたメモリセルアレイＴＡＳ、ＤＡＳの内容を書き込む。
【００７６】
図７では制御信号１１４、１１５、１１２、１１３に基づいて最初にデコーダ１０１、１０３の出力と、デコーダ１００、１０２の出力を同時にアサートしているが、デコーダ１０１、１０３の出力だけを最初にアサートし、最初の比較器ＣＭＰ１での比較で不一致検出が出力された（制御信号ＨＩＴがネゲートされた）後にデコーダ１００、１０２の出力をアサートしてもよい。この場合デコーダ１００、１０２の制御は比較器ＣＭＰ１の出力である制御信号ＨＩＴを利用することにより行うことができる。デコーダ１０１、１０３の出力とデコーダ１００、１０２の出力を同時にアサートする構成によれば、比較結果が不一致で合った場合でも既にデコーダ１００、１０２の出力がアサートされているため高速な読み出しが可能である。同時にアサートしない構成によれば、不一致の場合にのみデコーダ１００、１０２がアサートされるため消費電力の低減を図ることができる。また、いずれの構成を採用するかは、たとえば本発明の半導体メモリ装置を用いるシステムの動作速度に応じて変えればよく、ＣＰＵが高速動作を行う状態（モード）においては同時にアサートするようにし、低速動作を行う状態（モード）においては同時にアサートしないようにし、システムの高速動作の要求と低消費電力化を同時に実現することができる。
【００７７】
なお、タグ部は、タグアレイＴＡＳとＴＡＧアレイＴＡＦとのビット線を階層スイッチＴＨで接続しない構成にしてもよい。すなわち、タグアレイＴＡＳ用のセンスアンプと比較器を別に有するような構成にしてもよい。
【００７８】
《第４の実施例》
図８には図６のメモリ装置を２ウェイ・セット・アソシアティブ構造にした場合の実施例である第４の実施例のメモリ装置を示している。図８では説明の便宜上キャッシュメモリのデータ部の構成を表している。２ウェイ・セット・アソシアティブ構造では、単一のインデックスにより２つのタグとデータを選択し、２つのタグを平行して比較し、一致したタグに対応するデータが出力されるよう構成されている。図示しないタグ部等の構成は図６に示したタグ部等が２組づつ配置された構成となる。なお、本実施例においても、上述の他の実施例と同様な部分については説明を省略する。第４の実施例のメモリ装置８０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００７９】
メモリ装置８０において、ビット線ＢＳ１１、ＢＳＢ１１およびＢＦ１１、ＢＦＢ１１に接続されているメモリセルがウェイ１（Ｗａｙ１）で、ビット線ＢＳ１２、ＢＳＢ１２およびＢＦ１２、ＢＦＢ１２に接続されているメモリセルがウェイ２（Ｗａｙ２）である。ウェイ１を構成するビット線対とウェイ２を構成するビット線対は、センスアンプに共通に接続する関係上近接して配置することが望ましく、本実施例ではそれぞれのビット線対を交互に配置している。図４のメモリ装置４０と比較すると、ＮＭＯＳトランジスタＭＮ７、ＭＮ８、ＭＮ１１、ＭＮ１２およびＰＭＯＳトランジスタＭＰ７、ＭＰ８、ＭＰ１１、ＭＰ１２から構成されている２個のＹスイッチが同一のイコライザＥＱ１およびセンスアンプＳＡ１に接続されている点が異なる。Ｙスイッチ信号ＹＳＷ１がアサート（“０”）されるとウェイ１が選択され、 Ｙスイッチ信号ＹＳＷ２がアサート（“０”）されるとウェイ２が選択される。ここではウェイセレクタをＹスイッチを用いて行っているが、各ウェイにセンスアンプを設けてセンスアンプの後にウェイセレクタを置く方法を採用しより高速な読み出し動作を行わせることもできる。図８では２ウェイ・セット・アソシアティブ構造の例を示しているが４ウェイ・セット・アソシアティブ構造等でも同様に実現できる。なお、メモリセルアレイＭＡＦ及びメモリセルアレイＭＡＳをキャッシュメモリとして用いるので、ｐ＞ｑとする。すなわち、メモリセルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳのワード線よりも少なくする。従って、メモリセルアレイＭＡＦのビット線ＢＦ１１、ＢＦＢ１１、ＢＦ１２、ＢＦＢ１２はメモリセルアレイＭＡＳのビット線ＢＳ１１、ＢＳＢ１１、ＢＳ１２、ＢＳＢ１２より短くする。
【００８０】
図８の実施例のメモリ装置８０からの読み出し動作は図４のメモリ装置４０の方法と、選択されたウェイのＹスイッチを用いることを除けば同様の方法で行える。メモリセルアレイＭＡＳから読み出した内容をメモリセルアレイＭＡＦへ書き込む時、読み出したウェイと同一のウェイに書き込んでも良いが、別のウェイを選択して書き込んでもよい。
【００８１】
書き込み動作も同様で、複数のウェイのうちで最も古く使われたウェイに書き込むＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ（リースト・リーセントリー・ユーズド））等のリプレースアルゴリズムに従って、追い出すウェイを決定した後、そのウェイのＹスイッチを用いて書き込みを行えばよい。その他、さまざまな形態の読み出しおよび書き込みアルゴリズムが採用でき、主にウェイの数により最適なアルゴリズムを採用し、キャッシュメモリとしてのヒット率が高くなり、できるならメモリセルアレイＭＡＦのヒット率が高くなるようにすることが望ましい。
【００８２】
《第５の実施例》
図９は本発明の第５の実施例に係るメモリ装置を示す図であり、図１のメモリ装置１０のビット線の階層化を３層にしたものである。第１の実施例のメモリ装置１０と同様な部分については説明を省略する。第５の実施例のメモリ装置９０もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００８３】
図１のメモリ装置１０と比較すると、メモリ装置９０においては新たに階層スイッチＨＴ１、ＨＴＢ１、ビット線ＢＴ１、ＢＴＢ１、メモリセルアレイＭＡＴが接続している。ワード線ＷＴ１からＷＴｕの本数（ｕ）、ワード線ＷＳ１からＷＳｐの本数（ｐ）、ワード線ＷＦ１からＷＦｑの本数（ｑ）に応じてそれぞれの階層からの読み出し速度が決まる。メモリセルアレイＭＡＦからの読み出しは、メモリセルアレイＭＡＳ、ＭＡＴからの読み出しよりも速く読み出せる。また、メモリセルアレイＭＡＳは、メモリセルアレイＭＡＴからの読み出しよりも速く読み出せる。アクセス頻度の高い情報を、メモリセルアレイＭＡＦやメモリセルアレイＭＡＳに格納しておけば高速な読み出しが実現できる。消費電力についても、図１の実施例のメモリ装置１０で述べたのとまったく同様の理由で低減できる。
【００８４】
また、第２乃至第４の実施例のメモリ装置が、図９のような３層の階層にした場合でも実現でき、同様の効果が得られることは明かである。この場合は、ワード線の数の関係をｕ＞ｐ＞ｑとする。
【００８５】
《第６及び第７の実施例》
図１０及び図１１は本発明の第６及び第７の実施例に係るメモリ装置を示す図であり、図９に示した３層構造のメモリ装置の応用を示すものである。第５の実施例のメモリ装置９０と同様な部分については説明を省略する。第６の実施例のメモリ装置１０００及び第７の実施例のメモリ装置１１００もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００８６】
図１０及び図１１に示されるメモリ装置ではメモリセルアレイＭＡＳ内の情報は、メモリセルアレイＭＡＦ内の情報とメモリセルアレイＭＡＴ内の情報を包含しているものとする。すなわち、メモリセルアレイＭＡＦ及びメモリセルアレイＭＡＴはメモリセルアレイＭＡＳのキャッシュメモリとしての使用を前提としていため、メモリセルアレイＭＡＴ及びＭＡＦに記憶されている情報はメモリセルアレイＭＡＳにも重複して記憶され、メモリセルアレイＭＡＳにはそれ以外の情報をも記憶されているものである。この場合は、ワード線の数の関係をｕ＜ｐ＞ｑとする。
【００８７】
図１０及び図１１に示されるメモリ装置ではビット線ＢＴ１、ＢＴＢ１にビット線ＢＦ１、ＢＦＢ１と同様にセンスアンプＳＡ１Ｔを接続し、データ出力ＤＡＴ１からＤＡＴｎＴを出力して出力を読み出す系統を２系統としデュアルポート化したものである。このような構成により、メモリへの読み出し及び書き込みが独立した２つの系統から行うことができる。メモリセルアレイＭＡＴとＭＡＳに対する読み出しおよび書き込み動作は、図１で記述したメモリセルアレイＭＡＦとＭＡＳに対する方法をそのまま用いることができる。
【００８８】
ただし、図１０のメモリ装置１０００では、メモリセルアレイＭＡＳへの書き込みおよびメモリセルアレイＭＡＳからの読み出しは、データ出力Ｄ１からＤｎおよびデータ出力Ｄ１ＴからＤｎＴの両方から同時にできない。しかし、このアクセス衝突は、メモリセルアレイＭＡＳへのアクセスが、メモリセルアレイＭＡＦ内あるいはＭＡＴ内に欲しい情報がある限り発生しないことを考慮するとほとんど発生しないため実用上はほとんど問題とならない。アクセス衝突が生じた場合にはそれを検出し、データ出力Ｄ１からＤｎおよびデータ出力Ｄ１ＴからＤｎＴの両アクセスをシーケンシャルに行えばよい。アクセス衝突を生じる確率は小さいので、シングルポートのメモリセルＭを用いて高確率にデュアルポートアクセスできる。
【００８９】
デュアルポートアクセスが可能となることにより、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）等の演算器が２つ存在するようなプロセッサにおいてもそれぞれの演算器に対応したデータキャッシュメモリを構成することができ、プロセッサの並列演算処理に容易に対応することが可能となる。
【００９０】
すなわち、シングルポートのメモリセルを用いて、デュアルポートの半導体メモリ装置あるいはキャッシュメモリを高速・低消費電力に実現できる。
【００９１】
さらに図１１のメモリ装置１１００は上記アクセス衝突が生じても、デュアルポートのアクセスを可能にする実施例である。
【００９２】
メモリ装置１１００においては、図１０のメモリ装置１０００のメモリセルアレイＭＡＳ内のメモリセルＭをデュアルポートメモリセルＤに変えたものである。デュアルポートメモリセルＤは、ワード線ＷＳ１からＷＳｐによって制御されるビット線ＢＳ１およびＢＳＢ１に接続されたポートと、ワード線ＷＳ１ＴからＷＳｐＴによって制御されるビット線ＢＳ１ＴおよびＢＳＢ１Ｔに接続されたポートを持っている。データ出力Ｄ１からＤｎからのアクセスに対しワード線ＷＳ１からＷＳｐを用い、データ出力Ｄ１ＴからＤｎＴからのアクセスに対しワード線ＷＳ１ＴからＷＳｐＴを用いれば、上記アクセス衝突ても同時にアクセスできる。
【００９３】
《第８の実施例》
図１２は図１のメモリセルアレイＭＡＦをデュアルポート化したときの実施例である第８の実施例に係るメモリ装置を示す。第１の実施例のメモリ装置１０と同様な部分については説明を省略する。第８の実施例のメモリ装置１２００もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【００９４】
デュアルポートメモリセルはその素子面積が通常のメモリセルの面積の１．５倍から２倍と大きいため、本実施例のように、アクセス頻度の高いメモリセルアレイＭＡＦにのみデュアルポートセルを用いることにより、回路面積の増大を抑えつつデュアルポートアクセスの可能なメモリを実現することができる。
【００９５】
メモリセルアレイＭＡＦのビット線はＢＦ１からＢＦｎとＢＦＢ１からＢＦＢｎ、および、ＢＦ１ＴからＢＦｎＴとＢＦＢ１ＴからＢＦＢｎＴの二対になっている。それぞれのビット線にはセンスアンプＳＡ１からＳＡｎ、および、ＳＡ１ＵからＳＡｎＵが接続されている。図１２のメモリ装置１２００ではビット線ＢＦ１とＢＦＢ１が、階層スイッチＨＳ１とＨＳＢ１を用いてメモリセルアレイＭＡＳのビット線ＢＳ１とＢＳ１Ｂに接続されており、ビット線ＢＦ１ＴからＢＦｎＴとＢＦＢ１ＴからＢＦＢｎＴが階層スイッチＨＵ１からＨＵｎとＨＵＢ１からＨＵＢｎにより、メモリセルアレイＭＡＳのビット線ＢＳ１とＢＳ１Ｂに接続されている。そして、階層スイッチＨＳ１からＨＳｎとＨＳＢ１からＨＳＢｎとは階層制御信号ＨＳＷ１により制御され、階層スイッチＨＵ１からＨＵｎとＨＵＢ１からＨＵＢｎとは階層制御信号ＨＳＷ２により制御される。
【００９６】
上述したように、メモリセルアレイＭＡＳに格納されている情報が、メモリセルアレイＭＡＦに格納されている情報を包含するようにすれば、メモリセルアレイＭＡＦのアクセス頻度はメモリセルアレイＭＡＳのアクセス頻度よりも高くなる。メモリアクセスの局所性により、ほとんどのアクセスはデュアルポート構造になっているメモリセルアレイＭＡＦへのアクセスになる。メモリセルアレイＭＡＦの容量は小さく抑えることができるため、多ポートメモリセルによる面積増加を抑えることができる。特に多ポートメモリの同時アクセスに局所性がある場合には、メモリセルアレイＭＡＳへのアクセス頻度が減るために効率が良くなる。
【００９７】
図１２のメモリ装置１２００の極端な例として、メモリセルアレイＭＡＦを１行だけにした例（ｑ＝１とすることを意味する）があげられる。多ポートメモリの同時アクセスが近接するアドレスに対して発生するのであれば、これで十分な効果が得られる。さらに、図１２のメモリ装置１２００のメモリセルアレイＭＡＳとメモリセルアレイＭＡＦの間にスイッチと同様な機能を有するようなセンスアンプを入れてもよい。すなわち、階層スイッチＨＳ１とＨＳＢ１およびＨＵ１とＨＵＢ１をセンスアンプに変えてもよい。メモリセルアレイＭＡＦがメモリセルアレイＭＡＳから構成された半導体メモリの多ポートバッファとして動作する。
【００９８】
図１０および図１１の実施例のメモリ装置ではメモリセルアレイＭＡＦおよびＭＡＴの容量をメモリセルアレイＭＡＳの容量よりも小さくすれば、読み出し速度の高速化および消費電力の低減に効果があることは言うまでない。
【００９９】
図１０から図１２の実施例のメモリ装置は、図６から図８までのキャッシュメモリとしての実施例のメモリ装置にも応用でき、デュアルポートキャッシュメモリが実現できる。消費電力についても図１の実施例のメモリ装置で述べたのとまったく同様の理由で低減できる。読み出し速度に対しても、メモリセルアレイＭＡＦおよびメモリセルアレイＭＡＴへのアクセスは、図１の実施例のメモリ装置で記述した理由と同じ理由で高速に行える。さらにこのデュアルポートキャッシュメモリの二つのポートをインストラクションパスとデータパスに接続すれば、命令キャッシュとデータキャッシュを兼ね備えたキャッシュメモリとして用いることができる。実効的にセパレートキャッシュ（命令キャッシュとデータキャッシュが別個に存在するキャッシュ）と同様のパフォーマンスをユニファイキャッシュで実現できる。
【０１００】
《第９の実施例》
図１３は本発明第９の実施例に係るメモリ装置である。第１から第８までの実施例のメモリ装置と同様な部分については説明を省略する。第９の実施例のメモリ装置１３００もオンチップのメモリ装置及びオフチップのメモリ装置として用いられる。
【０１０１】
メモリ装置１３００において、ＭＡＳ、ＭＡＦはメモリセルアレイ、Ｍはメモリセル、ＨＥ１、ＨＥＢ１およびＨＦ１、ＨＦＢ１は階層スイッチ、ＷＳ１からＷＳｐおよびＷＦ１からＷＦｑはワード線、ＳＡ１はセンスアンプ、ＳＡはセンスアンプ起動信号、ＳＳ１、ＳＳＢ１およびＳＦ１、ＳＦＢ１およびＢＦ１、ＢＦＢ１はビット線を示している。
【０１０２】
階層指定信号ＨＳＷ１がアサートされている時、階層スイッチＨＥ１、ＨＥＢ１はオン状態になり、ビット線ＳＦ１をビット線ＢＦ１に、ビット線ＳＦＢ１をビット線ＢＦＢ１に接続する。階層指定信号ＨＳＷ２がアサートされている時、階層スイッチＨＦ１、ＨＦＢ１はオン状態になり、ビット線ＳＳ１をビット線ＢＦ１に、ビット線ＳＳＢ１をビット線ＢＦＢ１に接続する。ビット線ＢＦ１、ＢＦＢ１はセンスアンプＳＡ１に接続されている。したがって、階層指定信号ＨＳＷ１と階層指定信号ＨＳＷ２がアサートされている時、メモリセルアレイＨＡＦとメモリセルアレイＨＡＳは同時にセンスアンプに接続される。
【０１０３】
階層指定信号ＨＳＷ２をアサートすれば、第１から第８までの実施例のメモリ装置と同様な構成と動作を行い、同程度の効果がある。しかし、メモリセルアレイＭＡＦからの読み出しにはビット線ＢＦ１、ＢＦＢ１の容量が関係するので、第１から第８までの実施例のメモリ装置の場合よりも若干遅くなる。但し、メモリセルアレイＭＡＦの容量をメモリセルアレイＭＡＳの容量よりも小さくする（ｐ＞ｑ）ことにより、第１の実施例のメモリ装置１０と同様な効果が得られる。
【０１０４】
階層指定信号ＨＳＷ２をネゲートにすれば、メモリセルアレイＭＡＳからの読み出しはメモリセルアレイＭＡＦの負荷がないので、第１から第８までの実施例のメモリ装置の場合よりも高速にできるという効果がある。
【０１０５】
以上の第１から第９の実施例では電源電圧に対しては何も規定していないが、たとえば１．０Ｖなどの低電圧で動作させる場合には、以下のような効果がある。一般に低電圧では回路の動作速度が低下するという問題がある。このを解決する方法として、ＭＯＳトランジスタのしきい値電圧を下げ、低しきい値電圧化するという方法があるが、リーク電流が増加するという新たな問題が発生する。特にメモリセルを構成するＭＯＳトランジスタを低しきい値電圧化すると、メモリセルの規模が大きいことと、その動作頻度が低いことからリーク電流が無視できない。本発明の方法を用いることで、ＭＯＳトランジスタを高しきい値電圧のまま使用しても、メモリアレイの一部に高速動作可能なメモリアレイを包含しているため、高速な読み出しが実現できる。
【０１０６】
また、以上の第１から第９の実施例で用いた階層スイッチの代わりに、センスアンプ等の増幅機能を持った半導体回路を用い、より高速な動作を可能とすることもできる。この場合にはセンスアンプとしては階層スイッチとしての機能を有するよう構成することが必要である。
【０１０７】
《第１０の実施例》
図１６には、本発明の第１０の実施例に係るキャッシュメモリの論理的イメージのブロック図が示されている。本実施例は第３の実施例のメモリ装置を４ウェイ・セット・アソシアティブ構造のキャッシュメモリにした場合のものである。キャッシュメモリ１６０は、１６Ｋバイトの２次キャッシュメモリと、２Ｋバイトの１次キャッシュメモリとで構成される。
キャッシュメモリ１６０は、２次キャッシュメモリのタグアレイＬ２ＴＡとデータアレイＬ２ＤＡと、１次キャッシュメモリのタグアレイＬ１ＴＡとデータアレイＬ１ＤＡと、２次キャッシュメモリのデコーダＬ２ＤＥＣ（図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、１次キャッシュメモリのデコーダＬ１ＤＥＣ図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、ウェイセレクタＷＡＹＳＥＬと、読み出し／書き込みアンプＲＷＡＭＰと、比較器ＣＭＰＳと、プリデコーダＰＲＥＤＥＣとで構成される。
【０１０８】
タグアレイＬ２ＴＡは、４Ｘ２５６行Ｘ２３ビットのメモリアレイで構成される。データアレイＬ２ＤＡは、４Ｘ２５６行Ｘ１２８ビットのメモリアレイで構成される。タグアレイＬ１ＴＡは、４Ｘ３２行Ｘ３２ビットのメモリアレイで構成される。データアレイＬ１ＤＡは、４Ｘ３２行Ｘ１２８ビットのメモリアレイで構成される。
【０１０９】
８ビット長のインデックスアドレス（Ｉｎｄｅｘ−ａｄｄｒｅｓｓ）は、８ビット、８ビット、４ビットの３群のプリデコードアドレス（Ｐｒｅ−ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ）にプリデコーダＰＲＥＤＥＣでデコードされる。２次キャッシュメモリは、３群全てのプリデコードアドレスをデコーダＬ２ＤＥＣでデコードする。一方、１次キャッシュメモリは、２群のプリデコードアドレスのみをデコーダＬ１ＤＥＣでデコードする。２３ビット長のタグアドレス（Ｔａｇ−ａｄｄｒｅｓｓ）は４つの比較器ＣＭＰＳでタグアレイＬ１ＴＡ又はタグアレイＬ２ＴＡから読み出されるアドレスと比較される。
【０１１０】
図１７には、キャッシュメモリ１６０の半導体チップ上のレイアウトイメージのブロック図が示される。データアレイＬ１ＤＡ及びデータアレイＬ２ＤＡはデコーダ／ドライバＤＡＷＤを挟んでそれぞれ２つに分割配置されている。また、タグアレイＬ１ＴＡ及びタグアレイＬ２ＴＡもデコーダ／ドライバＴＡＷＤを挟んでそれぞれ２つに分割配置されている。さらに、２つのデータアレイＬ１ＤＡ及び２つのデータアレイＬ２ＤＡは、２つのタグアレイＬ１ＴＡ及び２つのタグアレイＬ２ＴＡを挟んで２つに分割配置されている。すなわち、メモリアレイは、デコーダ／ドライバＴＡＷＤを中心として面対象に配置されている。なお、デコーダ／ドライバＴＡＷＤは、図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥＣに対応する。また、デコーダ／ドライバＤＡＷＤも、図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥＣに対応する。
【０１１１】
また、データアレイＬ２ＤＡとデータアレイＬ１ＤＡとは、階層スイッチＨＳＷを介して接続される。タグアレイＬ２ＴＡとタグアレイＬ１ＴＡとは、階層スイッチＨＳＷを介して接続される。すなわち、２次キャッシュメモリアレイＬ２−ａｒｒａｙと１次キャッシュメモリアレイＬ１−ａｒｒａｙとは、階層スイッチＨＳＷを介して接続される。データアレイＬ２ＤＡとタグアレイＬ２ＴＡに表示される数字（０、１、２、３）はウェイの番号を示している。データアレイの各ウェイは、ウェイセレクタＷＡＹＳＥＬの出力に基づいてウェイスイッチＷＡＹＳＷによって選択される。また、ウェイセレクタＷＡＹＳＥＬは制御信号Ｈｉｔ ／ Ｍｉｓｓを出力して、キャッシュメモリのヒット或いはミスヒットを中央処理装置ＣＰＵ等に知らせる。データアレイＬ１ＤＡ、Ｌ２ＤＡからのデータの読み出し及びデータアレイＬ１ＤＡ、Ｌ２ＤＡへのデータの書き込みはデータバスＤａｔａ及び読み出し／書き込みアンプＲＷＡＭＰを介して行われる。
図１８には、データアレイＬ１ＤＡ、Ｌ２ＤＡの回路図が示される。本実施例は第４の実施例を４ウェイのメモリにした場合である。図面が複雑になるのでイコライズ回路は省略されている。２次キャッシュメモリアレイのビット線対ＢＳ、ＢＳＢと１次キャッシュメモリアレイのビット線対ＢＦ、ＢＦＢは階層スイッチＨＳＷで分割されている。４つのウェイに対応する４つのビット線対がウェイスイッチＷＡＹＳＷを介して読み出し／書き込みアンプＲＷＡＭＰに接続されている。従って、アンプの数はラインサイズと等しくなっている。アンプの数を少なくすることは消費電力の削減に効果がある。なお、図１８の読み出し／書き込みアンプＲＷＡＭＰは、図面が複雑になるのを避けるため、書き込みアンプについては省略している。
【０１１２】
ウェイスイッチＷＡＹＳＷは、ウェイセレクタＷＡＹＳＥＬからのウェイ選択信号ＷＡＹ０、ＷＡＹ１、ＷＡＹ２、ＷＡＹ３によって制御される。
【０１１３】
ビット線対ＢＦ、ＢＦＢに接続されるメモリセルの数（３２行）は、ビット線対ＢＳ、ＢＳＢに接続されるメモリセルの数（２５６行）より約１桁少ない。従って、階層スイッチＨＳＷがオフの場合のデータアレイＬ１ＤＡと読み出し時間は、階層スイッチＨＳＷがオンの場合のデータアレイＬ２ＤＡとＬ１ＤＡの読み出し時間より短くすることができる。
【０１１４】
データアレイＬ１ＤＡに要求するデータが存在する場合（１次キャッシュメモリがヒットした場合：Ｌ１−ｈｉｔ）は、データアレイＬ１ＤＡ内のデータはウェイスイッチＷＡＹＳＷを介してセンスアンプＳＡＰで読み出される。このとき、階層指定信号はネゲートされており、階層スイッチＨＳＷは遮断状態にある。センスアンプ起動信号ＳＡＣ１をアサートしたとき、制御信号ＳＡＣ２をネゲートすれば、ビット線対ＢＡ、ＢＡＢがビット線対ＢＦ、ＢＦＢと分離されるため、高速読み出しができる。
【０１１５】
データアレイＬ２ＤＡに要求するデータが存在する場合（２次キャッシュメモリがヒットした場合：Ｌ２−ｈｉｔ）は、データアレイＬ２ＤＡがアクセスされ、ビット線を介して直接データアレイＬ１ＤＡに書き込まれる。置き換え動作は、センスアンプＳＡＰを利用して以下のように行われる。まず、データアレイＬ２ＤＡのデータがセンスアンプＳＡＰで読み出される。次に、階層指定信号ＨＳＷ１がネゲートされ、制御信号ＳＡＣ２はアサートされたままである。データアレイＬ２ＤＡから読み出されたデータはビット線対ＢＦ、ＢＦＢ上で増幅され、データアレイＬ１ＤＡに書き込まれる。この置き換えシーケンスによっては、データアレイＬ２ＤＡからデータアレイＬ１ＤＡへの書き込みには余分なサイクルは不要である。
【０１１６】
従来の階層キャッシュメモリに比べて、占有面積、消費電力及び読み出し時間において有利である。すなわち、データアレイＬ１ＤＡとデータアレイＬ２ＤＡ、タグアレイＬ１ＴＡとタグアレイＬ２ＴＡで周辺回路を共用するため、１次キャッシュメモリと２次キャッシュメモリとに必要な占有面積を減少させることができる。周辺回路が共用になっているため、置き換えシーケンス時の消費電力を削減できる。ビット線が階層スイッチのみを介して接続されているため、置き換えシーケンスに必要な時間は無視できる。
【０１１７】
データアレイＬ１ＤＡのデコーダ／ドライバＤＡＷＤとデータアレイＬ２ＤＡのデコーダ／ドライバＤＡＷＤの間にあるバッファ回路ＢＵＦは、１次キャッシュメモリのアドレスの負荷を軽くするためのものである。１次キャッシュメモリの方が２次キャッシュメモリよりも読み出し時間を短くする必要があるため、１次キャッシュメモリ側のアドレスの負荷を軽くするようにアドレスは１次キャッシュメモリ側から入力するのが望ましい。
【０１１８】
図１９には、１次キャッシュメモリがヒットした場合（上側：Ｌ１−ｈｉｔ）と２次キャッシュメモリがヒットした場合（下側：Ｌ２−ｈｉｔ）のデータアレイのシミュレーション波形が示されている。１次キャッシュメモリがヒットした場合のアクセス時間は４．８ｎｓである。２次キャッシュメモリがヒットした場合のアクセス時間は７．７ｎｓである。本実施例を用いることにより、アクセス時間を３８％減少することができる。
【０１１９】
図２０には、電源電圧１Ｖ、動作周波数１００ＭＨｚ時のデータアレイの消費電力のシミュレーション結果が示される。１次キャッシュメモリがヒットした場合（Ｌ１−ｈｉｔ）の消費電力は、６．２ｍＷである。１次キャッシュメモリの置き換え動作時（２次キャッシュメモリがヒットした場合（Ｌ２−ｈｉｔ））には、消費電力が３．５ｍＷ増加して９．７ｍＷになる。しかし、１次キャッシュメモリのヒット率が９０％と仮定すると、実効消費電力は６．５ｍＷに減少する（従来の１８ｋバイトのデータアレイでの８．４ｍＷに比べて２３％減少する）。
【０１２０】
図２１には、３層金属配線の０．２５μｍＣＭＯＳプロセス技術で試作したチップの特徴が示されている。また、図２２には、プロセスとデバイスパラメータが示されている。電源電圧１Ｖで高い特性を得るために、ＭＯＳＦＥＴのゲート酸化膜厚は４．５ｎｍにしている。高信頼性（高雑音余裕）とＣＰＵ等の論理回路ＬＳＩとのプロセスの互換性のため、メモリセルには６トランジスタ・セル（完全ＣＭＯＳ型メモリセル）を使用している。また、周辺回路のＭＯＳトランジスタとメモリセルのＭＯＳトランジスタとはしきい値電圧を変えている。前者は、０．３Ｖで、後者は、０．５Ｖである。キャッシュメモリのサイズは、３．６ｍｍＸ２．１ｍｍである。
【０１２１】
図２３には、データアレイの測定波形が示されている。ＡＤＤはアドレス入力、ＳＥＬはタグアレイからのウェイ選択信号、ＯＵＴはウェイ選択信号ＳＥＬに対応するデータアレイからの出力信号を表している。１次キャッシュメモリがヒットした場合のアクセス時間は４．５ｎｓである。２次キャッシュメモリがヒットした場合のアクセス時間は７．５ｎｓである。これは、シミュレーション結果とほぼ一致している。１次キャッシュメモリのヒット率は約９０％であるため、実効アクセス時間は５ｎｓとなる。
【０１２２】
《第１１の実施例》
図２４には、本発明の第１１の実施例に係るキャッシュメモリの論理的イメージのブロック図が示されている。本実施例は第６の実施例のメモリ装置を４ウェイ・セット・アソシアティブ構造のキャッシュメモリにした場合のものである。キャッシュメモリ２４０はインストラクションポートＩＰＯＲＴとデータポートＤＰＯＲＴを有する。マイクロプロセッサ等のインストラクションパスとデータパスに接続して、命令キャッシュとデータキャッシュを兼ね備えたキャッシュメモリとして用いるものである。すなわち、キャッシュメモリ２４０は、２ポートを有するユニファイキャッシュである。
キャッシュメモリ２４０は、３２Ｋバイトの２次キャッシュメモリと、２つの４Ｋバイトの１次キャッシュメモリとで構成される。キャッシュメモリ２４０は、２次キャッシュメモリのタグアレイＬ２ＴＡＧとデータアレイＬ２ＤＡＴと、１次キャッシュメモリのタグアレイＬ１ＴＡＩ、Ｌ１ＴＡＤとデータアレイＬ１ＤＡＩ、Ｌ１ＤＡＤと、２次キャッシュメモリのデコーダＬ２ＤＥ（図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、１次キャッシュメモリのデコーダＬ１ＤＩ、Ｌ１ＤＤ（図示されていないが、タグアレイとデータアレイは別にデコーダを有する。）と、ウェイセレクタＳＥＬＩ、ＳＥＬＤと、比較器ＣＭＰＩ、ＣＭＰＤと、アドレスセレクタＳＥＬとで構成される。
【０１２３】
なお、キャッシュメモリ２４０は物理アドレス側の配置されている。すなわち、メモリ管理ユニット（ＭＭＵ）内のアドレス変換バッファＴＬＢで論理アドレス（仮想アドレス：Ｖｉｒｔｕａｌ Ａｄｄｒｅｓｓ）から物理アドレス（Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ）に変換された後に、キャッシュメモリ２４０がアクセスされる。
【０１２４】
タグアレイＬ２ＴＡＧは、４Ｘ２５６行Ｘ２３ビットのメモリアレイで構成される。データアレイＬ２ＤＡＴは、４Ｘ２５６行Ｘ２５６ビットのメモリアレイで構成される。タグアレイＬ１ＴＡＧは、４Ｘ３２行Ｘ２３ビットのメモリアレイで構成される。データアレイＬ１ＤＡＴは、４Ｘ３２行Ｘ２５６ビットのメモリアレイで構成される。
【０１２５】
アドレスセレクタＳＥＬは、インストラクションポート側からの２次キャッシュメモリのアクセスとデータポート側からの２次キャッシュメモリのアクセスとのアドレス信号の切り替えを行っている。同時にアクセスが発生した場合は、予め決められた優先順位に従ってアドレスセレクタＳＥＬがアドレス信号を選択する。
図２５には、データアレイＬ２ＤＡＴ、Ｌ１ＤＡＤ、Ｌ１ＤＡＩの回路図が示される。図２５は、階層スイッチＨＳＷを具体的に示している点と、プリデコーダＰＲＥＤＥＣ及びデコーダ／ワードドライバＷＤを示している点が異なるのみで、図１０の第６の実施例と基本的には同じである。インストラクション及びデータのインデックスアドレスは、３群のプリデコードアドレスにプリデコーダＰＲＥＤＥＣでデコードされる。２次キャッシュメモリは、３群全てのプリデコードアドレスをデコーダ／ワードドライバＷＤでデコードする。一方、１次キャッシュメモリは、２群のプリデコードアドレスのみをデコーダ／ワードドライバＷＤでデコードする。プリデコードアドレス信号は１次キャッシュメモリと２次キャッシュメモリとの間のデコーダスイッチＤＳＷによって導通・遮断されるようにされる。これは、図２４のアドレスセレクタＳＥＬの機能を実現するためと１次キャッシュメモリをアクセス時のプリデコードアドレス信号の負荷を軽減するためのものである。
【０１２６】
１次キャッシュメモリの記憶容量を小さく、読み出し時間を小さくしているので、アドレス変換バッファＴＬＢで論理アドレスを物理アドレスに変換する時間を考慮しても１次キャッシュメモリの読み出し時間は小さく押さえられる。
【０１２７】
一般的には、ユニファイキャッシュはセパレートキャッシュよりもヒット率が高い。一方、セパレートキャッシュはマイクロプロセッサとキャッシュメモリとのバンド幅を２倍にできる。従って、キャッシュメモリ２４０は、従来のセパレートキャッシュとユニファイキャッシュの双方の利点を備えることができる。
【０１２８】
《第１２の実施例》
図２６には本発明のキャッシュメモリを用いたマイクロコンピュータＭＣＵとメインメモリＭＭ１とのシステムの一例が示されている。マイクロコンピュータＭＣＵは、中央処理装置ＣＰＵと、浮動小数点処理ユニットＦＰＵ１と、乗算器ＭＵＬＴと、メモリ管理ユニットＭＭＵ１と、キャッシュメモリコントローラＣＣＮＴと、キャッシュメモリＣＡＣＨＥと、３２ビットデータバスＤＢＵＳと、３２ビット論理アドレスバスＬＡＢＵＳと、３２ビット物理アドレスバスＰＡＢＵＳと、３２ビットデータバスＤＢＳと、外部バスインタフェースＥＢＩＦ等から構成され、単結晶シリコン等で形成された単一の半導体基板上に形成される。命令キャッシュとデータキャッシュが混在しているキャッシュメモリの例である。マイクロコンピュータＭＣＵとメインメモリＭＭ１とは外部データバスＥＤＢと外部アドレスバスＥＡＢとを介して接続される。メインメモリＭＭ１には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｅｓｓ Ｍｅｍｏｒｙ）や同期型ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のようなダイナミック型のメモリセルを用いた半導体メモリが使用される。
【０１２９】
キャッシュメモリＣＡＣＨＥは、例えば、４ウエイ・セット・アソシアテイブ方式のキャッシュメモリであり、４組のタグ部とデータ部からなる１次キャッシュメモリ部と４組のタグ部とデータ部からなる２次キャッシュメモリ部とから構成され、１次キャッシュメモリ部のビット線と２次キャッシュメモリ部のビット線が階層スイッチを介して接続されている。前記階層スイッチは、キャッシュコントローラＣＣＮＴからの信号線によって制御される。１次キャッシュメモリと２次キャッシュメモリとがマイクロコンピュータに内蔵されるため、処理速度の向上が図れる。記憶容量は、１次キャッシュメモリ、２次キャッシュメモリ、メインメモリＭＭ１の順で大きくなり。アクセス時間は、１次キャッシュメモリ、２次キャッシュメモリ、メインメモリＭＭ１の順で大きくなる。１次キャッシュメモリ、２次キャッシュメモリ及びメインメモリＭＭ１でメモリの階層を形成している。
【０１３０】
《第１３の実施例》
図２７には本発明のキャッシュメモリを用いたマイクロプロセッサＭＰＵとメインメモリＭＭ２とのシステムの一例が示されている。マイクロプロセッサＭＰＵは、命令ユニットＩＮＳＴと、浮動小数点処理ユニットＦＰＵ２と、整数処理ユニットＩＵと、メモリ管理ユニットＭＭＵ２と、命令キャッシュメモリＩＮＣＡと、データキャッシュメモリＤＣＡと、システムインタフェースＳＩＦ等から構成され、単結晶シリコン等で形成された単一の半導体基板上に形成される。データキャッシュメモリと命令キャッシュメモリとが分離された例である。マイクロプロセッサＭＰＵとメインメモリＭＭ２とは外部データバスＥＤＢ２と外部アドレスバスＥＡＢ２とを介して接続される。メインメモリＭＭ２には、メインメモリＭＭ１同様ダイナミック型のメモリセルを用いた半導体メモリが使用される。
【０１３１】
命令キャッシュメモリＩＮＣＡとデータキャッシュメモリＤＣＡとは、図２６のキャッシュメモリＣＡＣＨＥと同様な構成とすることができる。１次キャッシュメモリと２次キャッシュメモリとがマイクロプロセッサに内蔵されるため、図２６の例と同様に処理速度の向上が図れる。なお、デユアルポートメモリをデータキャッシュメモリＤＣＡに使用した場合は、整数処理ユニットＩＵと浮動小数点処理ユニットＦＰＵとを別々のデータパスでデータキャッシュメモリＤＣＡに接続すれば、並列演算処理が可能になり、さらに処理速度が向上する。図２６の例と同様に１次キャッシュメモリ、２次キャッシュメモリ及びメインメモリＭＭ２でメモリの階層を形成している。
【０１３２】
第１２及び第１３の実施例のように１次キャッシュメモリと２次キャッシュメモリをマイクロプロセッサ等の半導体データ処理装置に内蔵するため、ヒット率の高いキャッシュメモリが内蔵できる。ヒット率の高いキャッシュメモリを内蔵することによって、負荷の大きいオフチップメモリのアクセスを減少させることができるため、半導体データ処理装置のみならず、半導体データ処理装置を使用する携帯情報機器全体の消費電力を低減することができる。また、オフチップの読み出し時間の長いメモリのアクセスが減少するので、高速化を図ることができる。
【０１３３】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはいうまでもない。例えば、メモリセルは、スタティック型のメモリセルの替りにダイナミック型のメモリセル、不揮発性のメモリセル又は連想メモリセルを用いてもよい。
【０１３４】
また、メモリアレイＭＡＦのメモリセルはスタティック型のメモリセルを使用し、メモリアレイＭＡＳのメモリセルはダイナミック型のメモリセルを使用してもよい。さらに、メモリアレイＭＡＦのメモリセルはスタティック型のメモリセルを使用し、メモリアレイＭＡＳのメモリセルは不揮発性のメモリセルを使用してもよい。この場合、メモリアレイＭＡＳは主記憶として使用してもよい。大容量ＤＲＡＭや大容量ＲＯＭ内蔵のマイコンにおいては、メモリアレイＭＡＦがキャッシュメモリとして動作でき高速動作と低消費電力の効果が得られる。
【０１３５】
さらに、本発明は、キャッシュメモリのみならず、メモリ管理ユニットのアドレス変換バッファのＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）にも適用できる。
【０１３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１３７】
すなわち、情報を記憶する複数のメモリセルがアレイ状に形成された複数のメモリセルアレイのビット線をスイッチによって接続することにより、メモリセルアレイの一部を高速・低消費電力にアクセスできる。
【０１３８】
また、前記複数のメモリセルアレイ間に包含関係を持たせれば、実効的に高速・低消費電力な半導体メモリ装置およびキャッシュメモリが実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるメモリ装置の構成を示す図。
【図２】本発明の第１の実施例であるメモリ装置の動作を示すタイミングチャートの図。
【図３】一般的なメモリ装置の構成を示す概念図。
【図４】本発明の第２の実施例であるメモリ装置の構成を示す図。
【図５】本発明の第２の実施例であるメモリ装置の動作を示すタイミングチャートの図。
【図６】本発明の第３の実施例であるメモリ装置の構成を示す図。
【図７】本発明の第３の実施例であるメモリ装置の動作を示すフローチャートの図。
【図８】本発明の第４の実施例であるメモリ装置の構成を示す図。
【図９】本発明の第５の実施例であるメモリ装置の構成を示す図。
【図１０】本発明の第６の実施例であるメモリ装置の構成を示す図。
【図１１】本発明の第７の実施例であるメモリ装置の構成を示す図。
【図１２】本発明の第８の実施例であるメモリ装置の構成を示す図。
【図１３】本発明の第９の実施例であるメモリ装置の構成を示す図。
【図１４】メモリセルの静的雑音余裕を示す図。
【図１５】読み出し速度の電源電圧依存性を示す図。
【図１６】本発明の第１０の実施例に係るキャッシュメモリの論理的イメージを示す図。
【図１７】本発明の第１０の実施例に係るキャッシュメモリの半導体チップ上のレイアウトイメージを示す図。
【図１８】本発明の第１０の実施例に係るキャッシュメモリのデータアレイの回路を示す図。
【図１９】本発明の第１０の実施例に係るキャッシュメモリのデータアレイのシミュレーション波形を示す図。
【図２０】本発明の第１０の実施例に係るキャッシュメモリのデータアレイの消費電力のシミュレーション結果を示す図。
【図２１】本発明の第１０の実施例に係るキャッシュメモリの試作したチップの特徴を示す図。
【図２２】本発明の第１０の実施例に係るキャッシュメモリの試作したチップのプロセスとデバイスパラメータを示す図。
【図２３】本発明の第１０の実施例に係るキャッシュメモリの試作したチップのデータアレイの測定波形を示す図。
【図２４】本発明の第１１の実施例に係るキャッシュメモリの論理的イメージを示す図。
【図２５】本発明の第１１の実施例に係るキャッシュメモリのデータアレイの回路を示す図。
【図２６】本発明のキャッシュメモリを内蔵したマイクロコンピュータを用いたシステムのブロック図。
【図２７】本発明のキャッシュメモリを内蔵したマイクロプロセッサを用いたシステムのブロック図。
【符号の説明】
ＭＡＦ、ＭＡＳ、ＭＡＴ、ＨＡ１……メモリセルアレイ、
ＴＡＳ、ＴＡＦ、ＤＡＳ、ＤＡＦ……メモリセルアレイ、
Ｍ……メモリセル、
Ｄ……デュアルポートメモリセル、
ＷＳ１、ＷＳ２、ＷＳｐ……ワード線、
ＷＳ１Ｔ、ＷＳ２Ｔ、ＷＳｐＴ……ワード線、
ＷＦ１、ＷＦ２、ＷＦｑ……ワード線、
ＷＬ１、ＷＬ２、ＷＬｒ……ワード線、
ＷＴ１、ＷＴ２、ＷＴｕ……ワード線、
ＳＡ、ＳＡＴ、ＳＡＵ……センスアンプ起動信号、
ＨＳＷ１、ＨＳＷ２、ＨＳＷ３……階層指定信号、
ＢＳ１、ＢＳ２、ＢＳｎ……ビット線、
ＢＳＢ１、ＢＳＢ２、ＢＳＢｎ……ビット線、
ＢＦ１、ＢＦ２、ＢＦｎ……ビット線、
ＢＦＢ１、ＢＦＢ２、ＢＦＢｎ……ビット線、
ＢＬ１、ＢＬ２、ＢＬｎ……ビット線、
ＢＬＢ１、ＢＬＢ２、ＢＬＢｎ……ビット線、
ＳＳ１、ＳＳＢ１、ＳＦ１、ＳＦＢ１……ビット線、
ＢＴ１、ＢＴＢ１……ビット線、
ＢＳ１Ｔ、ＢＳＢ１Ｔ……ビット線、
ＢＦ１Ｔ、ＢＦＢ１Ｔ……ビット線、
１０５、１０６、１０７、１０８、１０９、１１０……ビット線、
ＳＥＬ０……セレクタ、
ＳＡ１、ＳＡ２、ＳＡｎ、ＳＡ１Ｔ……センスアンプ、
ＳＡ１Ｕ、ＳＡ２Ｕ、ＳＡｎＵ……センスアンプ、
ＴＳＡ、ＤＳＡ……センスアンプ、
ＨＳ１、ＨＳ２、ＨＳｎ……階層スイッチ、
ＨＳＢ１、ＨＳＢ２、ＨＳＢｎ……階層スイッチ、
ＴＨ、ＤＨ……階層スイッチ、
ＨＥ１、ＨＥＢ１、ＨＦ１、ＨＦＢ１、ＨＴ１、ＨＴＢ１……階層スイッチ、
ＨＵ１、ＨＵＢ１……階層スイッチ、
Ｄ１、Ｄ２、Ｄｎ……データ出力、
Ｄ１Ｔ、Ｄ２Ｔ、ＤｎＴ……データ出力、
Ｄ１Ｕ、Ｄ２Ｕ、ＤｎＵ……データ出力、
ＤＢ１、ＤＢ２、ＤＢｎ……データ出力、
ＤＢＢ１、ＤＢＢ２、ＤＢＢｎ……データ出力、
ＹＳＷ、ＹＳＷ１、ＹＳＷ２……Ｙスイッチ信号、
ＥＱ１……イコライザ、
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＰ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２……ＮＭＯＳトランジスタ、
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２……ＰＭＯＳトランジスタ、
ＣＭＰ１……比較器、
ＨＩＴ……ヒット信号、
１００、１０１、１０２、１０３……デコーダ、
ＭＣＵ……マイクロコンピュータ、
ＣＰＵ……中央処理装置、
ＦＰＵ１、ＦＰＵ２……浮動小数点演算処理ユニット、
ＭＵＬＴ……乗算器、
ＭＭＵ１、ＭＭＵ２……メモリ管理ユニット、
ＣＣＮＴ……キャッシュメモリコントローラ、
ＣＡＣＨＥ……キャッシュメモリ、
ＤＢＵＳ、ＤＢＳ……３２ビットデータバス、
ＬＡＢＵＳ……３２ビット論理アドレスバス、
ＰＡＢＵＳ……３２ビット物理アドレスバス、
ＥＢＩＦ……外部バスインタフェース、
ＭＰＵ……マイクロプロセッサ、
ＩＵ……整数演算処理ユニット、
ＩＮＣＡ……命令キャッシュ、
ＤＣＡ……データキャッシュメモリ、
ＳＩＦ……システムインタフェース。
Claims (12)
- 複数のワード線と、第１のビット線対と、該複数のワード線と該第１のビット線対との交点に配置される複数のメモリセルとを含んで構成される第１のメモリアレイと、
複数のワード線と、第２のビット線対と、該複数のワード線と該第２のビット線対との交点に配置される複数のメモリセルとを含んで構成される第２のメモリアレイと、
上記複数の第２のビット線対に出力される信号を増幅する複数のセンスアンプと、
上記第１のビット線対と上記第２のビット線対との接続を制御するスイッチ手段とを有し、
上記第２のメモリアレイは、上記第１のメモリアレイのキャッシュメモリであり、
上記第１のビット線対に出力される信号は、上記スイッチ手段及び上記第２のビット線対を介し上記センスアンプに伝達され、
上記第２のメモリアレイへの書き込み動作のときに、上記スイッチ手段を導通し、上記第１のメモリアレイ及び上記第２のメモリアレイのワード線をそれぞれ一行アサートすることを特徴とする半導体装置。 - タグアレイと、上記タグアレイの出力とアドレス信号を比較する比較器をさらに有し、
情報を読み出すときは、上記比較器の判断に基づいて、上記比較結果が一致した場合は上記第２のメモリアレイ内のワード線をアサートし、
上記比較結果が一致しない場合は上記スイッチ手段を導通状態にし、上記第１のメモリアレイ内のワード線をアサートして読み出し、上記第２のメモリアレイ内に読み出された情報を書き込むことを特徴とする請求項１に記載の半導体装置。 - 上記第２のメモリアレイに含まれるワード線の数は、上記第１のメモリアレイに含まれるワード線の数に比べ少ない本数により構成されることを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置。
- 上記第１のメモリアレイに含まれるワード線が選択状態とされる時間は、上記第２のメモリアレイに含まれるワード線が選択状態とされる時間に比べ長く設定されて構成されたことを特徴とする請求項３記載の半導体装置。
- 上記第２のビット線対の長さは、上記第１のビット線対の長さに比べ短いことを特徴とする請求項３乃至請求項４のいずれかに記載の半導体装置。
- 上記比較結果が一致しない場合の上記第２のメモリアレイ内への書き込みのときに、上記センスアンプは起動されていることを特徴とする請求項２に記載の半導体装置。
- 上記第１と第２のメモリアレイと、上記複数のセンスアンプと、上記スイッチ手段は単一の半導体基板に形成されていることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
- 上記第１と第２のメモリアレイ内の複数のメモリセルはスタティック型のメモリセルであり、構成が同じであることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
- 第１及び第２のメモリアレイと、比較器と、センスアンプ回路とが同一チップに形成された半導体装置において、
上記第１及び第２のメモリアレイはそれぞれ、複数のワード線と、複数のビット線対と、該複数のワード線と該複数のビット線対との交点に配置された複数のメモリセルとを有し、
上記第１のメモリアレイの各ビット線対と上記第２のメモリアレイの各ビット線対とは第１スイッチ手段を介して接続され、
上記センスアンプ回路は、上記第２のメモリアレイ内の複数のビット線対とそれぞれ第２スイッチ手段を介して接続されたセンスアンプを複数有し、
上記第１及び第２のメモリアレイから出力される信号はそれぞれ前記センスアンプ回路により増幅され、
上記第２のメモリアレイに記憶されている情報は上記第１のメモリアレイにも記憶され、
上記比較器は、アドレス信号と上記第２のメモリアレイの記憶内容とを比較し、
上記比較器での比較結果が一致しない場合に、
上記第１と第２スイッチ手段は導通状態とされ、上記第１のメモリアレイ内の情報が上記センスアンプにより増幅され、上記第２スイッチ手段は導通状態を維持したまま上記第２のメモリアレイに上記情報が書き込まれることを特徴とする半導体装置。 - 上記第１及び第２のメモリアレイ内の複数のメモリセルはスタティック型のメモリセルであり、
上記第１のメモリアレイ内のワード線の数は、上記第２のメモリアレイ内のワード線の数よりも少なく、
上記第２のメモリアレイに情報を書き込むときに、上記第１のメモリアレイのワード線の一行をアサートし、上記第１スイッチ手段を導通させることを特徴とする請求項９に記載の半導体装置。 - 請求項９乃至請求項１０のいずれかに記載の半導体装置において、
周辺回路内のＭＯＳＦＥＴのしきい値の大きさは上記複数のメモリセル内のＭＯＳＦＥＴのしきい値の大きさより小さいことを特徴とする半導体装置。 - ＣＰＵと、前記ＣＰＵにバスを介して接続される記憶装置とを単一の半導体基板上に形成する半導体データ処理装置であって、
前記記憶装置は、同一アドレスに複数のアドレスデータを格納する第１のタグアレイと、同一アドレスに複数のデータを格納する第１のデータアレイと、同一アドレスに複数のアドレスデータを格納する第２のタグアレイと、同一アドレスに複数のデータを格納する第２のデータアレイと、前記バスから入力されるアドレス信号と前記第１又は第２のタグアレイに格納されるアドレスデータとを比較する複数の比較器とを有し、
前記第１のタグアレイのビット線と前記第２のタグアレイのビット線とは第１のスイッチ手段を介して接続され、
前記第１のデータアレイのビット線と前記第２のデータアレイのビット線とは第２のスイッチ手段を介して接続され、
前記第１のタグアレイ及び第１のデータアレイのビット線にセンスアンプがそれぞれ接続され、
前記第１のデータアレイのビット線に接続されるセンスアンプの出力は前記バスに接続され、
前記第１のデータアレイにデータを書き込むときに前記第２のスイッチ手段が導通され、同一データが前記第２のデータアレイに書き込まれることを特徴とする半導体データ処理装置。
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