JPH0482087A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、スタティックＲＡＭなとの半導体メモリ回路
に関するものである。

従来の技術 最近の半導体集積回路は、少量多品種の傾向かあり、特
定用途向けの集積回路を短期間で開発する要望が強い。

この情勢の中で、スタティックＲＡＭにおいても、任意
のデータビット数、ワード数のブロックを生成するジェ
ネレータシステムの要望が高まっている。

通常のスタティックＲＡＭでは、第３図に示すような２
個のインバータで構成されたラッチ回路と２個のＮチャ
ネルトランジスタを用いたメモリセルまたはインバータ
のＰチャネルトランジスタの代わりに高抵抗を用いたメ
モリセルが使用されている。しかしながら、第３図に示
すメモリセルにおいては、ビット線のプリチャージ動作
やセンスアンプの活性化タイミングの調整といったビソ
１・線容量、ワード線容量を考慮した周辺回路の設計か
必要であり構成するメモリブロックの総ヒツト容量か変
わる場合には周辺回路の再設計か必要となる。

そこで、任意のデータビット数、ワード数であってもメ
モリセル周辺の回路の再設計なしに安定に動作させるこ
とかできるメモリセルとして第２図に示すメモリセルが
考えられる。第２図に示すメモリセルによれば、センス
アンプは不要であり、ビット線電位をプリチャーン動作
なとで制御する必要かない。したかって周辺回路の設計
においてピント線、ワード線容量に特別な注意をはらう
ことかないため容易に任意のサイズのメモリブロックを
構成することができる。

発明か解決しようとする課題 このような第２図のメモリセルでは書き込み動作を行う
場合、ビット線とデータラッチ部のトランスファゲート
をＯＮ状態にしてデータを書き込む際にクロックトイン
バータ出力をハイインピーダンス状態にして今まで保持
していたデータを放棄してしまう。第３図に示す通常の
メモリセルでは、ワード線かイネーブルとなってＮチャ
ネルのトランスファゲートかＯＮ状態となっても、ビ。

ト線かデータ書き込み回路で駆動されない限り以前のデ
ータを保持する。したかって、横方向と縦方向に並へた
メモリセル列に対して横方向の１列をワード線で選択し
て、そのうちのとのメモリセルに書き込むかはセレクタ
回路によってとのヒツト線を書き込み回路で駆動するか
で選択か可能であり、横方向に複数個の番地を設けるこ
とかできた。第２図に示すメモリセルでは前記の通り書
き込みワード線の選択によりデータか崩壊してしまうた
め書き込みが必要な番地のメモリセルのワード線のみイ
ネーブルとなる必要かあり、このためには横方向には１
つの番地骨のメモリセルしか並へられないことになる。

このためワード数（番地数）か多い場合にはブロック形
状が縦長になってしまいかつビット線長か長くなるため
アクセス時間が増大するなど特性面にも悪影響を与える
という問題点を有している。

本発明は、上記課題を解決するもので、プ０．７り形状
か改善されかつ総ビツト容量の変化に対しても安定に動
作する半導体メモリ回路を提供することを目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、２つのインバータ
のうち少なくとも一方かクロックトインバータであり、
前記インバータの各々の出力を他方の入力に接続して構
成されたデータラッチ回路を有し、前記クロックトイン
バータ出力がトランスファゲートを介して書き込み用ピ
ント線に接続され書き込み時にトランスファゲートかオ
ンするとともに前記クロックトインバータ出力かハイイ
ンピーダンス状態となって書き込み用ビット線からのデ
ータが書き込まれる構造のメモリセル列を備え、前記ク
ロックトインバータのコントロール信号線と前記トラン
スファゲートのコントロール信号線か接続された書き込
み用ワード線かピント線を選択するカラムデコーダ信号
によって分割され、アドレス信号によって示された番地
のメモリセルに接続された書き込み用ワード線のみか選
択されるように配してなるものである。

作用 本発明は上記した構成によって、ローテコータ信号によ
って選択された横方向のメモリセル列のうちカラムデコ
ーダ信号でさらに選択されたメモリセルのみ書き込みか
行われ残りのメモリセルはデータか保持される。横方向
に複数番地骨メモリセルが配置できるので、メモリブロ
ックの縦横のサイズ比が極端に縦長になることを防ぐこ
とかできるものである。

実施例 第１図は本発明の一実施例の２本のカラムアドレス信号
ＡＤＯ，ＡＤＩを持つスタティックＲＡＭの回路図であ
る。メモリセル１は、第２図に示す回路構成を有してい
る。

縦横のメモリセル配列に対して横方向のメモリセル１列
の読み出し用ワードライン正相２３．逆相２４は共通で
あり、アドレス信号本数からカラムアドレス本数を引い
た残りのローアドレスをデコードした信号により読み出
し用ワード線か１本たけイネーブルとなり横方向のメモ
リセル１列か選択される。メモリセルデータは読み出し
用ビット線２６に出力され、カラムデコーダ３１により
データ出力トライステートバノファ３５の１番地分か出
力モードとなり、データ出力４３に出力される。本実施
例では、カラムアドレス本数２本であり横方向には４番
地分のメモリセルか配列されている。このように読み出
し時は、本実施例においても、横方向のメモリセル列全
部をローテコーダで選択して縦方向の１番地分をカラム
デコーダで選択するという点で従来のＲＡＭとは変わら
ない。

方、書き込み動作に関する回路の構成では、横方向の１
列の書き込み用ワード線が共通でないという点で従来の
ＲＡＭとは異なっている。本発明ではローデコーダ信号
で選択された書き込み用ワード線２７は、メモリセル配
列の間に周期的に置かれたＮＡＮＤ回路３２とインバー
タ回路３３を用いて、カラムデコーダ信号により更に４
分割にされかつ正相２１と逆相２２に分けられている。

したかって、書き込み時には横方向の１列のメモリセル
か選択されるのではなくカラムアドレスによって選択さ
れ、更に１７′４のメモリセルのみか選択される。この
とき、イネーブルとなる書き込み用ワード線正相２１．
逆相２２に接続されるメモリセルは１番地分すなわちデ
ータヒノト数分のメモリセルのみである。選択されたメ
モリセルに対して、このメモリセルに接続された書き込
み用ビット線２５を駆動するデータ入力ドライステート
バッファ３４かやはり同じカラムデコーダ信号によって
選択され出力モートとなり、データ入力４２からのデー
タか書き込まれる。横方向の残りの３番地分のメモリセ
ルデータは保持された状態となる。

このように本発明の実施例の半導体メモリ回路によれば
、１番地分のメモリセルごとに横方向の書き込み用ワー
ド線をカラムアドレス信号によって選択分割する回路を
設けているので、メモリセル周辺回路の設計か容易な第
２図に示すメモリセルを用いて従来のＲＡ　Ｍメモリセ
ル配置と同様にカラムアドレスを用いたブロック構成か
可能である。

なお、本実施例では、書き込み用ビット線の選択をデー
タ入力ドライステートバッファ３４とカラムデコーダ信
号を用いて行っているか、この回路は特に用いなくとも
動作上問題はない。

発明の効果 以上の実施例から明らかなように本発明によれば第２図
に示すような、周辺回路の設計が容易なメモリセルを用
いたＲＡＭ回路において、前記メモリセルの書き込み時
に以前のデータを放棄するという特性を補うためにメモ
リセル配列間に書き込み用ワード線をカラムデコーダ信
号で選択分割する回路を設けて、アドレス信号の示す番
地のメモリセルのみアクセスできる構造にしているので
、メモリセル周辺回路の設計が容易であるから任意ビッ
ト容量のブロックの構成が簡単でかつその形状を整える
ことかでき任意のピント、ワード数のスタティックＲＡ
Ｍを容易に構成し得る半導体メモリ回路を提供できる。

また、ブロック形状か縦長から正方形に近いものへ整え
ることか可能なためビット線長か短くなり、ビット線容
量に大きな依存性を持つアクセス時間を短くできるとい
う特性面での効果も合わせもっている。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体メモリ回路の回路図
、第２図は同回路で用いられるメモリセルの回路図、第
３図は従来のスタティックＲＡ　Ｍで用いられるメモリ
セルの回路図である。 １・・・・・・メモリセル、１１・・・・・・書き込み
用トランスファゲート、１２・・・・・・クロックトイ
ンバータ、１３・・・・・インバータ、１４・・・　読
み出し時ヒツト線駆動インバータ、１５・・・・・・読
み出し用トランスファゲート、２１．２２・・・・・・
書き込み用ワード線、２３．２４・・・・・・読み出し
用ワード線、２５・・・・・書き込み用ビット線、２６
・・・・・・読み出し用ビット線、２７・・・・・・書
き込み用ワード線、３１・・・・・カラムデコーダ、３
２・・・・・・ＮＡＮＤ回路、３３・・・・・インバー
タ、３４・・・・・・データ入力ドライステートバッフ
ァ、３５・・・・・・データ出力ドライスチードパ、フ
ァ、４］・・・・・カラムアドレス入力。

Claims (1)

【特許請求の範囲】
1. ２つのインバータのうち少なくとも一方がクロックトイ
   ンバータであり前記インバータの各々の出力を他方の入
   力に接続して構成されたデータラッチ回路を有し、前記
   クロックトインバータ出力がトランスファゲートを介し
   て書き込み用ビット線に接続され書き込み時にトランス
   ファゲートがオンするとともに前記クロックトインバー
   タ出力がハイインピーダンス状態となって書き込み用ビ
   ット線からのデータが書き込まれる構造のメモリセル列
   を備え、前記クロックトインバータのコントロール信号
   線と前記トランスファゲートのコントロール信号線が接
   続された書き込み用ワード線がビット線を選択するカラ
   ムデコーダ信号によって分割され、アドレス信号によっ
   て示された番地のメモリセルに接続された書き込み用ワ
   ード線のみが選択されるように配した半導体メモリ回路
   。