JPH0263277B2 - - Google Patents
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- JPH0263277B2 JPH0263277B2 JP57006009A JP600982A JPH0263277B2 JP H0263277 B2 JPH0263277 B2 JP H0263277B2 JP 57006009 A JP57006009 A JP 57006009A JP 600982 A JP600982 A JP 600982A JP H0263277 B2 JPH0263277 B2 JP H0263277B2
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- data
- control signal
- mosfet
- ram
- input buffer
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、MOS（金属絶縁物半導体）スタテ
イツク型RAM（ランダム・アクセス・メモリ）
に関する。 MOSスタテイツク型RAM（以下、Ｓ−RAM
と称す）において、そのデータ入力端子を共通接
続して、共通のデータバスに対してデータの授受
を行なう場合、本願発明者はＳ−RAMの内部電
源供給線（Vcc、GND）に比較的大きな雑音が発
生することを見い出した。 本願発明者において、上記雑音発生の原因を検
討した結果、次のような理由にその原因のあるこ
とが判明した。 従来、Ｓ−RAMでは、第１図に示すように、
データ入力バツフア回路DIBが用いられており読
出し動作開始時に流れる大きな貫通電流によつて
内部電源供給線に大きな雑音が発生する。 すなわち、第２図の動作波形図に示すように、
チツプ選択信号がロウレベルに変化したとき
内部制御信号′もロウレベルに変化する。 したがつて、この信号′を受けるｐチヤンネ
ルMOSFETQ2がオンし、ｎチヤンネル
MOSFETQ4がオフして、入出力端子Ｉ／Ｏから
のデータに従つて、その出力レベルが決定され
る。 しかし、書込／読出し制御信号がハイレベ
ルの読み出し動作時には、上記入出力端子Ｉ／Ｏ
にデータ出力バツフア回路DOBからの読出しデ
ータが伝えられるまでの間、上記入出力端子Ｉ／
Ｏはハイインピーダンスの中間レベルになつてい
る。 このため、この中間レベルを受けるデータ入力
バツフア回路DIBのｐチヤンネルMOSFETQ1と
ｎチヤンネルMOSFETQ3が共にオンして、大き
な貫通電流が流れ、上記電源供給線に雑音を発生
させる。この雑音は、メモリセルの選択動作、読
出しセンスアンプの増幅動作に悪影響を与え、誤
動作原因となる。また、上記貫通電流は、Ｓ−
RAMの消費電力を増加させる。 この発明の目的は、雑音の発生を防止した
MOSスタテイツク型RAMを提供することにあ
る。 この発明の他の目的は、低消費電力化を図つた
MOSスタテイツク型RAMを提供することにあ
る。 この発明の更に他の目的は、以下説明及び図面
から明らかになるであろう。 以下、この発明を実施例とともに詳細に説明す
る。 第３Ａ図は、記憶容量が16kビツト、出力が１
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×32行（カラム）＝4096ビツト（4kビツト）
の記憶容量を持つ４つのマトリクス（メモリアレ
イＭ−ARY１〜Ｍ−ARY４）から構成され、各
マトリクスはロウデコーダＲ−DCRの左右に２
つづつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A5，A12，A13に基づいて得られる28
＝256通りのデコード出力信号がロウデコーダＲ
−DCRより送出される。 このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８，WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。 アドレス信号A5，A6は、４つのメモリマトリ
クスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて
１つのカラムを選択するためにアドレス信号A7
〜A11が用いられる。 メモリマトリクス選択信号GSは上記アドレス
信号A5〜A6に基づいて１つの組み合せに解読す
る。 カラムデコーダＣ−DCR１〜Ｃ−DCR４はそ
れぞれ上記アドレス信号A7〜A11に基づいて25＝
32通りのカラム選択用デコード出力信号を提供す
る。 読み出し時においてコモンデータ線対CDL，
CDLはコモンデータ線分割用トランジスタ（Q1，
Q1；……Q4，4）によつて各メモリアレイごと
に４分割され、書き込み時においてコモンデータ
線CDL，は共通に結合される。 センスアンプSA１，SA２，SA３，SA４は上
記分割されるコモンデータ線対CDL，に対
応してそれぞれ設けられている。 この様にコモンデータ線対CDL，を分割
し、それぞれにセンスアンプSA１，SA２，SA
３，SA４を設けたねらいはコモンデータ線対
CDL，の寄生容量を分割し、メモリセル情
報読み出し動作の高速化を図ることにある。 アドレスバツフアADBは14の外部アドレス信
号A0〜A13からそれぞれ14対の相補アドレス信号
a0〜a13 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR，GS）に送出する。 内部制御信号発生回路COM−GEは２つの外部
及び信号（チツプセレクト信号），（ライ
トイネーブル信号）を受けて、CS１（ロウデコ
ーダ制御信号）、SAC（センスアンプ制御信号），
We（書き込み制御信号），DOC（データ出力バツ
フア制御信号），DIC（データ入力バツフア制御信
号）等を送出する。 第３Ａに示すＳ−RAMICの回路動作を第３Ｂ
図のタイミング図に従つて説明する。 このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は一方の外
部制御信号がロウレベルの期間のみ行なわれ
る。この際他方の外部制御信号がハイレベル
ならば読み出し動作を行ない、ロウレベルならば
書き込み動作を行なう。 まずアドレス設定動作および読み出し動作につ
いて説明する。 アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御
信号をハイレベルにしておくことによつて、
不確定なアドレス信号に基づくアドレス設定動作
および読み出し動作を防止できる。 外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CB１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは８種類の相補対アドレス信号a0 〜a5 ，a12 ，
a13を解読して１つのワード線を選択し、これを
ハイレベルに駆動する。 一方、４つのメモリアレイＭ−ARY１〜Ｍ−
ARY４のうちいずれか１つがメモリアレイ選択
信号ｍ１〜ｍ４によつて選択され、選択された１
つのメモリアレイ（例えばＭ−ARY１）中の１
つの相補データ線対（例えばＤ１１，１１）が
カラムデコーダ（例えばＣ−DCR１）によつて
選択される。 この様にして１つのメモリセルが選択（アドレ
ス設定）される。 アドレス設定動作によつて選択されたメモリセ
ルの情報は分割されたコモンデータ線対のうちの
１つに送出されセンスアンプ（例えばSA１）で
増幅される。 この場合、４つのセンスアンプSA１，SA２，
SA３，SA４のうちいずれか１つがメモリアレイ
選択信号ｍ１〜ｍ４によつて選択され、選択され
た１つのセンスアンプのみがハイレベルの内部制
御信号SACを受けている期間動作する。 この様に４つのセンスアンプSA１，SA２，
SA３，SA４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費
電力化を図ることができる。上記非動作状態の３
つのセンスアンプの出力はハイインピーダンス
（フローテイング）状態とされる。 センスアンプの出力信号はデータ出力バツフア
DOBにより増幅され、入出力端子Ｉ／Ｏから出
力データDputとしてIC外部に送出される。 上記データ出力バツフアDOBはハイレベルの
制御信号DOCを受けている期間動作する。 次に書き込み動作について説明する。 外部制御信号がロウレベルになると、これ
に同期したハイレベルの制御信号weがコモンデ
ータ線分割用トランジスタQ1，1；……；Q4，
Q4に印加され、コモンデータ線対CDL，が
共通に結合される。 一方、データ入力バツフアDIBは、ロウレベル
の制御信号DICを受けている期間、IC外部から入
出力端子Ｉ／Ｏを通した入力データ信号Dioを増
幅し前記共通の結合されたコモンデータ線対
CDL，に送出する。 上記コモンデータ線対CDL，上の入力デ
ータ信号は、アドレス設定動作によつて定められ
たメモリセルＭ−CELに書き込まれる。 第４図は、記憶容量が16kビツト、出力が８ビ
ツトのＳ−RAM集積回路（以下ICと称する）の
内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×16行（カラム）＝2048ビツト（2kビツトの
記憶容量を持つ８つのマトリクス（メモリアレイ
Ｍ−ARY１〜Ｍ−ARY８）から構成され、各マ
トリクスはロウデコーダＲ−DCRの左右に４つ
づつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A6に基づいて得られる27＝128通りの
デコード出力信号がロウデコーダＲ−DCRより
送出される。 このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８，WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。 なお、ワード線中間バツフアMB１，MB２は
それぞれワード線WL１〜WL１２８，WR１〜
WR１２８の末端での遅延時間をできるだけ小さ
くするため増幅作用を有し、Ｍ−ARY２とＭ−
ARY３およびＭ−ARY６とＭ−ARY７との間
に配置されている。 アドレス信号A7〜A10は、上記８つのマトリク
スからそれぞれ１つづつのカラムを選択するため
に用いられる。 カラムデコーダＣ−DCRは上記アドレス信号
A7〜A10に基づいて24＝16通りのカラム選択用デ
コード出力信号を提供する。 アドレスバツフアADBは11の外部アドレス信
号A0〜A10からそれぞれ11対の相補アドレス信号
a0〜a10 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR）に送出する。 内部制御信号発生回路COM−GEは３つの外部
制御信号（チツプセレクト信号），（ライ
トネーブル信号）、（アウトプツトイネーブル
信号）を受けて、CSI（ロウデコーダ制御信号），
CS１２（センスアンプおよびデータ入力バツフ
ア制御信号），ｗ・ｃ（書き込み制御信号），DOC
（データ出力バツフア制御信号）等を送出する。 上記構成のＳ−RAMにおけるデータ入力バツ
フア回路DIBとして、この実施例では、第５図に
示すような回路が用いられる。 この実施例では、ｐチヤンネルMOSFETQ1，
Q2とｎチヤンネルMOSFETQ3，Q4で構成された
２入力のCMOSナンドゲート回路（ハイレベル
を“１”とする正論理の場合）が用いられる。 上記ナンドゲート回路G1の一方の入力である
MOSFETQ2，Q4のゲートには、上記制御信号
DICが印加され、他方の入力である
MOSFETQ1，Q3のゲートは、入出力端子Ｉ／Ｏ
に接続されている。そして、上記制御信号DIC
は、内部チツプセレクト信号CS1と内部ライトイ
ネーブル信号′を受けるナンドゲート回路G1
の出力信号とされている。 なお、上記入出力端子Ｉ／Ｏに、その出力端子
が接続されるデータ出力バツフア回路DOBは、
次のような回路構成とされている。このデータ出
力バツフアDOBでは、制御信号DOCが論理“１”
（＋Vcc）のとき、出力Vputが入力Ioに従つた論理
値となると共に非常に低い出力インピーダンスが
得られ、DOCが“０”のとき、Vputは入力Ioに関
係しない不定のレベルとなる。すなわち非常に高
い出力インピーダンスが得られる。このように、
高低両出力インピーダンスを有するバツフアは複
数のバツフア出力のWired−ORを可能とする。 最終段には、重い負荷を高速に駆動できるよ
う、駆動能力の大きいバイポーラ・トランジスタ
Q9が使用され、Q9はｐチヤンネルMOSFETより
駆動能力の大きいＮチヤンネルMOSFETQ10と
一緒にプツシユプル回路を構成している。 上記データ入力バツフア回路DIBの制御信号
DICは、チツプセレクト信号がハイレベル
（内部チツプセレクト信号CS1がロウレベル）の
ときには、ハイレベルとなつてMOSFETQ4をオ
ンとし、MOSFETQ2をオフとする。 したがつて、入出力端子Ｉ／Ｏのレベルに無関
係に、その出力レベルをロウレベルにしている。 今、チツプセレクト信号がロウレベルにな
つて、読出し動作が行なわれるときには、ライト
イネーブル信号がハイレベル（内部信号WE
がロウレベル）のままで変化しないことより、上
記制御信号DICは上記ハイレベルのままで変化し
ない。したがつて、データ出力バツフア回路
DOBから読出しデータが出力されるまでの間、
入出力端子Ｉ／Ｏがハイインピーダンスの下で中
間レベルとなつてMOSFETQ1，Q2を共にオンさ
せるものとしても、上記MOSFETQ2がオフして
いるので大きな貫通電流が流れることはない。し
たがつて、電源供給線Vcc，GNDには雑音が発生
することもなく、前記誤動作を防止することがで
きる。 特に、第４図の実施例に示したような８ビツト
の入出力端子Ｉ／O1ないしＩ／O8を有するＳ−
RAMでは、電源供給線には、上記８倍の貫通電
流が流れるのを防止できるから、その効果は大き
い。 また、上記貫通電流の発生を防止できるから、
低消費電力化をも図ることができる。 なお、書込動作時には、ライトイネーブル信号
WE′がロウレベルになるため、内部信号WE′がハ
イレベルになつて、上記制御信号DICをロウレベ
ルにするため、入出力端子Ｉ／Ｏからの書込みデ
ータを次段に伝えることになる。 この発明は、前記実施例に限定されない。 上記制御信号DICは、上述のように書込み動作
時にのみ入出力端子からのデータを受け付けるよ
うにデータ入力バツフア回路DIBを制御するもの
であれば何んであつてもよい。 また、IC外部でデータ入力バツフア回路DIBの
入力端子とデータ出力バツフア回路DOBの出力
端子とを共通化するものとしてもよい。 Ｓ−RAMの具体的回路構成、システム構成は
種々変形できるものである。
イツク型RAM（ランダム・アクセス・メモリ）
に関する。 MOSスタテイツク型RAM（以下、Ｓ−RAM
と称す）において、そのデータ入力端子を共通接
続して、共通のデータバスに対してデータの授受
を行なう場合、本願発明者はＳ−RAMの内部電
源供給線（Vcc、GND）に比較的大きな雑音が発
生することを見い出した。 本願発明者において、上記雑音発生の原因を検
討した結果、次のような理由にその原因のあるこ
とが判明した。 従来、Ｓ−RAMでは、第１図に示すように、
データ入力バツフア回路DIBが用いられており読
出し動作開始時に流れる大きな貫通電流によつて
内部電源供給線に大きな雑音が発生する。 すなわち、第２図の動作波形図に示すように、
チツプ選択信号がロウレベルに変化したとき
内部制御信号′もロウレベルに変化する。 したがつて、この信号′を受けるｐチヤンネ
ルMOSFETQ2がオンし、ｎチヤンネル
MOSFETQ4がオフして、入出力端子Ｉ／Ｏから
のデータに従つて、その出力レベルが決定され
る。 しかし、書込／読出し制御信号がハイレベ
ルの読み出し動作時には、上記入出力端子Ｉ／Ｏ
にデータ出力バツフア回路DOBからの読出しデ
ータが伝えられるまでの間、上記入出力端子Ｉ／
Ｏはハイインピーダンスの中間レベルになつてい
る。 このため、この中間レベルを受けるデータ入力
バツフア回路DIBのｐチヤンネルMOSFETQ1と
ｎチヤンネルMOSFETQ3が共にオンして、大き
な貫通電流が流れ、上記電源供給線に雑音を発生
させる。この雑音は、メモリセルの選択動作、読
出しセンスアンプの増幅動作に悪影響を与え、誤
動作原因となる。また、上記貫通電流は、Ｓ−
RAMの消費電力を増加させる。 この発明の目的は、雑音の発生を防止した
MOSスタテイツク型RAMを提供することにあ
る。 この発明の他の目的は、低消費電力化を図つた
MOSスタテイツク型RAMを提供することにあ
る。 この発明の更に他の目的は、以下説明及び図面
から明らかになるであろう。 以下、この発明を実施例とともに詳細に説明す
る。 第３Ａ図は、記憶容量が16kビツト、出力が１
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×32行（カラム）＝4096ビツト（4kビツト）
の記憶容量を持つ４つのマトリクス（メモリアレ
イＭ−ARY１〜Ｍ−ARY４）から構成され、各
マトリクスはロウデコーダＲ−DCRの左右に２
つづつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A5，A12，A13に基づいて得られる28
＝256通りのデコード出力信号がロウデコーダＲ
−DCRより送出される。 このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８，WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。 アドレス信号A5，A6は、４つのメモリマトリ
クスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて
１つのカラムを選択するためにアドレス信号A7
〜A11が用いられる。 メモリマトリクス選択信号GSは上記アドレス
信号A5〜A6に基づいて１つの組み合せに解読す
る。 カラムデコーダＣ−DCR１〜Ｃ−DCR４はそ
れぞれ上記アドレス信号A7〜A11に基づいて25＝
32通りのカラム選択用デコード出力信号を提供す
る。 読み出し時においてコモンデータ線対CDL，
CDLはコモンデータ線分割用トランジスタ（Q1，
Q1；……Q4，4）によつて各メモリアレイごと
に４分割され、書き込み時においてコモンデータ
線CDL，は共通に結合される。 センスアンプSA１，SA２，SA３，SA４は上
記分割されるコモンデータ線対CDL，に対
応してそれぞれ設けられている。 この様にコモンデータ線対CDL，を分割
し、それぞれにセンスアンプSA１，SA２，SA
３，SA４を設けたねらいはコモンデータ線対
CDL，の寄生容量を分割し、メモリセル情
報読み出し動作の高速化を図ることにある。 アドレスバツフアADBは14の外部アドレス信
号A0〜A13からそれぞれ14対の相補アドレス信号
a0〜a13 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR，GS）に送出する。 内部制御信号発生回路COM−GEは２つの外部
及び信号（チツプセレクト信号），（ライ
トイネーブル信号）を受けて、CS１（ロウデコ
ーダ制御信号）、SAC（センスアンプ制御信号），
We（書き込み制御信号），DOC（データ出力バツ
フア制御信号），DIC（データ入力バツフア制御信
号）等を送出する。 第３Ａに示すＳ−RAMICの回路動作を第３Ｂ
図のタイミング図に従つて説明する。 このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は一方の外
部制御信号がロウレベルの期間のみ行なわれ
る。この際他方の外部制御信号がハイレベル
ならば読み出し動作を行ない、ロウレベルならば
書き込み動作を行なう。 まずアドレス設定動作および読み出し動作につ
いて説明する。 アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御
信号をハイレベルにしておくことによつて、
不確定なアドレス信号に基づくアドレス設定動作
および読み出し動作を防止できる。 外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CB１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは８種類の相補対アドレス信号a0 〜a5 ，a12 ，
a13を解読して１つのワード線を選択し、これを
ハイレベルに駆動する。 一方、４つのメモリアレイＭ−ARY１〜Ｍ−
ARY４のうちいずれか１つがメモリアレイ選択
信号ｍ１〜ｍ４によつて選択され、選択された１
つのメモリアレイ（例えばＭ−ARY１）中の１
つの相補データ線対（例えばＤ１１，１１）が
カラムデコーダ（例えばＣ−DCR１）によつて
選択される。 この様にして１つのメモリセルが選択（アドレ
ス設定）される。 アドレス設定動作によつて選択されたメモリセ
ルの情報は分割されたコモンデータ線対のうちの
１つに送出されセンスアンプ（例えばSA１）で
増幅される。 この場合、４つのセンスアンプSA１，SA２，
SA３，SA４のうちいずれか１つがメモリアレイ
選択信号ｍ１〜ｍ４によつて選択され、選択され
た１つのセンスアンプのみがハイレベルの内部制
御信号SACを受けている期間動作する。 この様に４つのセンスアンプSA１，SA２，
SA３，SA４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費
電力化を図ることができる。上記非動作状態の３
つのセンスアンプの出力はハイインピーダンス
（フローテイング）状態とされる。 センスアンプの出力信号はデータ出力バツフア
DOBにより増幅され、入出力端子Ｉ／Ｏから出
力データDputとしてIC外部に送出される。 上記データ出力バツフアDOBはハイレベルの
制御信号DOCを受けている期間動作する。 次に書き込み動作について説明する。 外部制御信号がロウレベルになると、これ
に同期したハイレベルの制御信号weがコモンデ
ータ線分割用トランジスタQ1，1；……；Q4，
Q4に印加され、コモンデータ線対CDL，が
共通に結合される。 一方、データ入力バツフアDIBは、ロウレベル
の制御信号DICを受けている期間、IC外部から入
出力端子Ｉ／Ｏを通した入力データ信号Dioを増
幅し前記共通の結合されたコモンデータ線対
CDL，に送出する。 上記コモンデータ線対CDL，上の入力デ
ータ信号は、アドレス設定動作によつて定められ
たメモリセルＭ−CELに書き込まれる。 第４図は、記憶容量が16kビツト、出力が８ビ
ツトのＳ−RAM集積回路（以下ICと称する）の
内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×16行（カラム）＝2048ビツト（2kビツトの
記憶容量を持つ８つのマトリクス（メモリアレイ
Ｍ−ARY１〜Ｍ−ARY８）から構成され、各マ
トリクスはロウデコーダＲ−DCRの左右に４つ
づつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A6に基づいて得られる27＝128通りの
デコード出力信号がロウデコーダＲ−DCRより
送出される。 このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８，WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。 なお、ワード線中間バツフアMB１，MB２は
それぞれワード線WL１〜WL１２８，WR１〜
WR１２８の末端での遅延時間をできるだけ小さ
くするため増幅作用を有し、Ｍ−ARY２とＭ−
ARY３およびＭ−ARY６とＭ−ARY７との間
に配置されている。 アドレス信号A7〜A10は、上記８つのマトリク
スからそれぞれ１つづつのカラムを選択するため
に用いられる。 カラムデコーダＣ−DCRは上記アドレス信号
A7〜A10に基づいて24＝16通りのカラム選択用デ
コード出力信号を提供する。 アドレスバツフアADBは11の外部アドレス信
号A0〜A10からそれぞれ11対の相補アドレス信号
a0〜a10 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR）に送出する。 内部制御信号発生回路COM−GEは３つの外部
制御信号（チツプセレクト信号），（ライ
トネーブル信号）、（アウトプツトイネーブル
信号）を受けて、CSI（ロウデコーダ制御信号），
CS１２（センスアンプおよびデータ入力バツフ
ア制御信号），ｗ・ｃ（書き込み制御信号），DOC
（データ出力バツフア制御信号）等を送出する。 上記構成のＳ−RAMにおけるデータ入力バツ
フア回路DIBとして、この実施例では、第５図に
示すような回路が用いられる。 この実施例では、ｐチヤンネルMOSFETQ1，
Q2とｎチヤンネルMOSFETQ3，Q4で構成された
２入力のCMOSナンドゲート回路（ハイレベル
を“１”とする正論理の場合）が用いられる。 上記ナンドゲート回路G1の一方の入力である
MOSFETQ2，Q4のゲートには、上記制御信号
DICが印加され、他方の入力である
MOSFETQ1，Q3のゲートは、入出力端子Ｉ／Ｏ
に接続されている。そして、上記制御信号DIC
は、内部チツプセレクト信号CS1と内部ライトイ
ネーブル信号′を受けるナンドゲート回路G1
の出力信号とされている。 なお、上記入出力端子Ｉ／Ｏに、その出力端子
が接続されるデータ出力バツフア回路DOBは、
次のような回路構成とされている。このデータ出
力バツフアDOBでは、制御信号DOCが論理“１”
（＋Vcc）のとき、出力Vputが入力Ioに従つた論理
値となると共に非常に低い出力インピーダンスが
得られ、DOCが“０”のとき、Vputは入力Ioに関
係しない不定のレベルとなる。すなわち非常に高
い出力インピーダンスが得られる。このように、
高低両出力インピーダンスを有するバツフアは複
数のバツフア出力のWired−ORを可能とする。 最終段には、重い負荷を高速に駆動できるよ
う、駆動能力の大きいバイポーラ・トランジスタ
Q9が使用され、Q9はｐチヤンネルMOSFETより
駆動能力の大きいＮチヤンネルMOSFETQ10と
一緒にプツシユプル回路を構成している。 上記データ入力バツフア回路DIBの制御信号
DICは、チツプセレクト信号がハイレベル
（内部チツプセレクト信号CS1がロウレベル）の
ときには、ハイレベルとなつてMOSFETQ4をオ
ンとし、MOSFETQ2をオフとする。 したがつて、入出力端子Ｉ／Ｏのレベルに無関
係に、その出力レベルをロウレベルにしている。 今、チツプセレクト信号がロウレベルにな
つて、読出し動作が行なわれるときには、ライト
イネーブル信号がハイレベル（内部信号WE
がロウレベル）のままで変化しないことより、上
記制御信号DICは上記ハイレベルのままで変化し
ない。したがつて、データ出力バツフア回路
DOBから読出しデータが出力されるまでの間、
入出力端子Ｉ／Ｏがハイインピーダンスの下で中
間レベルとなつてMOSFETQ1，Q2を共にオンさ
せるものとしても、上記MOSFETQ2がオフして
いるので大きな貫通電流が流れることはない。し
たがつて、電源供給線Vcc，GNDには雑音が発生
することもなく、前記誤動作を防止することがで
きる。 特に、第４図の実施例に示したような８ビツト
の入出力端子Ｉ／O1ないしＩ／O8を有するＳ−
RAMでは、電源供給線には、上記８倍の貫通電
流が流れるのを防止できるから、その効果は大き
い。 また、上記貫通電流の発生を防止できるから、
低消費電力化をも図ることができる。 なお、書込動作時には、ライトイネーブル信号
WE′がロウレベルになるため、内部信号WE′がハ
イレベルになつて、上記制御信号DICをロウレベ
ルにするため、入出力端子Ｉ／Ｏからの書込みデ
ータを次段に伝えることになる。 この発明は、前記実施例に限定されない。 上記制御信号DICは、上述のように書込み動作
時にのみ入出力端子からのデータを受け付けるよ
うにデータ入力バツフア回路DIBを制御するもの
であれば何んであつてもよい。 また、IC外部でデータ入力バツフア回路DIBの
入力端子とデータ出力バツフア回路DOBの出力
端子とを共通化するものとしてもよい。 Ｓ−RAMの具体的回路構成、システム構成は
種々変形できるものである。
第１図は、従来技術の一例を示す回路図、第２
図は、そのタイミング図、第３Ａ図は、この発明
の一実施例を示すブロツク図、第３Ｂ図は、その
タイミング図、第４図は、この発明の他の一実施
例を示すブロツク図、第５図は、そのデータ入力
バツフア及びデータ出力バツフア回路の一実施例
を示す回路図である。
図は、そのタイミング図、第３Ａ図は、この発明
の一実施例を示すブロツク図、第３Ｂ図は、その
タイミング図、第４図は、この発明の他の一実施
例を示すブロツク図、第５図は、そのデータ入力
バツフア及びデータ出力バツフア回路の一実施例
を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １ データ入力バツフア回路の出力端子と、外部
からの書込データが入力されるCMOSで構成さ
れたデータ入力バツフア回路の入力端子とが接続
されたMOSスタテイツク型RAMにおいて、上記
データ入力バツフア回路は、チツプ選択状態での
読み出し動作において貫通電流を生じないようチ
ツプ選択信号及び書込／読出制御信号に基づいて
その動作が制御されるようにされてなることを特
徴とするMOSスタテイツク型RAM。 ２ 上記データ入力バツフア回路及びデータ入力
バツフア回路は、ｎ組用意され、ｎ組のメモリア
レイに対して同時にｎビツトのデータを書込みお
よび読出しを行うものであることを特徴とする特
許請求の範囲第１項記載のMOSスタテイツク型
RAM。 ３ 上記データ入力バツフア回路は、第１導電型
の第１のMOSFETと第２導電型の第２の
MOSFETとが電源端子と接地端子との間に直列
に接続され、上記第１のMOSFETと第２の
MOSFETのゲートには書込データが入力される
とともに、上記制御信号を受け上記電源端子と接
地端子との間に形成される直流経路を遮断するス
イツチング手段を備えてなることを特徴とする特
許請求の範囲第１項乃至第２項記載のMOSスタ
テイツク型RAM。 ４ 上記スイツチング手段はMOSFETである特
許請求の範囲第３項記載のMOSスタテイツク型
RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006009A JPS58125291A (ja) | 1982-01-20 | 1982-01-20 | Ｍｏｓスタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006009A JPS58125291A (ja) | 1982-01-20 | 1982-01-20 | Ｍｏｓスタテイツク型ｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294149A Division JP2631925B2 (ja) | 1991-11-11 | 1991-11-11 | Ｍｏｓ型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125291A JPS58125291A (ja) | 1983-07-26 |
| JPH0263277B2 true JPH0263277B2 (ja) | 1990-12-27 |
Family
ID=11626715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006009A Granted JPS58125291A (ja) | 1982-01-20 | 1982-01-20 | Ｍｏｓスタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125291A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103585A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | Ｃｍｏｓメモリ回路 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| EP0404013B1 (en) * | 1989-06-19 | 1995-12-13 | Nec Corporation | Semiconductor memory device with an improved write control circuit |
| JP3057710B2 (ja) * | 1990-04-27 | 2000-07-04 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH07122996B2 (ja) * | 1991-02-13 | 1995-12-25 | 株式会社日立製作所 | 半導体集積回路 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345939A (en) * | 1976-10-07 | 1978-04-25 | Sharp Corp | Ram circuit |
| JPS5437544A (en) * | 1977-08-29 | 1979-03-20 | Sharp Corp | Mos static random access memory |
| JPS5835783A (ja) * | 1981-08-24 | 1983-03-02 | Fujitsu Ltd | 半導体メモリ |
-
1982
- 1982-01-20 JP JP57006009A patent/JPS58125291A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345939A (en) * | 1976-10-07 | 1978-04-25 | Sharp Corp | Ram circuit |
| JPS5437544A (en) * | 1977-08-29 | 1979-03-20 | Sharp Corp | Mos static random access memory |
| JPS5835783A (ja) * | 1981-08-24 | 1983-03-02 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125291A (ja) | 1983-07-26 |
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