JPH04182985A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＲＡＭの如き半導体メモリ装置に係り、特に
、メモリセルに接続される信号線の構造に関する。

（ロ）従来の技術 第３図は、スタティック型ＲＡＭの概略を示す回路図で
ある。この図に於いては、図面簡略化のために４行４列
のメモリセルを例示しである。

行列配置される複数のメモリセル（ｌＯ）は、行方向に
配置されるワード線（１１）に接続され、さらに列方向
に配置されるビット線（１２ｍ３）に接続される。ワー
ド線（１１）には、アドレスデータを受けるデコーダか
らの選択信号Ｙ、〜Ｙ４が与えられ、この選択信号Ｙ１
〜Ｙ、に従ってワード線（１１）が択一的に指定される
。指定されたワード線（１１）には、所定の電位が与え
られ、そのワード線（１１）に接続されたメモリセル（
１０）が夫々ビット線（１２）（１３）に接続される。

一方ビット線（１２０１３）は、ＭＯＳ　トランジスタ
（１４）を介してデータ線（１５０１６）に接続される
と共にＭ　ＯＳ　）ランジスタ（１７）を介して電源に
接続され、特定のＭＯＳ　）ランジスタ（１７）がオン
したときにビット線（１２）（１３）が選択的にデータ
線（１５）（１６）に接続される。ＭＯＳ　）ランジス
タ（１４）のゲートには、アドレスデータを受けるデコ
ーダからの選択信号Ｘ、〜Ｘ、がり−えられ、この選択
信号Ｘ、〜Ｘ４に従って択一的にＭＯＳ　）ランジスタ
（１４）がオンされる６データ線（１５）（１６）は、
メモリセル（１０）のデータを判定するセンスアンプ或
いはメモリセル（１０）にデータを書き込むライトドラ
イバに接続され、ＭＯＳ　トランジスタ（１４）がオン
してデータ線（１５）（１６）にピント線（１２０１３
）が接続されると、特定のメモリセル（１０）がセンス
アンプまたはライトドライバに接続される。

ＭＯＳ　トランジスタ（１７）及び一対のビット線（］
２０１３）間に接続されるＭＯＳトランジスタ（１８）
のゲートには、ビット線（１２Ｈ１３）を初期設定する
ために、ビット線（１２Ｈ１３）の活性期間を設定する
クロックφ１の反転クロック７；ｌが与えられ、ビット
線（１２）（１３）の活性期間以外には一対のビット線
（１２）（１３）に電源電位が印加されてビット線（１
２）（１３）が初期化される。

第４図は、各メモリセル（１０）の構成を示す回路図で
ある。

各メモリセル（ｌＯ）は、夫々４つのＭＯＳ　）ランジ
スタ（１）（２）（３）（４）及び２つの抵抗（５）（
６）からなり、ＭＯＳ　トランジスタ（１）（２）のド
レインとゲートとが互いに接続され、そのドレインが夫
々抵抗（５）＜６）を介して電源に接続されると共にソ
ースが接地されて双安定型のフリツブフロップが構成さ
れる。さらに、ＭＯＳ　トランジスタ（１）（２）のド
レインがＭＯＳ　）ランジスタ（３）（４）を介してビ
ット線（１，２０１３）に接続され、ワード線（１１）
にＭＯＳ　）ランジスタ（３Ｈ４）のゲートが接続され
る。

従って、アドレスデータに応じて特定のメモリセル（１
０）が指定されると、例えば、そのメモリセル（１０）
がビット線（１２）＜１３）及びデータ線（１５）　（
＋６）を介してセンスアンプに接続され、記憶されたデ
ータがセンスアンプを通じて読み出されることになる。

（ハ）発明が解決しようとする課題 しかしながら、上述の如きメモリセル＜１０）に於いて
は、ビット線（１２）（１３）の容量が増大すると、ビ
ット線（１２）（１３＞の電位変動が緩慢なるために、
アクセスタイムが長くなり、高速動作が困難になるとい
う問題が生じる。

また、ビット線（１２）（１３）が不活性の状態、即ち
ＭＯＳ　トランジスタ（１４）がオフした状態でも、ワ
ード線（１１）が選択されて対応するメモリセル（１０
）のＭＯＳ　ｌ−ランジスタ（３）（４）がオンすると
、ビット線（１２）（１３）からＭＯＳ　）ランジスタ
（１）（３）或いはＭＯＳ　）ランジスタ（２）（４）
を通じて接地側に放電電流が流れるため、ビット線（＋
２）　（１３）の電位が接地電位まで引き下げられる。

従って、ＭＯＳ　）ランジスタ（１７）　（１８）をオ
ンしてビット線（１２０１３）を初期化するときに消費
される電力が大きくなると共に、接地ラインに流れ込む
電流により接地ラインの電位が上昇するため、メモリセ
ル（１０）等が誤動作する虞れがある。このような電源
ラインへの放電電流の流れ込みによる影響は、メモリセ
ル（１０）の行及び列が増大するほど大きくなるため、
大容量のメモリ装置で顕著に現れることになる、そこで
本発明は、消費電力の低減を図ると共に接地ラインの電
位上昇を防止し、さらには、アクセスタイムの短縮を図
り、大容量化に好適な半導体メモリ装置の掃供を目的と
する。

（ニ）課題を解決するための手段 本発明は、上述の課題を解決するためになされたもので
、その特徴とするところは、複数のメモリセルが列及び
行方向に配列されると共に、このメモリセルの列及び行
に沿ってビット線及びワード線が配置されて各メモリセ
ルに夫々接続され、このビット線及びワード線の選択に
より上記メモリセルの列及び行が指定される半導体メモ
リ装置に於いて、上記ビット線は、複数に分割されｔこ
上記メモリセルの列の各々に対応付けられて各メモリセ
ルに夫々接続される第１のビット線と、この第１のビッ
ト線が各列単位で選択的に接続される第２のビット線と
、からなり、非選択のメモリセルが接続される上記第１
のビット線が上記第２のピント線から分断されることに
ある。

（ホ）作用 本発明によれば、非選択のメモリセルが接続される第２
のビット線を第１のビット線から電気的に分離すること
で、選択されたメモリセルが接続されるビット線の容量
が低減され、ビット線の電位の変化が速くなってアクセ
スタイムが短縮される。

また、非選択のメモリセルにビット線から流れ込む放電
電流が低減されるために、ビット線の初期化の際に消費
される電力が低減少し、接地ラインの電位の上昇を防止
できる。

（へ）実施例 本発明の一実施例を図面に従って説明する。

第１図は、本発明半導体メモリ装置の回路図であり、第
２図は、その動作を示すタイミノグ図である。

複数のメモリセル（１０）は、行及び列方向に配置され
、夫々の行及び列に沿ってワード線（１１）及びビット
線（２１＞（２２）が対応付けられる。各ワード線（１
１）は、対応するメモリセル（１０）に接続され、各ピ
ント線（２１）（２２）は、各列が２分割されたメモリ
セル（１０）に対応付けられるビット線（２３）（２４
）にアナログスイッチ（２５Ｍ２６）を介して接続され
る。

また、各ビット線（２１）（２２）には、第３図と同様
に、ＭＯＳ　）ランジスタ（１７）　（１８）からなる
プリチャージ回路が設けられ、反転クロック￥１に従っ
て電源電位が供給されると共に、ＭＯＳトランジスタ（
１４）を介してデータ線（１５Ｈ１６）が接続され、メ
モリセル（１０）のデータがデータ線（１５）（１６）
を介してセンスアンプに読み畠される。さらに、ビット
線（２３Ｎ２４）には、ＭＯＳ　）ランジスタ（２７）
（２８）からなるプリチャージ回路が設けられ、ビット
線（２１）（２２）と同様に反転クロック岡、に従って
電源電位が与えられる。

従って、各メモリセル（１０）に接続されるビット線（
２３）（２４＞は、選択されたメモリセル（１０）に接
続されるものだけがビット線（２１＞（２２）に接続さ
れ、データ線（１５）（１６）に接続されるビット線（
２＋）（２２＞（２３）（２４）の容量が低減される。

一般に、ビット線（２１）（２２）の容量は、拡散領域
とのコンタクト部分が多いほど大きくなるため、ビット
線（２１）（２２）に接続されるトランジスタ数を削減
することにより容量の低減を図れる。

ビット線（２１）（２２）の活性期間を設定するクロッ
クφ１は、第２図に示すように、アドレスＡＤＨが変化
すると暫くのちに立ち上がり、これに遅れて、ワード線
（１１）及びビット線（２１）（２２）を選択するデコ
ーダを動作させるためのクロックφ２、φ、が順次立ち
上がる。このとき、クロックφ６、φ８は、アドレスデ
ータに応じ、何れかがクロックφ２に続いて立ち上がる
ことになる。従って、アドレスが指定されてビット線（
２１）（２２）が活性状態となると、ワード線（１１）
に選択信号Ｙ、〜Ｙ４が与えられてメモリセル（１０）
の行が指定されると共に、ビット線（２３）（２４＞が
選択的にビット線（２１０２２＞に接続され、続いてビ
ット線（２１Ｎ２２）に選択信号Ｘ、〜Ｘ４がに与えら
れてメモリセル（１０）の列が指定される。

このとき、ビット線（２１）（２２）には、ビット線（
２３）（２４）の一方が接続されるため、メモリセル（
１０）との接続点が半減し、容量の低減が図れる。

このような構成によれば、アドレスデータに基づいて指
定されるビット線（２１Ｎ２２＞の容量の低減により、
ビット線（２１）（２２）の電位変動が素早くなり、ア
クセスタイムを短縮できる。

ここで、各ビット線（２３）（２４）に接続されるアナ
ログスイッチ（２５）（２６）に夫々異なるタイミング
を有するクロックを与えて、各列のアナログスイッチ（
２５）（２６）を別々に動作するように構成すれば、非
選択のメモリセル（１０）の列に於いて、ワード線（１
１）により指定されたメモリセル（１０）に接続される
ビット線（２３）（２４）の容量を低減できる。即ち、
選択されていないメモリセル（１０）で、ワード線（１
１）により指定される特定のメモリセル（１０）は、定
されても、そのメモリセル（１０）が接続されるビット
線（２３）（２４）とビット線（２１）（２２）との間
のアナログスイッチ＜２５０２６）がオフしていること
で、メモリセル（１０）には短いビット線（２３＞（２
４）のみが接続される。従って、非選択のメモリセル（
１０）にビット線（２３）（２４）から流れ込む放電電
流が減少し、ビット線（２１）（２２）（２３）（２４
）の初期化の際に消費される電力が低減される。

尚、本実施例では、４行４列のメモリセル（ｌＯ）に対
して２分割のビット線（２３）（２４）を対応付ける場
合を例示したが、メモリセル（１０）の行数が増大した
場合には、ビット線（２３）　（２４）を４分割或いは
８分割とすることも可能であり、ビット線ＢＬの分割方
法は、メモリセル（１０）数に応じて適宜設定すればよ
い。

（ト）発明の効果 本発明によりば、メモリセルに接続されるビット線の容
量を低減することができるために、ビット線の電位変動
が速くなり、アクセスタイムが短縮される。そして、非
選択のメモリセル列に於いて、ビット線から非選択のメ
モリセルに流れ込む放電電流を減少でき、ビット線の初
期化の際に消費される電力を低減できると共に、各メモ
リセルが接続される接地ラインの電位上昇が抑圧されて
メモリセルの誤動作が防止される。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図の
動作のタイミング図、第３図は従来の半導体メモリ装置
の回路図、第４図はメモリセルの回路図である。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリセルが列及び行方向に配列されると
   共に、このメモリセルの列及び行に沿ってビット線及び
   ワード線が配置されて各メモリセルに夫々接続され、こ
   のビット線及びワード線の選択により上記メモリセルの
   列及び行が指定される半導体メモリ装置に於いて、 上記ビット線は、 複数に分割された上記メモリセルの列の各々に対応付け
   られて各メモリセルに夫々接続される第１のビット線と
   、 この第１のビット線が各列単位で選択的に接続される第
   ２のビット線と、 からなり、 非選択のメモリセルが接続される上記第１のビット線が
   上記第２のビット線から分断されることを特徴とする半
   導体メモリ装置。
2. （２）上記第１のビット線が、上記ワード線を選択する
   アドレス情報に従って選択的に上記第２のビット線に接
   続されることを特徴とする請求項第１項記載の半導体メ
   モリ装置。