JP2007018584A

JP2007018584A - 半導体記憶装置

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Publication number: JP2007018584A
Application number: JP2005197881A
Authority: JP
Inventors: Norihiko Sumiya; 範彦角谷; Kazuki Tsujimura; 和樹辻村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-07-06
Filing date: 2005-07-06
Publication date: 2007-01-25
Also published as: US7277342B2; US20070019485A1; CN100565696C; CN1892891A

Abstract

【課題】
低電圧化や温度変化などの影響によって、半導体記憶装置のトランジスタの性能がばらついても、安定した動作ができるようにする。
【解決手段】
記憶した情報に応じて、ダミーリード線ＤＲＤの負荷容量を変化させるリセットダミーセル１２１…が設けられ、リセットダミーセル１２１…に対し、温度条件、電圧条件などの使用環境に応じて記憶情報が設定される。そして、前記ダミーリード線ＤＲＤにプリチャージされた電荷がディスチャージされることによる前記ダミーリード線ＤＲＤの電圧変化に応じて、メモリセル１１１…の読み出しタイミング等が制御される。
【選択図】図１

Description

本発明は、ビット線を所定電位にプリチャージして、データを読み出す半導体記憶装置に関するものである。

半導体記憶装置では、メモリセルアレイがシリコン基板上に形成される場合の製造ばらつきや、温度条件、電圧条件などの使用環境の変動の影響によって、センスアンプが起動されるタイミングが変動し、安定して読み出し動作ができない場合がある。このような影響を補正し、安定して読み出し動作ができるように構成された半導体記憶装置としては、例えば、図１１に示すように、実際のメモリセル（レプリカメモリセル）を使って、ビット線上で電位差の現れるタイミングを求め、求めたタイミングに基づいて、センスアンプを起動するように構成された半導体記憶装置５００がある（例えば、特許文献１を参照。）。

半導体記憶装置５００は、メモリセルアレイ５１０、プリデコーダ５２０、ワード線ドライバ５３０、センスアンプ５４０、レプリカ列５５０、アドレス論理回路５６０、および列Ｉ／Ｏ論理回路５７０を備えて構成されている。

メモリセルアレイ５１０は、マトリックス状に配列された複数のメモリセル５１１を備えて構成されている。また、列方向に配置された複数のメモリセル５１１は、一対のビット線を介して、その列に対応したセンスアンプ５４０に接続されている。

プリデコーダ５２０は、アドレス信号の一部をデコードした結果をワード線ドライバ５３０に出力するようになっている。

ワード線ドライバ５３０は、プリデコーダ５２０よるアドレスデコード結果に応じて選択されたワード線を活性化させるようになっている。

センスアンプ５４０は、列Ｉ／Ｏ論理回路５７０が出力するイネーブル信号に応じて、前記一対のビット線の電圧差を検出するようになっている。

レプリカ列５５０は、複数のレプリカメモリセル５５１が列方向に配置されて構成され、メモリセルアレイ５１０の横に配置されている。

レプリカメモリセル５５１は、メモリセル５１１のレプリカであり、パストランジスタ５５１ａのゲート端子がダミーワード線を介してアドレス論理回路５６０に接続されている。さらに、所定数のレプリカメモリセル５５１が接続された一対のダミービット線が列Ｉ／Ｏ論理回路５７０に接続されている。

列Ｉ／Ｏ論理回路５７０は、前記一対のダミービット線の電位差を検出し、検出結果をイネーブル信号としてセンスアンプ５４０に出力するようになっている。

上記の構成によれば、メモリセル５１１に記憶された情報が読み出される場合には、入力されたアドレスがアドレス論理回路５６０とワード線ドライバ５３０によってデコードされ、特定のメモリセル５１１が選択される。選択されたメモリセル５１１は、前記一対のビット線に電位差を発生させる。

また、アドレス論理回路５６０によって、所定数のレプリカメモリセル５５１のパストランジスタ５５１ａのゲート端子が活性化される。これにより、列Ｉ／Ｏ論理回路５７０からイネーブル信号が出力される。レプリカメモリセル５５１は、メモリセル５１１のレプリカなので、前記ダミービット線に電位差が現れるタイミング、すなわちネーブル信号が出力されるタイミングは、メモリセル５１１のビット線に電位差が現れるタイミングとほぼ同じになる。イネーブル信号を受けたセンスアンプ５４０は、前記一対のビット線に発生した電位差を検出する。

このように、半導体記憶装置５００では、レプリカ列５５０を用いてビット線上で電位差の現れるタイミングが求められるので、製造ばらつきや温度条件、電圧条件などの影響を補正することが可能になる。
特開２００１−３５１３８５号公報（第６頁、第１図）

半導体集積回路において電力削減が求められた場合には、電力削減手法の１つとして、電源電圧を低くする方法がある。しかし、一般にトランジスタのドレインリークを抑制するために閾値電圧をあまり低くすることができない。そのため比較的閾値電圧が高いプロセスにて低電圧で半導体集積回路を動作させた場合は、トランジスタの性能のばらつきが非常に大きくなる。特に、半導体記憶装置のメモリセルのように、微小なサイズのトランジスタが使用されている場合には、そのばらつき幅はより大きくなる。

したがって、前記半導体記憶装置５００のようなレプリカ列５５０を用いたタイミング生成機構では、閾値電圧付近の低電圧で動作させる場合には、例えばメモリセルのトランジスタ能力がレプリカメモリセルのトランジスタ能力よりも非常に低くなって、誤動作してしまうようなことも起こり得る。

誤動作を避けて低電圧で動作させるには、例えば遅延回路でタイミングを遅らせること等が考えられるが、これでは、冗長な回路構成となり、回路面積が増加してしまう。

本発明は、前記の問題に着目してなされたものであり、低電圧化や温度変化などの影響によって、半導体記憶装置のトランジスタの性能がばらついても、安定した動作ができるようにすることを目的としている。

前記の課題を解決するため、請求項１の発明は、
メモリセルがマトリクス状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行単位で前記メモリセルと接続され、前記メモリセルに読み出しのための読み出し制御信号を伝達するリードワード線と、
前記メモリセルアレイにおける列単位で前記メモリセルと接続され、メモリセルが出力した情報を伝達するリード線と、
与えられた情報を記憶する複数のダミーメモリセルが配列されたダミーセルアレイと、
前記複数のダミーメモリセルが共通に接続されたダミーリード線と、
前記ダミーリード線に電荷をプリチャージするダミーリード線プリチャージ回路と、
前記ダミーリード線プリチャージ回路によってプリチャージされた前記ダミーリード線の電荷をディスチャージするディスチャージ回路とを備え、
前記ダミーメモリセルは、記憶した情報に応じて、前記ダミーリード線の負荷容量を変化させるように構成され、
前記メモリセルからの情報の読み出しは、前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じて制御されることを特徴とする。

これにより、ダミーメモリセルの記憶情報に応じてリード線の負荷容量が変更される。したがって、例えばシングルビット線方式の半導体記憶装置において、リード線のディスチャージによる電位変化に基づいて、メモリセルから記憶情報を読み出すための種々のタイミング信号を生成できる。

また、請求項２の発明は、
請求項１の半導体記憶装置であって、
前記メモリセルは、
入力端子と出力端子とが互いに交差結合された２つのインバータ回路から成るメモリセル用情報記憶部と、
ゲート端子が前記リードワード線に接続され、ドレイン端子が前記リード線と接続されたメモリセル用第１トランジスタと、
ゲート端子が前記２つのインバータ回路同士の接続点に接続され、ドレイン端子が前記メモリセル用第１トランジスタのソース端子と接続され、ソース端子が第１の電源と接続されたメモリセル用第２トランジスタとを有し、
前記ダミーメモリセルは、
入力端子と出力端子とが互いに交差結合された２つのインバータ回路から成るダミーメモリセル用情報記憶部と、
ゲート端子が接地電位と接続され、ソース端子が第２の電源と接続されたダミーメモリセル用第１トランジスタと、
ドレイン端子が前記ダミーリード線と接続され、ソース端子が前記ダミーメモリセル用第１トランジスタのドレイン端子と接続され、ゲート端子がダミーメモリセル用情報記憶部における前記２つのインバータ回路同士の接続点に接続されたダミーメモリセル用第２トランジスタとを有していることを特徴とする。

また、請求項３の発明は、
請求項１の半導体記憶装置であって、
前記ディスチャージ回路は、
ソース端子が接地電位に接続され、ゲート端子が第３の電源と接続されたディスチャージ用第１トランジスタと、
ドレイン端子が前記ダミーリード線と接続され、ソース端子が前記ディスチャージ用第１トランジスタのドレイン端子に接続されたディスチャージ用第２トランジスタとを有し、前記ディスチャージ用第２トランジスタのゲート端子が活性化されることによって、前記ディスチャージを行うように構成されていることを特徴とする。

これらにより、メモリセルに用いられるトランジスタの構成とダミーメモリセルに用いられるトランジスタの構成とが同じになるので、例えばシングルビット線方式の半導体記憶装置において、メモリセルのトランジスタの構成を用い、配線のみ変更することによりダミーメモリセルやディスチャージ回路を構成することができる。

また、請求項４の発明は、
請求項１の半導体記憶装置であって、
前記メモリセル用第１トランジスタ、メモリセル用第２トランジスタ、ダミーメモリセル用第１トランジスタ、およびダミーメモリセル用第２トランジスタは、同一形状のトランジスタであることを特徴とする。

これにより、メモリセルの特性ばらつきとダミーメモリセル特性ばらつきとを似た傾向にすることができる。

また、請求項５の発明は、
請求項３の半導体記憶装置であって、
前記第３の電源は、前記第１の電源よりも電源電位が高いことを特徴とする。

これにより、ダミーリード線のディスチャージ時間をより遅くすることが可能になる。

また、請求項６の発明は、
請求項３の半導体記憶装置であって、
前記メモリセル用第１トランジスタ、メモリセル用第２トランジスタ、ディスチャージ用第１トランジスタ、およびディスチャージ用第２トランジスタは、同一形状のトランジスタであることを特徴とする。

これにより、メモリセルの特性ばらつきとディスチャージ回路の特性ばらつきとを似た傾向にすることができる。

また、請求項７の発明は、
請求項２の半導体記憶装置であって、
前記ダミーメモリセルは、さらに
前記２つのインバータ回路の一方の交差結合された接続点にドレイン端子が接続され、ソース端子が接地電位に接続された情報セット用第１トランジスタと、
前記２つのインバータ回路の他方の交差結合された接続点にドレイン端子が接続され、ソース端子が接地電位に接続された情報セット用第２トランジスタとを有し、
前記情報セット用第１トランジスタ、および情報セット用第２トランジスタのゲート端子の電位が制御されることによって情報が格納されるように構成されていることを特徴とする。

これにより、ダミーメモリセルに対し、少ない動作で情報を記憶させ、ダミーリード線に接続される負荷容量を変更することが可能になる。

また、請求項８の発明は、
請求項１の半導体記憶装置であって、さらに、
前記メモリセルアレイにおける行単位で前記メモリセルと接続され、前記メモリセルに対する書き込みのための書き込み制御信号を伝達するライトワード線と、
前記複数のダミーメモリセルが共通に接続され、前記ダミーメモリセルに書き込む情報を伝達するダミーライト線とを備え、
前記ダミーメモリセルは、前記ライトワード線が接続される一方、前記ライトワード線を介して入力された制御信号に応じて、ダミーライト線を介して入力された情報が格納されるように構成されていることを特徴とする。

これにより、少ない配線リソースで、メモリセルに書き込みを行う動作と同様の動作でダミーメモリセルに対し情報を記憶させ、ダミーリード線に接続される負荷容量を変更することができる。また、ダミーメモリセルとメモリセルの形状をほぼ同一にできる。

また、請求項９の発明は、
請求項１の半導体記憶装置であって、
さらに、前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じ、前記リード線に出力された情報を出力する出力回路を備えていることを特徴とする。

これにより、ダミーリード線がディスチャージされることによる電圧変化をトリガにして、出力回路（例えばセンスアンプ）が起動されるようにできるので、消費電流を抑えることが可能になる。

また、請求項１０の発明は、
請求項１の半導体記憶装置であって、
さらに、前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じ、前記リード線に電荷をプリチャージするリード線プリチャージ回路を備えていることを特徴とする。

これにより、ダミーリード線がディスチャージされることによる電圧変化をトリガにして、プリチャージが開始されるので、メモリセルからの記憶情報を読み出すためのプリチャージ解除時間を最低限に抑えることができる。

また、請求項１１の発明は、
請求項１の半導体記憶装置であって、
前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じ、前記読み出し制御信号が遮断されて、前記リードワード線が不活性化されるように構成されていることを特徴とする。

これにより、ダミーリード線がディスチャージされることによる電圧変化をトリガにして、読み出し制御信号が遮断されるので、メモリセルからの記憶情報を読み出すためにリードワード線が活性化される期間を最低限に抑えることができる。

また、請求項１２の発明は、
請求項１の半導体記憶装置であって、
前記ダミーメモリセルは、半導体記憶装置の温度に応じ、格納される情報が変更されるように構成されていることを特徴とする。

これにより、半導体記憶装置の温度に応じて、ダミーリード線の負荷容量が変更される。したがって、例えばメモリセルのばらつきが大きくなる温度状態においては、ダミーメモリセルの記憶情報を変更することによって、ダミーリード線の負荷容量を大きくし、ダミーリード線のディスチャージ時間を遅らせ、メモリセルから記憶情報を読み出すための種々のタイミング信号を最適化することができる。

また、請求項１３の発明は、
請求項１の半導体記憶装置であって、
前記ダミーメモリセルは、半導体記憶装置に供給される電源電圧に応じ、格納される情報が変更されるように構成されていることを特徴とする。

これにより、半導体記憶装置の電源電圧に応じて、ダミーリード線の負荷容量が変更される。したがって、例えばメモリセルのばらつきが大きくなる電圧状態においては、ダミーメモリセルの記憶情報を変更することによって、ダミーリード線の負荷容量を大きくし、ダミーリード線のディスチャージ時間を遅らせ、メモリセルから記憶情報を読み出すための種々のタイミング信号を最適化することができる。

また、請求項１４の発明は、
請求項１の半導体記憶装置であって、
さらに、前記メモリセルから情報が読み出される前に、前記リード線に電荷をプリチャージするリード線プリチャージ回路を備え、
前記リード線プリチャージ回路と前記ダミーリード線プリチャージ回路とは、それぞれトランジスタを介して、前記リード線と前記ダミーリード線とに電荷をプリチャージするように構成されたものであり、
前記ダミーリード線プリチャージ回路の前記トランジスタは、前記リード線プリチャージ回路の前記トランジスタよりもサイズが大きいことを特徴とする。

これにより、ダミーリード線の負荷容量が大きく設定された場合においても、前記リード線がプリチャージされる時間よりも早い時間で、ダミーリード線のプリチャージを完了できる。

また、請求項１５の発明は、
請求項１の半導体記憶装置であって、
さらに、前記メモリセルから情報が読み出される前に、前記リード線に電荷をプリチャージするリード線プリチャージ回路を備え、
前記リード線プリチャージ回路と前記ダミーリード線プリチャージ回路とは、それぞれトランジスタを介して、前記リード線と前記ダミーリード線とに電荷をプリチャージするように構成されたものであり、
前記ダミーリード線プリチャージ回路の前記トランジスタは、前記リード線プリチャージ回路の前記トランジスタよりも閾値電圧が低いことを特徴とする。

これにより、ダミーリード線の負荷容量が大きく設定された場合においても、前記リード線のプリチャージされる時間よりも早い時間で、ダミーリード線のプリチャージが完了される。また、リード線プリチャージ用のトランジスタとダミーリード線プリチャージ用のトランジスタとを同じサイズで設計することができる。

本発明によれば、低電圧化や温度変化などの影響によって、半導体記憶装置のトランジスタの性能がばらついても、安定した動作が可能になる。

以下、本発明の実施形態について図面を参照しながら説明する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。なお、図１では、書き込み系の回路は省略されている。

半導体記憶装置１００は、メモリセル１１１〜１１８、リセットダミーセル１２１〜１２４、リファレンスセル１３０、ゲートレプリカセル１４１〜１４２、プリチャージトランジスタ１５１〜１５２、ダミープリチャージトランジスタ１６０、および出力回路１７１〜１７２を備えて構成されている。

メモリセル１１１〜１１８は、何れも同じ構成で、ｍ行ｎ列のマトリクス状に配置されたメモリセルである。メモリセル１１１〜１１８は、それぞれに対して接続されたリードワード線（ＲＷＬ１〜ＲＷＬｎのうちの何れか１つ）の電位に応じ、記憶している情報を接続されたリード線（ＲＤ１〜ＲＤｎのうちの何れか１つ）に出力するようになっている。なお、読み出し時には、リードワード線ＲＷＬ１〜ＲＷＬｎのうちから、アドレス信号（図示せず）によって選択された何れかのリードワード線が活性化される。

メモリセル１１１〜１１８は、それぞれトランジスタ１１１ａ〜１１１ｂ、およびインバータ１１１ｃ〜１１１ｄを備えて構成されている（図１には、メモリセル１１１・１１５のみ詳しい構成が図示されている。）。

トランジスタ１１１ａは、ＮチャネルＭＯＳトランジスタである。トランジスタ１１１ａは、ドレイン端子がリード線と接続され、ゲート端子がリードワード線と接続されている。メモリセル１１１においては、ドレイン端子がリード線ＲＤ１と接続され、ゲート端子がリードワード線ＲＷＬ１と接続されている。

トランジスタ１１１ｂは、ＮチャネルＭＯＳトランジスタであり、ドレイン端子がトランジスタ１１１ａのソース端子と接続され、ソース端子が接地電位に接続されている。

インバータ１１１ｃとインバータ１１１ｄとは、入力端子と出力端子とが互いに交差結合され、与えられた情報を記憶するようになっている。また、インバータ１１１ｄの出力端子は、トランジスタ１１１ｂのゲート端子に接続されている。

メモリセル１１１〜１１８が上記のように構成されることにより、リードワード線が活性化されると、リード線の電位は、記憶情報に応じた電位となる。なお、以下の説明では、インバータ１１１ｃ・１１１ｄの記憶情報によって、トランジスタ１１１ｂがＯＮになる場合を「０」が記憶されているものとし、トランジスタ１１１ｂがＯＦＦになる場合に「１」が記憶されているものとして説明する。

リセットダミーセル１２１〜１２４は、ｍ行のアレイ状に配置されたメモリセルである。リセットダミーセル１２１〜１２４は、具体的には、トランジスタ１２１ａ・１２１ｂ・１２１ｃ・１２１ｄ、およびインバータ１２１ｅ〜１２１ｆを備えて構成されている。トランジスタ１２１ａ〜１２１ｄは、ＮチャネルＭＯＳトランジスタである。これらのトランジスタのうちトランジスタ１２１ｃのドレイン端子は、ダミーリード線ＤＲＤと接続されている。

また、インバータ１２１ｅとインバータ１２１ｆとは、入力端子と出力端子とが互いに交差結合され、与えられた情報を記憶するようになっている。このような構成のリセットダミーセル１２１〜１２４は、メモリセル１１１などのメモリセルに存在するトランジスタの配線をつなぎかえることで容易に実装することができる。

リセットダミーセル１２１〜１２４は、上記の構成により、トランジスタ１２１ａ〜１２１ｂのゲート端子から入力された信号（図１に示すリセット信号ＲＥＳＥＴ、セット信号ＳＥＴ１、およびＳＥＴ２）に応じて、ダミーリード線ＲＤＲに接続されるトランジスタ１２１ｃのＯＮ（活性化）とＯＦＦとが切り替えられ、ダミーリード線ＲＤＲの負荷容量がプログラマブルに変更されるようになっている。

リファレンスセル１３０は、ダミーリードワード線ＤＲＷＬと接続され、ダミーリードワード線ＤＲＷＬの電位に応じ、ダミーリード線ＤＲＤの電荷をディスチャージするようになっている。リファレンスセル１３０は、具体的にはトランジスタ１３０ａとトランジスタ１３０ｂとを備えて構成され、トランジスタ１３０ａのゲート端子がダミーリードワード線ＤＲＷＬと接続されている。

ゲートレプリカセル１４１〜１４２は、図１に示すように、２つのＮチャネルＭＯＳトランジスタを備え、メモリセル１１１〜１１８のゲート容量のレプリカになっている。

プリチャージトランジスタ１５１〜１５２は、プリチャージ信号ＰＣに応じ、それぞれリード線ＲＤ１、およびリード線ＲＤｎをプリチャージするようになっている。

ダミープリチャージトランジスタ１６０は、プリチャージ信号ＰＣに応じ、ダミーリード線ＤＲＤをプリチャージするようになっている。

なお、リセットダミーセル１２１〜１２４の記憶情報により、ダミーリード線ＤＲＤの負荷容量は、リード線（ＲＤ１〜ＲＤｎ）よりも大きくなることから、ダミープリチャージトランジスタ１６０は、プリチャージトランジスタ１５１〜１５２よりも大きなサイズにするか、低い閾値電圧に設定すればよい。

出力回路１７１〜１７２は、センスアンプイネーブル信号ＳＥＮ（ダミーリード線ＤＲＤの反転信号）に応じ、メモリセル１１１〜１１８のうちの読み出し対象となっているメモリセルの記憶情報を保持して出力するようになっている。出力回路１７１〜１７２は、具体的には、トライステートインバータ１７１ａ、およびインバータ１７１ｂ〜１７１ｄを備えて構成されている。

トライステートインバータ１７１ａは、入力端子がリード線（ＲＤ１〜ＲＤｎの何れか。例えば、出力回路１７１ではリード線ＲＤ１）と接続され、センスアンプイネーブル信号ＳＥＮに制御されて、接続されたリード線の電位に応じた信号（すなわちメモリセルの記憶情報に応じた信号）をインバータ１７１ｂを介して出力するようになっている（データ出力ＤＯ１、ＤＯｎ）。本実施形態では、センスアンプイネーブル信号ＳＥＮがＨレベルの場合に、トライステートインバータ１７１ａは活性になるものとする。

また、インバータ１７１ｃ・１７１ｄは、トライステートインバータ１７１ａの出力を保持するようになっている。

上記のように構成された半導体記憶装置１００について、メモリセル１１１の記憶情報が読み出され、続いてメモリセル１１２の記憶情報が読み出される場合の動作を図２を用いて説明する。図２は、半導体記憶装置１００の読み出し時におけるプリチャージ信号ＰＣ、リードワード線ＲＷＬ１〜ＲＷＬ２、ダミーリードワード線ＤＲＷＬ、リード線ＲＤ１、ダミーリード線ＤＲＤ、センスアンプイネーブル信号ＳＥＮ、およびデータ出力ＤＯ１の各々の電圧波形を示している。

なお、以下の説明では、メモリセル１１１の記憶情報が「０」、メモリセル１１２の記憶情報が「１」であるものとする。

記憶情報が読み出される場合には、予めリセット信号ＲＥＳＥＴ、セット信号ＳＥＴ１、およびＳＥＴ２のレベルが設定されて、ダミーリード線ＤＲＤに存在する負荷容量が調整される。例えば、リセット信号ＲＥＳＥＴがＨｉｇｈレベル（Ｈレベル）にされ、セット信号ＳＥＴ１、およびＳＥＴ２がＬｏｗレベル（Ｌレベル）にされることによって、リセットダミーセル１２１〜１２４の記憶情報が全て「１」に設定されると、リード線ＲＤ１〜ＲＤｎとダミーリード線ＤＲＤに存在する負荷容量は、ほぼ同じ大きさとなる。

そして、読み出しに対する準備として、プリチャージ信号ＰＣがＬレベルにされると、リード線ＲＤ１の電位は、プリチャージトランジスタ１５１によって電源電位にプリチャージされる。また、ダミーリード線ＤＲＤの電位は、ダミープリチャージトランジスタ１６０によって電源電位にプリチャージされる。

例えばメモリセル１１１に対する読み出し期間（図２に示す第１の読み出し期間）が始まると、図２に示すように、プリチャージ信号ＰＣがＨレベルにされて、プリチャージが解除される。同時にアドレス信号によって、リードワード線ＲＷＬ１とダミーリードワード線ＤＲＷＬとが同時に活性化される。

リードワード線ＲＷＬ１が活性化されると、メモリセル１１１の記憶情報が「０」なので、プリチャージトランジスタ１５１によって予めプリチャージされていたリード線ＲＤ１の電荷がディスチャージされる。また、ダミーリードワード線ＤＲＷＬが活性化されると、ダミープリチャージトランジスタ１６０によって予めプリチャージされていたダミーリード線ＤＲＤの電荷もディスチャージされる。

ダミーリード線ＤＲＤの電荷がディスチャージされると、センスアンプイネーブル信号ＳＥＮがＨレベルとなる。これにより、トライステートインバータ１７１ａが不活性になり、データ出力ＤＯ１としてＬレベルの信号（情報）が保持される。

出力回路１７１がデータ出力ＤＯ１を出力した後、一定の期間を経て、リードワード線ＲＷＬ１、ダミーリードワード線ＤＲＷＬ、およびプリチャージ信号ＰＣがＬレベルにされて、次の読み出しサイクル（第２の読み出し期間）に対する準備が行われる。出力回路１７１は、同時にデータ出力ＤＯ１をＬレベルに保持する。

第２の読み出し期間が始まると、プリチャージ信号ＰＣがＨレベルにされて、プリチャージが解除される。同時にアドレス信号によって、選択されるリードワード線ＲＷＬ２とダミーリードワード線ＤＲＷＬとが同時に活性化される。

メモリセル１１２の記憶情報は「１」なので、予めプリチャージされていたリード線ＲＤ１の電荷は、ディスチャージされない。一方、リファレンスセル１３０よって予めプリチャージされていたダミーリード線ＤＲＤの電荷はディスチャージされる。

ダミーリード線ＤＲＤの電荷がディスチャージされると、センスアンプイネーブル信号ＳＥＮがＨレベルとなる。これにより、出力回路１７１は、データ出力ＤＯ１としてＨレベルの信号（情報）を保持する。

上記のように、半導体記憶装置１００では、ダミーリード線ＤＲＤの電荷に基づいて、センスアンプイネーブル信号ＳＥＮが変化する。すなわち、半導体記憶装置１００では、ダミーリード線ＤＲＤの電荷に応じて、読み出しのタイミングが調節される。

上記の例では、リセットダミーセル１２１〜１２４の記憶情報が全て「１」に設定されている。それゆえ、リード線ＲＤ１〜ＲＤｎとダミーリード線ＤＲＤに存在する負荷容量は、ほぼ同じ大きさとなる。

しかし、リード線ＲＤ１〜ＲＤｎとダミーリード線ＤＲＤに存在する負荷容量は、温度条件、電圧条件、チップの使用時間等によって、ばらつきが大きくなる。

例えば、半導体記憶装置１００を低電圧で動作させると、リード線ＲＤ１のディスチャージ時間は、ダミーリード線ＤＲＤのディスチャージ時間と大きく異なってくることが考えられる。リード線ＲＤのディスチャージ時間がダミーリード線ＤＲＤよりも長くなると、センスアンプイネーブル信号ＳＥＮがＨレベルとなっても、リード線ＲＤ１の電位が中間電位となる時間が長くなる場合がある。この場合は、出力回路１７１〜１７２のトライステートインバータ１７１ａに多くの貫通電流が流れて電力が消費される。したがって、ばらつきが多くなる条件では、予めリファレンスセル１３０によるダミーリード線ＤＲＤのディスチャージ時間を長くする必要がある。

半導体記憶装置１００では、リセットダミーセル１２１〜１２４に入力されるリセット信号ＲＥＳＥＴ、およびセット信号ＳＥＴ１〜２によって、ダミーリード線ＤＲＤに生じる負荷容量を変更して、ダミーリード線ＤＲＤのディスチャージ時間を変更することができる。図３の表は、ダミーリード線ＤＲＤに生じる負荷容量とリセット信号ＲＥＳＥＴ、およびセット信号ＳＥＴ１〜２の関係を示したものである。この表の「リセットセル負荷容量」の欄では、ダミーリード線ＤＲＤに接続されるトランジスタの個数によって負荷容量の違いを示している。

例えば、リセット信号ＲＥＳＥＴがＨレベル、かつセット信号ＳＥＴ１〜２がともにＬレベルの場合（初期状態）には、上記で述べたように、リード線ＲＤ１〜ＲＤｎとダミーリード線ＤＲＤに存在する負荷容量は、ほぼ同じ大きさとなる。

また、上記の初期状態の条件からリセット信号ＲＥＳＥＴがＬレベル、セット信号ＳＥＴ１がＨレベル、ＳＥＴ２がＬレベルにされることにより、リセットダミーセル１２１とリセットダミーセル１２２のダミーリード線ＲＤＲに接続されるトランジスタ１２１ｃ（ＮチャネルＭＯＳトランジスタ）が活性化され、直列に接続される２個のＮチャネルＭＯＳトランジスタが有している拡散容量がダミーリード線ＲＤＲに接続されることになる。

また、上記の初期状態の条件からリセット信号ＲＥＳＥＴがＬレベル、セット信号ＳＥＴ１がＬレベル、ＳＥＴ２がＨレベルにされることにより、リセットダミーセル１２３〜１２４のダミーリード線ＲＤＲに接続されるトランジスタ１２１ｃ（ＮチャネルＭＯＳトランジスタ）が活性化され、直列に接続されるｍ−２個のＮチャネルＭＯＳトランジスタの拡散容量がダミーリード線ＲＤＲに接続されることになる。

また、上記の初期状態の条件からリセット信号ＲＥＳＥＴがＬレベル、セット信号ＳＥＴ１がＨレベル、ＳＥＴ２がＨレベルにされることにより、リセットダミーセル１２１〜１２４のダミーリード線ＲＤＲに接続されるトランジスタ１２１ｃ（ＮチャネルＭＯＳトランジスタ）が活性化され、直列に接続されるｍ個のＮチャネルＭＯＳトランジスタの拡散容量がダミーリード線ＲＤＲに接続されることになる。

このように、リセットダミーセル１２１〜１２４がリセット信号ＲＥＳＥＴとセット信号ＳＥＴ１〜２とで制御されることによって、ダミーリード線ＤＲＤに接続されるＮチャネルＭＯＳトランジスタの個数が変更され、ダミーリード線ＤＲＤの負荷容量が４段階に変更される。

したがって、本実施形態によれば、プログラマブルにダミーリード線ＤＲＤの負荷容量を変更することで、メモリセル１１１〜１１８のトランジスタ能力が極端にばらつきやすい温度条件や電圧条件においても、各条件に適したタイミングで情報の読み出しが可能になる。例えば、メモリセル１１１〜１１８の個々のばらつきが大きいと予想される低電圧条件や高温条件で使用する場合においては、予めダミーリード線ＤＲＤの負荷容量が大きくなるようにリセットダミーセル１２１〜１２４の記憶情報を外部からの情報に基づいてセットすれば、安定した読み出し動作が可能となる。

なお、本実施形態では、リセットダミーセル１２１〜１２４に供給するセット信号は２つであるが、３つ以上の信号を用いて、リードダミー線の負荷容量の組み合わせを作り、より細かく温度条件、電圧条件に対して負荷容量を制御するようにしてもよい。

《発明の実施形態２》
図４は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。半導体記憶装置２００は、図４に示すように、半導体記憶装置１００と比べ、メモリセル１１１…に代えてメモリセル２１１〜２１６、リセットダミーセル１２１…に代えてリセットダミーセル２２１〜２２３を備え、さらにＡＮＤ回路２８１〜２８３が追加されて構成されている点が異なっている。なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

メモリセル２１１〜２１６は、何れも同じ構成で、ｍ行ｎ列のマトリクス状に配置されたメモリセルである。メモリセル２１１〜２１６は、それぞれに対して接続されたリードワード線（ＲＷＬ１〜ＲＷＬｎの何れか１つ）の電位に応じ、記憶している情報を接続されたリード線（ＲＤ１〜ＲＤｎの何れか１つ）に出力するようになっている。

また、それぞれのメモリセルに接続されたライトワード線（ＷＷＬ１〜ＷＷＬｎのうちの何れか１つ）に制御されて、それぞれのメモリセルに接続されたライト線（ＷＤ１〜ＷＤｎのうちの何れか１つ）の電位に応じた情報をインバータ１１１ｃ・１１１ｄに保持させる（書き込む）ようになっている。なお、書き込み時には、ライトワード線ＷＷＬ１〜ＷＷＬｎのうちから、アドレス信号（図示せず）によって選択されたライトワード線が活性化される。

メモリセルの具体的な構成を代表でメモリセル２１１について説明する。メモリセル２１１は、実施形態１のメモリセル１１１に対し、さらにトランジスタ２１１ａ・２１１ｂとインバータ２１１ｃとが追加されている。トランジスタ２１１ａは、ＮチャネルＭＯＳトランジスタであり、トランジスタ２１１ｂは、ＰチャネルＭＯＳトランジスタである。また、トランジスタ２１１ａ・２１１ｂは、メモリセル２１１においては、図４に示すようにライトワード線ＷＷＬ１とライト線ＷＤ１とに接続されている。すなわち、トランジスタ２１１ａ・２１１ｂは、ライトワード線ＷＷＬ１の電位で制御されて、ライト線ＷＤ１の電位に応じた情報がインバータ１１１ｃ・１１１ｄに書き込まれるようになっている。

リセットダミーセル２２１〜２２３は、図４に示すように、ｍ行のアレイ状に配置されている。リセットダミーセル２２１〜２２３は、ダミーライトイネーブル信号ＤＷＥＮがＨレベルで、かつ接続されたライトワード線が活性化された場合に、ダミーライト線ＤＷＤのレベル（Ｈレベル、またはＬレベル）に応じた情報が書き込まれるようになっている。

リセットダミーセル２２１〜２２３は、詳しくは、トランジスタ１２１ｃ・１２１ｄ、インバータ１２１ｅ・１２１ｆ、トランジスタ２２１ａ・２２１ｂ、およびインバータ２２１ｃを備えて構成されている（図４には、リセットダミーセル２２１のみ詳しい構成が図示されている。）。

トランジスタ２２１ａは、ＮチャネルＭＯＳトランジスタであり、ゲート端子がＡＮＤ回路２８１の出力端子と接続されている。また、トランジスタ２２１ｂは、ＰチャネルＭＯＳトランジスタであり、インバータ２２１ｃを介してゲート端子がＡＮＤ回路２８１の出力端子と接続されている。

ＡＮＤ回路２８１〜２８３は、それぞれ一方の入力端子がライトワード線ＷＷＬ１〜ＷＷＬｎと接続され、もう一方の入力端子がダミーライトイネーブル信号ＤＷＥＮと接続されている。

上記のように構成された半導体記憶装置２００において、記憶情報が読み出される場合には、予めリセットダミーセル２２１〜２２３に所定の情報がセットされて、ダミーリード線ＤＲＤに存在する負荷容量が調整される。

例えば図５は、初期動作としてメモリセル２１１〜２１６の全ての記憶情報が「０」に初期化され、リセットダミーセル２２１〜２２３の全ての記憶情報が「１」に初期化される場合におけるライトワード線ＷＷＬ１〜ＷＷＬ２、ＷＷＬｎ、ライト線ＷＤ１、ＷＤｎ、ダミーライト線ＤＷＤ、およびダミーライトイネーブル信号ＤＷＥＮの各々の電圧波形を示している。すなわち、ライト線ＷＤ１〜ＷＤｎがＬレベル、ダミーライト線ＤＷＤがＨレベル、ダミーライトイネーブル信号ＤＷＥＮがＨレベルに設定された状態で、順次ライトワード線ＷＷＬ１〜ＷＷＬｎが活性化されることでメモリセル２１１〜２１６の記憶情報が全て「０」にセットされ、またリセットダミーセル２２１〜２２３の記憶情報が全て「１」にセットされる。

また、例えば、リセットダミーセル２２１の記憶情報を「０」にセットしたい場合は、ダミーライト線ＤＷＤをＬレベルに、ダミーライトイネーブル信号ＤＷＥＮをＨレベルに設定した状態で、ダミーライトライトワード線ＷＷＬ１を活性化すればよい。

すなわち、半導体記憶装置２００では、低電圧などのばらつき幅が大きくなる条件になる前に、例えば、リセットダミーセルの記憶情報を変化させて、ダミーリード線の負荷容量を大きくし、ダミーリード線ＤＲＤのディスチャージ時間を遅らせることができる。

したがって、ダミーリード線ＤＲＤに存在する負荷容量が調整された後は、半導体記憶装置２００においても、半導体記憶装置１００における各読み出しサイクルと同じ動作（図６に示す第１および第２の読み出しサイクル）が行われ、トランジスタ能力が極端にばらつきやすい温度条件や電圧条件においても、各条件に適したタイミングで情報が読み出される。

しかも、半導体記憶装置２００では、リセットダミーセルに対しダミーライト線ＤＷＤで記憶情報を書き込むので、配線リソースの増加が小さい。

また、メモリセルとリセットダミーセルとの違いは、それぞれダミーリード線とリード線に直列に接続されるＮチャネルＭＯＳトランジスタのゲート端子の接続のみなので、ダミーリード線ＤＲＤの配線形状とリード線ＲＤの配線形状とをほぼ同じにすることができる。それゆえ、センスアンプイネーブルＳＥＮを変化させるタイミングの精度をより高くすることが可能になる。

《発明の実施形態３》
図７は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。半導体記憶装置３００は、図７に示すように、半導体記憶装置２００に対し、ＡＮＤ回路３８０が追加されて構成されている。

ＡＮＤ回路３８０が追加されたことによって、プリチャージトランジスタ１５１・１５２によるプリチャージは、ダミープリチャージ信号ＤＰＣとダミーリード線ＤＲＤの電位によって制御される。

このように構成された半導体記憶装置３００の動作を図８を用いて説明する。図８は、読み出し時におけるダミープリチャージ信号ＤＰＣ、リードワード線ＲＷＬ１、ＲＷＬ２、ダミーリードワード線ＤＲＷＬ、ダミーリード線ＤＲＤ、リード線ＲＤ１、ダミーリード線の反転信号であるプリチャージセンスアンプイネーブルＰＳＥＮ、データ出力ＤＯ１の各々の電圧波形を示している。なお、以下の説明では、メモリセル２１１の記憶情報が「０」であるものとする。

半導体記憶装置３００において、記憶情報が読み出される場合には、予めリセットダミーセル２２１〜２２３に所定の情報がセットされて、ダミーリード線ＤＲＤに存在する負荷容量が調整される。

そして、第１の読み出しサイクルが開始される前に、読み出しの準備としてダミープリチャージ信号ＤＰＣがＬレベルされると、リード線ＲＤ１の電位は、プリチャージトランジスタ１５１によって電源電位にプリチャージされる。また、ダミーリード線ＤＲＤの電位は、ダミープリチャージトランジスタ１６０によって電源電位にプリチャージされる。

例えばメモリセル２１１に対する読み出し期間（図８に示す第１の読み出し期間）が始まり、ダミープリチャージ信号ＤＰＣがＨレベルにされると、ダミーリード線ＤＲＤの電位が電源電位にプリチャージされているので、ＡＮＤ回路３８０の出力（プリチャージセンスアンプイネーブルＰＳＥＮ）がＨレベルになる。これにより、リード線ＲＤのプリチャージが解除される。

一方、選択されるリードワード線ＲＷＬ１とダミーリードワード線ＤＲＷＬとは、アドレス信号によって同時に活性化される。

リードワード線ＲＷＬ１が活性化されると、メモリセル２１１の記憶情報が「０」なので、プリチャージトランジスタ１５１によって予めプリチャージされていたリード線ＲＤ１の電荷がディスチャージされる。また、ダミーリードワード線ＤＲＷＬが活性化されると、ダミープリチャージトランジスタ１６０によって予めプリチャージされていたダミーリード線ＤＲＤの電荷もディスチャージされる。

ダミーリード線ＤＲＤの電荷がディスチャージされると、プリチャージセンスアンプイネーブルＰＳＥＮがＬレベルとなり、リード線ＲＤのプリチャージが開始される。一方、出力回路１７１のトライステートインバータ１７１ａは、不活性となりデータ出力ＤＯ１としてＬレベルが保持される。

さらに、続けて情報が読み出される場合には、データ出力ＤＯ１を出力した後、一定の期間を経て、リードワード線ＲＷＬ１、ダミーリードワード線ＤＲＷＬ、ダミープリチャージ信号ＰＣをＬレベルとし、次のサイクル（第２の読み出し期間）に対する読み出し準備が行われる。

上記のように、本実施形態においてもやはり、トランジスタ能力が極端にばらつきやすい温度条件や電圧条件においても、各条件に適したタイミングで情報が読み出される。

しかも、ダミーリード線ＤＲＤがディスチャージされるタイミングをトリガとしてプリチャージが開始されるので、必要最低限のプリチャージ解除時間でデータを出力することが可能になる。すなわち、本実施形態では、プリチャージ開始時間を早めることが可能になる。

したがって、本実施形態では、実施形態１や２の半導体記憶装置と比べ、プリチャージトランジスタ１５１・１５２のサイズを抑えることができる。その結果、リード線ＲＤに接続されるプリチャージトランジスタ１５１・１５２の拡散容量が少なくなりディスチャージ時間を早めることができ、速度の向上を図ることができる。

なお、ダミーリード線ＤＲＤのディスチャージがリード線ＲＤよりも速くなった場合には、ダミーリード線ＤＲＤのディスチャージによってプリチャージが開始されると、読み出しに失敗することが考えられる。これに対しては、前記実施形態１、２と同様に、ばらつき幅が大きくなる低電圧や高温の条件では、記憶情報が「０」であるメモリセル２１１の数を増やして、ダミーリード線ＤＲＤのディスチャージ時間を遅らせることによって、安定な読み出し動作が可能になる。

《発明の実施形態４》
実施形態３の半導体記憶装置に対し、さらにリードワード線ＲＷＬ１〜ＲＷＬｎを不活性化するタイミングを制御するための構成が付加された例を説明する。

図９は、本発明の実施形態４に係る半導体記憶装置４００の構成を示すブロック図である。半導体記憶装置４００は、図９に示すように、半導体記憶装置３００に対し、さらにＡＮＤ回路４９１〜４９４、およびインバータ４９５〜４９６が追加されて構成されている。

ＡＮＤ回路４９１〜４９３は、一方の入力端子がそれぞれリードワード線（ＲＷＬ１〜ＲＷＬｎ）と接続されている。また、ＡＮＤ回路４９１〜４９３のもう一方の入力端子は、インバータ４９５・４９６を介して、ダミーリード線ＤＲＤと接続されている。そして、ＡＮＤ回路４９１〜４９３の出力は、リセットダミーセル２２１…に対するリードワード線（パルスリードワード線ＰＲＷＬ１〜ＰＲＷＬｎ）として接続されている。

ＡＮＤ回路４９４は、一方の入力端子がダミーリードワード線ＤＲＷＬと接続され、もう一方の入力端子がインバータ４９５・４９６を介して、ダミーリード線ＤＲＤと接続されている。ＡＮＤ回路４９４の出力は、ゲートレプリカセル１４１〜１４２、およびリファレンスセル１３０に対するダミーリードワード線ＤＲＷＬ（パルスダミーリードワード線ＰＤＲＷＬ）として接続されている。

インバータ４９５・４９６は、ダミーリード線ＤＲＤの信号を波形整形して、制御信号ＰＬＳとして出力するようになっている。

上記のように構成された半導体記憶装置４００においても、記憶情報が読み出される場合には、予めリセットダミーセル２２１〜２２３に所定の情報がセットされて、ダミーリード線ＤＲＤに存在する負荷容量が調整される。また、リード線ＲＤ１とダミーリード線ＤＲＤの電位とが電源電位にプリチャージされる。

その後、例えばメモリセル２１１に記憶された情報を読み出すために、読み出しサイクルが開始されると、図１０（第１の読み出しサイクル）に示すように、リードワード線ＲＷＬ１、ダミーリードワード線ＤＲＷＬがともにＨレベルにされ、さらにダミープリチャージ信号ＤＰＣがＨレベルにされる。

これにより、プリチャージセンスアンプイネーブル信号ＰＳＥＮがＨレベルになって、メモリセル２１１の記憶情報が出力回路１７１に保持されて出力される。同時にプリチャージが解除され、ダミーリード線ＤＲＤのディスチャージが開始される。ダミーリード線ＤＲＤがディスチャージされて、電位がＬレベルに遷移すると、プリチャージセンスアンプイネーブル信号ＰＳＥＮがＬレベルになって、プリチャージトランジスタ１５１が活性化される。

一方、ダミーリード線ＤＲＤのディスチャージが開始されると、制御信号ＰＬＳがＬレベルになる。この結果リードワード線ＲＷＬ１と、制御信号ＰＬＳとの論理積であるパルスリードワード線ＰＲＷＬ１がＬレベルになる（すなわち、ダミーリード線ＤＲＤのディスチャージの開始をトリガとして、パルスリードワード線ＰＲＷＬ１が不活性化される。）。

上記のように本実施形態によれば、プリチャージトランジスタ１５１・１５２とパルスリードワード線（ＰＲＷＬ１〜ＰＲＷＬ）とが同時に活性化される可能性を大幅に減らすことが可能になる。それゆえ、貫通電流の発生を抑制して、電力の削減が可能になり、また貫通電流を抑えるための設計工数を削減することも可能になる。

なお、上記の各実施形態で説明した各信号のレベルとその意味は例示であり、上記の例には限定されない。

本発明にかかる半導体記憶装置は、低電圧化や温度変化などの影響によって、半導体記憶装置のトランジスタの性能がばらついても、安定した動作が可能になるという効果を有し、ビット線を所定電位にプリチャージして、データを読み出す半導体記憶装置等として有用である。

本発明の実施形態１に係る半導体記憶装置の構成を示すブロック図である。本発明の実施形態１に係る半導体記憶装置の読み出し時におけるプリチャージ信号ＰＣ、リードワード線ＲＷＬ１〜ＲＷＬ２等の電圧波形を示す図である。ダミーリード線ＤＲＤに生じる負荷容量とリセット信号ＲＥＳＥＴ、およびセット信号ＳＥＴ１〜２の関係を示す表である。本発明の実施形態２に係る半導体記憶装置の構成を示すブロック図である。本発明の実施形態２に係る半導体記憶装置において、メモリセル、およびリセットダミーセルの記憶情報が初期化される場合におけるライトワード線、ライト線等の電圧波形を示す図である。本発明の実施形態２に係る半導体記憶装置の読み出し時におけるプリチャージ信号ＰＣ、リードワード線ＲＷＬ１〜ＲＷＬ２等の電圧波形を示す図である。本発明の実施形態３に係る半導体記憶装置の構成を示すブロック図である。本発明の実施形態３に係る半導体記憶装置の読み出し時におけるリードワード線ＲＷＬ１〜ＲＷＬ２等の電圧波形を示す図である。本発明の実施形態４に係る半導体記憶装置の構成を示すブロック図である。本発明の実施形態４に係る半導体記憶装置の読み出し時におけるリードワード線ＲＷＬ１〜ＲＷＬ２等の電圧波形を示す図である。従来の半導体記憶装置の構成を示すブロック図である。

符号の説明

１００半導体記憶装置
１１１〜１１８メモリセル
１１１ａ〜１１１ｂトランジスタ
１１１ｃ〜１１１ｄインバータ
１２１〜１２４リセットダミーセル
１２１ａ〜１２１ｄトランジスタ
１２１ｅ〜１２１ｆインバータ
１３０リファレンスセル
１３０ａトランジスタ
１３０ｂトランジスタ
１４１〜１４２ゲートレプリカセル
１５１〜１５２プリチャージトランジスタ
１６０ダミープリチャージトランジスタ
１７１〜１７２出力回路
１７１ａトライステートインバータ
１７１ｂ〜１７１ｄインバータ
２００半導体記憶装置
２１１〜２１６メモリセル
２１１ａ〜２１１ｂトランジスタ
２１１ｃインバータ
２２１〜２２３リセットダミーセル
２２１ａ・２２１ｂトランジスタ
２２１ｃインバータ
２８１〜２８３ＡＮＤ回路
３００半導体記憶装置
３８０ＡＮＤ回路
４００半導体記憶装置
４９１〜４９４ＡＮＤ回路
４９５〜４９６インバータ
５００半導体記憶装置
５１０メモリセルアレイ
５１１メモリセル
５２０プリデコーダ
５３０ワード線ドライバ
５４０センスアンプ
５５０レプリカ列
５５１レプリカメモリセル
５５１ａパストランジスタ
５６０アドレス論理回路
５７０列Ｉ／Ｏ論理回路
ＲＷＬ１〜ＲＷＬｎリードワード線
ＷＷＬ１〜ＷＷＬｎライトワード線
ＤＲＷＬダミーリードワード線
ＤＲＤダミーリード線
ＤＷＤダミーライト線
ＷＤ１〜ＷＤｎライト線
ＲＤ１〜ＲＤｎリード線

Claims

メモリセルがマトリクス状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行単位で前記メモリセルと接続され、前記メモリセルに読み出しのための読み出し制御信号を伝達するリードワード線と、
前記メモリセルアレイにおける列単位で前記メモリセルと接続され、メモリセルが出力した情報を伝達するリード線と、
与えられた情報を記憶する複数のダミーメモリセルが配列されたダミーセルアレイと、
前記複数のダミーメモリセルが共通に接続されたダミーリード線と、
前記ダミーリード線に電荷をプリチャージするダミーリード線プリチャージ回路と、
前記ダミーリード線プリチャージ回路によってプリチャージされた前記ダミーリード線の電荷をディスチャージするディスチャージ回路とを備え、
前記ダミーメモリセルは、記憶した情報に応じて、前記ダミーリード線の負荷容量を変化させるように構成され、
前記メモリセルからの情報の読み出しは、前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じて制御されることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
前記メモリセルは、
入力端子と出力端子とが互いに交差結合された２つのインバータ回路から成るメモリセル用情報記憶部と、
ゲート端子が前記リードワード線に接続され、ドレイン端子が前記リード線と接続されたメモリセル用第１トランジスタと、
ゲート端子が前記２つのインバータ回路同士の接続点に接続され、ドレイン端子が前記メモリセル用第１トランジスタのソース端子と接続され、ソース端子が第１の電源と接続されたメモリセル用第２トランジスタとを有し、
前記ダミーメモリセルは、
入力端子と出力端子とが互いに交差結合された２つのインバータ回路から成るダミーメモリセル用情報記憶部と、
ゲート端子が接地電位と接続され、ソース端子が第２の電源と接続されたダミーメモリセル用第１トランジスタと、
ドレイン端子が前記ダミーリード線と接続され、ソース端子が前記ダミーメモリセル用第１トランジスタのドレイン端子と接続され、ゲート端子がダミーメモリセル用情報記憶部における前記２つのインバータ回路同士の接続点に接続されたダミーメモリセル用第２トランジスタとを有していることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
前記ディスチャージ回路は、
ソース端子が接地電位に接続され、ゲート端子が第３の電源と接続されたディスチャージ用第１トランジスタと、
ドレイン端子が前記ダミーリード線と接続され、ソース端子が前記ディスチャージ用第１トランジスタのドレイン端子に接続されたディスチャージ用第２トランジスタとを有し、前記ディスチャージ用第２トランジスタのゲート端子が活性化されることによって、前記ディスチャージを行うように構成されていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
前記メモリセル用第１トランジスタ、メモリセル用第２トランジスタ、ダミーメモリセル用第１トランジスタ、およびダミーメモリセル用第２トランジスタは、同一形状のトランジスタであることを特徴とする半導体記憶装置。
請求項３の半導体記憶装置であって、
前記第３の電源は、前記第１の電源よりも電源電位が高いことを特徴とする半導体記憶装置。
請求項３の半導体記憶装置であって、
前記メモリセル用第１トランジスタ、メモリセル用第２トランジスタ、ディスチャージ用第１トランジスタ、およびディスチャージ用第２トランジスタは、同一形状のトランジスタであることを特徴とする半導体記憶装置。
請求項２の半導体記憶装置であって、
前記ダミーメモリセルは、さらに
前記２つのインバータ回路の一方の交差結合された接続点にドレイン端子が接続され、ソース端子が接地電位に接続された情報セット用第１トランジスタと、
前記２つのインバータ回路の他方の交差結合された接続点にドレイン端子が接続され、ソース端子が接地電位に接続された情報セット用第２トランジスタとを有し、
前記情報セット用第１トランジスタ、および情報セット用第２トランジスタのゲート端子の電位が制御されることによって情報が格納されるように構成されていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、さらに、
前記メモリセルアレイにおける行単位で前記メモリセルと接続され、前記メモリセルに対する書き込みのための書き込み制御信号を伝達するライトワード線と、
前記複数のダミーメモリセルが共通に接続され、前記ダミーメモリセルに書き込む情報を伝達するダミーライト線とを備え、
前記ダミーメモリセルは、前記ライトワード線が接続される一方、前記ライトワード線を介して入力された制御信号に応じて、ダミーライト線を介して入力された情報が格納されるように構成されていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
さらに、前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じ、前記リード線に出力された情報を出力する出力回路を備えていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
さらに、前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じ、前記リード線に電荷をプリチャージするリード線プリチャージ回路を備えていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
前記ディスチャージ回路のディスチャージによる前記ダミーリード線の電位変化に応じ、前記読み出し制御信号が遮断されて、前記リードワード線が不活性化されるように構成されていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
前記ダミーメモリセルは、半導体記憶装置の温度に応じ、格納される情報が変更されるように構成されていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
前記ダミーメモリセルは、半導体記憶装置に供給される電源電圧に応じ、格納される情報が変更されるように構成されていることを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
さらに、前記メモリセルから情報が読み出される前に、前記リード線に電荷をプリチャージするリード線プリチャージ回路を備え、
前記リード線プリチャージ回路と前記ダミーリード線プリチャージ回路とは、それぞれトランジスタを介して、前記リード線と前記ダミーリード線とに電荷をプリチャージするように構成されたものであり、
前記ダミーリード線プリチャージ回路の前記トランジスタは、前記リード線プリチャージ回路の前記トランジスタよりもサイズが大きいことを特徴とする半導体記憶装置。
請求項１の半導体記憶装置であって、
さらに、前記メモリセルから情報が読み出される前に、前記リード線に電荷をプリチャージするリード線プリチャージ回路を備え、
前記リード線プリチャージ回路と前記ダミーリード線プリチャージ回路とは、それぞれトランジスタを介して、前記リード線と前記ダミーリード線とに電荷をプリチャージするように構成されたものであり、
前記ダミーリード線プリチャージ回路の前記トランジスタは、前記リード線プリチャージ回路の前記トランジスタよりも閾値電圧が低いことを特徴とする半導体記憶装置。