JPH05504648A

JPH05504648A - ランダム・アクセス・メモリー用センス可能化タイミング回路

Info

Publication number: JPH05504648A
Application number: JP3515131A
Authority: JP
Inventors: コーカー，グレゴリー・ティー
Original assignee: アナログ・ディバイセス・インコーポレーテッド
Priority date: 1990-08-28
Filing date: 1991-08-23
Publication date: 1993-07-15
Anticipated expiration: 2014-12-20
Also published as: DE69124791T2; US5132931A; WO1992003824A1; JP2991384B2; EP0497962B1; EP0497962A1; DE69124791D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ランダム・アクセス・メモリー用センスｉｆ能化タイミング回路（技術分野）本発明は、スタティック・ランダム・アクセス・メモリー（ＲＡＭ）用のセンス可能化タイミング回路に関し、特にスタティックＲＡＭアクセス速度を増しこのアクセスの電力消費を減少する回路に関する。

（発明の背景）スタティック・ランダム・アクセス・メモリー（ＲＡＭ）を構成する際、メモリー・アレイおよびアクセス回路の全電力消費を減らしながら、記憶場所のアクセスおよびそのデータ読出しの速度を増すことが望ましい。両方の目標を達成するためには、特定の記憶場所に格納されたデータは、この記憶場所が最初にアドレス指定された後できるだけ迅速に検出されねばならない。これは、通常はメモリー・アレイ列のデータ出力線の相補的なｌ＼イ／ロー出力の一方における電圧降下を検出することにより行われる。

特に、データ出力線の完全な電圧降下に先立ちこのデータ出力線における電圧降下をも検出することにより、作動速度は増加され、電力消費は低下する。電圧は、行ワード線および列ビット線における顕著なインピーダンスを提供するメモリー・セルの固有キャパシタンスにより大きなアレイにおいては比較的ゆつ（つと降下する。このため、検出は、僅かに数百ミリボルトの電圧降下が実際に生じた時にのみ生じる。この小さな降下は、インライン・センス増幅器により全輪理状聾電圧（例えば、０または５ポルト）まで逐次増幅される。

このような電圧降下検出システムにおける重大な問題は、センス増幅動作のタイミングが非常に正確に制御されねばならないことである。もしこの検出が早過ぎると、電圧降下は固有の重置的ノイズの存在において優勢な論理状態の信頼し得る読出しを保証するには充分ではなく、あるいは充分に安定しない。同様に、電圧降下検出機能の生起が遅すぎると、データ信号の取得において大きな余分な電力および時間が浪費される。マイクロ回路はより太き（なりより高いクロック・レートで動作するに伴い、このような無駄を避けることが更に重要となる。

過去においては、センス可能化タイミング（Ｓｃｒ＋Ｓｃ　ｅｎａｂｌｅ　Ｌｉｍｉｎｇ）は特に、データ出力線と接続されたセンス増幅器に対してセンス可能化信号を与えることにより行われてきた。このセンス増幅器は、センス可能化信号を受取ると同時にのみデータ出力線を検出する。このセンス可能化信号のタイミングは、行アドレス信号の伝播の遅れおよび列ビット線のデータ値の別の伝播時間に基いている。図１の従来技術のセンス可能化信号の作動回路においては、センス可能化信号ＳＥの断定は、ＲＡＭプリチャージその他のワード線可能化信号（ＷＯＲＤ　ＬＩＮＥ　ＥＮＡＢＬＥ）１６から接続された長い一連のインバータ１５の組合わせ伝播遅れにより遅延される。この固有の遅れおよび他の特定のアレイ特性に対する調整により、遅延回路はセンス増幅器の入力に安定制御信号を得るために要する時間を略々近似化する。

しかし、種々の製造者により作られた半導体は、ある製造者のバッチと共に、その作動特性において非常に変化し得る。このことは、特に作動速度およびデータ出力信号における電圧出力対時間のカーブに関して妥当する。このため、図１に示される如ぎ遅延方式は１つの製造者のアレイに対しても誼当するが、別の製造者の半導体に使用される時は、その異なる動作速度または出力電圧と時間のカーブのため無駄が多いかあるいは完全に不動作となるおそれがある。また、ＮＭＯ８またはガリウムヒ素の如き異なるトランジスタ技術を使用することもまた望ましい。

従って、センス可能化機能のタイミングを最適化しながら図１の方式を使用するためには、遅延回路を各半導体の製造者の処理に、また更に同じ製造者の種々のバッチ（ｂａｔｃｈｅｓ）に対してさえ合うように特注することも必要となろう。明らかに、大量生産された半導体チップのマスキングおよび製造のコストを考えると、これは実際的ではない。このため、実際問題としては、全ての回路は予期される最も遅い機能素子に合わせねばならない。

（発明の要約）従って、本発明の目的は、ＲＡＭアレイの最小限の電力消費で高速アクセスを可能にするセンス可能化タイミング回路（ｓｅｎｓｅ　ｅｎａｂｌｅ　ｔｉｍｉｎｇ　ｃ　ｉ　ｒｃｕ　ｉ　ｔ’）を提供することにある。。

本発明の別の目的は、）ｙなるトランジスタ技術を用いて多数の累なる製造者により製造された異なるＲＡＭタイプにおいて予測可能に動作するタイミング回路の提供にある。

本発明の更に別の目的は、ＲＡＭアレイの信号応答に不必要な遅れを加えないタイミング回路の提供にある。

本発明によれば、メモリー・セルの行および列のアレイからなるスタティックランダム・アクセス・メモリー（ＲＡＭ）におけるデータ位置のアドレス指定のためのセンス可能化タイミング回路が、アレイ自体の付属物として、各々が同じ半導体チップ上に形成された複数のメモリー・セルを有するダミー行（ｄｕｍｍｙ　ｒｏｗ）およびダミー列（ｄｕｍｍｙ　Ｃ０１ｕｍｎ）を提供する。このダミー行およびダミー列のメモリー・セルは、ＲＡＭアレイのそれと実質的に同じものである。ダミー列は、Ｘ−デコーダを有する行終端と反対側のダミー行の遠端部におけるセルから接続されたメモリー・セルを有する。プリチャージおよび電源回路はこのアレイとダミー行およびダミー列の双方により共有されるが、行はダミー・ワード線（ｄｕｍｍｙ　ｗｏｒｄ　ｌ　１ｎｅ）を有し、列はアレイのワード線およびビット線とは別個のダミー・ビット線（ｄｕｍｍｙ　ｂｉｔ　１ｉｎｅｇ）を有する。ダミー・ワード線は、アレイ・ワード線のアドレス指定と同時にアドレス指定される。ダミー・ワード線のアドレス指定は、ある時間間隔の後に、その電圧レベルを充電することによりダミー・ビット線を応答させる。

ダミー・ビット線の終端に接続された決定回路は、ダミー−ビット線の少なくとも１つが予め定めた電圧変化に遭遇した時を決定する。この予め定めた変化は、接続されるセル数が多いほど与えられた時間間隔の電圧変化が大きくなるため、ダミー列に沿ってダミー−ワード線と並列に接続されたメモリー・セル数に依存する（他のダミー・セルはワード線のアサートを解除するが、これは本例においてはこれら線がグラウンドと接続されることを示唆する）。この決定回路の出力を用いて、センス増幅器を可能化する１、各センス増幅器は、ダミー・ビット線１こおける予め定めた電圧変化が生じた時に、回路出力により可能状態にされる。ダミー・ビット線信号はアレイ・ビット線信号と同期されこれと比例するため、ダミー・ビット線における予め定めた電圧変化は、対応する容易に増幅し得るがアレイ・ビット線における比較的小さな電圧変化が生じた時点で生じるようにセットされる。このため、もしダミー・ビット線における予め定めた電圧変化がアレイ・ビット線における対応する読出し可能信号を保証する値となるように選定されるならば、センス増幅器は常に信頼し得る増幅可能信刊を保証する時点でトリガーされる。

本発明の上記目的および利点については、添付図面に関して更に明瞭に理解されよう。

（図面の簡単な説明）図１は、従来技術による従来のタイミング遅延回路の概略図、図２は、本発明によるダミー行および列を有するタイミング回路を含むＲＡＭメモリー・アレイの破断ブロック図、図３は、ダミー・ビット線信号と時間的に比較された典型的なビット線信号の電圧降下を示すグラフ、図４は、本発明によるセンス可能化信号生成回路の概略図、図５は、頂部および底部に示された隣接セルのグループを含む図２のダミー列の更に詳細な図、図６は、図５のダミー列の最上部のメモリー・セルの概略図、図７は、図５のダミー列の最下部のメモリー・セルの概略図、図８は、本発明による種々の信号のタイミング図、図９は、本発明によるワード線消勢信号ＷＬ、、、生成回路の概略図、図１０は、図９のＷＬ。１．信号の構成を含むＸ−デコーダの概略図、図１１は、本発明によるセンス増幅回路の概略図、図１２は、図１１のセンス増幅回路の出力対センス線入力の応答を示すグラフである。

（実施例）本発明によるセンス可能化タイミング回路が図２に略図的に示される。この回路は、例えば、単一の半導体マイクロチップ上のＭＯ３ＦＥＴトランジスタ・ロジックから構成される。無論、他の回路形成も同じチップ上に存在し得る。例えば、この回路はマイクロプロセッサと関連して使用されるようにマイクロプロセッサ・チップ上に一体に構成することができ、このような場合、回路はプログラムＲＡＭまたはデータＲＡＭとして使用される。

この回路は、一般に、図２においてブロック２２として略図的に示されるメモリー・セルのグループを有するＲＡＭアレイ２ｏからなる。このＲＡＭは、通常読出しモードにあるが、ＷＲＩＴＥ　ＥＮＡＢＬＥをアサート（ａｓｓｅｒｔ：断定）することにより書込みモードにすることができる。以降の論議においては、そうでない説明がなければ、ＲＡＭが読出しモードにあるものとしよう。これらのセルは、水平の行２４と垂直の列２６に形成される。特定の各行は、（ＷＬ。

−ＷＬ、、）で示される別の対応するワード線ＷＬ、によりアクセスされる（即ち、アクティブ状態にされる）。特定のワード線「ｉＪは、多重ビツト信号ＡＤＤＲをＸ−デコーダ２８に送る並列バスによりアクセスされる。各デコーダは、優勢なワード線アドレス信号ビット（ＷＬ、−ＷＬ、）を確認するため、ＡＤＤＲか別のビット・グループを変換する（Ｘ−デコーダの詳細については、図１０も参照されたい）。

スタティックＲＡＭ設計における標準的な特徴は、プリチャージ・サイクルである。プリチャージ・サイクル信号ＮＯＴ　ＰＣがアサート解除（ｄｃａｓｓａｒｔ：断定解除）された後、Ｘ−デコーダ２８はアドレス指定された行（ＷＬ。

に対するハイの値を持つもの）を可能状態にしてこれに沿った各セルを付勢し、アドレス指定された行の各セルに含まれるデータ値をハイかローにさせて、各列の特定のアクティブ状態の行のセルがらビット線に沿って伝播を開始する。各列の終りで、ビット線は、各々が個々のビットのグループを並行バス信号にアセンブルする多数のＹ−デコーダ３０（本例では、ＣＭＯＳマルチプレクサ回路のバンク）へ出る。

各列に対するビット線は、１対の相補的出力を生じる。相補的出力が与えられる場合、およびアサートされた状態における唯１つの補数が論議される場合には、当業者にはアサートされない補数（ｕｎａｓＳｃｒＬｃｄ　ｃａｍｐｌｃｍｃｎ（）もまた示唆されることが明らかであることを知られたい。

ビット線自体と同様に、Ｙ−デコーダ３０は各々、ＳＬおよびＮＯＴ　ＳＬと示された相補的センス線出力バス上に１対の相補的並列出力信号を与える。これらのセンス線出力バスは、先に述べたように、電圧特性においてビット線上のもおと対応する信号を与え、これによりアドレス指定ワード線信号のアサートに続いて、時間的に比較的遅い電圧変化を受ける。このセンス線電圧変化は、性能を最適化するため読出し可能な値が確認されると直ちに検出され増幅されねばならない。このため、多対のセンス線出力は、識別できるデータ値がＳＬおよびＮＯＴ　ＳＬババス各々に存在する如き時に機能することを可能にされる対応するセンス増幅器３２のバンクの１つへ送られる。このセンス増幅器３２は、対応する１対の並列出力線り、、、およびＮＯＴ　Ｄ、、、上にデータの標準的な論理値値（例えば、０ポルトまたは５ボルト）を出力する。本文で使用される如き「増幅器」とは、非線形スイッチング機能を実施する回路を含むことを意味する。

先に述べたように、種々の製造者、プロセスおよび半導体形式が異なる速度および電圧降下で動作するため、ビット線出力における読出し可能信号の生起を最も有効に調時させるため、使用される特定のメモリー・アレイの特性を勘案して許容する必要がある。このため、ダミー行３４の遠端部３７におけるメモリー・セルと接続された一体のダミー行３４およびダミー列３６が、メモリー・アレイ全体の一部として半導体チップ上に形成される。「遠端部」とは、ダミーＸ−デコーダ３５人力を有する端部からできるだけ遠い位ｌにあるメモリー・セルを意味する。このダミー行およびダミー列は、相互にのみ接続されかつ電源Ｖ　ｃ　ｃの接地およびおそらくはＮＯＴ　ＰＣを除いてアレイと接続されないビット線とワード線を有する。従って、これらは、ダミーＸ−デコーダ３５からの別個のダミー・ワード線ｄＷＬとダミー−ビット線の相補的なｄＢＬおよびＮＯＴ　ｄＢＬを含む。

ダミー行３４およびダミー列３６が同じ材料およびプロセスから同じ方法で構成され、かつ実際のメモリー・アレイ２０と略々同じ大きさく行および列当たりのセル数）であるため、これらはワード線信号遅延の略々最悪の場合にアレイの電気的特性を厳密に整合させる。ダミー行および列は、行の遠端部３７におけるセルと接続された列で形成されるためにあり得る最大の信号経路を保証するため、最悪の場合を表わしている３、従って、もしダミー・ワード線ｄＷＬがアレイ・ワード線ＷＬ、と同時に作動されると、ダミー行３４およびダミー列３６の全長の固有インピーダンスは、実アレイ・ビット線インピーダンスのそれと厳密にマツチするインピーダンスを有するダミー・ビット線信号ｄＢＬおよびＮＯＴ　ｄＢＬの伝搬を生じる。

Ｘ−デコーダ２８およびダミーＸ−デコーダ３５がともにＮＯＴ　ＰＣにより同時にクロックされるため、本例のｄＷＬおよびＷＬ、信号のタイミングは同期される（図１０も参照）。実メモリ−・セルおよびダミー・メモリー・セルが実質的に同じであるため、使用されるトランジスタ技術および製造技術の多岐性にも拘わらず、ダミー行３４およびダミータリ３６による実アレイ特性の模倣は常に生じる１、このため、回路設計を変えることなく同じインピーダンス整合をＮＭＯ３ＳＧＭＯ８、バイポーラおよびガリウムヒ素技術において使用することができる。ダミー・ビット線信号は、より大きな安全マージンが要求されるならば、必要に応じて、ダミー行に対してより多（のセルを加えることにより実アレイのそれよりも僅かに低（することもできる。ダミー−ビット線信号がアレイ・ビット線とは独立的に検出されるため、実際のビット線信号に対する余分な時間的遅れあるいはロートを生じないことに注意されたい。

従って、検出動作は、性能を最適化するため正しい時間にセンス増幅器３２を動作させるために、直接ダミー・ビット線の電圧力ーブに基くことができる。これは、ｄＢＬから入力を受取り可能化信号ＳＥをセンス増幅器に出力するセンス可能化決定回路３８により行われる。

ダミー・ビット線信号が常に各補数ｄＢＬおよびＮＯＴ　ｄＢＬにおける電圧出力の予測可能な変化を有することが重要である。このように、センス可能化決定回路３８は、常に、ｄＢＬにおける電圧上昇ではなく、５ボルトから０ボルトへの電圧降下を生じ得る。安定ビット線信号が確実に増幅され得る電圧からの実際の確認可能な電圧変化は、特定の使用された増幅器の関数であるが、例えば、図３に示される降下４０の如き僅かに５００ミリボルトとなり得る。このため、ダミー・ビット線上の５００ミリボルトのエミュレートされた降下は、センス増幅器のトリガー動作を許容するには充分であり得る。

しかし、５００ミリボルトの電圧降下の検出はやや難しく、通常はコンパレータ回路を必要とする。このため、図２に示されるように、ダミー行３４からのダミー・ワード線ｄＷＬは、ダミー列３６に沿って複数の少なくともに個の隣接するメモリー・セル４２と並列に接続している。ある時間間隔にわたり１つのセルの降下に関連して比例的な電圧降下を生じるため、複数の並列セルが実現可能である。更に、ダミーおよびアレイ・メモリー・セルが同じであるため、使用されるトランジスタ技術の如何に拘わらず、一方に対する他方の降下は常に比例する。

。このため、Ｋは、比例定数として、ある単位時間におけるアレイ・ビット線電圧の変化にわたるダミー・ビット線電圧における変化を定義し得る。増幅器は特定の電圧降下に合わせられるため、Ｋは、使用される特定のセンス増幅器に基いて大きく変化する。特定のＣＭＯ８は、本例では、Ｋ＝１２セルである。図３に示されるように、本例のトランジスタの場合、５００ミリボルトの対応する降下がアレイ・ビット線上に現れると同時に、略々２．５ボルトの降下が１２個のセルにより駆動されるダミー・ビット線ｄＢＬにおいて得られる。

適正な可能化時間における２、５ボルトの降下４６の検出の場合、ＳＥ反転信号に１つの論理値を取らせるゼロの論理値に５ボルトから２．５ボルト以上の降下が移行されるので、センス可能化信号ＳＥを生じるため図４に示される如き標準的な論理インバータ回路４７を用いることができる。

Ｋ個のアクティブなセルの各々に対するダミー・ワード線ｄＷＬの特定の接続が図５に詳細に示され、これはＮ個の隣接するメモリー・セルからなる全ダミー列４８の一例を示す。列は、図２に示される如きこれもダミー・ワード線信号ｄＷＬを運ぶダミー行５０（Ｘ−デコーダ出力から遠い）の遠端部におけるセルから接続する。ダミー行に最も近いに個の隣接セル（本例では、＃＝１乃至１２）が詳細に示される如く並列５２にダミー・ワード線ＷＬと接続される。残りの非アクティブなセル（本例では、＃＝１３乃至Ｎ）は、反対に、アサート解除状態に保持される、本例（ＣＭＯＳトランジスタを使用する）ではグラウンド５６と並列に接続されるワード線入力を有する。従って、残りのセルは、メモリー・アレイのアドレス指定されなかった行における典型的なセルの状態をエミュレートする１゜図５の列４８におけるセルは、２つのグループ、即ちダミー行５０に対してビット線に沿ってより近いセルのＴＯＰグループ５８と、更にダミー行５０からダミー列４８に沿ってセルの下部即ちＢＯＴグループ６０に分けられる。先に述べたように、アクティブなセルを除＜ＴＯＰまたはＢＯＴグループにおける全てのセルは、アサート解除即ちグラウンド５６と接続されたワード線入力を有する。

実アレイ列の電気的特性を更にシミュレートするため、アクティブなセル（本例では＃＝１−１２）を含む全てのＴＯＰセルは更に、アドレス指定される時、ｄＢＬがゼロの論理値を保ち、ＮＯＴ　ｄＢＬが１の論理値を保つように構成される（図６が、典型的なメモリー・セルの詳細を示す）。本例では、これは、電源値６２であるＶｃＬが恒久的にセルのＮＯＴ　ｄＢＬ側と結合される故に生じる。

同様に、下部セル（ＢＯＴ）６０の全てが図７に示されるように、ｄＢＬ側６８のＶ（（と結合されて、ｄＢＬが常に１の論理値を保ち、ＮＯＴ　ｄＢＬが常にゼロの論理値を保つようにする。これは、ＴＯＰデータ格納構成の反対である。

図６のＴＯＰセルと同様に、ワード線６４がグラウンドに接続された全てのＢＯＴセルがアサート解除されるため、各通過トランジスタ６６はこれらのセルの電流をｄＢＬの各要素とは接続させない１．シかし、これらの値は、典型的なアレイ列に対する典型的なデータ記憶状況を表わすため、種々の上部および下部のセルに存在することが重要である。データ記憶のこのような分布は、電力が投入される毎に、予め定めたキャパシタンスのマツチングおよび一貫したデータ値の記憶を保証する。比較的類似したキャパシタンス特性を取得しながら、ダミー列におけるＴＯＰおよびＢ　ＯＴデータ記憶の全体的な構成が反転し得ることに注意されたい。

ＴＯＰ対ＢＯＴセルの分割は、通常各グループにおける総ダミー列数の半分（ＴＯＰ：＃＝１乃至１／２Ｎ；　ＢＯＴ：＃−１／２Ｎ＋１乃至Ｎ）。このため、ダミー列はアレイ列のキャパシタンス特性を更に整合する。

センス可能化回路の信号タイミングが特にプリチャージ信号ＮＯＴ　ＰＣに対する回路の依存性を示す図８に示される。スタティックＲＡＭは、プリチャージ信号７ＯＮＯＴ　ＰＣが各読出しまたは書込みサイクルでアサートされることを要求する。プリチャージ信号は、アサート解除時は、最初の位置７２に示される如く典型的な復号ワード線ビット信号ＷＬ、およびダミー・ワード線ｄＷＬ　７６信号に与えられた行のセルをアクティブ状態にさせることを許容する。これらの信号の各々は、長い行に存在する固有の線インピーダンスのため、それぞれ徐々にその全数値まで増大する。しかし、ＷＬ、およびｄＷＬが特定の値を得た後、電圧は典型的なビット線対ＢＬ／ＮＯＴ　ＢＬ７８およびダミー・ビット線ｄＢＬ８０の信号が電位を変化させ始めることを許容するに充分である。先に述べたように、Ｋの数倍のセルのｄＷＬによる並列駆動により、ダミー・ビット線信号８０がビット線信号７８より大きいことに注意されたい。

ダミー・ビット線ｄＢＬが特定の値に達した時、センス可能化信号５Ｅ８４は他の信号に比較してやや早（アサート状態になる。ＳＥがアサートされると、増幅が生じて出力されたデータＤ、、、／ＮＯＴ　Ｄ６．．８８が対応するセンス増幅器から得られる。Ｄ、、、／ＮＯＴ　Ｄ、、、は第２の時間８６に生じる。第１および第２の時間７２．８６間の差は、それぞれ総アクセス時間（ａｔ）であり、これはシステムにより略々最適化される。

アレイ・ビット線ＢＬ／ＮＯＴ　ＢＬ７８の信号は、図８に示されるように、小さな予め定めた電圧降下（例えば、５００ミリボルト）に制限され得る。これは、センス可能化信号５Ｅ８４に続いてアサート状態になるワード線消勢信号（ａｗｏｒｄ　１ｉｎｅ　ｄｅａｃｔｉｖａｔｉｎｇ　ｓｉｇｎａｌ）ＷＬ、＋＋９０により行われる。センス増幅器によるデータの有効な読出しに続（ワード線を消勢することにより、ＷＬ、、、ｌは各付勢されたセルがそのワード線を消勢することによりその各ビット線電圧を下方に更に駆動することを阻止する。このため、アクセス時間が最適化される詐りでなく、アクセス後に消費される電力も最小限に抑えられる。。

図１０に示される如きデコーダ回路１４９を用いて、ＷＬ、、、に応答してアドレス指定された各アレイ・ワード線を消勢する。、ＷＬ、、、、の反転要素はＮ０ＴＰＣおよびＡ　Ｄ　Ｄ　Ｒの多数のアドレス・ビットＡＤＤＲ，と共に多数の入力ＮＡＮＤゲート１５０に人力され、このＮＡＮＤゲートは全ての入力がアサートされる時、インバータ１５２を介してアドレス信号ＷＬ、を生じる。各行アドレスＷＬ１は、回路１４９と同じ独立的なデコーダ回路により生成される。

各ワード線アドレスに対するデコーダ回路は、セット１５４に並列に構成される。この回路セット１５４は、図２のＸ−デコーダ２８のブロックを構成する。適当な時間的遅延を整合するためダミーＸ−デコーダ３５がアレイ・セット１５４のＸ−デコーダの各々と類似して構成されることに注意されたい。しかし、この場合は、ＮＡＮＤゲート１５６はＮＯＴ　ＰＣ以外の人力１５８が恒久的にアサートされた状態ＶＬｌ：と結合される。このため、ｄＷＬは専らＮＯＴ　ＰＣのアサートに応答してアサートされる。

再び図８のタイミング図において、ビット線信号７８は、ＷＬ−＋ｔのアサートに続いて、平坦な状態を維持し、その後ＮＯＴ　ＰＣのアサートに続いて、第３の時間９２におけるその最小電圧降下から通常の高い状態へ戻り始める。プリチャージ信号ＮＯＴ　ＰＣは、読出し可能および増幅可能信号り。、１を受取るに充分な長さアサート解除されねばならず、またプリチャージ機能の実施に充分な長さのみアサートされねばならない。このため、サイクル時間は最小限に抑えられる。

ＷＬ、、、、自体は、例えばブリチャーンＮＯＴ　ＰＣ信号およびセンス可能化信号ＳＥを用いて図９に示されるように生成することができる。ＷＬｏ、、の生成は、本例では、インバータ９４でセンス可能化信号ＳＥの補数を生成し、これを、入力がＮＯＴ　ＰＣと接続された第２の２人力Ｎ　Ａ　Ｎ　Ｄゲート９８と接続された出力を有する２人力ＮＡＮＤゲート９６へ入力することにより構成されたＮ０ＴＴ　ＮＯＴ　Ｓフリツプフロップにより行われる。第２のＮＡＮＤゲート９８の出力もまたＮＡＮＤゲート９６の他の入力に接続されている。Ｎ　Ａ　Ｎ　Ｄゲート９８の出力は更に、ＷＬ、、、を得るためインバータに接続されている。

本発明によるセンス増幅回路９９は、特に図１１に開示されている。１０５の如きゲートにバブルで描かれたトランジスタはｐ−チャンネル・トランジスタであり、１１０のないものはｎ−チャンネル・トランジスタである。

アレイの相補的ビット線出力ＢＬ／ＮＯＴ　ＢＬの各多重ビット・グループ（例えば、４または８ビツトのグループ）は、Ｙ−ＤＥＣＯＤＥ信号により可能化される対応するＹ−デコーダ１００を介して接続される。このグループのビット線信号は、１対のセンス線信号ＳＬおよびＮＯＴ　ＳＬの１つの相補対としてデコーダから出る。多対のセンス線補数は、対応するセンス増幅回路９９と接続されている。各々が可能状態即ちグラウンドと接続されたゲートを有する１対のウィーク・パス・トランジスタ１０５（ミクロン単位のトランジスタの物理的幅と長さが３１５）は、それぞれセンス線信号を出力ノード１０６．１０７に結合する。

出力ノード１０６．１０７の各々と接続されたインバータ１０３は、それぞれり。、１およびＮＯＴ　Ｄ、ｕ、を生成する。

出力ノード１０６．１０７には、３つのより強力な直列トランジスタが接続されている。この直列トランジスタ１０２の内の２つは、それぞれ１本のリードが出力ノード１０６．１０７のそれぞれと接続され、それらの他のリードが電＃、ＶＣｃと接続されている。第３の直列トランジスタ１０４は、出力ノード１０６．１０７間に接続されている。直列トランジスタ１０２．１０４の各々は、そのゲートがセンス可能化信号ＳＥと接続されて、ＳＥがハイになる時遮断されるようになっている。更に２つのトランジスタ１０８がそれぞれ出力ノード１０６．１０７の１つと接続され、また別の底部ノード１０９で相互に接続されている。これらの別のトランジスタ１０８は、ゲートがそれぞれ直接接続された出力ノード１０７．１０６と反対に出力ノード１０６または１０７と交差接続されている。

底部ノード１０９はまた、別のリードが電源戻り線と接続されてＳＥにより可能化されるゲートを有する可能化トランジスタ１１０と接続されている。

センス可能化がアサート解除されると、この回路は出力ノード１０６．１０７を予め充電する。次いでＳＥがアサートされると、ＳＬおよびＮＯＴ　ＳＬにおける差電圧が交差接続されたトランジスタ１０８により増幅される。出力ノード１０６．１０７は、ウィーク・パス・トランジスタ１０５の抵抗遮断により迅速に移動することが許容される。

本回路の性能は図１２に詳細が示される。ＳＬとＮＯＴ　ＳＬ間の電圧差１１２、即ちセンス線電圧が同図の上部に示される。これら電圧は、ＮＯＴ　ＰＣのアサート解除後の時間１１．４で発散する。タイミング回路は、出力ノード１０６．１０７と対応する信号が初期カーブ１１８により示される如く電圧が降下し始めるアクセス時間ＡＴにわたり動作する。ＳＥのアサートのある時間後に、図１１のセンス増幅器が迅速に分離して、本例では、ノード１０７信号を５ボルトの差だけ下方にローの論理値に駆動しながら、ノート１０６信号を再び／％イの論理値に駆動する。Ｄ、、、、１およびＮＯＴ　Ｄ、、、は、それぞれ、出力ノート信号１０６．１０７の逆値であり、図１２の下部に示される。ノート１０７の信号がそのインバータの閾値より下降すると、ＮＯＴ　Ｄ。、ｌは迅速に立ち上がる。同様に、ノード１０６の信号はそのインバータの閾値より決して降下しないため、Ｄ、、、は常にローの状態を維持する。これがノード１０６．１０７信号の挙動と如何に対照的であるかに注目されたい。電圧の初期降下の後、交差接続された可使化トランジスタ１０８．１１０の相対的な強さのため、それぞれノード１０６は抵抗パス・トランジスタ１０５のサイズにより徐々に立ち上がるが、ノード１０７は迅速に降下してローの状態を維持する。

本発明を詳細に記述したが、当業者には、本発明の趣旨または範囲から逸脱することなく多くの変更が可能なことが明らかであろう。従って、本明細書は、単に事例を音するものであって、本発明の範囲が本文に示した特定の実施態様に限定されることを意図するものではない。本発明の範囲は、むしろ請求の範囲およびその相等技術によって決定されるべきものである。

ＦＩＧ、４ｏｕｔＦＩＧ、２ＦＩＧ、５ＦＩＧ、６ＦＩＧ、ｌ○ ＢＬ　ＮＯＴ　ＢＬＩＧ１１ＦＩＧ、１２要　約　言ダミー行のＸ−デコーダと反対側の遠端部におけるメモリー・セルと接続されるダミー行およびダミー列に形成された複数のメモリー　セルを有するスタティック・ランダム・アクセス・メモリー（ＲＡＭ）アレイにおけるデータ場所をアドレス指定するためのセンス可能化タイミング回路を提供する。ダミー行および列は、行および列に形成された複数のメモリー・セルを含むＲＡＭアレイと関連して同じ半導体チップ上に構成される。ダミー列は、ダミー行のダミー・ワード線と接続し、ダミー・ビット線を含む。ダミー・ワード線およびビット線の各々はアレイのワード線およびビット線とは別個である。ダミー・ワード線は、アレイ・ワード線のアドレス指定と同期された時点にアドレス指定される。ダミー列の少な（とも１つのメモリー・セルの信号を含むダミー・ビット線の少なくとも１つにおける予め定めた電圧変化の発生は、ダミー・ワード線のアドレス指定に応答して決定される。この決定に応答して、アレイ−ビット線信号の検出が可能となる。ダミー・ビット線により送られる信号は、複数の隣接メモリー・セルにより生成することができる。更に、この回路は、標阜的な論理値と等しくなるように、ＲＡＭアレイの補数のハイおよびローのビット線出力間の電圧差を増幅する検出の可能状態に応答する回路を含む。これは更に、ワード線によるビット線信号の生成を消勢する予め定めた電圧変化に応答して生成される信号を含む。

国際ｖ４ｆ報告国際調査報告Ｔｌｌｌｌｌ−一■ｌｍｌ　ｋ　ｐｍＰＩｗ　Ｉ−一ｈｍｍｍ＋＋ｎ　＋ｅ　ｎｗ　ｐｐｍ−イ一一嘲りｍｍ＋＋＋　ｋａｍ＋←一１賦障−|一Ｉ１ｓｔ−嘆ａｌｍ１べ自＄ｎｗ−一一一一１１−１−綱ｔ１１１１ｗｖｍｒ−−−１１１−−１一一−ｄａｔ１一一−１ｗ１レ１一嘴一−ＰｗｅｍＣＷｒｗｖＵＩＩＰ■汲■{＋ＩＩＩＩＮｌ−Ｊ ηＶ［ｚ岬１−Ｐｍｅｍ　Ｏｌｒ＋ｔｖ＠＋ｅＭ　時−１ｗｍｐｌ細１−ｉｍ＋＋ａ−ｂａｔｅ−ＦＭｌ村ｄｗ−１啼暫ｄ　一村１１一喝

Claims

【特許請求の範囲】

１．行および列に配列された複数のメモリー・セルを有するスタティック・ランダム・アクセス・メモリー（ＲＡＭ）におけるデータ場所をアドレス指定するためのセンス可能化タイミング回路において、ＲＡＭアレイの行および列と関連して形成されたダミー行およびダミー列に配列された別の複数のメモリー・セルを設け、前記ダミー列の各メモリー・セルはＸ−デコーダ入力と反対側の前記ダミー行の還端部における対応するセルに接続され、前記ダミー行は前記アレイのワード線とは別個のダミー・ワード線を有し、前記ダミー列は前記アレイのビット線と別個のビット線を有することと、前記アレイのワード線のアドレス指定と同期した時間に前記ダミー・ワード線をアドレス指定する手段と、前記アドレス指定手段に応答して、前記ダミー列の少なくとも１つのメモリー・セルの信号を保つ前記ダミー・ビット線の少なくとも１つにおける予め定めた電圧変化の発生を決定する手段であって、前記メモリー・セルが前記ダミー・ワード線と接続されたワード線入力を有することと、前記決定手段に応答して、前記アレイ・ビット線における信号を検出する手段と、を備えたことを特徴とする回路。
２．前記ダミー・ビット縁は、並列に接続されたビット線出力と前記ダミー・ワード線と並列に接続されたワード線入力とを有する複数の隣接メモリー・セルにより生成される信号を送り、前記ダミー列の他の全てのメモリー・セルがアサート解除されたワード線入力を有することを特徴とする請求項１記載の回路。
３．前記ダミー列が、前記ダミー行に隣接する第１のグループの隣接メモリー・セルを含み、各々がゼロおよび１の論理値の一方と永久に等しい第１のビット線出力信号を有し、かつ前記第１のビット線信号の補数となる論理値に永久に等しい第２のビット線出力信号とを有することを特徴とする請求項２記載の回路。
４．前記ダミー列が、前記第１のグループのメモリー・セルに隣接した第２のグループの隣接メモリー・セルを含み、各々が前記第１のグループのビット線出力信号に関する補数の論理値と永久に等しいビット線出力信号を有し、前記第２のグループが前記第１のグループより前記ダミー行から更に遠く前記列に沿って配置されることを特徴とする請求項３記載の回路。
５．前記第２のグループが、前記第１のグループのメモリー・セル数と等しいメモリー・セルを含むことを特徴とする請求項４記載の回路。
６．前記決定手段が、前記予め定めた電圧差を閾値の電圧値と比較する手段を含むことを特徴とする請求項１記載の回路。
７．前記検出手段が、標準論理値と等しく前記予め定めた電圧変化を増幅する手段を含むことを特徴とする請求項１記載の回路。
８．前記増幅手段が、前記検出手段に応答して、前記ＲＡＭアレイの相補的なハイおよびローのビット線出力間の電圧差を標準論理値の電圧差と等しく増加させる手段を含むことを特徴とする請求項７記載の回路。
９．前記出力信号が、並列に接続されたデータ出力を有する１２個の隣接メモリー・セルにより生成されることを特徴とする請求項１記載の回路。
１０．前記予め定めた電圧変化が電源電圧の少なくとも半分であることを特徴とする請求項９記載の回路。
１１．前記決定手段に応答して、前記アレイのワード線信号を消熱させる手段を更に設けることを特徴とする請求項１記載の回路。
１２．前記増幅手段が、各々が前記ビット線の少なくとも１対の相補出力の各々と接続された第１のリードと、第１および第２のノードに接続された第２のリードとおよび可能化状態で接続されたゲートとを有する１対のウイーク・パス・トランジスタと、各々が該第１および第２のノードの各々と接続された第１のリードと、電源に接続された第２のリードと、前記決定手段に応答してそれぞれ不能化されたゲートとを有する１対のプリチャージ・トランジスタと、前記第１および第２のノードの各々と接続された第１および第２のリードと、前記決定手段に応答して不能化されるゲートとを有する第３のプリチャージ・トランジスタと、各々が前記第１および第２のノードの各々と接続された第１のリードと、各々が相互に第３のノードで接続された第２のリードとを有する１対の第１および第２の結合トランジスタとを含み、前記第１および第２の結合トランジスタは各々、前記第１および第２のノードと接続されたゲートを有し、前記第３のノードと接続された第１のリードと、戻り電源と接続された第２のリードと、前記決定手段に応答して可能化されたゲートとを有する可能化トランジスタと、前記第１および第２のノードにおける補数電圧出力とを含むことを特徴とする請求項７記載の回路。
１３．前記第１および第２のノードが、各々これと接続された入力を有するインバータを含むことを特徴とする請求項１２記載の回路。
１４．前記決定手段がインバータを含むことを特徴とする請求項１０記載の回路。
１５．前記アドレス指定手段が、ＲＡＭのプリチャージ信号に応答してアドレス指定されたアレイ・ワード線と前記ダミー・ワード線とを付勢する手段を含むことを特徴とする請求項１０記載の回路。
１６．半導体チツプ上に行および列のグループに形成された複数のメモリー・セルと、ＲＡＭアレイの行および列と関連して形成されたダミー行およびダミー列に配列された別の複数のメモリー・セルとを設け、前記ダミー列の各メモリー・セルはＸ−デコーダ入力端と反対側の前記ダミー列の遠端部における対応するメモリー・セルから接続され、前記ダミー行は前記アレイのワード線と別個のダミー・ワード線を有し、前記ダミー列は前記アレイのビット線と別個のビット線を有することと、前記アレイ・ワード線のアドレス指定と同期した時間に前記ダミー・ワード線をアドレス指定する手段と、前記アドレス指定手段に応答して、前記ダミー列の少なくとも１つのメモリー・セルの信号を保つ前記ダミー・ビット線の１つにおける予め定めた電圧変化の発生を決定する手段とを設け、前記メモリー・セルは前記ダミー・ワード線と接続されたワード線入力を有することと、前記決定手段に応答して、前記アレイ・ビット線上の信号を検出する手段と、を設けてなることを特徴とするランダム・アクセス・メモリー（ＲＡＭ）。
１７．前記ダミー・ビット線は、が並列に接続さたビット線出力と各々前記ダミー・ワード線と並列に接続されたワード線入力とを有する複数の隣接メモリー・セルにより生成された信号を含み、前記ダミー列の他の全てのメモリー・セルがアサート解除されたワード線入力を有することを特徴とする請求項１６記載のランダム・アクセス・メモリー。
１８．前記ダミー列が、該ダミー列に隣接する第１のグループの隣接メモリー・セルを含み、各々がゼロおよび１の論理値の一方と永久に等しい第１のビット線出力信号を有し、かつ前記第１のビット線信号の補数の論理値に永久に等しい第２のビット線出力信号を有することを特徴とする請求項１７記載のランダム・アクセス・メモリー。
１９．前記ダミー列は、前記第１のグループメモリー・セルに隣接する第２のグループの隣接メモリー・セルを含み、各々が前記第１のグループのビット線出力信号に関する補数の論理値と永久に等しいビット線出力信号を有し、前記第２のグループが前記第１のグループより前記ダミー行から更に遠く前記列に沿って配置されることを特徴とする請求項１８記載のランダム・アクセス・メモリー。
２０．前記第２のグループが、前記第１のグループのメモリー・セル数と等しいメモリー・セル数を含むことを特徴とする請求項１９記載のランダム・アクセス・メモリー。
２１．前記決定手段が、前記予め定めた電圧変化を閾値の電圧値と比較する手段を含むことを特徴とする請求項１６記載のランダム・アクセス・メモリー。
２２．前記検出手段が、標準論理値と等しく前記予め定めた電圧変化を増幅する手段を含むことを特徴とする請求項１６記載のランダム・アクセス・メモリー。
２３．前記増幅手段が、前記検出手段に応答して、前記ＲＡＭアレイの相補的なハイおよびローのビット線出力間の電圧差を標準論理値の電圧差と等しく増加させる手段を含むことを特徴とする請求項２２記載のランダム・アクセス・メモリー。
２４．前記出力信号は、データ出力が並列に接続された１２個の隣接するメモリー・セルにより生成され、前記予め定めた電圧変化が電源電圧の少なくとも半分であることを特徴とする請求項１６記載のランダム・アクセス・メモリー。
２５．前記決定手段に応答して、前記アレイのワード線信号を消勢する手段を更に設けることを特徴とする請求項１６記載のランダム・アクセス・メモリー。
２６．前記決定手段がインバータを含むことを特徴とする請求項２４記載のランダム・アクセス・メモリー。
２７．前記増幅手段が、各々が前記ビット線の少なくとも１対の相補出力の各々と接続された第１のリードと、第１および第２のノードと接続された第２のリードと可能化状態で接続されたゲートとを有する１対のウイーク・パス・トランジスタと、各々が該第１および第２のノードの各々と接続された第１のリードと、電源と接続された第２のリードと、前記決定手段に応答してそれぞれ不能化されたゲートとを有する１対のプリチャージ・トランジスタと、前記第１および第２のノードの各々と接続された第１および第２のリードと、前記決定手段に応答して不能化されたゲートとを有する第３のプリチャージ・トランジスタと、各々が前記第１および第２のノードの各々と接続された第１のリードと、各々が相互に第３のノードで接続された第２のリードとを有する１対の第１および第２の結合トランジスタとを含み、該第１および第２の結合トランジスタは各々、前記第１および第２のノードと接続されたゲートを有し、前記第３のノードと接続された第１のリードと、戻り電源と接続された第２のリードと、前記決定手段に応答して可能化されたゲートとを有する可能化トランジスタと、前記第１および第２のノードにおける相補電圧出力とを含むことを特徴とする請求項２２記載のランダム・アクセス・メモリー。
２８．前記第１および第２のノードが、各々これと接続された入力を有するインバータを含むことを特徴とする請求項２７記載のランダム・アクセス・メモリー。
２９．前記アドレス指定手段が、ＲＡＭのプリチャージ信号に応答してアドレス指定されたアレイ・ワード線と前記ダミー・ワード線とを付勢する手段を含むことを特徴とする請求項１６記載のランダム・アクセス・メモリー。
３０．前記ダミー行および前記ダミー列の各々が、前記アレイ行およびアレイ列の各々のメモリー・セル数と少なくとも等しいメモリー・セル数を含むことを特徴とする請求項１６記載のランダム・アクセス・メモリー。
３１．行および列に配列された複数のメモリー・セルを有するスタティック・ランダム・アクセス・メモリー（ＲＡＭ）におけるデータ場所をアドレス指定するためのセンス可能化タイミング回路において、アレイの行および列に隣接してダミー行およびダミー列を形成し、ワード線入力からビット線出力への電気的経路、即ちアレイのワード線入力からアレイのビット線出力に対する最も長い電気的経路と少なくとも同じ長さの電気的経路を有する別の複数のメモリー・セルと、前記ダミー行および列のワード線、および前記アレイ行および列のワード線を実質的に同時にアドレス指定する手段と、前記ダミー行および列のビット線の出力における予め定めた電圧の発生に応答して、１つのアレイ・ビット線におけるビット線信号を検出してデータ値を決定する手段と、を設けてなることを特徴とするセンス可能化タイミング回路。