JP2007193943A - スタティック・ランダム・アクセス・メモリ - Google Patents

Abstract

【課題】自己計測方法を使って信号を供給し、センス増幅器をオンにする技術を取り入れ、重複列内の多数メモリセルを標準ビット線と略同等なキャパシタンスにする技術を提供する。
【解決手段】ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。
【選択図】図１

Description

本発明は、一般的に、行及び列アレイ内に配列された多数のビットセルを有するタイプの半導体メモリアーキテクチャに関する。更に詳細には、メモリは、自己計測制御信号（self-timed control signal）を生成するために使用されるビットセルの追加列を含む。その自己計測制御信号は、アクセスされたビットセルをサンプリングするための時間を見積もる。

今日、半導体メモリ設計は、典型的に、アレイを形成するため行及び列によって配列された複数のメモリセルを含んでいる。メモリセルの各行はワード線に接続されている。ワード線は、アドレスをデコードすることよって活性化された時に、その行のビットセルにアクセスする。ワード線の活性化によって、行の各ビットセルにおけるデータが、列における一対のビット線へ通過させられる。その列内では、ビットセルが位置されている。それから、センス増幅器が適当な時間でビット線上の電圧差をサンプリングし、そしてサンプリングされたデータを、任意の他の出力用のデータバスに運ぶことができる。ビット線を非常に速く、即ち差動真／補電圧（differential true / complement voltage）が充分に現れる前に、サンプリングすることは、ビット線を誤って読み出すことを生じる。実際に必要とされるサンプリングよりも遅くビット線をサンプリングすることは、動作を遅くしがちである。

多数の技術を使ってそのようなメモリアーキテクチュアを実行する。そのような技術及びアーキテクチュアの１つは、スタティックなＲＡＭ（ＳＲＡＭ）メモリアーキテクチュアを実行するため相補的なＭＯＳ（ＣＭＯＳ）技術を使用することである。このような技術及びアーキテクチュアでの最近の進歩がメモリに生じている。即ち、そのメモリは、高速、低電力、及び、容易な使用（即ち、ダイナミックＲＡＭ構造内でのようなリフレッシュな回路ではない）であり、非常に大きな記憶容量、より速いアクセス、及び、低価格を提供している。しかしながら、半導体チップの上でより多く且つより速く回路を強く押す努力によって、その回路が、変更製造、電力変化、及び、動作的な環境変化をもっと受けやすくなっている。例えば、メモリ回路を生成するために使用されたプロセス内での変更によって、半導体チップの一部分上に形成された回路が、そのチップにおける別の部分上の回路とは異なった動作特徴を持つ。これは特に、それぞれのビット線のサンプリング時に、センス増幅器に命じるイネーブル信号のようなタイミング信号を発生させた際に、面倒になる。このような変更によって、センス増幅器が非常に速くビット線をサンプリングし、起こりうる誤ったデータを生成する。

そのような変形を受け入れるために取られるべき１つの設計アプローチは、自己タイミング回路を一体化して、例えば、最適な時間でアクセスされたセルのサンプリングを可能にする信号を生成する。自己タイミングにより、発生されたタイミングが、メモリ自身に課された類似変更に従って、即ち処理変更、又は、動作状態（温度及び／又は電力変化）から生じた変更であるかに従って変更可能となる。そのような技術の１つは、インバータチェインを使って速い信号を遅らせ、アレイ制御信号を発生させる。

しかしながら、この技術は、三つの大きな欠点を有している。第１に、遅延変更が、低電圧動作用に設計されたメモリ回路内でしきい値と電源電圧変更とによって促進され得る。それ故に、しきい値と内部電源電圧変更とが、制御部内のインバータチェインとメモリアレイ領域との間でもっと多くの遅延ミスマッチを生じ得る。第２に、高い回路密度を得るために、ビットセル構造は頻繁に小サイズのトランジスタを使っている。そのトランジスタは、通常、論理領域の最小サイズＷより小さい。この小さなＷのトランジスタは、遅延ミスマッチを大きく見せるインバータチェイン内の典型的なデバイスより処理変更をもっと受けやすい。最後に、インバータチェイン遅延は、ＮＭＯＳ及びＰＭＯＳ内で支配されているが、メモリセル電流はＮＭＯＳの機能だけである。

従って、このような欠点を避ける処理が要求される。

概して、本発明はビットセルの重複列（duplicate column）を提供する。ビットセルの所定数が、所定状態に設定され、そして同時に接続されるので、リセット信号を生成するのと同時に全てアクセスされる。リセット信号はセンスイネーブル信号として使用され、それによってセンス増幅器はそれぞれのビット線を最も適した時にサンプリング可能にする。十分な電位差がビット線上で現れた時に、センス増幅器の活性化における正確な制御は、信頼できるメモリ動作をうまく達成する秘訣である。

本発明の利点は、実際のメモリセルを使ってビット線上で電位差の現れる時間を定める。これにより、アレイ内のメモリセル電流変更が、重複列のメモリセルによって密接に追跡されだろう。更に、ビット線上での全キャパシタンスの機能であるメモリセル電流が放電速度を制御し、それによってビット線上でのキャパシタンスの維持が重要になる。それ故に、重複ビット線上でキャパシタンスを出来るだけ密接に実際のビット線に従わせることは重要である。本発明は、重複列内の多数メモリセルを標準ビット線と略同等なキャパシタンスにする技術を提供する。

本発明のこれら及び他の態様と利点とが、以下の発明の説明と添付図面とから当業者にとって明白になるだろう。

本発明は、自己計測方法を使って信号を供給し、センス増幅器をオンにする技術を提供する。その自己計測方法は、メモリ回路自身にも影響を及ぼす変更と突然変化とによって引き続いて変化できる。それ故に、本発明によれば、ＳＲＡＭアレイと重複ビット線列とを設けられている。時々使用されるように、パディング列が形成されてＳＲＡＭアレイとパディング列自身との間に重複列を挟んでいる。

本発明の利点は、実際のメモリセルを使ってビット線上で電位差の現れる時間を定める。これにより、アレイ内のメモリセル電流変更が、重複列のメモリセルによって密接に追跡されだろう。更に、ビット線上での全キャパシタンスの機能であるメモリセル電流が放電速度を制御し、それによってビット線上でのキャパシタンスの維持が重要になる。それ故に、重複ビット線上でキャパシタンスを出来るだけ密接に実際のビット線に従わせることは重要である。本発明は、重複列内の多数メモリセルを標準ビット線と略同等なキャパシタンスにする技術を提供する。

さて、図に戻って、さしあたり図１に戻って、符号１０で一般的に記されたメモリシステムが、一部図式的な形で、図示されている。また、符号１０はＳＲＡＭアレイ１１を含んでいる。図示されたように、ＳＲＡＭアレイ１１は、Ｎ行（ロウ）１４（１４_１，…，１４_ｉ，１４_ｉ＋１，…，１４_ｎ）×Ｍ列（カラム）１６（１６_１，…，１６_ｍ−１，１６_ｍ）内に配列された多数のビットセル１２を有している。ワード線１８が、１つの行１４内の各ビットセル１２のパストランジスタに繋がり、そして各ビットセル１２が、通常のように、一対のビット線（ｂｌ／ｂｌｂ）２０に接続している。ワード線は、アドレス論理回路２３によって、クロック（ＣＬＫ）信号と、個々の列を識別するアドレス（ＡＤＤ）と、メモリ選択信号（図示せず）との受信上で最初に活性化される。アドレスは２ステージデコーディングによってデコードされ、その２ステージデコーディングは、プリデコーダ２４と、（ワード線ドライバ２６内に含まれたＡＮＤゲート２８によって示されたように）ワード線ドライバ２６によって実行された最終デコーディングとを含んでいる。

各列におけるビット線対２０のそれぞれは、列Ｉ／Ｏ論理回路３０に接続している。その列Ｉ／Ｏ論理回路３０は、列１６_ｍ−１及び１６_ｍに対して示されたように、バスドライバ３８を介してデータバス（図示せず）に適用する前に、１列から読み出されたデータを一時的に保持するためビット線プリチャージ回路３２、センス増幅器３４、及び、パイプラインラッチ３６を含んでいる。列Ｉ／Ｏ論理回路３０のそれぞれの動作が、Ｉ／Ｏ制御論理回路４０から信号を送ることによって制御される。そのＩ／Ｏ制御論理回路４０は、他の部材の間で、プリチャージ信号ＰＣＨＧとセンスイネーブル信号（ＳＥ）とを発展させ、ビット線対２０を最初にプリチャージして読み出し動作用に準備し、それからセンス増幅器をイネーブルしてビット線対２０上で電位差をサンプリングし、そしてラッチする。

ここまで、説明は従来のメモリシステム１０に関してであり、本発明を含んだものを除いてシステムの動作もまた従来通りである。簡潔には、メモリシステムの動作は次のようである。即ち、アドレス（と不図示のメモリ選択信号）がアドレス論理回路２３に適用され、ＣＬＫのエッジ（ここでは立ち上がりエッジ）でラッチされ、デコードイネーブル（ｄｅｃ＿ｅｎ）信号が、信号線５０上で発生され、後述する本発明の使用によって、自己計測ＲＥＳＥＴ信号にイニシャル（頭文字）を記す。同時に、受信されたアドレスが、プリデコーダ２４とワード線ドライバ２６とによってデコードされ、Ｎ本のワード線１８のうち１つを活性化する。信号線５０上のＲＥＳＥＴ信号が、Ｉ／Ｏ制御信号４０に適用され、信号送りを発生させる。その信号送りは、最初にビット線対２０をプリチャージし、本質的にビット線プリチャージ回路３２まで同時にビット線対２０を短絡させ、そしてビット線対２０を共通電圧（ここでは、電源電圧Ｖｄｄ）まで持ってくる。このように動作して等価ビット線の振幅を減少させ、それによって読み出し動作の速度を増大させる（好ましくは、類似短絡動作は、従来方法のように、読み出し動作におけるこの初期部分の間に、センス増幅器内で実行され、速度を増大させる）。

適用されたアドレスに対応するワード線１８が、選択されたワード線に対応した各行内のビットセルのパストランジスタ上にもどるように活性化される。ナウオン（now-on）パストランジスタは、ビットセルによって保持された状態（データ）を、各行のビット線対２０まで動かす（即ち、一方のビット線はそのプリチャージされたレベルから落ちるが、他方のビット線は相対的に不変のままである）ことは、ビット線対２０上での電位差を作り出す。適当な時間で、各列１６のセンス増幅器３４が、信号線５２上でＲＥＳＥＴ信号からのＩ／Ｏ制御論理回路２０によって現れた自己計測イネーブル信号と一緒にオンされる。

センス増幅器３０を慎重に動作させることは、即ち、データをラッチするためにセンス増幅器をオンした時は、確かな高速、低電力動作のために必須である。ビット線が確かな情報を提供可能なレベルまで放電する前に、直ぐにそれらをオンすることによって、誤った読み出し及びデータを生じ得る。他方、必要以上に遅れてそれらをオンする前に、非常に長く待つことによって、ビット線がひどく放電し、次のサイクルで更に高いプリチャージを必要とする。順次、これが必要以上の電力を消費する。しかしながら、あまりにも精密にタイミングをカットしないように注意されなければならない。なぜならば、上述された処理及び他の変更が、タイミングに影響を及ぼし、それによってセンス増幅器をオンにする可能性がある。こうして、１つのメモリチップ、又は、１つのメモリチップの一部分のために作動するタイミングが、別のチップ、又は、同一チップの別の部分のために作動しないかもしれない。その理由は、最悪に備えた設計パラダイムが利用され、自己計測タイミング信号が全ての条件、変更、及び突然変化に対して適切であることを保証するからである。しかしながら、この動作は、高速と低電力動作とを達成することに反している。

本発明は、自己計測方法を使って信号を供給し、センス増幅器をオンにする技術を提供する。その自己計測方法は、メモリ回路自身にも影響を及ぼす変更と突然変化とによって引き続いて変化できる。それ故に、本発明によれば、ＳＲＡＭアレイ１１と重複（ビット線）列６０とを設けられている。時々使用されるように、パディング列６２が形成されてＳＲＡＭアレイ１１とパディング列自身との間に重複列６０を挟んでいる（パディング列６２のようなパディング列は、メモリアレイの周辺で頻繁に使用されている。それは動作しない；その機能が保証していることは、エッジ列、即ち従来のメモリ設計での列１６_ｍ 、又は、ここでの重複列６０が、そのような構造の周辺で頻繁に発見された逸脱を受けないことである）。

好ましくは、列のビットセルが、他の列のビットセル１２と略同一なキャパシタンス（静電容量）を有するために、重複（ビット線）列６０が列１６に良く似ている。こうして、好ましくは、重複列の配置は、図１で示されるように、他のメモリ列１６の隣に平行である。

重複列６０は、所定状態に対して「ハードワイヤ」（hard-wired）に組み込まれるように形成されたＮビットセル６４を含んでいる。ハードワイヤに組み込むことは、２つのＣＭＯＳインバータのうち一方又は他方のゲートリードを電源電圧Ｖｄｄに連結することによって達成される。ここでは、図１が示すように、右側のＣＭＯＳインバータを形成するＰＭＯＳ及びＮＭＯＳのゲートリードは、電源電圧に接続されている。右側のビット線６６は信号線５２に接続され、図から理解されるように、ＲＥＳＥＴ信号を現すのは、ビットセル６４における選択数のアクセスである。

普通は、パディング列６２用であるビット線７０は、パディング列に接続されていないが、重複列６０用の１つのワード線として使用されている。こうして、ビットセル６４における選択数のパストランジスタのゲートは、「ワード線」７０に接続されている。選択されなかったビットセルのパストランジスタは、接地されたゲートを有している。ワード線７０は、信号線５０に繋がって、アドレス論理回路２３によって供給されたｄｅｃ＿ｅｎ信号を受け取る。示されたように、重複列６０の全ビットセル６４が、ワード線７０に接続されているわけではない。センス増幅器が適当な時間にサンプリングできるタイミングで、ＲＥＳＥＴ信号を発展させるのに要するビットセルの数だけが、使用される。例えば、２５６行×２５６列を有するアレイ、即ち、８Ｋメモリ内では、ビットセル６４のうち７つだけが必要とされる。従って、（２５６の）ビットセル６４_１，…，６４_７のうち７つだけが、ワード線７０に接続されている。

図２を参照すると、読み出しサイクルが示されている。時刻ｔ_０ でシステムクロック（ＣＬＫ）の増加を開始すると、ｄｅｃ＿ｅｎがアサートされ、重複列６０のために使用されたワード線７０に接続される。重複列６０におけるビットセルの右側トランジスタが、電源電圧Ｖｄｄに接続されたゲートを有し、（バー）データ状態を保持するので、ビットセル６４_１，…，６４_７が、対応するビット線６６をディスチャージし始め、信号線５２に運ばれた負状態のＲＥＳＥＴ信号を現す。プリチャージ信号（ＰＣＨＧ）は、以前にビット線（ｂｌ／（バー）ｂｌ）に適用され、そのビット線を所定の電圧、例えば、電源電圧Ｖｄｄまでプリチャージし、時刻ｔ_１０でオフされる。暫くした後に、適用されたアドレスがデコードされ、アドレスに対応するワード線を、時刻ｔ_２ でワード線信号（ＷＬ）に適用させる。これによって、ビットセルの（バー）データに対応するビット線ｂｌ／（バー）ｂｌの一方が、対応するビット線をプリチャージする；ビット線の他方は相変わらず高い。それから、時刻ｔ_３ でＲＥＳＥＴ信号が、重複列６０のビットセル６４_１ ，…，６４_７ から形成される。ＲＥＳＥＴ信号は、Ｉ／Ｏ制御論理回路４０を介して通過され、時刻ｔ_４ でセンスイネーブル（ＳＥ）信号を生成し、そのために、列１６の各々のセンス増幅器３４が、対応するビット線ｂｌ／（バー）ｂｌ上の電位差をサンプリングできる。ＲＥＳＥＴ信号もまた動作してワード線をリセットし、そして信号ＷＬ及びＰＣＨＧをプリチャージし、次のサイクル用にそれらの信号を準備する。

上で指摘されたように、重複列６０のビット線６６に接続されるように選択された多数のビットセル６４は、時間に基づいている。その時間は、センス増幅器３４による正確なセンシングのために、列１６のビット線上で十分な電位差を現すのに要する。また、上で指摘されたように、これにより、経験に基づいて２５６×２５６のメモリアレイ用に７つのビットセルが決定される。ビットセルの残りは、メモリアレイの他の設計のために決定される必要がある。

発明における他の実施の形態では、メモリシステム１０が、プログラム可能な遅延８０を、微同調まで、即ちＲＥＳＥＴ信号の出現まで提供されるだろう。

上述の記載は、発明における好ましい実施の形態についてである。逸脱及び変更が、添付された特許請求の範囲によって定義された発明の範囲から逸脱することなく行われ得る。例えば、ライン５０上で運ばれて重複列６０によりＲＥＳＥＴ信号の生成を開始するｄｅｃ＿ｅｎ信号は、アドレス信号及びメモリ選択信号（図示せず）の生成物として説明されている。これはそういう実情を必要としない。従来のように、ｄｅｃ＿ｅｎ信号はアドレス信号だけから現れ得る。

メモリアレイを概略的に表示する図であり、本発明による自己計測信号を発生させるために利用された重複列を示している。 図１で実行されたように、本発明の動作を示すタイミングの図である。

符号の説明

１０ メモリシステム
１１ ＳＲＡＭアレイ
１２ ビットセル
１４ Ｎ行
１４_１，…，１４_ｉ，１４_ｉ＋１，…，１４_ｎ 行
１６ Ｍ列
１６_１，…，１６_ｍ−１，１６_ｍ 列
１８ ワード線
２０ ビット線
２３ アドレス論理回路
２４ プリデコーダ
２６ ワード線ドライバ
２８ ＡＮＤゲート
３０ 列Ｉ／Ｏ論理回路
３２ プリチャージ回路
３４ センス増幅器
３６ パイプラインラッチ
３８ バスドライバ
４０ Ｉ／Ｏ制御論理回路
５０ 信号線
５２ 信号線
６０ 重複列
６２ パディング列
６４ Ｎビットセル
６４_１，…，６４_７ ビットセル
６６ ビット線
７０ ビット線

Claims (6)

1. データの格納が可能で、一対のアクセストランジスタを含むスタティックメモリセルが行列状に配列されたメモリアレイと、
   行ごとに設けられ、対応の行のスタティックメモリセルの一対のアクセストランジスタのゲート電極に接続された複数のワード線と、
   列ごとに設けられ、対応の列のスタティックメモリセルの一対のアクセストランジスタにそれぞれ接続された複数のビット線対と、
   前記メモリアレイに隣接して設けられ、前記ワード線とゲート電極が分離して設けられた第１のアクセストランジスタを含み、前記第１のアクセストランジスタを介して互いに２値のデータの内の同じ一方の値のデータを出力可能なようにデータが固定された複数のデータ固定メモリセルが列状に並べられた重複メモリセル列と、
   前記複数のデータ固定メモリセルの第１のアクセストランジスタに接続された重複列ビット線と、
   前記メモリアレイ内のいずれかのアドレスのスタティックメモリセルの選択を示すアドレス信号の入力に応じて、前記いずれかのワード線を活性化させるワード線選択手段と、
   前記アドレス信号の入力に応じて、前記重複列ビット線に接続されたうちの複数の第１のアクセストランジスタが活性化されるよう、前記第１のアクセストランジスタのゲート電極に活性化信号を伝達する配線と、
   対応の列のビット線対とそれぞれ接続され、前記重複列ビット線からの信号に応じて活性化されて、対応のビット線対のデータを増幅する複数のセンス増幅器とを備える、スタティック・ランダム・アクセス・メモリ。
2. データの格納が可能で、一対のアクセストランジスタを含むスタティックメモリセルが行列状に配列されたメモリアレイと、
   行ごとに設けられ、対応の行のスタティックメモリセルの一対のアクセストランジスタのゲート電極に接続された複数のワード線と、
   列ごとに設けられ、対応の列のスタティックメモリセルの一対のアクセストランジスタにそれぞれ接続された複数のビット線対と、
   前記メモリアレイに隣接して設けられ、前記ワード線とゲート電極が分離して設けられた第１のアクセストランジスタを含み、前記第１のアクセストランジスタを介して互いに２値のデータの内の同じ一方の値のデータを出力可能なようにデータが固定された複数のデータ固定メモリセルが列状に並べられた重複メモリセル列と、
   前記複数のデータ固定メモリセルの第１のアクセストランジスタに接続された重複列ビット線と、
   前記メモリアレイ内のいずれかのアドレスのスタティックメモリセルの選択を示すアドレス信号の入力に応じて、前記いずれかのワード線を活性化させ、前記重複列ビット線からの信号に応じて、前記活性化されたワード線を非活性化させることが可能なワード線選択手段と、
   前記アドレス信号の入力に応じて、前記重複列ビット線に接続されたうちの複数の第１のアクセストランジスタが活性化されるよう、前記第１のアクセストランジスタのゲート電極に活性化信号を伝達する配線とを備える、スタティック・ランダム・アクセス・メモリ。
3. 対応の列のビット線とそれぞれ接続され、前記重複列ビット線からの信号に応じて活性化されて、対応のビット線のデータを増幅する複数のセンス増幅器を備える、請求項２に記載のスタティック・ランダム・アクセス・メモリ。
4. 前記複数のデータ固定メモリセルは、２値のデータの内の低いほうのレベルの値を出力可能なようにデータが固定されている、請求項１から３のいずれかに記載のスタティック・ランダム・アクセス・メモリ。
5. 前記複数のデータ固定メモリセルは、前記第１のアクセストランジスタと対となる第２のアクセストランジスタをそれぞれ含み、
   前記複数の第２のアクセストランジスタのゲート電極は、それぞれ対応の行のワード線に接続されている、請求項１から４のいずれかに記載のスタティック・ランダム・アクセス・メモリ。
6. 前記重複メモリセル列は、前記第１のアクセストランジスタのゲート電極に活性化信号を伝達する配線に接続されたデータ固定メモリセルと、前記第１のアクセストランジスタのゲート電極が非活性化レベルに固定されたデータ固定メモリセルを有する請求項１から５のいずれかに記載のスタティック・ランダム・アクセス・メモリ。

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