JPH0883491A - データ読出回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ読出回路において、高速のアクセスを
実現すること、動作を安定化させること、およびアクセ
スタイムのアンバランスを抑制することである。 【構成】 このデータ読出回路では、入出力線対ＩＯ，
／ＩＯの電位差に応じたレベルの信号を出力するセンス
アンプの出力信号が、第１のトライステートインバータ
２および第２のトライステートインバータ３を介して出
力される。第１のトライステートインバータ２の出力ノ
ードＮ１と、センスアンプ１の出力ノードＮ３との間に
プリチャージ用のＮＭＯＳトランジスタ５１が設けられ
る。センスアンプ１および第１のトライステートインバ
ータ２が非活性化されている場合、トランジスタ５１も
非活性化される。これにより、ノードＮ４とノードＮ３
とがトランジスタ５１を介して接続されるため、ノード
Ｎ３が中間電位にプリチャージされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に用
いるデータ読出回路に関し、特に、メモリセルから入出
力線対に伝達されたデータを読出すためのデータ読出回
路に関する。

【０００２】

【従来の技術】半導体記憶装置では、メモリセルにデー
タが書込まれる。このような半導体記憶装置には、メモ
リセルに書込まれたデータを読出すためのデータ読出回
路が設けられている。メモリセルからデータを読出す場
合、メモリセルに記憶されたデータが、ビット線対に伝
達され、さらに、そのデータがビット線対からカラム選
択ゲート等を介して入出力線対に伝達される。

【０００３】入出力線対には、データ読出回路が接続さ
れている。このデータ読出回路は、メモリセルから伝達
されたデータに応じて入出力線対に生じた電位差を感知
・増幅し、その電位差に応じたレベルの読出データを外
部へ出力させる動作を行なう。

【０００４】図７は、従来のデータ読出回路の回路図で
ある。図７を参照して、このデータ読出回路は、センス
アンプ１、トライステートインバータ２および３、スタ
ティックラッチ回路４ならびにＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）５５を含
む。

【０００５】センスアンプ１は、１対の入力ノードを有
し、その入力ノードに１対の入出力線対ＩＯおよび／Ｉ
Ｏが接続される。さらに、センスアンプ１は、制御信号
としてセンスイネーブル信号ＳＥを受ける。

【０００６】電源電位Ｖｄｄを受ける電位ノードＮ１
と、センスアンプ１の出力ノードとしてのノードＮ３と
の間に、プリチャージ用のＰＭＯＳトランジスタ５５が
接続される。このＰＭＯＳトランジスタ５５は、ゲート
電極にセンスイネーブル信号ＳＥを受ける。

【０００７】トライステートインバータ２は、信号振幅
の増幅のためのインバータである。このトライステート
インバータ２には、センスアンプ１から出力された信号
が入力される。さらに、トライステートインバータ２
は、制御信号としてセンスイネーブル信号ＳＥを受け
る。

【０００８】スタティックラッチ回路４は、一方のイン
バータの入力端子が他方のインバータの出力端子に接続
され、一方のインバータの出力端子が他方のインバータ
の入力端子に接続されたラッチ回路を構成するインバー
タ４１および４２を含む。このスタティックラッチ回路
４においては、インバータ４２の出力端子とインバータ
４１の入力端子との間のノードが、トライステートイン
バータ２の出力ノードとしてのノードＮ４に接続され
る。

【０００９】トライステートインバータ３は、出力用の
インバータである。このトライステートインバータ３に
は、トライステートインバータ２から出力された信号が
入力される。さらに、トライステートインバータ３は、
制御信号として出力イネーブル信号ＯＥを受ける。トラ
イステートインバータ３の出力信号は、出力ノードとし
てのノードＮ５に供給される。

【００１０】次に、図７のデータ読出回路の動作につい
て説明する。センスイネーブル信号ＳＥがＬレベルであ
る場合は、センスアンプ１およびトライステートインバ
ータ２がともに非活性状態（ハイインピーダンス状態）
になり、それとともに、ＰＭＯＳトランジスタ５５が導
通状態になる。

【００１１】ＰＭＯＳトランジスタ５５が導通すること
により、電源電位ＶｄｄがノードＮ３に供給される。こ
れにより、センスアンプ１が非活性状態である場合にお
いて、ノードＮ３が電源電位Ｖｄｄのレベルにプリチャ
ージされる。このプリチャージは、アクセス速度を向上
するために行なわれる。

【００１２】そして、その後、センスイネーブル信号Ｓ
ＥがＨレベルになると、センスアンプ１およびトライス
テートインバータ２がともに活性化され、それととも
に、ＰＭＯＳトランジスタ５５が非導通状態になる。こ
の場合、センスアンプ１においては、入出力線対ＩＯお
よび／ＩＯの電位差を感知・増幅する。これにより、セ
ンスアンプ１は、入出力線対ＩＯおよび／ＩＯの信号状
態（電位差の状態）に応じたレベルの信号を出力する。

【００１３】この場合、トライステートインバータ２
は、入力された信号を反転増幅して出力する。ここで
は、入力された信号の振幅が増幅される。

【００１４】スタティックラッチ回路４は、インバータ
４１および４２によってトライステートインバータ２の
出力信号をラッチする。すなわち、スタティックラッチ
回路４によって、ノードＮ４の電位が保持される。

【００１５】トライステートインバータ３は、出力イネ
ーブル信号ＯＥに応答して活性化される。トライステー
トインバータ３は、活性化された場合に、入力された信
号を反転して出力する。

【００１６】次に、図７のデータ読出回路において、２
つのデータが連続して読出される場合の動作（以下、連
続読出動作と呼ぶ）について説明する。

【００１７】連続読出動作には、次の４種類の動作があ
る。第１の連続読出動作は、Ｈレベル−Ｈレベルの順に
データが読出される動作である。第２の連続読出動作
は、Ｈレベル−Ｌレベルの順にデータが読出される動作
である。第３の連続読出動作は、Ｌレベル−Ｌレベルの
順にデータが読出される動作である。第４の連続読出動
作は、Ｌレベル−Ｈレベルの順にデータが読出される動
作である。

【００１８】図８は、図７のデータ読出回路における連
続読出動作を示すタイミングチャートである。

【００１９】この図８においては、第１〜第４の連続動
作を順次行なった例が示される。さらに、図８において
は、連続動作におけるセンスイネーブル信号ＳＥ、ノー
ドＮ３の電位、ノードＮ４の電位およびノードＮ５の電
位がそれぞれ示される。そして、これらの連続動作の場
合には、出力イネーブル信号ＯＥをＨレベルに固定して
いる。

【００２０】まず、第１の連続動作について説明する。
この場合には、まず、最初のセンスサイクル（センス動
作が行なわれる期間）ＳＣにおいて、Ｈレベル（電源電
位Ｖｄｄのレベル）のデータが読出される。

【００２１】その後、プリチャージサイクル（プリチャ
ージが行なわれる期間）ＰＣにおいてノードＮ３がＨレ
ベルにプリチャージされ、さらに、次のセンスサイクル
ＳＣにおいてＨレベルのデータが読出される。

【００２２】この場合は、ノードＮ３が継続してＨレベ
ルになるため、ノードＮ４が継続してＨレベルになる。
したがって、この第１の連続動作の場合には、アクセス
タイムに問題が生じない。

【００２３】次に、第２の連続動作について説明する。
この場合には、最初のセンスサイクルＳＣにおいてＨレ
ベルのデータが読出される。その後、プリチャージサイ
クルＰＣでノードＮ３がＨレベルにプリチャージされ、
次のセンスサイクルＳＣにおいてＬレベル（接地電位ｇ
ｎｄのレベル）のデータが読出される。

【００２４】この場合は、プリチャージサイクルＰＣに
おいてノードＮ３がＨレベルにプリチャージされた後に
Ｌレベルの読出が行なわれるため、ノードＮ３のレベル
がＬレベルに変化するまでに長時間を要する。したがっ
て、この場合は、アクセスタイムＴａｃ３が遅くなる。

【００２５】さらに、トライステートインバータ２の動
作においては、入力振幅が大きい場合に信号レベルが論
理しきい値に達するまでに長時間を要する。このため、
第２の連続読出動作においては、さらにアクセスタイム
が遅くなる。

【００２６】次に、第３の連続読出動作について説明す
る。この場合には、最初のセンスサイクルＳＣにおいて
Ｌレベルのデータが読出される。その後、プリチャージ
サイクルＰＣにおいてノードＮ３がＨレベルにプリチャ
ージされ、次のセンスサイクルＳＣにおいてＬレベルの
データが読出される。

【００２７】この場合は、ノードＮ３の電位が、プリチ
ャージによってＨレベルまで上昇された後に、後のセン
スサイクルＳＣでＬレベルまで下げられる。そのため、
後のセンスサイクルＳＣにおいて電位の下降に長時間を
要する。このため、アクセスタイムが長くなり、そのよ
うなアクセスタイムの遅れに起因してノードＮ４の電位
が一時的に下降する。

【００２８】ただし、そのようにノードＮ４の電位に変
化が生じても、スタティックラッチ回路４には１サイク
ル前のセンスサイクルＳＣにおいて読出されたデータが
保持されているため、ノードＮ５の電位は変化しない。

【００２９】このように、第３の連続読出動作において
は、動作が不安定になるという問題がある。

【００３０】次に、第４の連続読出動作について説明す
る。この場合には、まず最初のセンスサイクルＳＣにお
いてＬレベルのデータが読出される。その後、プリチャ
ージサイクルＰＣにおいてノードＮ３がＨレベルにプリ
チャージされ、後のセンスサイクルＳＣにおいてＨレベ
ルのデータが読出される。

【００３１】この場合は、ノードＮ３の電位が、プリチ
ャージによってＨレベルに向かって上昇された後に後の
センスサイクルＳＣにおいてＨレベルにされる。

【００３２】このように、第４の連続読出動作において
は、アクセスタイムＴａｃ４に問題は生じない。

【００３３】

【発明が解決しようとする課題】以上に説明したよう
に、従来のデータ読出回路においては、センスアンプの
出力側のノードＮ３を電源電位にプリチャージすること
に起因して、次のような３つの問題が生じる。

【００３４】その第１の問題は、第２の連続読出動作の
場合のように、アクセスタイムが遅くなるということで
ある。第２の問題は、第３の連続読出動作の場合のよう
に動作が不安定になるということである。第３の問題
は、第２の連続読出動作におけるアクセスタイムと、第
４の連続読出動作におけるアクセスタイムとが異なるた
め、アクセスタイムがアンバランスであるということで
ある。

【００３５】この発明は、このような問題を解決するた
めになされたものである。この発明の目的は、アクセス
タイムを高速化することが可能なデータ読出回路を提供
することである。この発明の他の目的は、データ読出回
路の動作を安定化することである。この発明のさらに他
の目的は、アクセスタイムのアンバランスを抑制するこ
とが可能なデータ読出回路を提供することである。

【００３６】

【課題を解決するための手段】請求項１に記載の本発明
は、第１および第２の電位で規定される電源電圧の供給
を受けて動作し、メモリセルから入出力線対に伝達され
たデータを読出すためのデータ読出回路であって、セン
スアンプ、第１のトライステートインバータ、ラッチ手
段、第２のトライステートインバータおよびプリチャー
ジ手段を備える。

【００３７】センスアンプは、第１の制御信号を受け、
その第１の制御信号に応答して活性化され、メモリセル
から伝達されたデータに応じて入出力線対に生じた電位
差を感知・増幅し、その電位差に応じたレベルの信号を
出力する。

【００３８】第１のトライステートインバータは、セン
スアンプが活性化された場合に活性化され、センスアン
プから出力された信号を反転増幅して出力する。ラッチ
手段は、第１のトライステートインバータから出力され
た信号をラッチする。

【００３９】第２のトライステートインバータは、第２
の制御信号を受け、その第２の制御信号に応答して活性
化され、ラッチ手段でラッチされた信号を反転して出力
する。

【００４０】プリチャージ手段は、センスアンプが活性
化されていない場合に活性化され、センスアンプの出力
ノードを第１および第２の電位の間の中間電位にプリチ
ャージする。

【００４１】請求項２に記載の本発明は、第１および第
２の電位で規定される電源電圧の供給を受けて動作し、
メモリセルから入出力線対に伝達されたデータを読出す
ためのデータ読出回路であって、センスアンプ、第１の
トライステートインバータ、ラッチ手段、第２のトライ
ステートインバータおよびＭＯＳトランジスタを備え
る。

【００４２】センスアンプは、第１の制御信号を受け、
その第１の制御信号に応答して活性化され、メモリセル
から伝達されたデータに応じて入出力線対に生じた電位
差を感知・増幅し、その電位差に応じたレベルの信号を
出力する。第１のトライステートインバータは、センス
アンプが活性化された場合に活性化され、センスアンプ
から出力された信号を反転増幅して出力する。

【００４３】ラッチ手段は、第１のトライステートイン
バータから出力された信号をラッチする。

【００４４】第２のトライステートインバータは、第２
の制御信号を受け、その第２の制御信号に応答して活性
化され、ラッチ手段でラッチされた信号を反転して出力
する。

【００４５】ＭＯＳトランジスタは、センスアンプの出
力ノードと、第１のトライステートインバータの出力ノ
ードとの間に設けられ、センスアンプが活性化されてい
ない場合に導通される。

【００４６】請求項３に記載の本発明は、第１および第
２の電位で規定される電源電圧の供給を受けて動作し、
メモリセルから入出力線対に伝達されたデータを読出す
ためのデータ読出回路であって、センスアンプ、第１の
トライステートインバータ、ラッチ手段、第２のトライ
ステートインバータおよび第３のトライステートインバ
ータを備える。

【００４７】センスアンプは、第１の制御信号を受け、
その第１の制御信号に応答して活性化され、メモリセル
から伝達されたデータに応じて入出力線対に生じた電位
差を感知・増幅し、その電位差に応じたレベルの信号を
出力する。

【００４８】第１のトライステートインバータは、セン
スアンプが活性化された場合に活性化され、センスアン
プから出力された信号を反転増幅して出力する。

【００４９】ラッチ手段は、第１のトライステートイン
バータから出力された信号をラッチする。

【００５０】第２のトライステートインバータは、第２
の制御信号を受け、その第２の制御信号に応答して活性
化され、ラッチ手段でラッチされた信号を反転して出力
する。

【００５１】第３のトライステートインバータは、入力
端子および出力端子がともにセンスアンプの出力ノード
に接続され、センスアンプが活性化されていない場合に
活性化される。

【００５２】請求項４に記載の本発明は、第１の電位お
よびその電位よりも低い第２の電位で規定される電源電
圧の供給を受けて動作し、メモリセルから入出力線対に
伝達されたデータを読出すためのデータ読出回路であっ
て、センスアンプ、第１のトライステートインバータ、
ラッチ手段、第２のトライステートインバータ、第１の
電位ノード、第２の電位ノード、接続ノード、ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタを備える。

【００５３】センスアンプは、第１の制御信号を受け、
その第１の制御信号に応答して活性化され、メモリセル
から伝達されたデータに応じて入出力線対に生じた電位
差を感知・増幅し、その電位差に応じたレベルの信号を
出力する。

【００５４】第１のトライステートインバータは、セン
スアンプが活性化された場合に活性化され、センスアン
プから出力された信号を反転増幅して出力する。ラッチ
手段は、第１のトライステートインバータから出力され
た信号をラッチする。

【００５５】第２のトライステートインバータは、第２
の制御信号を受け、その第２の制御信号に応答して活性
化され、ラッチ手段でラッチされた信号を反転して出力
する。

【００５６】第１の電位ノードは、第１の電位を受け
る。第２の電位ノードは、第２の電位を受ける。接続ノ
ードは、センスアンプの出力ノードに接続される。

【００５７】ＰＭＯＳトランジスタは、第１の電位ノー
ドと接続ノードとの間に接続され、センスアンプが活性
化されていない場合に導通される。ＮＭＯＳトランジス
タは、接続ノードと第２の電位ノードとの間に接続さ
れ、センスアンプが活性化されていない場合に導通され
る。

【００５８】

【作用】請求項１に記載の本発明によれば、第１の制御
信号に応答してセンスアンプが活性化された場合に、第
１のトライステートインバータも活性化される。その場
合には、センスアンプが入出力線対の電位差に応じたレ
ベルの信号を出力し、その信号を第１のトライステート
インバータが反転増幅する。

【００５９】第１のトライステートインバータの出力信
号は、ラッチ手段でラッチされる。ラッチ手段でラッチ
された信号は、第２のトライステートインバータによっ
て反転されて出力される。

【００６０】センスアンプが活性化されていない場合、
すなわち、センスアンプが活性化される前には、プリチ
ャージ手段によって、センスアンプの出力ノードが第１
および第２の電位の間の中間電位にプリチャージされ
る。

【００６１】このため、前回のデータ読出の後のデータ
読出において、センスアンプが活性化される際には、プ
リチャージ手段によってセンスアンプの出力ノードが中
間電位にプリチャージされている。これにより、センス
アンプが出力する信号のレベルが第１の電位の側に変化
する場合も、第２の電位の側に変化する場合もともに、
その信号のレベルが短時間で変化する。したがって、ア
クセスタイムが高速化される。

【００６２】また、センスアンプの出力信号が中間電位
を起点として変化するため、第１のトライステートイン
バータに入力される信号の振幅が小さい。このため、第
１のトライステートインバータにおいて、入力信号が論
理しきい値に達するのが早い。

【００６３】したがって、第１のトライステートインバ
ータの出力信号の論理が変化するタイミングが早いの
で、第１のトライステートインバータでの論理変化の際
におけるアクセスタイムの遅れが防がれる。

【００６４】さらに、活性化された状態のセンスアンプ
の出力信号の変化の開始レベルが中間電位であるため、
前回に読出されたデータのレベルと、その次の回に読出
されるデータのレベルとがどのような関係であっても、
次の回に読出されるデータについてのアクセスタイムが
一定になる。

【００６５】請求項２に記載の本発明によれば、第１の
制御信号に応答してセンスアンプが活性化された場合、
第１のトライステートインバータも活性化される。その
場合には、センスアンプが入出力線対の電位差に応じた
レベルの信号を出力し、その信号を第１のトライステー
トインバータが反転増幅する。

【００６６】第１のトライステートインバータの出力信
号は、ラッチ手段でラッチされる。ラッチ手段でラッチ
された信号は、第２のトライステートインバータによっ
て反転されて出力される。

【００６７】センスアンプが活性化されていない場合、
すなわち、センスアンプが活性化される前には、ＭＯＳ
トランジスタが導通する。これにより、第１のトライス
テートインバータの出力ノードの電位が、ＭＯＳトラン
ジスタを介してセンスアンプの出力ノードに供給され
る。

【００６８】その場合、ＭＯＳトランジスタからセンス
アンプの出力ノードに供給される電位は、第１のトライ
ステートインバータの出力ノードの電位からＭＯＳトラ
ンジスタのしきい値電圧分上昇または下降した電位が供
給される。すなわち、センスアンプの出力ノードには第
１および第２の電位の中間電位が供給される。

【００６９】これにより、センスアンプが活性化される
前には、センスアンプの出力ノードの電位が第１および
第２の電位の間の中間電位にプリチャージされる。

【００７０】このため、前回のデータ読出の後のデータ
読出において、センスアンプが活性化される際には、セ
ンスアンプの出力ノードが中間電位にプリチャージされ
ている。これにより、センスアンプが出力する信号のレ
ベルが、第１の電位の側に変化する場合も、第２の電位
の側に変化する場合もともに、その信号のレベルが短時
間で変化する。したがって、アクセスタイムが高速化さ
れる。

【００７１】また、センスアンプの出力信号が中間電位
を起点として変化するため、第１のトライステートイン
バータに入力される信号の振幅が小さい。このため、第
１のトライステートインバータにおいて、入力信号が論
理しきい値に達するタイミングが早い。

【００７２】したがって、第１のトライステートインバ
ータの出力信号の論理が変化するタイミングが早いた
め、第１のトライステートインバータでの論理変化の際
におけるアクセスタイムの遅れが防がれる。

【００７３】さらに、活性化された状態のセンスアンプ
の出力信号の変化の開始レベルが、中間電位であるた
め、前回に読出されたデータのレベルと、その次の回に
読出されるデータのレベルとがどのような関係であって
も、次の回に読出されるデータについてのアクセスタイ
ムが一定になる。

【００７４】請求項３に記載の本発明によれば、第１の
制御信号に応答してセンスアンプが活性化された場合、
第１のトライステートインバータも活性化される。その
場合には、センスアンプが入出力線対の電位差に応じた
レベルの信号を出力し、その信号を第１のトライステー
トインバータが反転増幅する。

【００７５】第１のトライステートインバータの出力信
号は、ラッチ手段でラッチされる。ラッチ手段でラッチ
された信号は、第２のトライステートインバータによっ
て反転されて出力される。

【００７６】センスアンプが活性化されていない場合、
すなわち、センスアンプが活性化される前には、第３の
トライステートインバータが活性化される。第３のトラ
イステートインバータは、入力端子および出力端子がと
もにセンスアンプの出力ノードに接続されているため、
活性化されると、第１および第２の電位の間の中間電位
をセンスアンプの出力ノードに供給する。

【００７７】これにより、センスアンプが活性化される
前には、センスアンプの出力ノードの電位が第１および
第２の電位の間の中間電位にプリチャージされる。

【００７８】このため、前回のデータ読出の後のデータ
読出において、センスアンプが活性化される際には、プ
リチャージ手段によってセンスアンプの出力ノードが中
間電位にプリチャージされている。これにより、センス
アンプが出力する信号のレベルが、第１の電位の側に変
化する場合も、第２の電位の側に変化する場合もとも
に、その信号のレベルが短時間で変化する。したがっ
て、アクセスタイムが高速化される。

【００７９】また、センスアンプの出力信号が中間電位
を起点として変化するため、第１のトライステートイン
バータに入力される信号の振幅が小さい。このため、第
１のトライステートインバータにおいて、入力信号が論
理しきい値に達するタイミングが早い。

【００８０】したがって、第１のトライステートインバ
ータの出力信号の論理が変化するタイミングが早いた
め、第１のトライステートインバータでの論理変化の際
におけるアクセスタイムの遅れが防がれる。

【００８１】さらに、活性化された状態のセンスアンプ
の出力信号の変化の開始レベルが中間電位であるため、
前回に読出されたデータのレベルと、その次の回に読出
されるデータのレベルとがどのような関係であっても、
次の回に読出されるデータについてのアクセスタイムが
一定になる。

【００８２】請求項４に記載の本発明によれば、第１の
制御信号に応答してセンスアンプが活性化された場合、
第１のトライステートインバータも活性化される。その
場合には、センスアンプが入出力線対の電位差に応じた
レベルの信号を出力し、その信号を第１のトライステー
トインバータが反転増幅する。

【００８３】第１のトライステートインバータの出力信
号は、ラッチ手段でラッチされる。ラッチ手段でラッチ
された信号は、第２のトライステートインバータによっ
て反転されて出力される。

【００８４】センスアンプが活性化されていない場合、
すなわち、センスアンプが活性化される前には、ＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタがともに導
通する。これにより、ＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタのそれぞれのオン抵抗によって、接続
ノードが第１および第２の電位の間の中間電位になる。

【００８５】このため、この場合には、センスアンプの
出力ノードにそのが中間電位が供給される。これによ
り、センスアンプが活性化される前には、センスアンプ
の出力ノードの電位が第１および第２の電位の間の中間
電位にプリチャージされる。

【００８６】このため、前回のデータ読出の後のデータ
読出において、センスアンプが活性化される際には、プ
リチャージ手段によってセンスアンプの出力ノードが中
間電位にプリチャージされている。これにより、センス
アンプが出力する信号のレベルが、第１の電位の側に変
化する場合も、第２の電位の側に変化する場合もとも
に、その信号のレベルが短時間で変化する。したがっ
て、アクセスタイムが高速化される。

【００８７】また、センスアンプの出力信号が中間電位
を起点として変化するため、第１のトライステートイン
バータに入力される信号の振幅が小さい。このため、第
１のトライステートインバータにおいて、入力信号が論
理しきい値に達するタイミングが早い。

【００８８】したがって、第１のトライステートインバ
ータの出力信号の論理が変化するタイミングが早いの
で、第１のトライステートインバータでの論理変化の際
におけるアクセスタイムの遅れが防がれる。

【００８９】さらに、活性化された状態のセンスアンプ
の出力信号の変化の開始レベルが中間電位であるため、
前回に読出されたデータのレベルと、その次の回に読出
されるデータのレベルとがどのような関係であっても、
次の回に読出されるデータについてのアクセスタイムが
一定になる。

【００９０】

【実施例】以下、この発明の実施例を図面に基づいて詳
細に説明する。

【００９１】第１実施例 図１は、この発明の一実施例による半導体記憶装置の構
成を示すブロック図である。図１を参照して、この半導
体記憶装置は、メモリセルアレイ１００、マルチプレク
サ２００、行アドレスデコーダ３００、列アドレスデコ
ーダ４００、入出力線対ＩＯ，／ＩＯ、データ読出回路
５００、データ書込回路６００、読出・書込制御回路７
００、入力ピン８０１および出力ピン８００を含む。

【００９２】メモリセルアレイ１００は、複数のワード
線ＷＬ，ＷＬ，…、複数のビット線対ＢＬおよび／Ｂ
Ｌ，ＢＬおよび／ＢＬ，…、ならびに複数のメモリセル
ＭＣ，ＭＣ，…を含む。

【００９３】メモリセルアレイ１００においては、複数
のワード線ＷＬ，ＷＬ，…と、複数のビット線対ＢＬお
よび／ＢＬ，ＢＬおよび／ＢＬとの交点のそれぞれにメ
モリセルＭＣが配置される。これにより、複数のメモリ
セルＭＣが行および列に配置される。

【００９４】マルチプレクサ２００は、複数のビット線
対ＢＬ，／ＢＬ，…のそれぞれに対応して設けられたＮ
ＭＯＳトランジスタよりなるコラム選択ゲートを含む。
複数のビット線対ＢＬおよび／ＢＬ，…は、対応するコ
ラム選択ゲートＣＧ，ＣＧ，…を介して入出力線対ＩＯ
および／ＩＯにそれぞれ接続される。

【００９５】行アドレスデコーダ３００は、入力される
行アドレス信号に応じてワード線ＷＬを選択的に活性化
する。列アドレスデコーダ４００は、入力される列アド
レス信号に応じて、１対のコラム選択ゲートＣＧおよび
ＣＧを導通させ、１対のビット線対ＢＬおよび／ＢＬを
選択する。

【００９６】行アドレスデコーダ３００および列アドレ
スデコーダ４００によってそれぞれ選択されたワード線
ＷＬと、ビット線対ＢＬおよび／ＢＬとに接続されたメ
モリセルＭＣに対してアクセスがなされる。

【００９７】入出力線対ＩＯおよび／ＩＯには、データ
読出回路５００およびデータ書込回路６００が接続され
る。さらに、データ読出回路５００は出力ピン８００に
接続され、データ書込回路６００は、入出力ピン８０１
に接続される。

【００９８】読出・書込制御回路７００は、データ読出
回路５００およびデータ書込回路６００を制御するため
の回路であり、その制御のためにデータ読出回路５００
およびデータ書込回路６００にそれぞれ制御信号を供給
する。

【００９９】次に、図１の半導体記憶装置の動作を簡単
に説明する。データの書込動作においては、入力ピン８
０１から入力されたデータが、データ書込回路６００を
介して入出力線対ＩＯおよび／ＩＯに伝達される。これ
により、伝達されたデータに応じた電位差が入出力線対
ＩＯおよび／ＩＯに生じる。そして、入出力線対ＩＯお
よび／ＩＯに伝達されたデータは、コラム選択ゲートＣ
ＧおよびＣＧと、ビット線対ＢＬおよび／ＢＬとを介し
て、選択されたメモリセルＭＣに書込まれる。

【０１００】データの読出動作においては、選択された
メモリセルＭＣに書込まれたデータが、対応するビット
線対ＢＬおよび／ＢＬと、コラム選択ゲートＣＧを介し
て入出力線対ＩＯおよび／ＩＯに伝達される。これによ
り、伝達されたデータに応じた電位差が入出力線対ＩＯ
および／ＩＯに生じる。そして、出力線対ＩＯおよび／
ＩＯに伝達されたデータは、データ読出回路５００を介
して入出力ピン８００に供給され、外部へ出力される。

【０１０１】次に、図１におけるデータ読出回路５００
を詳細に説明する。図２は、第１実施例によるデータ読
出回路の回路図である。この図２のデータ読出回路にお
いて図７のものと共通するものには同一の参照符号を付
し、その説明を省略する。

【０１０２】図２を参照して、このデータ読出回路は、
センスアンプ１、トライステートインバータ２および
３、スタティックラッチ回路４、インバータ６およびＮ
チャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジス
タと呼ぶ）５１を含む。さらに、スタティックラッチ回
路４は、２つのインバータ４１および４２を含む。

【０１０３】この図２のデータ読出回路が図７のものと
異なるのは、ＰＭＯＳトランジスタ５５が設けられてお
らず、その代わりに、インバータ６およびＮＭＯＳトラ
ンジスタが設けられていることである。

【０１０４】ＮＭＯＳトランジスタ５１は、プリチャー
ジ用のトランジスタであり、ノードＮ４と、ノードＮ３
との間に接続される。インバータ６は、センスイネーブ
ル信号ＳＥを反転して出力する。このセンスイネーブル
信号ＳＥは、書込・読出制御回路７００から供給され
る。ＮＭＯＳトランジスタ５１のゲート電極には、セン
スイネーブル信号ＳＥの反転信号がインバータ６から供
給される。

【０１０５】次に、図２のデータ読出回路の動作を説明
する。ここでは、主として図７のデータ読出回路と異な
る動作について説明する。

【０１０６】センスアンプＳＥがＬレベルである場合
は、センスアンプ１およびトライステートインバータ２
がともに非活性状態になる。それとともにこの場合に
は、ＮＭＯＳトランジスタ５１が導通状態になる。

【０１０７】そのため、この場合においては、ノードＮ
３の電位が反転された電位であるノードＮ４の電位が、
ＮＭＯＳトランジスタ５１を介してノードＮ３に供給さ
れる。この場合にノードＮ３に供給される電位は、ノー
ドＮ４の電位からＮＭＯＳトランジスタ５１のしきい値
電圧だけ上昇または下降したレベルの電位である。すな
わち、ノードＮ３には電源電位と接地電位との中間の電
位が供給される。

【０１０８】これにより、ノードＮ３の電位は、電源電
位と、接地電位との間の中間電位（電源電位をＶｄｄと
した場合の１／２Ｖｄｄ）にプリチャージされる。した
がって、センスイネーブル信号がＬレベルである場合
は、プリチャージ動作が行なわれる。

【０１０９】このようなプリチャージ動作が行なわれた
場合でも、ノードＮ４の電位は、スタティックラッチ回
路４で保持されているため、安定に保持される。

【０１１０】このように、図２のデータ読出回路におい
ては、ＮＭＯＳトランジスタ５１が、プリチャージを行
なう回路の一部を構成する。そして、トライステートイ
ンバータ２、スタティックラッチ回路４およびＮＭＯＳ
トランジスタ５１を通る信号経路によってプリチャージ
が行なわれる。

【０１１１】一方、センスイネーブル信号ＳＥがＨレベ
ルである場合は、センスアンプ１およびトライステート
インバータ２が活性状態になる。それとともに、この場
合には、ＮＭＯＳトランジスタ５１が非導通状態にな
る。そのため、この場合においては、センスアンプ１に
よってセンス動作が行なわれる。そして、センスアンプ
１の出力信号がトライステートインバータ２によって反
転されてノードＮ４に供給される。

【０１１２】そして、外部から供給される出力イネーブ
ル信号ＯＥに応答してトライステートインバータ３が活
性化されると、スタティックラッチ回路４でラッチされ
たノードＮ４の電位がトライステートインバータ３で反
転されてノードＮ５に供給される。

【０１１３】したがって、センスイネーブル信号ＳＥが
Ｈレベルである場合は、センス動作が行なわれてデータ
が読出される。

【０１１４】次に、センスアンプ１の一例について説明
する。図３は、図２におけるセンスアンプ１の構成の一
例を示す回路図である。図３を参照して、このセンスア
ンプ１は、ＰＭＯＳトランジスタ１１および１２と、Ｎ
ＭＯＳトランジスタ１３，１４および１５とを含む。

【０１１５】トランジスタ１１および１２は、ともにソ
ース電極が電源電位Ｖｄｄを受ける電源ノードＮ１に接
続される。トランジスタ１１および１２は、ともにゲー
ト電極が、トランジスタ１１のドレイン電極に接続され
る。

【０１１６】トランジスタ１１および１３は、ドレイン
電極同士が接続される。トランジスタ１３のゲート電極
には、一方の入出力線対ＩＯが接続される。トランジス
タ１２および１４は、ドレイン電極同士が接続される。
トランジスタ１４のゲート電極には、他方の入出力線／
ＩＯが接続される。トランジスタ１２および１４の間の
接続ノードは、ノードＮ３に接続される。

【０１１７】トランジスタ１５は、ソース電極が、接地
電位ｇｎｄ（０Ｖ）を受ける接地ノードＮ２に接続さ
れ、ドレイン電極がトランジスタ１３および１４のそれ
ぞれのソース電極に接続される。トランジスタ１５のゲ
ート電極には、センスイネーブル信号ＳＥが供給され
る。

【０１１８】次に、センスアンプ１の動作について説明
する。センスイネーブル信号ＳＥがＬレベルである場合
には、トランジスタ１５が非導通状態になる。このた
め、トランジスタ１３および１４の導通状態にかかわら
ず、ノードＮ３が接地ノードＮ２から切り離される。こ
の場合、トランジスタ１１のドレイン電極およびゲート
電極が、電源電位Ｖｄｄからしきい値電圧分だけ下がっ
た電位になる。それは、トランジスタ１１がダイオード
接続されているからである。

【０１１９】トランジスタ１２は、ゲート電極がトラン
ジスタ１１のゲート電極と接続されている。このため、
この場合のトランジスタ１２のドレイン電位は、トラン
ジスタ１１のゲート電位と同じ電位になる。したがっ
て、そのような電位がノードＮ３の電位になる。このよ
うな出力状態がハイインピーダンス状態である。

【０１２０】一方、センスイネーブル信号ＳＥがＨレベ
ル（Ｖｄｄのレベル）である場合には、トランジスタ１
５が導通状態になる。この場合には、トランジスタ１３
および１４のうち、ゲート電極にＨレベルの電位を受け
る方が導通状態になり、Ｌレベル（ｇｎｄのレベル）の
電位を受ける方が非導通状態になる。

【０１２１】その場合に、トランジスタ１３の方が導通
状態になると、トランジスタ１２のゲート電位が下が
り、トランジスタ１２が導通状態になる。このため、ノ
ードＮ３の電位がＨレベル（Ｖｄｄ）になる。逆に、ト
ランジスタ１４の方が導通状態になると、ノードＮ３と
接地ノードＮ２とが接続されるため、ノードＮ３の電位
がＬレベル（ｇｎｄ）になる。

【０１２２】このように、センスイネーブル信号ＳＥが
Ｈレベルの場合には、ノードＮ３の電位がＨレベルまた
はＬレベルになる。

【０１２３】次に、図２のデータ読出回路において、２
つのデータが連続して読出される場合の動作（以下、連
続読出動作と呼ぶ）について説明する。

【０１２４】従来例でも説明したように、連続読出動作
には、次の４種類の動作状態がある。第１の連続読出動
作は、Ｈレベル−Ｈレベルの順にデータが読出される動
作である。第２の連続読出動作は、Ｈレベル−Ｌレベル
の順にデータが読出される動作である。第３の連続読出
動作は、Ｌレベル−Ｌレベルの順にデータが読出される
動作である。第４の連続読出動作は、Ｌレベル−Ｈレベ
ルの順にデータが読出される動作である。

【０１２５】図４は、図２のデータ読出回路における連
続読出動作を示すタイミングチャートである。この図４
においては、第１〜第４の連続読出動作を順次連続的に
行なった例を示している。

【０１２６】さらに、この図８においては、連続読出動
作におけるセンスイネーブル信号ＳＥ、ノードＮ３、ノ
ードＮ４およびノードＮ５のそれぞれの信号レベルが示
される。そして、この図８の場合には、出力イネーブル
信号ＯＥを常にＨレベルに固定している。

【０１２７】まず、第１の連続読出動作について説明す
る。この場合には、まず最初のセンスサイクル（センス
動作が行なわれる期間）ＳＣにおいてＨレベルのデータ
が読出される。その後、プリチャージサイクル（プリチ
ャージ動作が行なわれる期間）ＰＣで、ノードＮ３が中
間電位（１／２Ｖｄｄ）のレベルにプリチャージされ、
次のセンスサイクルＳＣにおいてＨレベルのデータが読
出される。

【０１２８】この場合には、中間電位のレベルにプリチ
ャージされた後にＨレベルのデータが読出されるため、
ノードＮ３の電位が変動する。しかし、読出されるデー
タは、前回のセンスサイクルＳＣにおいて読出されたデ
ータと同じレベルであるため、ノードＮ５の電位は変動
しない。したがって、第１の連続読出動作においては、
アクセスタイムが遅延しない。

【０１２９】次に、第２の連続読出動作について説明す
る。この場合には、まず、最初のセンスサイクルＳＣに
おいてＨレベルのデータが読出される。その後、プリチ
ャージサイクルＰＣでノードＮ３が中間電位のレベルに
プリチャージされ、次のセンスサイクルＳＣにおいてＬ
レベルのデータが読出される。

【０１３０】この場合には、ノードＮ３が中間電位であ
る状態からＬレベルのデータが読出されるため、従来よ
りも短時間でノードＮ３の電位がＬレベルになる。した
がって、この場合のアクセスタイムＴａｃ１は、図８に
示される従来のアクセスタイムＴａｃ３よりも早くな
る。

【０１３１】さらに、この場合には、トライステートイ
ンバータ２の動作において、入力電位であるノードＮ３
の電位が論理しきい値のレベルに達するまでに要する時
間が短くなる。このため、第２の連続読出動作において
は、従来と比べて、アクセスタイムがさらに早くなる。

【０１３２】次に、第３の連続読出動作について説明す
る。この場合には、まず、最初のセンスサイクルＳＣに
おいてＬレベルのデータが読出される。その後、プリチ
ャージサイクルＰＣでノードＮ３が中間電位のレベルに
プリチャージされ、次のセンスサイクルＳＣにおいて、
Ｌレベルのデータが読出される。

【０１３３】この場合には、ノードＮ３が中間電位にプ
リチャージされた後にＬレベルが読出されるため、ノー
ドＮ３の電位が変動する。しかし、読出されたデータ
は、前回のセンスサイクルで読出されたデータと同じレ
ベルであるため、ノードＮ５の電位は変動しない。した
がって、第３の連続読出動作においては、アクセスタイ
ムが遅延しない。

【０１３４】次に第４の連続読出動作について説明す
る。この場合には、まず、最初のセンスサイクルＳＣに
おいてＬレベルのデータが読出される。その後、プリチ
ャージサイクルＰＣでノードＮ３が中間電位のレベルに
プリチャージされ、次のセンスサイクルＳＣにおいてＨ
レベルのデータが読出される。

【０１３５】この場合には、ノードＮ３が中間電位であ
る状態からＨレベルが読出されるため、ノードＮ３の電
位が短時間でＬレベルになる。したがって、この第４の
連続読出動作においてもアクセスタイムＴａｃ２が遅延
しない。

【０１３６】次に、この第１実施例によるデータ読出回
路によって得られる効果について説明する。

【０１３７】このように、図２のデータ読出回路におい
ては、プリチャージサイクルにおいてセンスアンプ１の
出力側のノードＮ３を中間電位にプリチャージすること
により、すべての場合の連続読出動作においてアクセス
タイムの遅延を防ぐことができる。言い換えると、図２
のデータ読出回路においては、すべての連続読出動作に
おいてアクセスを高速化することができる。

【０１３８】さらに、図２のデータ読出回路において
は、従来のデータ読出回路において問題となっていた、
第３の連続読出動作における不安定な動作であるノード
Ｎ４のレベルの変化が生じない。その理由は、ノードＮ
３における電位がトライステートインバータ２の論理し
きい値に達するまでに要する時間が短くなったためであ
る。

【０１３９】さらにまた、図２のデータ読出回路におい
ては、従来のデータ読出回路において問題となってい
た、第２の連続読出動作におけるアクセスタイムＴａｃ
１と、第４の連続読出動作におけるアクセスタイムＴａ
ｃ１とのアンバランスも解消することができる。

【０１４０】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、センスアンプ１の出力側のノードＮ３を中間
電位にプリチャージすることが可能なその他の例につい
て説明する。

【０１４１】図５は、第２実施例によるデータ読出回路
の回路図である。この図５のデータ読出回路において図
２と共通するものには同一の参照符号を付しその説明を
省略する。

【０１４２】図５のデータ読出回路が図２のものと異な
るのは、ＮＭＯＳトランジスタ５１が設けられておら
ず、その代わりに、トライステートインバータ５４が設
けられていることである。このトライステートインバー
タ５４は、プリチャージ用のものであり、入力端子およ
び出力端子がともにノードＮ３に接続される。

【０１４３】このトライステートインバータ５４は、イ
ンバータ６から出力されるセンスイネーブル信号ＳＥの
反転信号を制御信号として受ける。そして、トライステ
ートインバータ５４は、その制御信号に応答して、動作
状態が制御される。

【０１４４】次に、図５のデータ読出回路の動作を説明
する。ここでは、主として図２のデータ読出回路と異な
る動作を説明する。

【０１４５】センスイネーブル信号ＳＥがＬレベルであ
る場合は、センスアンプ１およびトライステートインバ
ータ２がともに非活性状態になる。それとともに、この
場合には、トライステートインバータ５４が活性状態に
なる。そのため、この場合においては、トライステート
インバータ５４は、入力端子および出力端子がともにノ
ード３に接続されているため、活性化されると、電源電
位Ｖｄｄと接地電位ｇｎｄとの間の中間電位をノードＮ
３に供給する。

【０１４６】これにより、ノードＮ３の電位は、電源電
位Ｖｄｄと、接地電位ｇｎｄとの間の中間電位（１／２
Ｖｄｄ）のレベルにプリチャージされる。したがって、
センスイネーブル信号がＬレベルである場合は、ノード
Ｎ３のプリチャージ動作が行なわれる。

【０１４７】このようなプリチャージが行なわれた場合
でも、ノードＮ４の電位は、スタティックラッチ回路４
で保持されているため、安定に保持される。

【０１４８】一方、センスイネーブル信号ＳＥがＨレベ
ルである場合は、センスアンプ１およびトライステート
インバータ２が活性状態となる。それとともに、この場
合には、トライステートインバータ５４が非活性状態に
なる。そのため、この場合においては、センスアンプ１
によってセンス動作が行なわれ、センスアンプ１の出力
信号がトライステートインバータ２によって反転されて
ノードＮ４に供給される。

【０１４９】そして、出力イネーブル信号ＯＥに応答し
てトライステートインバータ３が活性化されると、スタ
ティックラッチ回路４でラッチされたノードＮ４の電位
がトライステートインバータ３で反転されてノードＮ５
に供給される。

【０１５０】したがって、センスイネーブル信号ＳＥが
Ｈレベルである場合は、センス動作が行なわれてデータ
が読出される。

【０１５１】この図５のデータ読出回路においては、図
２のデータ読出回路と同様にノードＮ３が中間電位にプ
リチャージされる。このため、図５のデータ読出回路に
おける連続読出動作は、図４と同様の動作になる。した
がって、ここではその説明を省略する。

【０１５２】このように、第２実施例に示される図５の
データ読出回路においては、第１実施例の場合と同様の
プリチャージ動作が行なわれるため、第１実施例に示さ
れる図２のデータ読出回路と同じ効果が得られる。

【０１５３】第３実施例 次に、第３実施例について説明する。この第３実施例に
おいては、センスアンプ１の出力側のノードＮ３を中間
電位にプリチャージすることが可能なさらに他の例につ
いて説明する。

【０１５４】図６は、第３実施例によるデータ読出回路
の回路図である。この図６のデータ読出回路において図
２と一致するものには同一の参照符号を付しその説明を
省略する。

【０１５５】図６のデータ読出回路が図２のものと異な
るのは、ＮＭＯＳトランジスタ５１が設けられておら
ず、その代わりに、ＰＭＯＳトランジスタ５２およびＮ
ＭＯＳトランジスタ５３が設けられていることである。
これらのトランジスタ５２および５３は、プリチャージ
用のものであり、電源ノードＮ１と、接地ノードＮ２と
の間に直列に接続される。

【０１５６】ＰＭＯＳトランジスタ５２は、ゲート電極
にセンスイネーブル信号ＳＥを受け、その信号に応答し
て動作する。ＮＭＯＳトランジスタ５３は、ゲート電極
にインバータ６から出力されるセンスイネーブル信号Ｓ
Ｅの反転信号を受け、その信号に応答して動作する。

【０１５７】ＰＭＯＳトランジスタ５２とＮＭＯＳトラ
ンジスタ５３との間の接続ノードＮ６は、センスアンプ
１の出力側のノードＮ３と接続されている。したがっ
て、この接続ノードＮ６の電位が、ノードＮ３に供給さ
れる。

【０１５８】次に、図６のデータ読出回路の動作を説明
する。ここでは、主として、図２のデータ読出回路と異
なる動作を説明する。

【０１５９】センスイネーブル信号ＳＥがＬレベルであ
る場合は、センスアンプ１およびトライステートインバ
ータ２がともに非活性状態になる。それとともに、この
場合には、センスイネーブル信号ＳＥおよびその反転信
号によって、ＰＭＯＳトランジスタ５２およびＮＭＯＳ
トランジスタ５３がともに導通状態になる。

【０１６０】この場合、接続ノードＮ６は、ＰＭＯＳト
ランジスタ５２およびＮＭＯＳトランジスタ５３のそれ
ぞれのオン抵抗によって、電源電位Ｖｄｄと接地電位ｇ
ｎｄとの間の中間電位（１／２Ｖｄｄ）になる。

【０１６１】したがって、この中間電位がノードＮ３に
供給されるため、ノードＮ３が、中間電位にプリチャー
ジされる。このため、センスイネーブル信号ＳＥがＬレ
ベルである場合は、プリチャージ動作が行なわれる。

【０１６２】このようなプリチャージが行なわれた場合
でも、ノードＮ４の電位は、スタティックラッチ回路４
で保持されているため、安定に保持される。

【０１６３】このように、図６のデータ読出回路におい
ては、ＰＭＯＳトランジスタ５２およびＮＭＯＳトラン
ジスタ５３がプリチャージを行なう回路を構成する。

【０１６４】一方、センスイネーブル信号ＳＥがＨレベ
ルである場合は、センスアンプ１およびトライステート
インバータ２が活性状態になる。それとともに、この場
合には、センスイネーブル信号ＳＥおよびその反転信号
によって、ＰＭＯＳトランジスタ５２およびＮＭＯＳト
ランジスタ５３がともに非導通状態になる。

【０１６５】そのため、この場合においては、センスア
ンプ１によってセンス動作が行なわれ、センスアンプ１
の出力信号がトライステートインバータ２によって反転
されてノードＮ４に供給される。

【０１６６】そして、出力イネーブル信号ＯＥに応答し
てトライステートインバータ３が活性化されると、スタ
ティックラッチ回路４でラッチされたノードＮ４の電位
がトライステートインバータ３で反転されてノードＮ５
に供給される。

【０１６７】したがって、センスイネーブル信号ＳＥが
Ｈレベルである場合は、センス動作が行なわれてデータ
が読出される。

【０１６８】この図６のデータ読出回路においては、図
２および図３のデータ読出回路と同様にノードＮ３が中
間電位にプリチャージされる。このため、図６のデータ
読出回路における連続読出動作は、図４と同じである。
したがって、ここではその説明は省略する。

【０１６９】このように、この第３実施例に示される図
６のデータ読出回路においては、第１実施例および第２
実施例の場合と同様のプリチャージ動作が行なわれるた
め、第１実施例および第２実施例に示される図２および
図５のデータ読出回路と同じ効果が得られる。

【０１７０】なお、第１〜第３の実施例においては、セ
ンスアンプ１が図３に示されるような構成のものである
ことを説明したが、これに限らず、センスアンプ１は、
図３に示されるセンスアンプと同様の動作をするセンス
アンプであれば、どのような構成のセンスアンプでもよ
い。

【０１７１】

【発明の効果】請求項１に記載の本発明によれば、セン
スアンプが活性化されていない場合には、プリチャージ
手段の動作によってセンスアンプの出力ノードが中間電
位にプリチャージされる。このため、前回のデータ読出
の次のデータ読出において、活性化されたセンスアンプ
の出力信号のレベルが変化する場合には、そのレベルが
中間電位から所定の高電位または低電位へ変化するの
で、そのレベルが短時間で所定の高電位または低電位に
なる。したがって、データを連続して読出す場合の各ア
クセスのアクセスタイムが高速化される。

【０１７２】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、第１のトライステートイ
ンバータに入力される信号の振幅が小さい。したがっ
て、第１のトライステートインバータにおいて、入力信
号が論理しきい値に達するまでの時間が短いため、第１
のトライステートインバータでの論理変化の際のおける
アクセスタイムの遅れが防がれる。

【０１７３】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、前回に読出されたデータ
のレベルと、次の回に読出されるデータのレベルとがど
のような関係であっても、次の回に読出されるデータに
ついてのアクセスタイムが一定になり、連続読出動作に
おけるアクセスタイムのアンバランスを抑制することが
できる。

【０１７４】さらに、センスアンプの出力ノードをプリ
チャージ手段によって中間電位にプリチャージすること
によりセンスアンプの出力ノードのレベルが変動する。
しかし、その際には、第２のトライステートインバータ
の出力信号がラッチ手段にラッチされているため、その
ようなレベルの変動が生じても、第２のトライステート
インバータから出力される信号のレベルが変動しない。
その結果、回路の動作を安定化させることができる。

【０１７５】請求項２に記載の本発明によれば、センス
アンプが活性化されていない場合には、ＭＯＳトランジ
スタが導通し、第１のトライステートインバータの出力
ノードの電位がそのトランジスタを介してセンスアンプ
の出力ノードに供給されることによって、センスアンプ
の出力ノードが中間電位にプリチャージされる。

【０１７６】このため、前回のデータ読出の次のデータ
読出において、活性化されたセンスアンプの出力信号の
レベルが変化する場合には、そのレベルが中間電位から
所定の高電位または低電位へ変化するので、そのレベル
が短時間で所定の高電位または低電位になる。したがっ
て、データを連続して読出す場合の各アクセスのアクセ
スタイムを高速化できる。

【０１７７】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、第１のトライステートイ
ンバータに入力される信号の振幅が小さい。したがっ
て、第１のトライステートインバータにおいて、入力信
号が論理しきい値に達するまでの時間が短いため、第１
のトライステートインバータでの論理変化の際における
アクセスタイムの遅れを防ぐことができる。

【０１７８】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、前回に読出されたデータ
のレベルと、次の回に読出されたデータのレベルとがど
のような関係であっても、次の回に読出されるデータに
ついてのアクセスタイムが一定になる。その結果、連続
読出動作におけるアクセスタイムのアンバランスを抑制
することができる。

【０１７９】さらに、センスアンプの出力ノードをＭＯ
Ｓトランジスタの動作によって中間電位にプリチャージ
することにより、センスアンプの出力ノードのレベルが
変化する。しかし、その際には、第２のトライステート
インバータの出力信号がラッチ手段にラッチされている
ため、そのようなレベルの変動が生じても、第２のトラ
イステートインバータから出力される信号のレベルが変
動しない。その結果、回路の動作を安定化することがで
きる。

【０１８０】請求項３に記載の本発明によれば、センス
アンプが活性化されていない場合には、第３のトライス
テートインバータが活性化され、センスアンプの出力ノ
ードの電位を反転した電位がセンスアンプの出力ノード
に供給されることによって、センスアンプの出力ノード
が中間電位にプリチャージされる。

【０１８１】このため、前回のデータ読出の次のデータ
読出において、活性化されたセンスアンプの出力信号の
レベルが変化する場合には、そのレベルが中間電位から
所定の高電位または低電位へ変化するため、そのレベル
が短時間で所定の高電位または低電位になる。したがっ
て、データを連続して読出す場合の各アクセスのアクセ
スタイムを高速化することができる。

【０１８２】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、第１のトライステートイ
ンバータに入力される信号の振幅が小さい。したがっ
て、第１のトライステートインバータにおいて、入力信
号が論理しきい値に達するまでの時間が短い。このた
め、第１のトライステートインバータでの論理変化の際
におけるアクセスタイムの遅れを防ぐことができる。

【０１８３】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、前回に読出されたデータ
のレベルと、次の回に読出されるデータのレベルとがど
のような関係であっても、次の回に読出されるデータに
ついてのアクセスタイムが一定になる。その結果、連続
読出動作におけるアクセスタイムのアンバランスを抑制
することができる。

【０１８４】さらに、センスアンプの出力ノードを第３
のトライステートインバータの動作によって中間電位に
プリチャージすることにより、センスアンプの出力ノー
ドのレベルが変化する。しかし、その際には、第２のト
ライステートインバータの出力信号がラッチ手段にラッ
チされているため、そのようなレベルの変動が生じて
も、第２のトライステートインバータから出力される信
号のレベルが変動しない。その結果、回路の動作を安定
化することができる。

【０１８５】請求項４に記載の本発明によれば、センス
アンプが活性化されていない場合には、ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタが導通し、これらの
トランジスタのオン抵抗によって発生される中間電位が
センスアンプの出力ノードに供給されることにより、セ
ンスアンプの出力ノードが中間電位にプリチャージされ
る。

【０１８６】このため、前回のデータ読出の次のデータ
読出において、活性化されたセンスアンプの出力信号の
レベルが変化する場合には、そのレベルが中間電位から
所定の高電位または低電位へ変化するので、そのレベル
が短時間で所定の高電位または低電位になる。したがっ
て、データを連続して読出す場合の各アクセスのアクセ
スタイムを高速化できる。

【０１８７】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、第１のトライステートイ
ンバータに入力される信号の振幅が小さい。したがっ
て、第１のトライステートインバータにおいて、入力信
号が論理しきい値に達するまでの時間が短いため、第１
のトライステートインバータでの論理変化の際のアクセ
スタイムの遅れを防ぐことができる。

【０１８８】さらに、センスアンプの出力信号が中間電
位を起点として変化するため、前回に読出されたデータ
のレベルと、次の回に読出されるデータのレベルとがど
のような関係にあっても、次の回に読出されるデータに
ついてのアクセスタイムが一定になる。その結果、連続
読出動作におけるアクセスタイムのアンバランスを抑制
することができる。

【０１８９】さらに、センスアンプの出力ノードをＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタの動作に
よって中間電位にプリチャージすることにより、センス
アンプの出力ノードのレベルが変化する。しかし、その
際には、第２のトライステートインバータの出力信号が
ラッチ手段にラッチされているため、そのようなレベル
の変動が生じても、第２のトライステートインバータか
ら出力された信号のレベルが変動しない。その結果、回
路の動作を安定化することができる。

【図面の簡単な説明】

【図１】 この発明の一実施例による半導体記憶装置の
構成を示すブロック図である。

【図２】 第１実施例によるデータ読出回路の回路図で
ある。

【図３】 図２のセンスアンプの構成の一例を示す回路
図である。

【図４】 図２のデータ読出回路における連続読出動作
を示すタイミングチャートである。

【図５】 第２実施例によるデータ読出回路の回路図で
ある。

【図６】 第３実施例によるデータ読出回路の回路図で
ある。

【図７】 従来のデータ読出回路の回路図である。

【図８】 図７のデータ読出回路における連続読出動作
を示すタイミングチャートである。

【符号の説明】

１ センスアンプ、２，３，５４ トライステートイン
バータ、４ スタティックラッチ回路、５１，５３ Ｎ
ＭＯＳトランジスタ、５２ ＰＭＯＳトランジスタ、Ｉ
Ｏ，／ＩＯ 入出力線、Ｎ１ 電源ノード、Ｎ２ 接地
ノード、Ｎ３〜Ｎ５ ノード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀬川 浩 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１および第２の電位で規定される電源
   電圧の供給を受けて動作し、メモリセルから入出力線対
   に伝達されたデータを読出すためのデータ読出回路であ
   って、 第１の制御信号を受け、その第１の制御信号に応答して
   活性化され、前記メモリセルから伝達されたデータに応
   じて前記入出力線対に生じた電位差を感知・増幅し、そ
   の電位差に応じたレベルの信号を出力するセンスアンプ
   と、 前記センスアンプが活性化された場合に活性化され、前
   記センスアンプから出力された信号を反転増幅して出力
   する第１のトライステートインバータと、 前記第１のトライステートインバータから出力された信
   号をラッチするラッチ手段と、 第２の制御信号を受け、その第２の制御信号に応答して
   活性化され、前記ラッチ手段でラッチされた信号を反転
   して出力する第２のトライステートインバータと、 前記センスアンプが活性化されていない場合に活性化さ
   れ、前記センスアンプの出力ノードを前記第１および第
   ２の電位の間の中間電位にプリチャージするプリチャー
   ジ手段とを備えた、データ読出回路。
2. 【請求項２】 第１および第２の電位で規定される電源
   電圧の供給を受けて動作し、メモリセルから入出力線対
   に伝達されたデータを読出すためのデータ読出回路であ
   って、 第１の制御信号を受け、その第１の制御信号に応答して
   活性化され、前記メモリセルから伝達されたデータに応
   じて前記入出力線対に生じた電位差を感知・増幅し、そ
   の電位差に応じたレベルの信号を出力するセンスアンプ
   と、 前記センスアンプが活性化された場合に活性化され、前
   記センスアンプから出力された信号を反転増幅して出力
   する第１のトライステートインバータと、 前記第１のトライステートインバータから出力された信
   号をラッチするラッチ手段と、 第２の制御信号を受け、その第２の制御信号に応答して
   活性化され、前記ラッチ手段でラッチされた信号を反転
   して出力する第２のトライステートインバータと、 前記センスアンプの出力ノードと、前記第１のトライス
   テートインバータの出力ノードとの間に接続され、前記
   センスアンプが活性化されていない場合に導通されるＭ
   ＯＳトランジスタとを備えた、データ読出回路。
3. 【請求項３】 第１および第２の電位で規定される電源
   電圧の供給を受けて動作し、メモリセルから入出力線対
   に伝達されたデータを読出すためのデータ読出回路であ
   って、 第１の制御信号を受け、その第１の制御信号に応答して
   活性化され、前記メモリセルから伝達されたデータに応
   じて前記入出力線対に生じた電位差を感知・増幅し、そ
   の電位差に応じたレベルの信号を出力するセンスアンプ
   と、 前記センスアンプが活性化された場合に活性化され、前
   記センスアンプから出力された信号を反転増幅して出力
   する第１のトライステートインバータと、 前記第１のトライステートインバータから出力された信
   号をラッチするラッチ手段と、 第２の制御信号を受け、その第２の制御信号に応答して
   活性化され、前記ラッチ手段でラッチされた信号を反転
   して出力する第２のトライステートインバータと、 入力端子および出力端子がともに前記センスアンプの出
   力ノードに接続され、前記センスアンプが活性化されて
   いない場合に活性化される第３のトライステートインバ
   ータとを備えた、データ読出回路。
4. 【請求項４】 第１の電位およびその電位よりも低い第
   ２の電位で規定される電源電圧の供給を受けて動作し、
   メモリセルから入出力線対に伝達されたデータを読出す
   ためのデータ読出回路であって、 第１の制御信号を受け、その第１の制御信号に応答して
   活性化され、前記メモリセルから伝達されたデータに応
   じて前記入出力線対に生じた電位差を感知・増幅し、そ
   の電位差に応じたレベルの信号を出力するセンスアンプ
   と、 前記センスアンプが活性化された場合に活性化され、前
   記センスアンプから出力された信号を反転増幅して出力
   する第１のトライステートインバータと、 前記第１のトライステートインバータから出力された信
   号をラッチするラッチ手段と、 第２の制御信号を受け、その第２の制御信号に応答して
   活性化され、前記ラッチ手段でラッチされた信号を反転
   して出力する第２のトライステートインバータと、 前記第１の電位を受ける第１の電位ノードと、 前記第２の電位を受ける第２の電位ノードと、 前記センスアンプの出力ノードに接続された接続ノード
   と、 前記第１の電位ノードと前記接続ノードとの間に接続さ
   れ、前記センスアンプが活性化されていない場合に導通
   されるＰチャネルＭＯＳトランジスタと、 前記接続ノードと前記第２の電位ノードとの間に接続さ
   れ、前記センスアンプが活性化されていない場合に導通
   されるＮチャネルＭＯＳトランジスタとを備えた、デー
   タ読出回路。