[go: up one dir, main page]

JPH0721778A - 半導体記憶装置とチェインメモリ装置及びデータ処理装置 - Google Patents

半導体記憶装置とチェインメモリ装置及びデータ処理装置

Info

Publication number
JPH0721778A
JPH0721778A JP5167003A JP16700393A JPH0721778A JP H0721778 A JPH0721778 A JP H0721778A JP 5167003 A JP5167003 A JP 5167003A JP 16700393 A JP16700393 A JP 16700393A JP H0721778 A JPH0721778 A JP H0721778A
Authority
JP
Japan
Prior art keywords
signal
memory
sense circuit
output
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5167003A
Other languages
English (en)
Inventor
Masahiro Iwamura
将弘 岩村
Yutaka Kobayashi
裕 小林
Kei Kato
圭 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5167003A priority Critical patent/JPH0721778A/ja
Priority to KR1019940012047A priority patent/KR100296761B1/ko
Priority to US08/260,361 priority patent/US5583814A/en
Publication of JPH0721778A publication Critical patent/JPH0721778A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 メモリ装置が活性状態から非活性状態に移行
するときに出力バッファの入力レベルが変動するのを防
止することができること。 【構成】 メモリアレイ３０からの読み出し信号を増幅
するセンス回路３８の出力と出力バッファ４２の入力と
の接続点にレベル保持回路４０が設けられており、この
レベル保持回路４０は、センス回路３８が動作状態から
非動作状態に移行するときに、センス回路３８が非動作
状態となる直前の出力バッファ４２の入力レベルを保持
するように構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
応用装置に係り、特に、低消費電力化、低雑音化に加え
て新規な読み出し機能を備えた半導体記憶装置及びその
応用装置に関する。
【０００２】
【従来の技術】従来、メモリ装置として、アドレスバッ
ファ、ロウデコーダ、カラムデコーダ、カラム選択回
路、メモリアレイ、読み書き制御回路、センス回路、出
力バッファなどを備えたものが知られている。ロウデコ
ーダとカラムデコーダにはアドレスバッファからアドレ
ス信号が入力されており、ロウデコーダとカラムデコー
ダ及び読み書き制御回路にはチップ選択信号が入力され
るようになっている。そしてアドレス信号及びチップ選
択信号に従ってメモリセルアレイの中の指定のメモリセ
ルが選択されると、メモリセルからの読み出し信号がセ
ンス回路で増幅され、増幅された信号が出力バッファを
介して負荷に供給されるようになっている。そしてこの
ようなメモリ装置においては、低消費電力化を図るため
に、データを読み出したあと、センス回路を非活性状態
（非動作状態）とすることが行なわれている。
【０００３】しかし、従来のメモリ装置では、センス回
路が活性状態から非活性状態に移行すると、センス回路
が非活性状態になったときから一定時間経過するまでは
出力バッファから有効なデータを出力することはできる
が、一定時間経過すると出力バッファの出力データは不
定データとなる。すなわち、センス回路と出力バッファ
とを結ぶ回路中に存在する寄生容量によってセンス回路
の出力レベルが電源電位と基準電位との間の中間レベル
になる。このためセンス回路が非活性状態になると出力
バッファが異常動作を起こし、出力バッファに貫通電流
が流れることがある。
【０００４】このような問題点を解決するために、特開
平４−８２０８９号公報に記載されているように、セン
ス回路が非活性状態に移行するときに、出力バッファの
レベルを強制的にハイレベルに固定する回路を設けたも
のが提案されている。このような回路構成にすると、セ
ンス回路の出力レベルが中間レベルになるのが防止さ
れ、出力バッファに貫通電流が流れるのを防止すること
ができる。
【０００５】
【発明が解決しようとする課題】しかし、従来技術で
は、センス回路が活性状態から非活性状態に移行する過
程で出力バッファの出力レベルを強制的にハイレベルに
固定させているため、出力バッファをハイレベルに固定
するときに不要なスイッチング動作が必要となり、この
スイッチング動作時に電源ノイズまたは接地ノイズが発
生し回路が誤動作する恐れがある。更に、このような回
路を多ビット並列出力のメモリ装置に適用すると、スイ
ッチング動作に伴う消費電力が増大することになる。
【０００６】また従来のメモリ装置では、メモリ装置が
非選択状態になったときに、読み出しデータの有効時間
が数ｎｓ以下程度の短い時間のみ保証されるので、メモ
リ装置の利用技術や有効な応用範囲が狭められるという
問題点がある。
【０００７】本発明の目的は、メモリ装置が活性状態か
ら非活性状態に移行するときに出力バッファの入力レベ
ルが変動するのを抑制することができる半導体記憶装置
及びこの装置を応用した装置を提供することにある。
【０００８】本発明の他の目的は、新規な読み出し機能
を備えた半導体記憶装置及びこの装置を応用した装置を
提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体記憶装置として、複数のメモリセ
ルが配列されたメモリアレイと、アドレス信号に基づい
てメモリアレイのなかの指定のメモリセルを選択するメ
モリセル選択手段と、メモリセル選択手段により選択さ
れたメモリセルからの読み出し信号を増幅するセンス回
路と、センス回路の出力信号に応答して負荷を駆動する
出力バッフアと、メモリ選択指令信号に応答してセンス
回路を動作状態としメモリを非選択状態とするための信
号に応答してセンス回路を非動作状態とするセンス回路
制御手段と、メモリを非選択状態とするための信号に応
答してセンス回路が非動作状態となる直前の出力バッフ
ァの入力レベルを保持するレベル保持手段とを備えてい
る半導体記憶装置を構成したものである。
【００１０】第２の半導体記憶装置として、前記第１の
半導体記憶装置の出力バッファの代わりに、出力イネー
ブル信号の入力を条件にセンス回路の出力信号に応答し
て負荷を駆動する３ステート出力バッファを用いたもの
を構成することができる。
【００１１】第３の半導体記憶装置として、第１の半導
体記憶装置に、メモリ選択指令信号と第１出力イネーブ
ル信号との論理積を条件に第１ゲート信号を出力する第
１論理ゲートと、第２出力イネーブル信号または第１論
理ゲートからの第１ゲート信号に応答して第２ゲート信
号を出力する第２論理ゲートを設けると共に、第１の半
導体記憶装置に用いられている出力バッファとレベル保
持手段の代わりに、第２ゲート信号の入力を条件にセン
ス回路の出力信号に応答して負荷を駆動する３ステート
出力バッファと、メモリ選択指令信号に応答してセンス
回路が非動作状態となる直前の３ステート出力バッファ
の入力レベルを保持するレベル保持手段とを備えている
もので構成することができる。
【００１２】また、半導体記憶装置として第１，第２，
第３の半導体記憶装置のうちいずれか一つの半導体記憶
装置を複数個有し、各半導体記憶装置がアドレス信号線
を介して直列に接続され、上位の半導体記憶装置の出力
バッファの出力信号がアドレス信号として下位の半導体
記憶装置に入力され、各半導体記憶装置に独立のメモリ
選択指令信号が入力されているチェインメモリ装置を構
成することができる。
【００１３】また第１のデータ処理装置として、読み出
しアクセス時間の異なる複数の半導体記憶装置と、メモ
リ選択指令信号とメモリを非選択状態とするための信号
及びアドレス信号をそれぞれ各半導体記憶装置に独立に
出力すると共に各半導体記憶装置の各出力バッファから
それぞれ独立にデータを入力して処理するデータ処理回
路とを備え、前記各半導体記憶装置を第１，第２または
第３の半導体記憶装置で構成することができる。
【００１４】第２のデータ処理装置として、複数の半導
体記憶装置と、メモリ選択信号線とアドレスバス及びデ
ータバスを介して各半導体記憶装置に共通に接続されて
いると共に出力イネーブル信号線を介して各半導体記憶
装置に独立に接続され、データバス介して各半導体記憶
装置とデータの授受を実行するデータ処理回路とを備
え、各半導体記憶装置を第２または第３の半導体記載装
置で構成することができる。
【００１５】一方、第１のデータ読み出し回路として、
メモリセルからの読み出し信号を増幅するセンス回路
と、センス回路の出力信号に応答して負荷を駆動する出
力バッフアと、センス回路を動作状態から非動作状態に
切り替えるための信号に応答してセンス回路が非動作状
態となる直前の出力バッファの入力レベルを保持するラ
ッチとを備えているもので構成することができる。
【００１６】更に第２のデータ読み出し回路として、メ
モリセルからの読み出し信号を増幅するセンス回路と、
センス回路の出力信号に応答して負荷を駆動する出力バ
ッフアと、出力バッファに逆並列接続されてセンス回路
を動作状態から非動作状態に切り替えるための信号に応
答して入力信号を反転して出力する３ステートインバー
タとを備え、出力バッファと３ステートインバータによ
りラッチを構成し、このラッチにより、センス回路が非
動作状態となる直前の出力バッファの入力レベルを保持
してなるもので構成することができる。
【００１７】
【作用】前記した手段によれば、メモリ選択指令信号に
応答してメモリアレイのメモリセル群の中から指定のメ
モリセルが選択され、メモリが選択状態になったあと、
メモリを非選択状態とするための信号に応答してメモリ
が非選択状態に移行すると、センス回路が非動作状態と
なるが、このときセンス回路が非動作状態となる直前の
出力バッファの入力レベルがレベル保持手段によって保
持される。この状態は次にメモリ選択指令信号が入力さ
れるまで継続される。すなわち出力バッファは非選択状
態に移行したあとも最終データを出力し続づけることが
できる。
【００１８】この場合、出力バッファとして、出力イネ
ーブル信号の入力を条件にセンス回路の出力信号に応答
して負荷を駆動するものが用いられているときには、メ
モリが選択状態から非選択状態に移行したあとも、任意
の時刻に出力イネーブル信号を用いて最終読み出しデー
タを取り出すことができる。
【００１９】また、出力バッフアとして、第２ゲート信
号の出力を条件にセンス回路の出力信号に応答して負荷
を駆動するものを用いているときには、メモリ選択指令
信号と第１出力イネーブル信号との論理積を条件に最終
読み出しデータを取り出すことができると共に、メモリ
が選択状態から非選択状態に移行したあとも、任意の時
刻に第２出力イネーブル信号を用いることによって最終
読み出しデータを取り出すことができる。
【００２０】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
【００２１】図１は本発明の一実施例を示すメモリ装置
の構成図である。図１において、メモリ装置１００は半
導体記憶装置として、アドレスバッファ２０、インバー
タ回路２２，２４，２６、ロウデコーダ２８、メモリア
レイ３０、カラム選択回路３２、カラムデコーダ３４、
読み書き制御回路３６、センス回路３８、レベル保持回
路４０、出力バッファ４２を備えて構成されており、ア
ドレスバッファ２０が入力端子１２に接続され、インバ
ータ回路２２，２４，２６がそれぞれ入力端子１４，１
６，１８に接続され、出力バッファ４２が出力端子４４
に接続されている。
【００２２】入力端子１２にはアドレス信号Ａｉが入力
されており、このアドレス信号Ａｉはアドレスバッファ
２０を介してロウデコーダ２８とカラムデコーダ３４に
供給されている。入力端子１４にはメモリ選択信号ＭＳ
Ｎが入力されており、このメモリ選択信号ＭＳＮはその
レベルがローレベルのときにメモリ選択指令信号として
インバータ回路２２によって反転され、逆にそのレベル
がハイレベルのときにはメモリ非選択指令信号としてイ
ンバータ回路２２で反転され、反転された信号がロウデ
コーダ２８、カラムデコーダ３４及び読み書き制御回路
３６に供給されるようになっている。また入力端子１６
には書き込みイネーブル信号ＷＥＮが入力され、入力端
子１８には書き込みデータ信号Ｄｉｎが入力されてお
り、各信号はそれぞれインバータ回路２４，２６で反転
されて読み書き制御回路３６に供給されるようになって
いる。
【００２３】読み書き制御回路３６は入力信号を基に書
き込みデータ信号ｄ１を生成すると共に制御信号ｃ１，
ｃ２を生成し、書き込みデータ信号ｄ１をカラム選択回
路３２に供給し、制御信号ｃ１をセンス回路３８に供給
し、制御信号ｃ２をレベル保持回路４０に供給するよう
になっている。制御信号ｃ１，ｃ２は相補的な信号とし
て生成され、制御信号ｃ１のレベルがハイレベルとなっ
たときにはセンス回路３８が活性状態（動作状態）とな
り、制御信号ｃ１のレベルがローレベルに反転したとき
にはセンス回路３８が非活性状態（非動作状態）となる
ようになっている。すなわち、読み書き制御回路３６は
センス回路制御手段として構成されている。
【００２４】一方、メモリアレイ３０は複数のメモリセ
ルがマトリックス状に配列されており、ロウデコーダ２
８、カラムデコーダ３４にアドレス信号Ａｉとメモリ選
択信号ＭＳＮが入力されると、メモリ選択指令信号に応
答して、アドレス信号Ａｉで指定された指定のメモリセ
ルをメモリアレイ３０から選択し、選択したメモリセル
の読み出し信号をセンス回路３８へ出力するようになっ
ている。すなわちアドレスバッファ２０、ロウデコーダ
２８、カラム選択回路３２、カラムデコーダ３４はメモ
リセル選択手段として構成されている。
【００２５】センス回路３８は、制御信号ｃ１によって
活性状態にあるときには、カラム選択回路３２からの読
み出し信号を増幅し、増幅した信号を出力バッファ４２
へ出力するように構成されている。出力バッファ４２は
インバータとして構成されており、センス回路３８から
の信号に応答して負荷を駆動するための信号を出力端子
４４から出力するようになっている。そしてレベル保持
回路４０は、センス回路３８が活性状態から非活性状態
に移行するときに、制御信号ｃ２に応答して、センス回
路３８が非動作状態となる直前の出力バッファ４２の入
力レベルを保持するレベル保持手段として構成されてい
る。
【００２６】具体的には、図２に示すように、センス回
路３８はＰＭＯＳトランジスタ５０，５２、ＮＭＯＳト
ランジスタ５４，５６，５８を備えたカレントミラー型
の差動増幅回路で構成されており、レベル保持回路４０
は３ステートインバータ６０、インバータ６２を備えて
構成されている。センス回路３８のＮＭＯＳトランジス
タ５４，５６のゲート端子はそれぞれカラム選択回路３
２に接続され、ＮＭＯＳトランジスタ５８のゲートが読
み書き制御回路３６に接続されている。そして制御信号
ｃ１のレベルがハイレベルにあるときにはトランジスタ
５８がオンとなりカラム選択回路３２からの信号が増幅
されて出力バッファ４２側に出力される。
【００２７】一方、３ステートインバータ６０はインバ
ータ６２と共にラッチを構成し、制御信号ｃ２のレベル
がローレベルにあるとき、すなわちセンス回路３８が活
性状態にあるときには、高インピーダンス状態にありラ
ッチとしての機能を解除した状態にある。そして制御信
号Ｃ２のレベルがローレベルからハイレベルに反転する
と、３ステートインバータ６０がインバータとして機能
し、センス回路３８が非動作状態となる直前の出力バッ
ファ４２の入力レベルがラッチされる。
【００２８】また、図２に示すデータ読み出し回路の代
わりに、図３に示すように、出力バッファ４２に３ステ
ートインバータ６０を逆並列接続したものを用いること
もできる。この回路においても、３ステートインバータ
６０は、制御信号ｃ２のレベルがローレベルにあるとき
に高インピーダンス状態となり、ｃ２のレベルがハイレ
ベルに反転したときにインバータとして動作するように
なっている。そしてこの３ステートインバータ６０は出
力バッファ４２と共にラッチを構成し、センス回路３８
が活性状態から非活性状態に移行するときに、センス回
路３８が非動作状態となる直前の出力バッファ４２の入
力レベルを保持するように構成されている。
【００２９】このように、本実施例によれば、センス回
路３８、レベル保持回路４０、出力バッファ４２を含む
データ読み出し回路として、例えば図２または図３に示
されるものを用いると、メモリ装置１０が選択状態から
非選択状態に移行するときに、センス回路３８が非動作
状態となる直前の出力バッファ４２の入力レベルがレベ
ル保持回路４０によって保持される。レベル保持回路４
０に保持されたレベルは、電源電位と基準電位との中間
レベルでないので、このレベルによって出力バッファ４
２が異常動作を起こすのを防止することができると共に
出力バッファ４２に貫通電流が流れるのを防止すること
ができる。更に、メモリ装置１０の選択状態から非選択
状態に切り代わる前後でレベルの変化がないため、出力
バッファ４２が不要なスイッチング動作を起こすことは
なく、消費電力の増大を防止することができる。
【００３０】また本実施例では、メモリ装置１０が非選
択状態にあるときには、メモリ選択信号ＭＳＮによって
ロウデコーダ２８、カラムデコーダ３４の動作が停止さ
れるため、低消費電力化が図れる。
【００３１】次に、本発明のメモリ装置の第２実施例を
図４に従って説明する。本実施例は、図１に示す出力バ
ッファ４２の代わりに３ステート出力バッファ６４を設
けると共に、３ステート出力バッファ６４のゲートにイ
ンバータ６６の出力を接続し、このインバータ６６に入
力端子４６を介して出力イネーブル信号ＯＥＮを入力す
るようにしたものである。この３ステート出力バッファ
６４は、インバータ６６の出力レベルがローレベルにあ
るときには高インピーダンス状態となり、インバータ６
６の出力レベルがハイレベルに反転したときにインバー
タとして機能しセンス回路３８からの信号を出力端子４
４へ出力するようになっている。
【００３２】本実施例によれば、メモリ選択信号ＭＳＮ
の状態によらず、出力イネーブル信号ＯＥＮにより３ス
テート出力バッファ６４を直接駆動できるため、メモリ
装置１０が非選択状態になったあとでも、任意の時刻に
最終読み出しデータを取り出すことができる。
【００３３】次に、本発明のメモリ装置の第３実施例を
図５に従って説明する。本実施例は、図１に示すメモリ
装置１００の出力バッファ４２の代わりに、３ステート
出力バッファ６４を設けると共に、インバータ６６，６
８、ＡＮＤゲート７０、ＯＲゲート７２を設け、ＯＲゲ
ート７２の出力信号によって３ステート出力バッファ６
４を制御するようにしたものである。インバータ６６，
６８はそれぞれ入力端子４６，４８に接続されており、
入力端子４６には第１出力イネーブル信号ＯＥ１Ｎが入
力され、入力端子４８には第２出力イネーブル信号ＯＥ
２Ｎが入力されている。そしてＡＮＤゲート７０にはイ
ンバータ２２とインバータ６６の信号が入力されてお
り、ＡＮＤゲート７０に入力された信号が共にハイレベ
ルになったときにはＡＮＤゲート７０から第１ゲート信
号がＯＲゲート７２に出力されるようになっている。こ
のＯＲゲート７２にはインバータ６８を介して第２出力
イネーブル信号ＯＥ２Ｎが入力されており、ＯＲゲート
７２からは、ＡＮＤゲート７０からハイレベルの信号が
出力されたとき、あるいはインバータ６８からハイレベ
ルの信号が出力されたときにハイレベルの第２ゲート信
号が出力されるようになっている。そして第２ゲート信
号がハイレベルになると３ステート出力バッファ６４が
インバータとして機能しセンス回路３８からの信号が出
力端子４４に出力されることになる。なお、第２ゲート
信号のレベルがローレベルにあるときには３ステート出
力バッファ６４は高インピーダンス状態となる。
【００３４】このように、本実施例によれば、メモリ選
択信号ＭＳＮによってメモリ装置３００が選択状態にあ
るときに、第１出力イネーブル信号ＯＥ１Ｎによって読
み出しデータを出力できると共に、メモリ選択信号ＭＳ
Ｎによってメモリ装置３００が非選択状態になったあと
でも、第２出力イネーブル信号ＯＥ２Ｎにより、任意の
時刻に読み出しデータを出力することができる。このた
め本実施例のメモリ装置３００によれば、前記各実施例
のメモリ装置よりも応用性の高いメモリ装置を実現する
ことができる。
【００３５】次に、本発明のチェインメモリ装置を図６
に従って説明する。図６において、チェインメモリ装置
は第１のメモリ装置４１０と第２のメモリ装置４２０を
備えて構成されており、各メモリ装置４１０，４２０が
アドレス信号線を介して互いに直列に接続されている。
各メモリ装置４１０，４２０は、例えば、図１，図４，
図５に示すメモリ装置１００，２００，３００を用いて
構成されており、メモリ装置４１０が上位のメモリとし
て、メモリ装置４２０が下位のメモリとして構成されて
いる。そしてメモリ装置４１０の入力端子にアドレス信
号ＡＤＲとメモリ選択信号ＭＳ１が入力されており、メ
モリ装置４１０の出力端子がメモリ装置４２０のアドレ
ス入力端子に接続されている。更にメモリ装置４２０の
入力端子にはメモリ選択信号ＭＳ２が入力されている。
そしてメモリ装置４２０の出力端子Ｄ２から読み出し信
号が出力されるようになっている。
【００３６】上記構成によるチェインメモリ装置におい
ては、図７に示すように、各メモリ装置４１０，４２０
がシステムクロックＣＬＫに同期して駆動され、時間ｔ
０に、メモリ装置４１０にアドレス信号ＡＤＲとメモリ
選択信号ＭＳ１が入力されると、ｔａ１時間後に有効デ
ータＤ１が読み出され、このデータがメモリ装置４２０
のアドレス端子Ａ２に出力される。そしてメモリ選択信
号ＭＳ１は時間ｔ１に解除されるが、読み出しデータＤ
１は次のアドレスアクセスが生じない限り最終読み出し
データとして保持される。すなわち、このデータはメモ
リ装置４１０内のレベル保持回路４０によって保持され
る。有効データＤ１が読み出されると、それからｔ２時
間後に有効データＤ２がメモリ装置４２０によって読み
出される。このデータも、時間ｔ３後に読み出しが解除
されてもメモリ装置４２０内のレベル保持回路４０によ
って保持されることになる。
【００３７】ここで、各メモリ装置４１０，４２０から
順次データを読み出すに際して、メモリ選択信号ＭＳ２
は時間ｔ０〜ｔ３まで選択状態であるため、この間メモ
リ装置４２０には動作電流ＩＣＢが流れ続づけるが、メ
モリ選択信号ＭＳ１は時間ｔ０〜ｔ１の間だけ選択状態
であるため、メモリ装置４１０には時間ｔ０〜ｔ１の間
だけ動作電流ＩＣＡが流れることになる。すなわち、メ
モリ装置４１０には時間ｔ０〜ｔ１の間だけ動作電流Ｉ
ＣＡを流せばメモリ装置４１０の出力データが確定する
ので、時間ｔ１〜ｔ３の間動作電流ＩＣＡを流す必要が
なく、低消費電力化を図ることができる。
【００３８】また本実施例によれば、非選択状態におい
てもメモリ装置４１０の出力データが保持されるため、
メモリ装置４１０とメモリ装置４２０との間にラッチな
どの回路を設ける必要がないので、アドレス信号ＡＤＲ
２を通して読み出しデータＤを出力するまでの時間を短
くすることができる。
【００３９】次に、本発明のデータ処理装置の実施例を
図８に従って説明する。本実施例におけるデータ処理装
置はデータ処理回路６００と第１のメモリ装置６１０及
び第２のメモリ装置６２０を備えて構成されており、各
メモリ装置６１０，６２０がそれぞれ独立のインターフ
ェイス回路を介してデータ処理回路６００に接続されて
いる。すなわち各メモリ装置６１０，６２０はそれぞれ
独立にアドレス信号線、メモリ選択信号線、データ信号
線を介してデータ処理回路６００と接続されている。そ
してメモリ装置６１０，６２０は、例えば図１，図４及
び図５に示すメモリ装置１００，２００，３００を用い
て構成されており、本実施例ではメモリ装置６１０が低
速メモリとして、メモリ装置６２０が高速メモリとして
用いられている。
【００４０】上記実施例におけるデータ処理装置におい
ては、図９に示すように、データ処理回路６００からの
システムクロックＣＬＫに同期して各メモリ装置６１
０，６２０が駆動され、時間ｔ０にメモリ装置６１０に
アドレス信号Ａ１とメモリ選択信号ＭＳ１が入力され、
メモリ装置６２０にアドレス信号Ａ２とメモリ選択信号
ＡＭＳ２が入力されると、高速のメモリ装置６２０から
は時間ｔａ２後に有効データＤ２が読み出される。一
方、低速なメモリ装置６１０からは時間ｔａ１後に有効
データＤ１が読み出される。そしてメモリ装置６２０に
対するメモリ選択信号ＭＳ２は時間ｔ１に解除される
が、読み出されたデータＤ２は次のアドレスアクセスが
生じない限り最終読み出しデータとしてレベル保持回路
４０に保持し続づけられる。そしてメモリ装置６２０か
らの読み出しデータＤ２がデータ処理回路６００に入力
された後メモリ装置６１０からの有効データＤ１がデー
タ処理回路６００に入力されると、データ処理回路６０
０は入力データを基にデータを処理することになる。
【００４１】このように、本実施例においては、低速な
メモリ装置６１０は時間ｔ０〜ｔ３の間メモリ選択信号
ＭＳ１が選択状態となっているため、この間動作電流Ｉ
Ｃ１を流す必要があるが、高速なメモリ装置６２０では
時間ｔ０〜ｔ１の間だけ選択状態にあるため、この間だ
け電流ＩＣ２が流れることになる。従って、高速なメモ
リ装置６２０の場合には、動作電流ＩＣ２を時間ｔ１〜
ｔ３の間流す必要がなく、低消費電力化を図ることがで
きる。
【００４２】また本実施例においては、メモリ装置６１
０と６２０を同時にアクセスしてデータを処理しても、
高速なメモリ装置６２０のデータが保持されているた
め、各メモリ装置のアクセス速度の違いを吸収するため
に同期化回路など余分な回路を付加する必要がなく装置
の簡素化を図ることができる。
【００４３】次に、本発明のデータ処理装置の第２実施
例を図１０に従って説明する。本実施例におけるデータ
処理装置はデータ処理回路８００と第１のメモリ装置８
１０、第２のメモリ装置８２０、第３のメモリ装置８３
０、第４のメモリ装置８４０を備えて構成されている。
各メモリ装置８１０，８２０，８３０，８４０は各メモ
リ独立の出力イネーブル信号線を介してデータ処理装置
８００に接続されていると共に、各メモリ共通のメモリ
選択信号線、アドレスバス、データバスを介してデータ
処理回路８００と接続されている。そして各メモリ装置
８１０〜８４０は、例えば図４及び図５に示すメモリ装
置２００，３００を用いて構成されている。
【００４４】上記構成によるデータ処理装置において
は、図１１に示すように、データ処理回路８００から出
力されるシステムクロックＣＬＫに同期して各メモリ装
置８１０〜８４０が駆動され、時間ｔ０にアドレス信号
ＡＢとメモリ選択信号ＥＮＡが各メモリ装置８１０〜８
４０に入力されると、ｔａａ時間後に各メモリ装置８１
０〜８４０から有効データＳＡＯが出力される。そして
時間ｔ１になるとメモリ選択信号ＥＮＡは解除される
が、各メモリ装置８１０〜８４０の出力データはレベル
保持回路４０によってその後も保持し続づけられる。そ
の後、時間ｔ１〜ｔ５の間に、各メモリ装置８１０〜８
４０に出力イネーブル信号ＯＥ１〜ＯＥ４が順次出力さ
れると、この出力イネーブル信号に応答して各メモリ装
置８１０〜８４０の読み出しデータがデータバスＤＢを
介してデータ処理回路８００に入力される。そして入力
されたデータはデータ処理回路８００において処理さ
れ、処理されたデータがデータバスＤＢに出力されるこ
とになる。
【００４５】このように、本実施例においては、データ
処理回路８００と各メモリ装置８１０，８２０，８３
０，８４０との間でデータの授受を行なう際に、メモリ
選択信号ＥＮＡを時間ｔ０〜ｔ１の間だけ選択状態とす
るだけで、各メモリ装置８１０〜８４０のデータが保持
されるため、メモリ装置８１０〜８４０には時間ｔ０〜
ｔ１の間だけ動作電流ＩＣＣを流せば良いことになり、
時間ｔ１〜ｔ５の間は動作電流ＩＣＣを流す必要がない
ので消費電流を低減することができる。
【００４６】また本実施例においては、データ処理回路
８００が各メモリ装置８１０〜８４０からデータを読み
出す際には、出力イネーブル信号に従って順次メモリ装
置からのデータを取り込めば良いので、出力バッファの
同時駆動数を全体の１／４にすることができ、電源線や
接地線に発生するスイッチング雑音を大幅に低減するこ
とができる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
メモリ装置が活性状態から非活性状態に移行するとき
に、出力バッファの入力レベルが変動するのを防止する
ようにしたため、低消費電力化及び低雑音化に寄与する
ことができる。
【図面の簡単な説明】
【図１】本発明のメモリ装置の第１実施例を示す構成図
である。
【図２】データ読み出し回路の第１実施例を示す回路構
成図である。
【図３】データ読み出し回路の第２実施例を示す回路構
成図である。
【図４】メモリ装置の第２実施例を示す構成図である。
【図５】メモリ装置の第３実施例を示す構成図である。
【図６】チェインメモリ装置のブロック構成図である。
【図７】図６に示すチェインメモリ装置の作用を説明す
るためのタイムチャートである。
【図８】データ処理装置の第１実施例を示すブロック構
成図である。
【図９】図８に示すデータ処理装置の作用を説明するた
めのタイムチャートである。
【図１０】データ処理装置の第２実施例を示すブロック
構成図である。
【図１１】図１０に示すデータ処理装置の作用を説明す
るためのタイムチャートである。
【符号の説明】
１２，１４，１６，１８ 入力端子 ２０ アドレスバッファ ２２，２４，２６ インバータ回路 ２８ ローデコーダ ３０ メモリアレイ ３２ カラム選択回路 ３４ カラムデコーダ ３６ 読み書き制御回路 ３８ センス回路 ４０ レベル保持回路 ４２ 出力バッファ ４４ 出力端子 ６０ ３ステートインバータ ６２ インバータ ６４ ３ステート出力バッファ ６６，６８ インバータ ７０ ＡＮＤゲート ７２ ＯＲゲート １００，２００，３００ メモリ装置

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが配列されたメモリア
    レイと、アドレス信号に基づいてメモリアレイのなかの
    指定のメモリセルを選択するメモリセル選択手段と、メ
    モリセル選択手段により選択されたメモリセルからの読
    み出し信号を増幅するセンス回路と、センス回路の出力
    信号に応答して負荷を駆動する出力バッフアと、メモリ
    選択指令信号に応答してセンス回路を動作状態としメモ
    リを非選択状態とするための信号に応答してセンス回路
    を非動作状態とするセンス回路制御手段と、メモリを非
    選択状態とするための信号に応答してセンス回路が非動
    作状態となる直前の出力バッファの入力レベルを保持す
    るレベル保持手段とを備えている半導体記憶装置。
  2. 【請求項２】 複数のメモリセルが配列されたメモリア
    レイと、アドレス信号に基づいてメモリアレイのなかの
    指定のメモリセルを選択するメモリセル選択手段と、メ
    モリセル選択手段により選択されたメモリセルからの読
    み出し信号を増幅するセンス回路と、出力イネーブル信
    号の入力を条件にセンス回路の出力信号に応答して負荷
    を駆動する３ステート出力バッフアと、メモリ選択指令
    信号に応答してセンス回路を動作状態としメモリを非選
    択状態とするための信号に応答してセンス回路を非動作
    状態とするセンス回路制御手段と、メモリを非選択状態
    とするための信号に応答してセンス回路が非動作状態と
    なる直前の３ステート出力バッファの入力レベルを保持
    するレベル保持手段とを備えている半導体記憶装置。
  3. 【請求項３】 複数のメモリセルが配列されたメモリア
    レイと、アドレス信号に基づいてメモリアレイのなかの
    指定のメモリセルを選択するメモリセル選択手段と、メ
    モリセル選択手段により選択されたメモリセルからの読
    み出し信号を増幅するセンス回路と、メモリ選択指令信
    号に応答してセンス回路を動作状態としメモリを非選択
    状態とするための信号に応答してセンス回路を非動作状
    態とするセンス回路制御手段と、メモリ選択指令信号と
    第１出力イネーブル信号との論理積を条件に第１ゲート
    信号を出力する第１論理ゲートと、第２出力イネーブル
    信号または第１論理ゲートからの第１ゲート信号に応答
    して第２ゲート信号を出力する第２論理ゲートと、第２
    ゲート信号の入力を条件にセンス回路の出力信号に応答
    して負荷を駆動する３ステート出力バッフアと、メモリ
    を非選択状態とするための信号に応答してセンス回路が
    非動作状態となる直前の３ステート出力バッファの入力
    レベルを保持するレベル保持手段とを備えている半導体
    記憶装置。
  4. 【請求項４】 複数のメモリセルが配列されたメモリア
    レイと、アドレス信号に基づいてメモリアレイのなかの
    指定のメモリセルを選択するメモリセル選択手段と、メ
    モリセル選択手段により選択されたメモリセルからの読
    み出し信号を増幅するセンス回路と、センス回路の出力
    信号に応答して負荷を駆動する出力バッフアと、メモリ
    選択指令信号に応答してセンス回路を動作状態としメモ
    リを非選択状態とするための信号に応答してセンス回路
    を非動作状態とするセンス回路制御手段と、メモリを非
    選択状態とするための信号に応答してセンス回路が非動
    作状態となる直前の出力バッファの入力レベルを保持す
    るレベル保持手段とを備えている半導体記憶装置を複数
    個有し、各半導体記憶装置がアドレス信号線を介して直
    列に接続され、上位の半導体記憶装置の出力バッファの
    出力信号がアドレス信号として下位の半導体記憶装置に
    入力され、各半導体記憶装置に独立のメモリ選択指令信
    号が入力されているチェインメモリ装置。
  5. 【請求項５】 複数のメモリセルが配列されたメモリア
    レイと、アドレス信号に基づいてメモリアレイのなかの
    指定のメモリセルを選択するメモリセル選択手段と、メ
    モリセル選択手段により選択されたメモリセルからの読
    み出し信号を増幅するセンス回路と、出力イネーブル信
    号の入力を条件にセンス回路の出力信号に応答して負荷
    を駆動する３ステート出力バッフアと、メモリ選択指令
    信号に応答してセンス回路を動作状態としメモリを非選
    択状態とするための信号に応答してセンス回路を非動作
    状態とするセンス回路制御手段と、メモリを非選択状態
    とするための信号に応答してセンス回路が非動作状態と
    なる直前の３ステート出力バッファの入力レベルを保持
    するレベル保持手段とを備えている半導体記憶装置を複
    数個有し、各半導体記憶装置がアドレス信号線を介して
    直列に接続され、上位の半導体記憶装置の出力バッファ
    の出力信号がアドレス信号として下位の半導体記憶装置
    に入力され、各半導体記憶装置に独立のメモリ選択指令
    信号が入力されているチェインメモリ装置。
  6. 【請求項６】 複数のメモリセルが配列されたメモリア
    レイと、アドレス信号に基づいてメモリアレイのなかの
    指定のメモリセルを選択するメモリセル選択手段と、メ
    モリセル選択手段により選択されたメモリセルからの読
    み出し信号を増幅するセンス回路と、メモリ選択指令信
    号に応答してセンス回路を動作状態としメモリを非選択
    状態とするための信号に応答してセンス回路を非動作状
    態とするセンス回路制御手段と、メモリ選択指令信号と
    第１出力イネーブル信号との論理積を条件に第１ゲート
    信号を出力する第１論理ゲートと、第２出力イネーブル
    信号または第１論理ゲートからの第１ゲート信号に応答
    して第２ゲート信号を出力する第２論理ゲートと、第２
    ゲート信号の入力を条件にセンス回路の出力信号に応答
    して負荷を駆動する３ステート出力バッフアと、メモリ
    を非選択状態とするための信号に応答してセンス回路が
    非動作状態となる直前の３ステート出力バッファの入力
    レベルを保持するレベル保持手段とを備えている半導体
    記憶装置を複数個有し、各半導体記憶装置がアドレス信
    号線を介して直列に接続され、上位の半導体記憶装置の
    出力バッファの出力信号がアドレス信号として下位の半
    導体記憶装置に入力され、各半導体記憶装置に独立のメ
    モリ選択指令信号が入力されているチェインメモリ装
    置。
  7. 【請求項７】 読み出しアクセス時間の異なる複数の半
    導体記憶装置と、メモリ選択指令信号とメモリを非選択
    状態とするための信号及びアドレス信号をそれぞれ各半
    導体記憶装置に独立に出力すると共に各半導体記憶装置
    の各出力バッファからそれぞれ独立にデータを入力して
    処理するデータ処理回路とを備え、前記各半導体記憶装
    置を請求項１、２または３記載のもので構成してなるデ
    ータ処理装置。
  8. 【請求項８】 複数の半導体記憶装置と、メモリ選択信
    号線とアドレスバス及びデータバスを介して各半導体記
    憶装置に共通に接続されていると共に出力イネーブル信
    号線を介して各半導体記憶装置に独立に接続され、デー
    タバス介して各半導体記憶装置とデータの授受を実行す
    るデータ処理回路とを備え、各半導体記憶装置を請求項
    ２または３記載のもので構成してなるデータ処理装置。
  9. 【請求項９】 メモリセルからの読み出し信号を増幅す
    るセンス回路と、センス回路の出力信号に応答して負荷
    を駆動する出力バッフアと、センス回路を動作状態から
    非動作状態に切り替えるための信号に応答してセンス回
    路が非動作状態となる直前の出力バッファの入力レベル
    を保持するラッチとを備えているデータ読み出し回路。
  10. 【請求項１０】 メモリセルからの読み出し信号を増幅
    するセンス回路と、センス回路の出力信号に応答して負
    荷を駆動する出力バッフアと、出力バッファに逆並列接
    続されてセンス回路を動作状態から非動作状態に切り替
    えるための信号に応答して入力信号を反転して出力する
    ３ステートインバータとを備え、出力バッファと３ステ
    ートインバータによりラッチを構成し、このラッチによ
    り、センス回路が非動作状態となる直前の出力バッファ
    の入力レベルを保持してなるデータ読み出し回路。
JP5167003A 1993-07-06 1993-07-06 半導体記憶装置とチェインメモリ装置及びデータ処理装置 Pending JPH0721778A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5167003A JPH0721778A (ja) 1993-07-06 1993-07-06 半導体記憶装置とチェインメモリ装置及びデータ処理装置
KR1019940012047A KR100296761B1 (ko) 1993-07-06 1994-05-31 반도체기억장치와체인메모리장치및데이터처리장치
US08/260,361 US5583814A (en) 1993-07-06 1994-06-14 Semiconductor memory device, chain memory device, and data processing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5167003A JPH0721778A (ja) 1993-07-06 1993-07-06 半導体記憶装置とチェインメモリ装置及びデータ処理装置

Publications (1)

Publication Number Publication Date
JPH0721778A true JPH0721778A (ja) 1995-01-24

Family

ID=15841582

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5167003A Pending JPH0721778A (ja) 1993-07-06 1993-07-06 半導体記憶装置とチェインメモリ装置及びデータ処理装置

Country Status (3)

Country Link
US (1) US5583814A (ja)
JP (1) JPH0721778A (ja)
KR (1) KR100296761B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883491A (ja) * 1994-09-13 1996-03-26 Mitsubishi Denki Eng Kk データ読出回路
KR100281900B1 (ko) * 1998-09-08 2001-02-15 윤종용 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60254485A (ja) * 1984-05-31 1985-12-16 Nec Corp スタテイツク型半導体記憶装置
JPH0612632B2 (ja) * 1987-02-27 1994-02-16 日本電気株式会社 メモリ回路
US5311471A (en) * 1989-11-27 1994-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
JPH04106784A (ja) * 1990-08-28 1992-04-08 Fujitsu Ltd 半導体集積回路
US5239506A (en) * 1991-02-04 1993-08-24 International Business Machines Corporation Latch and data out driver for memory arrays

Also Published As

Publication number Publication date
KR950004269A (ko) 1995-02-17
US5583814A (en) 1996-12-10
KR100296761B1 (ko) 2001-10-24

Similar Documents

Publication Publication Date Title
KR100915554B1 (ko) 반도체기억장치
KR910003382B1 (ko) 레지스터를 구비한 반도체 메모리 장치
US6693818B2 (en) Semiconductor storage apparatus
USRE36621E (en) Semiconductor memory device
US6597626B2 (en) Synchronous semiconductor memory device
JPH08195085A (ja) データメモリ内のセンス増幅
JP4145984B2 (ja) 半導体記憶装置
EP0259862B1 (en) Semiconductor memory with improved write function
JPH1145594A (ja) 半導体記憶装置
JPH0721778A (ja) 半導体記憶装置とチェインメモリ装置及びデータ処理装置
US6169702B1 (en) Memory device having a chip select speedup feature and associated methods
JP2557337B2 (ja) 半導体記憶装置
JP3097301B2 (ja) 半導体メモリ装置
KR100195671B1 (ko) 반도체 메모리 장치
JP3199883B2 (ja) 半導体集積回路
US6826068B1 (en) Fast data readout semiconductor storage apparatus
JPH11328966A (ja) 半導体記憶装置及びデータ処理装置
JPH0312398B2 (ja)
JPH052888A (ja) ゲートアレイ用メモリセル回路
JP2003107133A (ja) 半導体集積回路
JP3490688B2 (ja) 半導体集積メモリ
JP3026341B2 (ja) 半導体メモリ装置
KR0164356B1 (ko) 반도체 메모리장치의 스위칭 제어회로 및 데이타 전송방법
JP2990961B2 (ja) 半導体メモリ装置
JPH06150665A (ja) 半導体メモリ装置