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KR101124321B1 - 반도체 메모리 장치 및 그 리드/라이트 제어 방법 - Google Patents

반도체 메모리 장치 및 그 리드/라이트 제어 방법 Download PDF

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KR101124321B1
KR101124321B1 KR1020100031364A KR20100031364A KR101124321B1 KR 101124321 B1 KR101124321 B1 KR 101124321B1 KR 1020100031364 A KR1020100031364 A KR 1020100031364A KR 20100031364 A KR20100031364 A KR 20100031364A KR 101124321 B1 KR101124321 B1 KR 101124321B1
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박햇빛
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주식회사 하이닉스반도체
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Abstract

반도체 메모리 장치는 라이트 명령과 리드 명령 각각에 응답하여 서로 분리된 신호 패스를 통해 생성한 각각의 내부 신호들을 이용하여 라이트 제어 신호와 리드 제어 신호를 생성하도록 구성된 리드/라이트 제어부, 및 라이트 제어 신호 또는 리드 제어 신호에 따라 라이트 동작 또는 리드 동작을 수행하도록 구성된 복수의 랭크를 포함한다.

Description

반도체 메모리 장치 및 그 리드/라이트 제어 방법{SEMICONDUCTOR MEMORY APPARATUS AND READ/WRITE CONTROL METHOD OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치 및 그 리드/라이트 제어 방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리 장치는 라이트 커맨드 또는 리드 커맨드에 응답하여 컬럼 어드레스 스트로브 신호(CASP)를 생성하고, 이를 이용하여 라이트 제어 신호(WT_EN)와 리드 제어 신호(IO_STROBE)를 생성한다.
이때 라이트 제어 신호(WT_EN)는 외부에서 입력된 데이터를 반도체 메모리 장치에 기록하는 타이밍을 지정하기 위해 사용된다.
리드 제어 신호(IO_STROBE)는 반도체 메모리 장치 내부의 데이터를 출력하는 타이밍을 지정하기 위해 사용된다.
반도체 메모리 장치의 동작 규격 중 하나인 CMD to CMD delay(tCCD) 즉, 두 커맨드(Command: CMD)사이의 딜레이가 2tCK인 경우의 라이트 제어 신호(WT_EN)와 리드 제어 신호(IO_STROBE)를 생성하는 동작을 도 1을 참조하여 설명하면 다음과 같다.
라이트 명령(WTi)과 리드 명령(RDi) 각각에 따라 1tCK의 펄스 폭을 갖는 컬럼 어드레스 스트로브 신호(CASP)가 순차적으로 생성된다.
순차적으로 생성된 컬럼 어드레스 스트로브 신호(CASP)에 따라 2tCK의 펄스폭을 갖는 내부 신호(PRE_AYP)가 생성된다.
이때 내부 신호(PRE_AYP)는 라이트 명령(WTi)과 리드 명령(RDi) 각각에 대하여 독립적인 두 개의 펄스 형태로 생성되어야 한다.
그러나 CMD to CMD delay(tCCD)가 2tCK이고, 내부 신호(PRE_AYP)의 펄스 폭 또한 2tCK이므로 내부 신호(PRE_AYP) 펄스 간의 마진(Margin)이 음(negative)의 값을 갖게 되어 두 펄스가 합쳐진 하나의 펄스 형태로 생성된다.
그에 따라 독립적인 두 개의 펄스 형태로 생성되어야 하는 내부 신호(AYP) 또한 하나의 펄스 형태로 생성된다.
결국, 비정상적으로 동일한 활성화 타이밍을 갖는 라이트 제어 신호(WT_EN)와 리드 제어 신호(IO_STROBE)가 생성된다.
한편, 도 2는 내부 신호(PRE_AYP)가 2tCK 미만(예를 들어, 1.5tCK의 펄스폭을 갖는 경우를 도시한 것이다.
이 경우, 내부 신호(PRE_AYP)와 또 다른 내부 신호(AYP)가 각각 독립적인 두 개의 펄스 형태로 생성된다.
그에 따라 라이트 제어 신호(WT_EN)와 리드 제어 신호(IO_STROBE) 또한 약간의 시간차를 두고 생성된다.
그러나 내부 신호(AYP)가 어드레스(ADD)를 래치하기 위한 타이밍 마진 즉, 셋업 + 홀드 마진 = 2tCK AYP 펄스 폭이 되므로 셋업 마진과 홀드 마진이 충분하지 못하게 된다. 또한 PVT 변동에 의한 신호 지연값 또는 위상 변동이 발생하는 경우 라이트 제어 신호(WT_EN)와 리드 제어 신호(IO_STROBE)를 정확한 타이밍에 발생시키지 못할 수 있다.
본 발명의 실시예는 라이트/리드 동작을 제어하기 위한 신호들이 정해진 규격을 만족하는 범위 내에서 충분한 마진을 확보할 수 있도록 한 반도체 메모리 장치 및 그 리드/라이트 제어 방법을 제공함에 그 목적이 있다.
본 발명의 실시예는 라이트 명령과 리드 명령 각각에 응답하여 서로 분리된 신호 패스를 통해 생성한 각각의 내부 신호들을 이용하여 라이트 제어 신호와 리드 제어 신호를 생성하도록 구성된 리드/라이트 제어부, 및 라이트 제어 신호 또는 리드 제어 신호에 따라 라이트 동작 또는 리드 동작을 수행하도록 구성된 복수의 랭크를 포함함을 특징으로 한다.
본 발명의 실시예는 순차적으로 입력되는 라이트 명령과 리드 명령 각각에 응답하여 라이트 컬럼 어드레스 스트로브 신호와 리드 컬럼 어드레스 스트로브 신호를 분리된 신호 패스를 통해 생성하는 단계, 라이트 컬럼 어드레스 스트로브 신호와 리드 컬럼 어드레스 스트로브 신호 각각에 응답하여 생성한 각각의 내부 신호에 따라 라이트 어드레스와 리드 어드레스를 래치하여 래치된 라이트 어드레스와 래치된 리드 어드레스를 생성하는 단계, 및 래치된 라이트 어드레스와 래치된 리드 어드레스 각각을 이용하여 라이트 제어 신호와 리드 제어 신호를 생성하는 단계를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 라이트 명령에 응답하여 라이트 컬럼 어드레스 스트로브 신호를 생성하도록 구성된 라이트 컬럼 어드레스 스트로브 신호 생성부, 라이트 컬럼 어드레스 스트로브 신호와 라이트 어드레스를 이용하여 라이트 제어 신호를 생성하도록 구성된 라이트 제어 신호 생성부, 리드 명령에 응답하여 리드 컬럼 어드레스 스트로브 신호를 생성하도록 구성된 리드 컬럼 어드레스 스트로브 신호 생성부, 리드 컬럼 어드레스 스트로브 신호와 리드 어드레스를 이용하여 리드 제어 신호를 생성하도록 구성된 리드 제어 신호 생성부, 및 라이트 제어 신호 또는 리드 제어 신호에 따라 라이트 동작 또는 리드 동작을 수행하도록 구성된 복수의 랭크를 포함함을 또 다른 특징으로 한다.
본 발명의 실시예는 라이트 명령과 리드 명령 각각에 대하여 라이트 제어 신호와 리드 제어 신호를 생성함에 있어 서로 독립적인 내부 신호들을 신호 원(source)으로서 이용하므로 tCCD 규격을 만족시키면서 라이트 제어 신호와 리드 제어 신호가 충분한 마진을 확보할 수 있다.
도 1 및 도 2는 종래의 기술에 따른 라이트/리드 제어 신호 생성 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블록도,
도 4는 도 3의 리드/라이트 제어부(200)의 내부 구성을 나타낸 블록도,
도 5는 도 4의 리드/라이트 제어부(200)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 복수의 랭크(RANK0 ~ RANK3) 및 리드/라이트 제어부(200)를 포함한다.
이때 랭크는 하나의 단위로 동작하도록 구성된 복수의 메모리 단위 예를 들어, 칩(Chip)을 지칭한다.
랭크는 복수의 칩을 적층하여 메모리 용량을 증가시킨 메모리 모듈에서 사용되고 있으며, 본 발명의 실시예에 따른 랭크는 TSV(Through Silicon Via)를 이용하여 복수의 칩을 연결한 입체 적층 메모리일 수 있다.
리드/라이트 제어부(200)는 라이트 명령(WTi)과 리드 명령(RDi) 각각에 응답하여 독립적인 즉, 서로 분리된 신호 패스를 통해 독립적으로 생성한 내부 신호들을 이용하여 라이트 제어 신호(WT_EN)와 리드 제어 신호(IO_STROBE)를 생성하도록 구성된다.
또한 리드/라이트 제어부(200)는 라이트 제어 신호(WT_EN)와 리드 제어 신호(IO_STROBE)를 복수의 랭크(RANK0 ~ RANK3) 중에서 랭크 선택 신호(RKI)에 해당하는 랭크에 제공하도록 구성된다.
이때 랭크 선택 신호(RKI)는 복수의 랭크(RANK0 ~ RANK3) 중에서 라이트 또는 리드 동작을 수행시킬 어느 하나의 랭크를 선택하기 위한 정보를 갖는 신호이다.
도 4에 도시된 바와 같이, 리드/라이트 제어부(200)는 라이트 제어부(210) 및 리드 제어부(220)를 포함한다.
라이트 제어부(210)는 라이트 명령(WTi)에 응답하여 제 1 신호 패스를 통해 독립적으로 생성한 내부 신호들 및 라이트 어드레스(ADD_WT)를 이용하여 라이트 제어 신호(WT_EN)를 생성하도록 구성된다.
라이트 제어부(210)는 라이트 컬럼 어드레스 스트로브 신호 생성부(211) 및 라이트 제어 신호 생성부(2001)를 포함한다.
라이트 제어 신호 생성부(2001)는 예비 신호 생성부(212), 래치(213), 조합부(214) 및 출력부(215)를 포함한다.
라이트 컬럼 어드레스 스트로브 신호 생성부(211)는 라이트 명령(WTi)에 응답하여 정해진 펄스 폭 예를 들어, 1tCK의 펄스 폭을 갖는 라이트 컬럼 어드레스 스트로브 신호(CASP_WT)를 생성하도록 구성된다.
라이트 컬럼 어드레스 스트로브 신호 생성부(211)는 라이트 명령(WTi)을 입력 받기 위한 플립플롭과 라이트 명령(WTi)을 지연시켜 라이트 컬럼 어드레스 스트로브 신호(CASP_WT)가 1tCK의 펄스 폭을 갖도록 하기 위한 지연 소자를 포함한다.
예비 신호 생성부(212)는 라이트 컬럼 어드레스 스트로브 신호(CASP_WT)에 비해 증가된 펄스 폭 예를 들어, 2tCK의 펄스 폭을 갖는 제 1 예비 신호(PRE_AYP_WT)와 제 1 예비 신호(PRE_AYP_WT)를 정해진 시간만큼 지연시킨 제 2 예비 신호(AYP_WT)를 생성하도록 구성된다.
예비 신호 생성부(212)는 라이트 컬럼 어드레스 스트로브 신호(CASP_WT)를 입력 받기 위한 플립플롭과, 라이트 컬럼 어드레스 스트로브 신호(CASP_WT)를 지연시켜 제 1 예비 신호(PRE_AYP_WT)가 2tCK의 펄스 폭을 갖도록 하고 제 1 예비 신호(PRE_AYP_WT)를 지연시켜 제 2 예비 신호(AYP_WT)를 생성하기 위한 지연 소자를 포함한다.
래치(213)는 제 1 예비 신호(PRE_AYP_WT)에 응답하여 라이트 어드레스(ADD_WT)를 래치하여 래치된 라이트 어드레스(ADD_WT_LT)를 생성하도록 구성된다.
조합부(214)는 제 2 예비 신호(AYP_WT)와 래치된 라이트 어드레스(ADD_WT_LT)를 조합하여 예비 라이트 제어 신호(AYP_WT_ADD)를 생성하도록 구성된다.
출력부(215)는 예비 라이트 제어 신호(AYP_WT_ADD)를 복수의 랭크(RANK0 ~ RANK3) 중에서 랭크 선택 신호(RKI)에 해당하는 랭크에 라이트 제어 신호(WT_EN)로서 출력하도록 구성된다.
리드 제어부(220)는 리드 명령(RDi)에 응답하여 제 2 신호 패스를 통해 독립적으로 생성한 내부 신호들 및 리드 어드레스(ADD_RD)를 이용하여 리드 제어 신호(IO_STROBE)를 생성하도록 구성된다.
리드 제어부(220)는 리드 컬럼 어드레스 스트로브 신호 생성부(221) 및 리드 제어 신호 생성부(2002)를 포함한다.
리드 제어 신호 생성부(2002)는 예비 신호 생성부(222), 래치(223), 조합부(224) 및 출력부(225)를 포함한다.
리드 컬럼 어드레스 스트로브 신호 생성부(221)는 리드 명령(RDi)에 응답하여 정해진 펄스 폭 예를 들어, 1tCK의 펄스 폭을 갖는 리드 컬럼 어드레스 스트로브 신호(CASP_RD)를 생성하도록 구성된다.
리드 컬럼 어드레스 스트로브 신호 생성부(221)는 리드 명령(RDi)을 입력 받기 위한 플립플롭과 리드 명령(RDi)을 지연시켜 리드 컬럼 어드레스 스트로브 신호(CASP_RD)가 1tCK의 펄스 폭을 갖도록 하기 위한 지연 소자를 포함한다.
예비 신호 생성부(222)는 리드 컬럼 어드레스 스트로브 신호(CASP_RD)에 비해 증가된 펄스 폭 예를 들어, 2tCK의 펄스 폭을 갖는 제 1 예비 신호(PRE_AYP_RD)와 제 1 예비 신호(PRE_AYP_RD)를 정해진 시간만큼 지연시킨 제 2 예비 신호(AYP_RD)를 생성하도록 구성된다.
예비 신호 생성부(222)는 리드 컬럼 어드레스 스트로브 신호(CASP_RD)를 입력 받기 위한 플립플롭과, 리드 컬럼 어드레스 스트로브 신호(CASP_RD)를 지연시켜 제 1 예비 신호(PRE_AYP_RD)가 2tCK의 펄스 폭을 갖도록 하고 제 1 예비 신호(PRE_AYP_RD)를 지연시켜 제 2 예비 신호(AYP_RD)를 생성하기 위한 지연 소자를 포함한다.
래치(223)는 제 1 예비 신호(PRE_AYP_RD)에 응답하여 리드 어드레스(ADD_RD)를 래치하여 래치된 리드 어드레스(ADD_RD_LT)를 생성하도록 구성된다.
조합부(224)는 제 2 예비 신호(AYP_RD)와 래치된 리드 어드레스(ADD_RD_LT)를 조합하여 예비 리드 제어 신호(AYP_RD_ADD)를 생성하도록 구성된다.
출력부(225)는 예비 리드 제어 신호(AYP_RD_ADD)를 복수의 랭크(RANK0 ~ RANK3) 중에서 랭크 선택 신호(RKI)에 해당하는 랭크에 리드 제어 신호(IO_STROBE)로서 출력하도록 구성된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 리드/라이트 제어 방법을 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
이때 라이트 명령(WTi)과 리드 명령(RDi)이 정해진 규격 즉, 2tCCD에 따라 입력된 경우를 가정한다. 또한 라이트 명령(WTi)은 랭크(RANK0)를 지정하고, 리드 명령(RDi)은 랭크(RANK1)를 지정한 것으로 가정한다. 즉, 라이트 명령(WTi)이 입력될 때의 랭크 선택 신호(RKI)는 랭크(RANK0)를 정의하고, 리드 명령(RDi)이 입력될 때의 랭크 선택 신호(RKI)는 랭크(RANK1)를 정의하는 것으로 가정한다.
먼저, 라이트 동작을 설명하면 다음과 같다.
라이트 컬럼 어드레스 스트로브 신호 생성부(211)가 라이트 명령(WTi)에 따라 라이트 컬럼 어드레스 스트로브 신호(CASP_WT)를 생성한다.
예비 신호 생성부(212)가 라이트 컬럼 어드레스 스트로브 신호(CASP_WT)에 따라 제 1 예비 신호(PRE_AYP_WT) 및 제 2 예비 신호(AYP_WT)를 생성한다.
래치(213)가 제 1 예비 신호(PRE_AYP_WT)에 따라 라이트 어드레스(ADD_WT)를 래치하여 래치된 라이트 어드레스(ADD_WT_LT)를 생성한다.
조합부(214)가 제 2 예비 신호(AYP_WT)와 래치된 라이트 어드레스(ADD_WT_LT)를 조합하여 예비 라이트 제어 신호(AYP_WT_ADD)를 생성한다.
조합부(214)의 동작에 의해 예비 라이트 제어 신호(AYP_WT_ADD)가 어드레스 정보를 갖게 된다.
출력부(215)는 예비 라이트 제어 신호(AYP_WT_ADD)를 복수의 랭크(RANK0 ~ RANK3) 중에서 랭크 선택 신호(RKI)에 해당하는 랭크 즉, 랭크(RANK0)에 라이트 제어 신호(WT_EN)로서 출력한다.
랭크(RANK0)는 라이트 제어 신호(WT_EN)에 의해 정해진 시간 동안 외부에서 제공되는 데이터를 라이트 어드레스(ADD_WT)에 해당하는 메모리 영역에 기록한다.
다음으로 리드 동작을 설명하면 다음과 같다.
리드 컬럼 어드레스 스트로브 신호 생성부(221)가 리드 명령(RDi)에 따라 리드 컬럼 어드레스 스트로브 신호(CASP_RD)를 생성한다.
예비 신호 생성부(222)가 리드 컬럼 어드레스 스트로브 신호(CASP_RD)에 따라 제 1 예비 신호(PRE_AYP_RD) 및 제 2 예비 신호(AYP_RD)를 생성한다.
래치(223)가 제 1 예비 신호(PRE_AYP_RD)에 따라 리드 어드레스(ADD_RD)를 래치하여 래치된 리드 어드레스(ADD_RD_LT)를 생성한다.
조합부(224)가 제 2 예비 신호(AYP_RD)와 래치된 리드 어드레스(ADD_RD_LT)를 조합하여 예비 리드 제어 신호(AYP_RD_ADD)를 생성한다.
조합부(224)의 동작에 의해 예비 리드 제어 신호(AYP_RD_ADD)가 어드레스 정보를 갖게 된다.
출력부(225)는 예비 리드 제어 신호(AYP_RD_ADD)를 복수의 랭크(RANK0 ~ RANK3) 중에서 랭크 선택 신호(RKI)에 해당하는 랭크 즉, 랭크(RANK1)에 리드 제어 신호(IO_STROBE)로서 출력한다.
랭크(RANK1)는 리드 제어 신호(IO_STROBE)에 의해 정해진 리드 어드레스(ADD_RD)에 해당하는 메모리 영역에 기록된 데이터를 외부로 출력한다.
상술한 바와 같이, 본 발명의 실시예는 라이트 제어 신호(WT_EN)를 생성하기 위한 내부 신호들(CASP_WT, PRE_AYP_WT, AYP_WT, AYP_WT_ADD)과 리드 제어 신호(IO_STROBE)를 생성하기 위한 내부 신호들(CASP_RD, PRE_AYP_RD, AYP_RD, AYP_RD_ADD)이 서로 분리된 신호 패스를 경유하도록 구성된다.
따라서 도 5에 도시된 바와 같이, 서로 다른 랭크 간에 2tCCD의 규격을 갖는 경우에도 내부 신호들의 펄스 폭과 상관 없이 어드레스를 래치하기 위해 필요한 마진을 충분히 갖게 된다.
즉, 본 발명의 실시예는 2tCCD의 규격에 맞게 동작하지만, 4tCCD의 규격에 맞게 동작하는 경우와 실질적으로 동일한 수준의 셋업 마진을 갖게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 라이트 명령과 리드 명령 각각에 응답하여 서로 분리된 신호 패스를 통해 생성한 각각의 내부 신호들을 이용하여 라이트 제어 신호와 리드 제어 신호를 생성하도록 구성된 리드/라이트 제어부; 및
    상기 라이트 제어 신호 또는 상기 리드 제어 신호에 따라 라이트 동작 또는 리드 동작을 수행하도록 구성된 복수의 랭크를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 랭크는 TSV(Through Silicon Via)를 이용하여 복수의 칩을 연결하여 이루어진 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 리드/라이트 제어부는
    상기 라이트 제어 신호와 상기 리드 제어 신호를 상기 복수의 랭크 중에서 랭크 선택 신호에 해당하는 랭크에 제공하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 리드/라이트 제어부는
    상기 라이트 명령에 응답하여 제 1 신호 패스를 통해 생성한 내부 신호들 및 라이트 어드레스를 이용하여 상기 라이트 제어 신호를 생성하도록 구성된 라이트 제어부, 및
    상기 리드 명령에 응답하여 제 2 신호 패스를 통해 생성한 내부 신호들 및 리드 어드레스를 이용하여 상기 리드 제어 신호를 생성하도록 구성된 리드 제어부를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 라이트 제어부는
    상기 라이트 명령에 응답하여 라이트 컬럼 어드레스 스트로브 신호를 생성하도록 구성된 라이트 컬럼 어드레스 스트로브 신호 생성부, 및
    상기 라이트 컬럼 어드레스 스트로브 신호와 라이트 어드레스를 이용하여 생성한 예비 라이트 제어 신호를 상기 복수의 랭크 중에서 랭크 선택 신호에 해당하는 랭크에 상기 라이트 제어 신호로서 출력하도록 구성된 라이트 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 리드 제어부는
    상기 리드 명령에 응답하여 리드 컬럼 어드레스 스트로브 신호를 생성하도록 구성된 리드 컬럼 어드레스 스트로브 신호 생성부, 및
    상기 리드 컬럼 어드레스 스트로브 신호와 리드 어드레스를 이용하여 생성한예비 리드 제어 신호를 상기 복수의 랭크 중에서 랭크 선택 신호에 해당하는 랭크에 상기 리드 제어 신호로서 출력하도록 구성된 리드 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  7. 순차적으로 입력되는 라이트 명령과 리드 명령 각각에 응답하여 라이트 컬럼 어드레스 스트로브 신호와 리드 컬럼 어드레스 스트로브 신호를 분리된 신호 패스를 통해 생성하는 단계;
    상기 라이트 컬럼 어드레스 스트로브 신호와 상기 리드 컬럼 어드레스 스트로브 신호 각각에 응답하여 생성한 각각의 내부 신호에 따라 라이트 어드레스와 리드 어드레스를 래치하여 래치된 라이트 어드레스와 래치된 리드 어드레스를 생성하는 단계; 및
    상기 래치된 라이트 어드레스와 상기 래치된 리드 어드레스 각각을 이용하여 라이트 제어 신호와 리드 제어 신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 리드/라이트 제어 방법.
  8. 제 7 항에 있어서,
    상기 라이트 제어 신호와 상기 리드 제어 신호를 랭크 선택 신호에 해당하는 랭크에 제공하는 단계를 더 포함하는 반도체 메모리 장치의 리드/라이트 제어 방법.
  9. 라이트 명령에 응답하여 라이트 컬럼 어드레스 스트로브 신호를 생성하도록 구성된 라이트 컬럼 어드레스 스트로브 신호 생성부;
    상기 라이트 컬럼 어드레스 스트로브 신호와 라이트 어드레스를 이용하여 라이트 제어 신호를 생성하도록 구성된 라이트 제어 신호 생성부;
    리드 명령에 응답하여 리드 컬럼 어드레스 스트로브 신호를 생성하도록 구성된 리드 컬럼 어드레스 스트로브 신호 생성부;
    상기 리드 컬럼 어드레스 스트로브 신호와 리드 어드레스를 이용하여 리드 제어 신호를 생성하도록 구성된 리드 제어 신호 생성부; 및
    상기 라이트 제어 신호 또는 상기 리드 제어 신호에 따라 라이트 동작 또는 리드 동작을 수행하도록 구성된 복수의 랭크를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 랭크는 TSV(Through Silicon Via)를 이용하여 복수의 칩을 연결하여 이루어진 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 라이트 제어부는
    상기 라이트 제어 신호를 상기 복수의 랭크 중에서 랭크 선택 신호에 해당하는 랭크에 제공하도록 구성되는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 리드 제어부는
    상기 리드 제어 신호를 상기 복수의 랭크 중에서 랭크 선택 신호에 해당하는 랭크에 제공하도록 구성되는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 라이트 제어 신호 생성부는
    상기 라이트 컬럼 어드레스 스트로브 신호에 비해 증가된 펄스 폭을 갖는 제 1 예비 신호와 상기 제 1 예비 신호를 정해진 시간만큼 지연시킨 제 2 예비 신호를 생성하도록 구성된 예비 신호 생성부,
    상기 제 1 예비 신호에 응답하여 라이트 어드레스를 래치하여 래치된 라이트 어드레스를 생성하도록 구성된 래치,
    상기 제 2 예비 신호와 상기 래치된 라이트 어드레스를 조합하여 예비 라이트 제어 신호를 생성하도록 구성된 조합부, 및
    상기 예비 라이트 제어 신호를 상기 복수의 랭크 중에서 랭크 선택 신호에 해당하는 랭크에 상기 라이트 제어 신호로서 출력하도록 구성된 출력부를 포함하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 리드 제어 신호 생성부는
    상기 리드 컬럼 어드레스 스트로브 신호에 비해 증가된 펄스 폭을 갖는 제 1 예비 신호와 상기 제 1 예비 신호를 정해진 시간만큼 지연시킨 제 2 예비 신호를 생성하도록 구성된 예비 신호 생성부,
    상기 제 1 예비 신호에 응답하여 리드 어드레스를 래치하여 래치된 리드 어드레스를 생성하도록 구성된 래치,
    상기 제 2 예비 신호와 상기 래치된 리드 어드레스를 조합하여 예비 리드 제어 신호를 생성하도록 구성된 조합부, 및
    상기 예비 리드 제어 신호를 상기 복수의 랭크 중에서 랭크 선택 신호에 해당하는 랭크에 상기 리드 제어 신호로서 출력하도록 구성된 출력부를 포함하는 반도체 메모리 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160076204A (ko) * 2014-12-22 2016-06-30 에스케이하이닉스 주식회사 데이터 스트로빙 회로 및 이를 이용한 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080061007A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 컬럼 선택 신호 발생 장치 및 이를 포함하는 반도체 메모리장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883491A (ja) * 1994-09-13 1996-03-26 Mitsubishi Denki Eng Kk データ読出回路
JP4083944B2 (ja) 1999-12-13 2008-04-30 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
DE10136852C2 (de) 2001-07-27 2003-09-25 Infineon Technologies Ag Verfahren und Schaltungsanordnung zur Erzeugung eines Datenstrobesignals für sehr schnelle Halbleiterspeichersysteme
JP4000028B2 (ja) 2001-09-18 2007-10-31 株式会社東芝 同期型半導体記憶装置
US7366822B2 (en) 2001-11-26 2008-04-29 Samsung Electronics Co., Ltd. Semiconductor memory device capable of reading and writing data at the same time
KR100434513B1 (ko) 2002-09-11 2004-06-05 삼성전자주식회사 클럭 인에이블 신호를 이용한 데이터 경로의 리셋 회로,리셋 방법 및 이를 구비하는 반도체 메모리 장치
JP4439838B2 (ja) * 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
JP4667888B2 (ja) * 2005-02-01 2011-04-13 パナソニック株式会社 半導体記憶装置
KR100945802B1 (ko) * 2008-06-24 2010-03-08 주식회사 하이닉스반도체 클럭을 생성하는 반도체 집적 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080061007A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 컬럼 선택 신호 발생 장치 및 이를 포함하는 반도체 메모리장치

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