JP4338010B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、メモリ回路を備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明のようにメモリセルからの読み出し信号を伝える信号線にプリチャージ回路を設けたものとして特開平１０−２１６８６号公報（以下、文献１とう）と特開平７−３７３８７号公報（以下、文献２という）の存在が報告された。文献１では、シンクロナスダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）でのパイプラインのステージ分割を適正にするために信号線に容量を利用した記憶回路を設け、かかる記憶回路にはメインアンプの増幅動作に必要な中間電位の信号を記憶させて高速信号電圧を行うものが開示されている。文献２では、信号線に動作モードに応じて書き込み用と読み出し用の２種類のプリチャージ電圧を供給する回路が開示されている。
【０００３】
ＮＢＴＩ（Negative Bias Temperature Instability)と呼ばれるゲートのバイアスと温度によるＭＯＳデバイスの劣化現象に関する文献発表の例として、IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.46，N0.5，pp.921-926,MAY，1999年がある。上記文献１及び２には、プリチャージ回路は存在するものの、上記ＮＢＴＩに対して何らの配慮もない。
【０００４】
【発明が解決しようとする課題】
本願発明者においては、ダイナミック型ＲＡＭ等のメモリ回路において、リードもライトも行わないスタンバイ時には、読み出し信号を伝えるＩＯ線をプリチャージするＰチャネルＭＯＳＦＥＴをオン状態にするものであり、上記のＮＢＴＩ劣化を最も受けやすいバイアス条件になっていることに気が付いた。上記プリチャージＭＯＳＦＥＴにおいて、ＮＢＴＩ劣化によってＭＯＳＦＥＴのしきい値電圧Ｖthが大きくなると、その分プリチャージに要する時間が長くなるようにされる。
【０００５】
例えば、シンクロナスＤＲＡＭでは、図１１の波形図に示すように、カラムアドレスストローブ信号ＣＡＳＮがロウレベルにアサートされると、プリチャージ信号ＩＯＰＲをハイレベルにして、読み出し用ＩＯ線ＲＩＯＴ／ＲＩＯＢのプリチャージを終わり、カラム選択信号ＹＳを立ち上げて上記プリチャージが終わった読み出し用ＩＯ線ＲＩＯＴ／ＲＩＯＢに、センスアンプＳＡで増幅されたビット線の増幅極性に伴つた信号量を読み出し、メインアンプＭＡの増幅が終われば次の読み出しサイクルに備えて再びプリチャージ信号ＩＯＰＲをロウレベルにしてＩＯ線ＲＩＯＴ／ＲＩＯＢをプリチャージしている。
【０００６】
実使用においてはほとんどの時間を占めることになるスタンバイ期間は上記ＩＯ線ＲＩＯＴ／ＲＩＯＢがプリチャージされている状態なので、プリチャージＭＯＳＦＥＴはゲート電圧（Ｖgs）が負のＮＢＴＩ劣化が進行するバイアス状態になっている。よってプリチャージＭＯＳＦＥＴの劣化によりプリチャージ時間が長くなるため、ＣＡＳサイクルの高速化を阻害していた。つまり、スタンバイ期間からメモリアクセスに移行する最初のサイクルは問題ないが、カラムアドレスストローブ信号ＣＡＳＮに同期して連続して読み出しを行うバーストモードでは、上記ＮＢＴＩ劣化によって点線で示すようにプリチャージ期間が延長されてしまい、プリチャージが完了する前に、言い換えるならば、前の信号量の一部が残った状態でセンスアンプからの次アドレスに対応した信号が出力されてしまい、かかる信号の混合によって誤動作が生じてしまう場合がある。
【０００７】
このような誤動作を回避するためには、上記ＮＢＴＩ劣化によるプリチャージ期間の延長を考慮した時間マージンを設定してバーストモードを設定する必要がある。つまりは、クロックＣＬＫＮのクロック周期を上記時間マージン分だけ長くすることが必要となり、メモリ回路の動作速度が遅くなってしまうという問題が生じる。あるいは、上記時間マージンを持たないメモリ回路は不良とされてしまうので製品歩留りが悪くなる。
【０００８】
この発明の目的は、簡単な構成で動作の高速化を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成で高信頼性や製品歩留りの向上を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のメモリセルを有するメモリアレイの中から選択回路によりメモリセルを選択し、その読み出し信号をメインアンプに伝える信号線に設けられるプリチャージ回路を構成するＭＯＳＦＥＴを、上記選択回路に伝えられるメモリセルの選択開始信号に基づいてオン状態にし、上記メモリセルからの読み出し信号が伝えられる前にオフ状態にしてプリチャージを終了させて、スタンバイ時のＮＢＴＩ劣化を回避する。
【００１０】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の一実施例の回路図が示されている。メモリセル部は、代表として１つのワード線ＷＬと、平行に延長される一対のビット線ＢＬＴ，ＢＬＢと、上記ワード線ＷＬと一方のビット線ＢＬＢの交点に設けられたダイナミック型メモリセルＭＣが代表として例示的に示されている。ダイナミック型メモリセルＭＣは、ワード線ＷＬにゲートが接続され、ドレイン−ソース経路の一方がビット線ＢＬＢに接続され、他方が記憶ノードに接続された記憶キャパシタから構成される。
【００１１】
上記記号ＢＬは、ビット線を表し、それの末尾に付加されたＴは、論理記号におけるトルー（非反転）を意味し、Ｂはバー（反転）を意味する。このＴ／Ｂは、後述する読み出し用の信号線であるＲＩＯにもＲＩＯＴ／ＲＩＯＢのように用いられいてる。また、後述する信号に付加されたＮはネガティブを意味し、ロウレベルのときがアクティブであること（負論理）を表している。また、図面において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
【００１２】
センスアンプ部は、同図ではブラックボックスで表されているＣＭＯＳラッチ回路により構成されるセンスアンプＳＡと、リードアンプＲＡから構成される。リードアンプＲＡは、カラム選択用のＭＯＳＦＥＴＱ１、Ｑ３と、増幅ＭＯＳＦＥＴＱ２とＱ４から構成される。上記カラム選択スイッチとしてのＭＯＳＦＥＴＱ１とＱ３のゲートは、カラム選択信号ＹＳによってスイッチ制御され、増幅ＭＯＳＦＥＴＱ２とＱ４のゲートには、センスアンプＳＡの一対の増幅信号、つまりはメモリセル部の相補ビット線ＢＬＢ，ＢＬＴの増幅信号が伝えられる。
【００１３】
上記リードアンプＲＡを構成するＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４の直列回路は、一対の読み出し用信号線ＲＩＯＴ／ＲＩＯＢと回路の接地電位との間に設けられ、読み出し用信号線ＲＩＯＴ／ＲＩＯＢの一方を上記センスアンプＳＡの増幅信号に対応してディスチャージさせることにより、増幅動作を行う。
【００１４】
上記のようなリードアンプＲＡによる増幅動作のために、読み出し用信号線ＲＩＯＴ／ＲＩＯＢには、プリチャージ回路が設けられる。プリチャージ回路は、読み出し用信号線ＲＩＯＴ／ＲＩＯＢを短絡するＰチャネルＭＯＳＦＥＴＱ５と、上記信号線ＲＩＯＴ／ＲＩＯＢのそれぞれにプリチャージ電圧ＶＤＤを供給するＰチャネルＭＯＳＦＥＴＱ６、Ｑ７により構成される。プリチャージ回路は、上記のリードアンプＲＡによる増幅動作の前に、読み出し用信号線ＲＩＯＴ／ＲＩＯＢを電源電圧ＶＤＤにプリチャージしておき、上記リードアンプＲＡの増幅動作によって一方の信号線を回路の接地電位（ロウレベル）にディスチャージさせることによりメインアンプＭＡの増幅動作に必要な増幅信号を形成する。
【００１５】
特に制限されないが、上記プリチャージ回路は、メインアンプ部に設けられる。つまり、差動増幅回路により構成されるメインアンプＭＡの入力部に上記プリチャージ回路を構成するＭＯＳＦＥＴＱ５〜Ｑ７が設けられて、メインアンプＭＡが増幅動作を開始するときに、差動入力を等しいプリチャージ電圧に設定するようにされる。
【００１６】
図２には、上記図１のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。特に制限されないが、この実施例のダイナミック型ＲＡＭは、クロックＣＬＫＮに同期して動作するＤＲＡＭに向けられている。あるいは、クロックＣＬＫＮは、ダイナミック型ＲＡＭには直接供給されないで、上記各信号ＲＡＳＮ、ＣＡＳＮ、ＷＥＮ等を生成するメモリ制御回路のクロック信号、つまりはシステムクロック信号であってもよい。
【００１７】
この実施例では、ロウアドレスストローブ信号ＲＡＳＮがハイレベルのスタンバイ状態のときに、プリチャージ信号ＩＯＰＲはハイレベルにされる。これにより、プリチャージ回路を構成するＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７は、オフ状態となる。読み出し用の信号線ＲＩＯＴ／ＲＩＯＢは、上記ＭＯＳＦＥＴＱ５〜Ｑ７のオフ状態によりフローティング状態になておりそのレベルは不定である。
【００１８】
クロック信号ＣＬＫＮのロウレベルへの立ち下がりエッジに同期して、ロウアドレスストーブ信号ＲＡＳＮがロウレベルにされて、ロウ系のアドレス信号の取り込みが行われてロウ系の選択動作開始される。この信号ＲＡＳＮのロウレベルへの変化により、プリチャージ信号ＩＯＰＲはロウレベルにされて、上記ＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７がオン状態にされる。この結果、読み出し用の信号線ＲＩＯＴ／ＲＩＯＢは電源電圧ＶＤＤのようなプリチャージ電圧が与えられる。
【００１９】
ロウ系の選択動作により、ワード線ＷＬが立ち上がることによりビット線ＢＬＴ，ＢＬＢのうち一方にはメモリセルの記憶電荷に対応した電圧にされ、他方はプリチャージ電圧を維持するから、その差分に対応した微小な信号量は、ＣＭＯＳラッチ回路からなるセンスアンプＳＡにより増幅され、ビット線ＢＬＴとＢＬＢの微小電位差はセンスアンプＳＡの動作電圧に対応したハイレベル／ロウレベルに拡大され、選択されたメモリセルの記憶キャパシタに再書き込み（リフレッシュ）動作が行われる。
【００２０】
上記のようなロウ系の選択動作を考慮し、上記ＲＡＳＮの立ち下がりからクロック信号ＣＬＫＮの例えば３サイクル目に同期してカラムアドレスストローブ信号ＣＡＳＮがロウレベルにされてカラムアドレスの取り込みとそのデコード動作が開始される。上記ＣＡＳＮのロウレベルへの変化を受けて、プリチャージ信号ＩＯＰＲはハイレベルにされてプリチャージ動作を終了する。このプリチャージ動作を終了に対応し、上記デコード動作により１つのカラム選択信号ＹＳがハイレベルにされて、リードアンプＲＡにより読み出し用信号線ＲＩＯＴ／ＲＩＯＢのうち、一方がディスチャージされ、メインアンプＭＡにより増幅されて、図示しない出力回路を通して出力される。
【００２１】
連続したカラムアドレスの切替を行うバーストモード（又はページモード）では、上記メインアンプＭＡの増幅動作が終了に対応して、カラム選択信号ＹＳがロウレベルにリセットされ、プリチャージ信号ＩＯＰＲがロウレベルにされて、次の読み出し動作に備えて読み出し用信号線ＲＩＯＴ／ＲＩＯＢを電源電圧ＶＤＤにプリチャージさせて、上記読み出し信号のイコライズを行う。
【００２２】
クロック信号ＣＬＫＮに同期して、ＣＡＳＮが再びロウレベルにされると、カラムアドレスの取り込み又はカウンタによるカラムアドレスの更新が行われる。上記ＣＡＳＮのロウレベルへの変化を受けて、プリチャージ信号ＩＯＰＲは再びハイレベルにされてプリチャージ動作を終了し、このプリチャージ動作の終了に対応して、上記更新されたカラムアドレスに対応したカラム選択信号ＹＳがハイレベルにされて、それに対応したビット線ＢＬＴ／ＢＬＢの読み出し信号がリードアンプＲＡを介して読み出し用信号線ＲＩＯＴ／ＲＩＯＢに伝えられて、一方がディスチャージされ、メインアンプＭＡにより増幅されて図示しない出力回路を通して引き続き出力される。
【００２３】
上記のようにカラム系の読み出しサイクル（ＣＡＳサイクル）を高速化するためには、読み出し用信号線ＲＩＯＴ／ＲＩＯＢへの信号量の読み出し時間と、ＲＩＯＴ／ＲＩＯＢのプリチャージ時間を高速化しなければいけない。プリチャージ時間は、上記信号線ＲＩＯＴ／ＲＩＯＢの負荷とプリチャージＭＯＳＦＥＴＱ５〜Ｑ７の電流駆動力で決まる。プリチャージＭＯＳＦＥＴＱ５〜Ｑ７のゲート幅Ｗを大きくすれば電流駆動力は大きくなるが、レイアウト面積が大きくなる事や信号線ＲＩＯＴ／ＲＩＯＢの寄生容量が大きくなる事、プリチャージ信号ＩＯＰＲと信号線ＲＩＯＴ／ＲＩＯＢのカップリングが大きくなる事などの理由である最適値に設計されなければならない。
【００２４】
一方、上記プリチャージＭＯＳＦＥＴＱ５〜Ｑ７のデバイスの特性には、ゲートのソース／ドレインに対するバイアスが負の時にホールがゲート酸化膜に注入されてしきい値電圧Ｖthがシフト（上昇）し、ＭＯＳＦＥＴＱ５〜Ｑ７のコンダクタンスが下がるという劣化現象（ＮＢＴＩ）があり、例えば△Ｖth＝２０ｍＶ／１０年といった目標規格を持つてデバイス設計を行うことが必要とされる。
【００２５】
つまり、メモリ回路の設計時には、２０ｍＶのΔＶthシフトに耐えられる様にタイミングマージンを持つた設計が必要になる。上記プリチャージＭＯＳＦＥＴＱ５〜Ｑ７は、ダイナミック型ＲＡＭがシステムに搭載されたときの実動作の多くの時間がスタンバイ状態であり、上記信号線ＲＩＯＴ／ＲＩＯＢをプリチャージしている状態にあるため、ＮＢＴＩ劣化が起こるゲートが負のバイアス状態（−ＶＤＤ）にあり、ＣＡＳサイクルを十分なタイミングマージンを入れて設計しなくてはいけないことになる。
【００２６】
しかし、ダイナミック型ＲＡＭにおいて、動作の高速化のためにＣＡＳサイクルの高速化要求はますます強くなってきており、上記タイミングマージンが許容できなくなってきている。そこで本発明では、図２のタイミング図に示すように前記実動作の多くを占めるスタンバイ状態ではＮＢＴＩ劣化を起こさないバイアス条件にプリチャージ信号ＩＯＰＲをコントロールする事により、ＮＢＴＩ劣化分のタイミングマージンを不要にしてＣＡＳサイクルを高速化してシステムの性能を向上させるものである。
【００２７】
上記の実施例では、ロウアドレスストローブ信号ＲＡＳＮがハイレベルのスタンバイ期間は、読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージを止め、ＮＢＴＩ劣化の起こらないバイアス状態にコントロールするため、実使用におけるＮＢＴＩ劣化はほとんど起こらず、プリチャージ時間の劣化も生じないためＣＡＳサイクルを高速化設計することが可能になる。つまり、図２のタイミング図に示すように、上ゲートのソース／ドレインに対するバイアス電圧Ｖgsが０Ｖになっており、ＮＢＴＩ劣化無の状態にされている。
【００２８】
図３には、上記プリチャージ信号ＩＯＰＲを形成するタイミング生成回路の一実施例の回路図が示されている。同図において、ＣＬＫＮは前記基本クロック、ＲＡＳＮはロウ系制御（ロウアドレスストローブ）信号、ＣＡＳＮはカラム系制御（カラムアドレスストローブ）信号、ＲＳＥＴＮは初期化（リセット）信号を示す。この回路は、フリップフロップ回路ＦＦ、インバータ回路ＩＮＶ１〜ＩＮＶ３及びゲート回路Ｇ１〜Ｇ５と、遅延回路Ｄｅｌａｙから構成される。
【００２９】
内部ＲＡＳは、上記ロウアドレスストローブ信号ＲＡＳＮのネゲート側を遅延させてパルス幅を広げて生成される。内部ＣＡＮは、カラムアドレスストローブＣＡＳＮのアサートを受けて内部遅延で決まる幅のワンショットパルスで生成される。この実施例では、実使用状態の大部分の時間を占めるロウアドレスストローブＲＡＳＮもカラムアドレスストローブＣＡＳＮもハイレベルのいわゆるスタンバイ期間は、内部ＲＡＳを受けるナンドゲート回路Ｇ５を付加することにより、上記プリチャージ信号ＩＯＰＲがネゲートされるように論理を構成する。これにより、図２のタイミング図に示すように、ロウアドレスストローブ信号ＲＡＳＮがハイレベルのスタンバイ期間は、読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージを止め、プリチャージＭＯＳＦＥＴＱ５〜Ｑ７にＮＢＴＩ劣化の起こらないバイアス状態にすることができる。
【００３０】
図４には、この発明に係るダイナミック型ＲＡＭにおけるリード系回路の一実施例の全体構成図が示されている。内部ＲＡＳ生成回路ＲＡＳＧは、ロウアドレスストローブ信号ＲＡＳＮを受けて、それに対応して内部ＲＡＳを形成する。この内部ＲＡＳ信号は、Ｘアドレスラッチ及び比較回路ＸＡＣＰ、ＸプリデコーダＸＰＤＥＣ及びプリチャージ信号生成回路ＩＯＰＲＧに伝えられる。Ｘアドレスラッチ及び比較回路ＸＡＣＰは、ロウ系アドレスの取り込みと、不良アドレスの比較を行う。ＸプリデコーダＸＰＤＥＣは、上記アドレスをプリデコーダした信号をメモリマットのアレイ制御回路ＡＣに供給する。
【００３１】
アレイ制御回路ＡＣは、ワード線の選択信号を形成し、ワードドライバＷＤを通してワード線の活性化し、センスアンプＳＡの起動、ビット線ＢＬＴ，ＢＬＢのプリチヤージの動作タイミング及びワード線の立ち下げを制御する。ここで、前記アドレスラッチ及び比較回路ＸＡＣＰにより、正規ワード線に不良があったときには、正規マットの正規ワード線の選択動作が停止され、それに代えて冗長マットの冗長ワード線が選択される。このようなワード線の切替に対応し、正規マットのセンスアンプＳＡは非活性に、冗長マットのセンスアンプＳＡが活性化される。
【００３２】
内部ＣＡＳ生成回路ＣＡＳＧは、カラムアドレスストローブ信号ＣＡＳＮを受けて、それに対応して内部ＣＡＳを形成する。この内部ＣＡＳ信号は、Ｙアドレスラッチ及び比較回路ＹＡＣＰ、ＹプリデコーダらＰＤＥＣ及びプリチャージ信号生成回路ＩＯＰＲＧに伝えられる。Ｙアドレスラッチ及び比較回路ＹＡＣＰは、カラム系アドレスの取り込みと、不良アドレスの比較を行う。ＹプリデコーダＹＰＤＥＣは、上記アドレスをプリデコーダした信号をメモリマットのカラム選択回路に供給する。
【００３３】
このように、カラムアドレスストローブ信号ＣＡＳＮから生成される内部ＣＡＳにより、活性化するカラム選択信号ＹＳのアドレスをラッチし、カラム選択信号の活性化、メインアンプＭＡの起動、及び信号線ＲＩＯＴ／ＲＩＯＢのプリチャージのタイミングを制御する。本発明では信号線ＲＩＯＴ／ＲＩＯＢＩのプリチャージタイミングの制御に内部ＲＡＳも加わり、前記のようなスタンバイ期間でのプリチャージＭＯＳＦＥＴＱ５〜Ｑ７において前記ＮＢＴＩ劣化の起こらないバイアス状態にする。上記メインアンプＭＡで増幅されたデータは出力回路ＤＯＢを通し読み出し信号ＤＯＵＴが出力される。出力回路ＤＯＢはラッチＦＦを備えている。
【００３４】
この実施例のＤＲＡＭでは、特に制限されないが、上記読み出し経路と別個に書き込み経路が設けられる。書き込み信号ＤＩＮは、入力回路ＤＩＢを通して入力され、ライトバッファＷＢに伝えられる。ライトバッファＷＢは、書き込み用信号線ＷＩＯを駆動し、カラム選択信号ＹＳにより選択されたビット線ＢＬＴ，ＢＬＢに書き込み信号を伝える。これにより、ワード線が選択され、上記書き込み信号が伝えられたビット線ＢＬＴ又はＢＬＢに接続されたメモリセルの記憶キャパシタに、書き込み信号に対応した電荷が書き込まれる。
【００３５】
図５には、この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の他の一実施例の回路図が示されている。この実施例は、基本的には前記図１の実施例と同様であるが、前記図１の実施例のようにプリチャージＭＯＳＦＥＴＱ５〜Ｑ７のＮＢＴＩ劣化を抑えるに止まらず、アクティブ期間（プリチャージ動作期間）に生じるＮＢＴＩ劣化を回復させるような工夫が行われるものである。
【００３６】
ＭＯＳＦＥＴにおけるＮＢＴＩ劣化は、ゲートとソース，ドレインのバイアスを逆にポジティブ（Positive）にすると劣化が回復する特性を有する。この特性を利用し、ＮチャネルＭＯＳＦＥＴＱ８とＱ９が追加され、ＭＯＳＦＥＴＱ６とＱ７に供給されるプリチャージ電圧ＶＩＯＲがスタンバイ時に接地電位ＶＳＳ（０Ｖ）変化させられるようにされる。そして、この変化させられたプリチャージ電圧ＶＩＯＲ（ＶＳＳ）は、上記追加されたＭＯＳＦＥＴＱ８とＱ９を通して読み出し用信号線ＲＩＯＴ／ＲＩＯＢに伝えられる。上記ＭＯＳＦＥＴＱ８とＱ９のゲートには、ロウ系のタイミング信号Ｒ３Ｂが供給されて制御される。
【００３７】
図６には、上記図５のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。基本的には前記図２のタイミング図と同様であるが、スタンバイ期間に信号Ｒ３Ｂがハイレベルにされて、ＭＯＳＦＥＴＱ８とＱ９がオン状態にされる。これにより、読み出し用信号線ＲＩＯＴ／ＲＩＯＢは、前記図２のようなフローティング状態ではなく、回路の接地電位ＶＳＳに固定される。また、プリチャージ電圧ＶＩＯＲも回路の接地電位ＶＳＳに切替られる。
【００３８】
したがって、ＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７のゲートには、前記図２と同様に電源電圧ＶＤＤのようなハイレベルに固定され、そのソース，ドレインが上記信号線ＲＩＯＴ／ＲＩＯＢ及びプリチャージ電圧ＶＩＯＲのロウレベル（ＶＳＳ）にされることにより、ゲートとソース，ドレイン間の電圧ＶgsがＶＤＤのようなポジティブな電圧にされる。これにより、ＭＯＳＦＥＴＱ５〜Ｑ７のＮＢＴＩ劣化回復が行われる。
【００３９】
なお、プリチャージ期間では、前記図２の実施例と同様に信号ＲＡＳＮに対応してプリチャージ信号ＩＯＰＲがＶＳＳにされてプリチャージＭＯＳＦＥＴＱ５〜Ｑ７がオン状態にされ、プリチャージ電圧ＶＩＯＲが電源電圧ＶＤＤに切替られて信号線ＲＩＯＴ／ＲＩＯＢを電源電圧ＶＤＤにプリチャージする。このときには、信号Ｒ３ＢのロウレベルによりＭＯＳＦＥＴＱ８，Ｑ９はオフ状態になっている。
【００４０】
図７には、この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の更に他の一実施例の回路図が示されている。この実施例は、前記図５の実施例を改良にするものである。前記図５の実施例と同様にアクティブ期間（プリチャージ動作期間）に生じるＮＢＴＩ劣化を回復させる機能を、ＭＯＳＦＥＴＱ８とＱ９の追加無しに実現するような工夫が行われるものである。つまり、ＮＢＴＩ劣化を回復させるために、読み出し用信号線ＲＩＯＴ／ＲＩＯＢをロウレベルにするためにリードアンプＲＡのＭＯＳＦＥＴＱ１〜Ｑ４を活用して、上記ＭＯＳＦＥＴＱ８，Ｑ９を省略するものである。
【００４１】
図８には、上記図７のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。基本的には前記図６のタイミング図と同様であるが、スタンバイ期間にいずれか１つのカラム選択信号ＹＳがハイレベルにされて、いずれか１つのリードアンプのＭＯＳＦＥＴＱ１、Ｑ３がオン状態にされる。このスタンバイ時には、それに対応したビット線ＢＬＴ，ＢＬＢにハーフプリチャージ電圧に設定されておりＭＯＳＦＥＴＱ２、Ｑ４がオン状態になっている。したがって、上記のようにいずれか１つのカラム選択信号ＹＳをスタンバイ期間にハイレベルにすることにより、読み出し用信号線ＲＩＯＴ／ＲＩＯＢをロウレベルに引き抜くことができる。
【００４２】
上記ハーフプリチャージ電圧によりオン状態のＭＯＳＦＥＴＱ２、Ｑ４に流れる電流は、上記電圧に対応して小さいものとなる。したがって、上記読み出し用信号線ＲＩＯＴ／ＲＩＯＢにＭＯＳＦＥＴＱ８とＱ９を設けた場合に比べて、それをロウレベルに引き抜くためには要する時間は長くなるが、スタンバイ期間そのものが長いので問題ない。このようにリードアンプＲＡを利用して、読み出し用信号線ＲＩＯＴ／ＲＩＯＢが回路の接地電位ＶＳＳに固定される。また、プリチャージ電圧ＶＩＯＲも回路の接地電位ＶＳＳに切替られる。
【００４３】
したがって、ＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７のゲートには、前記図２と同様に電源電圧ＶＤＤのようなハイレベルに固定され、そのソース，ドレインが上記信号線ＲＩＯＴ／ＲＩＯＢ及びプリチャージ電圧ＶＩＯＲのロウレベル（ＶＳＳ）にされることにより、ゲートとソース，ドレイン間の電圧ＶgsがＶＤＤのようなポジティブな電圧にされる。これにより、ＭＯＳＦＥＴＱ５〜Ｑ７のＮＢＴＩ劣化回復が行われる。
【００４４】
図９に、この発明に係るダイナミック型ＲＡＭの動作の他の一例を説明するためのタイミング図が示されている。同図においては、ライトサイクル中の上記読み出し系回路のタイミング図が示されている。ライトサイクル中は、前記図４の書き込み用信号線ＷＩＯを通して選択されたメモリセルに書き込みデータが伝えられる。このとき、読み出し用信号線ＲＩＯＴ／ＲＩＯＢはプリチャージされているので、本発明においても、ＮＢＴＩ劣化が進行するバイアス関係になっている。しかし実動作の多くを占めるスタンバイ期間は、リードサイクルの時と同様劣化が進行しないバイアス関係にあるので劣化を抑える事ができる。
【００４５】
前記図５及び図７の実施例に示したＮＢＴＩ劣化回復機能を付加したＤＲＡＭにおいては、上記ライトサイクル中に生じる上記読み出し用信号線ＲＩＯＴ／ＲＩＯＢのＮＢＴＩ劣化進行を回復させることができる。
【００４６】
図１０は、この発明に係るダイナミック型ＲＡＭの動作の更に他の一例を説明するためのタイミング図が示されている。この実施例では、シンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）に向けられている。ＳＤＲＡＭはＲＡＳＢ，ＣＡＳＢ，ＷＥＢ等の信号で動作コマンドを入力して動作するが、ＡＣＴＶ（アクティブ）コマンドは、図２のＲＡＳＮアサートに相当し、ＰＲＥ（プリチャージ）コマンドは、図２のＲＡＳＮネゲートに相当するなど、内部動作は同じため本発明をそのまま適用する事ができる。
【００４７】
例えば、図示しない、チップセレクト信号ＣＳＢはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号ＣＳＢがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各信号は通常のＤＲＡＭにおける対応信号（前記ＲＡＳＮ、ＣＡＳＮ、ＷＥＮ）とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４８】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫＮの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路に対するアウトプットイネーブルの制御を行う外部制御信号ＯＥＢを設けた場合には、かかる信号ＯＥＢもコントロール回路に供給され、その信号が例えばハイレベルのときにはデータ出力回路は高出力インピーダンス状態にされる。
【００４９】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期するロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号のレベルによって定義される。アドレス信号のうち上位ビットの信号は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。例えば、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路及びデータ出力回路への接続などの処理によって行うことができる。
【００５０】
ＲＥＡＤ（リード）コマンドによりカラムアドレスの取り込みが行われ、カラム系の選択動作が開始される。それ故、かかるＲＥＡＤコマンドの入力により前記読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージ動作を終了させて、読み出し信号を伝送させるようにするものである。ＰＲＥ（プリチャージ）コマンドは、前記のようにＲＡＳＮネゲートに対応するものであり、それによって、スタイバイ期間に入るので、前記読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージ動作を終了させてフローティング状態にする。
【００５１】
ダイナミック型メモリセルを用いたメモリとして、ランバス（Rambus）仕様のＤＲＡＭがあるが、このＤＲＡＭでもパケットで与えられるＡＣＴＶ／ＲＥＡＤ等に相当するコマンドにより動作するので、前記ＳＤＲＡＭと同様に本発明を適用することができる。
【００５２】
以上説明した本願発明においては、ＩＯ線プリチヤージ用のＰチャネルＭＯＳＦＥＴをスタンバイ時にＮＢＴＩ劣化しにくい、又はＮＢＴＩ劣化を回復するバイアス条件にすることによりＣＡＳサイクルを高速化することができる。つまり、ＮＢＴＩ劣化によるプリチャージに費やされる時間延長の影響を受け難くなるので回路の高速動作が保証できる。この結果、半導体集積回路装置をスペックぎりぎりで選別しても出荷することができるので、選別歩留りが向上する。ＮＢＴＩ劣化のデバイス開発目標は、前記のように１０で２０ｍＶ程度であるが、本回路方式を用いた場合はＶthのシフト量はほとんど無視できるレベルにすることができ、回路の高速動作が保証できる。
【００５３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１等において、センスアンプＳＡはスタティック型メモリセルと見做すことができる。つまり、メモリセル部にセンスアンプＳＡに対応したＣＭＯＳラッチ回路からなるメモリセルを複数接続し、それをワード線で選択するようにしてスタティック型ＲＡＭを構成した場合にも、この発明を同様に適用することができる。
【００５４】
また、図４等の実施例において、書き込み用信号線ＷＩＯを読み出し用信号線ＲＩＯと共通にした共通ＩＯ線とするものであってもよい。この発明は、前記のようなＤＲＡＭ、ＳＲＡＭ、フラッシュ、その他メモリ製品全般を搭載した半導体集積回路装置に広く利用できる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数のメモリセルを有するメモリアレイの中から選択回路によりメモリセルを選択し、その読み出し信号をメインアンプに伝える信号線に設けられるプリチャージ回路を構成するＭＯＳＦＥＴを、上記選択回路に伝えられるメモリセルの選択開始信号に基づいてオン状態にし、上記メモリセルからの読み出し信号が伝えられる前にオフ状態にしてプリチャージを終了させることにより、スタンバイ時のＮＢＴＩ劣化を回避することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の一実施例を示す回路図である。
【図２】図１のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図３】図２のプリチャージ信号ＩＯＰＲを形成するタイミング生成回路の一実施例を示す回路図である。
【図４】この発明に係るダイナミック型ＲＡＭにおけるリード系回路の一実施例を示す全体構成図である。
【図５】この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の他の一実施例を示す回路図である。
【図６】図５のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図７】この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の更に他の一実施例を示す回路図である。
【図８】図７のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図９】この発明に係るダイナミック型ＲＡＭの動作の他の一例を説明するためのタイミング図である。
【図１０】この発明に係るダイナミック型ＲＡＭの動作の更に他の一例を説明するためのタイミング図である。
【図１１】この発明に先立って本願発明者において検討されたシンクロナスＤＲＡＭの動
【符号の説明】
ＭＣ…メモリセル、ＳＡ…センスアンプ、ＭＡ…メインアンプ、ＢＬＴ，ＢＬＢ…ビット線、ＲＩＯＴ，ＲＩＯＢ…読み出し用信号線、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、ＦＦ…フリップフロップ回路、ＩＮＶ１〜ＩＮＶ３…インバータ回路、Ｇ１〜Ｇ５…ゲート回路、ＲＡＳＧ…内部ＲＡＳ生成回路、ＣＡＳＧ…内部ＣＡＳ生成回路、ＸＡＣＰ…Ｘアドレスラッチ及び比較回路、ＹＡＣＰ…Ｙアドレスラッチ及び比較回路、ＩＯＰＲＧ…プリチャージ信号生成回路、ＸＰＤＥＣ…Ｘプリデコーダ、ＹＰＤＥＣ…Ｙプリデコーダ、ＡＣ…アレイ制御回路、ＷＤ…ワードドライバ、ＤＯＢ…出力回路、ＤＩＢ…入力回路、ＷＢ…ライトバッファ。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、メモリ回路を備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明のようにメモリセルからの読み出し信号を伝える信号線にプリチャージ回路を設けたものとして特開平１０−２１６８６号公報（以下、文献１とう）と特開平７−３７３８７号公報（以下、文献２という）の存在が報告された。文献１では、シンクロナスダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）でのパイプラインのステージ分割を適正にするために信号線に容量を利用した記憶回路を設け、かかる記憶回路にはメインアンプの増幅動作に必要な中間電位の信号を記憶させて高速信号電圧を行うものが開示されている。文献２では、信号線に動作モードに応じて書き込み用と読み出し用の２種類のプリチャージ電圧を供給する回路が開示されている。
【０００３】
ＮＢＴＩ（Negative Bias Temperature Instability)と呼ばれるゲートのバイアスと温度によるＭＯＳデバイスの劣化現象に関する文献発表の例として、IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.46，N0.5，pp.921-926,MAY，1999年がある。上記文献１及び２には、プリチャージ回路は存在するものの、上記ＮＢＴＩに対して何らの配慮もない。
【０００４】
【発明が解決しようとする課題】
本願発明者においては、ダイナミック型ＲＡＭ等のメモリ回路において、リードもライトも行わないスタンバイ時には、読み出し信号を伝えるＩＯ線をプリチャージするＰチャネルＭＯＳＦＥＴをオン状態にするものであり、上記のＮＢＴＩ劣化を最も受けやすいバイアス条件になっていることに気が付いた。上記プリチャージＭＯＳＦＥＴにおいて、ＮＢＴＩ劣化によってＭＯＳＦＥＴのしきい値電圧Ｖthが大きくなると、その分プリチャージに要する時間が長くなるようにされる。
【０００５】
例えば、シンクロナスＤＲＡＭでは、図１１の波形図に示すように、カラムアドレスストローブ信号ＣＡＳＮがロウレベルにアサートされると、プリチャージ信号ＩＯＰＲをハイレベルにして、読み出し用ＩＯ線ＲＩＯＴ／ＲＩＯＢのプリチャージを終わり、カラム選択信号ＹＳを立ち上げて上記プリチャージが終わった読み出し用ＩＯ線ＲＩＯＴ／ＲＩＯＢに、センスアンプＳＡで増幅されたビット線の増幅極性に伴つた信号量を読み出し、メインアンプＭＡの増幅が終われば次の読み出しサイクルに備えて再びプリチャージ信号ＩＯＰＲをロウレベルにしてＩＯ線ＲＩＯＴ／ＲＩＯＢをプリチャージしている。
【０００６】
実使用においてはほとんどの時間を占めることになるスタンバイ期間は上記ＩＯ線ＲＩＯＴ／ＲＩＯＢがプリチャージされている状態なので、プリチャージＭＯＳＦＥＴはゲート電圧（Ｖgs）が負のＮＢＴＩ劣化が進行するバイアス状態になっている。よってプリチャージＭＯＳＦＥＴの劣化によりプリチャージ時間が長くなるため、ＣＡＳサイクルの高速化を阻害していた。つまり、スタンバイ期間からメモリアクセスに移行する最初のサイクルは問題ないが、カラムアドレスストローブ信号ＣＡＳＮに同期して連続して読み出しを行うバーストモードでは、上記ＮＢＴＩ劣化によって点線で示すようにプリチャージ期間が延長されてしまい、プリチャージが完了する前に、言い換えるならば、前の信号量の一部が残った状態でセンスアンプからの次アドレスに対応した信号が出力されてしまい、かかる信号の混合によって誤動作が生じてしまう場合がある。
【０００７】
このような誤動作を回避するためには、上記ＮＢＴＩ劣化によるプリチャージ期間の延長を考慮した時間マージンを設定してバーストモードを設定する必要がある。つまりは、クロックＣＬＫＮのクロック周期を上記時間マージン分だけ長くすることが必要となり、メモリ回路の動作速度が遅くなってしまうという問題が生じる。あるいは、上記時間マージンを持たないメモリ回路は不良とされてしまうので製品歩留りが悪くなる。
【０００８】
この発明の目的は、簡単な構成で動作の高速化を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成で高信頼性や製品歩留りの向上を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のメモリセルを有するメモリアレイの中から選択回路によりメモリセルを選択し、その読み出し信号をメインアンプに伝える信号線に設けられるプリチャージ回路を構成するＭＯＳＦＥＴを、上記選択回路に伝えられるメモリセルの選択開始信号に基づいてオン状態にし、上記メモリセルからの読み出し信号が伝えられる前にオフ状態にしてプリチャージを終了させて、スタンバイ時のＮＢＴＩ劣化を回避する。
【００１０】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の一実施例の回路図が示されている。メモリセル部は、代表として１つのワード線ＷＬと、平行に延長される一対のビット線ＢＬＴ，ＢＬＢと、上記ワード線ＷＬと一方のビット線ＢＬＢの交点に設けられたダイナミック型メモリセルＭＣが代表として例示的に示されている。ダイナミック型メモリセルＭＣは、ワード線ＷＬにゲートが接続され、ドレイン−ソース経路の一方がビット線ＢＬＢに接続され、他方が記憶ノードに接続された記憶キャパシタから構成される。
【００１１】
上記記号ＢＬは、ビット線を表し、それの末尾に付加されたＴは、論理記号におけるトルー（非反転）を意味し、Ｂはバー（反転）を意味する。このＴ／Ｂは、後述する読み出し用の信号線であるＲＩＯにもＲＩＯＴ／ＲＩＯＢのように用いられいてる。また、後述する信号に付加されたＮはネガティブを意味し、ロウレベルのときがアクティブであること（負論理）を表している。また、図面において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
【００１２】
センスアンプ部は、同図ではブラックボックスで表されているＣＭＯＳラッチ回路により構成されるセンスアンプＳＡと、リードアンプＲＡから構成される。リードアンプＲＡは、カラム選択用のＭＯＳＦＥＴＱ１、Ｑ３と、増幅ＭＯＳＦＥＴＱ２とＱ４から構成される。上記カラム選択スイッチとしてのＭＯＳＦＥＴＱ１とＱ３のゲートは、カラム選択信号ＹＳによってスイッチ制御され、増幅ＭＯＳＦＥＴＱ２とＱ４のゲートには、センスアンプＳＡの一対の増幅信号、つまりはメモリセル部の相補ビット線ＢＬＢ，ＢＬＴの増幅信号が伝えられる。
【００１３】
上記リードアンプＲＡを構成するＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４の直列回路は、一対の読み出し用信号線ＲＩＯＴ／ＲＩＯＢと回路の接地電位との間に設けられ、読み出し用信号線ＲＩＯＴ／ＲＩＯＢの一方を上記センスアンプＳＡの増幅信号に対応してディスチャージさせることにより、増幅動作を行う。
【００１４】
上記のようなリードアンプＲＡによる増幅動作のために、読み出し用信号線ＲＩＯＴ／ＲＩＯＢには、プリチャージ回路が設けられる。プリチャージ回路は、読み出し用信号線ＲＩＯＴ／ＲＩＯＢを短絡するＰチャネルＭＯＳＦＥＴＱ５と、上記信号線ＲＩＯＴ／ＲＩＯＢのそれぞれにプリチャージ電圧ＶＤＤを供給するＰチャネルＭＯＳＦＥＴＱ６、Ｑ７により構成される。プリチャージ回路は、上記のリードアンプＲＡによる増幅動作の前に、読み出し用信号線ＲＩＯＴ／ＲＩＯＢを電源電圧ＶＤＤにプリチャージしておき、上記リードアンプＲＡの増幅動作によって一方の信号線を回路の接地電位（ロウレベル）にディスチャージさせることによりメインアンプＭＡの増幅動作に必要な増幅信号を形成する。
【００１５】
特に制限されないが、上記プリチャージ回路は、メインアンプ部に設けられる。つまり、差動増幅回路により構成されるメインアンプＭＡの入力部に上記プリチャージ回路を構成するＭＯＳＦＥＴＱ５〜Ｑ７が設けられて、メインアンプＭＡが増幅動作を開始するときに、差動入力を等しいプリチャージ電圧に設定するようにされる。
【００１６】
図２には、上記図１のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。特に制限されないが、この実施例のダイナミック型ＲＡＭは、クロックＣＬＫＮに同期して動作するＤＲＡＭに向けられている。あるいは、クロックＣＬＫＮは、ダイナミック型ＲＡＭには直接供給されないで、上記各信号ＲＡＳＮ、ＣＡＳＮ、ＷＥＮ等を生成するメモリ制御回路のクロック信号、つまりはシステムクロック信号であってもよい。
【００１７】
この実施例では、ロウアドレスストローブ信号ＲＡＳＮがハイレベルのスタンバイ状態のときに、プリチャージ信号ＩＯＰＲはハイレベルにされる。これにより、プリチャージ回路を構成するＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７は、オフ状態となる。読み出し用の信号線ＲＩＯＴ／ＲＩＯＢは、上記ＭＯＳＦＥＴＱ５〜Ｑ７のオフ状態によりフローティング状態になておりそのレベルは不定である。
【００１８】
クロック信号ＣＬＫＮのロウレベルへの立ち下がりエッジに同期して、ロウアドレスストーブ信号ＲＡＳＮがロウレベルにされて、ロウ系のアドレス信号の取り込みが行われてロウ系の選択動作開始される。この信号ＲＡＳＮのロウレベルへの変化により、プリチャージ信号ＩＯＰＲはロウレベルにされて、上記ＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７がオン状態にされる。この結果、読み出し用の信号線ＲＩＯＴ／ＲＩＯＢは電源電圧ＶＤＤのようなプリチャージ電圧が与えられる。
【００１９】
ロウ系の選択動作により、ワード線ＷＬが立ち上がることによりビット線ＢＬＴ，ＢＬＢのうち一方にはメモリセルの記憶電荷に対応した電圧にされ、他方はプリチャージ電圧を維持するから、その差分に対応した微小な信号量は、ＣＭＯＳラッチ回路からなるセンスアンプＳＡにより増幅され、ビット線ＢＬＴとＢＬＢの微小電位差はセンスアンプＳＡの動作電圧に対応したハイレベル／ロウレベルに拡大され、選択されたメモリセルの記憶キャパシタに再書き込み（リフレッシュ）動作が行われる。
【００２０】
上記のようなロウ系の選択動作を考慮し、上記ＲＡＳＮの立ち下がりからクロック信号ＣＬＫＮの例えば３サイクル目に同期してカラムアドレスストローブ信号ＣＡＳＮがロウレベルにされてカラムアドレスの取り込みとそのデコード動作が開始される。上記ＣＡＳＮのロウレベルへの変化を受けて、プリチャージ信号ＩＯＰＲはハイレベルにされてプリチャージ動作を終了する。このプリチャージ動作を終了に対応し、上記デコード動作により１つのカラム選択信号ＹＳがハイレベルにされて、リードアンプＲＡにより読み出し用信号線ＲＩＯＴ／ＲＩＯＢのうち、一方がディスチャージされ、メインアンプＭＡにより増幅されて、図示しない出力回路を通して出力される。
【００２１】
連続したカラムアドレスの切替を行うバーストモード（又はページモード）では、上記メインアンプＭＡの増幅動作が終了に対応して、カラム選択信号ＹＳがロウレベルにリセットされ、プリチャージ信号ＩＯＰＲがロウレベルにされて、次の読み出し動作に備えて読み出し用信号線ＲＩＯＴ／ＲＩＯＢを電源電圧ＶＤＤにプリチャージさせて、上記読み出し信号のイコライズを行う。
【００２２】
クロック信号ＣＬＫＮに同期して、ＣＡＳＮが再びロウレベルにされると、カラムアドレスの取り込み又はカウンタによるカラムアドレスの更新が行われる。上記ＣＡＳＮのロウレベルへの変化を受けて、プリチャージ信号ＩＯＰＲは再びハイレベルにされてプリチャージ動作を終了し、このプリチャージ動作の終了に対応して、上記更新されたカラムアドレスに対応したカラム選択信号ＹＳがハイレベルにされて、それに対応したビット線ＢＬＴ／ＢＬＢの読み出し信号がリードアンプＲＡを介して読み出し用信号線ＲＩＯＴ／ＲＩＯＢに伝えられて、一方がディスチャージされ、メインアンプＭＡにより増幅されて図示しない出力回路を通して引き続き出力される。
【００２３】
上記のようにカラム系の読み出しサイクル（ＣＡＳサイクル）を高速化するためには、読み出し用信号線ＲＩＯＴ／ＲＩＯＢへの信号量の読み出し時間と、ＲＩＯＴ／ＲＩＯＢのプリチャージ時間を高速化しなければいけない。プリチャージ時間は、上記信号線ＲＩＯＴ／ＲＩＯＢの負荷とプリチャージＭＯＳＦＥＴＱ５〜Ｑ７の電流駆動力で決まる。プリチャージＭＯＳＦＥＴＱ５〜Ｑ７のゲート幅Ｗを大きくすれば電流駆動力は大きくなるが、レイアウト面積が大きくなる事や信号線ＲＩＯＴ／ＲＩＯＢの寄生容量が大きくなる事、プリチャージ信号ＩＯＰＲと信号線ＲＩＯＴ／ＲＩＯＢのカップリングが大きくなる事などの理由である最適値に設計されなければならない。
【００２４】
一方、上記プリチャージＭＯＳＦＥＴＱ５〜Ｑ７のデバイスの特性には、ゲートのソース／ドレインに対するバイアスが負の時にホールがゲート酸化膜に注入されてしきい値電圧Ｖthがシフト（上昇）し、ＭＯＳＦＥＴＱ５〜Ｑ７のコンダクタンスが下がるという劣化現象（ＮＢＴＩ）があり、例えば△Ｖth＝２０ｍＶ／１０年といった目標規格を持つてデバイス設計を行うことが必要とされる。
【００２５】
つまり、メモリ回路の設計時には、２０ｍＶのΔＶthシフトに耐えられる様にタイミングマージンを持つた設計が必要になる。上記プリチャージＭＯＳＦＥＴＱ５〜Ｑ７は、ダイナミック型ＲＡＭがシステムに搭載されたときの実動作の多くの時間がスタンバイ状態であり、上記信号線ＲＩＯＴ／ＲＩＯＢをプリチャージしている状態にあるため、ＮＢＴＩ劣化が起こるゲートが負のバイアス状態（−ＶＤＤ）にあり、ＣＡＳサイクルを十分なタイミングマージンを入れて設計しなくてはいけないことになる。
【００２６】
しかし、ダイナミック型ＲＡＭにおいて、動作の高速化のためにＣＡＳサイクルの高速化要求はますます強くなってきており、上記タイミングマージンが許容できなくなってきている。そこで本発明では、図２のタイミング図に示すように前記実動作の多くを占めるスタンバイ状態ではＮＢＴＩ劣化を起こさないバイアス条件にプリチャージ信号ＩＯＰＲをコントロールする事により、ＮＢＴＩ劣化分のタイミングマージンを不要にしてＣＡＳサイクルを高速化してシステムの性能を向上させるものである。
【００２７】
上記の実施例では、ロウアドレスストローブ信号ＲＡＳＮがハイレベルのスタンバイ期間は、読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージを止め、ＮＢＴＩ劣化の起こらないバイアス状態にコントロールするため、実使用におけるＮＢＴＩ劣化はほとんど起こらず、プリチャージ時間の劣化も生じないためＣＡＳサイクルを高速化設計することが可能になる。つまり、図２のタイミング図に示すように、上ゲートのソース／ドレインに対するバイアス電圧Ｖgsが０Ｖになっており、ＮＢＴＩ劣化無の状態にされている。
【００２８】
図３には、上記プリチャージ信号ＩＯＰＲを形成するタイミング生成回路の一実施例の回路図が示されている。同図において、ＣＬＫＮは前記基本クロック、ＲＡＳＮはロウ系制御（ロウアドレスストローブ）信号、ＣＡＳＮはカラム系制御（カラムアドレスストローブ）信号、ＲＳＥＴＮは初期化（リセット）信号を示す。この回路は、フリップフロップ回路ＦＦ、インバータ回路ＩＮＶ１〜ＩＮＶ３及びゲート回路Ｇ１〜Ｇ５と、遅延回路Ｄｅｌａｙから構成される。
【００２９】
内部ＲＡＳは、上記ロウアドレスストローブ信号ＲＡＳＮのネゲート側を遅延させてパルス幅を広げて生成される。内部ＣＡＮは、カラムアドレスストローブＣＡＳＮのアサートを受けて内部遅延で決まる幅のワンショットパルスで生成される。この実施例では、実使用状態の大部分の時間を占めるロウアドレスストローブＲＡＳＮもカラムアドレスストローブＣＡＳＮもハイレベルのいわゆるスタンバイ期間は、内部ＲＡＳを受けるナンドゲート回路Ｇ５を付加することにより、上記プリチャージ信号ＩＯＰＲがネゲートされるように論理を構成する。これにより、図２のタイミング図に示すように、ロウアドレスストローブ信号ＲＡＳＮがハイレベルのスタンバイ期間は、読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージを止め、プリチャージＭＯＳＦＥＴＱ５〜Ｑ７にＮＢＴＩ劣化の起こらないバイアス状態にすることができる。
【００３０】
図４には、この発明に係るダイナミック型ＲＡＭにおけるリード系回路の一実施例の全体構成図が示されている。内部ＲＡＳ生成回路ＲＡＳＧは、ロウアドレスストローブ信号ＲＡＳＮを受けて、それに対応して内部ＲＡＳを形成する。この内部ＲＡＳ信号は、Ｘアドレスラッチ及び比較回路ＸＡＣＰ、ＸプリデコーダＸＰＤＥＣ及びプリチャージ信号生成回路ＩＯＰＲＧに伝えられる。Ｘアドレスラッチ及び比較回路ＸＡＣＰは、ロウ系アドレスの取り込みと、不良アドレスの比較を行う。ＸプリデコーダＸＰＤＥＣは、上記アドレスをプリデコーダした信号をメモリマットのアレイ制御回路ＡＣに供給する。
【００３１】
アレイ制御回路ＡＣは、ワード線の選択信号を形成し、ワードドライバＷＤを通してワード線の活性化し、センスアンプＳＡの起動、ビット線ＢＬＴ，ＢＬＢのプリチヤージの動作タイミング及びワード線の立ち下げを制御する。ここで、前記アドレスラッチ及び比較回路ＸＡＣＰにより、正規ワード線に不良があったときには、正規マットの正規ワード線の選択動作が停止され、それに代えて冗長マットの冗長ワード線が選択される。このようなワード線の切替に対応し、正規マットのセンスアンプＳＡは非活性に、冗長マットのセンスアンプＳＡが活性化される。
【００３２】
内部ＣＡＳ生成回路ＣＡＳＧは、カラムアドレスストローブ信号ＣＡＳＮを受けて、それに対応して内部ＣＡＳを形成する。この内部ＣＡＳ信号は、Ｙアドレスラッチ及び比較回路ＹＡＣＰ、ＹプリデコーダらＰＤＥＣ及びプリチャージ信号生成回路ＩＯＰＲＧに伝えられる。Ｙアドレスラッチ及び比較回路ＹＡＣＰは、カラム系アドレスの取り込みと、不良アドレスの比較を行う。ＹプリデコーダＹＰＤＥＣは、上記アドレスをプリデコーダした信号をメモリマットのカラム選択回路に供給する。
【００３３】
このように、カラムアドレスストローブ信号ＣＡＳＮから生成される内部ＣＡＳにより、活性化するカラム選択信号ＹＳのアドレスをラッチし、カラム選択信号の活性化、メインアンプＭＡの起動、及び信号線ＲＩＯＴ／ＲＩＯＢのプリチャージのタイミングを制御する。本発明では信号線ＲＩＯＴ／ＲＩＯＢＩのプリチャージタイミングの制御に内部ＲＡＳも加わり、前記のようなスタンバイ期間でのプリチャージＭＯＳＦＥＴＱ５〜Ｑ７において前記ＮＢＴＩ劣化の起こらないバイアス状態にする。上記メインアンプＭＡで増幅されたデータは出力回路ＤＯＢを通し読み出し信号ＤＯＵＴが出力される。出力回路ＤＯＢはラッチＦＦを備えている。
【００３４】
この実施例のＤＲＡＭでは、特に制限されないが、上記読み出し経路と別個に書き込み経路が設けられる。書き込み信号ＤＩＮは、入力回路ＤＩＢを通して入力され、ライトバッファＷＢに伝えられる。ライトバッファＷＢは、書き込み用信号線ＷＩＯを駆動し、カラム選択信号ＹＳにより選択されたビット線ＢＬＴ，ＢＬＢに書き込み信号を伝える。これにより、ワード線が選択され、上記書き込み信号が伝えられたビット線ＢＬＴ又はＢＬＢに接続されたメモリセルの記憶キャパシタに、書き込み信号に対応した電荷が書き込まれる。
【００３５】
図５には、この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の他の一実施例の回路図が示されている。この実施例は、基本的には前記図１の実施例と同様であるが、前記図１の実施例のようにプリチャージＭＯＳＦＥＴＱ５〜Ｑ７のＮＢＴＩ劣化を抑えるに止まらず、アクティブ期間（プリチャージ動作期間）に生じるＮＢＴＩ劣化を回復させるような工夫が行われるものである。
【００３６】
ＭＯＳＦＥＴにおけるＮＢＴＩ劣化は、ゲートとソース，ドレインのバイアスを逆にポジティブ（Positive）にすると劣化が回復する特性を有する。この特性を利用し、ＮチャネルＭＯＳＦＥＴＱ８とＱ９が追加され、ＭＯＳＦＥＴＱ６とＱ７に供給されるプリチャージ電圧ＶＩＯＲがスタンバイ時に接地電位ＶＳＳ（０Ｖ）変化させられるようにされる。そして、この変化させられたプリチャージ電圧ＶＩＯＲ（ＶＳＳ）は、上記追加されたＭＯＳＦＥＴＱ８とＱ９を通して読み出し用信号線ＲＩＯＴ／ＲＩＯＢに伝えられる。上記ＭＯＳＦＥＴＱ８とＱ９のゲートには、ロウ系のタイミング信号Ｒ３Ｂが供給されて制御される。
【００３７】
図６には、上記図５のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。基本的には前記図２のタイミング図と同様であるが、スタンバイ期間に信号Ｒ３Ｂがハイレベルにされて、ＭＯＳＦＥＴＱ８とＱ９がオン状態にされる。これにより、読み出し用信号線ＲＩＯＴ／ＲＩＯＢは、前記図２のようなフローティング状態ではなく、回路の接地電位ＶＳＳに固定される。また、プリチャージ電圧ＶＩＯＲも回路の接地電位ＶＳＳに切替られる。
【００３８】
したがって、ＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７のゲートには、前記図２と同様に電源電圧ＶＤＤのようなハイレベルに固定され、そのソース，ドレインが上記信号線ＲＩＯＴ／ＲＩＯＢ及びプリチャージ電圧ＶＩＯＲのロウレベル（ＶＳＳ）にされることにより、ゲートとソース，ドレイン間の電圧ＶgsがＶＤＤのようなポジティブな電圧にされる。これにより、ＭＯＳＦＥＴＱ５〜Ｑ７のＮＢＴＩ劣化回復が行われる。
【００３９】
なお、プリチャージ期間では、前記図２の実施例と同様に信号ＲＡＳＮに対応してプリチャージ信号ＩＯＰＲがＶＳＳにされてプリチャージＭＯＳＦＥＴＱ５〜Ｑ７がオン状態にされ、プリチャージ電圧ＶＩＯＲが電源電圧ＶＤＤに切替られて信号線ＲＩＯＴ／ＲＩＯＢを電源電圧ＶＤＤにプリチャージする。このときには、信号Ｒ３ＢのロウレベルによりＭＯＳＦＥＴＱ８，Ｑ９はオフ状態になっている。
【００４０】
図７には、この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の更に他の一実施例の回路図が示されている。この実施例は、前記図５の実施例を改良にするものである。前記図５の実施例と同様にアクティブ期間（プリチャージ動作期間）に生じるＮＢＴＩ劣化を回復させる機能を、ＭＯＳＦＥＴＱ８とＱ９の追加無しに実現するような工夫が行われるものである。つまり、ＮＢＴＩ劣化を回復させるために、読み出し用信号線ＲＩＯＴ／ＲＩＯＢをロウレベルにするためにリードアンプＲＡのＭＯＳＦＥＴＱ１〜Ｑ４を活用して、上記ＭＯＳＦＥＴＱ８，Ｑ９を省略するものである。
【００４１】
図８には、上記図７のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。基本的には前記図６のタイミング図と同様であるが、スタンバイ期間にいずれか１つのカラム選択信号ＹＳがハイレベルにされて、いずれか１つのリードアンプのＭＯＳＦＥＴＱ１、Ｑ３がオン状態にされる。このスタンバイ時には、それに対応したビット線ＢＬＴ，ＢＬＢにハーフプリチャージ電圧に設定されておりＭＯＳＦＥＴＱ２、Ｑ４がオン状態になっている。したがって、上記のようにいずれか１つのカラム選択信号ＹＳをスタンバイ期間にハイレベルにすることにより、読み出し用信号線ＲＩＯＴ／ＲＩＯＢをロウレベルに引き抜くことができる。
【００４２】
上記ハーフプリチャージ電圧によりオン状態のＭＯＳＦＥＴＱ２、Ｑ４に流れる電流は、上記電圧に対応して小さいものとなる。したがって、上記読み出し用信号線ＲＩＯＴ／ＲＩＯＢにＭＯＳＦＥＴＱ８とＱ９を設けた場合に比べて、それをロウレベルに引き抜くためには要する時間は長くなるが、スタンバイ期間そのものが長いので問題ない。このようにリードアンプＲＡを利用して、読み出し用信号線ＲＩＯＴ／ＲＩＯＢが回路の接地電位ＶＳＳに固定される。また、プリチャージ電圧ＶＩＯＲも回路の接地電位ＶＳＳに切替られる。
【００４３】
したがって、ＰチャネルＭＯＳＦＥＴＱ５〜Ｑ７のゲートには、前記図２と同様に電源電圧ＶＤＤのようなハイレベルに固定され、そのソース，ドレインが上記信号線ＲＩＯＴ／ＲＩＯＢ及びプリチャージ電圧ＶＩＯＲのロウレベル（ＶＳＳ）にされることにより、ゲートとソース，ドレイン間の電圧ＶgsがＶＤＤのようなポジティブな電圧にされる。これにより、ＭＯＳＦＥＴＱ５〜Ｑ７のＮＢＴＩ劣化回復が行われる。
【００４４】
図９に、この発明に係るダイナミック型ＲＡＭの動作の他の一例を説明するためのタイミング図が示されている。同図においては、ライトサイクル中の上記読み出し系回路のタイミング図が示されている。ライトサイクル中は、前記図４の書き込み用信号線ＷＩＯを通して選択されたメモリセルに書き込みデータが伝えられる。このとき、読み出し用信号線ＲＩＯＴ／ＲＩＯＢはプリチャージされているので、本発明においても、ＮＢＴＩ劣化が進行するバイアス関係になっている。しかし実動作の多くを占めるスタンバイ期間は、リードサイクルの時と同様劣化が進行しないバイアス関係にあるので劣化を抑える事ができる。
【００４５】
前記図５及び図７の実施例に示したＮＢＴＩ劣化回復機能を付加したＤＲＡＭにおいては、上記ライトサイクル中に生じる上記読み出し用信号線ＲＩＯＴ／ＲＩＯＢのＮＢＴＩ劣化進行を回復させることができる。
【００４６】
図１０は、この発明に係るダイナミック型ＲＡＭの動作の更に他の一例を説明するためのタイミング図が示されている。この実施例では、シンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）に向けられている。ＳＤＲＡＭはＲＡＳＢ，ＣＡＳＢ，ＷＥＢ等の信号で動作コマンドを入力して動作するが、ＡＣＴＶ（アクティブ）コマンドは、図２のＲＡＳＮアサートに相当し、ＰＲＥ（プリチャージ）コマンドは、図２のＲＡＳＮネゲートに相当するなど、内部動作は同じため本発明をそのまま適用する事ができる。
【００４７】
例えば、図示しない、チップセレクト信号ＣＳＢはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号ＣＳＢがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各信号は通常のＤＲＡＭにおける対応信号（前記ＲＡＳＮ、ＣＡＳＮ、ＷＥＮ）とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４８】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫＮの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路に対するアウトプットイネーブルの制御を行う外部制御信号ＯＥＢを設けた場合には、かかる信号ＯＥＢもコントロール回路に供給され、その信号が例えばハイレベルのときにはデータ出力回路は高出力インピーダンス状態にされる。
【００４９】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期するロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号のレベルによって定義される。アドレス信号のうち上位ビットの信号は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。例えば、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路及びデータ出力回路への接続などの処理によって行うことができる。
【００５０】
ＲＥＡＤ（リード）コマンドによりカラムアドレスの取り込みが行われ、カラム系の選択動作が開始される。それ故、かかるＲＥＡＤコマンドの入力により前記読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージ動作を終了させて、読み出し信号を伝送させるようにするものである。ＰＲＥ（プリチャージ）コマンドは、前記のようにＲＡＳＮネゲートに対応するものであり、それによって、スタイバイ期間に入るので、前記読み出し用信号線ＲＩＯＴ／ＲＩＯＢのプリチャージ動作を終了させてフローティング状態にする。
【００５１】
ダイナミック型メモリセルを用いたメモリとして、ランバス（Rambus）仕様のＤＲＡＭがあるが、このＤＲＡＭでもパケットで与えられるＡＣＴＶ／ＲＥＡＤ等に相当するコマンドにより動作するので、前記ＳＤＲＡＭと同様に本発明を適用することができる。
【００５２】
以上説明した本願発明においては、ＩＯ線プリチヤージ用のＰチャネルＭＯＳＦＥＴをスタンバイ時にＮＢＴＩ劣化しにくい、又はＮＢＴＩ劣化を回復するバイアス条件にすることによりＣＡＳサイクルを高速化することができる。つまり、ＮＢＴＩ劣化によるプリチャージに費やされる時間延長の影響を受け難くなるので回路の高速動作が保証できる。この結果、半導体集積回路装置をスペックぎりぎりで選別しても出荷することができるので、選別歩留りが向上する。ＮＢＴＩ劣化のデバイス開発目標は、前記のように１０で２０ｍＶ程度であるが、本回路方式を用いた場合はＶthのシフト量はほとんど無視できるレベルにすることができ、回路の高速動作が保証できる。
【００５３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１等において、センスアンプＳＡはスタティック型メモリセルと見做すことができる。つまり、メモリセル部にセンスアンプＳＡに対応したＣＭＯＳラッチ回路からなるメモリセルを複数接続し、それをワード線で選択するようにしてスタティック型ＲＡＭを構成した場合にも、この発明を同様に適用することができる。
【００５４】
また、図４等の実施例において、書き込み用信号線ＷＩＯを読み出し用信号線ＲＩＯと共通にした共通ＩＯ線とするものであってもよい。この発明は、前記のようなＤＲＡＭ、ＳＲＡＭ、フラッシュ、その他メモリ製品全般を搭載した半導体集積回路装置に広く利用できる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数のメモリセルを有するメモリアレイの中から選択回路によりメモリセルを選択し、その読み出し信号をメインアンプに伝える信号線に設けられるプリチャージ回路を構成するＭＯＳＦＥＴを、上記選択回路に伝えられるメモリセルの選択開始信号に基づいてオン状態にし、上記メモリセルからの読み出し信号が伝えられる前にオフ状態にしてプリチャージを終了させることにより、スタンバイ時のＮＢＴＩ劣化を回避することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の一実施例を示す回路図である。
【図２】図１のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図３】図２のプリチャージ信号ＩＯＰＲを形成するタイミング生成回路の一実施例を示す回路図である。
【図４】この発明に係るダイナミック型ＲＡＭにおけるリード系回路の一実施例を示す全体構成図である。
【図５】この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の他の一実施例を示す回路図である。
【図６】図５のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図７】この発明に係る半導体集積回路装置に搭載されるダイナミック型ＲＡＭのセンスアンプＳＡからメインアンプＭＡまでの読み出し系の更に他の一実施例を示す回路図である。
【図８】図７のダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図９】この発明に係るダイナミック型ＲＡＭの動作の他の一例を説明するためのタイミング図である。
【図１０】この発明に係るダイナミック型ＲＡＭの動作の更に他の一例を説明するためのタイミング図である。
【図１１】この発明に先立って本願発明者において検討されたシンクロナスＤＲＡＭの動
【符号の説明】
ＭＣ…メモリセル、ＳＡ…センスアンプ、ＭＡ…メインアンプ、ＢＬＴ，ＢＬＢ…ビット線、ＲＩＯＴ，ＲＩＯＢ…読み出し用信号線、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、ＦＦ…フリップフロップ回路、ＩＮＶ１〜ＩＮＶ３…インバータ回路、Ｇ１〜Ｇ５…ゲート回路、ＲＡＳＧ…内部ＲＡＳ生成回路、ＣＡＳＧ…内部ＣＡＳ生成回路、ＸＡＣＰ…Ｘアドレスラッチ及び比較回路、ＹＡＣＰ…Ｙアドレスラッチ及び比較回路、ＩＯＰＲＧ…プリチャージ信号生成回路、ＸＰＤＥＣ…Ｘプリデコーダ、ＹＰＤＥＣ…Ｙプリデコーダ、ＡＣ…アレイ制御回路、ＷＤ…ワードドライバ、ＤＯＢ…出力回路、ＤＩＢ…入力回路、ＷＢ…ライトバッファ。
Claims (7)
- 複数のメモリセルが設けられたメモリアレイと、
上記メモリセルを選択する選択回路と、
上記選択回路により選択されたメモリセルの記憶情報に従った反転と非反転とからなる相補信号に対応した読み出し信号を伝える一対の信号線と、
上記一対の信号線を通して伝えられた上記読み出し信号を増幅する増幅回路と、
上記一対の信号線に正の電源電圧に対応したプリチャージ電圧を供給するＰチャネル型の第２ＭＯＳＦＥＴ及び第３ＭＯＳＦＥＴ及び上記一対の信号線を短絡するＰチャネル型の第１ＭＯＳＦＥＴからなるプリチャージＭＯＳＦＥＴとを含むメモリ回路を具備し、
上記プリチャージＭＯＳＦＥＴは、上記選択回路に伝えられるメモリセルの選択開始信号により上記メモリ回路が選択状態にされた後にオン状態にされ、上記一対の信号線に上記読み出し信号が伝えられる前にオフ状態にされ、
上記一対の信号線には、上記メモリセルが非選択状態にされる期間であって、上記プリチャージＭＯＳＦＥＴのゲートに正の電源電圧が供給されてオフ状態のときにオン状態にされるＮチャネルの第４と第５のＭＯＳＦＥＴを介して回路の接地電位が与えられ、かつ、上記第２ＭＯＳＦＥＴ及び第３ＭＯＳＦＥＴに供給される上記プリチャージ電圧も上記正の電源電圧から上記回路の接地電位に切替られることを特徴とする半導体集積回路装置。 - 複数のメモリセルが設けられたメモリアレイと、
上記メモリセルを選択する選択回路と、
上記選択回路により選択されたメモリセルの記憶情報に従った反転と非反転とからなる相補信号に対応した読み出し信号を伝える一対の信号線と、
上記一対の信号線を通して伝えられた上記読み出し信号を増幅する増幅回路と、
上記一対の信号線に正の電源電圧に対応したプリチャージ電圧を供給するＰチャネル型の第２ＭＯＳＦＥＴ及び第３ＭＯＳＦＥＴ及び上記一対の信号線を短絡するＰチャネル型の第１ＭＯＳＦＥＴからなるプリチャージＭＯＳＦＥＴとを含むメモリ回路を具備し、
上記一対の信号線と回路の接地電位との間には、上記メモリセルの記憶情報に対応した反転と非反転とからなる相補信号がそれぞれゲートに供給された一対の第１増幅ＭＯＳＦＥＴと第２増幅ＭＯＳＦＥＴ及びカラム選択信号によりスイッチ制御される一対の第１スイッチＭＯＳＦＥＴと第２スイッチＭＯＳＦＥＴがそれぞれ直列形態に設けられ、
上記プリチャージＭＯＳＦＥＴは、上記選択回路に伝えられるメモリセルの選択開始信号により上記メモリ回路が選択状態にされた後にオン状態にされ、上記一対の信号線に上記読み出し信号が伝えられる前にオフ状態にされ、
上記一対の信号線は、上記メモリセルが非選択状態にされる期間であって、上記プリチャージＭＯＳＦＥＴのゲートに正の電源電圧が供給されてオフ状態のときに、上記カラム選択信号によりオン状態にされる上記第１スイッチＭＯＳＦＥＴ及び第２スイッチＭＯＳＦＥＴと、上記相補信号のプリチャージ電圧によりオン状態にされる上記第１増幅ＭＯＳＦＥＴ及び第２増幅ＭＯＳＦＥＴからなる直列回路により回路の接地電位が与えられ、かつ、上記第２ＭＯＳＦＥＴ及び第３ＭＯＳＦＥＴに供給される上記プリチャージ電圧も上記正の電源電圧から上記回路の接地電位に切替られることを特徴とする半導体集積回路装置。 - 請求項１又は２において、
上記メモリセルは、ダイナミック型メモリセルからなり、
上記相補信号は、選択されたワード線に対応して上記メモリセルから一方のビット線に読み出された信号を、それと対とされた他方のビット線のプリチャージ電圧を参照電圧としてセンスするセンスアンプにより形成されたものであることを特徴とする半導体集積回路装置。 - 請求項３において、
上記メモリセルの選択開始信号は、ロウアドレスストローブ信号であり、
上記プリチャージＭＯＳＦＥＴをオフ状態にさせる信号は、カラムアドレスストローブ信号であることを特徴とする半導体集積回路装置。 - 請求項３において、
上記メモリセルの選択開始信号は、バンクアクティブコマンドにより形成される信号であり、
上記プリチャージＭＯＳＦＥＴをオフ状態にさせる信号は、リードコマンド、プリチャージコマンドにより形成される信号であることを特徴とする半導体集積回路装置。 - 請求項１において、
上記メモリセルは、スタティック型メモリセルからなり、
上記相補信号は、スタティック型メモリセルが接続される相補ビット線の信号であることを特徴とする半導体集積回路装置。 - 請求項６において、
上記メモリセルの選択開始信号は、チップ選択信号であることを特徴とする半導体集積回路装置。
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