JP5454949B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、例えばセンスアンプにおいてＭＯＳトランジスタのゲートへの長期間の電圧印加を防止し、特性の劣化を防ぐ半導体記憶装置に関する。

耐用年数が長く、長期間動作が安定したフラッシュメモリが要求されている。メモリセルトランジスタが保持するデータを検知するセンスアンプは、ビット線に流れる電流とリファレンス信号線に流れる電流とを比較し、その大小で決まる電位によりメモリセルトランジスタの保持データが“１”または“０”のいずれかであると判断する。

しかし、センスアンプを構成し、ビット線、またはリファレンス信号線に流れる電流の大きさに応じた電流を流すＭＯＳトランジスタのゲートに長期間電圧が印加されると、このトランジスタ特性が劣化し精密なデータの読み出しが出来なくなる。

特開２００３−３１７４７９号公報 特開２０１０−０１５６１４号公報

例えばセンスアンプにおいて動作安定性を向上する半導体記憶装置を提供する。

実施形態に係る半導体記憶装置によれば、電流経路の一端でビット線に接続され、列及び行毎に形成された複数のメモリセルと、前記メモリセルが保持する前記データに応じて前記ビット線に流れる第１電流と、この第１電流の比較電流とされリファレンス信号線に流れる第２電流とを比較することで、前記データを読み出すセンスアンプとを備え、前記センスアンプは、電流経路の一端に第１電圧が供給され、他端が第１ノードに接続され、ゲートに第１信号が供給された第１ＭＯＳトランジスタと、電流経路の一端が前記第１ノードに接続され、他端において前記リファレンス信号線が接続された第２ノードと接続され、前記メモリセルが保持する前記データに応じて第１供給能力またはこの第１供給能力よりも大きな第２供給能力のいずれか供給能力を備える第２ＭＯＳトランジスタと、電流経路の一端が前記第１ノードに接続され、他端が前記ビット線に接続された第３ノードに接続され、前記リファレンス信号線に流れる電流に応じて第３供給能力またはこの第３供給能力よりも大きな第４供給能力のいずれか供給能力を備える第３ＭＯＳトランジスタと、第２信号が供給されると、前記第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタのゲートをそれぞれ接地可能とするスイッチ部と、を具備し、前記第１信号及び前記第２信号は同一信号に基づいて連動して生成され、前記センスアンプは、前記メモリセルから読み出した前記データを前記データラッチに転送した後、前記第１ＭＯＳトランジスタをオフ状態にし、次いで、前記スイッチ部に前記第２信号を供給することで、前記第２、第３ＭＯＳトランジスタのゲートを接地電位とする。

第１の実施形態に係るフラッシュメモリの概略構成図。 第１の実施形態に係るメモリセルトランジスタとセンスアンプとの構成図。 第１の実施形態に係るメモリセルトランジスタの閾値分布を示した図。 第１の実施形態に係る制御信号発生回路の内部構成図。 第１の実施形態に係る制御信号発生回路の内部構成図。 第１の実施形態に係る制御信号発生回路の内部構成図。 第１の実施形態に係る制御信号発生回路の内部構成図。 第１の実施形態に係るセンスアンプの構成図。 第１の実施形態に係るフラッシュメモリの動作を示したタイムチャート。 第２の実施形態に係るデータ制御ユニットの構成図。 第２の実施形態に係る制御信号発生回路の内部構成図。 第２の実施形態に係るデータ制御ユニットのリセット動作を示した概念図。 第２の実施形態に係るデータ制御ユニットの転送動作を示した概念図。 第２の実施形態に係るデータ制御ユニットのラッチ動作を示した概念図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
図１を用いて、第１の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、外部のホスト(host)機器から供給される信号クロックＣＬＫに基づき、複数の信号を生成し、これら生成した信号のタイミングを互いに調整（遅延）させることでセンス及びデータのラッチを行う。このデータのセンス後、次のプリチャージが始まるまでの期間において、センスアンプを構成するＭＯＳトランジスタのゲートへの印加電圧を０Ｖとし、ＭＯＳトランジスタに負荷が掛からないようにするものである。

＜全体構成について＞
図１は、本実施形態に係るフラッシュメモリの概略構成図である。図示するように、本実施形態に係るフラッシュメモリは、メモリセルアレイ１（図中、ＭＣＡと表記）、ワード線制御回路２、センスアンプ３、カラムデコーダ４、入出力制御回路５、データ入出力バッファ６、アドレスデコーダ７、制御信号発生回路８、制御電圧発生回路９、及びパラメータ記憶部１０を備える。

メモリセルアレイ１は、例えば２値以上のデータを保持可能な不揮発性のメモリセルトランジスタＭＴを備えた半導体メモリである。メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、該メモリセルトランジスタＭＴの電流経路の一端はビット線ＢＬに接続され、他端はソース線ＳＬに接続される。このメモリセルアレイ１の構成の詳細は後述する図２を用いて説明する。

ワード線制御回路２はロウデコーダとして機能する。すなわち、ワード線制御回路２は、メモリセルアレイ１のロウ方向を選択し、選択されたメモリセルトランジスタＭＴに対して、制御電圧発生回路９が発生した必要とされる電圧を転送する。

センスアンプ３はメモリセルアレイ１のビット線ＢＬに接続される。センスアンプ３は、メモリセルトランジスタＭＴへのデータの読み出し及び書き込み機能を有する。またセンスアンプ３は、データ入出力バッファ６から供給された書き込みデータをメモリセルトランジスタＭＴに転送する。

カラムデコーダ４は、アドレスデコーダ７の出力信号に応じて、メモリセルアレイ１のビット線を選択するカラム選択信号を出力する。すなわち、カラムデコーダ４は、データをメモリセルトランジスタＭＴに書き込む際、アドレスデコーダ７の出力信号に応じて、対応するビット線ＢＬを選択する。

入出力制御回路５は、図示せぬホスト（host）機器から供給される各種コマンドＣＭＤ、アドレス信号ＡＤＤ、書き込みデータＤＴ、及び読み出しデータを受ける。次いで、例えばデータ書き込み時、入出力制御回路５は書き込みデータを、データ入出力バッファ６を介してセンスアンプ３に供給する。また、入出力制御回路５は、データ入出力バッファ６を介してアドレス信号をアドレスデコーダ７に供給する。更に、入出力制御回路５はデータ入出力バッファ６を介して制御信号発生回路８にコマンドを供給する。また、データ読み出し時、センスアンプ３に読み出され、その後データ入出力バッファ６に転送されたデータを一時保持する。その後、この入出力制御回路５は図示せぬホスト機器へと読み出しデータを出力する。

データ入出力バッファ６は、センスアンプ３から供給されたデータ（ＬＳＡＯＵＴ）を受け、これをＤｏｕｔとして入出力制御回路５へと出力する。また、データ入出力バッファ６は、入出力制御回路５から書き込みデータ、及びアドレス信号を受け、書き込みデータをセンスアンプ３に、アドレス信号をアドレスデコーダ７に供給する。

アドレスデコーダ７は、データ入出力バッファ６からアドレス信号を受け取る。アドレスデコーダ７は、このアドレス信号をデコードし、このデコード結果をワード線制御回路２、及びカラムデコーダ４に供給する。

制御信号発生回路８には図示せぬホストからチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、及びコマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。

また制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号（後述する）を発生する。これら制御信号は、外部のホスト機器から供給される信号クロックＣＬＫに基づいて生成される。制御信号発生回路８は、この制御信号をセンスアンプ３、制御電圧発生回路９、及びアドレスデコーダ７に供給する。なお、制御信号発生回路８の詳細な構成については後述する。

制御電圧生成回路９は、制御信号生成回路８から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイ１やセンスアンプ回路３、カラムデコーダ４の各種動作に必要な電圧を生成する。

パラメータ記憶部１０は、入出力制御回路５、制御信号発生回路８に接続され、テスト工程で決定されたチップの品質に適したパラメータを記憶する。

＜メモリセルアレイ１及びセンスアンプ３の詳細について＞
次に図２を用いて、上記メモリセルアレイ１及びセンスアンプ３の構成の詳細について説明する。図２は、メモリセルアレイ１及びセンスアンプ３のブロック図である。

図示するように、ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴ及びこのメモリセルトランジスタＭＴと直列接続された選択トランジスタＳＴとが１組のメモリセルＭＣを構成する、すなわち２Ｔｒを複数備えている（図中は、１つのみ）。このメモリセルＭＣは格子状に行及び列方向に形成され、メモリセルトランジスタＭＴと選択トランジスタＳＴとで、例えば１ビットデータを保持可能とする。以下、このメモリセルＭＣをメモリセルストリング１１と呼ぶことがある。

メモリセルＭＣを構成するメモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。また、メモリセルトランジスタＭＴはＦＧ型であっても良い。。なお、ブロックＢＬＫ０乃至ＢＬＫｓの各々には、例えば３２個に限られず、６４個や１２８個、２５６個等のメモリセルＭＣが形成されていても良く、その数は限定されるものではない。またメモリセルトランジスタＭＴの電流経路の一端側のドレイン領域は、選択トランジスタＳＴのソース領域に接続され、他端側のソース領域はソース線ＳＬに共通接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は複数形成されたワード線ＷＬのいずれか１本に共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴのゲート電極は、セレクトゲート線ＳＧＤによって共通接続されている。なおワード線ＷＬの数は、行方向に沿って形成されるメモリセルＭＣの数に依存し、その数は１６本、３２本等であっても良く、それ以上の数でも良い。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴのドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。

次にセンスアンプ３について説明する。センスアンプ３は、複数のＬＳＡ(Local Sense-Amp)コア（図中、ＬＳＡと記載）３ａと、このＬＳＡコア３ａと同数のデータ制御ユニット（図中、ＤＣＵと記載）３ｂを有している。例えばＬＳＡコア３ａ及びデータ制御ユニット３ｂを介して、メモリセルトランジスタＭＴから読み出されたデータ（ＬＳＡＯＵＴ）が入出力バッファ６へと転送される。

データの読み出し時、各ＬＳＡコア３ａはメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを検知し、該データを一旦保持する。その後、データ制御ユニット３ｂを介してデータ入出力バッファ６へと転送する。具体的には、後述するプリチャージがなされ、その後センスされたビット線ＢＬの電圧（電流）の値に応じて、ＬＳＡコア３ａは“０”データ、“１”データを判断し、そのデータを、データ制御ユニット３ｂを介してデータ入出力バッファ６へと転送する。また、ＬＳＡコア３ａはデータ制御ユニット３ｂから供給されたデータを一旦保持し、このデータに応じた電圧をビット線ＢＬに転送する。

ＬＳＡコア３ａの各々は、ビット線ＢＬ０〜ビット線ＢＬ７、ビット線ＢＬ８〜ビット線ＢＬ１５、…、ビット線ＢＬ（ｎ−７）〜ビット線ＢＬｎに接続される。すなわち、ある１つのＬＳＡコア３ａは、ビット線ＢＬ０〜ビット線ＢＬ７を選択可能とし、またあるＬＳＡコア３ａは、ビット線ＢＬ８〜ビット線ＢＬ１５の中を選択可能とする。これは、例えばビット線ＢＬ（ｎ−７）〜ビット線ＢＬｎに対応するＬＳＡコア３ａにおいても同様である。換言すれば、データの読み出し時、書き込み時において、これら複数のＬＳＡコア３ａは対応する、例えばビット線ＢＬ（ｎ−７）〜ビット線ＢＬｎの中からいずれか１本のビット線ＢＬを選択する。

また、データ制御ユニット３ｂには、信号ＣＬＫＤＬＡＴが後述するタイミング設定回路８１から供給される。この信号ＣＬＫＤＬＡＴが供給されると、データ制御ユニット３ｂは、ＬＳＡコア３ａから転送された新たな読み出しデータを保持する。すなわち、データ制御ユニット３ｂは保持データを更新する。具体的には、信号ＣＬＫＤＬＡＴが“Ｌ”レベルとされると、データ制御ユニット３ｂの保持データが確定する。

次にＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎについて説明する。ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎの電流経路の一端はデータ制御ユニット３ｂに接続され、電流経路の他端は、データ入出力バッファ６に接続される。なお、ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎを区別しない場合は、単にＭＯＳトランジスタＴＲと呼ぶ。ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎのゲートにはカラム選択信号ＳＥＬ０〜ＳＥＬｎが与えられる。またなお、選択信号ＳＥＬ０〜ＳＥＬｎを区別しない場合には、端にカラム選択信号ＳＥＬと呼ぶ。

データの読み出し時において、カラム選択信号ＳＥＬによりＭＯＳトランジスタＴＲがオン状態とされると、データ制御ユニット３ｂが保持するデータが、データ入出力バッファ６へと転送される。

また、データの書き込み時において、カラム選択信号ＳＥＬによりＭＯＳトランジスタＴＲがオン状態とされると、データ入出力バッファ６から供給された書き込みデータが、一端データ制御ユニット３ｂに保持された後、ＬＳＡコア３ａを経てメモリセルトランジスタＭＴに書き込まれる。

上記書き込み動作（プログラム動作と呼ぶことがある）、読み出し動作（プログラムベリファイ動作（ベリファイ動作と呼ぶことがある）を含む）において、ＬＳＡコア３ａに接続されている複数のビット線ＢＬのうちいずれか１本が選択されるとともに、ワード線ＷＬ０〜３１のいずれか１つが選択される。この選択されたワード線ＷＬに接続されている全てのメモリセルトランジスタＭＴに、書き込み、又は読み出し電圧を印加することにより一斉に書き込み、又は読み出し動作が行われる。

なお上述したが、図２において１つのＬＳＡコア３ａに対し、例えば８本のビット線ＢＬが接続されている。この場合、８つのビット線ＢＬから１つのビット線ＢＬを選択する選択回路（図示せぬ）が必要とされる。つまり、ＬＳＡコア３ａは、図示せぬ選択回路により選択されたビット線ＢＬと電気的に接続され、データの書き込み、読み出しを行う。また、ＬＳＡコア３ａに対するビット線ＢＬの本数は上記場合に限られるものではなく、例えば２つのビット線ＢＬに１つのＬＳＡコア３ａが設けてもよい。更には例えば１つのビット線ＢＬに１つのＬＳＡコア３ａが設けられていてもよい。

また、データ制御ユニット３ｂは、ＬＳＡコア３ａに接続されているが、これに限定されるものではなく、例えば８つのＬＳＡコア３ａに対して１つのデータ制御ユニット３ｂを設け、このデータ制御ユニット３ｂがＬＳＡコア３ａに選択的に接続されるような構成とすることも可能である。

次に上記説明したメモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”及び“０”の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける“１”データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“１”データを保持する場合を消去状態とする。

“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。“０”データを保持する場合を、プログラム状態とする。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。

＜制御信号発生回路８の詳細な構成例について＞
次に図４を用いて制御信号発生回路８内の構成例について説明する。制御信号発生回路８は、図示せぬ外部のホスト機器から転送されたクロックＣＬＫに基づいて以下説明する制御信号を生成する。この信号クロックＣＬＫは“Ｌ”または“Ｈ”レベルいずれかの値とされ、信号クロックＣＬＫが“Ｈ”レベルから“Ｌ”レベルとされ、再度“Ｈ”レベルとされるまでの期間を１サイクルと呼び、この１サイクルがデータを読み出す基準となる。

制御信号発生回路８は、読み出しタイミング設定回路８１、ＳＡリセットディレイ回路８２、及びリセット制御付ＳＡ制御回路８３を備える。読み出しタイミング設定回路８１はホスト機器から転送されたクロックＣＬＫに基づき信号／ＬＳＡＲＳＴ及び信号ＣＬＫＤＬＡＴを生成する（“／”は、反転信号を示す。以下他の信号も同様）。次いで、生成した信号／ＬＳＡＲＳＴをＳＡリセットディレイ回路８２に供給し、また生成した信号ＣＬＫＤＬＡＴをデータ制御ユニット３ｂに供給する。図５を用いて上記読み出しタイミング設定回路８１の構成例について説明する。

＜読み出しタイミング設定回路８１の構成例について＞
図５に示すように、読み出しタイミング設定回路８１は読み出し時間ディレイ回路８１−１及びタイミング論理設定回路８１−２を備える。読み出し時間ディレイ回路８１−１は、クロックＣＬＫに基づいて遅延信号（以下、信号ＤＬＹＯＵＴ）を出力する。出力された信号ＤＬＹＯＵＴは、タイミング論理設定回路８１−２に供給される。

タイミング論理設定回路８１−２は、この信号ＤＬＹＯＵＴに基づいて信号ＣＬＫＤＬＡＴ及び信号／ＬＳＡＲＳＴを出力する。図６を用いてこのタイミング論理設定回路８１−２の詳細な構成例について説明する。

＜タイミング論理設定回路８１−２の構成例について＞
図６に示すように、タイミング論理設定回路８１−２はＡＮＤ回路９０、ＯＲ回路９１、及びインバータ９２〜９４を備える。

直列接続されたインバータ９３、９４は信号ＤＬＹＯＵＴを受け、信号／ＬＳＡＲＳＴとしてＳＡリセットディレイ回路８２に供給する。

また、インバータ９２は、上記信号ＤＬＹＯＵＴを受け、これを反転した信号（信号／ＤＬＹＯＵＴ）をＯＲ回路９１の一端に供給する。ＡＮＤ回路９０は、信号ＣＬＫＰＡＤ及び信号ＡＳＰＡＤの論理演算を行い、この結果をＯＲ回路９１に供給する。ここで、信号ＣＬＫＰＡＤとは、図示せぬホストから転送されたアドレスを、例えば入出力制御回路５が取り込む（ラッチ）タイミングを設定するための信号である。また信号ＡＳＰＡＤとは、供給されたアドレスに対応するメモリセルトランジスタＭＴからデータを読むか否かを示す信号である。つまり、ホスト機器からの命令に従って、データを読み出す場合において、入出力制御回路５に供給されたアドレスを読み込む際、信号ＣＬＫＰＡＤ及び信号ＡＳＰＡＤがそれぞれ“Ｈ”レベルとされる。

ＯＲ回路９１は、ＡＮＤ回路９０及びインバータ９２から供給されたそれぞれ信号をＯＲ演算し、この演算結果を信号ＣＬＫＤＬＡＴとして、データ制御ユニット３ｂに供給する。

＜ＬＳＡリセットディレイ回路８２について＞
また、ＬＳＡリセットディレイ回路８２は、後述するＬＳＡコア３ａに対するリセット動作とこのＬＳＡコア３ａから読み出したデータをラッチするデータ制御ユニット３ｂとのタイミングを設定する。具体的には、信号／ＳＥを信号／ＬＳＡＲＳＴよりも遅延させる。

＜リセット制御付ＳＡ制御回路（ＬＳＡ制御回路）８３の構成例について＞
次に図７を用いてＬＳＡ制御回路８３の構成例について説明する。図７に示すように、ＬＳＡ制御回路８３は、ＯＲ回路１００、１０４、ＡＮＤ回路１０１、ディレイ回路１０２、及びインバータ１０３を備える。ＯＲ回路１００は信号ＬＳＡＲＳＴ及び信号／ＳＥＤＬＹをＯＲ演算し、この結果をＡＮＤ回路１０１の一端に供給する。ＯＲ回路１００は、信号ＬＳＡＲＳＴまたは信号ＳＥ／ＤＬＹのいずれか一方が“Ｈ”レベルとされると、ＡＮＤ回路１０１に“Ｈ”レベルの信号を供給する。なお、信号ＳＥ／ＤＬＹとは、外部のホスト機器から供給された読み出すべきメモリセルトランジスタＭＴのアドレスに基づいて生成された信号であり、この信号ＳＥ／ＤＬＹに基づきＬＳＡコア３ａが読み出したデータを増幅する。

ＡＮＤ回路１０１は信号ＺＢＬＫ及び上記ＯＲ回路１００からの演算結果をＡＮＤ演算し、この演算結果を信号ＡＣＣ(Active control)としてＬＳＡコア３ａに供給する。つまり、ＡＮＤ回路１０１は上記信号ＺＢＬＫ及びＯＲ回路１００からの演算結果がそれぞれ“Ｈ”レベルとされることで、“Ｈ”レベルの信号ＡＣＣを出力する。なお、この信号ＺＢＬＫとは、読み出し対象とされるメモリセルトランジスタＭＴが設けられたブロックＢＬＫを選択するための信号であり、センスアンプ３によるプリチャージとセンスの際に“Ｈ”レベルとされる。

また、ＬＳＡ制御回路８３において、ディレイ回路１０２は、ＳＡリセットディレイ回路８２から供給された遅延信号／ＬＳＡＲＳＴを更に遅延させ、その信号をインバータ１０３に供給する。次いで、インバータ１０３は、ディレイ回路１０２から供給された遅延信号／ＬＳＡＲＳＴを反転させた信号ＬＳＡＲＳＴをＯＲ回路１０４に供給する。

ＯＲ回路１０４は、上記インバータ１０３からの信号ＬＳＡＲＳＴ、信号ＳＥ／ＤＬＹ、及び信号ＺＢＬＫをＯＲ演算し、この結果を信号／ＳＥとしてＬＳＡコア３ａに出力する。つまり、信号ＬＳＡＲＳＴ、信号ＳＥ／ＤＬＹ、及び信号ＺＢＬＫのいずれか１つが“Ｈ”レベルとなると、信号／ＳＥは“Ｈ”レベルとされる。

＜ＬＳＡコア３ａの構成について＞
次に、図８を用いて上記図５〜図７で説明した信号に基づいて動作するＬＳＡコア３ａの構成例について説明する。図８に示すように、ＬＳＡコア３ａは、ｐチャネル型ＭＯＳトランジスタ１１０〜１１６、ｎチャネル型ＭＯＳトランジスタ１２０〜１２８、及び選択回路１４０を備える。

ＭＯＳトランジスタ１１０の電流経路の一端には電圧ＶＤＤが供給され、他端はノードＮ１に接続され、ゲートには信号ＡＣＣが供給される。このＭＯＳトランジスタ１１０が信号ＡＣＣによってオン状態とされると、後述するノードＮ４、Ｎ５に電流が流れ込み、これらノードの電位が充電される。ここでノードＮ４、Ｎ５がそれぞれ“Ｌ”レベルである必要がある。

ＭＯＳトランジスタ１１１の電流経路の一端はノードＮ１でＭＯＳトランジスタ１１０の他端と共通接続され、他端はノードＮ２に接続され、ゲートはノードＮ５に接続される。つまり、ノードＮ５の電位がＭＯＳトランジスタ１１１の閾値電圧以下になると、このＭＯＳトランジスタ１１１はオン状態とされ、ノードＮ１とノードＮ２とが導通する。すなわち、ＭＯＳトランジスタ１１１は、ノードＮ５の電位に応じて電流供給能力が可変とされる。

更に、ＭＯＳトランジスタ１１２は、電流経路の一端がノードＮ２でＭＯＳトランジスタ１１１の他端と共通接続され、他端はノードＮ４に接続され、ゲートは接地される。すなわち、ＭＯＳトランジスタ１１２は常にオン状態とされる。なお、ノードＮ４の電位を電圧ＳＡＯＵＴとする。このノードＮ４は図示せぬ論理回路（ＥＸＯＲ回路）の一端に接続される。

また、ＭＯＳトランジスタ１１３の電流経路の一端はノードＮ１でＭＯＳトランジスタ１１０の他端と共通接続され、他端はノードＮ３に接続され、ゲートはノードＮ４に接続される。つまり、ノードＮ４の電位がＭＯＳトランジスタ１１３の閾値電圧以下になると、このＭＯＳトランジスタ１１３はオン状態とされ、ノードＮ１とノードＮ３とが導通する。すなわち、ＭＯＳトランジスタ１１３は、ノードＮ４の電位に応じて電流供給能力が可変とされる。

更に、ＭＯＳトランジスタ１１４の電流経路の一端はノードＮ３でＭＯＳトランジスタ１１３の他端と共通接続され、他端はノードＮ５に接続され、ゲートは接地される。つまり、ＭＯＳトランジスタ１１４は常にオン状態とされる。なお、ノードＮ５の電位を／電圧ＳＡＯＵＴとする。すなわち、ノードＮ５の電位は、ノードＮ４における電位が反転した値とされる。このノードＮ５は図示せぬ論理回路（ＥＸＯＲ回路）の他端に接続される。

また、ＭＯＳトランジスタ１２０の電流経路の一端はノードＮ４に接続され、他端はノードＮ６を介して接地され、ゲートはノードＮ５に接続される。

ＭＯＳトランジスタ１２２の電流経路の一端はノードＮ５に接続され、他端はノードＮ４に接続され、ゲートは信号ＳＥ／ＥＱが供給される。つまり、信号ＳＥ／ＥＱがオン状態とされると、ノードＮ４とＮ５とが等電位とされる。

ＭＯＳトランジスタ１２３の電流経路の一端はノードＮ５でＭＯＳトランジスタ１２２の一端と共通接続され、他端はノードＮ６を介して接地され、ゲートには信号／ＳＥが供給される。更に、ＭＯＳトランジスタ１２４の電流経路の一端はノードＮ４に接続され、他端はノードＮ６を介して接地され、ゲートには信号／ＳＥが供給される。つまり、信号／ＳＥの値に応じてＭＯＳトランジスタ１２３及び１２４がオン状態とされると、ノードＮ４、Ｎ５は接地電位とされ、ＭＯＳトランジスタ１１１の電流供給能力に応じた電流がノードＮ２、ＭＯＳトランジスタ１１２、ノードＮ４、及びＭＯＳトランジスタ１２４を介してこのノードＮ６に流入する。同様に、ＭＯＳトランジスタ１１３の電流供給能力に応じた電流がノードＮ３、ＭＯＳトランジスタ１１４、ノードＮ５、及びＭＯＳトランジスタ１２３を介してこのノードＮ６に流入する。ここで、ノードＮ４、ＭＯＳトランジスタ１２４を経由してノードＮ６に流れる電流をＩｂとし、ノードＮ５、ＭＯＳトランジスタ１２３を経由してノードＮ６に流れる電流をＩａとする。

更に、ＭＯＳトランジスタ１２５の電流経路の一端がノードＮ２に接続されゲートに信号ＡＣＣＴが供給される。

また、ＭＯＳトランジスタ１１５の電流経路の一端には、例えばＶＤＤ_１（＜電圧ＶＤＤ）が供給され、他端はノードＮ７でＭＯＳトランジスタ１２５の他端と共通接続され、ゲートに信号／ＰＲＣＨが供給される。

更に、ＭＯＳトランジスタ１２６の電流経路の一端は、ノードＮ７でＭＯＳトランジスタ１１５及びＭＯＳトランジスタ１２５の電流経路の他端と接続され、ゲートには信号Ｒｅｆｉｎｅｎが供給される。すなわち、信号／ＰＲＣＨ、及び信号ＲＥＦＩＮＥＮによってＭＯＳトランジスタ１１５、及び１２６がオン状態とされることにより、ＭＯＳトランジスタ１１５によるソース電流がＭＯＳトランジスタ１２６のソース端に流れ込む。その後、ＭＯＳトランジスタ１２６のソース端の電圧が飽和すると、信号ＡＣＣＴによってオン状態とされたＭＯＳトランジスタ１２５により、ＭＯＳトランジスタ１１５によるソース電流がこのＭＯＳトランジスタ１２５を介してノードＮ２に流れ込む。なお、ＭＯＳトランジスタ１２６のソース端には信号線ＲＥＦＩＮが接続される。

また、ＭＯＳトランジスタ１２７は、電流経路の一端がノードＮ３に接続され、ゲートに信号ＡＣＣＴが供給される。また、ＭＯＳトランジスタ１１６の電流経路の一端には電圧ＶＤＤ_１（＜電圧ＶＤＤ）が供給され、他端はノードＮ８でＭＯＳトランジスタ１２７の電流経路の他端と共通接続され、ゲートには信号／ＰＲＣＨが供給される。つまり、信号ＩＮＥＮに応じてＭＯＳトランジスタ１２８はオン状態とされ、このＭＯＳトランジスタ１２８は、ビット線ＢＬに電流Ｉ_ＩＮを流す。また、信号ＡＣＣＴに応じてＭＯＳトランジスタ１２７はオン状態とされ、このＭＯＳトランジスタ１２７は、ノードＮ３にＭＯＳトランジスタ１２７のソース電流を転送する。

ＭＯＳトランジスタ１２８の電流経路の一端は、ノードＮ８においてＭＯＳトランジスタ１１６の電流経路の他端と接続され、ＭＯＳトランジスタ１２８の電流経路の他端は、選択回路１４０を介して複数のビット線ＢＬが接続される。選択回路１４０は、例えば制御信号発生回路８から供給されるビット線ＢＬ選択信号に従ってこれら複数のビット線ＢＬからある１本を選択する。これによって、選択されたビット線ＢＬが所定の電圧にまで充電される。

なお、上述した図示せぬＥＸＯＲ回路は、ノードＮ４及びＮ５から出力された電圧をＥＸＯＲ演算し、この結果を図示せぬ検知回路に供給する。つまり、ＬＳＡコア３ａが正常動作していれば、ノードＮ４、Ｎ５の電圧が“Ｈ”レベル、または“Ｌ”レベルのいずれかとされる。従って、ＬＳＡコア３ａが正常動作をしていれば、ＥＸＯＲ回路は、ノードＮ４（ＳＡＯＵＴ）、Ｎ５（／ＳＡＯＵＴ）の演算結果として“Ｈ”レベルを出力する。図示せぬ検知回路はこのＥＸＯＲ回路からの演算結果を検知し、ＬＳＡコア３ａが正常動作をしているかを検知する。

＜ＬＳＡコア３ａの動作について＞
次に、図９を用いて上記ＬＳＡコア３ａの動作について説明する。図９はＬＳＡコア３ａの動作を示したタイムチャートであり、縦軸に、信号ＰＲＥＨ、信号ＡＣＣＴ、信号ＺＢＬＫ、信号／ＳＥ、信号クロックＣＬＫ、信号ＬＳＡＲＳＴ、ノードＮ４、Ｎ５の電位、信号ＣＬＫＤＬＡＴ、及びＬＳＡＯＵＴ（データ入出力バッファ６に出力されるデータ）を取り、横軸に時間を取る。

図９に示すように、まず時刻ｔ１においてクロック信号ＣＬＫが“Ｈ”レベルとされる。これにより、メモリセルによるデータの読み出し動作が開始される。次いで、図８に示す信号ＳＥ／ＥＱを一旦“Ｈ”レベルとし、ＭＯＳトランジスタ１２２をオン状態としノードＮ４、Ｎ５を等電位とする。

その後、信号ＡＣＣを“Ｈ”レベルにした状態で、時刻ｔ２において信号／ＰＲＣＨが“Ｌ”レベル、信号ＩＮＥＮ及び信号ＲＥＦＩＮＥＮが“Ｈ”レベルとされる。これによって、ＭＯＳトランジスタ１１５、１１６、１２０、及び１２８がオン状態とされ、選択回路１４０によって選択された選択ビット線ＢＬ及び参照入力線ＲＥＦＩＮが充電される。この際、データをセンスするメモリセルトランジスタＭＴが接続された選択ワード線に読み出し電圧ＶＣＧＲを、それ以外のメモリセルトランジスタＭＴが接続された非選択ワード線ＷＬに電圧ＶＲＥＡＤを転送する。ここで、読み出し電圧ＶＣＧＲの値が選択メモリセルトランジスタＭＴの閾値電圧よりも大きい場合、２Ｔｒは導通とされる。ここで、メモリセルストリング１１に流れる電流を電流Ｉ_ｉｎとする。

次いで、時刻ｔ３において信号ＡＣＣＴが“Ｈ”レベルとされると、ＭＯＳトランジスタ１２５及び１２７はオン状態とされ、このＭＯＳトランジスタ１２５及び１２６を介してノードＮ２及びＮ３に電流が流れる。この結果、ノードＮ２及び３の電位が上昇する。なお、ノードＮ３の電位は、ノードＮ２の電位よりも小さい値とされる。

また参照信号線ＲＥＦＩＮに流れる電流をＩ_ｒｅｆとする。この際、メモリセルストリング１１が導通していることから、Ｉ_ｉｎとＩ_ｒｅｆとの間にＩ_ｉｎ＞Ｉ_ｒｅｆの関係が成立するものとする。

その後、時刻ｔ４において信号ＺＢＬＫに伴い信号ＡＣＣが“Ｌ”レベルとされる（図７参照）。従って、ＭＯＳトランジスタ１１０にから流れ出るソース電流によってノードＮ１が、例えば電圧ＶＤＤにまで充電される。この際、信号ＡＣＣの電圧は、例えば電圧（ＶＤＤ＋ＭＯＳトランジスタ１１０の閾値電圧）とされる。

更に、時刻ｔ５において信号ＬＳＡＲＳＴが“Ｌ”レベルとされる。なお、信号ＬＳＡＲＳＴが“Ｌ”レベルとされても信号ＺＢＬＫの値は“Ｌ”レベルとされる。このため、時刻ｔ５以降もＡＮＤ回路１０１の出力は“Ｌ”レベルを維持する。

次いで、時刻ｔ６において信号ＣＬＫＤＬＡＴが“Ｈ”レベルとされる。また上述したように時刻ｔ５において信号ＬＳＡＲＳＴが“Ｌ”レベルとされることから、時刻ｔ７において信号／ＳＥが“Ｈ”レベルとされる（図７参照）。

従って、ＭＯＳトランジスタ１２３、１２４がそれぞれオン状態とされ、ノードＮ４、Ｎ５が接地電位とされる。ここで、センス動作初期においては、ＭＯＳトランジスタ１１１とＭＯＳトランジスタ１１３とに流れる電流は等しいため、Ｉ_ｉｎ＞Ｉ_ｒｅｆ及び、Ｉ_ａ＋Ｉ_ｉｎ＞Ｉ_ｂ＋Ｉ_ｒｅｆの関係から、Ｉ_ａ＜Ｉ_ｂとなる。

その後時刻ｔ８において、ＭＯＳトランジスタ１２３とＭＯＳトランジスタ１２４とにより電流センスが行われ、信号／ＳＥのレベルが下がるにつれ、ＳＡＯＵＴ＞／ＳＡＯＵＴとなる。以降、ＳＡＯＵＴの電位がＭＯＳトランジスタ１２１の閾値電圧に近づくと、次いで電圧センスが行われ、ＳＡＯＵＴと／ＳＡＯＵＴとの電位差が急激に開き、センス動作が終了する。すなわち、時刻を追って説明すると、前述したようにノードＮ４の電位がノードＮ５よりも大きいことから、ノードＮ４の電圧の上昇に伴い、ＭＯＳトランジスタ１１３の電流供給能力が小さくなり電流Ｉ_ａが流れなくなる（図９中、／ＳＡＯＵＴ）。これに対し、ＭＯＳトランジスタ１１３が電流を流さなくなるため、ノードＮ５の電位は減少し、ＭＯＳトランジスタ１１１による電流Ｉ_ｂを流す電流供給能力は上昇する。従って、時刻ｔ１１において、ノードＮ４の電位は増幅されＶ１まで上昇する（図９中、ＳＡＯＵＴ）。その後、ノードＮ４の電位が上昇し、ＭＯＳトランジスタ１１３はオフ状態とされる。

次いで、時刻ｔ１２において、信号ＣＬＫが“Ｌ”レベルとされる。また、時刻ｔ１３において信号／ＰＲＣＨが“Ｈ”レベル、信号ＡＣＣＴが“Ｌ”レベルとされ、選択ビット線ＢＬ及びノードＮ３、並びに参照入力線ＲＥＦＩＮ及びノードＮ２へのプリチャージが終了する。その後、時刻ｔ１４において信号ＣＬＫＤＬＡＴが“Ｌ”レベルとされる。すなわち、ノードＮ４から電圧ＳＡＯＵＴがデータ制御ユニット３ｂに読み出しデータが格納される。この結果、メモリセルトランジスタＭＴから読み出されたデータ“０”がデータ制御ユニット３ｂに格納される。

その後、時刻ｔ１５で信号ＬＳＡＲＳＴ及び信号ＺＢＬＫをそれぞれ“Ｈ”レベルとすることで、信号ＡＣＣを“Ｈ”レベルとする。これによってＭＯＳトランジスタ１１０によるノードＮ１への充電を停止させる。

その後、時刻ｔ１６において信号／ＳＥが“Ｈ”レベルとされる（図７参照）。すなわち、ＭＯＳトランジスタ１２３、１２４がそれぞれオン状態とされ、ノードＮ４、Ｎ５の電位が接地電位とされる。すなわち、時刻ｔ１７においてノードＮ４、Ｎ５の電位ＳＡＯＵＴ、／ＳＡＯＵＴの電位が０Ｖとされる。

時刻ｔ９以降、メモリセルトランジスタＭＴから読み出されたデータＬＳＡＯＵＴが、データ制御ユニット３ｂからデータ入出力バッファ６、及び入出力制御回路５を介して図示せぬ外部のホスト機器に転送される。

なお、上記ＬＳＡコア３ａにおいて、メモリセルストリング１１が導通した場合を例に挙げて説明したが、当然この逆の形態であってもよい。すなわちメモリセルストリング１１が非導通である場合ノードＮ４とＮ５との電位の大小関係が逆とされる。換言すれば電圧ＳＡＯＵＴ＜／電圧ＳＡＯＵＴとされる。この結果、読み出し対象とされたメモリセルトランジスタＭＴから“１”データがデータ制御ユニット３ｂに格納される。

＜本実施形態に係る効果＞
本実施形態に係る半導体記憶装置であると、動作信頼性の向上を図ることが出来る。すなわち、上記動作で説明したように、センスコア３ａのノードＮ４、Ｎ５の電圧（ＳＡＯＵＴ、／ＳＡＯＵＴ）を検知し、その検知結果をデータ制御ユニット３ｂにラッチさせた後、このノードＮ４、Ｎ５の電位を接地電位とする。すなわち、ＭＯＳトランジスタ１１１、及び１１３に電圧が印加されなくなる。従って、ＭＯＳトランジスタ１１１、及び１１３への負荷が軽減され、ＮＢＴＩ（negative bias instability）によるこれらＭＯＳトランジスタ１１１、及び１１３のトランジスタ特性の劣化を防止することが出来る。

これに対し、仮にデータ制御ユニット３ｂで読み出したデータのラッチ後も、ノードＮ４、Ｎ５の電位が、接地されず、次のプリチャージ動作が始まるまで、ある所定の電圧に維持されたままとする。つまり、このＮＢＴＩ期間が長くなると、ＭＯＳトランジスタ１１１、及び１１３への負荷が大きくなり、トランジスタ特性が劣化してしまう恐れがある。トランジスタ特性の劣化は、正確なデータ読み出しが出来なくなる、つまり信頼性の低下に繋がるといった問題がある。

これに対し、上記説明したように本実施形態に係るセンスコア３ａであると、上記ＮＢＴＩ期間を短く出来、センスコア３ａの不安定動作を回避することが出来る。

［第２の実施形態］
次に、図１０〜図１４を用いて第２の実施形態に係る半導体記憶装置について説明する。図１０は上記図２におけるデータ制御ユニット３ｂの詳細を示した構成図であって、具体的にはデータ制御ユニット３ｂが備えるデータラッチ回路の構成図である。

図１０に示すように、データ制御ユニット３ｂは、インバータ１３０、１３３、及びＮＡＮＤ回路１３１、１３２を備える。ここで、ＮＡＮＤ回路１３２の一方に入力される信号Ｄｉｎは、ＬＳＡコア３ａから供給されたデータ（ＬＳＡＯＵＴ）である。なお、データ制御ユニット３ｂは信号ＣＬＫＤＬＡＴに基づいて、リセット動作、データ転送動作、及びラッチ動作の順で動作を行う。このデータ転送動作が行われることで、データ制御ユニット３ｂは、リセット状態（“Ｈ”レベルまたは“Ｌ”レベル）からラッチ状態（“Ｈ”レベルまたは“Ｌ”レベル）へと遷移する。すなわち、リセット状態もいわゆるデータを保持する状態を指し、データ制御ユニット３ｂの保持データとは、配線Ｂまたは配線Ｃの保持電位で決まる。

次に、図１１を用いて本実施形態に係るタイミング論理設定回路８１−２の構成例について説明する。図示するように、タイミング論理設定回路８１−２は、上記第１の実施形態におけるＡＮＤ回路９０、９１を除き、新たにインバータ９５を加えた構成を備える。インバータ９２は信号ＤＬＹＯＵＴを反転した信号、すなわち信号／ＤＬＹＯＵＴをインバータ９５に供給する。次いで、インバータ９５はインバータ９２から供給された信号／ＤＬＹＯＵＴを更に反転し、これを信号ＣＬＫＤＬＡＴとしてデータ制御ユニット３ｂに供給する。

また、インバータ９３、９４については、上記第１の実施形態と同一であることから説明を省略する。以上から、タイミング論理設定回路８１−２は、上記第１の実施形態で説明した信号ＣＬＫＰＡＤ及び信号ＡＳＰＡＤを用いない構成であってもよい。

次に、図１２〜図１４を用いて、データ制御ユニット３ｂのデータをラッチするまでの動作について説明する。
＜リセット動作＞
図１２を用いてリセット動作について説明する。リセット状態において、信号ＣＬＫＤＬＡＴは“Ｌ”レベルとされる。したがって、インバータ１３０は信号ＣＬＫＤＬＡＴを反転した“Ｈ”レベルをＮＡＮＤ回路１３１に転送する。また、信号Ｄｉｎは“Ｈ”レベルとされることから、配線Ｂ及び配線Ｃの電位は互いの電位によって確定する。

すなわち、配線Ｂの電位が、例えば“Ｈ”レベルの場合、この配線ＢとＮＡＮＤ回路１３２は信号ＤｉｎとのＮＡＮＤ演算の結果、配線Ｃは“Ｌ”レベルとされる。一方、配線Ｂの電位が、例えば“Ｌ”レベルの場合、この配線ＢとＮＡＮＤ回路１３２は信号ＤｉｎとのＮＡＮＤ演算の結果、配線Ｃは“Ｈ”レベルとされる。また、逆を言えば、配線Ｂの電位は配線Ｃの電位によって確定する。

＜データ転送動作＞
次に、図１３を用いてデータ転送動作について説明する。このデータ転送動作によって、データ制御ユニット３ｂが格納するデータが更新される。つまり、それまで格納していたデータから新しい読み出しデータがこのデータ制御ユニット３ｂに転送される動作について説明する。

データ転送時、信号ＣＬＫＤＬＡＴが“Ｈ”レベルとされる。したがって、インバータ１３０は信号ＣＬＫＤＬＡＴを反転した“Ｌ”レベルをＮＡＮＤ回路１３１に転送する。ＮＡＮＤ回路１３１は、インバータ１３０から供給された信号と、配線Ｃの電位とをＮＡＮＤ演算する。ここで、インバータ１３０から供給された信号は、“Ｌ”レベルとされることから、ＮＡＮＤ回路１３１による演算結果は信号Ｃの値に関わらず、“Ｈ”レベルとされる。

また信号Ｄｉｎの値は、このデータ制御ユニット３ｂにラッチさせるデータの値で設定される。すなわち信号Ｄｉｎの値が“Ｈ”レベルであれば、この信号Ｄｉｎと配線Ｂの電位とのＮＡＮＤ演算の結果、ＮＡＮＤ回路１３２は配線Ｃの電位を“Ｌ”レベルとする。これに対し、信号Ｄｉｎの値が“Ｌ”レベルであれば、配線Ｂの電位とのＮＡＮＤ演算の結果、ＮＡＮＤ回路１３２は配線Ｃの電位を“Ｈ”レベルとする。

＜ラッチ動作＞
更に図１４を用いてラッチ動作について説明する。図１３に示すようにラッチ動作に入ると、信号ＣＬＫＤＬＡＴが“Ｈ”レベルから“Ｌ”レベルへと遷移する。すると、インバータ１３０はこの信号ＣＬＫＤＬＡＴを反転した値をＮＡＮＤ回路１３１に転送する。次いで、ＮＡＮＤ回路１３１は、反転された信号ＣＬＫと上記配線Ｃの値とをＮＡＮＤ演算する。

つまり、配線Ｃが“Ｌ”レベルであると、配線Ｂは“Ｈ”レベルとされ、これに対し、配線Ｃが“Ｈ”レベルとされると、配線Ｂは“Ｌ”レベルとされる。ここで、信号Ｄｉｎの値が“Ｈ”レベル、すなわち上記リセット動作を行っても、配線Ｂ、Ｃの値は変化しない。すなわち、データがラッチされた状態とされ、配線Ｃの値がインバータ１３３によって反転され、これがＬＳＡＯＵＴとしてデータ入出力バッファ６に転送される。

＜第２の実施形態に係る効果＞
本実施形態に係る半導体記憶装置であっても、上記第１の実施形態と同様の効果を得ることが出来る。しかも、本実施形態であると、第１の実施形態における図２におけるＤＣＵには、フリップフロップ等が用いられる。

第２の実施形態としては、図１０のＤＣＵを用いる。このＤＣＵは、ラッチ動作時にＤｉｎがいったんＬになると、配線ＣがＨレベルに確定し、ＬＳＡＯＵＴがＬレベルに確定する。すなわち、データ確定時間はＬＳＡリセットディレイ回路８２からのデータ読み出し時間で決まっている（この読み出し時間は図５における遅延回路で設定されている）。従って、図４におけるＬＳＡリセットディレイ回路８２が不要になる。

なお、上記第１、第２実施形態では、一例としてメモリセルトランジスタＭＴ及びこのメモリセルトランジスタＭＴと直列接続された選択トランジスタＳＴから形成されるメモリセルＭＣ（２Ｔｒ）を挙げたが、これに限られない。例えば、ＮＡＮＤ型やＮＯＲ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリにも適用出来る。また、更にＮＡＮＤ型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、２…ワード線制御回路、３…センスアンプ、４…カラムデコーダ、５…入出力制御回路、６…データ入出力バッファ、７…アドレスデコーダ、８…制御信号発生回路、９…制御回路発生回路、１０…パラメータ記憶部、１１…メモリセルストリング、３ａ…ＬＳＡコアａ、３ｂ…データ制御ユニット、ＴＲ０〜ＴＲｎ…ＭＯＳトランジスタ、８１…読み出しタイミング設定回路、８１−１…読み出し時間ディレイ回路、８１−２…タイミング論理設定回路、８２…ＳＡリセットディレイ回路、８３…リセット制御付制御回路、９０、１００、１０１、１１１、１１２…ＮＡＮＤ回路、１０２…ディレイ回路、９１、１０４…ＯＲ回路、９２〜９４、１１０、１０３、１１３…インバータ、１１０〜１１６…ｐチャネル型ＭＯＳトランジスタ、１２０〜１２７…ｎチャネル型ＭＯＳトランジスタ、１４０…選択回路

Claims (5)

1. 電流経路の一端でビット線に接続され、列及び行毎に形成された複数のメモリセルと、
   前記メモリセルが保持するデータに応じて前記ビット線に流れる第１電流と、この第１電流の比較電流とされリファレンス信号線に流れる第２電流とを比較することで、前記データを読み出すセンスアンプと
   を備え、
   前記センスアンプは、
   電流経路の一端に第１電圧が供給され、他端が第１ノードに接続され、ゲートに第１信号が供給された第１ＭＯＳトランジスタと、
   電流経路の一端が前記第１ノードに接続され、他端において前記リファレンス信号線が接続された第２ノードと接続され、前記メモリセルが保持する前記データに応じて第１供給能力またはこの第１供給能力よりも大きな第２供給能力のいずれか供給能力を備える第２ＭＯＳトランジスタと、
   電流経路の一端が前記第１ノードに接続され、他端が前記ビット線に接続された第３ノードに接続され、前記リファレンス信号線に流れる電流に応じて第３供給能力またはこの第３供給能力よりも大きな第４供給能力のいずれか供給能力を備える第３ＭＯＳトランジスタと、
   第２信号が供給されると、前記第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタのゲートをそれぞれ接地可能とするスイッチ部と、
   を具備し、
   前記第１信号及び前記第２信号は同一信号に基づいて連動して生成され、
   前記センスアンプは、
   前記メモリセルから読み出した前記データをデータラッチに転送した後、前記第１ＭＯＳトランジスタをオフ状態にし、次いで、前記スイッチ部に前記第２信号を供給することで、前記第２、第３ＭＯＳトランジスタのゲートを接地電位とする
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルから読み出した前記データを外部に転送するタイミングを制御するクロック信号に基づき、前記データを前記データラッチに格納させるための第３信号及び前記第１、第２信号を生成し、且つ前記第３信号よりも遅延した第４信号を生成するタイミング生成回路を更に備える
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第４信号に基づき、前記第１信号及び前記第２信号を生成する制御部を更に備え、
   前記制御部は、
   前記第１信号に対し前記第２信号を遅延させるディレイ回路を含む
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記データに応じて、前記第２ＭＯＳトランジスタが前記第２供給能力を有している場合、前記第３ＭＯＳトランジスタは前記第２供給能力よりも小さな前記第３供給能力を有する
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記データラッチは、
   前記データが転送されてきたタイミングで、前記第３信号により前記データを受け取り、
   前記第３信号を反転させることで、受け取った前記データを格納させ、
   前記データラッチに格納させる前記データの保持期間は、前記第３信号が前記反転した期間に応じる
   ことを特徴とする請求項２記載の半導体記憶装置。

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