JP2013012267A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データ読み出しの処理時間を短縮する共にデータの信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のＮＡＮＤストリングを有するメモリセルアレイと、複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、複数のワード線のうち着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、ビット線に現れる着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備える。
【選択図】図１１

Description

実施形態は、不揮発性半導体記憶装置に関する。

電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲートに電子を注入した閾値電圧の高い状態をデータ“０”、浮遊ゲートの電子を放出させた閾値電圧の低い状態をデータ“１”として、２値データの記憶を行う。書き込まれる閾値電圧分布をさらに細分化して、４値、８値等の多値記憶を行うこともできる。

しかし、近年のメモリセルアレイの微細化に進展に伴って、隣接メモリセル間のセル間干渉の影響が増大しており、選択メモリセルに対するデータ書き込みによって隣接メモリセルの閾値も変動してしまう点が問題となっている。このことは、電荷蓄積層がＭＯＮＯＳ膜などの絶縁膜で構成されるチャージトラップ型の不揮発性メモリに関しても同様である。

特開２００９−７０５０１号

データ読み出しの処理時間を短縮する共にデータの信頼性を向上させた不揮発性半導体記憶装置を提供する。

実施形態に係る不揮発性半導体記憶装置は、複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のＮＡＮＤストリングを有するメモリセルアレイと、前記複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、前記複数のワード線のうち前記着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、前記ビット線に現れる前記着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備える。

第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び読み出し回路の配置図である。 本実施形態に係る不揮発性半導体記憶装置の読み出し回路の構成の一部を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの閾値電圧分布を示す図である。 本実施形態に係る不揮発性半導体記憶装置のビット線方向に隣接するメモリセルの浮遊ゲート間の結合容量を示す図である。 本実施形態に係る不揮発性半導体記憶装置のワード線方向に隣接するメモリセルの浮遊ゲート間の結合容量を示す図である。 本実施形態に係る不揮発性半導体記憶装置におけるセル間干渉効果によるメモリセルの閾値電圧分布の変動を示す図である。 本実施形態に係る不揮発性半導体記憶装置における下位ページプログラムによるメモリセルの閾値電圧分布の変動を示す図である。 本実施形態に係る不揮発性半導体記憶装置における上位ページプログラムによるメモリセルの閾値電圧分布の変動を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの閾値電圧分布並びにゲート電圧及びセル電流の特性を示す図である。 本実施形態に係る不揮発性半導体記憶装置のセンスアンプの概念図である。 本実施形態に係る不揮発性半導体記憶装置における読み出しシーケンス時の動作波形図である。 第２の実施形態に係る不揮発性半導体記憶装置のワード線方向に隣接するメモリセルによって生じるセル間干渉効果を説明する図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの閾値電圧分布並びにゲート電圧及びセル電流の特性を示す図である。 本実施形態に係る不揮発性半導体記憶装置における読み出しシーケンス時の動作波形図である。 本実施形態に係る不揮発性半導体記憶装置におけるデータラッチ間のデータ転送を説明する図である。 第３の実施形態に係る不揮発性半導体記憶装置における読み出しシーケンス時の動作波形図である。 第４の実施形態に係る不揮発性半導体記憶装置における読み出しシーケンス時の動作波形図である。 第１の実施形態に対する比較例に係る不揮発性半導体記憶装置における読み出しシーケンス時の動作波形図である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施形態］
先ず、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）の構成について説明する。

図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ及び読み出し回路を示す図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリング１は、ソース側選択ゲートトランジスタＳＴ０、及びドレイン側選択ゲートトランジスタＳＴ１と、選択ゲートトランジスタＳＴ０、ＳＴ１の間に直列接続された複数個のメモリセルＭＣ０〜ＭＣ３１とを有する。ＮＡＮＤストリング１内において、複数個のメモリセルＭＣは隣接するもの同士でソース／ドレイン領域を共有している。

メモリセルＭＣは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、制御ゲートと電荷蓄積層としての浮遊ゲートとを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させる。これにより、メモリセルＭＣの閾値電圧を変化させて、１ビット或いは多ビットのデータを１つのメモリセルＭＣに記憶する。

図１中Ｘ方向に配列された複数のメモリセルＭＣの制御ゲートは、ワード線ＷＬ０〜ＷＬ３１により共通接続されている。また、複数のソース側選択ゲートトランジスタＳＴ１のゲートは、ソース側選択ゲート線ＳＧＳにより共通接続されている。そして、複数のドレイン側選択ゲートトランジスタＳＴ０のゲート電極は、ドレイン側選択ゲート線ＳＧＤにより共通接続されている。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬを共有する複数のＮＡＮＤストリング１の集合がブロックＢＬＫを構成する。メモリセルアレイＭＡは、複数（例えばｌ個）のブロックＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｌ−１により構成されている。

ドレイン側選択ゲートトランジスタＳＴ０はビット線ＢＬに接続されている。また、ソース側選択ゲートトランジスタＳＴ１は、ソース線ＳＬに接続されている。ビット線ＢＬの一端側に、メモリセルＭＣのデータの読み出し動作に供されるセンスアンプＳ／Ａ及びデータラッチＤＬを有するセンサアンプ兼データラッチ３が配置される。そして、ワード線ＷＬの一端側に、ワード線ＷＬ、及び選択ゲート線ＳＧＳ、ＳＧＤの選択駆動を行うロウデコーダ２が配置される。

これらロウデコーダ２と、センスアンプ兼データラッチ３とは、読み出し回路の一部を構成するものである。

ここで、ビット線ＢＬは１つのブロックＢＬＫ内にｍ本配置されている。ビット線ＢＬとセンスアンプ兼データラッチ３とはビット線選択トランジスタＢＬＴを介して接続される。ビット線選択トランジスタＢＬＴは、ビット線選択線ＢＬＳによりオン／オフ制御される。ビット線選択線ＢＬＳによりビット線選択トランジスタＢＬＴが導通した場合、ビット線ＢＬ０〜ＢＬｎ−１がセンサアンプ兼データラッチ３により選択駆動される。

図２は、読み出し回路の一部であるセンスアンプ兼データラッチ３の回路構成の一例を示す図である。

センスアンプ兼データラッチ３は、ビット線ＢＬに接続されたセンスアンプＳ／Ａと、このセンスアンプＳ／Ａのセンス結果を保持するデータラッチＤＬからなる。

センスアンプＳ／Ａは、ノードＣＯＭ及びビット線ＢＬ間に接続されておりゲートに制御電圧ＢＬＣが供給されるクランプ用のＮＭＯＳトランジスタＴ１、電源端ＶＤＤ及びノードＣＯＭ間に接続されておりゲートに制御電圧ＢＬＸが供給される電流継続供給用のＮＭＯＳトランジスタＴ２、電源端ＶＤＤ及び検知ノードＳＥＮ間に接続されておりゲートに制御電圧ＨＬＬが供給されるプリチャージ用のＮＭＯＳトランジスタＴ３、検知ノードＳＥＮ及びノードＣＯＭ間に接続されておりゲートに制御電圧ＸＸＬが供給される電荷転送用のＮＭＯＳトランジスタＴ４、検知ノードＳＥＮ及び接地端ＶＳＳ間に接続されたキャパシタＣ１、ゲートに検知ノードＳＥＮが接続されたＰＭＯＳトランジスタＴ５、電源端ＶＤＤ及びトランジスタＴ５のドレイン間に接続されておりゲートに制御電圧ＳＴＢｎが供給されるＰＭＯＳトランジスタＴ６、トランジスタＴ５のソース及び接地端ＶＳＳ間に接続されておりゲートに制御電圧ＲＳＴが供給されるＮＭＯＳトランジスタＴ７、２つのインバータからなり一方の入力がトランジスタＴ５及びトランジスタＴ７間のノードに接続されているセンスアンプラッチ、及びセンスアンプラッチの他方の入力及びデータラッチＤＬ間に接続されており信号ＳＷ及びＳＷｎで制御されるトランスファゲートＴＧ１を有する。このセンスアンプＳ／Ａは、ＡＢＬ（Ａｌｌ Ｂｉｔ Ｌｉｎｅ）方式のセンスアンプである。

次に、センスアンプ兼データラッチ３の動作を説明する。なお、以下の数値は、理解を容易にするための一例に過ぎないことを留意されたい。

始めに、ＮＭＯＳトランジスタの閾値をＶｔｈＮとすると、プリチャージ用のＮＭＯＳトランジスタＴ３の制御電圧はＨＬＬ＝ＶＤＤ＋ＶｔｈＮ、電流継続供給用のＮＭＯＳトランジスタＴ２の制御電圧はＢＬＸ＝０．７Ｖ＋ＶｔｈＮ、電荷転送用のＮＭＯＳトランジスタＴ３の制御電圧はＸＸＬ＝０．９Ｖ＋ＶｔｈＮ、クランプ用のＮＭＯＳトランジスタＴ１の制御電圧はＢＬＣ＝０．５Ｖ＋ＶｔｈＮに設定する。これによって、検知ノードＳＥＮは、電源電圧ＶＤＤまでプリチャージされる。

また、制御電圧ＢＬＸ＝０．７Ｖ＋ＶｔｈＮ、制御電圧ＸＸＬ＝０．９Ｖ＋ＶｔｈＮ、制御電圧ＢＬＣ＝０．５Ｖ＋ＶｔｈＮであるため、ビット線ＢＬは最大で０．５Ｖ程度まで充電され、定常状態となる。

プリチャージ中のビット線ＢＬのレベルは、データ読み出し対象となるメモリセルＭＣ（以下、「選択メモリセル」と呼ぶ）がオフセルの場合には、基本的にはビット線ＢＬに電流が流れないため、最大の０．５Ｖまで充電されるが、選択メモリセルＭＣがオンセルの場合には、ビット線ＢＬにはセル電流（電気的物理量）が流れるため、選択メモリセルＭＣの流す電流とセンスアンプＳ／Ａから供給する電流がつり合う状態で定常状態となり、０．５Ｖと０Ｖの間の中間レベルになる。この状態でのビット線ＢＬへ流れる電流の電流経路は図２中Ｉである。ビット線ＢＬのレベルが定常状態となった時点で、制御電圧ＨＬＬ＝０Ｖにして検知ノードＳＥＮに接続されたキャパシタＣ１への充電を停止させる。

これにより、ビット線ＢＬへ流れる電流の電流経路は図２中ＩＩとなる。ＸＸＬ＞ＢＬＸの関係より、優先的に検知ノードＳＥＮのキャパシタＣ１からビット線ＢＬに電荷が転送される。セル電流に従い、検知ノードＳＥＮの電圧は変化する。そして、検知ノードＳＥＮのレベルが低下し０．７Ｖに達した時点で、制御電圧ＢＬＸ＝０．７Ｖ＋ＶｔｈＮであるため、それ以後は、トランジスタＴ２を介してビット線ＢＬへ電流が供給されることになる。このときのビット線ＢＬへ流れる電流の電流経路は図２中ＩＩＩである。これにより、ビット線ＢＬのレベルは保持される。

一定時間経過後、検知ノードＳＥＮのレベルは、セル電流によって決まるレベルになっているので、これをトランジスタＴ５〜Ｔ７からなる弁別回路で弁別し、センスアンプラッチ（Ｓ／Ａ Ｌａｔｃｈ）に保持する。そして、このセンスアンプラッチの結果が有効である場合、信号ＳＷ及びＳＷｎによってトランスファゲートＴＧ１をオンし、データラッチＤＬに取り込む。

次に、本実施形態のＮＡＮＤ型フラッシュメモリのデータ記憶状態について説明する。

本実施形態において、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣは多値データ、例えば４値データ（２ビット／セル）を記憶するものとする。この場合、データに対応する閾値電圧分布は図３に示すようになる。メモリセルＭＣは低電圧側から順にＥＲレベル、Ａレベル、Ｂレベル及びＣレベルの４種類の閾値電圧分布が設定されている。そして、これらの閾値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、データは、上位ページデータと下位ページデータとにより表現される。なお、ＥＲレベルは、一括ブロック消去により得られる負の閾値電圧分布である。

ＮＡＮＤ型フラッシュメモリの読み出し動作では、メモリセルアレイＭＡ内の非選択ワード線ＷＬには、データによらず非選択メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄが供給される。

また、４値データの読み出し動作時には、選択ワード線ＷＬに印加される電圧は、選択メモリセルＭＣの４通りの閾値電圧分布に対応して、各閾値電圧分布の間の電圧である読み出し電圧ＲＡ、ＲＢ又はＲＣに設定される。読み出し電圧ＲＡは最も低い電圧で、ＲＢ、ＲＣの順に電圧が大きくなる。４値データの読み出し動作時では、読み出し電圧ＲＡ、ＲＢ、ＲＣのいずれの時にＮＡＮＤストリング１に電流が流れるか否かを検出することによってデータの読み出しを実現する。

次に、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるセル間干渉効果について説明する。

図４は、ビット線方向に隣接するメモリセルの浮遊ゲート間の容量結合の様子を示す図であり、図５は、ワード線方向に隣接するメモリセルの浮遊ゲート間の容量結合の様子を示す図である。ここでは、例えば、注目メモリセルＭＣｔに対して書き込み動作を実行した後、隣接メモリセルＭＣａに対して書き込み動作を実行する場合を考える。

この場合、隣接メモリセルＭＣａに対する書き込み動作の実行によって、隣接メモリセルＭＣａの閾値電圧は上昇し、隣接メモリセルＭＣａの浮遊ゲートＦＧのポテンシャルは低くなる。その結果、隣接メモリセルＭＣａに対する書き込み動作実行前の注目メモリセルＭＣｔの閾値電圧Ｖｔｈは、高電圧側に遷移してしまう。これがセル間干渉効果である。

以下において、ビット線方向に隣接するメモリセルから受けるセル間干渉効果を単に「ビット線方向のセル間干渉効果」と呼ぶ事もある。同様に、図５に示すように、ワード線方向に隣接するメモリセルから受けるセル間干渉効果を単に「ワード線方向のセル間干渉効果」と呼ぶ事もある。

このセル間干渉効果による閾値電圧Ｖｔｈの変動量は、注目メモリセルＭＣｔの周辺に配置されたメモリセルＭＣのデータパターン、隣接メモリセルＭＣａの閾値電圧Ｖｔｈの変動量、注目メモリセルＭＣｔ及び隣接メモリセルＭＣａ間の結合比などによって決まるため、全てのメモリセルＭＣに一様に生じるものではない。そのため、図６中点線で示すセル間干渉効果が生じる前のメモリセルＭＣの閾値電圧分布は、図６中実線で示すように、広がってしまう。その結果、各閾値電圧分布間のマージンが小さくなり、データの信頼性低下へと繋がる。

次に、ワード線方向の隣接メモリセルに対する書き込み動作によって生じる注目メモリセルの閾値電圧の変動量について説明する。

図７及び図８は、ＮＡＮＤ型フラッシュメモリの書き込みシーケンスの一例を示す図である。この例は、１つのメモリセルに４値データを書き込む場合である。４値データの書き込みシーケンスは、下位ページデータに基づいて閾値電圧Ｖｔｈを遷移させる下位ページプログラムと、上位ページデータに基づいて閾値電圧Ｖｔｈを遷移させる上位ページブログラムの２段階の書き込み動作によって実現される。

始めに、選択ブロックＢＬＫの全メモリセルＭＣを一括して消去する。これによって、選択ブロックＢＬＫの全メモリセルＭＣの閾値電圧Ｖｔｈは、負の電圧であるＥＲレベルに設定される。

続いて、下位ページプログラムを実行する。下位ページプログラムでは、図７に示すように、閾値電圧ＶｔｈがＥＲレベルのメモリセルＭＣの一部の閾値電圧ＶｔｈをＡレベル及びＢレベル間にあるＬＭレベルまで上昇させる。下位ページプログラムの対象となるメモリセルＭＣは、下位ページデータが“０”のメモリセルＭＣである。

最後に、上位ページプログラムを実行する。上位ページプログラムでは、図８に示すように、“０１”を書き込むべきメモリセルＭＣの閾値電圧Ｖｔｈを、ＥＲレベルからＡレベルに上昇させる。また、“００”、“１０”を書き込むべきメモリセルＭＣの閾値電圧Ｖｔｈを、ＬＭレベルからそれぞれＢレベル、Ｃレベルに上昇させる。
以上によって、一連の書き込みシーケンスは完了する。

ここで、書き込みシーケンスは、ソース側選択ゲート線ＳＧＳに近いメモリセルＭＣから順に実行される。具体的には、所定のメモリセルＭＣｎを注目メモリセルとした場合、全メモリセルに対する消去動作、・・・、注目メモリセルＭＣｎに対する下位ページプログラム、隣接メモリセルＭＣｎ＋１に対する下位ページプログラム、・・・、注目メモリセルＭＣｎに対する上位ページプログラム、第２隣接メモリセルＭＣｎ＋２に対する下位ページプログラム、隣接メモリセルＭＣｎ＋１に対する上位ページプログラム、・・・の順に実行される。

また、下位ページプログラムによって生じるセル間干渉効果は、その後に行われる上位ページプログラムで解消されるため、注目メモリセルＭＣｎの閾値電圧Ｖｔｈの変動量は、ドレイン側選択ゲート線ＳＧＤ側の隣接メモリセルＭＣｎ＋１に対する上位ページプログラムで生じるセル間干渉効果によるところが大きい。

更に、同じ上位ページプログラムでも、図８中白抜き矢印で示すように、閾値電圧ＶｔｈをＬＭレベルからＢレベルに上昇させる場合よりも、ＥＲレベルからＡレベル、或いはＬＭレベルからＣレベルに上昇させる場合の方が、隣接メモリセルＭＣｎ＋１の閾値電圧Ｖｔｈの変動量が大きいため、選択メモリセルＭＣｎに与える影響は大きくなる。

以上をまとめると、隣接メモリセルＭＣｎ＋１についての以下に示す状況によって、注目メモリセルＭＣｎの閾値電圧の変動量の大きさが変わってくる。

＜状況１１＞ 隣接メモリセルＭＣｎ＋１の閾値電圧ＶｔｈがＥＲレベル又はＢレベルである場合

＜状況１２＞ 隣接メモリセルＭＣｎ＋１の閾値電圧ＶｔｈがＡレベル又はＣレベルである場合

したがって、これら状況に応じて条件によって注目メモリセルＭＣｎに対する読み出し動作を実行することで、注目メモリセルＭＣｎの閾値電圧Ｖｔｈを適切に補正することが可能となる。

次に、注目メモリセルの閾値電圧を補正するための本実施形態に係る読み出しシーケンスについて説明するが、その前に、比較例に係る読み出しシーケンスについて説明しておく。

図１８は、比較例に係る読み出しシーケンス時のワード線ＷＬｎ＋１及びＷＬｎ及びビット線ＢＬの動作波形図である。ワード線ＷＬｎ＋１は、選択メモリセルＭＣｎに接続されたワード線ＷＬｎのドレイン側選択ゲート線ＳＧＤ側に隣接するワード線である。以下において、選択ワード線に隣接するワード線を「隣接ワード線」と呼ぶこともある。また、図１８中に示す隣接メモリセルＭＣａは、隣接ワード線ＷＬｎ＋１に接続されたメモリセルＭＣｎ＋１であり、注目メモリセルＭＣｔは、選択ワード線ＷＬｎに接続されたメモリセルＭＣｎである。

始めに、期間Ｔ００〜Ｔ０４において、隣接メモリセルＭＣａの閾値電圧ＶｔｈがＥＲレベル、Ａレベル、Ｂレベル、Ｃレベルのいずれであるかを判定するための読み出し動作を実行する。以下において、隣接メモリセルＭＣａに対する読み出し動作を「先読み出し動作」と呼ぶ事もある。

期間Ｔ００〜Ｔ０１では、隣接メモリセルＭＣａの閾値電圧がＡレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１には読み出し電圧ＲＡ、選択ワード線ＷＬｎには読み出しパス電圧Ｖｒｅａｄをそれぞれ供給する。

期間Ｔ０１〜Ｔ０２では、隣接メモリセルＭＣａの閾値電圧がＢレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１に読み出し電圧ＲＢ、選択ワード線ＷＬｎには期間Ｔ００〜Ｔ１０に引き続き読み出しパス電圧Ｖｒｅａｄをそれぞれ供給する。

期間Ｔ０２〜Ｔ０３では、隣接メモリセルＭＣａの閾値電圧がＣレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１には読み出し電圧ＲＣ、選択ワード線ＷＬｎには期間Ｔ１０〜Ｔ１１に引き続き読み出しパス電圧Ｖｒｅａｄを供給する。

なお、比較例に係る先読み出し動作では、Ｔ００〜Ｔ０１、Ｔ０１〜Ｔ０２及びＴ０２〜Ｔ０３の各期間において、それぞれセンスアンプＳ／Ａによる検知動作Ｓ０１〜Ｓ０３が１回ずつ実行されるため、ビット線ＢＬには検知動作による１回ずつピーク電流が現れる。

続いて、期間Ｔ０５〜Ｔ０８において、注目メモリセルＭＣｔの閾値電圧に対する読み出し動作を実行する。以下において、注目メモリセルＭＣｔに対する読み出し動作を「主読み出し動作」と呼ぶ事もある。

期間Ｔ０５〜Ｔ０６は、先読み出し動作の結果＜状況１１＞であった場合に対応した注目メモリセルＭＣａの閾値電圧の検知期間である。ここでは、隣接ワード線ＷＬｎ＋１にはＣレベルの閾値電圧分布の上限以上の読み出しパス電圧Ｖｒｅａｄｌ（以下、「低読み出しパス電圧」と呼ぶ）を供給する。また、選択ワード線ＷＬｎには注目メモリセルＭＣｔの下位ページデータを判定するために、読み出し電圧ＲＢを供給する。

期間Ｔ０６〜Ｔ０７は、先読み出し動作の結果＜状況２１＞であった場合に対応した注目メモリセルＭＣａの閾値電圧の検知期間である。ここでは、隣接ワード線ＷＬｎ＋１には低読み出しパス電圧Ｖｒｅａｄｌよりも高い読み出しパス電圧Ｖｒｅａｄｈ（以下、「高読み出しパス電圧」と呼ぶ）、選択ワード線ＷＬｎには期間Ｔ０５〜Ｔ０６に引き続き読み出し電圧ＲＢを供給する。

その上で、Ｔ０５〜Ｔ０６、Ｔ０６〜Ｔ０７の各期間において、それぞれセンスアンプＳ／Ａによる検知動作Ｓ０４、Ｓ０５を１回ずつ実行する。そして、＜状況１１＞の場合、検知動作Ｓ０４の結果に基づいて着目メモリセルＭＣｔのデータを判定し、＜状況１２＞の場合、検知動作Ｓ０５の結果に基づいて着目メモリセルＭＣｔデータを判定する。

このように、＜状況１２＞の場合、つまり、ワード線ＷＬ間のセル間干渉効果が大きい場合、隣接ワード線ＷＬｎ＋１により高い読み出しパス電圧Ｖｒｅａｄｈを供給することで、着目メモリセルＭＣｔ（ＭＣｎ）及び隣接メモリセルＭＣａ（ＭＣｎ＋１）間の容量結合によって、着目メモリセルＭＣｔの閾値電圧を実質的に下げることができる。その結果、ワード線ＷＬ間セル間干渉効果によって広がった各閾値電圧分布を実質的に狭めることができるため、データの信頼性を向上させることができる。

なお、比較例に係る主読み出し動作では、Ｔ０５〜Ｔ０６、Ｔ０６〜Ｔ０７の各期間において、それぞれセンスアンプＳ／Ａによる検知動作が１回ずつ実行されるため、ビット線ＢＬには検知動作による１回ずつのピーク電流が現れる。また、Ｔ０５〜Ｔ０６、Ｔ０６〜Ｔ０７の各期間では、それぞれ隣接ワード線ＷＬに供給される電圧が異なり、更に、“１”を検知したセンスアンプＳ／Ａに接続されているビット線ＢＬには読み出し電圧が供給されないため、ビット線ＢＬの安定期間における電流値もそれぞれの期間で異なる。

図９は、メモリセルの閾値電圧分布と、メモリセルのゲート電圧Ｖｇとセル電流Ｉｄ（電気的物理量）との関係を示すＩ−Ｖ曲線を示す図である。図９中点線は、セル間干渉効果がない場合の状態を示し、図９中実線は、セル間干渉効果がある場合の状態を示している。図９から分かるように、セル間干渉効果があると、メモリセルの閾値電圧分布は上昇する。

今、センスアンプＳ／Ａによってセル電流Ｉｄ１を検知する場合、セル間干渉効果がない場合にはメモリセルＭＣのゲート電圧Ｖｇを電圧Ｖ１にすれば良い。しかし、セル間干渉効果がある場合には図９中実線で示すように閾値電圧分布が上昇してしまうため、電圧Ｖ１よりもΔＶｇだけ高い電圧Ｖ２をゲート電圧Ｖｇとして印加する必要がある。この点から、比較例に係る主読み出し動作の場合、高読み出しパス電圧Ｖｒｅａｄｈは、低読み出しパス電圧ＶｒｅａｄｌよりもΔＶｇ／α（αは、隣接ワード線ＷＬｎ＋１と選択ワード線ＷＬｎとの結合比）だけ高い値となる。これによって、比較例に係る主読み出し動作では、セル間干渉効果の有無によらず、セル電流Ｉｄ１の検知が可能になる。

しかし、この比較例に係る主読み出し動作は、隣接ワード線ＷＬｎ＋１のレベルを変化させる必要があるため、隣接ワード線ＷＬｎ＋１、選択ワード線ＷＬｎ、ビット線ＢＬが安定化されるまでの待ち時間が必要となる。その分、比較例に係る読み出しシーケンスは、処理時間が長くなってしまう点が問題となる。

一方、図９に示すＩ−Ｖ曲線から、メモリセルＭＣのゲート電圧Ｖｇを電圧Ｖ１で固定して考えると、セル間干渉効果がない場合にはセル電流Ｉｄ１が流れ、セル間干渉効果がある場合にはセル電流Ｉｄ１よりも小さいセル電流Ｉｄ２が流れることが分かる。

そこで、本実施形態では、セル間干渉効果がない場合にはセル電流Ｉｄ１の検知結果に基づいて着目メモリセルのデータを判定し、セル間干渉効果がある場合にはセル電流Ｉｄ２の検知結果に基づいて着目メモリセルのデータを判定する。この場合、主読み出し動作時における隣接ワード線ＷＬｎ＋１のレベルを電圧Ｖ１で固定できるため、比較例のように、隣接ワード線ＷＬｎ＋１、選択ワード線ＷＬｎ及びビット線ＢＬの安定化までの待ち時間を省くことができる。

次に、本実施形態に係る読み出しシーケンスについて更に詳しく説明する。なお、ここで説明する読み出しシーケンスは、図１０に示すように、センスアンプＳ／Ａがビット線ＢＬ毎に備わっているＮＡＮＤ型フラッシュメモリであって、ＡＢＬ方式の読み出し動作を前提とするものである。

前述の通り、＜状況１１＞であった場合、着目メモリセルＭＣｔが隣接メモリセルＭＣａから受けるセル間干渉効果は小さいため、着目メモリセルＭＣｔの閾値電圧分布及びＩ−Ｖ曲線は、図９中点線に示す状態と考えられる。一方、＜状況１２＞であった場合、隣接メモリセルＭＣｎ＋１から受けるセル間干渉効果は大きいため、着目メモリセルＭＣの閾値電圧分布及びＩ−Ｖ曲線は、図９中実線に示す状態と考えられる。

図１１は、本実施形態に係る読み出しシーケンス時の隣接ワード線ＷＬｎ＋１、選択ワード線ＷＬｎ及びビット線ＢＬの動作波形図である。

始めに、期間Ｔ１０〜Ｔ１４において、隣接メモリセルＭＣａに対する先読み出し動作を実行する。

期間Ｔ１０〜Ｔ１１では、隣接メモリセルＭＣａの閾値電圧がＡレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１には読み出し電圧ＲＡ、選択ワード線ＷＬｎには読み出しパス電圧Ｖｒｅａｄをそれぞれ供給する。

期間Ｔ１１〜Ｔ１２では、隣接メモリセルＭＣａの閾値電圧がＢレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１に読み出し電圧ＲＢ、選択ワード線ＷＬｎには期間Ｔ１０〜Ｔ１１に引き続き読み出しパス電圧Ｖｒｅａｄをそれぞれ供給する。

期間Ｔ１２〜Ｔ１３では、隣接メモリセルＭＣａの閾値電圧がＣレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１には読み出し電圧ＲＣ、選択ワード線ＷＬｎには期間Ｔ１１〜Ｔ１２に引き続き読み出しパス電圧Ｖｒｅａｄを供給する。

先読み出し動作の結果、隣接メモリセルＭＣａの閾値電圧がＥＲレベル又はＢレベルであった場合、つまり＜状況１１＞の場合、データラッチＤＬに“０”を保持しておく。一方、隣接メモリセルＭＣｎ＋１の閾値電圧がＡレベル又はＣレベルであった場合、つめり＜状況１２＞の場合、データラッチＤＬに“１”を保持しておく。

続いて、期間Ｔ１５〜Ｔ１６において、着目メモリセルＭＣｔに対する主読み出し動作を実行する。

ここでは、隣接ワード線ＷＬｎ＋１に一定の電圧として例えば高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＢをそれぞれ供給すると共に、ワード線ＷＬｎ＋１及びＷＬｎのレベル安定期間においてセル電流Ｉｄ１の検知動作Ｓ１４、セル電流Ｉｄ２の検知動作Ｓ１５の検知動作Ｓ１５の合計２回の検知動作を実行する。

なお、検知動作Ｓ１４は、セル電流Ｉｄ１によって、検知ノードＳＥＮのレベルがセンスアンプＳ／Ａの弁別回路の閾値以下まで低下するタイミングで実行する。同様に、検知動作Ｓ１５は、セル電流Ｉｄ２によって、検知ノードＳＥＮのレベルがセンスアンプＳ／Ａの弁別回路の閾値以下まで低下するタイミングで実行する。

そして、先読み出し動作によって得られたデータラッチＤＬの値に基づいて、“０”の場合、つまり＜状況１１＞の場合、検知動作Ｓ１４の結果に基づいて注目メモリセルＭＣｔのデータを判定し、“１”の場合、つまり＜状況１２＞の場合、検知動作Ｓ１５の結果に基づいて注目メモリセルＭＣｔのデータを判定する。そしてその判定したデータをデータラッチＤＬに保持する。

なお、本実施形態に係る主読み出し動作では、期間Ｔ１５〜Ｔ１６において、センスアンプＳ／Ａによる検知動作Ｓ１４及びＳ１５の２回の検知動作が実行されるため、ワード線ＷＬｎ＋１及びＷＬｎのレベル安定期間において、ビット線ＢＬに２回のピーク電流が現れる。また、期間Ｔ１５〜Ｔ１６において、隣接ワード線ＷＬに供給される電圧が一定（例えば、高読み出しパス電圧Ｖｒｅａｄｈ）であるため、ビット線ＢＬの電流安定期間における電流値は固定的である。

以上のように、本実施形態に係る読み出しシーケンスでは、２つの異なるセル電流Ｉｄ１及びＩｄ２の検知結果に基づいて着目メモリセルＭＣｔのデータを判定するため、隣接ワード線ＷＬｎ＋１のレベルを切り替えることなく、セル間干渉効果による着目メモリセルＭＣｔの閾値電圧Ｖｔｈの変動量ΔＶｔｈ（＝ΔＶｇ）を補正することができる。

また、本実施形態の場合、主読み出し動作時に隣接ワード線ＷＬｎ＋１のレベルの切り換えがないため、これに伴うワード線ＷＬｎ＋１、ＷＬｎ及びビット線ＢＬのレベルの安定化までの待ち時間を要しない。図１１中点線は、図１８でも示した比較例の場合の動作波形であるが、これを見ても分かるように、本実施形態に係る主読み出し動作は、比較例の場合に比べて処理時間を短縮することができる。具体的には、図８の場合ΔＴ（＝Ｔ０８−Ｔ１６）だけ短くすることができる。

以上、本実施形態によれば、比較例の場合と同様、ビット線方向のセル間干渉効果によるメモリセルの閾値電圧の変動を補正することができるばかりでなく、比較例の場合と比べて、読み出しシーケンスの処理時間を短縮することができる。

なお、本実施形態は、後述の第２の実施形態と組合せて実施することも可能である。この場合、セル間干渉効果の大きさを更に細分化できるため、注目メモリセルの閾値電圧をより適切に補正することができる。

［第２の実施形態］
第１の実施形態に係る読み出しシーケンスは、ビット線方向のセル間干渉効果による注目メモリセルの閾値電圧の変動を補正するものであった。しかし、図５にも示したように、注目メモリセルには、ワード線方向の隣接メモリセルの浮遊ゲート間でも容量結合しているため、ワード線方向のセル間干渉効果も生じる。

そこで第２の実施形態は、ワード線方向のセル間干渉効果を補償する読み出しシーケンスを用いたＮＡＮＤ型フラッシュメモリについて説明する。

第１の実施形態では、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１のうち、選択メモリセルＭＣｎ（ＭＣｔ）よりも後に書き込み動作が実行される隣接メモリセルＭＣｎ＋１（ＭＣａ）から及ぶセル間干渉効果しか考慮する必要がなかった。しかし、ＮＡＮＤ型フラッシュメモリは、所定のワード線ＷＬに共通に接続されたメモリセルＭＣからなるページ単位で書き込みを行うことから、図１２に示すように着目メモリセルＭＣｔは、ワード線方向に隣接する両方のメモリセルＭＣａからのセル間干渉効果を受けることになる。

また、ワード線方向のセル間干渉効果についても、ビット線方向のセル間干渉効果と同様、図８に示すように、隣接メモリセルＭＣａに対する上位ページプログラムのうち、閾値電圧ＶｔｈをＥＲレベルからＡレベル又はＬＭレベルからＣレベルへ遷移させる場合に大きなセル間干渉効果が生じる。

つまり、ワード線方向のセル間干渉効果は、両側の隣接メモリセルＭＣａから及ぶため、着目メモリセルＭＣｔの閾値電圧の変動量は、小さいものから順に以下の状況に分類することができる。

＜状況２１＞ 両方の隣接メモリセルＭＣａの閾値電圧がそれぞれＥＲレベル又はＢレベルであった場合、つまり、両方の隣接メモリセルＭＣａから受けるセル間干渉効果が共に小さい場合

＜状況２２＞ 一方の隣接メモリセルＭＣａの閾値電圧がＥＲレベル又はＢレベルであり、他方の隣接メモリセルＭＣａの閾値電圧がＡレベル又はＣレベルである場合、つまり、一方の隣接メモリセルＭＣａから受けるセル間干渉効果のみ大きい場合

＜状況２３＞ 両方の隣接メモリセルＭＣａの閾値電圧がそれぞれＡレベル又はＣレベルである場合、つまり、両方の隣接メモリセルＭＣａから受けるセル間干渉効果が共に大きい場合

上記＜状況２１＞〜＜状況２３＞の場合における注目メモリセルＭＣｔの閾値電圧分布及びＩ−Ｖ曲線は、図１３のようになる。図１３では、＜状況２１＞の場合を一点鎖線、＜状況２２＞の場合を点線、＜状況２３＞の場合を実線で示している。図１３から分かるように、セル間干渉効果が最も小さい＜状況２１＞からセル間干渉効果が最も大きい＜状況２３＞にかけて、着目メモリセルＭＣｔの閾値電圧分布及びＩ−Ｖ曲線は共に上昇することが分かる。

そこで、本実施形態に係る読み出しシーケンスでは、図１３に示すセル電流Ｉｄ１〜Ｉｄ３のそれぞれについてセンスアンプＳ／Ａで検知動作を実行することで、＜状況２１＞〜＜状況２３＞に応じたワード線方向のセル間干渉効果を補償する。

図１４は、本実施形態に係る読み出しシーケンス時の隣接ワード線ＷＬｎ＋１及び選択ワード線ＷＬｎの動作波形図である。

始めに、期間Ｔ２０〜Ｔ２４において、注目メモリセルＭＣｔと共に選択ワード線ＷＬｎに共通に接続された２つの隣接メモリセルＭＣａに対する先読み出し動作を実行する。

期間Ｔ２０〜Ｔ２１では、隣接メモリセルＭＣａの閾値電圧がＡレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＡをそれぞれ供給する。

期間Ｔ２１〜Ｔ２２では、隣接メモリセルＭＣａの閾値電圧がＢレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１に期間Ｔ２０〜Ｔ２１に引き続き高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＢをそれぞれ供給する。

期間Ｔ２２〜Ｔ２３では、隣接メモリセルＭＣａの閾値電圧がＣレベルかを確認する。ここでは、隣接ワード線ＷＬｎ＋１に期間Ｔ２１〜Ｔ２２に引き続き高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＣをそれぞれ供給する。

ワード線方向のセル間干渉効果は、上記＜状況２１＞〜＜状況２３＞に分類されるため、後に実行する主読み出し動作において、いずれの状況かを判別できるようにするため、着目メモリセルＭＣｔのデータを保持するデータラッチＤＬの他、隣接メモリセルＭＣａのデータを保持するデータラッチＤＬを２つ用意する。着目メモリセルＭＣｔのデータを保持するデータラッチをＤＬ３、隣接メモリセルＭＣａのデータを保持するデータラッチをＤＬ１、ＤＬ２とする。

ここで、先読み出し動作におけるデータラッチＤＬ１〜ＤＬ３への読み出しデータの格納方法について図１５を用いて説明しておく。図１５では、注目メモリセルＭＣｔに接続されるビット線をＢＬｍとし、このビット線ＢＬｍに接続されるセンスアンプをＳ／Ａｍ、３つのデータラッチをそれぞれＤＬ１ｍ、ＤＬ２ｍ、ＤＬ３ｍとする。また、一方の隣接メモリセルＭＣａに接続されるビット線をＢＬｍ−１とし、このビット線ＢＬｍ−１に接続されるセンスアンプをＳ／Ａｍ−１、３つのデータラッチをそれぞれＤＬ１ｍ−１、ＤＬ２ｍ−１、ＤＬ３ｍ−１とする。同様に、他方の隣接メモリセルＭＣａに接続されるビット線をＢＬｍ＋１とし、このビット線ＢＬｍ＋１に接続されるセンスアンプをＳ／Ａｍ＋１、３つのデータラッチをそれぞれＤＬ１ｍ＋１、ＤＬ２ｍ＋１、ＤＬ３ｍ＋１とする。

始めに、メモリセルＭＣｔ、ＭＣａの閾値電圧を判定し、メモリセルＭＣｔ、ＭＣａの閾値電圧がＥＲレベル又はＢレベルの場合は“０”、Ａレベル又はＣレベルの場合は“１”を、それぞれのメモリセルＭＣｔ、ＭＣａに対応するデータラッチＤＬ３ｍ−１、ＤＬ３ｍ及びＤＬ３ｍ＋１に保持しておく。

続いて、ステップＳ１において、データラッチＤＬ３ｍからデータラッチＤＬ１ｍ−１に対して着目メモリセルＭＣｔのデータを転送する。

続いて、ステップＳ２において、データラッチＤＬ３ｍ＋１からデータラッチＤＬ１ｍに対して一方の隣接メモリセルＭＣａのデータを転送する。

続いて、ステップＳ３において、データラッチＤＬ３ｍ−１からデータラッチＤＬ２ｍに対して他方の隣接メモリセルＭＣａのデータを転送する

最後に、ステップＳ４において、データラッチＤＬ３ｍからデータラッチＤＬ１ｍ＋１に着目メモリセルＭＣｔのデータを転送する

これら一連の動作により各ビット線に対応するデータラッチＤＬ１、ＤＬ２には、それぞれ隣接メモリセルのデータが保持された状態となる。したがって、ビット線ＢＬｍに対応するデータラッチＤＬ１ｍ、ＤＬ２ｍ及びＤＬ３ｍが保持する値は、次のようになる。つまり、＜状況２１＞の場合、（ＤＬ１，ＤＬ２）＝（“０”，“０”）、＜状況２２＞の場合、（ＤＬ１，ＤＬ２）＝（“０”，“１”）又は（“１”，“０”）、＜状況２３＞の場合、（ＤＬ１，ＤＬ２）＝（“１”，“１”）となる。

続いて、期間Ｔ３２からＴ３３において、着目メモリセルＭＣｔに対する主読み出し動作を実行する。

ここでは、隣接ワード線ＷＬｎ＋１に一定の電圧として例えば高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＢをそれぞれ供給すると共に、ワード線ＷＬｎ＋１及びＷＬｎのレベル安定期間においてセル電流Ｉｄ１の検知動作Ｓ３１、セル電流Ｉｄ２の検知動作Ｓ３２、セル電流Ｉｄ３の検知動作Ｓ３３の合計３回の検知動作を実行する。

なお、検知動作Ｓ３１は、セル電流Ｉｄ１によって、検知ノードＳＥＮのレベルがセンスアンプＳ／Ａの弁別回路の閾値以下まで低下するタイミングで実行する。検知動作Ｓ３２は、セル電流Ｉｄ２によって、検知ノードＳＥＮのレベルがセンスアンプＳ／Ａの弁別回路の閾値以下まで低下するタイミングで実行する。同様に、検知動作Ｓ３３は、セル電流Ｉｄ３によって、検知ノードＳＥＮのレベルがセンスアンプＳ／Ａの弁別回路の閾値以下まで低下するタイミングで実行する。

そして、先読み出し動作によって得られたデータラッチＤＬ１ｍ及びＤＬ２ｍの値に基づいて、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“０”，“０”）の場合、つまり＜状況２１＞の場合、検知動作Ｓ３１の結果に基づいて注目メモリセルＭＣｔのデータを判定する。（ＤＬ１ｍ，ＤＬ２ｍ）＝（“０”，“１”）又は（“１”，“０”）の場合、つまり＜状況２２＞の場合、検知動作Ｓ３２の結果を基づいて注目メモリセルＭＣｔのデータを判定する。同様に、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“１”，“１”）の場合、つまり＜状況２３＞の場合、検知動作Ｓ３３の結果に基づいた注目メモリセルＭＣｔのデータを判定する。そしてその判定したデータをデータラッチＤＬ３ｍに保持する。

なお、本実施形態に係る主読み出し動作では、期間Ｔ２５〜Ｔ２６において、センスアンプＳ／Ａによる検知動作Ｓ２１〜Ｓ２３の３回の検知動作が実行されるため、ワード線ＷＬｎ＋１及びＷＬｎのレベル安定期間において、ビット線ＢＬに３回のピーク電流が現れる。また、期間Ｔ２５〜Ｔ２６において、隣接ワード線ＷＬに供給される電圧が一定（例えば、高読み出しパス電圧Ｖｒｅａｄｈ）であるため、ビット線ＢＬの電流安定期間における電流値は固定的である。

以上、本実施形態によれば、ワード線方向のセル間干渉効果によるメモリセルの閾値電圧の変動を補正することができるばかりでなく、第１の実施形態と同様、ワード線及びビット線の安定化するまでの待ち時間が生じないため、読み出しシーケンスの処理時間を短縮することができる。

なお、本実施形態は、第１の実施形態と組合せて実施することも可能である。この場合、セル間干渉効果の大きさを更に細分化できるため、注目メモリセルの閾値電圧をより適切に補正することができる。

［第３の実施形態］
第３の実施形態では、ワード線方向のセル間干渉効果を補償する読み出しシーケンスを用いたＮＡＮＤ型フラッシュメモリについて説明する。本実施形態は第２の実施形態の変形例である。

ＮＡＮＤ型フラッシュメモリでは、一般的に、低い閾値電圧から順番に書き込み動作が実行される。具体的には、４値データの書き込みは、Ａレベル、Ｂレベル、Ｃレベルの順に実行される。

セル間干渉効果による閾値電圧の上昇は、ベリファイ動作をパスして閾値電圧が確定した後で実行される隣接メモリセルに対する書き込み動作によって引き起こされる。つまり、閾値電圧がＡレベルの着目メモリセルは、隣接メモリセルに対するＢレベル又はＣレベルの書き込み動作によってセル間干渉効果を受ける。特に、Ｃレベルの書き込み動作は、図８に示すように、隣接メモリセルの閾値電圧の変動量が大きいため、その分だけ着目メモリセルに対するセル間干渉効果も大きくなる。また、閾値電圧がＢレベルの着目メモリセルは、隣接メモリセルに対するＣレベルの書き込み動作によってセル間干渉効果を受ける。なお、閾値電圧がＣレベルの着目メモリセルは、隣接メモリセルに対するＣレベルの書き込み動作によってもセル間干渉効果を受けるが、着目メモリセルと隣接メモリセルに対するＣレベルの書き込み動作は同時に実行されるため、セル間干渉効果は小さくなる。

そこで、本実施形態では、隣接メモリセルの閾値電圧がレベルＣであるか以下によって条件を変えて着目メモリセルのデータを判定する。
本実施形態における着目メモリセルの状況は以下の３通りとなる。
＜状況３１＞ 両方の隣接メモリセルの閾値電圧が共にＣレベルでない場合
＜状況３２＞ 一方の隣接メモリセルのみ閾値電圧がＣレベルである場合
＜状況３３＞ 両方の隣接メモリセルの閾値電圧が共にＣレベルである場合

図１６は、本実施形態に係る読み出しシーケンス時のワード線ＷＬｎ＋１及びＷＬｎの動作波形図である。

始めに、期間Ｔ３０〜Ｔ３１において、隣接メモリセルＭＣａに対する先読み出し動作を実行する。

ここでは、隣接メモリセルＭＣａの閾値電圧がＣレベルかを確認するため、隣接ワード線ＷＬｎ＋１に高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＣをそれぞれ供給する。その結果、隣接メモリセルＭＣａの閾値電圧がＣレベルであった場合、隣接メモリセルＭＣａに対応するデータラッチＤＬ３ｍ−１、ＤＬ３ｍ＋１にそれぞれ“１”を保持しておく。

その後、図１５に示すデータ転送を実行すると、着目メモリセルＭＣｔに対応するデータラッチＤＬ１ｍ及びＤＬ２ｍは次のようになる。つまり、＜状況３１＞の場合、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“０”，“０”）、＜状況３２＞の場合、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“０”，“１”）又は（“１”，“０”）、＜状況３３＞の場合、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“１”，“１”）となる。

本実施形態に係る先読み出し動作の場合、隣接メモリセルＭＣａの閾値電圧がＣレベルか否かを確認するだけなので、第２の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。

続いて、期間Ｔ３２〜Ｔ３３では、着目メモリセルＭＣｔに対する主読み出し動作を実行する。

ここでは、隣接ワード線ＷＬｎ＋１に高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＢをそれぞれ供給すると共に、第２の実施形態と同様、ワード線ＷＬｎ＋１及びＷＬｎのレベル安定期間においてセル電流Ｉｄ１の検知動作Ｓ３１、セル電流Ｉｄ２（＜Ｉｄ１）の検知動作Ｓ３２及びセル電流Ｉｄ３（＜Ｉｄ２）の検知動作Ｓ３３の合計３回の検知動作を実行する。

そして、先読み出し動作の結果、＜状況３１＞の場合は検知動作Ｓ３１、＜状況３２＞の場合は検知動作Ｓ３２、＜状況３３＞の場合は検知動作Ｓ３３に基づいて着目メモリセルＭＣｔのデータを判定する。

以上、本実施形態によれば、隣接メモリセルのＣレベル書き込み動作によって生じるワード線方向のセル間干渉効果を補正できるばかりでなく、第２の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。

［第４の実施形態］
第４の実施形態では、ワード線方向のセル間干渉効果を補償する読み出しシーケンスを用いたＮＡＮＤ型フラッシュメモリについて説明する。本実施形態は、第２の実施形態の変形例である。

第３の実施形態は、低い閾値電圧から順番に書き込み動作をするＮＡＮＤ型フラッシュメモリを前提とする実施形態であった。それに対し、本実施形態は、最初にＣレベルのみ或いはＢレベル及びＣレベルの書き込み動作及びベリファイ動作を書き込み対象となる全てのメモリセルがベリファイパスするまで繰り返し実行し、その後、Ａレベル及びＢレベル或いはＡレベルのみの書き込み動作を実行するＮＡＮＤ型フラッシュメモリを前提とする。

この場合、最後に実行されるのは、Ａレベル又はＢレベルの書き込み動作である。このうち、Ｂレベルの書き込み動作については閾値電圧の変動量が小さいためセル干渉効果は小さい。つまり、隣接メモリセルの閾値電圧がＡレベルである場合、着目メモリセルは最も大きなセル間干渉効果を受けると考えられる。そこで、本実施形態では、隣接メモリセルの閾値電圧がレベルＡであるか否かによって条件を変えて着目メモリセルのデータを判定する。

本実施形態における着目メモリセルの状況は以下の３通りとなる。
＜状況４１＞ 両方の隣接メモリセルの閾値電圧が共にＡレベルでない場合
＜状況４２＞ 一方の隣接メモリセルのみ閾値電圧がＡレベルである場合
＜状況４３＞ 両方の隣接メモリセルの閾値電圧が共にＡレベルである場合

図１７は、本実施形態に係る読み出しシーケンス時のワード線ＷＬｎ＋１及びＷＬｎの動作波形図である。

始めに、期間Ｔ４０〜Ｔ４２において、隣接メモリセルＭＣａに対する先読み出し動作を実行する。

期間Ｔ４０〜Ｔ４１では、隣接メモリセルＭＣａの閾値電圧がＡレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１に高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＡをそれぞれ供給する。

期間Ｔ４１〜Ｔ４２では、隣接メモリセルＭａの閾値電圧がＢレベル以上かを確認する。ここでは、隣接ワード線ＷＬｎ＋１には期間Ｔ４０〜Ｔ４１に引き続き高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎには読み出し電圧ＶＢをそれぞれ供給する。

その結果、隣接メモリセルＭＣａの閾値電圧がＡレベルであった場合、対応するデータラッチＤＬ３ｍ−１、ＤＬｍ＋１にそれぞれ“１”を保持しておく。

その後、図１５に示すデータ転送を実行すると、着目メモリセルＭＣｔに対応するデータラッチＤＬ１ｍ及びＤＬ２ｍは次のようになる。つまり、＜状況４１＞の場合、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“０”，“０”）、＜状況４２＞の場合、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“０”，“１”）又は（“１”，“０”）、＜状況４３＞の場合、（ＤＬ１ｍ，ＤＬ２ｍ）＝（“１”，“１”）となる。

本実施形態の先読み出し動作の場合、隣接メモリセルの閾値電圧がＡレベルか否かを確認するだけなので、第２の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。

続いて、期間Ｔ４３〜Ｔ４４では、着目メモリセルＭＣｔに対する主読み出し動作を実行する。

ここでは、隣接ワード線ＷＬｎ＋１に高読み出しパス電圧Ｖｒｅａｄｈ、選択ワード線ＷＬｎに読み出し電圧ＲＢをそれぞれ供給すると共に、第２及び第３の実施形態と同様、ワード線ＷＬｎ＋１及びＷＬｎのレベル安定期間においてセル電流Ｉｄ１の検知動作Ｓ４１、セル電流Ｉｄ２の検知動作Ｓ４２及びセル電流Ｉｄ３の検知動作Ｓ４３の合計３回の検知動作を実行する。

そして、先読み出し動作の結果、＜状況４１＞の場合は検知動作Ｓ４１、＜状況４２＞の場合は検知動作Ｓ４２、＜状況４３＞の場合は検知動作Ｓ４３に基づいて着目メモリセルＭＣｔのデータを判別する。

以上、本実施形態によれば、隣接メモリセルのＡレベル書き込み動作によって生じるセル間干渉効果を補正できるばかりでなく、第２の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・ＮＡＮＤストリング、２・・・ロウデコーダ、３・・・センスアンプ兼データラッチ。

Claims (5)

1. 複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のＮＡＮＤストリングを有するメモリセルアレイと、
   前記複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、前記複数のワード線のうち前記着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、前記ビット線に現れる前記着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路と
   を備え、
   前記読み出し回路は、１回の主読み出し動作において、前記電気的物理量に対する検知を複数回実行し、
   前記読み出し回路は、前記主読み出し動作において、前記複数の電気的物理量の検知結果のうち前記着目メモリセルと同一のＮＡＮＤストリングに属し且つ当該着目メモリセルに隣接する隣接メモリセルのデータによって決まる前記状況に対応した前記電気的物理量の検知結果に基づいて前記選択メモリセルのデータを判定し、
   前記読み出し回路は、前記主読み出し動作において、前記複数の電気的物理量の検知結果のうち前記着目メモリセルと同一のワード線に接続され且つ前記選択メモリセルに隣接する隣接メモリセルのデータによって決まる前記状況に対応した前記電気的物理量の検知結果に基づいて前記選択メモリセルのデータを判定し、
   前記読み出し回路は、前記読み出しシーケンスにおいて、前記主読み出し動作前に、前記隣接ワード線に段階的に変化する読み出し電圧を供給する先読み出し動作を実行し、
   前記読み出し回路は、前記読み出しシーケンスにおいて、前記主読み出し動作前に、前記選択ワード線に段階的に変化する読み出し電圧を供給する先読み出し動作を実行し、
   前記読み出し回路は、前記ビット線毎に、当該ビット線に隣接する他の前記ビット線に接続されたメモリセルのデータを保持する第２データラッチ、並びに、
   当該ビット線に接続されたメモリセルのデータを保持する第１データラッチを有する
   ことを特徴とする不揮発性半導体記憶装置。
2. 複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のＮＡＮＤストリングを有するメモリセルアレイと、
   前記複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、前記複数のワード線のうち前記着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、前記ビット線に現れる前記着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路と
   を備えることを特徴とする不揮発性半導体記憶装置。
3. 前記読み出し回路は、１回の主読み出し動作において、前記電気的物理量に対する検知を複数回実行する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記読み出し回路は、前記主読み出し動作において、前記複数の電気的物理量の検知結果のうち前記着目メモリセルと同一のＮＡＮＤストリングに属し且つ当該着目メモリセルに隣接する隣接メモリセルのデータによって決まる前記状況に対応した前記電気的物理量の検知結果に基づいて前記選択メモリセルのデータを判定する
   ことを特徴とする請求項２又は３記載の不揮発半導体記憶装置。
5. 前記読み出し回路は、前記読み出しシーケンスにおいて、前記主読み出し動作前に、前記隣接ワード線に段階的に変化する読み出し電圧を供給する先読み出し動作を実行する
   ことを特徴とする請求項２〜４のいずれか１項記載の不揮発性半導体記憶装置。

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