JP2011222090A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ビット線に流れるピーク電流を抑制しつつ、動作の高速化及び消費電力の低減を実現する不揮発性半導体記憶装置を提供すること。
【解決手段】データを保持可能とされたメモリストリング１１と、前記メモリストリング１１に接続されたビット線ＢＬと、前記データの読み出し及び書き込みを行うセンスアンプ５と、ｎチャネル型ＭＯＳトランジスタ６と、第１電流を印加する第１充電回路９０と、前記第１電流よりも大きな第２電流を転送する第２充電回路１００と、前記第１電流から前記第２電流へと切り替える所定のタイミングを制御する制御部９とを具備する。
【選択図】図５

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリにおけるデータの書き込み・読み出しでは、まずビット線に電圧を充電する必要がある。

しかし、センスアンプによるビット線の電圧上昇に伴いこのビット線に流れる電流は高いピークを有した波形（以下、ピーク電流）となる。これにより、センスアンプと接続され、高速のクロック数でデータの入出力をしている入出力バッファ内の電圧が下がるため、外部からデータの取り込み時、または外部へのデータ出力時に動作が不安定とされる。

更には、このＮＡＮＤフラッシュメモリを用いた機器にとって、ビット線に流れる電流によって発生するノイズが悪影響となり動作の信頼性が低下している。

そして、このノイズや上記電圧降下を抑制すべく、ビット線に流れる電流の上昇を緩やかにすると、動作の高速化を実現できないという問題がある。

２００９−４３３５７号公報

読み出し時及び書き込み時におけるビット線に流れるピーク電流を抑制しつつ、動作の高速化及び消費電力の低減を実現する不揮発性半導体記憶装置を提供する。

この発明の一態様に係る不揮発性半導体記憶装置は、各々が電荷蓄積層と制御ゲートを含み、２値以上のデータを保持可能とされた複数のメモリセルの電流経路が直列接続されたメモリストリングと、前記メモリストリングを構成する一番ドレイン側の前記メモリセルの電流経路の一端に接続されたビット線と、ビット線に与える電圧に応じて、前記メモリセルに前記データの読み出し及び書き込みを行うセンスアンプと、電流経路の一端に前記センスアンプが接続され、前記電流経路の他端に前記ビット線が接続されたｎチャネル型ＭＯＳトランジスタと、第１電流供給能力を有し、第１ノードを介して前記ｎチャネル型ＭＯＳトランジスタのゲートに第１電流を転送する第１充電回路と、前記第１駆動電流力よりも高い第２電流供給能力を有し、前記第１ノードを介して前記ｎチャネル型ＭＯＳトランジスタのゲートに、前記第１電流よりも大きな第２電流を転送する第２充電回路と、前記第１電流から前記第２電流へと切り替える所定のタイミングを制御する制御部とを具備する。

第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 第１の実施形態に係るメモリセルの閾値分布。 第１の実施形態に係る電圧発生回路のブロック図。 第１の実施形態に係るセンスアンプ、充電回路のブロック図。 第１の実施形態に係るＢＬＣドライバのブロック図。 第１の実施形態に係るＢＬＣドライバのブロック図。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示すタイムチャート。 第２の実施形態に係るＢＬＣドライバのブロック図。 第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示すタイムチャート。 第２の実施形態の変形例に係るＢＬＣドライバのブロック図。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
この発明の第１の実施形態に係る不揮発性半導体メモリについて図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。本実施形態に係るＮＡＮＤ型フラッシュメモリは、データの書き込み時及び読み出し時において、ビット線クランプドライバ（以下、ＢＬＣドライバ）が、ビット線とセンスアンプとを接続するＭＯＳトランジスタのゲートに電流供給能力の異なる電流を転送することで、ビット線充電の遅延を防止するものである。また、本実施形態では、上記電流を生成するＢＬＣドライバに、従来よりも低い電圧（例えば、内部電圧ＶＤＤ）を用いる。つまり、本実施形態に係る不揮発製版相対記憶装置は、消費電力を抑制しつつ、ビット線充電の遅延を防止するものである。

＜構成例＞
図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、センスアンプ５、ＭＯＳトランジスタ６、ＢＬＣドライ７、データ入出力回路８、制御部９、及びｎチャネル型ＭＯＳトランジスタ１０を備える。まず、メモリセルアレイ１について説明する。

＜メモリセルアレイ１の構成例＞
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。そして、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。

図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴの電流経路が直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上に形成された層間絶縁膜と、更に層間絶縁膜層上に形成された制御ゲート電極とを有するＦＧ構造である。なお、このメモリセルトランジスタＭＴは、ＭＯＮＯＳ構造であってもよい。ＭＯＮＯＳ構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。また、ブロックＢＬＫ０〜ブロックＢＬＫｓについても。これらを区別しない場合には、一括してブロックＢＬＫと呼ぶ。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。

＜メモリセルトランジスタＭＴの閾値分布について＞
次に上記メモリセルトランジスタＭＴの閾値分布について図２を用いて説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。

＜ロウデコーダ２について＞
次に図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及びｎチャネル型ＭＯＳトランジスタ２１乃至２３を備える。まず、ブロックデコーダ２０について説明する。

ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部９から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、ブロックデコーダ２０は選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１乃至２３が接続される制御線ＴＧを選択することで、これらＭＯＳトランジスタ２１乃至２３をオン状態とする。

このとき、ブロックデコーダ２０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。つまりロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。言い換えれば、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ印加する。

＜ドライバ回路３について＞
次にドライバ回路３について説明する。ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし実際では、これらワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えば６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

制御部９から与えられるロウアドレス（ページアドレス）のデコード結果に応じて、ブロックＢＬＫが選択されると、セレクトゲート線ドライバ３１は、ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、それぞれ必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。この時、セレクトゲート線ドライバ３１は、選択トランジスタＳＴ１のゲートに信号ｓｇｄとしてＬレベルまたはＨレベルのいずれかに相当する電圧を転送する。

つまり、セレクトゲート線ドライバ３１は、メモリセルトランジスタＭＴにおけるデータの書き込み時、読み出し時、消去時、更にはベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄとして、‘Ｈ’レベルまたは‘Ｌ’レベルいずれかに相当する電圧を選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄにおいて‘Ｌ’レベルを０[Ｖ]、‘Ｈ’レベルを電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、セレクトゲート線ドライバ３１と同様に選択されたブロックＢＬＫが選択されると、セレクトゲート線ドライバ３２は、メモリセルトランジスタＭＴにおけるデータの書き込み時、読み出し時、更にはベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、選択トランジスタＳＴ２のゲートには信号ｓｇｓとしてＬレベルまたはＨレベルのいずれかに相当する電圧が転送される。なお、信号ｓｇｓにおいて‘Ｌ’レベルを０[Ｖ]、‘Ｈ’レベルを電圧ＶＤＤとする。

更に制御部９から与えられるロウアドレス（ページアドレス）のデコード結果に応じて、ブロックＢＬＫが選択されると、ワード線ドライバ３３は、該選択されたワード線ＷＬを介し、ドライバ回路３は各動作で必要とする電圧（後述する、電圧ＶＰＧＭ、ＶＰＡＳＳ、ＶＲＥＡＤなど）をメモリセルトランジスタＭＴの制御ゲートへと転送する。

＜電圧発生回路４について＞
次に電圧発生回路４について説明する。図示するように電圧発生回路４は第１電圧発生回路４１、第２電圧発生回路４２、第３電圧発生回路４３、及び第４電圧発生回路４４を備える。第１電圧発生回路４１乃至第４電圧発生回路４４について図３を用いて説明する。

図３に示すように、第１電圧発生回路４１乃至第４電圧発生回路４４は、リミッタ回路５０及びチャージポンプ回路５１を備える。チャージポンプ５１は、制御部９により例えばデータの書き込み動作、及び読み出し動作に必要な電圧を発生する。そして発生された上記各々の電圧は、ノードＮ１から出力され、ドライバ回路３を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。リミッタ回路５０はノードＮ１の電位を監視しつつ、該ノードＮ１の電位に応じてチャージポンプ回路５１を制御する。すなわち、リミット回路５０はノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路５１のポンピングを停止し、該ノードＮ１の電位を降圧させる。そして、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路５１にポンピングするよう命令し、該ノードＮ１の電位を昇圧させる。

次に上記第１電圧発生回路４１乃至第５電圧発生回路４５が発生する電圧について説明する。第１電圧発生回路４１はデータの書き込み時に電圧ＶＰＧＭを発生させ、選択ワード線ＷＬに該電圧ＶＰＧＭを転送する。電圧ＶＰＧＭとは、メモリセルトランジスタＭＴにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。

そして、第２電圧発生回路４２は、電圧ＶＰＡＳＳを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。

そして、第３電圧発生回路４３はデータの読み出し時に電圧ＶＲＥＡＤを発生させ、非選択ワード線に該電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。

そして、第４電圧発生回路４４はデータの読み出し時に電圧ＶＣＧＲを発生させ、選択ワード線ＷＬに該電圧ＶＣＧＲを転送する。電圧ＶＣＧＲとは、メモリセルトランジスタＭＴから読み出そうとするデータに応じた電圧である。また、この電圧ＶＣＧＲは書き込みベリファイ電圧としても使用される。すなわち、電圧ＶＣＧＲをある一定の値に設定することで、所望の書き込みベリファイ電圧を設定する。そして、この電圧ＶＣＧＲにより、メモリセルトランジスタＭＴがオン状態とされれば、メモリセルトランジスタＭＴの閾値電圧は設定した書き込みベリファイ電圧よりも低く、逆にメモリセルトランジスタＭＴがオフ状態とされればベリファイ電圧よりも高いことが確認できる。そして、この書き込みベリファイ電圧はリミッタ回路５０により制御される。すなわち、メモリセルトランジスタＭＴの閾値分布に応じて、この書き込みベリファイ電圧を個々に設定できる。なお、上記第１電圧発生回路４１乃至第４電圧発生回路４４を区別しない場合には、単に電圧発生回路４と呼ぶ。

＜センスアンプ５について＞
次にセンスアンプ５について説明する。本実施形態に係るセンスアンプ５は、電圧検出型（以下、この手法を用いたセンス方式を電圧センスと呼ぶことがある）として機能する。

データの読み出し時において、センスアンプ５は読み出し対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬ（読み出し対象のビット線ＢＬ）から読み出されたデータをセンスして増幅する。具体的には、センスアンプ５は、読み出し対象とするビット線ＢＬを所定の電圧（例えば、電圧ＶＤＤ）にプリチャージした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ５でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。そして、読み出したデータをデータ線Ｄ_ｌｉｎｅを介してデータ入出力回路８に転送する。なお、この際、読み出し対象とならないビット線ＢＬは電圧ＶＤＤに固定する。

そしてデータの書き込み時には、センスアンプ５は書き込み対象のビット線ＢＬに書き込みデータを転送する。具体的には、‘１’データ書き込みの場合には、ビット線ＢＬに所定の電圧（例えば、電圧ＶＤＤ）を転送し、‘０’データ書き込みの場合には、ビット線ＢＬに、例えば０Ｖを転送する。なお、この際、読み出し対象とならないビット線ＢＬは電圧ＶＤＤに固定する。

以上のようにデータの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ビット線ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。

次に、上記説明した電圧検出型として機能するセンスアンプ５の構成及びＭＯＳトランジスタ６について図４を用いて説明する。

＜センスアンプ５及びＭＯＳトランジスタ６の構成例について＞
図４に示すように、センスアンプ５は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、メモリセルトランジスタＭＴの例えば２値データ（‘０’または‘１’）を記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線ＢＬのデータを増幅し、一時的に保持するとともに、例えば２値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６０、６１、及びｎチャネルＭＯＳトランジスタ６２、６３により構成されている。ＭＯＳトランジスタ６２の電流経路の一端はノードＮ２ａにおいてクロックドインバータ回路６０の出力端と接続されている。また、ＭＯＳトランジスタ６２の電流経路の他端はノードＮ２ｂにおいてクロックドインバータ回路６１の出力端に接続されている。またＭＯＳトランジスタ６２のゲートには信号ＥＱ２が供給されている。ＭＯＳトランジスタ６３の電流経路の一端はノードＮ２ｂにおいてクロックドインバータ回路６１の出力端と接続され、電流経路の他端は接地されている。またトランジスタ６３のゲートには信号ＰＲＳＴが供給されている。そして、カラム選択ＭＯＳトランジスタ６４の電流経路の一端はノードＮ２ａに接続され、他端は入出力データ線Ｄ_ｌｉｎｅに接続される。また、カラム選択トランジスタ６５の電流経路の一端はノードＮ２ｂに接続され、他端は入出力データ線Ｄ_ｌｉｎｅに接続される。そしてこれらＭＯＳトランジスタ６４及び６５のゲートにはカラム選択信号ＣＳＬｉが供給されている。すなわち、信号ＣＳＬｉによりＭＯＳトランジスタ６４及び６５がオン状態とされることで、入出力データ線Ｄ_ｌｉｎｅとデータの入出力がされる。そして、ＭＯＳトランジスタ６６の電流経路の一端はノードＮ２ａに接続され、他端はノードＮ１２に接続される。また、ＭＯＳトランジスタ６７の電流経路の一端はノードＮ１２に接続され、他端はＰＤＣのノードＮ１ａに接続される。またＭＯＳトランジスタ６６のゲートには信号ＢＬＣ２が供給され、ＭＯＳトランジスタ６７のゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６８、６９、及びｎチャネルＭＯＳトランジスタ７０により構成されている。ＭＯＳトランジスタ７０の電流経路の一端は、ノードＮ１ｂにおいてクロックドインバータ回路６８の出力端と接続され、他端はノードＮ１ａにおいてクロックドインバータ回路６９の出力端と接続されている。またＭＯＳトランジスタ７０のゲートには信号ＥＱ１が供給されている。またＰＤＣのノードＮ１ｂはＭＯＳトランジスタ７１のゲートに接続されている。ＭＯＳトランジスタ７１の電流経路の一端はＭＯＳトランジスタ７２の電流経路の一端に接続され、他端はトランスファーゲートを構成するＭＯＳトランジスタ７３及び７４の電流経路の一端と接続される。また、ＭＯＳトランジスタ７２の電流経路の他端は接地されている。ＭＯＳトランジスタ７２のゲートには信号ＣＨＫ１が供給されている。ＭＯＳトランジスタ７３のゲートには信号ＣＨＫ２が供給されている。また、ＭＯＳトランジスタ７３及び７４の電流通路の他端は信号ＣＯＭｉが供給されている。この信号ＣＯＭｉはセンスアンプ５に共通の信号であり、センスアンプ５においてベリファイが完了したかどうかを示す信号である。すなわち、ベリファイが完了すると、ＰＤＣのノードＮ１ｂが‘Ｌ’レベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２を‘Ｈ’レベルとすると、ベリファイが完了している場合、信号ＣＯＭｉが‘Ｈ’レベルとなる。また、ＭＯＳトランジスタ７４のゲートはＭＯＳトランジスタ６６の電流経路の他端とＭＯＳトランジスタ６７の電流経路の一端と接続されている。

さらに、ＴＤＣは、例えばＭＯＳキャパシタ７５により構成されている。このキャパシタ７５の一方の電極は、ノードＮ１２に接続され、他方の電極は接地されている。また、接続ノードＮ１２には、ＭＯＳトランジスタ７６の電流経路の一端が接続されている。そして、ＭＯＳトランジスタ７６の電流経路の他端にはＤＤＣが接続されている。ＭＯＳトランジスタ７６のゲートには、信号ＲＥＧが供給されている。

ＤＤＣは、ｎチャネル型ＭＯＳトランジスタ７７及び７８により構成されている。ＭＯＳトランジスタ７７の電流通路の一端には信号ＶＲＥＧが供給され、他端はＭＯＳトランジスタ７６の電流経路の他端に接続されている。このＭＯＳトランジスタ７７のゲートはＭＯＳトランジスタ７８の電流経路の一端が接続され、該ＭＯＳトランジスタ７８の電流経路の他端を介して上記ＰＤＣのノードＮ１ａに接続されている。このＭＯＳトランジスタ７８のゲートには信号ＤＴＧが供給されている。

さらに、ノードＮ１２にはＭＯＳトランジスタ７９及び８０の電流経路の一端が接続されている。そしてＭＯＳトランジスタ８０の電流経路の他端にはＭＯＳトランジスタ８６の電流経路の一端が接続されている。このＭＯＳトランジスタ８６の電流経路の他端は電圧ＶＤＤが供給される。つまり、データの読み出し時及び書き込み時には、ＭＯＳトランジスタ８０、ノードＮ１２を介してビット線ＢＬへと電圧ＶＤＤが供給される。

ＭＯＳトランジスタ７９のゲートには信号ＢＬＣＬＡＭＰが供給され、電流経路の他端はＭＯＳトランジスタ６ａの電流経路の一端に接続されている。また、ＭＯＳトランジスタ６ａの他端は、ＭＯＳトランジスタ６ｂの電流経路の一端とビット線ＢＬ（ｉ＋１）とにそれぞれ共通接続され、ゲートには信号ＢＬＳ（ｉ＋１）が与えられる。そしてＭＯＳトランジスタ６ｂの電流経路の他端には、（非選択回路として機能する）ｐチャネルＭＯＳトランジスタ８５の電流経路の一端が接続されている。そしてＭＯＳトランジスタ８５の電流経路の他端に電圧ＶＤＤが供給される。つまり、ＭＯＳトランジスタ６ｂの電流経路の他端にはＭＯＳトランジスタ８５を介して電圧ＶＤＤが供給され、ゲートには信号ＢｌＡＳ（ｉ＋１）が与えられる。

また、ＭＯＳトランジスタ６ｃの電流経路の一端は、ＭＯＳトランジスタ７９の電流経路の他端と接続され、電流経路の他端はＭＯＳトランジスタ６ｄの電流経路の一端とビット線ＢＬｉとにそれぞれ接続され、ゲートには信号ＢＬＳｉが与えられる。そして、ＭＯＳトランジスタ６ｄのゲートには信号ＢｌＡＳｉが与えられ、電流経路の他端は、ＭＯＳトランジスタ６ｂの電流経路の他端と共通接続されている。すなわち、ＭＯＳトランジスタ６ｄの電流経路の他端には電圧ＶＤＤが供給されている。

そしてＭＯＳトランジスタ６ｂ及び６ｄは、信号ＢｌＡＳ（ｉ＋１）及び信号ＢｌＡＳｉに応じてＭＯＳトランジスタ６ａ及び６ｃと相補的にオンとされ、非選択ビット線ＢＬに電圧ＶＤＤを供給する。なお、以下では、偶数ビット線ＢＬをビット線ＢＬｉ（ｉは偶数であり、ｉ＝０、２、４、…、ｎ）、奇数ビット線ＢＬをビット線ＢＬ（ｉ＋１）とする。そして、上記ＭＯＳトランジスタ６ａから６ｄは、図１におけるＭＯＳトランジスタ６として機能する。つまり、ＢＬＣドライバから信号ＢＬＣとして、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）がこれらＭＯＳトランジスタ６ａから６ｄのそれぞれに転送される。

ＭＯＳトランジスタ６ａから６ｄがオン状態とされる場合、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として‘Ｈ’レベルに相当する電圧（ＶＤＤ＋Ｖｔｈ１）がＢＬＣドライバ７から転送される。また、ＭＯＳトランジスタ６ａから６ｄがオフ状態とされる場合、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として‘Ｌ’レベルに相当する電圧、例えばゼロ電位が転送される。

このように、ｎチャネルＭＯＳトランジスタ６ａから６ｄの各々は、ビット線ＢＬとセンスアンプ５とを接続する。すなわち、各々のＭＯＳトランジスタ６ａから６ｄの各々は、電流経路の一端が対応するビット線ＢＬに接続され、電流経路の他端がセンスアンプ５に接続される。なお、ＭＯＳトランジスタ６の閾値をＶｔｈ１とし、このＭＯＳトランジスタ６ａから６ｄのゲート電極とシリコン基板との間にゲート容量Ｃが形成される。

＜ＢＬＣドライバ７について＞
次にＢＬＣドライバ７について図５を用いて説明する。図５は、ＢＬＣドライバ７のブロック図である。本実施形態に係るＢＬＣドライ７は、前述の通り、信号ＢＬＣとしてＭＯＳトランジスタ６のゲートに電流供給能力の異なる電流を転送することのできるドライバである。本実施形態においてＢＬＣドライ７は、電流供給能力の異なる充電回路９０及び１００を備える。これら充電回路９０と１００との間で電流供給能力が異なれば、充電回路９０及び１００を構成する回路は特に限定するものではないが、ここでは一例として以下構成を示す。

まず充電回路９０について説明する。充電回路９０は、ｎチャネル型ＭＯＳトランジスタ９１及び抵抗素子９２を備える。ＭＯＳトランジスタ９１の電流経路の一端には電圧（ＶＤＤ＋Ｖｔｈ１）が供給され、電流経路の他端は抵抗素子９２の一端に接続される。そしてＭＯＳトランジスタ６の閾値電圧はＶｔｈ１であることから、センスアンプ５はビット線ＢＬに電圧ＶＤＤを充電することができる。なお、このＭＯＳトランジスタ９１の閾値電圧をＶｔｈ２とする。つまり、ＭＯＳトランジスタ９１のゲートには、少なくとも電圧（ＶＤＤ＋Ｖｔｈ２）の電圧が印加される。

次に抵抗素子９２について説明する。抵抗素子９２の抵抗値をＲ１とする。この抵抗素子９２の他端はノードＮ２を介してＭＯＳトランジスタ６のゲートに接続される。ノードＮ２には、この抵抗素子９２に応じた電流Ｉ_１が転送される。

次に、充電回路１００について説明する。充電回路１００は、ｎチャネル型ＭＯＳトランジスタ１０１及び抵抗素子１０２を備える。ＭＯＳトランジスタ１０１の電流経路の一端には電圧（ＶＤＤ＋Ｖｔｈ１）が供給され、電流経路の他端は抵抗素子１０２の一端に接続される。これにより、センスアンプ５はビット線ＢＬに電圧ＶＤＤを充電することが出来る。なおＭＯＳトランジスタ１０１の閾値電圧をＶｔｈ３とする。つまり、ＭＯＳトランジスタ１０１のゲートには、少なくとも電圧（ＶＤＤ＋Ｖｔｈ３）の電圧が印加される。

次に抵抗素子１０２について説明する。抵抗素子１０２の抵抗値をＲ２（＜Ｒ１）とする。この抵抗素子１０２の他端はノードＮ２を介してＭＯＳトランジスタ６のゲートに接続される。ノードＮ２には、この抵抗素子１０２に応じた電流Ｉ_２（＞電流Ｉ_１）が転送される。以上説明したように、電流Ｉ_２（＞電流Ｉ_１）であることから、充電回路１００は、充電回路９０よりも高い電流供給能力を有する。

このように抵抗素子９２及び１０２の抵抗値に差異を生じさせ、電流供給能力を変化させてもよいが、これに加え、ＭＯＳトランジスタ９１、１０１の素子特性を変化させて充電回路９０、１００の電流供給能力を変えてもよい。つまり、ＭＯＳトランジスタ１０１のゲート幅／ゲート長比をＭＯＳトランジスタ９１のそれよりも大きくすることで、このＭＯＳトランジスタ１０１のチャネルを通過する電流供給能力をＭＯＳトランジスタ９１のそれよりも上げる手法を用いて、充電回路１００の電流供給能力を上記充電回路９０より上げてもよい（具体的には、図６の説明参照）。

更に、上記充電回路９０、１００は、抵抗素子９２、１０２を廃した構成であってもよい。この様子を図６に示す。図６は、ＢＬＣドライバ７のブロック図である。図示するように、充電回路９０、１００は、それぞれＭＯＳトランジスタ９１、１０１で形成される。

この際、ＭＯＳトランジスタ９１のゲート幅をｗ１、ゲート長をｌ１とすると、このゲート幅とゲート長との比率はｗ１／ｌ１となる。

そして、ＭＯＳトランジスタ１０１のゲート幅をｗ２、ゲート長をｌ２とすると、このゲート幅とゲート長との比率はｗ２／ｌ２となる。このとき、ｗ２／ｌ２＞ｗ１／ｌ１の関係が成立するものとする。これにより、ＭＯＳトランジスタ９１、１０１を備えた構成であっても充電回路１００の電流供給能力を充電回路９０より上げることが出来る。

なお、制御部９により、例えば充電回路９０が選択されると、この制御部９によりＭＯＳトランジスタ９１がオン状態とされる。したがって、充電回路９０は、ノードＮ２に電流Ｉ_１を出力することが出来る。同様に、制御部９により、例えば充電回路１００が選択されると、この制御部９によりＭＯＳトランジスタ１０１がオン状態とされる。したがって、充電回路１００は、ノードＮ２に電流Ｉ_２を出力することが出来る。

＜データ入出力回路８について＞
再度、図１に戻ってデータ入出力回路８の説明を行う。データ入出力回路８は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部９へ出力する。またデータ入出力回路８は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ５へと出力する。また、データをホストへ出力する際は、制御部９からの命令を受け、センスアンプ５が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

＜制御部９について＞
制御部９の説明を行う。制御部９は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路８を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。そして、制御部９は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部９は、ブロック選択信号をロウデコーダ３に出力する。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ３が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。

また、制御部９はカラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。

また、制御部９には、図示せぬメモリコントローラから供給された制御信号が与えられる。そして、供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路８へと供給された信号がアドレスであるのか、データであるのかを区別する。

また制御部９は、前述したＢＬＣドライバ７の電流供給能力（電流Ｉ_１または電流Ｉ_２のいずれか）を切り替えるタイミングを制御する。このタイミングは充電回路１００の電流供給能力、並びに充電回路１００の抵抗素子１０２の抵抗値及びＭＯＳトランジスタ６の容量Ｃで決定されるものである。そして、このタイミングを制御することで、例えばビット線ＢＬに流れるピーク電流を抑制させる。具体的なタイミングとは、充電回路９０と充電回路１００との出力を切り替えた前後で、ビット線ＢＬに同じ高さのピーク（山形の波形）がそれぞれ生じるようなタイミングである。

なお、ＢＬＣドライバ７の電流供給能力の切り替えは、上述したように充電回路９０、１００のＭＯＳトランジスタ９１、１０１をオン状態とすることにより行われる。

＜ＭＯＳトランジスタ１０について＞
次にＭＯＳトランジスタ１０について説明する。ＭＯＳトランジスタ１０の電流経路の一端はソース線ＳＬに接続され、他端は接地され、ゲートには信号Ｃｌａｍｐ＿Ｓが与えられる。すなわち、ＭＯＳトランジスタ１０はそれぞれソース線ＳＬドライバとして機能する。そして、該ＭＯＳトランジスタ１０がオン状態とされると、ソース線ＳＬの電位は０[Ｖ]とされる。なお、ＭＯＳトランジスタ１０のゲートに与えられる信号Ｃｌａｍｐ＿Ｓは制御部９により制御される。

＜‘１’データの書き込み動作の一例について（その１）＞
次に、上記構成における書き込み動作の一例について図７を用いて説明する。図７は、ノードＮ２（ＭＯＳトランジスタ６のゲート）の電位、信号ｓｇｄ、選択ビット線ＢＬのチャネルの電位、選択及び非選択ビット線の電位ＢＬ＿ｖｏｌ及び電流Ｉｃｃ、センスアンプ５内の配線の電位、並びに選択及び非選択ワード線ＷＬの電位のタイムチャートである。そして、ノードＮ２に与える電流Ｉ_１及びＩ_２の切り替え動作のタイミングは、制御部９により制御される。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける‘１’データ書き込みと同一であるため、説明を省略する。また、書き込み対象となるメモリセルトランジスタＭＴの選択ワード線ＷＬを、例えばワード線ＷＬ３２とする。よって、電圧ＶＰＡＳＳは非選択ワード線ＷＬ０〜３１、ＷＬ３３〜６３に転送され、電圧ＶＰＧＭは選択ワード線ＷＬ３２に転送される。

まず、時刻ｔ０において充電回路９０が電流Ｉ_１をノードＮ２に転送する。すると時刻ｔ１において、ノードＮ２における電位がＶｔｈ１となる。つまりＭＯＳトランジスタ６がオン状態とされる。従って、センスアンプ５とビット線ＢＬとが電気的に接続される。このためセンスアンプ５により、時刻ｔ１から選択ビット線ＢＬ及び非選択ビット線ＢＬの電位が上昇する。

また、同時刻ｔ１において、選択トランジスタＳＴ１のゲートに‘Ｈ’レベルの信号ｓｇｄが供給される。つまり、この信号ｓｇｄが、例えば電圧ＶＤＤにまで上昇することから、選択トランジスタＳＴ１がオン状態とされる。従って、チャネルの電位が上昇する。

この選択及び非選択ビット線ＢＬにおける電位が上昇する際、これらビット線ＢＬには上昇した電圧に相当する電流Ｉｃｃが流れる。つまり時刻ｔ１以降においてノードＮ１の電位の上昇に伴い、ビット線ＢＬにおける電圧の上昇分に応じた電流Ｉｃｃが流れ始め、時刻ｔ２でこの電流Ｉｃｃがピークを迎える。この時刻ｔ２においてビット線ＢＬに流れる電流がピーク値に達していることから、このビット線ＢＬに電流を転送するセンスアンプ５内の配線の電位が降下する。この際のセンスアンプ５内の配線の電位を電圧ＶＤＤ１（＜電圧ＶＤＤ）とする。

その後、ビット線ＢＬの電位の上昇と共に、このビット線ＢＬに流れる電流値が降下する。つまり、センスアンプ５内の配線の電位も元の電圧ＶＤＤに上昇し始める。

そして時刻ｔ３になると、制御部９は、充電回路９０から充電回路１００に切り替える。前述したように、充電回路１００の電流供給能力は充電回路９０よりも大きい。つまり時刻ｔ３において、ノードＮ２及びビット線ＢＬにおいて上昇する電位の傾きが更に急になる。すなわち、時刻ｔ３におけるビット線ＢＬの電位から電圧ＶＤＤまでの差分に応じた電流Ｉｃｃが時刻ｔ３以降、このビット線ＢＬに流れる。

そして、時刻ｔ４でビット線ＢＬに流れる電流は再度ピークを持った山形の波形になる。このピークに応じて、ビット線ＢＬに電流を転送するセンスアンプ５内の配線の電位が再度電圧ＶＤＤ１まで降下する。なお、時刻ｔ２及びｔ４におけるピーク値はほぼ同じ値とする。

その後時刻ｔ５において、ノードＮ２に与えられる電位は電圧（ＶＤＤ＋Ｖｔｈ１）とされる。これに伴い、選択及び非選択ビット線ＢＬ、並びに選択ビット線ＢＬのチャネルの電位も電圧ＶＤＤに達する（飽和する）。つまり、時刻ｔ５においてビット線ＢＬに流れる電流はほぼゼロとされる。

時刻ｔ６になると、信号ｓｇｄがゼロ電位に降下する。これにより、選択トランジスタＳＴ１はカットオフとされる。更に時刻ｔ７になると、非選択ワード線ＷＬ０〜３１及びＷＬ３３〜６３に電圧ＶＰＡＳＳが転送される。このため、ビット線ＢＬの電位が電圧ＶＤＤから上昇する（これをセルフブーストと呼ぶ）。そして時刻ｔ８において、選択ワード線ＷＬ３２に電圧ＶＰＧＭが転送される。この際、チャネルの電位は上述したセルフブーストにより上昇していることから、電荷蓄積層には閾値変動が生じる程度の負の電荷が注入は行われない。つまり、‘１’データが書き込まれる。

なお、上記では一例として‘１’データ書き込みについて説明したが、時刻ｔ０からｔ５までの動作はデータの読み出し動作及びベリファイ動作と同一であるため説明を省略する。

すなわち、データの読み出し動作であっても、充電回路９０と１００との切り替えを行うとビット線ＢＬには図７に示したような山なりの電流が生じる。なおこの際、第３、第４電圧発生回路がそれぞれワード線ＷＬに電圧ＶＲＥＡＤ及びＶＣＧＲを転送する。

＜本実施形態に係る効果＞
本実施形態に係る不揮発性半導体装置であると（１）、及び（２）の効果を奏することが出来る。
（１）ピーク電流を抑制しつつ、消費電力抑制及びビット線ＢＬの充電遅延を防止することが出来る。
本実施形態の不揮発性半導体記憶装置の奏する効果の説明を理解し易くするため、ここでは比較例を挙げる。以下、比較例に挙げる不揮発性半導体記憶装置において、本実施形態と同一の構成については同一の参照符号を付し、説明が重複する点に関しては説明を省略する。
比較例における不揮発性半導体記憶装置であると、ＢＬＣドライバ７において充電回路１００を廃した構成をとる。つまり、充電回路９０のみでＭＯＳトランジスタ６を駆動している。そしてこの充電回路９０を構成するＭＯＳトランジスタ９１の電流経路の一端には本実施形態よりも高い電圧、すなわち電圧（ＶＤＤ＋Ｖｔｈ１）以上の値が供給される。これは、充電回路９０の電流供給能力を上げ、ＭＯＳトランジスタ６のノードＮ２の電位を電圧（ＶＤＤ＋Ｖｔｈ１）以上とすることで、ビット線ＢＬの電位を電圧ＶＤＤにまで到達させるための構成である。しかし、ノードＮ２に供給される単位時間当たりの電流量を多くしようとすると、ビット線ＢＬに流れる電流のピーク値が高くなる。そのため、このピーク値を抑制するためノードＮ２に単位時間当たり供給される電流量を調整している。ここで、比較例における充電回路９０は電流Ｉ_１を出力するものとする。すなわち、本実施形態に係る充電回路９０と同じ電流供給能力を備える。

しかしこの比較例における構成であると電圧（ＶＤＤ＋Ｖｔｈ１）以上の電圧を昇圧するため、ポンプ回路の回路面積が大きくなるばかりか、消費電力が大きくなる。更に、抵抗素子９２の抵抗値Ｒ１とＭＯＳトランジスタ６のゲート容量Ｃに起因して、ビット線ＢＬの電位が電圧ＶＤＤに近づくにつれ、ビット線ＢＬに流れる電流は減少し、ビット線ＢＬの電位が電圧ＶＤＤに達するにまで時間を要してしまう。すなわち、遅延の問題が生じる。

これに対し、本実施形態に係る不揮発性半導体記憶装置であると、上記問題を克服することが出来る。本実施形態に係る不揮発性半導体記憶装置であると電流供給能力の異なる充電回路９０及び１００を備える。そして、本実施形態においてＭＯＳトランジスタ９１の電流経路の一端には電圧（ＶＤＤ＋Ｖｔｈ１）が供給され、他端からは電流Ｉ_１を出力する。つまり、比較例における充電回路９０よりも消費電力を抑制しつつ、同一の電流供給能力を持つ構成を備える。このように、比較例よりも低い電圧（ＶＤＤ＋Ｖｔｈ１）としながらもノードＮ２に流れ込む電流量を維持させることができるのは、抵抗素子９２の抵抗値を下げ電流供給能力を高めたためである。また、比較例の充電回路９０と電流供給能力に差がないことから、本実施形態に係る充電回路９０によってビット線ＢＬに流れる電流のピーク値も比較例と同様に抑制することが出来る。

そして前述したように充電回路１００は充電回路９０よりも更に大きな電流供給能力を備える。しかし、充電回路１００においてもＭＯＳトランジスタ１０１の電流経路の一端に供給される電圧の値は電圧（ＶＤＤ＋Ｖｔｈ１）、すなわち充電回路９０と同一の電圧が供給される。つまり、ＭＯＳトランジスタ１０１の電流経路の一端に供給される電圧の値が電圧（ＶＤＤ＋Ｖｔｈ１）であっても、Ｒ１よりも更に小さな抵抗素子１０２の抵抗値Ｒ２を設けたことで、充電回路９０よりも大きな電流供給能力を有することが出来る。つまり、比較例に係る構成よりも消費電力を抑制しつつ、電流供給能力を上げることが可能となる。

そして、本実施形態であるとビット線ＢＬに流れる電流のピーク値（図７、点(ａ)参照）が過ぎた時刻ｔ３において、制御部９が充電回路９０から１００へと出力を切り替える。つまり、例えば時刻ｔ３以降ビット線ＢＬの電位が上昇することから、本来であれば減少するビット線ＢＬの電流Ｉｃｃ（図７、（ｃ）参照）が、本実施形態では、時刻ｔ３で更に高い電流供給能力に切り替える構成を備える。従って、ビット線ＢＬにピーク電流を流すことが可能となり素早くビット線ＢＬ充電が可能となる（図７、ビット線ＢＬに流れる電流、電位参照）。なお、ビット線ＢＬに充電される電圧と、このビット線ＢＬの備える容量との積が、ビット線ＢＬに流れる電流量（図７、時刻ｔ１からｔ５までの面積）であるため、図７に示すようにピーク電流を時刻ｔ２、ｔ４で流すことで、Δｔ１を縮めることが出来る。すなわち、素早くビット線ＢＬを電圧ＶＤＤにまで到達させることが可能となる。

（２）動作信頼性を維持することが出来る。
本実施形態に係る不揮発性半導体記憶装置であると、上記説明したように、ビット線ＢＬに流れるピーク電流Ｉｃｃを抑制することが出来る。すなわち、ビット線ＢＬに電流を与えるセンスアンプ５内、またはこのセンスアンプ５に接続された信号線Ｄ_ｌｉｎｅの電位が電圧ＶＤＤ１にまで低下するものの（図７、時刻２、ｔ４参照）、この電圧ＶＤＤ１はＮＡＮＤ型フラッシュメモリが動作可能な範囲の電圧とされる。つまり、本実施形態に係る不揮発性半導体記憶装置であると、上記（１）の効果を得つつ、いままでと変わらず、安定した動作信頼性を維持することが出来る。

[第２の実施形態]
次に本発明の第２の実施形態に係る不揮発性半導体装置について説明する。本実施形態に係る不揮発性半導体装置は、第１の実施形態において、ＢＬＣドライバ７内の充電回路９０及び１００を廃し、このＢＬＣドライバ７がＭＯＳトランジスタ６とカレントミラーを構成するものである。すなわち、ＢＬＣドライバ７内にＭＯＳトランジスタ６と同一特性のＭＯＳトランジスタが設けられ、且つこのＭＯＳトランジスタのソース端にビット線ＢＬと同じ配線容量を持ったダミービット線BL_dummy（以下、ダミービット線ＢＬｄと表記）を接続した構成をとる。これは、ＢＬＣドライバ７内に設けられるＭＯＳトランジスタ及びＭＯＳトランジスタ６、並びにダミービット線ＢＬｄ及びビット線ＢＬが同一工程で形成されるからである。以下、本実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、上記第１の実施形態と同一の構成については、同一の参照符号を付し、重複する構成については説明を省略する。

＜構成例＞
本実施形態に係る不揮発性半導体記憶装置のＢＬＣドライバ７の構成について図８を用いて説明する。図８に示すように、本実施形態に係るＢＬＣドライバ７は、オペアンプ１１０、ｎチャネル型ＭＯＳトランジスタ８１、８２、及び電流源１１３を備える。

図８に示すように、ＭＯＳトランジスタ１１１の電流経路の一端には、スイッチｓｗ１を介して電流源１１３による電流Ｉｒｅｆが供給される。この電流源１１３は電圧（ＶＤＤ＋Ｖｔｈ１）よりも大きな電圧から電流Ｉｒｅｆを生成する。そして、ＭＯＳトランジスタ１１１の電流経路の他端はダミービット線ＢＬｄの一端及びＭＯＳトランジスタ１１２の電流経路の一端に接続される。このＭＯＳトランジスタ１１１の電流経路の一端(ドレイン端)とゲートとが共通接続、すなわちダイオード接続された構成をとる。つまり、ＭＯＳトランジスタ１１１の電流経路の一端（ドレイン）及び他端（ソース）の電位差、並びに該電流経路の他端（ソース）及びゲートの電位差が同値となる。このため、ＭＯＳトランジスタ１１１は５極管動作をする。

電流源１１３によりＭＯＳトランジスタ１１１のゲート電圧が上昇すると、このゲートにおける電圧に応じた電流ＩｒｅｆがＭＯＳトランジスタ１１１のチャネルに流れる。そして、このＭＯＳトランジスタ１１１のチャネルを介して電流Ｉｒｅｆがソース端に電流が流れ込み、このダミービット線ＢＬｄの電位が上昇する。これに伴い、ダミービット線ＢＬｄの電位が上昇しても、このダミービット線ＢＬｄの電圧の上昇分だけ、ＭＯＳトランジスタ１１１のゲート電位も上昇することから、ＭＯＳトランジスタ１１１のチャネル領域には安定した電流Ｉｒｅｆが流れ続ける。これは、ＭＯＳトランジスタ１１１がダイオード接続した構成を備えるからである。

またこのＭＯＳトランジスタ１１１におけるゲートの電圧（ノードＮ２とする）がオペアンプ１１０の正入力端子に入力される。このオペアンプ１１０は出力端が反転入力端子に帰還するユニティゲインバッファである。すなわち、オペアンプ１１０は、正入力端子と反転入力端子とに入力される電圧差が一致するように動作する。換言すれば、オペアンプ１１０は、正入力端子における電圧と出力端との電位が一致するように動作する。なお、本実施形態において、オペアンプ１１０の入力電圧範囲の最小値は０Ｖ以下とされ、また出力電圧範囲の最大値は電圧（ＶＤＤ＋Ｖｔｈ１）よりも大きな値であることが条件とされる。

通常、オペアンプの正入力端子としてｎチャネル型ＭＯＳトランジスタが使用される（つまり、ｎチャネル型ＭＯＳトランジスタのゲートが正入力端子）。このＭＯＳトランジスタが、例えばある閾値電圧（ここではＶｔｈ４とする）を持つとすると、ノードＮ３の電位が電圧Ｖｔｈ４になって、初めてオペアンプが動作する（ノードＮ２に出力する）。つまり、ＭＯＳトランジスタ１１１のチャネルには、ノードＮ３の電位が閾値電圧Ｖｔｈ４に至る前から、ある電流が流れているのにも関わらず、ＭＯＳトランジスタ６のチャネルには電流が流れないといった現象が生じる。つまり、カレントミラーが形成されていないことになる。このようなことを防止するため、本実施形態ではオペアンプ１１０の正入力端子の最小値は０Ｖ以下で動作する、すなわちディプレッション（Ｄ型）のｎチャネル型ＭＯＳトランジスタを使用する。

従って、ＭＯＳトランジスタ１１１のゲートの電位とＭＯＳトランジスタ６のゲート電位とが同電位となる。そして、オペアンプ１１０が強制的にノードＮ２の電位をノードＮ３に一致させようとすることからＭＯＳトランジスタ６のゲート容量Ｃの値に依存せず、ＭＯＳトランジスタ１１１のゲートの電位とＭＯＳトランジスタ６のゲートの電位とを一致させることが出来る。つまり、ＭＯＳトランジスタ１１１とＭＯＳトランジスタ６とでカレントミラー回路を形成することができる。以上から、ＭＯＳトランジスタ１１１のチャネルにはＭＯＳトランジスタ６のチャネルに流れる電流と同様の電流Ｉｒｅｆが流れる。なお、ビット線ＢＬが、例えばｎ本であれば、ＮＡＮＤ型フラッシュメモリ全体には、Ｉｒｅｆ×ｎの電流が流れることになる。

＜‘１’データの書き込み動作の一例について（その２）＞
次に、上記構成における書き込み動作の一例について図９を用いて説明する。図９は、ノードＮ２（ＭＯＳトランジスタ６のゲート）の電位、信号ｓｇｄ、選択ビット線ＢＬのチャネルの電位、選択及び非選択ビット線の電位ＢＬ_ｖｏｌ及び電流Ｉｃｃ（図中、ＢＬ＿Ｉｃｃと表記）、センスアンプ５内の配線の電位、並びに選択及び非選択ワード線ＷＬの電位のタイムチャートである。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける‘１’データ書き込みと同一であるため、説明を省略する。なお、また上記第１の実施形態に係る書き込み動作と同一の点については説明を省略する。本実施形態では、書き込み対象となるメモリセルトランジスタＭＴの選択ワード線ＷＬを、例えばワード線ＷＬ３２とする。よって、電圧ＶＰＡＳＳは非選択ワード線ＷＬ０〜３１、ＷＬ３３〜６３に転送され、電圧ＶＰＧＭは選択ワード線ＷＬ３２に転送される。

時刻ｔ１になるとＢＬＣドライバ７によりノードＮ２の電位が電圧Ｖｔｈ１とされる。これにより、ＭＯＳトランジスタ６がオン状態とされるためビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。ＭＯＳトランジスタ１１１とＭＯＳトランジスタ６とでカレントミラーを構成しているため、ビット線ＢＬに流れる電流Ｉｃｃは、ＭＯＳトランジスタ１１１と同様の電流Ｉｒｅｆとされる。そして、ビット線ＢＬの電位の上昇に伴いＭＯＳトランジスタ６のゲート−ソース間（Ｖｇｓ）の電位が上昇するが、前述したようにＭＯＳトランジスタ１１１のゲート電位は、ダミービット線ＢＬｄの上昇分だけ上がることから、ＭＯＳトランジスタ１１１のチャネルにはほぼ一定の電流Ｉｒｅｆが流れる。つまり、ＭＯＳトランジスタ６のチャネルにも安定した電流Ｉｒｅｆが流れ続ける（図９における電流Ｉｃｃは、ビット線ＢＬがｎ本ある場合を想定。つまり、ＮＡＮＤ型フラッシュメモリ全体でＩｒｅｆ×ｎの電流が流れる）。つまり、時刻ｔ２からｔ４において、各々のビット線ＢＬにはそれぞれほぼ一定の電流Ｉｒｅｆが流れる。ここで、ビット線ＢＬに流れる電流が立ち上がり始めてから立ち下がるまでの期間をΔｔ２とする。ここで、Δｔ１＞Δｔ２の関係が成り立つ。これは、ビット線ＢＬに流れる電流Ｉｒｅｆが時刻ｔ２からｔ４の間においてほぼ一定の値とされ、上記第１の実施形態よりも短時間でビット線ＢＬを電圧ＶＤＤにまで充電できるためである。

また、時刻ｔ８以降においてメモリセルトランジスタＭＴへの‘１’データ書き込みがされると、ビット線ＢＬの電位を放電すべく信号ｓｇｓにより選択トランジスタＳＴ２がオン状態とされる。またこの際、ダミービット線ＢＬｄにも電圧ＶＤＤが充電されている。このため、時刻ｔ８以降においてビット線ＢＬを放電すべく、ＭＯＳトランジスタ１１２をオン状態とする。

＜本実施形態に係る効果＞
本実施形態に係る不揮発性半導体記憶装置であると、上記（２）の効果に加え下記（３）の効果を奏することが出来る。

（３）ビット線ＢＬに流れるピーク電流を抑制しつつ、更なるビット線ＢＬ充電時間の遅延を防止することが出来る。
本実施形態に係る不揮発性半導体記憶装置であると、ＢＬＣドライバ７は、ＭＯＳトランジスタ６とカレントミラーを構成するＭＯＳトランジスタ１１１を備える。更に、ＭＯＳトランジスタ１１１のゲートの電位とＭＯＳトランジスタ６のゲートの電位とが一致するように動作するオペアンプ１１０を備える。このため、ＭＯＳトランジスタ６のゲート容量が大きい場合であっても、このＭＯＳトランジスタ６のゲートに与えられる電流を一定の値とすることが出来、各々のビット線ＢＬにほぼ一定の電流Ｉｃｃ（Ｉｒｅｆ）が流れる。つまり、ビット線ＢＬに流れる電流が台形の形であるため（図８参照）、ビット線ＢＬの電位は素早く電圧ＶＤＤに上昇する。換言すれば、Δｔ２＜Δｔ１とされ、ビット線ＢＬに流れる電流Ｉｒｅｆの期間も短く済む。以上より、ビット線ＢＬに流れる電流のピーク値を抑制しつつ、ビット線ＢＬ充電時間の遅延を防止することが出来る。

なお、もしＭＯＳトランジスタ６のゲート容量が小さければ、このオペアンプ１１０を廃した構成であってもよい。以下、この場合について変形例にて説明する。

＜変形例＞
次に、上記第２の実施形態の変形例に係る不揮発性半導体記憶装置について説明する。変形例に係る不揮発性半導体記憶装置では、複数のＢＬＣドライバ７でＭＯＳトランジスタ６を制御する。つまり、例えば４つのＭＯＳトランジスタ６に対して、１つのＢＬＣドライバ７を設ける。つまりＮＡＮＤ型フラッシュメモリにおいて、ビット線ＢＬが例えば１６本設けられていれば、ＢＬＣドライバ７は４つ設けられることになる。この場合、１つのＢＬＣドライバ７にとって並列接続されたゲート容量Ｃは、上記第１、第２の実施形態よりも小さくなる。したがって上記説明したように、ゲート容量Ｃが小さければ上記第２の実施形態において、オペアンプ１１０を廃した構成をとってもよい。言い換えれば、ＭＯＳトランジスタ６のゲート容量Ｃが小さい場合であれば、オペアンプ１１０によって、強制的にこのＭＯＳトランジスタ６のゲートとＭＯＳトランジスタ１１２のゲートとに与えられる電圧を一致させなくてもよい。以下、変形例に係る不揮発性半導体記憶装置の構成例について説明する。なお、同一の構成については同一の参照符号を付し、重複する構成については説明を省略する。

＜構成例＞
図１０は、１つのＢＬＣドライバ７に対して、ＭＯＳトランジスタ６を４つ設けた場合の一例である。つまり、ｎ本のビット線ＢＬが設けられていた場合、ＢＬＣドライバ７は、ｎ／４個設けられることになる。この場合図１０に示すように、ＢＬＣドライバ７におけるオペアンプ１１０を廃した構成であってもよい。

電流源１１３から供給される電流ＩｒｅｆはＭＯＳトランジスタ１１１の電流経路の一端及びゲートに転送される。つまり、電流源１１３から出力される電流Ｉｒｅｆは、ＭＯＳトランジスタ６のチャネル及びゲートに分岐して流れる（図中の矢印、Ｉ１、Ｉ２と記載）。前述したように、ＭＯＳトランジスタ６のゲート容量がＭＯＳトランジスタ１１１のゲート容量よりも無視できる程度に小さければ、ＭＯＳトランジスタ６のゲートの電位がなかなか上昇しないといったことは生じない。つまり上記第２の実施形態と同様、ノードＮ３（ノードＮ２）の電位が上昇し、これに伴いＭＯＳトランジスタ１１１のチャネルには電流Ｉｒｅｆが流れる。そして、このＭＯＳトランジスタ１１１とＭＯＳトランジスタ６とでカレントミラーを形成している。よって各々のＭＯＳトランジスタ６にもＭＯＳトランジスタ１１１と同様の電流Ｉｒｅｆが流れる。例えば、ビット線ＢＬがｎ本設けられたＮＡＮＤ型フラッシュメモリであれば、Ｉｒｅｆ×ｎの電流が、ＮＡＮＤ型フラッシュメモリ全体に流れることになる。

そして、変形例においてもＭＯＳトランジスタ１１１はダイオード接続されていることから、例えビット線ＢＬの電位が上昇した場合であっても、安定した電流Ｉｒｅｆをビット線ＢＬに流すことが出来る。

なお、変形例における‘１’データの書き込み動作については、上記第２の実施形態で説明した動作と同様であることから説明を省略する。

＜変形例に係る効果＞
変形例に係る不揮発性半導体記憶装置であっても、上記（２）及び（３）の効果を奏することが出来る。
つまり、上記第２の実施形態で説明したＢＬＣドライバ７において、複数のＢＬＣドライバ７を設ければ、オペアンプ１１０を廃した構成であってもよい。この場合であっても、ＭＯＳトランジスタ６のゲートに与えられる電流を一定の値とすることが出来、ビット線ＢＬにほぼ一定の電流Ｉｒｅｆが流れる。つまり、ビット線ＢＬに流れる電流が台形の形であるため（図９参照）、ビット線ＢＬの電位は素早く電圧ＶＤＤに上昇する。換言すれば、Δｔ２＜Δｔ１とされ、ビット線ＢＬに流れる電流Ｉｒｅｆの期間も短く済む。以上より、ビット線ＢＬに流れる電流のピーク値を抑制しつつ、ビット線ＢＬ充電時間の遅延を防止することが出来る。

更に、上記実施形態は下記の不揮発性半導体記憶装置を含む。
１．不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートを含み、２値以上のデータを保持可能とされ、複数のメモリセルの電流経路が直列接続されたメモリストリングと、
前記メモリストリングを構成する一番ドレイン側の前記メモリセルの電流経路の一端に接続されたビット線と、
ビット線に与える電圧に応じて、前記メモリセルに前記データの読み出し及び書き込みを行うセンスアンプと、
電流経路の一端に前記センスアンプが接続され、前記電流経路の他端に前記ビット線が接続された第１ｎチャネル型ＭＯＳトランジスタと、
前記第１ｎチャネル型ＭＯＳトランジスタのオン／オフを制御するドライバ回路と
を備え、
前記ドライバ回路は、前記第１ｎチャネル型ＭＯＳトランジスタとミラー回路を形成し、且つ電流経路の一端とゲートとでダイオード接続された第２ｎチャネル型ＭＯＳトランジスタと、
前記第２ｎチャネル型ＭＯＳトランジスタの電流経路の他端に接続されたダミービット線と、
前記第２ｎチャネル型ＭＯＳトランジスタの電流経路の前記一端に接続された電流源と
を具備する。

２．上記１において、前記第１、第２ｎチャネル型ＭＯＳトランジスタに流れる電流が一致するよう、前記第１ｎチャネル型ＭＯＳトランジスタのゲートに印加する第１電圧と、前記第２ｎチャネル型ＭＯＳトランジスタのゲートに印加する第２電圧とを比較する比較器と
を更に具備する。

３．上記１において、前記第１ｎチャネル型ＭＯＳトランジスタと前記第２ｎチャネル型ＭＯＳトランジスタとは、同一工程で形成される
ことを具備する。

４．上記１において、前記ビット線と前記ダミービット線とは同一工程で形成される
ことを具備する。

５．上記１において、前記データの読み出し時及び書き込み時において前記センスアンプにより前記ビット線は第１電圧にまで充電され、
電流源は、前記第１電圧よりも大きな電圧源により前記電流を生成する。

なお、上記第１の実施形態に係る不揮発性半導体記憶装置において、制御部９は時刻ｔ２で充電回路９０と１００とがそれぞれノードＮ２（ＭＯＳトランジスタ６のゲート）に出力する電流を電流Ｉ_１から電流Ｉ_２に切り替えると説明したが、ノードＮ２に出力する電流は、上記電流（Ｉ_１＋Ｉ_２）であってもよい。この際、充電回路９０、１００がそれぞれ備える抵抗素子Ｒ１、Ｒ２は並列接続とされ、全体の抵抗値が下がる。言い換えれば、個々の抵抗値Ｒ１、Ｒ２よりも値が下がり、ノードＮ１に流れ込む電流量が増加することになる。

なおまた、上記第１、第２の実施形態でビット線ＢＬに流れるそれぞれの電流Ｉｃｃのピーク値はそれぞれほぼ同じ値である。すなわち、第１の実施形態でＭＯＳトランジスタ６のチャネル（１本のビット線ＢＬ）に流れる電流は、上記第２の実施形態と同様の電流Ｉｒｅｆであり、ＮＡＮＤ型フラッシュメモリ全体として、Ｉｒｅｆ×ｎの電流が流れる。

そして、このピーク値の値は、周辺の機器にとって許容できる最大値である。そして、センスアンプ５にとってもホストからデータを取りこむ際の許容できる最大値でもある。つまり、たとえピーク電流が生じたとしてもビット線ＢＬに生じるこのピーク値は許容できる範囲であることから、例え電流がピークを２回迎えたとしても、更には時刻ｔ２からｔ４まで流れたとしてもなんら問題ない。つまり、上記第１、第２の実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬに流れる電流のピーク値を抑制しつつ、消費電力抑制、及びビット線ＢＬの充電遅延を抑制するものである。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…ロウデコーダ、３…ドライバ回路、４…電圧発生回路、５…センスアンプ、６、１０、２１〜２３、６２〜６７、７０〜７４、７６〜８０、９１、１０１、１１１、１１２…ｎチャネル型ＭＯＳトランジスタ、７…ＢＬＣドライバ、８…データ入出力回路、９…制御部、１１…ＮＡＮＤストリング、３１…ＳＧＤドライバ、３２…ＳＧＳドライバ、３３…ＷＬドライバ、４１…第１電圧発生回路、４２…第２電圧発生回路、４３…第３電圧発生回路、４４…第４電圧発生回路、５０…リミッタ回路、５１…チャージポンプ、６０、６１、６８、６９…クロックドインバータ回路、７５…キャパシタ、８５、８６…ｐチャネル型ＭＯＳトランジスタ、９２、１０２…抵抗素子、１１０…オペアンプ、１１３…電流源

Claims (6)

1. 各々が電荷蓄積層と制御ゲートを含み、２値以上のデータを保持可能とされた複数のメモリセルの電流経路が直列接続されたメモリストリングと、
   前記メモリストリングを構成する一番ドレイン側の前記メモリセルの電流経路の一端に接続されたビット線と、
   ビット線に与える電圧に応じて、前記メモリセルに前記データの読み出し及び書き込みを行うセンスアンプと、
   電流経路の一端に前記センスアンプが接続され、前記電流経路の他端に前記ビット線が接続されたｎチャネル型ＭＯＳトランジスタと、
   第１電流供給能力を有し、第１ノードを介して前記ｎチャネル型ＭＯＳトランジスタのゲートに第１電流を転送する第１充電回路と、
   前記第１駆動電流力よりも高い第２電流供給能力を有し、前記第１ノードを介して前記ｎチャネル型ＭＯＳトランジスタのゲートに、前記第１電流よりも大きな第２電流を転送する第２充電回路と、
   前記第１電流から前記第２電流へと切り替える所定のタイミングを制御する制御部と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記第１充電回路は、
   第２ノードに電圧を供給する供給源と、
   前記第２ノードに一端が接続され他端から前記第１ノードに前記第１電流を供給する第１抵抗素子と
   を備え、
   前記第２充電回路は、
   第３ノードに電圧を供給する供給源と、
   前記第３ノードに一端が接続され他端から前記第１ノードに前記第２電流を供給し、前記第１抵抗素子よりも抵抗値の小さな第２抵抗素子とを
   備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１充電回路は、
   前記第１ノードにドレイン電流として前記第１電流を供給し、第１のゲート長に対し第１のゲート幅が第１比率である第１ＭＯＳトランジスタと
   を備え、
   前記第２充電回路は、
   前記第１ノードにドレイン電流として前記第２電流を供給し、第２のゲート長に対し第２のゲート幅が前記第１比率よりも大きな第２比率である第２ＭＯＳトランジスタと
   を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記制御部が前記第１充電回路と前記第２充電回路とを切り替える前記タイミングは、
   前記第１充電回路が出力する前記第１電流により前記ビット線を充電する際、少なくとも前記ビット線に流れる電流のピーク値が発生した後であり、前記ビット線の電位が飽和する前である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記第１、第２充電回路が前記第１ノードに出力する電圧は、前記ｎチャネル型ＭＯＳトランジスタの閾値電圧及び前記センスアンプが前記ビット線に与える電圧の和である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記制御部は、前記ｎチャネル型ＭＯＳトランジスタのゲートの容量及び前記第２電流供給能力に応じて前記タイミングを制御する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

Images