CN110718256B - 一种非易失存储器处理电路及方法 - Google Patents

Abstract

本发明实施例提供一种非易失存储器处理电路及方法，该方法包括：充电电路与存储单元选择电路连接，用于对第一存储单元串的位线进行充电；及，对源线进行充电；当第一存储单元串的位线充电稳定后，通过源线对第二存储单元串的位线进行充电；充电电路与比较电路连接，用于当第二存储单元串的位线充电稳定后，对比较电路进行充电，且，当比较电路充电稳定后，结束对比较电路和存储单元选择电路的充电；存储单元选择电路与比较电路构成电流回路，以使比较电路根据电流回路输出高电平或低电平。本发明实施例屏蔽了第一存储单元串与第二存储单元串之间电容的串扰，因此在对非易失存储器中的存储单元进行读取操作时，可以准确的读取各存储单元的数据。

Description

一种非易失存储器处理电路及方法

技术领域

本发明涉及存储器处理技术领域，特别是涉及一种非易失存储器处理电路及方法。

背景技术

随着各种电子装置及嵌入式系统等的发展，非易失性存储器件被广泛应用于电子产品中。以非易失性存储器NAND闪存(NAND Flash Memory)为例，NAND存储器由多个存储单元(cell)组成，存储单元可以是负阈值存储单元，即导通阈值电压是负值的存储单元；也可以是正阈值存储单元，即导通阈值电压是正值的存储单元；根据存储单元工作时的导通电流，可以读取存储单元的数据状态，例如擦除状态、编程状态等。

现有技术中，对非易失存储器的各存储单元进行数据读取时，往往在一对位线BL之间接入串扰电容，以防止电压波动中的干扰，然后，根据存储单元工作时的导通电流，可以读取存储单元的数据状态。

然而，发明人在研究上述技术方案的过程中发现，上述技术方案存在如下缺陷：各BL电压会受到接入的串扰电容的影响，会导致部分存储单元数据读取错误，对存储单元数据读取的准确度不高。

发明内容

鉴于上述问题，提出了本发明实施例的一种非易失存储器处理电路及方法，以提高对存储单元数据读取的准确度。

根据本发明的第一方面，提供了一种非易失存储器处理电路，包括：

充电电路、比较电路、存储单元选择电路；

其中，所述存储单元选择电路中，包括至少一对存储单元串；每对存储单元串包括第一存储单元串和第二存储单元串，所述第一存储单元串的位线BLO和所述第二存储单元串的位线BLE之间连接有电容CBL；各所述存储单元串与源线SL连接；

所述充电电路与所述存储单元选择电路连接，用于在初始时，对所述存储单元选择电路中第一存储单元串的位线BLO进行充电；及，对所述源线SL进行充电；当所述第一存储单元串的位线BLO充电稳定后，通过所述源线SL对所述第二存储单元串的位线BLE进行充电；

所述充电电路与所述比较电路连接，用于当所述第二存储单元串的位线BLE充电稳定后，对所述比较电路进行充电，且，当所述比较电路充电稳定后，结束对所述比较电路和所述存储单元选择电路的充电；

所述存储单元选择电路中的第二存储单元串通过所述充电电路，与所述比较电路构成电流回路，以使所述比较电路根据所述电流回路输出高电平或低电平；

所述比较电路的输出端作为所述非易失存储器处理电路的输出端。

优选地，所述充电电路包括：

NMOS晶体管M1、M2、M3、第一电源VDD；

所述M1的漏极与所述第一电源VDD连接；

所述M1的源极与所述M3的漏极连接，以作为所述充电电路与所述比较电路的连接端，为所述比较电路充电；

所述M2的漏极与所述第一电源VDD连接；

所述M2的源极与所述M3的源极连接，以作为所述充电电路与所述存储单元选择电路的连接端，为所述存储单元选择电路充电。

优选地，所述比较电路包括：

比较器，所述比较器的第一输入端设置有比较电压VTH，所述比较器的第二输入端与所述M1的源极连接，以接收所述充电电路的充电电压；

所述比较器的第二输入端与所述M3的漏极连接，以通过所述M3与所述存储单元选择电路构成电流回路；

电容C，所述电容C的第一端与所述比较器的第二输入端连接，所述电容C的第二端接地。

优选地，所述存储单元选择电路包括：

位线选择场效应单元M4、存储单元确定模块；

所述M4的漏极与所述M3的源极连接；

所述M4的源极与各所述存储单元确定模块的位线连接。

优选地，所述存储单元确定模块包括：位线开关SGD和源线开关SGS；

所述位线开关SGD用于，控制所述存储单元确定模块与所述存储单元确定模块的位线之间的开启或关断；

所述源线开关SGS用于，控制所述存储单元确定模块与所述存储单元确定模块的源线之间的开启或关断。

根据本发明的第二方面，提供了一种非易失存储器处理方法，应用于如上任一所述的非易失存储器处理电路中，所述方法包括：

在所述存储单元选择电路中确定待检测存储单元；其中，所述待检测存储单元所在的存储单元串为第二存储单元串；

对所述存储单元选择电路中第一存储单元串的位线BLO进行充电；及，对所述源线SL进行充电；当所述第一存储单元串的位线BLO充电稳定后，通过所述源线SL对所述第二存储单元串的位线BLE进行充电；

当所述第二存储单元串的位线BLE充电稳定后，通过所述充电电路对所述比较电路的第二输入端充电；其中，所述比较电路的第一输入端设置有比较电压VTH；

当所述比较电路的第二输入端充电稳定后，结束对所述存储单元选择电路和所述比较电路的充电，且，通过控制所述充电电路使所述存储单元选择电路与所述比较电路构成电流回路；

根据所述电流回路确定所述待检测存储单元的数据状态。

优选地，所述充电电路包括：NMOS晶体管M2；

所述通过所述充电电路对所述存储单元选择电路充电的步骤包括：

控制所述充电电路的M2导通，对所述存储单元选择电路充电。

优选地，所述充电电路包括：NMOS晶体管M1；

所述当所述存储单元选择电路充电稳定后，通过所述充电电路对所述比较电路的第二输入端充电的步骤包括：

当所述存储单元选择电路充电稳定后，控制所述充电电路的M1导通，对所述比较电路的第二输入端充电。

优选地，所述充电电路包括：NMOS晶体管M3；

所述通过控制所述充电电路使所述存储单元选择电路与所述比较电路构成电流回路的步骤包括：

控制所述充电电路的M3导通，使所述存储单元选择电路与所述比较电路构成电流回路。

优选地，所述待检测存储单元为负阈值存储单元。

本发明实施例中，对非易失存储器第二存储单元串中的存储单元进行数据读取操作时，可以将与第二存储单元串配对的第一存储单元串的位线BLO设置固定的电压，从而屏蔽了第一存储单元串与第二存储单元串之间电容CBL的串扰，因此在对非易失存储器中的存储单元进行读取操作时，可以准确的读取各存储单元的数据。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是本发明实施例提供的一种非易失存储器处理电路的结构示意图；

图2是本发明实施例提供的一种存储单元确定模块的结构示意图；

图3是本发明实施例提供的一种非易失存储器处理处理电路的时序图；

图4是本发明实施例提供的一种非易失存储器处理方法的流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。应当理解，此处所描述的具体实施例仅用以解释本发明，仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。

实施例一

参照图1，示出了一种非易失存储器处理电路，具体可以包括：充电电路300、比较电路400、存储单元选择电路200。

其中，所述存储单元选择电路中，包括至少一对存储单元串；每对存储单元串包括第一存储单元串和第二存储单元串，所述第一存储单元串的位线BLO和所述第二存储单元串的位线BLE之间连接有电容CBL；各所述存储单元串与源线SL连接。

所述充电电路与所述存储单元选择电路连接，用于在初始时，对所述存储单元选择电路中第一存储单元串的位线BLO进行充电；及，对所述源线SL进行充电；当所述第一存储单元串的位线BLO充电稳定后，通过所述源线SL对所述第二存储单元串的位线BLE进行充电；所述充电电路与所述比较电路连接，用于当所述第二存储单元串的位线BLE充电稳定后，对所述比较电路进行充电，且，当所述比较电路充电稳定后，结束对所述比较电路和所述存储单元选择电路的充电；所述存储单元选择电路中的第二存储单元串通过所述充电电路，与所述比较电路构成电流回路，以使所述比较电路根据所述电流回路输出高电平或低电平；所述比较电路的输出端作为所述非易失存储器处理电路的输出端。

具体应用中，如果将非易失存储器中的存储单元串进行编号的话，可以将存储单元串设置为奇数存储单元串和偶数存储单元串，第一存储单元串可以是奇数存储单元串或偶数存储单元串，第二存储单元串也可以是奇数存储单元串或偶数存储单元串；只要满足当第一存储单元串是奇数存储单元串时，第二存储单元串是偶数存储单元串，当第一存储单元串是偶数存储单元串时，第二存储单元串是奇数存储单元串即可。即本发明实施例可以通过分奇偶的电压检测操作，实现对非易失存储器中各存储单元进行准确的数据读取操作。

本发明实施例中，非易失存储器处理电路工作时，SBUS首先要预充值到一个固定的电压，再通过SBUS到存储单元cell的通路进行放电，不同的存储单元会使得SBUS放电能力不同，导致SBUS降低的电压ΔV不同，最终通过比较SBUS与VTH的电压大小来分辨存储单元中存储的数值。具体应用中，SBUS<VTH时，为编程状态，因为此时cell不导通，导致SL不能给BL充上电，BL为低导致SBUS快放电。反之，SBUS>VTH时，cell导通，SL给BL充电，BL电位高，SBUS不放电或慢放电，为擦除状态。

非易失存储器处理电路的工作原理具体如下：

第一阶段，通过充电电路300为存储单元选择电路200中第一存储单元串的位线BLO充电，及，对源线SL进行充电；在存储单元选择电路中，可以通过逻辑控制选中待检测存储单元，除了被选中待检测存储单元以外，其他的存储单元都为导通状态，待检测存储单元的阈值电压决定了存储单元选择电路200流经充电电路300的电流大小，具体可谓WLn(待检测存储单元的栅端电压)-VTcell(待检测存储单元的阈值电压)。

第二阶段，当所述第一存储单元串的位线BLO充电稳定后，通过所述源线SL对所述第二存储单元串的位线BLE进行充电；可以充电到WLn(待检测存储单元的栅端电压)-VTcell(待检测存储单元的阈值电压)。

第三阶段，当所述第二存储单元串的位线BLE充电稳定后，通过充电电路300对比较电路400的第二输入端SBUS充电，在比较电路400的第一输入端设置有比较电压VTH。

第四阶段，当比较电路400的第二输入端SBUS充电稳定后，结束对存储单元选择电路200和比较电路400的充电，且，通过控制充电电路300使存储单元选择电路200中第二存储单元串与比较电路400构成电流回路；此时，第二存储单元串中的待测试存储单元的电流就由比较电路400的第二输入端SBUS提供，不同待测试存储单元的导通阈值电压不同、存储数据状态不同导致SBUS放电不同，使得SBUS电压的不同，进而可以通过比较对比较电路400的第二输入端SBUS电压与比较电路400的第一输入端VTH的大小，分辨存储单元的数值状态，具体可以是：SBUS<VTH，为编程状态，SBUS>VTH，为擦除状态。

优选地，参照图1，所述充电电路300包括：NMOS晶体管M1、M2、M3、第一电源VDD；所述M1的漏极与所述第一电源VDD连接；所述M1的源极与所述M3的漏极连接，以作为所述充电电路与所述比较电路的连接端，为所述比较电路充电；所述M2的漏极与所述第一电源VDD连接；所述M2的源极与所述M3的源极连接，以作为所述充电电路与所述存储单元选择电路的连接端，为所述存储单元选择电路充电。

所述比较电路400包括：比较器，所述比较器的第一输入端输入比较电压VTH，所述比较器的第二输入端与所述M1的源极连接，以接收所述充电电路的充电电压；所述比较器的第二输入端与所述M3的漏极连接，以通过所述M3与所述存储单元选择电路构成电流回路；电容C，所述电容C的第一端与所述比较器的第二输入端连接，所述电容C的第二端接地。

所述存储单元选择电路200包括：位线选择场效应单元M4、存储单元确定模块；所述M4的漏极与所述M3的源极连接；所述M4的源极与所述存储单元确定模块的输出端连接。

所述存储单元确定模块包括：位线开关SGD和源线开关SGS；所述位线开关SGD用于，控制所述存储单元确定模块与所述存储单元确定模块的位线之间的开启或关断；所述源线开关SGS用于，控制所述存储单元确定模块与所述存储单元确定模块的源线之间的开启或关断。

具体应用中，存储单元确定模块可以包括一个非易失存储器的单元串(string)，如图2所示，包括：阵列串的位线开关SGD，SGD具有NMOS晶体管的类似功能，具有源极、栅极、漏极；源线开关SGS，SGS具有NMOS晶体管的类似功能，具有源极、栅极、漏极；存储单元WL0至WLn，其中n为自然数，可以理解，实际应用中可以结合非易失存储器的性能需求将n的值设置为31；SGD的漏极与BL连接；SGS的源极与源线SL连接，其中SL的电压可以根据存储单元电压阈值的不同进行调整；SGS、存储单元WL0至WLn、SGD的依次采用漏极连接源极的方式组成串联电路。

本发明实施例中，非易失存储器处理电路的工作时序如图3所示，其中，PRES为M1的栅极电压时序、COMC_E为第二存储单元串对应的M2的栅极电压时序，可以理解，因为第二存储单元串的位线BLE是通过源线SL进行充电，所以在整个工作时序中，COMC_E保持低电平，充电电路不对第二存储单元串的位线BLE充电；COMC_O为第一存储单元串对应的M2的栅极电压时序、SENS为M3的栅极电压时序、BLC_O为选择第一存储单元串位线时M4的栅极电压时序；BLC_E为选择第二存储单元串位线时M4的栅极电压时序；WLn为待检测存储单元，WLother为非检测存储单元；SGS为源线开关对应的栅端电压时序；SGD为位线开关对应的栅端电压时序。

具体过程如下：

T0阶段：COMC_O、BLC_O高电平，M2、M4导通，第一电源VDD为第一存储单元串的位线BL_O充电，同时SGS、WL_other都导通，WLn的栅极可以为特定的电压(例如0或其他值，当WLn的栅极电压为0时，WLn为负阈值存储单元)，SL电压充电到第一电源VDD的电压，SL可以为存储单元串充电，WLn的cell VT(存储单元阈值电压)决定了这个电压的大小，充电电压可以为WLn-VTcell。

T1阶段:BL_O充电稳定到第一电源VDD的电压后，SGD导通，SL通过第二存储单元串(string)给位线BL_E充电，可以充电到WLn-VTcell，VTcell大于WLn则不导通。

T2阶段：BL_E充电电压稳定后，PRES设置高电平，M1导通，第一电源VDD给SBUS充电。

T3阶段：SBUS充电稳定后，PRES设置低电平，BLC_E设置高电平，SENS设置高电平，M1、M2关断，M3导通，第二存储单元串中待检测存储单元的电流就由SBUS提供，不同待测试存储单元的导通阈值电压不同、存储数据状态不同导致SBUS放电不同，具体来说，BL_E越低，SBUS放电越快，使得SBUS电压的不同，进而可以分辨存储单元状态。

T4阶段:SENS设置低电平，M3关断，检测结束。

本发明实施例中，对非易失存储器第二存储单元串中的存储单元进行数据读取操作时，可以将与第二存储单元串配对的第一存储单元串的位线BLO设置固定的电压，从而屏蔽了第一存储单元串与第二存储单元串之间电容CBL的串扰，因此在对非易失存储器中的存储单元进行读取操作时，可以准确的读取各存储单元的数据。

实施例二

参照图4，示出了一种非易失存储器处理方法，应用于上述任一非易失存储器处理电路中，具体可以包括：

步骤401：在所述存储单元选择电路中确定待检测存储单元；其中，所述待检测存储单元所在的存储单元串为第二存储单元串。

本发明实施例中，存储单元选择电路可以选择待检测存储单元，为了清楚的说明本发明实施例在对存储单元进行数据读取时，将成对的存储单元串区分，所以将待检测存储单元所在的存储单元串称为第二存储单元串，与第二存储单元串配对的为第一存储单元串。

作为本发明实施例的一种优选实施方式，如果待检测存储单元为负阈值存储单元时，可以将待检测存储单元的栅极电压设定为0，适当的提升WLn_S的电压，就可以看到不同目标存储单元负阈值电压的分布情况，从而得到存储单元数据的分布情况，确定一定的冗余量。且在目标存储单元的导通临界点，WLn的源极电压WLn-S的正好是该目标存储单元WLn的阈值电压，能非常便捷的确定出目标存储单元WLn的阈值电压，进而确定合适的SL的电压值。

步骤402：对所述存储单元选择电路中第一存储单元串的位线BLO进行充电；及，对所述源线SL进行充电；当所述第一存储单元串的位线BLO充电稳定后，通过所述源线SL对所述第二存储单元串的位线BLE进行充电。

步骤403：当所述第二存储单元串的位线BLE充电稳定后，通过所述充电电路对所述比较电路的第二输入端充电；其中，所述比较电路的第一输入端设置有比较电压VTH。

步骤404：当所述比较电路的第二输入端充电稳定后，结束对所述存储单元选择电路和所述比较电路的充电，且，通过控制所述充电电路使所述存储单元选择电路与所述比较电路构成电流回路。

步骤405：根据所述电流回路确定所述待检测存储单元的数据状态。

优选地，所述充电电路包括：NMOS晶体管M2；

所述通过所述充电电路对所述存储单元选择电路充电的步骤包括：

控制所述充电电路的M2导通，对所述存储单元选择电路充电。

优选地，所述充电电路包括：NMOS晶体管M1；

所述当所述存储单元选择电路充电稳定后，通过所述充电电路对所述比较电路的第二输入端充电的步骤包括：

当所述存储单元选择电路充电稳定后，控制所述充电电路的M1导通，对所述比较电路的第二输入端充电。

优选地，所述充电电路包括：NMOS晶体管M3；

所述通过控制所述充电电路使所述存储单元选择电路与所述比较电路构成电流回路的步骤包括：

控制所述充电电路的M3导通，使所述存储单元选择电路与所述比较电路构成电流回路。

本发明实施例中，对非易失存储器第二存储单元串中的存储单元进行数据读取操作时，可以将与第二存储单元串配对的第一存储单元串的位线BLO设置固定的电压，从而屏蔽了第一存储单元串与第二存储单元串之间电容CBL的串扰，因此在对非易失存储器中的存储单元进行读取操作时，可以准确的读取各存储单元的数据。

需要说明的是，对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明所必需的。

对于方法实施例而言，由于其与装置实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

在一个典型的配置中，所述计算机设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可处理可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括非持续性的电脑可读媒体(transitory media)，如调制的数据信号和载波。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程非易失存储器处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程非易失存储器处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程非易失存储器处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程非易失存储器处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种非易失存储器处理电路和一种非易失存储器处理方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种非易失存储器处理电路，其特征在于所述电路包括：

充电电路、比较电路、存储单元选择电路；

其中，所述存储单元选择电路中，包括至少一对存储单元串；每对存储单元串包括第一存储单元串和第二存储单元串，所述第一存储单元串的位线BLO和所述第二存储单元串的位线BLE之间连接有电容CBL；各所述存储单元串与源线SL连接；

所述充电电路与所述存储单元选择电路连接，用于在初始时，对所述存储单元选择电路中第一存储单元串的位线BLO进行充电；及，对所述源线SL进行充电；当所述第一存储单元串的位线BLO充电稳定后，通过所述源线SL对所述第二存储单元串的位线BLE进行充电；

所述充电电路与所述比较电路连接，用于当所述第二存储单元串的位线BLE充电稳定后，对所述比较电路进行充电，且，当所述比较电路充电稳定后，结束对所述比较电路和所述存储单元选择电路的充电；

所述存储单元选择电路中的第二存储单元串通过所述充电电路，与所述比较电路构成电流回路，以使所述比较电路根据所述电流回路输出高电平或低电平；

所述比较电路的输出端作为所述非易失存储器处理电路的输出端；

所述充电电路包括：

NMOS晶体管M1、M2、M3、第一电源VDD；

所述M1的漏极与所述第一电源VDD连接；

所述M1的源极与所述M3的漏极连接，以作为所述充电电路与所述比较电路的连接端，为所述比较电路充电；

所述M2的漏极与所述第一电源VDD连接；

所述M2的源极与所述M3的源极连接，以作为所述充电电路与所述存储单元选择电路的连接端，为所述存储单元选择电路充电。

2.根据权利要求1所述的电路，其特征在于，所述比较电路包括：

比较器，所述比较器的第一输入端设置有比较电压VTH，所述比较器的第二输入端与所述M1的源极连接，以接收所述充电电路的充电电压；

所述比较器的第二输入端与所述M3的漏极连接，以通过所述M3与所述存储单元选择电路构成电流回路；

电容C，所述电容C的第一端与所述比较器的第二输入端连接，所述电容C的第二端接地。

3.根据权利要求2所述的电路，其特征在于，所述存储单元选择电路包括：

位线选择场效应单元M4、存储单元确定模块；

所述M4的漏极与所述M3的源极连接；

所述M4的源极与各所述存储单元确定模块的位线连接。

4.根据权利要求3所述的电路，其特征在于，所述存储单元确定模块包括：位线开关SGD和源线开关SGS；

所述位线开关SGD用于，控制所述存储单元确定模块与所述存储单元确定模块的位线之间的开启或关断；

所述源线开关SGS用于，控制所述存储单元确定模块与所述存储单元确定模块的源线之间的开启或关断。

5.一种非易失存储器处理方法，其特征在于，应用于如权利要求1至4任一项所述的非易失存储器处理电路中，所述方法包括：

在所述存储单元选择电路中确定待检测存储单元；其中，所述待检测存储单元所在的存储单元串为第二存储单元串；

对所述存储单元选择电路中第一存储单元串的位线BLO进行充电；及，对所述源线SL进行充电；当所述第一存储单元串的位线BLO充电稳定后，通过所述源线SL对所述第二存储单元串的位线BLE进行充电；

当所述第二存储单元串的位线BLE充电稳定后，通过所述充电电路对所述比较电路的第二输入端充电；其中，所述比较电路的第一输入端设置有比较电压VTH；

当所述比较电路的第二输入端充电稳定后，结束对所述存储单元选择电路和所述比较电路的充电，且，通过控制所述充电电路使所述存储单元选择电路与所述比较电路构成电流回路；

根据所述电流回路确定所述待检测存储单元的数据状态；

所述充电电路包括：NMOS晶体管M2；

所述通过所述充电电路对所述存储单元选择电路充电的步骤包括：

控制所述充电电路的M2导通，对所述存储单元选择电路充电；

所述充电电路包括：NMOS晶体管M1；

所述当所述存储单元选择电路充电稳定后，通过所述充电电路对所述比较电路的第二输入端充电的步骤包括：

当所述存储单元选择电路充电稳定后，控制所述充电电路的M1导通，对所述比较电路的第二输入端充电；

所述充电电路包括：NMOS晶体管M3；

所述通过控制所述充电电路使所述存储单元选择电路与所述比较电路构成电流回路的步骤包括：

控制所述充电电路的M3导通，使所述存储单元选择电路与所述比较电路构成电流回路。

6.根据权利要求5所述的方法，其特征在于，所述待检测存储单元为负阈值存储单元。

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