CN1484248A

CN1484248A - 读取电路及包括该电路的半导体存储装置

Info

Publication number: CN1484248A
Application number: CNA031274641A
Authority: CN
Inventors: ɭ��ֱ; 森川佳直
Original assignee: Sharp Corp
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-08-07
Filing date: 2003-08-07
Publication date: 2004-03-24
Anticipated expiration: 2023-08-07
Also published as: US6944077B2; CN100356480C; TW200414199A; US20040027904A1; KR20040014337A; JP2004071067A; TWI231506B; JP4052895B2; KR100562375B1

Abstract

一种用于读取存储在存储器单元中的信息的读取电路，该读取电路包括：电流源电路，用于向与存储器单元相连的位线提供电流；比较电路，用于将由电流源电路提供电流的位线的电位与参考电位相比较，从而输出存储在存储器单元中的信息；断开电路，用于在预定的条件下，将比较电路和存储器单元相互电断开；充电电路，用于对位线进行充电，当位线的电位超过预定的电位时，充电电路停止对位线的充电；以及放电电路，用于在位线的电位超过预定的电位时，对位线进行放电。

Description

读取电路及包括该电路的半导体存储装置

技术领域

本发明涉及一种读取电路及一种包括此读取电路的半导体存储装置。

背景技术

按照惯例，已经提出了多种类型的电可写非易失性存储器，例如，包括EEPROM(电可擦可编程只读存储器)、闪速EEPROM(此后，也称为“闪速存储器”)、MRAM(磁性随机存取存储器)和OUM(奥弗辛斯基效应统一存储器)。

这些类型的非易失性存储器的相同之处在于将数据存储在存储器单元中，并从该存储器单元中读取数据，但具有不同的结构。

例如，闪速存储器使用具有浮置栅极的MOSFET(金属氧化物半导体场效应晶体管，也称作“晶体管”)，作为存储器单元。在闪速存储器中，电荷被聚集在存储器单元的浮置栅极中。依照浮置栅极中积累的电荷量，晶体管栅极的阈值电压发生改变。当大于等于阈值电压的电压施加在晶体管的栅极上时，电流流过晶体管。在本说明书中，将晶体管栅极的阈值电压称为“晶体管的阈值电压”或“阈值电压”。

通常，在浮置栅极中积累的电荷量与数据相关，因此，晶体管的阈值电压与数据相关。

为了从闪速存储器中读取数据，通过字线或位线从多个存储器单元中选择存储器单元，并通过位线将预定的电压施加在选中的存储器单元的漏极上。于是，流经存储器单元的电流电平依赖于所施加的电压高于还是低于阈值电压而改变。理想地，当所施加的电压低于阈值电压时，没有电流流过存储器单元。从而，可以通过利用读出放大器之类的，读出依照阈值电压流过存储器单元的电流电平的变化，更具体地，读出流入与存储器单元相连的位线的电流电平的变化，来读取存储在存储器单元中的数据，作为信息。

MRAM具有与闪速存储器不同的结构。例如，已经提出了具有TMR(隧道磁阻)元件和晶体管的组合的MRAM。

在MRAM的情况下，以与闪速存储器实质上相同的方式，从存储器单元中读取数据。具体地，将预定的电压施加在与存储器单元相连的位线上，并由读出放大器之类读出流经位线的电流电平的变化。

对于用于读出流经存储器单元的电流电平的变化的电路，需要降低流经存储器单元的电流电平中的电荷强度，并快速地读出电流电平中的电荷，以便提高存储器单元的性能。

图21是描述传统读取电路100的电路图。

用于从存储器单元中读取信息的读取电路100包括：位线选择晶体管102，用于从具有多个存储器单元的存储器单元阵列101中选择预定的存储器单元；反馈偏压电路103，与位线选择晶体管102相连；电流源电流115，与反馈偏压电路103相连；以及比较器电路105。电流源电路115包括负载电路104。存储器单元阵列101中的多个存储器单元每一个均与字线WL和位线BL相连。

比较器电路105具有第一输入端113、第二输入端107和输出端108。第一输入端113与用于连接电流源电路115和反馈偏压电路103的连接点(节点106)相连。将参考电压输入第二输入端107。比较器105将与第一输入端113相连的节点106的电位与从第二输入端107输入的参考电压的电位相比较，并从输出端108输出比较的结果，作为信息。

具有上述结构的读取电路100如下进行工作。

包括在存储器单元阵列101中的多个存储器单元中的每一个均为闪速存储器单元。通过字线和位线，从多个存储器单元中选择要从其中读取数据的存储器单元。在以下的描述中，要从其中读取数据的存储器单元被称为“读取存储器单元”。

在从多个存储器单元中选择读取存储器单元之前，位线的电位为地电平。

首先，选择与读取存储器单元相连的字线，并由位线选择晶体管102选择与读取存储器单元相连的位线。

接下来，电流源电路115开始对位线进行充电。当位线被充电到特定的电平时，反馈偏压电路103箝位位线的电位。然后，根据依照流经读取存储器单元的电流电平和电流源电路115的供电能力箝位之后，位线的电位如何变化，来确定节点106的电位。

具体地，当位线的电位升高到特定的电平时，反转从包含在反馈偏压电路103中的逆变器电路输出的电位，该反馈偏压电路103与位线相连。这样，反馈偏压电路103将读取存储器单元和比较器电路105相互电断开。在读取存储器单元具有高阈值电压，从而没有电流流经读取存储器单元的情况下，反馈偏压电路103保持读取存储器单元和比较器电路105相互断开。在读取存储器单元具有低阈值电压，从而电流流经读取存储器单元的情况下，再次反转来自反馈偏压电路103的逆变器的输出，从而将读取存储器单元与比较器电路105电连接。结果，由电流源电路105提供电流的节点106的电位依照读取存储器单元的阈值电压而变化。

当电流源电路115的供电能力保持不变时，比较器电路105的第一输入端113的电位依照流经读取存储器单元的电流电平而变化。当与本实施例中一样，读取存储器单元是闪速存储器单元时，流经读取存储器单元的电流电平依照读取存储器单元的晶体管的阈值电压而变化。因此，节点106的电位依照读取存储器单元的晶体管的阈值电压而变化。

将比较器电路105的第二输入端107的参考电压(此后，称为“REF电压”)设置在比较器105可以找出节点106电位中的变化的电平。

例如，设置读取存储器单元的晶体管的阈值电压为高电压时的节点106的电位和读取存储器单元的晶体管的阈值电压为低电压时的节点106的电位之间的中间电压作为REF电压。

以这样的设置，比较器105比较REF电压的电位和节点106的电位，以确定读取存储器单元的晶体管的阈值电压，从而读取存储在读取存储器单元中的数据。

过度地增加电流源电路115的供电能力是不利的，由于在相比于流经位线的电流电平，供电能力过分大时，根据以下原因，节点106的电位不利于读取操作。

如上所述，节点106的电位依赖于读取存储器单元的晶体管的阈值电压。当位线选择晶体管102导通，电流流经位线时，节点106的电位依照读取存储器单元的晶体管的阈值电压而变化。节点106电位的变化程度随着电流源电路115的供电能力的增加而增加。原因是，电流源电路115的供电能力越强，流经位线的电流电平也越高。因此，在电流源电路115的供电能力过分强时，位线的电位需要很长的时间，才能达到适合于从读取存储器单元中读取数据的数值，延长了从读取存储器单元中读取数据的时间。特别是在位线的电容较大时，数据的读取时间非常长。

为了增加包含读取电路100的半导体存储装置的容量并降低其生产成本，则需要减小电路的尺寸。为了这个目的，电路的介电层做得越来越薄。据此，位线的电容变得越来越大。因此，需要即使具有大电容的位线，仍能从存储器单元中高速读取数据的读取电路。

为了实现这种读取电流，日本未审公开No.2000-311493提出了一种具有用于充电位线的充电电路(此后，称为“预充电电路”)的读取电路。

图22是描述了日本未审公开No.2000-311493所公开的读取电路100A的电路结构。在图22中，与图21中相同的那些元件以相同的参考数字表示，并省略了对其的描述。与图21中的元件具有实质上相同的功能的那些元件以相应的参考数字表示(例如，反馈偏压电路103A代替了反馈偏压电路103；以及电流源电路115A代替了电流源电路115)。

读取电路100A包括反馈偏压电路103A、电流源电路115A、比较器电路105和用于充电位线的预充电电路109。电流源电路115A包括n沟道晶体管作为负载电路104a。预充电电路109具有比电流源电路115A大得多的供电能力。

将对读取电路100A的操作进行描述。

首先，由预充电电路109对与读取存储器单元相连的位线进行充电。

当位线被充电到特定的电平时，停止预充电电路109的充电，并由比较器电路105、电流源电路115A和反馈偏压电路103A，依照流经读取存储器单元的电流电平的变化，从读取存储器单元中读取信息。

在读取电路100A中，由ATDP(地址转变检测脉冲)信号脉冲确定预充电电路109对位线进行充电的预充电周期。例如，由地址转变检测电路(未示出)根据信号产生ATDP信号。

由反馈偏压电路103A确定由箝位电压表示的箝位电位，将位线的电位箝位在箝位电位。

在读取电路100A中，在读取操作的初始周期期间，读出放大使能(SAE)信号变为L(低)电平。当SAE为“L”电平时，反馈偏压电路103A将位线的电位稳定在预定的箝位电压。

在读取操作的初始周期期间，与位线预充电信号相对应的ATDP信号变为“L”电平。在这种情况下，预充电电路109对位线进行高速充电。

此后，将对反馈偏压电路103A的晶体管110的操作进行描述。

如下设置读取电路100A的驱动电路111：在依照读取存储器单元101a的电流容量，以较小的强度对与预充电电路109的输出端相连的节点109N的电位进行充电，而位线被充电到箝位电压时，改变反馈偏压电路103A的驱动电路111的输出电压(即，节点111N的电位)。

更具体地，当改变节点111N的电位(即，晶体管110的栅极电压的电位)时，改变了晶体管110的导通电阻。因此，晶体管110的导通电阻依赖于节点109N的电位而变化。当节点109N的电位为低时，与晶体管110的栅极相连的节点111N的电位增加，结果，导通电阻下降。当节点109N的电位为高时，与晶体管110的栅极相连的节点111N的电位下降，结果，导通电阻增加。

如上所述，晶体管110的导通电阻依照节点109N的电位的变化(即，预充电电路109的输出电压的变化)而变化。依照晶体管110的导通电阻的变化，在比较器电路105的第一输入端113产生电位差。

将对预充电电路109所进行的充电操作进行描述。在本实施例中，预充电电路109对与读取存储器单元101a相连的位线进行充电。

在输入ATDP信号时，预充电电路109工作，对位线进行高速充电。

这里假设响应ATDP信号，在位线的电位达到想要的电平(即，由反馈偏压电路103A确定的箝位电位)之前，停止预充电电路109。于是，位于反馈偏压电路103A输出侧的晶体管110与读取存储器单元101a的阈值电压无关地保持关断状态，而且由电流源电路115A对位线缓慢而连续地进行充电，直到位线被充电到想要的电平。即使在改变了流经读取存储器单元101a的电流电平时，节点106N的电位仍不产生严重的变化。

原因如下。在位线的电位低于由反馈偏压电路103A确定的箝位电位时，反馈偏压电路103A中的节点111N的电位与流经读取存储器单元101a的电流电平无关，并不改变。如下设置位于反馈偏压电路103A中并与驱动电路111的输出端相连的节点111N的电位：当位线的电位接近箝位电位的电位(即，想要的电平)时，根据由流经与预充电电路109的输出端相连的节点109N的电流电平所引起的节点109N的电位的小变化，改变节点111N的电位。

通常，依赖于读取存储器单元101a的类型，在不同的系统中确定反馈偏压电路103A的箝位电位。通常，将箝位电位所表示的箝位电压确定为当从读取存储器单元101a读取时，不破坏数据，而且流经位线的电流电平为尽可能地高的范围内的电平。

因此，当位线的电位低于箝位电位的电位时，流经位线的电流电平并不与所期望的改变的那么多，而且反馈偏压电路103A并不向所期望的那样工作。结果，比较器电路105的第一输入端113的电位并不发生很大的变化。

当由于流经位线的电流电平并不发生很大的改变，而节点106N的电位并未发生很大改变时，比较器电路105的比较操作变慢。这延长了从读取存储器单元101a中读取数据所需的读取时间。由于这个原因，在没有对位线进行足够的充电时，延长了读取时间。

接下来，对即使在响应ATDP信号(即，位于预充电电路109输出侧的晶体管109a保持导通状态时)，位线的电位达到想要的电平(即，由反馈偏压电路103A确定的箝位电位)之后，预充电电路109仍然保持工作的情况进行描述。

在这种情况下，位线被充电到反馈偏压电路103A设置的箝位电位。即使预充电电路109工作，以充电更多，反馈偏压电路103A中的节点111N的电位下降，将预充电电路109的晶体管109b关断。结果，预充电电路109停止充电操作。晶体管110也被关断，从而不再对位线进行充电。但是，电流源电路115A对节点106N进行充电。因此，存在节点106N可能被充电到由电流源电路115A确定的充电极限的可能性。在这个示例中，节点106N的电位可以上升到接近电源VCC的电位的电平，小于n沟道晶体管104a的阈值电压的电位。

如上所述，对反馈偏压电路103A的晶体管110的栅极电压进行充电，而且在晶体管110的漏极电压和源极电压之间存在电压差。因此，在预充电电路109对位线的充电完成之后，依照流经读取存储器单元101a的电流电平，对节点106N的电位进行充电。

虽然节点106N存在很大的电位差，当节点106N的电位升高到特定的电平时，与节点106N相连的比较器电路105并不能以高速工作，除非节点106N的电位下降到比较器电路105的工作点。这意味着在从读取存储器单元101a中读取操作期间，这段时间被浪费掉了。

在当节点106N的电位通过充电而上升时，预充电电路109响应ATDP信号，完成预充电操作，而且想要的电流电平流经位线的情况下，节点106N的电位在位线的充电操作完成的同时，停止上升。然后，开始从读取存储器单元101a的读取操作。

但是，节点106N具有比位线短得多的线路，因此与整条位线相比，可以在非常短的时间内进行充电。因此，在预充电电路109的预充电操作完成之后，即使响应ATDP信号，对节点106N进行短时间的充电时，节点106N的电位上升。

实际的器件包含了物理条件上的不同，例如，电压、温度和生产过程等。事实上很难为ATDP信号提供最佳的预充电脉冲宽度。

综合地考虑到这些问题，可以如下进行整个读取操作，以便缩短从读取存储器单元101a的读取时间。

具体地，最好设置预充电周期的脉冲宽度，使节点106N被充电，其电位上升，直到对位线完全充电，而不是让位线充电不完全。在这种情况下，在完成充电操作，而且节点106N的电位下降到比较器电路105的工作点之后，执行读取操作。

同样，在这种情况下，浪费了直到节点106N的电位下降到比较器电路105的工作点这段时间。

流经位线的电流电平与选择字线WL的操作密切相关。

例如，在读取存储器单元101a是闪速存储器单元时，除非字线的电位达到所希望的电平，读取存储器单元101a的晶体管的栅极电压很低。结果，流经位线的电流电平也很低。

在从电流源电路115A提供的电流电平不依赖于位线的电位，从而不进行充电，而且流经位线的电流电平很低的情况下，位线的电位达到所希望的电平、以及足够的电流电平流经位线需要很长时间。这也延长了从读取存储器单元101a读取的时间。

通常，并行执行字线WL的选择和位线BL的充电，以便缩短从读取存储器单元读取的时间。当在中途中止了位线的选择时(具体地，当字线的电位没有达到计划的电平，而字线被充电到想要的箝位电位时)，流经位线的电流电平比字线的电位达到所希望的电平时低。因此，相对于位线，电流源115A的供电能力强，而节点106N的电位以加速的方式上升。节点106N的电位在短时间内增加。

此后，将对由节点111N的电位控制预充电电路109的情况进行描述，所述节点111N位于反馈偏压电路103A的输出侧，即，与晶体管110的栅极相连。

最初提供节点111N来确定选中的位线的箝位电位，因此，节点111N的电位依照在箝位电位附近的节点109N的电位很小的变化而变化。

但是，由于以下原因，节点111N的电位不能用于控制预充电电路109。位线的电位接近于箝位电位，而位线几乎完全充电。因此，预充电电路109几乎没有供电能力，而位线不能被充电到比反馈偏压电路103A设置的箝位电位更高的电平。

如上所述，即使由反馈偏压电路103A设置位线的箝位电位，并由预充电电路109对其进行快速充电的情况下，仍然很难缩短读取时间。

发明内容

按照本发明的一个方面，一种用于读取存储在存储器单元中的信息的读取电路，该读取电路包括：电流源电路，用于向与存储器单元相连的位线提供电流；比较电路，用于将由电流源电路提供电流的位线的电位与参考电位相比较，从而输出存储在存储器单元中的信息；断开电路，用于在预定的条件下，将比较电路和存储器单元相互电断开；充电电路，用于对位线进行充电，当位线的电位超过预定的电位时，充电电路停止对位线的充电；以及放电电路，用于在位线的电位超过预定的电位时，对位线进行放电。

在本发明的一个实施例中，所述断开电路包括反馈偏压电路，用于在位线的电位超过预定的电位时，将比较电路和存储器单元相互电断开。

在本发明的一个实施例中，所述反馈偏压电路以反馈方式控制位线的电位，并将位线的电位限制在比较电路的预定工作范围内。

在本发明的一个实施例中，所述断开电路包括分离电路，用于根据预定的信号，将比较电路和存储器单元相互电断开。

在本发明的一个实施例中，所述充电电路以反馈方式控制位线的电位，并将位线的电位限制在比较电路的预定工作范围内。

在本发明的一个实施例中，所述读取电路还包括参考电压发生电路，用于产生表示参考电位的参考电压。

在本发明的一个实施例中，所述参考电压发生电路包括参考充电电路，用于对与参考单元线路的参考位线进行充电，在参考位线的电位超过预定的电位时，参考充电电路停止对参考位线的充电。当充电电路对与存储器单元相连的位线进行充电时，参考电路与参考充电电路短路。

在本发明的一个实施例中，根据利用具有与存储器单元具有相同电特性的有源元件产生的输入控制信号，控制电流源电路的电流驱动能力，以补偿存储器单元的电特性上的波动。

按照本发明的另一方面，一种半导体存储装置，该半导体存储装置包括：存储器单元阵列，包括多个存储器单元，每个存储器单元都能够将信息存储在其中；以及读取电路，用于读取存储在从多个存储器单元中选择的一个存储器单元中的信息。所述读取电路包括：电流源电路，用于向与所述的一个存储器单元相连的位线提供电流；比较电路，用于将由电流源电路提供电流的位线的电位与参考电位相比较，从而输出存储在所述的一个存储器单元中的信息；断开电路，用于在预定的条件下，将比较电路和所述的一个存储器单元相互电断开；充电电路，用于对位线进行充电，当位线的电位超过预定的电位时，充电电路停止对位线的充电；以及放电电路，用于在位线的电位超过预定的电位时，对位线进行放电。

在本发明的一个实施例中，所述充电电路根据充电开始信号，开始对位线进行充电。根据地址端信号转换的检测，来产生所述充电开始信号。

在本发明的一个实施例中，多个存储器单元中的每一个都是闪速存储器单元、磁阻元件或只读存储器单元。

按照本发明，所述充电电路对位线进行充电，但在位线的电位超过预定的电位时，充电电路停止对位线的充电，而放电电路对位线进行放电。因此，能够使位线的电位以较高的速度达到想要的电平，从而可以高速地读取存储在存储器单元中的信息。

通过利用反馈偏压电路的漏极节点电压，控制位线的充电完成操作，在完成位线的充电操作之后，可以依照流经位线的电流电平，高速地产生输入到比较电路的电位差。此外，在完成位线的充电操作之后，在位线的充电周期期间，利用反馈偏压电路的漏极节点电压，产生位线的漏电通道，从而输入到比较电路的节点的电位立即位于比较电路的工作范围之内。因此，防止了在对位线进行充电时，输入到比较电路的节点的电位的不必要的升高。

因此，这里描述的本发明能够提供一种从读取存储器单元中高速读取信息的读取电路和一种包括这种读取电路的半导体存储装置。

通过参照附图阅读和理解以下详细描述，本领域的技术人员将清楚本发明的这些和其他优点。

附图说明

图1是按照本发明的一个示例描述了半导体存储装置150的局部结构的方框图；

图2示出了用在图1所示的存储器单元阵列中的示例性闪速存储器单元的电路结构；

图3是图1所示的电流源电路的电路结构；

图4是图3所示的电流源电路和流经位线的电流的伏安特性的曲线图；

图5A示出描述了图1所示的节点11N的电位随时间改变的电压波形；

图5B示出描述了图1所示的节点12N的电位随时间改变的电压波形；

图5C示出描述了PRC信号电压随时间改变的电压波形；

图6示出了图1所示的反馈偏压电路中的逆变器电路的电路结构；

图7示出了图1所示的预充电电路中的逆变器电路的电路结构；

图8示出了输入图6和图7所示的逆变器电路的信号的定时之间的关系；

图9示出了图1所示的参考电压发生电路的电路结构；

图10示出了另一参考电压发生电路的电路结构；

图11示出了可用于本发明的预充电电路(图1)和包含在参考电压发生电路(图9)中的预充电电路的电路结构；

图12示出了用于产生施加在图3所示的负载电路的p沟道晶体管的栅极上的LBIAS信号的LBIAS电压发生电路的电路结构；

图13示出了由LBIAS电压发生电路产生的LBIAS信号的伏安特性；

图14示出了图3所示的电流源电路的伏安特性；

图15示出了另一LBIAS电压发生电路的电路结构；

图16示出了可用于本发明的MRAM的电路结构；

图17示出了适用于存储器单元为MRAM时的LBIAS电压发生电路的电路结构；

图18A示出了包括n沟道晶体管4c作为负载电路的电流源电路的电路结构；

图18B示出了图18A所示的电流源电路的伏安特性；

图19A示出了包括p沟道晶体管4d作为负载电路的电流源电路的电路结构；

图19B示出了图19A所示的电流源电路的伏安特性；

图20A示出了包括电阻4e作为负载电路的电流源电路的电路结构；

图20B示出了图20A所示的电流源电路的伏安特性；

图21示出了用于从存储器单元中读取信息的传统读取电路的电路结构；

图22示出了用于从存储器单元中读取信息的另一传统读取电路的电路结构；以及

图23是按照本发明的另一示例描述了半导体存储装置的局部结构的方框图。

具体实施方式

此后，将通过参照附图的描述性示例，对按照本发明的半导体存储装置进行描述。

图1是按照本发明的一个示例描述了半导体存储装置150的局部结构的方框图。

半导体存储装置150包括：存储器单元阵列2，包括多个存储器单元；以及读取电路1，用于读取存储在存储器单元阵列2中的多个存储器单元之中的选中存储器单元(读取存储器单元)中的信息。

读取电路1包括：电流源电路15，用于向与读取存储器单元相连的位线BL提供电流；比较器电路5，用作比较电路；预充电电路6，用作充电电路；断开电路30，用于在预定的条件下，将比较器电路5和读取存储器单元相互电断开；位线漏电电路7，用作放电电路；以及位线选择晶体管8。

读取电路1还可以包括参考电压发生电路10，用于产生参考电压。

比较器电路5将由电流源电路15提供电流的位线的电位与参考电位相比较，从而输出存储在读取存储器单元中的信息。

预充电电路6对位线进行充电，在位线的电位超过预定的电位时，停止对位线的充电。

在位线的电位超过预定的电位时，位线漏电电路7对位线进行放电。

断开电路30包括反馈偏压电路3。电流源电路15包括负载电路4。

存储器单元阵列2中的多个存储器单元为闪速存储器单元，并排列在矩阵中。

图2是描述了包含在存储器单元阵列2中的多个闪速存储器单元中的示例性闪速存储器单元2a(读取存储器单元)的电路图。

字线WL与闪速存储器单元2a的栅极相连。

作为图1所示的负载电路4，使用p沟道晶体管4a。

图3是包括p沟道晶体管4a作为负载电路4的电流源15的电路图。将LBIAS信号提供给p沟道晶体管4a的栅极。

回到图1，反馈偏压电路3限制了从电流源电路15流经位线BL的电流电平，从而位线BL的电位稳定在预定的电平。具体地，反馈偏压电路3用以依照流经读取存储器单元的电流电平，标明位线的电位变化的程度。

为此目的，在位线的电位超过预定的电位时，反馈偏压电路3将比较器5和读取存储器单元相互电断开。

比较器电路5与位线BL相连，用于从读取存储器单元传递数据。比较器电路5将与从电流源电路15向位线BL提供的电流电平相对应的电位与预定的参考电位相比较，并从其输出端输出比较的结果，作为存储在读取存储器单元中的信息。

预充电电路6通过响应外部充电开始信号，向位线BL提供充电电流，对位线BL进行充电，并在位线BL的电位超过预定的电位时，停止对位线BL的充电。

将预充电电路6的供电能力设置得比电流源电路15的供电能力高足够多。

在位线BL的电位超过预定的电位时，位线漏电电路7对位线BL进行放电。

位线选择晶体管8根据输入到位线选择晶体管8的栅极的位线选择信号，将节点11N与读取存储器单元相连或断开。

具有上述结构的读取电路1如下进行工作。

按照传统的方式，由字线WL和位线BL(图2)选择读取存储器单元2a(图2)。同样，以传统的方式，对选中的位线BL进行充电。在开始对位线BL进行充电之前，位线BL的电位为地电平。

由输入的PRC(预充电)信号的预充电周期确定何时开始对位线BL进行充电。与ATDP信号一样，根据由例如地址转换检测电路(未示出)所产生的信号产生PRC信号，所述地址转换检测电路用于检测指定存储器单元阵列2中的读取存储器单元2a的地址的地址端信号的转换。

在开始对位线BL进行充电之前，位线BL的电位为地电平。因此，节点12N的电位也为地电平。在这种情况下，输出节点13N的电位为VCC电平，并且晶体管31导通。这样，节点11N的电位为地电平，从而节点14N的电位为VCC电平，并且晶体管61导通。晶体管62关断。

当由于某些原因，节点11N的电位不为地电平时，可以在开始充电操作之前，通过额外提供的用于将节点11N的电位初始化为地电平的晶体管，使节点11N的电位变为地电平。

当PRC信号进入预充电周期，即从“L”电平变为“H”电平，以便开始对位线BL进行充电时，晶体管62和晶体管72导通。

如上所述，由于在开始对位线BL进行充电时，晶体管61导通，开始预充电电路6对位线BL的充电操作。

当开始对选中的位线BL进行充电时，节点12N的电位上升，而与读取存储器单元2a相连的字线WL也开始充电。

可以在选中的位线BL完全充电之前或之后，完成对字线WL的选择。

首先，将讨论在选中的位线BL完全充电之前，完成对字线WL的选择的情况。

在这种情况下，在选中的位线BL的预充电周期的后半段期间，选中的字线WL的电位达到计划中的电位。读取操作所需的电流电平流经选中的位线BL。

如下设置逆变器32。当选中的位线BL的电位达到由反馈偏压电路3所确定的箝位电位时，即，当完成对选中的位线BL的充电时，节点13N的电位依照节点12N的电位的变化，快速地从“H”电平转为“L”电平。当节点13N的电位从“H”电平转为“L”电平时，晶体管31从导通状态转为关断状态。于是，流经晶体管31的电流电平下降，从而通过电流源电路15的充电，节点11N的电位增加。

当节点11N的电位增加到预定的电平时，预充电电路6中的逆变器电路63工作。设置逆变器63，从而将节点14N的电位从“H”电平转为“L”电平。即，从预充电电路6向位线BL提供的电流电平下降。

当节点11N的电位增加时，晶体管71导通。从而，通过位线漏电电路7，为节点12N形成漏电通道，从而，漏电流流经漏电通道。

如上所述，从预充电电路6向位线BL提供的电流电平下降，通过位线漏电电流7引起了漏电流的流动。同样，电流流过读取存储器单元2a(图2)，降低了节点12N的电位。结果，晶体管31导通，节点11N的电位下降。

当节点11N的电位下降时，预充电电流6工作，对位线BL进行充电，而流经位线漏电电流7的漏电流电平下降。

作为这些操作的结果，在位线BL完全充电之后，PRC信号为“H”电平时，节点11N的电位可以保持在特定的电平。

当预充电周期结束时，PRC信号转为“L”电平。紧接在完成充电操作之后，可以控制节点11N的电位，使得晶体管31关断，其电压位于阈值电压附近，而且在晶体管31的源极和漏极之间存在一定的电压差。在下面的描述中，这种状态将被称为“状态A”。

接下来，将讨论在选中的位线BL完全充电之后，完成对字线WL的选择的情况。

在这种情况下，即使在选中的位线BL的预充电周期完成之后，选中的字线WL的电位仍未达到计划中的电位。读取操作所需的电流电平未流经选中的位线BL。

同样在这种情况下，以上述相同的方式设置逆变器63。即，对位线BL进行充电，直到其电位达到由反馈偏压电路3确定的箝位电位；而在节点11N的电位达到预定电平时，停止预充电电路6的充电操作。

位线漏电电路7也开始工作。即使在流经位线BL的电流电平很低，而且位线WL的电位未达到计划中的电平时，随着节点11N的电位的增加，由位线漏电电路7引起的漏电流电平增加。节点11N的电位的增加停止在特定的电平。

结果，可以将晶体管31和节点11N的电位的状态控制为状态A。

以这种方式，紧接在预充电周期完成之后，可以将晶体管31和节点11N的电位的状态控制为状态A，而与在选中的位线BL完全充电之前或之后，是否完成对字线WL的选择无关。

接下来，将对紧接在预充电周期之后存在状态A时所进行的读取操作进行描述。

流经位线的电流电平依照读取存储器单元2a(图2)的晶体管的阈值电压发生变化。

首先，将对在读取存储器单元2a的晶体管的阈值电压为低，且流经读取存储器单元的电流电平为高时所进行的读取操作进行描述。

在这种情况下，节点12N的电位依照选中的位线BL的电容和电阻下降。

当节点12N的电位下降时，节点13N的电位增加。晶体管31的栅极和源极之间的电压差超过晶体管31的阈值电压，晶体管31导通。当在晶体管31的漏极和源极之间存在一定的电压电平差，而且晶体管31导通时，节点11N的电位立即开始下降。此后，根据从电流源电流15提供的电流电平与流经读取存储器单元2a(图2)的电流电平之间的差确定的电位下降。由于选中的位线BL具有非常大的电容和非常大的电阻，电容和电阻的影响使选中的位线BL的电位逐渐地下降。

当从电流源电路15提供的电流电平与流经读取存储器单元2a的电流电平平衡时，位线BL的电位最终稳定下来。

图4是描述了电流源电路15的伏安特性、当流经位线BL的电流电平为高时的位线BL的伏安特性和当流经位线BL的电流电平为低时的位线BL的伏安特性的曲线图。

在图4中，C1代表在从电流源电路15提供的电流电平与流经读取存储器单元2a(图2)的电流电平平衡时的位线BL的电位。

位线BL的电位稳定在C1。电位C1不依赖于预充电电流6对位线BL进行充电的电位。直到位线BL的电位达到电位C1，位线BL的电位由流经读取存储器单元2a的晶体管的电流电平与从电流源电路15提供的电流电平之间的差确定。

接下来，将描述在读取存储器单元2a的晶体管的阈值电压为高，且流经读取存储器单元的电流电平为低时所进行的读取操作。

在这种情况下，节点12N的电位非常缓慢地下降。原因是流经位线BL的电流电平低，而且位线BL的电容和电阻非常大。

由于节点12N的电位并未发生实质上的改变，晶体管31关断。电流源电路15开始对节点11N进行充电，而与节点12N的电容或电阻无关。由于节点11N的电容和电阻比整条位线BL的电容和电阻小得多，以非常高的速度对节点11N进行充电。

如上所述，依照流经位线BL的电流电平，即依照读取存储器单元2a的晶体管的阈值电压，有效地改变了晶体管31的操作。当流经位线BL的电流电平为低时，节点11N以非常高的速度充电。

因此，在较短的时间周期中，根据流经位线的电流电平，节点11N电位的改变程度增加。这使比较器电流5能够高速工作，从而能够高速读取在读取存储器单元2a中的数据。

图5A示出描述了节点11N(图1)的电位随时间改变的电压波形，图5B示出描述了节点12N(图1)的电压随时间改变的电压波形，以及图5C示出描述了PRC信号电压随时间改变的电压波形。

在图5A和图5B中，曲线a1代表流经位线BL的电流电平为高时的情况。曲线a2代表流经位线BL的电流电平为低时的情况。

存在这样一种情况：虽然读取存储器单元2a的晶体管的阈值电压为高，在处理条件之类中的变化引起流经读取存储器单元的电流电平比预定的电平高。在这种情况下，在读取存储器单元2a的阈值电压为低时，流经读取存储器单元的电流电平也增加。

在这种情况下，可以通过增加电流源电路15的供电能力，从而向晶体管31提供足够的电流电平，来获得充电节点11N所需的电流电平。由于节点11N的电容和电阻很小，节点11N的电位可以快速地增加。

因此，在完成位线的充电操作时，即在PRC信号(图5C)处于“L”电平时，节点11N的电位快速地改变，而用于控制预充电电路6的充电操作的逆变器电路63高速地工作。因此，可以清楚地区分预充电电路6导通还是关断。具体地，当打开充电操作时，晶体管61完全导通，而当关闭充电操作时，晶体管61完全关断。因此，预充电电路6的节点14N的电位并不变化为中间电平，而且预充电电路6的工作效率很高。

锁存电路可以与比较器电路5的输出端相连，从而对在读取操作之后，从比较器电路5输出、从读取存储器单元读取的数据进行锁存。在这样的结构中，在锁存数据之后，反馈偏压电路3的逆变器电路32不需要进行操作。在这种情况下，可以设置逆变器32只在读取操作期间进行操作，从而在锁存数据之后，击穿电流不流动。

图6是描述了反馈偏压电路3(图1)的逆变器电路32的特定结构的电路图。

逆变器电路32包括p沟道晶体管33、p沟道晶体管34和n沟道晶体管35。

p沟道晶体管33包括提供有SAEB(读出放大使能禁止)信号(读出放大使能信号的反相信号)的栅极、与电源VCC相连的源极和漏极。

p沟道晶体管34包括与节点12N相连的栅极、与p沟道晶体管33的漏极相连的源极和与节点13N相连的漏极。

n沟道晶体管35包括与节点12N相连的栅极、接地的源极和与节点13N相连的漏极。

因此，节点12N与p沟道晶体管34的栅极和n沟道晶体管35的栅极相连。节点13N与p沟道晶体管34的漏极电极和n沟道晶体管35的漏极相连。

逆变器电路32接收代表从读取存储器单元2a的读取操作的时间周期的SAEB信号。当SAEB信号为“L”电平时，接收锁存的信号。

在此周期期间，逆变器电路32作为逆变器。除了这个周期之外，用于接收SAEB信号的p沟道晶体管33关断，从而逆变器电路32可以关断击穿电流。

图6所示的逆变器电路32的结构只是示例，按照本发明的逆变器电路可以具有实质上具有相同的功能的任何其他结构。

对于预充电电流6的逆变器电路63，只在预充电周期中进行操作就足够了。因此，逆变器电路63可以具有与逆变器电路32一样的结构，只在预充电周期中执行操作，而在此周期之外，关断击穿电流。

图7是描述了预充电电路6(图1)的逆变器电路63的特定结构的电路图。

逆变器电路63包括p沟道晶体管64、n沟道晶体管65和n沟道晶体管66。

p沟道晶体管64包括与节点11N相连的栅极、与电源VCC相连的源极和与节点14N相连的漏极。

n沟道晶体管65包括与节点11N相连的栅极、源极和与节点14N相连的漏极。

n沟道晶体管66包括提供有PRC信号的栅极、接地的源极和与n沟道晶体管65的源极相连的漏极。

因此，节点11N与p沟道晶体管64的栅极和n沟道晶体管65的栅极相连。节点14N与p沟道晶体管64的漏极和n沟道晶体管65的漏极相连。

同样，图7所示的逆变器电路63的结构只是示例，按照本发明的逆变器电路可以具有实质上具有相同的功能的任何其他结构。

图8示出描述了图6所示的SAEB信号的电压和图7所示的PRC信号的电压随时间变化的曲线图。

在从读取存储器单元2a的读取操作期间，以及直到完成充电操作之后(PRC信号下降之后)，对从比较器电路5输出的数据进行锁存时，SAEB信号为“L”电平就足够了。在开始预充电电路6的充电操作时，并不需要SAEB信号为“L”电平。

图9是描述了用于向比较器电路5(图1)提供参考电压的参考电压发生电路10的特定结构的电路图。

参考电压发生器电路10具有与读取电路1相类似的结构。具体地，参考电压发生器电路10包括：电流源电路15R、反馈偏压电路3R、预充电电路6R、位线漏电电路7R和位线选择晶体管8AR，其中电流源电路15R包括负载电路4R。电流源电路15R、负载电路4R、反馈偏压电路3R、预充电电路6R、位线漏电电路7R和位线选择晶体管8AR分别具有与电流源电路15、负载电路4、反馈偏压电路3、预充电电路6、位线漏电电路7和位线选择晶体管8(图1)相同的结构和功能。

通过设置与参考单元2A相连的位线BL的电容和电阻与读取存储器单元2a(图2)的位线的电容和电阻相同，在预充电周期期间，参考电压发生电路10中节点12NR的电位变化与读取电路1的节点12N的电位变化相同。

设置参考单元2A，使适当的电流流向比较器电路5(图1)。

具体地，当预充电周期结束之后，读取电路1从存储器单元中读取数据时，节点11N的电位依赖于流经读取存储器单元的电流电平。设置参考单元2A，使得参考单元2A所产生的电位位于节点11N的电位波动宽度的中间电平。

在包含在存储器单元阵列2中的读取存储器单元2a和参考单元2A均为闪速存储器的情况下，通过改变其阈值电压可以控制流经读取存储器单元2a的电流。参考电压发生电路10适合于这种情况。

在诸如读取存储器单元2a是包括TMR(隧道磁阻)元件的MRAM的情况下，用一个TMR元件难以形成用于产生具有流经与读取存储器单元相连的位线的电流的高电平和低电平之间的中间电平的电流的参考单元。

图10是描述了另一示例性参考电压发生电路10A的电路图。

参考电压发生电路10A包括参考单元21A和22A。参考单元21A用于产生具有流经位线的高电平的电流，而参考单元22A用于产生具有流经位线的低电平的电流。

分别与两个参考单元21A和22A相连的两条位线相互连接，从而来自参考单元21A和22A的输出相互短路。这样，产生了具有位于参考单元21A和22A的电位之间的中间电平的电流，来产生参考电压发生电路10A的参考电压。

通过包括具有这种结构的参考电压发生电路10A，按照本发明的读取电路适用于闪速存储器单元之外的其他存储器单元。

参考电压发生电路10A具有图9所示的参考电压发生电路10两倍的供电能力。因此，一个参考电压发生电路10A可以与两个比较器电路5相连。从而，可以减少半导体存储装置中参考电压发生电路的数目。

在读取电路1所执行的实际读取操作中，由于噪声或其他因素，由比较器电路5比较的节点11N的电位和参考电压的电位可能不是理想的。

图11示出了可以代替预充电电路6、6R(图9)，包含在读取电路1(图1)和参考电压发生电路10(图9)中的预充电电路6A、6AR的电路结构。

预充电电路6A、6AR具有与预充电电路6、6R相同的结构，除了预充电电路6A、6AR在晶体管61和晶体管62之间包括EQ(均衡)节点。

通过相互连接预充电电路6A的EQ节点与预充电电路6AR的EQ节点，在PRC信号处于代表预充电周期的开始的激活状态的周期中(即，PRC信号处于“H”电平的周期)，预充电电路6A与6AR短路。

这样，在PRC信号处于“H”电平时，即，在预充电电路6A、6AR(图11)的晶体管62导通时，通过晶体管62，与读取存储器单元2a相连的位线BL和与参考单元2A相连的位线BL相互短路。因此，在预充电周期结束之后，在参考电压发生电路10中产生稳定的中间电位，从而可以高速地执行读取操作。

图12是用于产生施加在负载电路4(图3)的p沟道晶体管4a的栅极上的LBIAS信号的LBIAS电压发生电路120的电路图。

负载电路4可以包括或不包括LBIAS电压发生电路120。

在图12中，以与读取存储器单元2a的晶体管的栅极相连的字线WL的电压实质上相同的电压为闪速单元晶体管2b的栅极供电。

由LBIAS电压发生电路120产生的LBIAS电压信号的电平，依照栅极电压、电源电压、环境温度和闪速单元晶体管2b的生产过程中的其他变量，发生变化。

图13是描述了由LBIAS电压发生电路120产生的LBIAS信号的电平的变化的伏安特性的曲线图。

图13示出了LBIAS电压发生电路120(图12)的节点11N和晶体管4b的伏安特性。

由节点11N的特性曲线和晶体管4b的特性曲线的交点确定LBIAS电压。在图13中，由“LBIAS-1”电压代表LBIAS电压。

例如，节点11N的电流电平可以由于闪速单元晶体管2b的栅极电压的波动而发生改变。这改变了节点11N的伏安特性。

在图13中，曲线N2代表电流电平增加时的伏安特性，而曲线N3代表电流电平下降时的伏安特性。

当电流电平增加时(N2)，LBIAS电压低于LBIAS-1电压，在图13中以“LBIAS-2”表示。当电流电平下降时(N3)，LBIAS电压高于LBIAS-1电压，在图13中以“LBIAS-3”表示。

换句话说，LBIAS电压(图12)依照闪速单元晶体管2b的伏安特性而改变。

图14是描述了包括负载电流4的电流源电路15(图3)的伏安特性的曲线图。

电流源电路15的伏安特性依照读取存储器单元2a(图2)的晶体管的伏安特性而改变。换句话说，可以依照读取存储器单元2a的晶体管的伏安特性设置电流源15的伏安特性，以适于读取操作。

具体地，当流经读取存储器单元2a的晶体管的电流电平增加时(LBIAS-2)，包括负载电路4的电流源电路15的供电能力也增强。当流经读取存储器单元2a的晶体管的电流电平下降时(LBIAS-3)，包括负载电路4的电流源电路15的供电能力也下降。

依赖于读取存储器单元2a的晶体管的伏安特性改变的程度，可以从图12所示的LBIAS电压发生电流120中省去反馈偏压电路6，而只使用晶体管9。

LBIAS电压需要在预充电周期结束之前施加在负载电路4上。为了实现此目的，可以并联多个LBIAS电压发生电路，以增加供电能力。

图15示出了可用于本发明的另一LBIAS电压发生电路120A的电路结构。LBIAS电压发生电路120A包括LBIAS电压发生电路120和与LBIAS电压发生电路120的输出相连、具有较高的电流驱动能力的电流反射镜电路。

图18A示出了包括n沟道晶体管4c作为负载电路的电流源电路。

图18B是描述了图18A所示的电流源电路的伏安特性的曲线图。

图19A示出了包括p沟道晶体管4d作为负载电路的电流源电路。

图19B是描述了图19A所示的电流源电路的伏安特性的曲线图。

图20A示出了包括电阻4e作为负载电路的电流源电路。

图20B是描述了图20A所示的电流源电路的伏安特性的曲线图。

在图18B和19B中(在n沟道晶体管4c和p沟道晶体管4d被用作负载电路的情况下)，代表电流源电路特性的曲线与代表位线特性的曲线的交点之间的电压差小于图4中的电压差。这表示在图18B和19B的情况下，即使在电流源电路的伏安特性存在变化时，位线电位仍要比图4的情况稳定。

在图20B中(在电阻4e被用作负载电路的情况下)，位线的电位是稳定的，与晶体管特性的变化无关。通过调整电阻值，电压差可以大于n沟道晶体管4c或p沟道晶体管4d被用作负载电路的情况。

图23是按照本发明的另一示例描述了半导体存储装置150A的局部结构的方框图。

半导体存储装置150A具有与半导体存储装置150相同的结构，除了断开电路30包括了分离电路20以代替反馈偏压电路3，分离电路20包括提供有中间电压信号的栅极的n沟道晶体管。

分离电路20根据中间电压信号，将比较器电路5与存储器单元相互电断开。

在半导体存储装置150A中，中间电压信号可以公用于多个读取电路。因此，与图1所示的半导体存储装置150相比，可以降低由流过晶体管的击穿电流所引起的功率消耗。

通过中间电压信号，可以调整位线的箝位电位。

包含在图1所示的半导体存储装置150中的反馈偏压电路3具有动态放大功能，对于实现高速读取操作是很有利的。

在上述示例中，使用闪速存储器作为存储器单元。可以使用根据流经位线的电流电平读取信息的任何类型的存储器，而且提供了实质上相同的效果。

例如，MRAM可以用作存储器单元。

图16示出了用作存储器单元的示例性MRAM 2c的电路结构。

MRAM 2c包括用作存储信息的存储器件的TMR元件161和晶体管162。晶体管162的栅极与字线WL相连。

图17示出了适用于存储器单元是MRAM的情况的LBIAS电压发生电路120B的电路结构。

LBIAS电压发生电路120B具有与图12所示的LBIAS电压发生电路120相同的结构，除了在LBIAS电压发生电路120B中，代替具有可调阈值电压的闪速单元晶体管2b，使用了两个不同的TMR元件的组合。

即使在存储器单元不是非易失性存储器单元，例如，是只读存储器(例如，掩模ROM)时，仍然可以应用本发明。在这种情况下，以只读存储器单元代替闪速单元。

如上所述，按照本发明的读取电路高速地读取存储在存储器单元中的信息，从而改进了半导体存储装置的性能。即使在位线的电容和电阻很高时，高速读取仍是可能的。在将位线做的更长以减少存储区数目的情况下，减少了为每个存储区提供的外围元件的数目。从而，可以缩小芯片的尺寸。

同样，按照本发明，可以简化对如充电时间等半导体存储装置中的多种定时的调整。通常，考虑到生产过程中的变化来调整充电时间，以便增加存取时间。

在不偏离本发明的范围和精神的前提下，本领域的技术人员清楚并很容易实现多种其他的修改。因此，并不倾向于将所附权利要求的范围局限于这里所做的描述，而是概括地解释了权利要求。

Claims

1、一种用于读取存储在存储器单元中的信息的读取电路，该读取电路包括：

电流源电路，用于向与存储器单元相连的位线提供电流；

比较电路，用于将由电流源电路提供电流的位线的电位与参考电位相比较，从而输出存储在存储器单元中的信息；

断开电路，用于在预定的条件下，将比较电路和存储器单元相互电断开；

充电电路，用于对位线进行充电，当位线的电位超过预定的电位时，充电电路停止对位线的充电；以及

放电电路，用于在位线的电位超过预定的电位时，对位线进行放电。

2、按照权利要求1所述的读取电路，其特征在于所述断开电路包括反馈偏压电路，用于在位线的电位超过预定的电位时，将比较电路和存储器单元相互电断开。

3、按照权利要求2所述的读取电路，其特征在于所述反馈偏压电路以反馈方式控制位线的电位，并将位线的电位限制在比较电路的预定工作范围内。

4、按照权利要求1所述的读取电路，其特征在于所述断开电路包括分离电路，用于根据预定的信号，将比较电路和存储器单元相互电断开。

5、按照权利要求1所述的读取电路，其特征在于所述充电电路以反馈方式控制位线的电位，并将位线的电位限制在比较电路的预定工作范围内。

6、按照权利要求1所述的读取电路，其特征在于所述读取电路还包括参考电压发生电路，用于产生表示参考电位的参考电压。

7、按照权利要求6所述的读取电路，其特征在于：

所述参考电压发生电路包括参考充电电路，用于对与参考单元相连的参考位线进行充电，在参考位线的电位超过预定的电位时，参考充电电路停止对参考位线的充电，以及

当充电电路对与存储器单元相连的位线进行充电时，充电电路与参考充电电路短路。

8、按照权利要求1所述的读取电路，其特征在于：

根据利用具有与存储器单元具有相同电特性的有源元件产生的输入控制信号，控制电流源电路的电流驱动能力，以补偿存储器单元的电特性上的波动。

9、一种半导体存储装置，该半导体存储装置包括：

存储器单元阵列，包括多个存储器单元，每个存储器单元都能够将信息存储在其中；以及

读取电路，用于读取存储在从多个存储器单元中选择的一个存储器单元中的信息，

其中，所述读取电路包括：

电流源电路，用于向与所述的一个存储器单元相连的位线提供电流；

比较电路，用于将由电流源电路提供电流的位线的电位与参考电位相比较，从而输出存储在所述的一个存储器单元中的信息；

断开电路，用于在预定的条件下，将比较电路和所述的一个存储器单元相互电断开；

10、按照权利要求9所述的半导体存储装置，其特征在于：

所述充电电路根据充电开始信号，开始对位线进行充电，而且

根据地址端信号转换的检测，来产生所述充电开始信号。

11、按照权利要求9所述的半导体存储装置，其特征在于：多个存储器单元中的每一个都是闪速存储器单元、磁阻元件或只读存储器单元。