KR20040014337A

KR20040014337A - 판독회로 및 이를 포함한 반도체 메모리 장치

Info

Publication number: KR20040014337A
Application number: KR1020030054805A
Authority: KR
Inventors: 모리카와요시나오
Original assignee: 샤프 가부시키가이샤
Priority date: 2002-08-07
Filing date: 2003-08-07
Publication date: 2004-02-14
Also published as: CN1484248A; US6944077B2; CN100356480C; TW200414199A; US20040027904A1; JP2004071067A; TWI231506B; JP4052895B2; KR100562375B1

Abstract

메모리 셀에 저장된 정보를 판독하기 위한 판독회로는 상기 메모리 셀에 접속된 비트 라인에 전류를 공급하기 위한 전류 공급회로; 상기 메모리 셀에 저장된 정보를 출력하도록 상기 전류공급회로에 의해 전류가 공급된 상기 비트 라인의 전위와 기준 전위를 비교하기 위한 비교 회로; 소정의 조건하에서 상기 비교 회로와 상기 메모리 셀을 서로 전기적으로 차단시키기 위한 차단회로; 비트 라인을 충전하기 위한 것으로서, 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인의 충전을 정지시키는 충전 회로; 및 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인을 방전하기 위한 방전회로를 포함한다.

Description

판독회로 및 이를 포함한 반도체 메모리 장치{READING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}

본 발명은 판독회로 및 그 판독회로를 포함하는 반도체 메모리 장치에 관한 것이다.

종래에는, 예를 들면 EEPROM(Electircally Erasable and Programmable Read Only Memory), 플래쉬 EEPROM(이하에서 "플래쉬 메모리"라 한다), MRAM(Magnetic Random Access Memory) 및 OUM(Ovonic Unified Memory)등을 포함하는 다양한 형태의 전기적으로 재기록이 가능한 비휘발성 메모리가 제안되었다.

이러한 형태의 비휘발성 메모리는 메모리 셀에 데이터를 저장하고, 메모리 셀로부터 데이터를 판독한다는 공통점이 있지만 그 구조는 서로 상이하다.

예를 들면, 플래쉬 메모리들은 메모리 셀로서 부동 게이트(floating gate)를 구비하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistir; 이하에서 "트랜지스터"라 한다)을 이용한다. 플래쉬 메모리에 있어서, 전하(charge)는 메모리 셀의 부동 게이트에서 축적된다. 부동 게이트에서 축적되는 전하의 양에 따라 트랜지스터의 게이트 전극의 문턱전압이 변한다. 문턱 전압과 동일하거나 높은 전압이 트랜지스터의 게이트 전극에 인가되는 경우, 전류는 트랜지스터에 흐른다. 본 명세서에 있어서, 트랜지스터의 게이트 전극의 문턱전압을 "트랜지스터의 문턱전압" 또는 " 문턱전압"이라 한다.

일반적으로, 부동 게이트에 축적되는 전하량은 데이터와 관련되고, 그래서 트랜지스터의 문턱전압은 데이터와 관련된다.

플래쉬 메모리로부터 데이터를 판독하기 위하여, 메모리 셀이 워드 라인 및 비트 라인을 통해 복수의 메모리 셀로부터 선택되고, 소정의 전압이 비트 라인을 통해 선택된 메모리 셀의 드래인 전극에 인가된다. 그 다음, 상기 메모리 셀에 흐르는 전류의 레벨은 상기 인가된 전압이 문턱전압보다 높거나 낮음에 따라 변한다. 이상적으로는, 인가된 전압이 문턱전압보다 낮은 경우, 전류는 메모리 셀에 흐르지 않는다. 그러므로, 메모리 셀에 저장된 데이터는 감지 증폭기등을 사용하여 문턱 전압에 따른 메모리 셀에 흐르는 전류의 레벨에 있어서의 변화, 보다 구체적으로는메모리 셀에 접속된 비트 라인에서 흐르는 전류의 레벨의 변화를 감지함으로써 정보로서 판독될 수 있다.

MRAM은 플래쉬메모리와는 다른 구조를 가진다. 예를 들면, TMR(Tunnel Magnetoresistance) 소자와 트랜지스터의 결합을 갖는 MRAM이 제안되었다.

MRAM의 경우, 데이터는 플래쉬 메모리에서와 실질적으로 동일한 방식으로 메모리 셀로부터 판독된다. 특히, 소정의 전압이 메모리 셀에 접속된 비트 라인에 인가되고, 상기 비트 라인에 흐르는 전류의 레벨의 변화는 감지 증폭기등에 의해 감지된다.

메모리 셀에 흐르는 전류의 레벨의 변화를 감지하기 위한 회로에 있어서, 메모리 셀에 흐르는 전류의 레벨의 변화도를 감소시키고, 전류의 레벨의 변화를 빠르게 감지하여 메모리 셀의 실행을 개선하는 것이 바람직하다.

도 21은 종래의 판독회로(100)을 나타내는 회로도이다.

메모리 셀로부터 정보를 판독하기 위한 판독회로(100)는 복수의 메모리 셀을 갖는 메모리 셀 어레이(101)로부터 소정의 메모리 셀을 선택하기 위한 비트 라인 선택 트랜지스터(102), 상기 비트 라인 선택 트랜지스터(102)에 접속된 피드백 바이어스 회로(103), 상기 피드백 바이어스 회로(103)에 접속된 전류 공급회로(115) 및 비교기 회로(105)를 포함한다. 상기 전류 공급 회로(115)는 부하 회로(104)를 포함한다. 메모리 셀 어레이(101)에서의 복수의 메모리 셀은 워드 라인(WL) 및 비트 라인(BL)에 각각 접속된다.

비교기 회로(105)는 제 1입력 단자(113), 제 2입력단자(107) 및 출력단자(108)을 구비한다. 상기 제 1입력 단자는 전류 공급회로(115) 및 피드백 바이어스 회로(103)을 접속하기 위한 접속점(노드 (106))에 접속된다. 상기 제 2입력 단자(107)에는 기준 전압이 인가된다. 상기 비교기 회로(105)는 제 2입력 단자(107)로부터 공급된 기준 전압의 전위를 제 1입력 단자(113)에 접속된 노드(106)의 전위와 비교하고, 출력단자(108)로부터의 정보로서 상기 비교의 결과를 출력한다.

상술한 구조를 갖는 판독회로(100)는 다음과 같이 동작한다.

메모리 셀 어레이(101)에 포함된 복수의 메모리 셀 각각은 플래쉬 메모리 셀이다. 데이터를 판독할 메모리 셀은 워드 라인 및 비트 라인에 의하여 복수의 메모리 셀로부터 선택된다. 후술하는 설명에 있어서, 데이터를 판독할 메모리 셀을 "판독메모리 셀"이라 한다.

판독 메모리 셀은 복수의 메모리 셀로부터 선택되기 전에 비트 라인의 전위는 접지레벨에 있다.

우선, 상기 판독 메모리 셀에 접속된 워드 라인은 선택되고, 판독 메모리 셀에 접속된 비트 라인은 비트 라인 선택 트랜지스터(102)에 의해 선택된다.

다음으로, 전류 공급 회로(115)는 비트 라인을 충전하기 시작한다. 비트 라인이 소정의 레벨로 충전될 때, 피드백 바이어스 회로(103)은 비트 라인의 전위를 클램프(clamp)한다. 그 다음, 노드(106)의 전위는 비트 라인의 전위가 판독 메모리 셀에 흐르는 전류의 레벨 및 상기 전류 공급 회로(115)의 전율 공급능력에 따라 클램프된 후에 어떻게 변하는가에 따라 결정된다.

특히, 비트 라인의 전위가 소정의 레벨로 상승될 때, 상기 비트 라인에 접속된 피드백 바이어스 회로(103)에 포함된 인버터 회로로부터 출력된 전위는 반전된다. 그래서, 피드백 바이어스 회로(103)는 판독 메모리 셀과 비교기 회로(105)를 전기적으로 서로 차단시킨다. 판독 메모리 셀이 높은 문턱전압을 갖기 때문에 상기 판독 메모리 셀에 전류가 흐르지 않는 경우, 피드백 바이어스 회로(103)는 판독메모리 셀과 비교기 회로(105)를 서로 차단된 상태로 유지한다. 상기 판독 메모리 셀이 낮은 문턱전압을 갖기 때문에 상기 판독 메모리 셀에 전류가 흐르는 경우, 피드백 바이어스(103)의 인버터로부터의 출력은 다시 반전되고, 이에 따라 판독 메모리 셀과 비교기 회로(106)은 전기적으로 접속된다. 그 결과, 전류 공급회로(115)에 의해 전류가 인가된 노드(106)의 전위는 판독 메모리 셀의 문턱전압에 따라 변한다.

전류 공급회로(115)의 전류공급능력이 동일하게 유지되는 동안, 비교기 회로(105)의 제 1입력 단자(113)의 전위는 판독 메모리 셀에 흐르는 전류의 레벨에 따라 변한다. 본 실시예에서처럼 판독 메모리 셀이 플래쉬 메모리 셀인 경우, 상기 판독 메모리 셀에 흐르는 전류의 레벨은 상기 판독 메모리 셀의 트랜지스터의 문턱 전압에 따라 변한다. 이에 따라, 노드(106)의 전위는 판독 메모리 셀의 트랜지스터의 문턱 전압에 따라 변한다.

비교기 회로(105)의 제 2입력 단자(107)의 기준전압(이하, "REF 전압"이라 한다)은 노드(106)의 전위의 변화가 비교기 회로(105)에 의해 발견될 수 있는 레벨로 설정된다.

예를 들면, 판독 메모리 셀의 트랜지스터의 문턱전압이 높을 때의 노드(106)의 전위와 판독 메모리 셀의 트랜지스터의 문턱전압이 낮을 때의 노드(106)의 전위 사이의 중간 전압이 REF 전압으로 설정된다.

이렇게 설정됨으로써, 비교기 회로(105)는 REF 전압의 전위와 노드(106)의 전위를 비교하여 판독 메모리 셀의 트랜지스터의 문턱전압을 결정하고, 그럼으로써 판독 메모리 셀에 저장된 데이터를 판독한다.

전류 공급 회로(115)의 전류 공급 능력을 과도하게 증가시키는 것은 바람직하지 않다. 왜냐하면, 비트 라인에 흐르는 전류의 레벨에 비해 전류 공급 능력이 과도하게 커지게 되면 노드(106)의 전위는 다음과 같은 이유로 해서 판독 동작에 적합하지 않기 때문이다.

상술한 바와 같이, 노드(106)의 전위는 판독 메모리 셀의 트랜지스터의 문턱 전압에 의존한다. 비트 라인 선택 트랜지스터(102)가 전도성을 갖게 되고 비트 라인에 전류가 흐르게 될 때, 노드(106)의 전위는 판독 메모리 셀의 트랜지스터의 문턱전압에 따라 변한다. 노드 전위에 있어서의 변화도는 전류 공급 회로(115)의 전류 공급능력이 증가함에 따라 증가하게 된다. 그 이유는 전류 공급 회로(115)의 전류공급능력이 커지면 커질수록, 비트 라인에 흐르는 전류의 레벨도 커지기 때문이다. 따라서, 전류 공급 회로(115)의 전류 공급 능력이 과도하게 커지게 되면, 비트 라인의 전위가 메모리 셀로부터 데이터를 판독하기에 적합한 값에 이르기까지 긴 시간이 걸리게 되고, 이것이 판독 메모리 셀로부터 데이터를 판독하는 시간을 연장시킨다. 특히, 비트 라인의 커패시턴스가 큰 경우에는 데이터의 판독시간이 과도하게 길어진다.

판독회로(100)을 포함하는 반도체 메모리 장치의 용량을 증가시키고 제조비용을 낮추기 위해서, 회로의 크기를 줄이는 것이 필요하다. 이러한 목적을 위해, 회로의 절연층이 점점 더 얇게 제조된다. 이에 따라, 비트 라인의 용량은 점점더 커진다. 이에 따라 큰 커패시턴스 비트 라인을 가진 메모리 셀에서도 고속으로 데이터를 판독하는 판독회로가 필요하다.

이러한 판독회로를 구현하기 위해, 일본 특허공개번호 제 2000-311493호는 비트 라인을 충전하기 위한 충전회로(charge circuit)(이하에서 "프리차지 회로"라 한다)를 구비한 판독회로를 제안하였다.

도 22는 일본 특허공개번호 2000-311493호에서 개시된 판독회로(100A)를 나타내는 회로 구성도이다. 도 22에 있어서, 도 21에서의 소자와 동일한 소자는 동일한 참조번호로 표시되고, 이에 대한 설명은 생략한다. 도 21에서 실질적으로 동일한 기능을 가지는 소자는 대응하는 참조번호를 가진다(예를 들면, 피드백 바이어스 회로(103)에 대신에 피드백 바이어스 회로(103A); 전류 공급 회로(115)대신에 전류공급회로(115A)로 한다).

판독회로(100A)는 피드 백 바이어스 회로(103A), 전류 공급회로(115A), 비교기 회로(105), 및 비트 라인을 충전하기 위한 프리차지 회로(109)를 포함한다. 전류 공급 회로(115A)는 부하 회로(104a)로서 n-채널 트랜지스터를 포함한다. 프리차지 회로(109)는 전류공급회로(115A)보다 매우 큰 전류 공급능력을 가진다.

판독회로(100A)의 작동에 대하여 설명하도록 한다.

우선, 판독 메모리 셀에 접속된 비트 라인은 프리차지 회로(109)에 의해 충전된다.

상기 비트 라인이 소정의 레벨로 충전될 때, 프리차지 회로(109)에 의한 충전은 정지되고, 판독 메모리 셀에 흐르는 전류의 레벨의 변화에 따라 비교기 회로(105), 전류 공급회로(115A), 및 피드백 바이어스 회로(103A)에 의해 판독 메모리 셀로부터 정보가 판독된다.

판독 회로(100A)에 있어서, 프리차지 회로(109)가 비트 라인을 충전하는 프리차지 시간(precharge period)은 ATDP(address transition detection pulse)신호 펄스에 의해 결정된다. ATDP 신호는, 예를 들면, 어드레스 전이 검출 회로(address transition detection circuit)에 의한 신호에 기초하여 발생된다.

비트 라인의 전위가 클램프된 클램프 전압으로 표시되는 클램프 전위는 피드백 바이어스 회로(103A)에 의해 결정된다.

판독회로(100A)에 있어서, 감지증폭가능(SAE) 신호는 판독동작의 초기시간동안 L(low)레벨이 된다. SAE 신호가 "L" 레벨인 경우, 피드백 바이어스 회로(103A)는 비트 라인의 전위를 소정의 클램프 전압으로 안정시킨다.

판독 동작의 초기 시간동안, 비트 라인 프라차지 신호에 대응하는 ATDP 신호는 "L" 레벨이 된다. 이 경우, 프리차지 회로(109)는 빠른 속도로 비트 라인을 충전한다.

이하에서, 피드백 바이어스회로(103A)의 트랜지스터(110)의 동작을 설명하도록 한다.

판독회로(100A)의 구동회로(111)은 후술하는 바와 같이 설정된다. 즉, 비트라인이 클램프 전압으로 충전되는 동안, 프리차지 회로(109)의 출력 단자에 접속된 노드(109N)의 전위가 판독 메모리 셀(101a)의 전류 능력에 따라 약간 변할 때, 피드백 바이어스 회로(103A)의 구동회로(111)의 출력전압(즉, 노드(111N)의 전위)가 변한다.

보다 구체적으로, 노드(111N)의 전위(즉, 트랜지스터(110)의 게이트 전압의 전위)가 변할 때, 트랜지스터(110)의 ON저항이 변한다. 그래서, 트랜지스터(110)의 ON 저항은 노드(109N)의 전위에 따라 변한다. 노드(109N)의 전위가 낮을 때, 트랜지스터(110)의 게이트 전극에 접속된 노드(111N)의 전위는 증가하고, 그 결과 ON 저항은 감소하게 된다. 노드(109N)의 전위가 높을 때, 트랜지스터(110)의 게이트 전극에 접속된 노드(111N)의 전위는 감소되고, 그 결과 ON저항은 증가하게 된다.

상술한 바와 같이, 트랜지스터(110)의 ON 저항이 노드(109N)의 전위의 변화(즉, 프리차지 회로(109)의 출력전압의 변화)에 따라 변한다. 상기 트랜지스터(110)의 ON저항의 변화에 따라, 비교기 회로(105)의 제 1출력 단자(113)에서 전위차가 발생한다.

프리차지 회로(109)에 의해 실행되는 충전 동작에 대하여 설명하도록 한다. 본 실시예에 있어서, 프리차지 회로(109)는 판독 메모리 셀(101a)에 접속된 비트 라인을 충전한다.

ATDP 신호가 입력될 때, 프리차지 회로(109)가 작동하여 빠른 속도로 비트 라인을 충전한다.

여기서 프리차지 회로(109)는 비트 라인의 전위가 ATDP 신호에 따라 소정의레벨(즉, 피드백 바이어스 회로(103A)에 의해 결정되는 클램프 전위)에 이르기 전에 정지된다고 가정한다. 그 다음, 피드백 바이어스 회로(103A)의 출력측에 위치한 트랜지스터(110)는 판독 메모리 셀(101a)의 문턱전압에 상관없이 OFF로 유지되고, 비트 라인은, 비트 라인이 소정 레벨로 충전될 때까지, 전류 공급회로(115A)에 의해 천천히 계속적으로 충전된다. 판독 메모리 셀(101a)에 흐르는 전류의 레벨이 변할 때에도 노드(106N)의 전위는 크게 변하지 않는다.

그 이유는 다음과 같다. 상기 비트 라인의 전위는 피드백 바이어스 회로(103A)에 의해 결정된 클램프 전위보다 낮을 때, 피드백 바이어스 회로(103A)의 노드(111N)의 전위는 판독 메모리 셀(101a)에 흐르는 전류의 레벨에 상관 없이 변하지 않는다. 피드백 바이어스 회로(103A)에 있고 구동회로(111)의 출력 단자에 접속된 노드(111N)의 전위는 다음과 같이 설정된다. 비트 라인의 전위가 클램프 전위(즉, 소정의 레벨)의 전위에 가까워질 때, 노드(111N)의 전위는 프리차지 회로(109)의 출력단자에 접속된 노드(109N)에 흐르는 전류의 레벨에 의해 발생된 노드(109N)의 전위의 작은 변화에 의해 변한다.

일반적으로, 피드백 바이어스 회로(103A)의 클램프 전위는 판독 메모리 셀(101a)의 종류에 따라 다양한 시스템에서 결정된다. 종종, 클램프 전위로 나타내는 클램프 전압은 데이터가 판독 메모리 셀(101a)로부터 판독될 때 손상되지 않고, 비트 라인에 흐르는 전류의 레벨이 최대한 높은 범위내인 레벨로 결정된다.

그러므로, 비트 라인의 전위는 클램프 전위의 전위보다 낮을 때, 비트 라인에 흐르는 전류의 레벨은 예상만큼 변하지 않고, 피드백 바이어스 회로(103A)는 예상대로 작동하진 않는다. 그 결과, 비교기 회로(105)의 제 1입력 단자(113)의 전위에는 많은 변화가 있을 것으로 예상되지 않는다.

비트 라인에 흐르는 전류가 크게 변하지 않기 때문에 노드(106N)의 전위가 크게 변하지 않을 때, 비교기 회로(105)의 비교 동작은 천천히 진행된다. 이것이 판독 메모리 셀(101a)로부터 데이터를 판독하기 위해 필요한 판독시간을 연장한다. 이러한 이유로, 비트 라인이 충분히 충전되지 않을 때, 판독시간은 연장된다.

다음으로, ATDP 신호(즉, 프리차지 회로(109)의 출력측에 있는 트랜지스터(109a)가 ON으로 유지될 때)에 따라 비트 라인의 전위가 소망의 레벨(즉, 피드백 바이어스 회로(103A)에 의해 결정된 클램프 전위)에 이른 후에도 프리차지 회로(109)가 작동을 계속하는 경우에 대하여 설명하도록 한다.

이러한 경우에 있어서, 비트 라인은 피드백 바이어스 회로(103A)에 의해 설정된 크램프 전압으로 충전된다. 프리차지 회로(109)가 작동되어 더 충전하는 경우에도 피드백 바이어스 회로(103A)의 노드(111N)의 전위는 감소되고, 프리차지 회로(109)의 트랜지스터(109b)는 OFF된다. 그 결과, 프리차지 회로(109)는 충전동작을 멈춘다. 트랜지스터(110)도 OFF되므로 비트 라인은 충전되지 않는다. 그러나, 노드(106N)은 전류공급회로(115A)에 의해 충전된다. 그러므로, 노드(106N)는 전류 공급회로(115A)에 의해 결정된 충전한계까지 충전될 수 있는 가능성이 있다. 본 실시예에 있어서, 노드(106N)의 전위는 n-채널 트랜지스터(104a)의 문턱전압의 전위보다 낮은 전원 공급의 전위(VCC)의 레벨에 가깝게 상승될 수 있다.

상술한 바와 같이, 피드백 바이어스 회로(103A)의 트랜지스터(110)의 게이트전압이 변하고, 트랜지스터(110)의 소스전압과 드래인전압 사이에 전압차가 있다. 그러므로, 노드(106N)의 전위는 프리차지 회로(109)에 의한 비트 라인의 충전이 완료된 후 판독 메모리 셀(101a)에 흐르는 전류의 레벨에 따라 변한다.

노드(106N)의 전위가 소정의 레벨까지 상승할 때, 노드(106N)의 큰 전위차가 있음에도 불구하고, 노드(106N)의 전위가 비교기 회로(105)의 동작점(operating point)까지 낮아지지 않으면 상기 노드(106N)에 접속된 비교기 회로(105)는 빠른 속도로 동작하지 않는다. 이것은 판독 메모리 셀(101a)로부터 판독동작을 하는 동안 시간이 소모된다는 것을 의미한다.

노드(106N)의 전위가 충전에 의해 증가하는 동안 프리차지 회로(109)가 ATDP신호에 따라 충전을 완료하고, 소망 레벨의 전류가 비트 라인에 흐르는 경우, 노드(106N)의 전위는 비트 라인의 충전 동작이 완료함과 동시에 더이상 증가하지 않는다. 그 다음, 판독 메모리 셀(101a)로부터의 판독 동작이 시작된다.

그러나, 노드(106N)는 비트 라인보다 매우 짧은 라인을 구비하므로, 전체 비트 라인에 비해 매우 짧은 시간에 충전될 수 있다. 그러므로, 프리차지 회로(109)에 의한 충전 동작이 완료된 후, 노드(106N)가 ATDP 신호에 대응하여 짧은 시간동안 충전될 때, 노드(106)의 전위는 증가한다.

실제장치(actual device)는 전압, 온도 및 제조공정과 같은 물리적 상태의 변수를 포함한다. ATDP 신호에 대한 최상의 프리차지 펄스 폭(precharge pulse width)을 제공하는 것은 실제적으로 매우 어렵다.

이러한 문제에 대한 진지한 고려로서, 전체 판독 동작이 다음과 같이 실행되어 판독 메모리 셀(101a)로부터의 판독시간을 짧게할 수 있다.

특히, 비트 라인을 불충분하게 충전된 상태로 하기 보다 완전히 충전시킬때 까지 노드(106N)가 충전되어 그 전위를 상승시키도록 프리차지 시간의 펄스폭을 설정하는 것이 바람직하다. 이러한 경우에 있어서, 충전 동작이 완료되고 노드(106N)의 전위가 비교기 회로(105)의 동작점까지 감소된 후, 판독 동작이 실행된다.

이러한 경우에도 노드(106N)의 전위가 비교기 회로(105)의 동작점으로 감소될 때까지의 시간이 소모된다.

비트 라인에 흐르는 전류의 레벨은 워드 라인(WL)을 선택하는 동작과 밀접하게 관련이 있다.

예를 들면, 판독 메모리 셀(101a)가 플래쉬 메모리인 경우, 워드 라인의 전위가 의도된 레벨에 이르지 못한다면, 판독 메모리 셀(101a)의 트랜지스터의 게이트 전압은 낮게 된다. 그 결과, 비트 라인에 흐르는 전류의 레벨도 낮게 된다.

전류 공급회로(115A)로부터 공급된 전류의 레벨이 비트 라인의 전위에 의존하지 않아서 변하지 않고, 더욱이 비트 라인에 흐르는 전류의 레벨이 낮은 경우에 있어서, 비트 라인의 전위가 의도된 레벨에 이르고, 충분한 레벨의 전류가 비트 라인에 흐르기까지 긴 시간이 필요하다. 이것은 판독 메모리 셀(101a)로부터의 판독시간을 연장한다.

워드 라인(WL)의 선택과 비트 라인(BL)의 충전은 종종 병렬로 실행되어 판독 메모리 셀로부터의 판독시간을 짧게 한다. 워드 라인의 선택이 중간에 정지될 때( 특히, 워드 라인의 전위가 의도된 레벨에 이르지 못하고 비트 라인이 소망의 클램프 전위로 충전될 때), 비트 라인에 흐르는 전류의 레벨은 워드 라인의 전위가 의도된 레벨에 이를 때 보다 낮다. 그러므로, 전류 공급회로(115A)의 전류 공급능력은 비트 라인에 대하여 높고, 노드(106N)의 전위는 가속방식으로(in accelerating manner) 상승된다. 노드(106N)의 전위는 짧은 시간에 증가하게 된다.

이하에서, 프리차지 회로(109)가 피드백 바이어스 회로(103A)의 출력측상에서, 즉 트랜지스터(110)의 게이트 전극에 접속된 노드(111N)의 전위에 의해 제어되는 경우에 대하여 설명하도록 한다.

노드(111N)는 선택된 비트 라인의 클램프 전위를 결정하도록 원래 제공되고, 그러므로, 노드(111N)의 전위는 상기 클램프 전위의 근처에서 노드(109N)의 전위의 작은 변화에도 변한다.

그러나, 노드(111N)의 전위는 다음과 같은 이유로 해서 프리차지 회로(109)를 제어하기 위하여 이용될 수 없다. 비트 라인의 전위는 클램프 전위에 가깝고 비트 라인은 거의 완전하게 충전된다. 그러므로, 프리차지 회로(109)는 전류공급능력이 거의 없고, 비트 라인은 피드백 바이어스 회로(103A)에 의해 설정된 클램프 전위보다 높은 레벨로 충전되지 않는다.

상술한 바와 같이, 비트 라인의 클램프 전위가 피드백 바이어스 회로(103A)에 의해 설정되고 프리차지 회로(109)에 의해 빠르게 충전되는 경우에도 판독시간을 줄이는 것은 매우 어렵다.

본 발명의 일실시예에 따라, 메모리 셀에 저장된 정보를 판독하기 위한 판독회로는 상기 메모리 셀에 접속된 비트 라인에 전류를 공급하기 위한 전류 공급회로; 상기 메모리 셀에 저장된 정보를 출력하도록 상기 전류공급회로에 의해 전류가 공급된 상기 비트 라인의 전위와 기준 전위를 비교하기 위한 비교 회로; 소정의 조건하에서 상기 비교 회로와 상기 메모리 셀을 서로 전기적으로 차단시키기 위한 차단회로; 비트 라인을 충전하기 위한 것으로서, 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인의 충전을 정지시키는 충전 회로; 및 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인을 방전하기 위한 방전회로를 포함한다.

본 발명의 일실시예에 있어서, 상기 차단회로는 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비교 회로와 상기 메모리 셀을 서로 전기적으로 차단시키기 위한 피드백 바이어스 회로를 포함한다.

본 발명의 일실시예에 있어서, 상기 피드백 바이어스 회로는 피드백 방식으로 상기 비트 라인의 전위를 제어하고, 상기 비교 회로의 소정의 작동범위내에서 상기 비트 라인의 전위를 제한한다.

본 발명의 일실시예에 있어서, 상기 차단 회로는 소정의 신호에 기초하여 상기 비교 회로와 상기 메모리 셀을 서로 전기적으로 차단시키기 위한 분리회로를 포함한다.

본 발명의 일실시예에 있어서, 상기 충전회로는 피드백 방식으로 상기 비트 라인의 전위를 제어하고, 상기 비교 회로의 소정의 작동범위내에서 상기 비트 라인의 전위를 제한한다.

본 발명의 일실시예에 있어서, 상기 판독회로는 상기 기준전위를 나타내는 기준 전압을 발생시키기 위한 기준 전압 발생 회로를 더 포함한다.

본 발명의 일실시예에 있어서, 상기 기준 전압 발생 회로는 기준 셀에 접속된 기준 비트 라인을 충전시키는 기준 충전회로를 포함하고, 상기 기준 충전회로는 상기 기준 비트 라인의 전위가 소정의 전위를 초과할 때 상기 기준 비트 라인의 충전을 정지시킨다. 상기 충전회로는 상기 충전회로가 상기 메모리 셀에 접속된 비트 라인을 충전시키는 동안 기준 충전회로와 단락된다.

본 발명의 일실시예에 있어서, 상기 전류공급회로의 전류 구동능력은 메모리 셀과 동일한 전기적 특성을 가지는 능동소자를 이용하여 발생된 입력 제어신호에 기초하여 상기 메모리 셀의 전기적 특성에서의 변동을 보상하도록 제어된다.

본 발명의 또 다른 태양에 따라, 반도체 메모리 장치는 각각 내부 정보를 저장할 수 있는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 복수의 메모리 셀 어레이로부터 선택된 하나의 메모리 셀에 저장된 정보를 판독하기 위한 판독 회로를 포함한다.

상기 판독회로는 상기 하나의 메모리 셀에 접속된 비트 라인에 전류를 공급하기 위한 전류 공급회로; 상기 하나의 메모리 셀에 저장된 정보를 출력하도록 상기 전류공급회로에 의해 전류가 공급된 상기 비트 라인의 전위와 기준 전위를 비교하기 위한 비교 회로; 소정의 조건하에서 상기 비교 회로와 상기 하나의 메모리 셀을 서로 전기적으로 차단시키기 위한 차단회로; 비트 라인을 방전하기 위한 것으로서, 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인의 충전을정지시키는 충전 회로; 및 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인을 방전하기 위한 방전회로를 포함한다.

본 발명의 일실시예에서, 상기 충전회로는 충전 개시신호에 기초하여 상기 비트 라인을 충전하기 시작한다. 상기 충전 개시 신호는 어드레스 단자 신호의 전이의 검출에 기초하여 발생된다.

본 발명의 일실시예에서, 상기 복수의 메모리 셀 각각은 플래쉬 메모리, 자기 저항 소자(magnetoresistance element), 또는 리드 온리 메모리 셀(read only memory cell)이다.

본 발명에 따라, 충전회로는 비트 라인을 충전하지만, 비트 라인의 전위가 소저의 전위를 초과할 때 충전회로는 비트 라인의 충전을 정지시키고 방전회로는 비트 라인을 방전한다. 이에 따라, 비트 라인의 전위는 빠른 속도로 소망의 레벨이 될 수 있고, 그러므로 메모리 셀에 저장된 정보는 빠른 속도로 판독될 수 있다.

피드백 바이어스 회로의 드래인 전극 노드 전압을 이용하는 비트 라인의 충전 완료 작동을 제어함으로써, 비교회로로 입력된 전위차는 비트 라인의 충전 동작이 완료된 후 비트 라인에 흐르는 전류의 레벨에 따라 빠른 속도로 발생될 수 있다. 더욱이, 비트 라인의 충전 동작이 완료된 후, 비트 라인에 대한 누설로(leak path)는 비트 라인이 충전되는 동안 피드백 바이어스 회로의 드래인 전극 노드 전압을 이용하여 발생되어 비교 회로로 입력되는 노드의 전위가 즉시 비교 회로의 작동범위내가 된다. 그래서, 비트 라인이 충전되는 동안 비교 회로로 입력되는 노드의 전위의 불필요한 상승이 방지된다.

그래서, 상술된 본 발명에 따르면 빠른속도로 판독 메모리 셀로부터 정보를 판독하기 위한 판독회로 및 이러한 판독회로를 포함하는 반도체 메모리 장치를 제공할 수 있다.

첨부되는 도면을 참조하여 후술하는 상세한 설명을 읽고 이해한다면, 본 발명의 여러장점은 본 발명이 속하는 통상의 지식을 가지는 자에게 명백해질 것이다.

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치(150)의 부분 구조를 도시한 블록 다이어그램;

도 2는 도 1에 도시된 메모리 셀 어레이에 사용되는 예시적인 플래쉬 메모리 셀의 회로 구성을 도시한 도면;

도 3은 도 1에 도시된 전류 공급 회로의 회로 구성도;

도 4는 도 3에 도시된 전류공급회로에 있어서의 전압대 전류 특성 및 비트 라인에 흐르는 전류의 그래프;

도 5a는 시간에 따라 도 1에 도시된 노드(11N)의 전위변화를 도시한 전압의 파형도;

도 5b는 시간에 따라 도 1에 도시된 노드(12N)의 전위변화를 도시한 전압의 파형도;

도 5c은 시간에 따라 PRC 신호 전압의 변화를 도시한 전압 파형도;

도 6은 도 1에 도시된 피드백 바이어스 회로의 인버터 회로의 회로구성도;

도 7은 도 1에 도시된 프리차지(precharge)회로의 인버터 회로의 회로구성도;

도 8은 도 6 및 도 7에 도시된 인버터 회로에 입력된 신호의 타이밍사이의 관계를 나타내는 도면;

도 9는 도 1에 도시된 기준 전압 발생 회로의 회로구성도;

도 10은 또 다른 기준 전압 발생 회로의 회로구성도;

도 11은 본 발명에 유용한 기준 전압 발생 회로(도 9)에 포함된 프리차지 회로 및 프리차지 회로(도 1)의 회로구성도;

도 12는 도 3에 도시된 부하 회로의 p-채널 트랜지스터의 게이트 전극에 인가되는 LBIAS 신호를 발생하기 위한 LBIAS 전압 발생 회로의 회로 구성도;

도 13은 LBIAS 전압 발생 회로에 의해 발생된 LBIAS 신호의 전압대 전류 특성을 나타내는 도면;

도 14는 도 3에 도시된 전류 공급 회로의 전압대 전류 특성을 나타내는 도면;

도 15는 또 다른 LBIAS 전압 발생 회로의 회로 구성도;

도 16은 본 발명에 유용한 MRAM의 회로 구성도;

도 17은 메모리 셀이 MRAM일 때 적합한 LBIAS 전압 발생 회로의 회로구성도;

도 18a는 부하 회로로서 n-채널 트랜지스터(4c)를 포함하는 전류 공급 회로의 회로구성도;

도 18b는 도 18a에 도시된 전류 공급회로의 전압대 전류 특성을 나타내는 도면;

도 19a는 부하 회로로서 p-채널 트랜지스터(4d)를 포함하는 전류 공급회로의회로 구성도;

도 19b는 도 19a에 도시된 전류 공급회로의 전압대 전류 특성을 나타내는 도면;

도 20a는 부하 회로로서 저항(4e)을 포함하는 전류 공급회로의 회로 구성도;

도 20b는 도 20a에 도시된 전류 공급회로의 전압대 전류 특성을 나타내는 도면;

도 21은 메모리 셀로부터의 정보를 판독하기 위한 종래의 판독회로의 회로 구성도;

도 22는 메모리 셀로부터의 정보를 판독하기 위한 또 다른 종래의 판독회로의 회로구성도; 및

도 23은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 부분 구조를 나타내는 블록 다이어그램이다.

이하에서, 본 발명에 따른 반도체 메모리 장치를 첨부하는 도면을 참조하여 도시예를 통해 설명하도록 한다.

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치(150)의 부분 구조를 나타내는 블록 다이어그램이다.

상기 반도체 메모리 장치(150)는 복수의 메모리 셀을 포함하는 메모리 셀 어레이(2) 및 상기 메모리 셀 어레이(2)의 복수의 메모리 셀 중 선택된 메모리 셀(판독 메모리 셀)에 저장되는 정보를 판독하기 위한 판독회로(1)를 포함한다.

상기 판독회로(1)는 상기 판독 메모리 셀에 접속된 비트 라인(BL)에 전류를 공급하기 위한 전류 공급회로(15), 비교회로로서 동작하는 비교기 회로(5), 충전회로로서 동작하는 프리차지 회로(6), 소정의 조건하에서 비교기 회로(5)와 판독 메모리 셀을 전기적으로 차단시키기 위한 차단회로(disconnetion circuit), 방전회로로서 동작하는 비트 라인 누설회로(bit line leak circuit) 및 비트 라인 선택 트랜지스터(8)을 포함한다.

판독 회로(1)는 기준 전압을 발생시키기 위한 기준 전압 발생 회로(10)을 더포함한다.

비교기 회로(5)는 전류 공급회로(15)에 의한 전류가 공급되는 비트 라인의 전위와 기준전위를 비교하여 판독 메모리 셀에서 저장된 정보를 출력한다.

프리차지 회로(6)은 비트 라인을 충전하고, 비트 라인의 전위가 소정의 전위를 초과할 때 비트 라인에 대한 충전을 정지시킨다.

비트 라인 누설 회로(7)은 비트 라인의 전위가 소정의 전위를 초과할 때 비트 라인을 방전한다.

차단회로(30)은 피드백 바이어스 회로(3)을 포함한다. 전류 공급회로(15)는 부하 회로(4)를 포함한다.

메모리 셀 어레이(2)에서의 복수의 메모리 셀은 플래쉬 메모리이고 매트릭스로 배열된다.

도 2는 메모리 셀 어레이(2)에 포함된 복수의 메모리 셀 중 바람직한 플래쉬 메모리(2a)(판독 메모리 셀)을 나타내는 회로도이다.

워드 라인(WL)은 플래쉬 메모리 셀(2a)의 게이트 전극에 접속된다.

도 1에 도시된 부하 회로(4)로서 p-채널 트랜지스터(4a)가 사용된다.

도 3은 부하 회로로서 p-채널 트랜지스터(4a)를 포함하는 전류 공급회로(15)의 회로도이다. p-채널 트랜지스터(4a)의 게이트 전극에는 LBIAS 신호가 공급된다.

도 1을 다시 살펴보면, 전류 공급회로(15)로부터 비트 라인(BL)에 흐르는 전류의 레벨은 피드백 바이어스 회로(3)에 의하여 제한되어 비트 라인(BL)의 전위는 소정의 레벨로 안정화된다. 특히, 피드백 바이어스 회로(3)는 판독 메모리 셀에 흐르는 전류의 레벨에 따라 비트 라인의 전위의 변화도를 명확히 하도록 동작한다.

이러한 목적으로, 피드백 바이어스 회로(3)는 비트 라인의 전위가 소정의 전위를 초과할 때 비교기(5)와 판독 메모리 셀을 서로 차단시킨다.

비교기 회로(5)는 판독 메모리 셀로부터 데이터를 전송하기 위한 비트 라인(BL)에 접속된다. 비교기 회로(5)는 전류 공급회로(15)에서 비트 라인(BL)으로 공급되는 전류의 레벨에 대응하는 전위와 소정의 기준 전위를 비교하고, 판독 메모리 셀에 저장된 정보로서 그 출력 단자로부터 상기 비교의 결과를 출력한다.

프리차지 회로(6)는 외부의 충전 개시 신호에 따라 비트 라인(BL)에 충전 전류를 공급함으로써 비트 라인(BL)을 충전하고, 상기 비트 라인(BL)의 전위가 소정의 전위를 초과하게 되면 비트 라인(BL)의 충전을 정지시킨다.

프리차지 회로(6)의 전류공급능력은 전류공급회로(15)의 전류공급능력보다 매우 높도록 설정된다.

비트 라인 누설 회로(7)는 비트 라인(BL)의 전위가 소정의 전위를 초과할 때 비트 라인(BL)을 방전한다.

비트 라인 선택 트랜지스터(8)는 비트 라인 선택 트랜지스터(8)의 게이트 전극에 입력되는 비트 라인 선택신호에 기초하여 노드(11N)와 판독 메모리 셀을 접속시키거나 차단시킨다.

상술한 구조를 가진 판독회로(1)는 다음과 같이 동작한다.

판독 메모리 셀(2a)(도 2)은 종래의 방식으로 워드 라인(WL) 및 비트 라인(BL)(도 2)에 의해 선택된다. 또한, 종래의 방식으로 선택된 비트 라인(BL)이충전된다. 비트 라인(BL)이 충전되기 전에 비트 라인(BL)의 전위는 접지레벨이다.

비트 라인(BL)의 충전시작시기는 입력된 PRC(프리차지)신호의 프리차지 시간에 의해 결정된다. PRC 신호는, ATDP 신호와 유사하게, 예를 들면 메모리 셀 어레이(2)의 판독 메모리 셀(2a)의 어드레스(address)를 특정하는 어드레스 단자 신호의 전이를 검출하기 위한 어드레스 전이 검출회로(address transition detection circuit)(도시되지 않음)에 의해 발생된 신호에 기초하여 발생된다.

비트 라인(BL)이 충전되기 전에 비트 라인(BL)의 전위는 접지레벨이다. 그러므로, 노드(12N)의 전위 역시 접지레벨이다. 이러한 경우에 있어서, 출력노드(13N)의 전위는 VCC 레벨이고, 트랜지스터(31)는 ON이다. 그래서, 노드(11N)의 전위는 접지레벨이고, 그러므로 노드(14N)의 전위는 VCC레벨이고, 트랜지스터(61)는 ON이다. 트랜지스터(62)는 OFF이다.

노드(11N)의 전위는 동일한 이유로 접지 레벨이 아닌 경우, 노드(11N)의 전위는 충전동작이 시작되기 전에 노드(11N)의 전위를 접지레벨로 초기화하기 위한 트랜지스터를 부가적으로 제공함으로써 접지레벨이 되도록 할 수 있다.

PRC 신호가 프리차지 시간이 될 때, 즉 "L"레벨에서 "H"레벨로 바뀌어서 비트 라인(BL)을 충전하기 시작할 때, 트랜지스터(62) 및 트랜지스터(72)는 ON된다.

비트 라인(BL)이 상술한 바와 같이 충전되기 시작할 때 트랜지스터(61)이 ON이므로, 프리차지 회로(6)에 의한 비트 라인(BL)의 충전되기 시작된다.

선택된 비트 라인(BL)이 충전되기 시작할 때, 노드(12N)의 전위는 증가되고, 판독 메모리 셀(2a)에 접속된 워드 라인(WL)도 충전되기 시작한다.

워드 라인(WL)의 선택은 선택된 비트 라인(BL)이 완전히 충전되기 전 또는 후에 완료될 수 있다.

우선, 워드 라인(WL)의 선택이 선택된 비트 라인(BL)이 완전히 충전되기 전에 완료된 경우에 대하여 설명하도록 한다.

이러한 경우에 있어서, 선택된 워드 라인(WL)의 전위는 선택된 비트 라인(BL)에 대한 프리차지 시간의 후반동안 의도된 전위에 이른다. 판독 동작에 필요한 레벨의 전류가 선택된 비트 라인(BL)에 흐른다.

인버터(32)는 다음과 같이 설정된다. 선택된 비트 라인(BL)의 전위가 피드백 바이어스 회로(3)에 의해 결정된 클램프 전위에 이를 때, 즉, 선택된 비트 라인(BL)의 충전이 완료될 때, 노드(13N)의 전위는 노드(12N)의 전위의 변화에 따라 빠르게 "H" 레벨에서 "L"레벨로 바뀐다. 노드(13N)의 전위가 "H" 레벨에서 "L"레벨로 바뀔때, 트랜지스터(31)는 ON상태에서 OFF상태로 바뀐다. 이 때, 트랜지스터(31)에 흐르는 전류의 레벨은 감소되고, 이에 따라 노드(11N)의 전위는 전류 공급회로(15)에 의해 충전됨으로써 증가하게 된다.

노드(11N)의 전위가 소정레벨로 증가될 때, 프리차지 회로(6)에 있는 인버터 회로(63)가 동작한다. 인버터 회로(63)는 노드(14N)의 전위가 "H"레벨에서 "L"레벨로 바뀌도록 설정된다. 즉, 프리차지 회로(6)로부터 비트 라인(BL)로 공급되는 전류의 레벨이 감소된다.

노드(11N)의 전위가 증가될 때, 트랜지스터(71)은 ON된다. 그러므로, 누설로(leak path)는 비트 라인 누설회로(7)에 의해 노드(12N)에 대하여 형성되고,따라서 누설 전류는 누설로를 따라 흐른다.

상술한 바와 같이, 프리차지 회로(6)에서 비트 라인(BL)으로 공급되는 전류의 레벨이 감소되고, 누설전류는 비트 라인 누설회로(7)에 의해 발생되어 흐른다. 또한, 전류가 판독 메모리 셀(2a)(도 2)에 흘러서 노드(12N)의 전위를 감소시킨다. 그 결과, 트랜지스터(31)는 ON되고, 노드(11N)의 전위는 감소된다.

노드(11N)의 전위가 감소될 때, 프리차지 회로(6)는 비트 라인(BL)을 충전하도록 동작하고, 비트 라인 누설회로(7)에 흐르는 누설전류의 레벨은 감소된다.

이러한 동작의 결과, 노드(11N)의 전위는 PRC신호가 "H"레벨인 동안 비트 라인이 완전히 충전된 후 소정레벨로 유지될 수 있다.

프리차지 시간이 종료된 때, PRC 신호는 "L"레벨이 된다. 충전동작이 완료된 직후, 노드(11N)의 전위는 제어되어 트랜지스터(31)는 문턱 전압 근처에 있는 그 전압으로 OFF되고, 트랜지스터(31)의 소스 및 드래인 사이에서 소정레벨의 전위차가 있다. 후술하는 설명에 있어서, 이러한 상태를 "상태 A"라고 한다.

다음으로, 워드 라인(WL)의 선택이 선택된 비트 라인(BL)이 완전하게 충전된 후 완료되는 경우에 대하여 설명하도록 한다.

이러한 경우, 선택된 워드 라인(WL)의 전위가 선택된 비트 라인(BL)에 대한 프리차지 시간이 종료된 후에도 의도된 전위에 미치지 못한다. 판독 동작에 필요한 레벨의 전류는 선택된 비트 라인(BL)에 흐르지 않는다.

이러한 경우에 있어도, 인버터(63)은 상술한 바와 동일한 방식으로 설정된다. 즉, 비트 라인(BL)은 그 전위가 피드백 바이어스 회로(3)에 의해 결정되는 클램프 전위에 이를 때까지 충전된다. 그리고 노드(11N)의 전위가 소정레벨에 이를때, 프리차지 회로(6)에 의한 충전동작은 정지된다.

비트 라인 누설 회로(7)도 동작을 시작한다. 비트 라인(BL)에 흐르는 전류의 레벨이 낮고 워드 라인(WL)의 전위가 의도된 레벨에 이르지 못할 때에도 비트 라인 누설 회로(7)에 의한 누설 전류의 레벨은 노드(11N)의 전위가 증가함에 따라 증가한다. 노드(11N)의 전위의 증가는 소정레벨에서 정지된다.

그 결과, 트랜지스터(31)의 상태 및 노드(11N)의 전위는 제어되어 상태 A가될 수 있다.

이러한 방식으로, 트랜지스터(31)의 상태 및 노드(11N)의 전위는 제어되어 워드 라인(WL)의 선택이 선택된 비트 라인(BL)이 완전히 충전된 직전이나 직후에 완료되는지에 상관없이 프리차지 시간이 끝난 직후 상태 A가 될 수 있다.

다음으로, 프리차지 시간이 끝난 직후 상태 A가 존재할 때 실행되는 판독 동작에 대하여 설명하도록 한다.

비트 라인에 흐르는 전류의 레벨은 판독 메모리 셀(2a)(도 2)의 트랜지스터의 문턱전압에 따라 변한다.

우선, 판독 메모리 셀(2a)의 트랜지스터의 문턱전압이 낮고 상기 판독 메모리 셀에 흐르는 전류의 레벨이 높을 때 실행되는 판독동작에 대하여 설명하도록 한다.

이러한 경우, 노드(12N)의 전위는 선택된 비트 라인(BL)의 커패시턴스 및 저항에 따라 감소된다.

노드(12N)의 전위가 감소하게 될 때 노드(13N)의 전위는 증가하게 된다. 트랜지스터(31)의 게이트 전극과 소스 전극사이의 전위차는 트랜지스터(31)의 문턱전압을 초과하고 트랜지스터(31)는 ON된다. 트랜지스터(31)의 드래인 전극과 소스 전극사이에 소정의 전위차가 존재하여 트랜지스터(31)가 ON될 때, 노드(11N)의 전위는 즉시 감소하기 시작한다. 그 후, 전류 공급회로(15)로부터 공급된 전류의 레벨과 판독 메모리 셀(2a)(도 2)에 흐르는 전류사이의 차이에 기초하여 결정된 전위는 감소된다. 선택된 비트 라인(BL)에 매우 큰 커패시턴스와 매우 큰 저항이 제공되므로, 상기 커패시턴스와 저항으로 인해 선택된 비트 라인(BL)의 전위는 점차 감소된다.

전류 공급 회로(15)로부터 공급된 전류의 레벨이 판독 메모리 셀(2a)에 흐르는 전류의 레벨과 균형을 이룰 때 비트 라인(BL)의 전위는 마침내 안정화된다.

도 4는 전류 공급회로(15)의 전류-전압 특성, 비트 라인(BL)에 흐르는 전류의 레벨이 높을 때의 비트 라인(BL)의 전류-전압 특성, 및 비트 라인(BL)에 흐르는 전류의 레벨이 낮을 때의 비트 라인(BL)의 전류-전압 특성을 나타내는 그래프이다.

도 4에 있어서, C1은 전류 공급회로(15)로부터 공급되는 전류의 레벨이 판독 메모리 셀(2a)(도 2)에 흐르는 전류의 레벨과 균형을 이룰 때의 비트 라인(BL)의 전위를 나타낸다.

비트 라인의 전위는 C1에서 안정적이다. 전위(C1)는 비트 라인(BL)이 프리차지 회로(6)에 의해 충전될 때의 전위에 의존하지 않는다. 비트 라인(BL)의 전위가 C1에 이를때까지 비트 라인(BL)의 전위는 판독 메모리 셀(2a)의 트랜지스터에 흐르는 전류의 레벨과 전류공급회로(15)로부터 공급되는 전류의 레벨사이의 차에 의해 결정된다.

다음으로, 판독 메모리 셀(2a)의 트랜지스터의 문턱전압이 높고 판독 메모리 셀에 흐르는 전류가 낮을 때의 판독동작에 대하여 설명하도록 한다.

이러한 경우, 노드(12N)의 전압은 매우 천천히 감소한다. 그것은 비트 라인(BL)에 흐르는 전류의 레벨이 낮고 비트 라인(BL)의 커패시턴스와 저항이 매우 크기 때문이다.

노드(12N)의 전위가 실질적으로 변하지 않기 때문에 트랜지스터(31)는 OFF이다. 노드(11N)는 노드(12N)의 커패스턴스 또는 저항에 상관없이 전류공급회로(15)에 의해 충전되기 시작한다. 노드(11N)의 커패시턴스 및 저항은 전체 비트 라인(BL)의 커패시턴스 및 저항보다 매우 작기 때문에 노드(11N)는 매우 빠른 속도로 충전된다.

상술한 바와 같이, 트랜지스터(31)의 동작은 비트 라인(BL)에 흐르는 전류의 레벨, 즉 판독 메모리 셀(2a)의 트랜지스터의 문턱전압에 따라 크게 변한다. 비트 라인(BL)에 흐르는 전류의 레벨이 낮은 때 노드(11N)는 매우 빠른 속도로 충전된다.

그러므로, 비트 라인에 흐르는 전류의 레벨에 따른 노드(11N)의 전위의 변화도는 짧은 시간동안 증가된다. 이것은 비교기 회로(5)가 빠른 속도로 작동하고 그럼으로써 판독 메모리 셀(2a)에 있는 데이터가 빠른 속도로 판독되도록 한다.

도 5a는 시간에 따라 노드(11N)(도 1)의 전위가 변하는 것을 나타내는 전압파형도이고, 도 5b는 시간에 따라 노드(12N)(도 1)의 전위가 변하는 것을 나타내는 전압 파형도이고, 도 5c는 시간에 따라 PRC 신호의 전위가 변하는 것을 나타내는 전압 파형도이다.

도 5a 및 도 5b에 있어서, 곡선(a1)은 비트 라인(BL)에 흐르는 전류의 레벨이 높은 경우를 나타내고, 곡선(a2)은 비트 라인(BL)에 흐른는 전류의 레벨이 낮은 경우를 나타낸다.

메모리 셀(2a)의 트랜지스터의 문턱전압이 높더라도, 공정조건등의 가변도(variance)가 판독 메모리 셀에 흐르는 전류의 레벨이 소정의 레벨보다 높게 하는 경우가 있다. 이러한 경우, 판독 메모리 셀에 흐르는 전류의 레벨은 판독메모리 셀(2a)의 트랜지스터의 문턱전압이 낮은 때에도 증가하게 된다.

이러한 경우에 있어서, 노드(11N)를 충전시키기 위해 필요한 전류의 레벨은 전류공급회로(15)의 전류 공급능력을 증가시킴으로써 획득될 수 있고, 이에 따라 트랜지스터(31)에 충분한 레벨의 전류가 공급된다. 노드(11N)의 커패시턴스와 저항이 작기 때문에 노드(11N)의 전위는 빠르게 증가될 수 있다.

그러므로, 비트 라인의 충전동작이 완료된 때, 즉 PRC 신호(도 5c)가 "L"레벨에 있을 때, 노드(11N)의 전위는 빠르게 변하고, 프리차지 회로(6)의 충전동작을 제어하기 위한 인버터 회로(63)는 빠르게 동작한다. 이에 따라, 프리차지 회로(6)가 ON 인지 OFF인지가 분명하게 식별된다. 특히, 충전동작이 ON될 때 트랜지스터(61)가 완전히 ON이고, 충전동작이 OFF될 때 트랜지스터(61)가 완전히 OFF이다. 그러므로, 프리차지 회로(6)의 노드(14N)의 전위는 중간레벨로 변하지 않고, 프리차지 회로(6)의 작동효율은 높다.

래치 회로는 비교기 회로(5)의 출력 단자에 접속될 수 있어 판독 동작 후 비교기 회로(5)로부터 출력된 판독 메모리 셀로부터 판독된 데이터가 래치된다. 이러한 구조에 있어서, 피드백 바이어스 회로(3)의 인버터회로(32)는 데이터가 래치된 후 동작할 필요가 없다. 이러한 경우에 있어서, 인버터(32)는 판독 동작 동안만 동작되도록 설정될 수 있어 데이터가 래치된 후 슈트-스루(shoot through) 전류가 흐르지 않는다.

도 6은 피드백 바이어스 회로(3)(도 1)의 인버터 회로(32)의 특정 구성을 나타내는 회로도이다.

인버터 회로(32)는 p-채널 트랜지스터(33), p-채널 트랜지스터(34), 및 n-채널 트랜지스터(35)를 포함한다.

p-채널 트랜지스터(33)는 SAEB(sense amplification enable bar) 신호(감지 증폭 가능 신호의 역신호)가 공급되는 게이트 전극, 전원공급(VCC)가 접속된 소스 전극, 및 드래인 전극을 포함한다.

p-채널 트랜지스터(34)는 노드(12N)에 접속된 게이트 전극, p-채널 트랜지스터(33)의 드래인 전극에 접속된 소스 전극 및 노드(13N)에 접속된 드래인 전극을 포함한다.

n-채널 트랜지스터(35)는 노드(12N)에 접속된 게이트 전극, 접지된 소스 전극, 및 노드(13N)에 접속된 드래인 전극을 포함한다.

그러므로, 노드(12N)는 p-채널 트랜지스터(34)의 게이트 전극과 n-채널 트랜지스터(35)의 게이트 전극에 접속된다. 노드(13N)는 p-채널 트랜지스터(34)의 드래인 전극과 n-채널 트랜지스터(35)의 드래인 전극에 접속된다.

인버터 회로(32)는 판독 메모리 셀(2a)로부터 판독 동작의 시간 주기를 나타내는 SAEB 신호를 수신한다. 상기 SAEB 신호가 "L"레벨인 동안 래치된 데이터가 수용된다.

인버터회로(32)는 상기 시간동안 인버터를 동작시킨다. 이 시간을 제외하고, SAEB 신호를 수신하기 위한 p-채널 트랜지스터(33)는 OFF이고, 그래서 인버터 회로(32)는 슈트-스루 전류를 차단한다.

도 6에 도시된 인버터 회로의 구성은 단지 일실시예이고, 본 발명의 인버터 회로는 실질적으로 동일한 기능을 가진 다른 구조를 가질 수 있다.

프리차지 회로(6)의 인버터 회로(63)에 대하여, 프리차지 시간동안만 동작하는 것으로 충분하다. 그러므로, 상기 인버터 회로(63)는 프리차지 시간동안만 실행되고 이 기간동안을 제외하고는 슈트-스루 회로를 차단하는 인버터 회로(32)와 유사한 구조를 가질 수 있다.

도 7은 프리차지 회로(6)(도 1)의 인버터 회로(63)의 특정 구성을 나타내는 회로도이다.

인버터 회로(63)는 p-채널 트랜지스터(64), n-채널 트랜지스터(65) 및 n-채널 트랜지스터(66)를 포함한다.

p-채널 트랜지스터(64)는 노드(11N)에 접속된 게이트 전극, 전원공급(VCC)가 접속된 소스 전극, 및 노드(14N)에 접속된 드래인 전극을 포함한다.

n-채널 트랜지스터(65)는 노드(11N)에 접속된 게이트 전극, 소스 전극 및 노드(14N)에 접속된 드래인 전극을 포함한다.

n-채널 트랜지스터(66)는 PRC신호가 공급되는 게이트 전극, 접지된 소스 전극, 및 n-채널 트랜지스터(35)의 소스 전극에 접속된 드래인 전극을 포함한다.

그러므로, 노드(11N)는 p-채널 트랜지스터(64)의 게이트 전극과 n-채널 트랜지스터(65)의 게이트 전극에 접속된다. 노드(14N)는 p-채널 트랜지스터(64)의 드래인 전극과 n-채널 트랜지스터(65)의 드래인 전극에 접속된다.

도 7에 도시된 인버터 회로(63)의 구성도는 단지 일실시예이며, 본 발명에 따르는 인버터회로는 실질적으로 동일한 기능을 가지는 다른 구조일 수 있다.

도 8은 시간에 따라 도 6에 도시된 SAEB 신호의 전압과 도 7에 도시된 PRC 신호의 전압의 변화를 나타내는 그래프이다.

충전동작이 완료된 후(PRC 신호가 떨어진 후), 비교기 회로(5)로부터 출력된 데이터가 랫치될 때 까지 SAEB 신호가 판독 메모리 셀(2a)로부터 판독동작을 하는 동안 "L"레벨이면 충분하다. 프리차지 회로(6)의 충전동작이 시작된 때에는 SAEB 신호가 "L"레벨일 필요가 없다.

도 9는 비교기 회로(5)(도 1)에 기준 전압을 공급하기 위한 기준 전압 발생 회로(10)의 특정 구성도를 나타내는 회로도이다.

기준 전압 발생 회로(10)는 판독회로(1)에서의 기준 전압 발생회로와 유사한 구조를 갖는다. 특히, 상기 기준 전압 발생회로(10)는 부하 회로(4R)를 포함하는 전류 공급회로(15R), 피드백 바이어스 회로(3R), 프리차지 회로(6R), 비트 라인 누설 회로(7R), 및 비트 라인 선택 트랜지스터(8AR)를 포함한다. 상기 전류 공급회로(15R), 상기 부하 회로(4R), 상기 피드백 바이어스 회로(3R), 상기 프리차지 회로(6R), 상기 비트 라인 누설 회로(7R), 및 상기 비트 라인 선택 트랜지스터(8AR)는 전류 공급회로(15), 부하 회로(4), 피드백 바이어스 회로(3), 프리차지 회로(6), 비트 라인 누설 회로(7), 및 비트 라인 선택 트랜지스터(8) 와 동일한 구조 및 기능을 각각 갖는다(도 1).

판독 메모리 셀(2a)의 커패시턴스 및 저항과 동일한 기준 셀(2A)에 접속된 비트 라인(BL)의 커패시턴스 및 저항을 제공함으로써, 프리차지 시간동안 기준 전압 발생 회로(10)에서의 노드(12NR)의 전위의 변화는 판독회로(1)의 노드(12N)에서의 전위 변화와 동일하다.

기준 셀(2A)은 비교기 회로(5)(도 1)로 적절한 전류가 흐르도록 설정된다.

특히, 프리차지 시간이 종료된 후 판독회로(1)에 의해 메모리 셀로부터 데이터가 판독되는 동안, 노드(11N)의 전위는 판독 메모리 셀에 흐르는 전류의 레벨에 의존한다. 기준 셀(2A)은 상기 기준 셀(2A)에 의해 발생된 전위가 노드(11N)의 전위 변동폭(potential fluctuation width)에 있어서 중간 레벨(intermediate level)에 있도록 설정된다.

메모리 셀 어레이(2)에 포함된 판독 메모리 셀(2a)과 기준 셀(2A) 모두가 플래쉬 메모리인 경우, 판독 메모리 셀(2a)에 흐르는 전류는 그것의 문턱 전압의 변화에 의해 제어될 수 있다. 기준 전압 발생 회로(10)는 이러한 경우에 적합하다.

판독 메모리 셀(2a)이, 예를 들면 TMR(Tunnel Magnetoresistance) 소자(amagnet resistance element)를 포함하는 MRAM인 경우, 하나의 TMR소자로 판독 메모리 셀(2a)에 접속된 비트 라인에 흐르는 저레벨과 고레벨 사이의 중간 레벨의 전류를 발생시키기 위한 기준 셀을 형성하는 것이 곤란할 수 있다.

도 10은 또 다른 바람직한 기준 전압 발생 회로(10A)를 나타내는 회로도이다.

기준 전압 발생 회로(10A)는 기준 셀(21A, 및 22A)을 포함한다. 기준 셀(21A)은 비트 라인에 흐를 고레벨의 전류를 발생시키기 위한 것이고, 기준 셀(22A)은 비트 라인에 흐를 저레벨의 전류를 발생시키기 위한 것이다.

두 개의 기준 셀(21A, 및22A)에 각각 접속된 두 개의 비트 라인은 서로 접속되어 있어 기준 셀(21A, 및 22A)로부터의 출력이 서로 단락된다. 그래서, 기준 셀(21A, 및 22A)의 전위 사이의 중간 레벨의 전류는 기준 전압 발생회로(10A)의 기준전압을 발생하도록 한다.

이러한 구조를 가지는 기준 전압 발생회로(10A)를 포함함으로써, 본 발명에 따른 판독회로는 플래쉬 메모리가 아닌 메모리 셀에 적절하게 인가될 수 있다.

기준 전압 발생회로(10A)는 도 9에 도시된 기준 전압 발생 회로(10)보다 2배의 전류 공급능력을 가진다. 그러므로, 하나의 기준 전압 발생회로(10A)는 두 개의 비교기 회로(5)에 접속될 수 있다. 그래서, 반도체 메모리 장치에서의 기준 전압 발생 회로의 수를 줄일 수 있다.

판독회로(1)에 의한 실제 판독동작에 있어서, 비교기 회로(5)에 의해 비교되는 노드(11N)의 전위 및 기준 전압의 전위는 노이즈등의 다른요소로 인해 이상적일수 없다.

도 11은 프리차지 회로(6, 6R)(도 9)를 대신하여 판독회로(1)(도 1) 및 기준 전압 발생회로(10)(도 9) 각각에 포함될 수 있는 프리차지 회로(6A,6AR)의 회로구성도이다.

프리차지 회로(6A,6AR)는 프리차지 회로(6A,6AR)가 트랜지스터(61)와 트랜지스터(61) 사이에 EQ(EQualize)노드를 포함하고 있다는 점을 제외하고 프리차지 회로(6, 6R)와 동일한 구조를 가진다.

프리차지 회로(6A)의 EQ노드와 프리차지 회로(6AR)의 EQ노드를 서로 접속시킴으로써, 프리차지 시간(즉, PRC 신호가 "H"레벨인 시간)의 개시를 나타내는 PRC 신호가 능동상태에 있는 시간에 프리차지 회로(6A 및 6AR)는 단락된다.

PRC신호가 "H"레벨에 있는 동안, 즉 프리차지 회로(6A,6AR)(도 11)의 트랜지스터(62)가 ON인 동안, 판독 메모리 셀(2a)에 접속된 비트 라인(BL)과 기준 셀(2A)에 접속된 비트 라인(BL)은 트랜지스터(62)를 경유하여 서로 단락된다. 그러므로, 프리차지 시간이 종료된 후 안정한 중정도 전위가 기준 전압 발생회로(10)에 발생되고, 그래서 판독 동작은 빠른 속도로 실행될 수 있다.

도 12는 부하 회로(4)(도 3)의 p-채널 트랜지스터(4a)의 게이트 전극에 인가되는 LBIAS를 발생시키기 위한 LBIAS 전압발생회로(120)의 회로구성도이다.

부하 회로(4)는 LBIAS 전압 발생 회로(120)를 포함하거나 포함하지 않을 수 있다.

도 12에 있어서, 플래쉬 셀 트랜지스터(2b)의 게이트 전극에는 판독 메모리셀(2a)의 트랜지스터의 게이트 전극에 접속된 워드 라인(WL)의 전압과 실질적으로 동일한 전압이 인가된다.

LBIAS 전압 발생 회로(120)에 의하여 발생된 LBIAS 전압 신호의 레벨은 게이트 전압, 공급 전압, 주위 온도, 및 플래쉬 셀(2b) 트랜지스터의 제조공정에 있어서의 다른 변수에 따라 변한다.

도 13은 LBIAS 전압 발생회로(120)에 의해 발생된 LBIAS 신호의 레벨에서의 변화를 나타내는 전압대 전류특성을 나타내는 그래프이다.

도 13은 노드(11N)와 LBIAS 전압발생 회로(120)(도 12)의 트랜지스터(4b)의 전압대 전류 특성을 나타낸다.

LBIAS 전압은 노드(11N)의 특성곡선과 트랜지스터(4b)의 특성 곡선의 교차점에 의하여 결정된다. 도 13에 있어서, LBIAS 전압은 "LBIAS-1"전압으로 표시된다.

노드(11N)의 전류레벨은, 예를 들면 플래쉬 메모리 트랜지스터(2b)의 게이트 전압에서의 변동으로 인해 변경될 수 있다. 이것은 노드(11N)의 전압대 전류 특성을 변경시킨다.

도 13에 있어서, 곡선(N2)은 전류레벨이 증가하게 될때 전압대 전류 특성을 나타내고 곡선(N3)은 전류레벨이 낮게 될 때 전압대 전류 특성을 나타낸다.

전류 레벨이 증가할 때(N2), LBIAS 전압은, 도 13에서 "LBIAS-2" 전압에 의해 표시된 바와 같이, LBIAS-1 전압보다 낮게 된다. 전류 레벨이 감소하게 될 때(N3), LBIAS전압은, 도 13에서 "LBIAS-3" 전압에 의해 표시된 바와 같이, LBIAS-1 전압보다 높게 된다.

다시 말해, LBIAS 전압(도 12)은 플래쉬 메모리 셀 트랜지스터(2b)의 전압대 전류 특성에 따라 변한다.

도 14는 부하 회로(4)(도 3)를 포함하는 전류 공급회로(15)의 전압대 전류 특성을 나타내는 그래프이다.

전류 공급회로(15)의 전압대 전류 특성은 판독 메모리 셀(2a)(도 2)의 트랜지스터의 전압대 전류 특성에 따라 변한다. 다시 말해, 전류공급회로(15)의 전압대 전류 특성은 판독 메모리 셀(2a)의 트랜지스터의 전압대 전류 특성에 따라 판독동작하기에 적합하게 설정될 수 있다.

특히, 판독 메모리 셀(2a)의 트랜지스터에 흐르는 전류의 레벨이 증가하게 될 때(LBIAS-2), 부하 회로(4)를 포함하는 전류 공급회로(15)의 전류 공급능력도 역시 증가하게 된다. 판독 메모리 셀(2a)의 트랜지스터에 흐르는 전류의 레벨이 감소하게 될 때(LBIAS-3), 부하 회로(4)를 포함하는 전류 공급회로(15)의 전류공급능력도 역시 감소하게 된다.

판독 메모리 셀(2a)의 트랜지스터의 전압대 전류 특성의 변화도에 따라, 피드백바이어스 회로(6)는 트랜지스터(9)만 사용되는 경우 도 12에 도시된 LBIAS 전압 발생회로(120)에서 생략될 수 있다.

LBIAS 전압은 프리차지 시간이 종료되기 전에 부하 회로(4)에 인가될 필요가 있다. 이를 구현하기 위해, 복수의 LBIAS 전압 발생회로가 병렬로 접속되어 전류 공급능력을 증가시킨다.

도 15는 본 발명에 유용한 또 다른 LBIAS 전압 발생회로(120A)의 회로구성도를 도시한다. LBIAS 전압발생 회로(120A)는 LBIAS 전압 발생 회로(120) 및 LBIAS 전압 발생 회로(120)의 출력측에 접속되어 높은 전류 구동 능력을 구비한 전류 미러 회로(current mirror circuit)를 포함한다.

도 18a는 부하 회로로서 n-채널 트랜지스터(4c)를 포함하는 전류공급회로를 나타낸다.

도 18b는 도 18a에 도시된 전류공급회로의 전압대 전류 특성을 나타내는 그래프이다.

도 19a는 부하 회로로서 p-채널 트랜지스터(4d)를 포함하는 전류 공급 회로를 나타낸다.

도 19b는 도 19a에 도시된 전류 공급회로의 전압대 전류 특성을 나타내는 그래프이다.

도 20a는 부하 회로로서 저항(4e)을 포함하는 전류 공급회로를 나타낸다.

도 20b는 도 20a에 도시된 전류 공급회로의 전압대 전류 특성을 나타내는 그래프이다

도 18b 및 도 19b(n-채널 트랜지스터(4c) 및 p-채널 트랜지스터(4d)가 부하 회로로서 이용되는 경우)에 있어서, 전류 공급 회로 특성을 나타내는 곡선과 비트 라인 특성을 나타내는 곡선과의 교차점 사이의 전압차는 도 4에 있어서의 전압차보다 작다. 이것은 도 18b 및 도 19b의 경우에 있어서 전류 공급회로의 전압대 전류 특성에 가변도가 있을 때에도 비트 라인의 전위가 도 4의 경우에 비하여 매우 안전하다는 것을 나타낸다.

도 20b(부하전하로서 저항이 이용되는 경우)에 있어서, 비트 라인의 전위는 트랜지스터의 특성에서의 가변도에 상관없이 안정하다. 저항값을 조정함으로써 부하 회로로서 n-채널 트랜지스터(4c)나 p-채널 트랜지스터(4d)를 사용하는 경우보다 전위차가 더 커질 수 있다.

도 23은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(150A)의 부분 구조를 나타내는 블록다이어그램이다.

반도체 메모리 장치(150A)는 피드백 바이어스회로(3) 대신에 중정도의 전압신호가 공급되는 게이트 전극을 구비한 n-채널 트랜지스터를 포함하는 분리회로(20)를 포함하는 차단회로(30)외에는 반도체 메모리 장치(150)와 동일한 구조를 가진다.

분리 회로(20)는 중간 전압신호에 기초하여 비교기 회로(5)와 메모리 셀을 서로 전기적으로 차단시킨다.

반도체 메모리 장치(150A)에 있어서, 중간 전압 신호는 복수의 판독 회로에 공통적으로 사용된다. 그러므로, 트랜지스터에 흐르는 슈트-스루 회로에 의한 전력소모는 도 1에 도시된 반도체 메모리 장치(150)에 비교해보면 감소될 수 있다.

비트 라인의 클램프 전압은 상기 중정도 신호에 의해 조정될 수 있다.

도 1에 도시된 반도체 메모리 장치(150)에 포함된 피드백 바이어스 회로(3)는 능동적인 증폭기능을 구비하여 높은 속도의 판독 동작을 구현하는데 도움이 된다.

상술한 실시예에 있어서, 플래쉬 메모리로서 메모리 셀이 사용된다. 비트 라인에 흐르는 전류의 레벨에 기초하여 정보를 판독하는 어떤 종류의 메모리도 이용될 수 있으며 실질적으로 동일한 효과가 제공된다.

예를 들면, MRAM이 메모리 셀로서 유용하다.

도 16은 메모리 셀로서 유용한 바람직한 MRAM(2c)의 회로 구성도이다.

MRAM(2c)은 정보를 저장하기 위한 메모리 장치로서 동작하는 TMR 소자(161)와 트랜지스터(162)를 포함한다. 트랜지스터(162)의 게이트 전극은 워드 라인(WL)에 접속된다.

도 17은 메모리 셀이 MRAM인 경우에 적합한 LBIAS 전압 발생 회로(120B)의 회로구성도를 나타낸다.

LBIAS 전압 발생 회로(120B)는 LBIAS 회로(120B)에 있어서 조정가능한 문턱전압을 갖는 플래쉬 셀 트랜지스터(2b) 대신에 두 개의 상이한 TMR 소자의 조합 사용한다는 점을 제외하고 도 12에서 도시된 LBIAS 전압 발생 회로(120)와 동일한 구조를 가진다.

메모리 셀이 비휘발성 메모리 셀, 예를 들면, 리드 온리 메모리(예를 들면 마스크 ROM)인 때에도 본 발명이 적용가능하다. 이러한 경우에 있어서, 플래쉬 셀은 리드 온리 메모리 셀로 대체된다.

상술한 바와 같이, 본 발명에 따른 판독회로는 메모리 셀에 저장된 정보를 빠른 속도로 판독하고 반도체 메모리 장치의 실행을 개선한다. 비트 라인의 커패시턴스와 저항이 높은 경우에도 고속도 판독이 여전히 가능하다. 비트 라인이 메모리블록의 수를 줄이기 위해 보다 길게 만들어지는 경우, 각 메모리 블록에 제공되는 주변 소자의 수는 감소된다. 따라서, 칩의 크기가 작아진다.

또한, 본 발명에 따르면, 반도체 메모리 장치에서의 다양한 타이밍, 예를 들면 충전시간의 조정이 간단해질 수 있다. 종래에는 충전시간이 제조공정의 가변도를 고려하여 조정되어 접근 시간이 증가하게 된다.

본 발명의 범위와 정신에서 벗어나지 않고 본 발명의 당업자에게 명백한 다양한 변형례가 용이하게 만들어질 수 있다. 이에 따라, 첨부되는 청구항의 범위는 상술한 설명에 한정되기 보다는 청구항이 넓게 해석되어야 한다.

Claims

메모리 셀에 저장된 정보를 판독하기 위한 판독회로로서,

상기 메모리 셀에 접속된 비트 라인에 전류를 공급하기 위한 전류 공급회로;

상기 메모리 셀에 저장된 정보를 출력하도록 상기 전류공급회로에 의해 전류가 공급된 상기 비트 라인의 전위와 기준 전위를 비교하기 위한 비교 회로;

소정의 조건하에서 상기 비교 회로와 상기 메모리 셀을 서로 전기적으로 차단시키기 위한 차단회로;

비트 라인을 충전하기 위한 것으로서, 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인의 충전을 정지시키는 충전 회로; 및

상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인을 방전하기 위한 방전회로를 포함하는 것을 특징으로 하는 판독회로.
제 1항에 있어서, 상기 차단회로는 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비교 회로와 상기 메모리 셀을 서로 전기적으로 차단시키기 위한 피드백 바이어스 회로를 포함하는 것을 특징으로 하는 판독회로.
제 2항에 있어서, 상기 피드백 바이어스 회로는 피드백 방식으로 상기 비트 라인의 전위를 제어하고, 상기 비교 회로의 소정의 작동범위내에서 상기 비트 라인의 전위를 제한하는 것을 특징으로 하는 판독회로.
제 1항에 있어서, 상기 차단 회로는 소정의 신호에 기초하여 상기 비교 회로와 상기 메모리 셀을 서로 전기적으로 차단시키기 위한 분리회로를 포함하는 것을 특징으로 하는 판독회로.
제 1항에 있어서, 상기 충전회로는 피드백 방식으로 상기 비트 라인의 전위를 제어하고, 상기 비교 회로의 소정의 작동범위내에서 상기 비트 라인의 전위를 제한하는 것을 특징으로 하는 판독회로.
제 1항에 있어서, 상기 기준전위를 나타내는 기준 전압을 발생시키기 위한 기준 전압 발생 회로를 더 포함하는 것을 특징으로 하는 판독회로.
제 6항에 있어서, 상기 기준 전압 발생 회로는 기준 셀에 접속된 기준 비트 라인을 충전시키는 기준 충전회로를 포함하고, 상기 기준 충전회로는 상기 기준 비트 라인의 전위가 소정의 전위를 초과할 때 상기 기준 비트 라인의 충전을 정지시키고,

상기 충전회로는 상기 충전회로가 상기 메모리 셀에 접속된 비트 라인을 충전시키는 동안 기준 충전회로와 단락되는 것을 특징으로 하는 판독회로.
제 1항에 있어서, 상기 전류공급회로의 전류 구동 능력은 메모리 셀과 동일한 전기적 특성을 가지는 능동소자를 이용하여 발생된 입력 제어신호에 기초하여 상기 메모리 셀의 전기적 특성에서의 변동을 보상하도록 제어되는 것을 특징으로 하는 판독회로.
각각 내부 정보를 저장할 수 있는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및

상기 복수의 메모리 셀로부터 선택된 하나의 메모리 셀에 저장된 정보를 판독하기 위한 판독 회로를 포함하고:

상기 판독회로는,

상기 하나의 메모리 셀에 접속된 비트 라인에 전류를 공급하기 위한 전류 공급회로;

상기 하나의 메모리 셀에 저장된 정보를 출력하도록 상기 전류공급회로에 의해 전류가 공급된 상기 비트 라인의 전위와 기준 전위를 비교하기 위한 비교 회로;

소정의 조건하에서 상기 비교 회로와 상기 하나의 메모리 셀을 서로 전기적으로 차단시키기 위한 차단회로;

비트 라인을 방전하기 위한 것으로서, 상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인의 충전을 정지시키는 충전 회로; 및

상기 비트 라인의 전위가 소정의 전위를 초과할 때 상기 비트 라인을 방전하기 위한 방전회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 9항에 있어서, 상기 충전회로는 충전 개시신호에 기초하여 상기 비트 라인을 충전하기 시작하고,

상기 충전 개시 신호는 어드레스 단자 신호의 전이의 검출에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
제 9항에 있어서, 상기 복수의 메모리 셀 각각은 플래쉬 메모리 셀, 자기 저항 소자, 또는 리드 온리 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.