JP2016066400A - メモリデバイスにおけるパス分離 - Google Patents

Abstract

【課題】相変化メモリ（ＰＣＭ）デバイスの読み出し／書き込み処理中のメモリセルを通る高い変位電流によるメモリセルの妨害および損傷を抑制する。【解決手段】メモリデバイス１００はメモリセル１０２と、ビットライン１０４と、ワードライン１０６と、ビットラインに連結されたビットライン電極１０８と、ワードラインに連結されたワードライン電極１１０を含む。ワードライン電極は、ビットライン電極と比較して低い電位を有し、このワードライン電極に選択モジュールの電流制限回路１２２を連結する構成とする。【選択図】図１

Description

本開示の実施形態は、概して、集積回路の分野に関しており、より詳しくは、メモリデバイスにおけるパス分離のための技術及び構成に関する。

現在、例えば相変化メモリ（ＰＣＭ）デバイス等のメモリデバイスは、パスの選択肢（例えばビットラインパスまたはワードラインパス）のうちの、より高い電位パス（例えばビットラインパス）を利用して、読み出し（例えばセンス）処理、及び／または、書き込み（例えばセットまたはリセット）処理を行うことができる。概して、読み出し／書き込み処理を受けるメモリデバイスのメモリセルを選択するために、選択処理が実行されている。これら現在のメモリデバイスの構成は、様々な問題点をもつ場合がある。例えば、読み出し／書き込み処理中にメモリセルを通る高い変位電流（displacement currents）によって、メモリセルが妨害されたり損傷を受けたりする場合がある。さらに、選択フェーズから読み出し／書き込み処理への遷移時に、問題が出る可能性がある。遷移は、選択されたメモリセルの損傷を防いだり、メモリセルの選択された状態を維持したりするために、重大なタイミング要件を課す場合がある。別の問題点に、より高い電位パスが、別のパスより比較的高いキャパシタンスを有する場合、読み出し／書き込み処理中の信号の決定（resolve）が遅延することが含まれる。遅延は、読み出し／書き込み処理のスループットまたは速度に悪影響をもつ。さらに、読み出し、及び／または、書き込み処理を行う回路は、より高い電位パスに連結されるときに比較的高い電圧で動作することが想定され、これにより、読み出し／書き込み回路は、より遅い速度で動作して、より大きなメモリデバイスの領域を消費することになると想定される。上述の問題点によって、メモリデバイスの最大タイルサイズが制約され、より複雑及び／またはコストが高い半導体製造技術を利用して、より小さなタイルを製造する必要があるだろう。

実施形態は、以下の詳細な記載を、添付図面とともに読むことでより良く理解される。本説明を促すために、同様の参照番号は、同様の構造部材を示すこととする。実施形態は、添付図面に限定としてではなく例示として示されている。

幾つかの実施形態におけるメモリデバイスの構造の一例を概略的に示す。 幾つかの実施形態においてメモリセルをセットまたはリセットするために利用することができるいくつかの例の電流プロファイルを概略的に示す。 幾つかの実施形態におけるワードライン及びビットラインの構成例を概略的に示す。 幾つかの実施形態におけるワードライン及びビットラインの別の構成例を概略的に示す。 幾つかの実施形態における書き込み処理を実行するための方法のフロー図である。 幾つかの実施形態における読み出し処理を実行するための方法のフロー図である。 本明細書に記載する様々な実施形態に則っているシステム例を概略的に示す。

本開示の実施形態は、メモリデバイスにおけるパス分離のための技術及び構成を提供する。以下の詳細な記載においては、その一部をなす添付図面を参照しており、全体にわたり同様の番号は同様の部材を示しており、例示として、本開示の主題が実施される実施形態を示している。他の実施形態を利用することもでき、構造または論理上の変更を、本開示の範囲を逸脱せずに行うこともできる点を理解されたい。したがって、以下の記載は、限定的に受け取られるべきではなく、実施形態の範囲は、添付請求項及びその均等物によって定義される。

様々な処理が、複数の離散した処理として順番に記載されており、これは請求されている主題を理解する際に非常に役立つ。しかし、記載の順序は、これらの処理が必ず順序に依存したものであると示唆していると解釈されるべきではない。特に、これらの処理は、提示されている順序で実行されない場合もある。記載される処理は、記載されている実施形態とは異なる順序で実行されてもよい。更なる実施形態では、様々な更なる処理を追加的に実行してもよいし、及び／または、記載されている処理を省いてもよい。

本開示においては、「Ａ及び／またはＢ」という言い回しは、（Ａ）、（Ｂ）、または（Ａ及びＢ）を意味している。本開示においては、「Ａ、Ｂ、及び／またはＣ」という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、または（Ａ、Ｂ、及びＣ）を意味している。

記載は、「１つの実施形態において」または「実施形態において」という言い回しを利用する場合があるが、これらは、それぞれ、同じまたは異なる実施形態の１以上のことを指している。さらに、本開示の実施形態に関して利用される「備える」「含む」「有する」といった用語は、同義語を意図している。「連結」という用語は、直接的な接続、間接的な接続、または間接的な通信のことを意味していてよい。

ここで利用する「モジュール」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１以上のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共有、専用、またはグループ）及び／または、メモリ（共有、専用、またはグループ）、組み合わせられた論理回路、及び／または、記載される機能を提供するその他の適切なコンポーネントのことであっても、これらの一部であっても、これらを含んでもよい。

図１は、幾つかの実施形態におけるメモリデバイス１００の構造の一例を概略的に示す。様々な実施形態においては、メモリデバイス１００が、図示されているアレイとして構成されてよい１以上のメモリセル１０２を含む。１以上のメモリセル１０２は、例えば、電流により生成された熱をかけることで結晶状態とアモルファス状態との間で切り替わることができる相変化材料（例えば、カルコゲナイド・ガラス）を含むことができる。相変化材料の状態（例えば結晶／アモルファス）は、１以上のメモリセル１０２の論理値（例えば１または０）に対応していてよい。こういった実施形態では、メモリデバイス１００は、例えば、相変化メモリスイッチ（ＰＣＭＳ）デバイスを含む相変化メモリ（ＰＣＭ）デバイスであってよい。主題はこの点に限定はされず、メモリデバイス１００は、ここに記載する原理によって恩恵を受ける他の種類のメモリデバイスを含んでよい。

メモリデバイス１００は、さらに、図示されているように１以上のメモリセル１０２に連結されている１以上のビットライン１０４及び１以上のワードライン１０６を含んでよい。１以上のビットライン１０４及びワードライン１０６は、各個々のビットライン及びワードラインの交差点に１以上のメモリセル１０２のそれぞれが配置されるように、構成されている。電圧またはバイアスを、１以上のメモリセル１０２のターゲットのメモリセルに、１以上のワードライン１０６及び１以上のビットライン１０４を利用して印加することができ、これにより、読み出しまたは書き込み処理のためのターゲットのセルが選択することができる。図示されているように、１以上のビットラインドライバ１２８が、１以上のビットライン１０４に連結されてよく、１以上のワードラインドライバ１２６が１以上のワードライン１０６に連結されてよく、これにより、１以上のメモリセル１０２のデコード／選択が促されてよい。図示しているように、１以上のキャパシタ１３０を１以上のビットライン１０４及び１以上のワードライン１０６に連結してよい。１以上のキャパシタ１３０は、１以上の実施形態において寄生エレメントを表していてよい。

メモリデバイス１００は、１以上のタイル１２４を含んでよい。１以上のタイル１２４は、ターゲットのメモリセルの選択処理中に別個のユニットとして取り扱われる、１以上のワードライン１０６、ビットライン１０４、及びメモリセル１０２のアレイの一部を含んでよい。つまり幾つかの実施形態では、１以上のタイル１２４のそれぞれが、アレイのうちのターゲットのメモリセル（例えばビット）を選択するためにバイアスをかけられるアレイの１つのユニットである。図示されている実施形態では、１以上のタイル１２４が、４つのワードライン及び４つのビットライン（４ＷＬ×４ＢＬ）のアレイを含むが、他の実施形態では、例えば千個のワードライン×千個のビットライン（１０００ＷＬ×１０００ＢＬ）のタイルサイズを含む他のタイルサイズを利用することができる。図示されているように、１以上のタイル１２４は、それぞれ、１以上のワードライン１０６の長手方向の寸法に平行な方向に延びる線形の寸法である長さ寸法Ｌと、１以上のビットライン１０４の長手方向の寸法に平行な方向に延びる線形の寸法である幅寸法Ｗとを持つタイルサイズを含んでいる。１以上のタイル１２４は、幾つかの実施形態では、積層されたメモリ構成の任意のメモリレイヤの一部であってよい。例えば、１以上のタイル１２４は、幾つかの実施形態では、別のメモリレイヤの上に形成されたメモリレイヤの一部であってよい。さらなるワードラインドライバ及び／またはビットラインドライバが、各メモリレイヤに対して提供されてよい。

１以上のビットライン１０４は、ビットライン電極１０８またはパスに連結され、これがさらに、１以上のビットライン１０４のための電源を提供するよう構成されたビットライン供給源１３２に連結されてよい。１以上のワードライン１０６は、ワードライン電極１１０またはパスに連結され、これがさらに、１以上のワードライン１０６のための電源を提供するよう構成されたワードライン供給源１３４に連結されてよい。ビットライン電極１０８及びワードライン電極１１０は、それぞれが、１以上のメモリセル１０２への電流パスであってよい。ワードラインドライバ１２６及びビットラインドライバ１２８は、それぞれが、様々な実施形態において、電極ごとに１つまたは複数のトランジスタを含んでよい。複数のトランジスタをワードラインドライバ１２６及びビットラインドライバ１２８のそれぞれに対して利用する実施形態では、同様にここに記載する実施形態に則っているさらなるワードライン及び／またはビットライン電極を利用して複数のトランジスタをさらなる電圧供給源に連結してよい。

様々な実施形態においては、ワードライン電極１１０が、ビットライン電極１０８と比較して低い電位を有している。例えばワードライン電極１１０は、ビットライン電極１０８の最大電圧より低い最大電圧を有していてよい。幾つかの実施形態では、ワードライン電極１１０は、ビットライン電極１０８のキャパシタンスより低いキャパシタンスを有していてよい。

一実施形態では、メモリデバイス１００は、ワードライン電極１１０に連結されたセンス回路１１２を含む。センス回路１１２は、ワードライン電極１１０を、１以上のメモリセル１０２の読み出し処理（例えばセンス処理）を実行するための電気ノードとして利用することができる。一実施形態では、センス回路１１２が、電圧比較器１１４を含む。例えば、センス回路１１２は、ワードライン電極１１０の上の電流を、電圧比較器１１４に対する第１の入力である電圧に変換するために、ワードライン電極１１０に接続されるワードライン負荷を含んでよい。均等な（equivalent）ワードライン負荷が、電圧比較器１１４に対する第２の入力である電圧を提供するために、参照電流に接続されてよい（不図示）。特定のワードライン及びビットラインがアレイで選択されたときには、ワードライン電極１１０の上のワードライン負荷は、選択されたワードラインの上の電流を電圧に変換してよい。リークを低減する、または最小限に抑える、それぞれ全ての他の選択されなかったワードライン及びビットラインに対するバイアスを選択することで、電流のリーク成分を軽減することができる。電流の容量性成分（capacitive components）は、容量性成分を消散させるのに十分な時間をとることによって軽減することができる。電圧比較器１１４への第１の入力に変換される電流は、ターゲットのメモリセルの電流に対応していてよい。参照電流は、ターゲットのメモリセルの電流が、ターゲットのメモリセルのスナップバックの前に参照電流より低くなるよう、且つ、ターゲットのメモリセルのスナップバックの後に参照電流より高くなるように、選択されてよい。このようにして、電圧比較器１１４の出力が、ターゲットのメモリセルの状態を示してよい。ラッチ（不図示）が、電圧比較器１１４に連結されて、読み出し処理に関連した情報を格納してよい。

メモリデバイス１００は、さらに、ワードライン電極１１０に連結された書き込み回路１１６を含んでよい。書き込み回路１１６は、ワードライン電極１１０を、１以上のメモリセル１０２の書き込み処理（例えばセットまたはリセット処理）を実行するための電気ノードとして利用してよい。書き込み回路１１６は、書き込み処理を実行するための電流プロファイル（例えば電流パルス）を生成する電流プロファイル生成器１１８を含んでよい。

図２を参照すると、幾つかの実施形態における、メモリセルをセットまたはリセットするために利用することができる電流プロファイル２０２、２０４の一部の例が示されている。一実施形態では、図１の書き込み回路１１６が、選択されたメモリセルをセットするための、台形状の電流プロファイル２０２と、選択されたメモリセルをリセットするための、矩形状の電流プロファイル２０４とを印加するように構成されている。他の実施形態では、他の電流プロファイルを利用することができる。電流プロファイルは、電流パルスのマグニチュード、ランプ速度、及び幅を制御することで形成されてよい。

図１を再度参照すると、メモリデバイス１００はさらに、ワードライン電極１１０に連結された選択モジュール１２０のコンポーネントを含んでよい。選択モジュール１２０の電流制限回路１２２は、ワードライン電極１１０に連結され、ワードライン電極１１０を利用して１以上のメモリセル１０２の選択処理を促してよい。選択処理は、読み出し／書き込み処理の前に行われてよく、ターゲットのメモリセルを、読み出し／書き込み処理を受ける状態にしてよい。選択中に、ターゲットのメモリセルは、ターゲットのメモリセルに電圧／バイアスを印加することによって、閾値以下の処理領域から、閾値の処理領域を超える処理領域に移行させられてよい。ターゲットのセルの選択を行うための電圧バイアスは、電流制限回路１２２と協働して、それぞれのターゲットのワードライン及びターゲットのビットラインの、ワードライン及びビットラインドライバ回路（例えば選択モジュール１２０の）により提供される。ターゲットのワードラインバイアス及びターゲットのビットラインバイアスは、組み合わせられて、ターゲットのセルが閾値を超えるために十分な総バイアスが、ターゲットのセルに印加されるように、選択される。本例では、「閾値を超える」とは、書き込み処理に十分な電流を流すことのできる、ターゲットのメモリセルの（例えば１以上のメモリセル１０２の）処理領域のことであってよいが、より小さい電流で、処理領域のターゲットのセルを維持することができる。閾値以下から閾値または閾値領域を超える範囲への遷移には、ターゲットのセルを流れる一定の電流に対して該セルが維持していた電圧が突然低減される「スナップバック」イベントが利用されてよい。電流制限回路１２２は、ワードライン電極１１０の電流を制限して、ターゲットのメモリセルが過度の電流で損傷を受けないようにしてよい。つまり、ワードライン電極１１０の最大電流を制限することで、さらに、１以上のメモリセル１０２の最大電流も制限されてよい。制限機能は、ワードライン電極１１０及びターゲットのワードラインのワードラインデコードパスが、安定状態に変更している期間の間は、無効であってよい。

電流制限回路１２２は、１以上のメモリセル１０２のスナップバック後の過渡電流を、１以上のメモリセル１０２の損傷または障害（disturbance）が低減されるレベルに低減させたり最小限に抑えたりするために、ワードライン電極１１０またはビットライン電極１０８のうち低いキャパシタンスをもつほうに配置されてよい。図示された実施形態では、電流制限回路１２２が、ワードライン電極１１０に配置される。

一実施形態では、電流制限回路１２２が、電流ミラー回路を含む。電流制限回路１２２は、ワードライン電極１１０の電流を最大電流レベルに制限するよう構成されたトランジスタゲートを含んでよい。例えばトランジスタは、トランジスタが最大の所望電流までを伝送することができるような、アナログレベルに制御されたゲートをもつ、ｎタイプのトランジスタであってよい。電流制限回路１２２は、ゲート電圧をトランジスタに印加することでイネーブルされてよい。選択モジュール１２０は、１以上のメモリセル１０２のターゲットのメモリセルのデコードを促すために追加の制御回路を含んでよく、これにより、ターゲットのメモリセルが、閾値以下の処理領域から、閾値の処理領域を超える処理領域に移行するようにしてよく、閾値は電流の関数である。幾つかの実施形態では、ワードライン電極１１０は、選択処理中のビットライン電極１０８の寄生リークよりも低い、選択処理中の寄生リークを有してよい。

電流制限回路１２２、センス回路１１２、及び、書き込み回路１１６は、ワードライン電極１１０またはビットライン電極１０８のうち、より低い電位を持つほうの電極パスに連結されてよい。選択モジュール１２０のセンス回路１１２、書き込み回路１１６、及び、電流制限回路１２２のために共通の電気ノード／負荷（例えば図１のワードライン電極１１０）を利用することで、様々な利点が生まれるだろう。例えば、センス回路１１２、書き込み回路１１６、及び、電流制限回路１２２をワードライン電極１１０に配置することで、１以上のメモリセル１０２に損傷を与えずに、または、メモリデバイス１００の処理速度を遅らせることなく、ビットライン電極１０８を解放して、容量が大きくなるよう（more capacitive）にすることができる。ビットライン電極１０８は、セットまたはリセット処理等の、書き込み処理のための電荷を提供してよく、これには、電荷を提供するための容量技術が含まれてよい。

さらに、ワードライン電極１１０は、より低い電位のノードであってよく、これにより、センス回路１１２、書き込み回路１１６、及び、電流制限回路１２２が、より高速で動作し、より小さい領域を消費し、より複雑性の低い技術を利用して形成することができるようになる。例えば、ワードライン電極１１０に連結されているセンス回路１１２、書き込み回路１１６、及び、電流制限回路１２２の設計から、レベルシフタを減らしたり、なくしたりすることができ、これにより回路のより小さい領域を利用することができる。別の例では、コストが高く製造が複雑でありうる、三重井戸構造のトランジスタを、センス回路１１２、書き込み回路１１６、及び、電流制限回路１２２の設計から、減らしたり、なくしたりすることができる。加えて、より低い電圧のワードライン電極１１０は、より高い電圧電極よりも、センス処理等の読み出し処理に関してより良いグランド信号を提供することができる。電流制限回路１２２を、同じ電極（例えばワードライン電極１１０）の上のセンス回路１１２及び／または書き込み回路１１６と組み合わせることで、センス、セット、またはリセット処理等の読み出し／書き込み処理への選択処理からの遷移を促すことができる。遷移は、電流制限回路１２２を、同じ電極の上のセンス回路１１２及び／または書き込み回路１１６と組み合わせないメモリデバイスよりも、複雑性が低く、より速くなる、これは、関連する機能同士が同じ電極にあり、他の電極の重大な遷移に関係しないからである。

センス回路１１２、書き込み回路１１６、及び、電流制限回路１２２を同じ電極（例えばワードライン電極１１０）に配置する他の利点としては、１以上のタイル１２４のタイルサイズを大きくすることができる点が挙げられる。例えば、メモリデバイス１００の１以上のタイル１２４は、センス回路１１２、書き込み回路１１６、及び、電流制限回路１２２の１以上がビットライン電極１０８上にあるメモリデバイスの幅よりも、制約の小さい幅Ｗを有してよい。一実施形態では、１以上のタイル１２４の幅Ｗは、１以上のタイル１２４のそれぞれのビットライン及びワードラインの数が同じ場合であっても、１以上のタイル１２４の長さＬよりも大きくてよい。幾つかの実施形態では、１以上のタイル１２４のビットライン及びワードラインの数が異なっていてもよい。１以上のタイル１２４のタイルサイズが大きくなるほど、よりコストの低い、より複雑な製造プロセスの、メモリデバイス１００のデコード機能をサポートする回路への利用を促すことができる。例えば、より少ないドライバ（例えばワードラインドライバ１２６及びビットラインドライバ１２８）が、より大きなタイルサイズには必要となろう。幾つかの実施形態では、１つのドライバが各ビットラインまたはワードラインに利用される。メモリデバイス１００の１以上のタイル１２４のタイルサイズは、ワードライン電極１１０のキャパシタンス、及び、ビットライン電極１０８上のビットラインごとの最大リークまたはビットラインごとの最大抵抗等の要素によって制約されてよい。

図示されているメモリデバイス１００は、書き込み回路１１６、センス回路１１２、及び電流制限回路１２２が、比較的低い電位を有するワードライン電極１１０に配置されている一実施形態を示しているが、このような回路は全て、比較的高い電位をもちながらも、様々な利点を提供するビットライン電極１０８の上に配置することができる。例えば、このような実施形態では、選択処理から、センス、セット、またはリセット処理等の読み出し／書き込み処理への遷移が促される、という利点を達成することができる。高いキャパシタンスノードと低いキャパシタンスノードとを切り離すことに関する他の利点を達成することもできる。この場合には、ビットライン電極１０８の上のキャパシタンスを減らすことは、ワードライン電極１１０の上のキャパシタンスを低減させることよりも好適であろう。

図３は、幾つかの実施形態におけるワードライン及び１以上のビットラインの構成例を概略的に示す。図３は、ワードライン３０６及びビットライン３０４の構成の断面の概略図である。ワードライン３０６は、ページの平面に沿った第１の方向沿いに延びる長手方向の寸法を持ち、１以上のビットライン３０４は、ページの内外の第２の方向沿いに延びる長手方向の寸法を持ち、第１の方向は、第２の方向に対して実質的に垂直である。１以上のビットライン３０４は、ワードライン３０６の間に配置されてよい。

幾つかの実施形態では、１以上のビットライン３０４の、矢印が示す方向Ｔの最終的な厚みが、１以上のワードライン３０４のものとは異なるよう形成されてよい。一実施形態では、１以上のビットライン３０４が、１以上のワードライン３０６よりも厚みがあってよく、これにより、１以上のワードライン３０６と比較して１以上のビットライン３０４において、メモリセルの数に対して提供される寄生キャパシタンスがより大きくなってよい。ワードライン電極の上に書き込み回路、センス回路、及び電流制限回路を配置することで、１以上のビットライン３０４の上の寄生キャパシタンスがより大きくなるという効果を軽減させることができる。つまり、１以上のワードライン３０６と比較して１以上のビットライン３０４の厚みを大きくすることは、図１のメモリデバイス１００について説明したような、より低い電位の電極（例えばワードライン電極１１０）の上に選択モジュールのセンス回路、書き込み回路、及び、電流制限回路が設けられる構成によって促されてよい。

図４は、幾つかの実施形態におけるワードライン及びビットラインの別の構成例を概略的に示す。図４は、ワードライン４０６及び１以上のビットライン４０４のための三次元の構成の透視概略図を示す。三次元の軸を提供することで、ｘ方向、ｙ方向、及びｚ方向を示すが、ｘ、ｙ、及びｚ方向はそれぞれ互いに垂直である。ワードライン４０６は、ｘ方向に延びてよく、１以上のビットライン４０４は、ｙ方向に延びてよい。図示されているように、１以上のビットライン４０４は、ワードライン４０６の間に配置されてよい。

１以上のメモリセル４０２は、幾つかの実施形態では、メモリセルの三次元アレイの一部であってよい。例えば１以上のメモリセル４０２は、ｚ方向に積層された構成を有してよい。図示されているように、積層されたメモリセルのそれぞれは、１以上のビットライン４０４のうち１つの共通のビットラインを共有してよく、さらに、ワードライン４０６のうちの別のワードラインに連結されていてよい。

図３及び図４の構成に示されているように、１以上のビットライン３０４、４０４が、ワードライン３０６、４０６の間に配置されているために、電流リークをより受けやすくてよい。１以上のビットライン３０４、４０４は、幾つかの実施形態では、ワードライン３０６、４０６よりも高いキャパシタンスを有してよい。１以上のビットライン３０４、４０４の電流リーク及びキャパシタンスの悪い効果は、図１のメモリデバイス１００について記載されたように、選択モジュールの電流制限回路、並びに、センス回路及び書き込み回路をワードライン電極（例えばより低い電位の電極）の上に配置することによって軽減されてよい。図３及び図４の実施形態は、幾つかの実施形態では、組み合わせることができる。様々な実施形態では、図１のメモリデバイス１００が、図３及び／または図４の構成に適合したワードライン、ビットライン、及び／または、メモリセルを含む。

図５は、幾つかの実施形態における書き込み処理を実行するための方法５００のフロー図である。５０２で、方法５００は、電流制限デバイス（例えば図１の選択モジュール１２０の電流制限回路１２２）をイネーブルして、メモリデバイス（例えば図１のメモリデバイス１００）のメモリセル（例えば図１の１以上のメモリセル１０２）を選択することを含む。電流制限デバイスはのイネーブルは、例えば、電流制限回路のトランジスタに電圧を印加することによって行われてよい。様々な実施形態では、電流制限回路がイネーブルされて、メモリデバイスのワードライン電極（例えば図１のワードライン電極１１０）及びビットライン電極（例えば図１のビットライン電極１０８）のうち、より低い電位の電極のほうの電流が制限される。メモリデバイスの書き込みパス（例えばより低い電位の電極）は、電流制限デバイスがイネーブルされる前にイネーブルされてよい。

５０４で、方法５００はさらに、メモリセルのビットラインドライバ（例えば図１の１以上のビットラインドライバ１２８）のデコードを含む。５０６で、方法５００はさらに、メモリセルのワードラインドライバ（例えば図１の１以上のワードラインドライバ１２６）のデコードを含む。５０４及び５０６におけるデコードはデコード回路によって実行されてよく、デコード回路は、メモリデバイスの選択モジュール（例えば図１の選択モジュール１２０）の一部であったり、該選択モジュールによって制御されたりしてよい。５０４及び５０６におけるデコードは、任意の順序で行うことができ、電流制限デバイスのイネーブルの後に行われてよい。５０２、５０４、及び５０６のアクションは、メモリセルを選択する選択フェーズの一部であってよい。

５０８で、方法５００はさらに、選択されたメモリセルの値をセットまたはリセットするための電流を印加することを含む。電流は、より低い電位の電極（例えば図１のワードライン電極１１０）に連結された書き込み回路（例えば図１の書き込み回路１１６）により印加されてよい。一実施形態では、台形状の電流プロファイルが、選択されたメモリセルの値をセットするために利用され、矩形状の電流プロファイルが、値をリセットするために利用される。

幾つかの実施形態では、方法５００が、明示的には、メモリセルの選択フェーズ（例えば５０２、５０４、及び５０６におけるアクション）の間に電流制限デバイスをバイパスし、電流を印加する（５０８におけるアクション）バイパス処理を含まない。バイパス処理は、書き込み回路が、電流制限回路と共通の電極（例えば図１のワードライン電極１１０）を共有しない場合に利用されてよい。例えばこの場合には、バイパス処理は、ターゲットのメモリセルの電流制御を、反対の電極（例えばビットライン電極）へ引き継いで、書き込み電流プロファイルを提供することを含んでよい。

図６は、幾つかの実施形態における読み出し処理を実行するための方法６００のフロー図である。６０２で、方法６００は、電流制限デバイス（例えば図１の選択モジュール１２０の電流制限回路１２２）をイネーブルして、メモリデバイス（例えば図１のメモリデバイス１００）のメモリセル（例えば図１の１以上のメモリセル１０２）を選択することを含む。電流制限デバイスはのイネーブルは、例えば、電流制限回路のトランジスタに電圧を印加することによって行われてよい。様々な実施形態では、電流制限回路がイネーブルされて、メモリデバイスのワードライン電極（例えば図１のワードライン電極１１０）及びビットライン電極（例えば図１のビットライン電極１０８）のうち、より低い電位の電極の電流が制限される。メモリデバイスのセンスパス（例えばより低い電位の電極）は、電流制限デバイスがイネーブルされる前にイネーブルされてよい。

６０４で、方法６００はさらに、メモリセルのビットラインドライバ（例えば図１の１以上のビットラインドライバ１２８）のデコードを含む。６０６で、方法６００はさらに、メモリセルのワードラインドライバ（例えば図１の１以上のワードラインドライバ１２６）のデコードを含む。６０４及び６０６におけるデコードはデコード回路によって実行されてよく、デコード回路は、メモリデバイスの選択モジュール（例えば図１の選択モジュール１２０）の一部であってよい。６０４及び６０６におけるデコードは、任意の順序で行うことができ、電流制限デバイスのイネーブルの後に行われてよい。６０２、６０４、及び６０６のアクションは、メモリセルを選択する選択フェーズの一部であってよい。

６０８で、方法６００はさらに、選択されたメモリセルの値を読み出すことを含む。選択されたセルの値は、より低い電位の電極に連結されたセンス回路（図１のセンス回路１１２）によって実行されてよい。例えば電圧比較器（例えば図１の電圧比較器１１４）を利用することで、セルの状態を検知することができる。

幾つかの実施形態では、方法６００が、明示的には、メモリセルの選択フェーズ（例えば６０２、６０４、及び６０６におけるアクション）の間に電流制限デバイスをバイパスし、電流を印加する（６０８におけるアクション）バイパス処理を含まない。バイパス処理は、センス回路が、電流制限回路と共通の電極（例えば図１のワードライン電極１１０）を共有しない場合に利用されてよい。センス回路、書き込み回路、及び、電流制限回路は、幾つかの実施形態では、共通の電気負荷を共有してよい。共通の電気負荷は、センス回路、書き込み回路、及び、電流制限回路の電流制御機能をサポートするよう構成されていてよい。

製品も開示される。幾つかの実施形態では、製品は、例えば図７の不揮発性メモリ（ＮＶＭ）／ストレージ７１６等の持続性ストレージを含む。製品には、プロセッサにより実行されると、図５の方法５００または図６の方法６００のアクションを実行させる命令が格納されていてよい。

本開示の実施形態は、所望のように構成するのに適したハードウェア及び／またはソフトウェアを利用してシステム内に実装されてよい。図７は、本明細書に記載する様々な実施形態に則っているシステム７００の例を概略的に示す。一実施形態では、システム７００は、１以上のプロセッサ７０４、プロセッサ７０４の少なくとも１つに連結されたシステム制御モジュール７０８、システム制御モジュール７０８に連結されたシステムメモリ７１２、システム制御モジュール７０８に連結された不揮発性メモリ（ＮＶＭ）／ストレージ７１６、及び、システム制御モジュール７０８に連結された１以上の通信インタフェース７２０を含む。

一実施形態のシステム制御モジュール７０８は、プロセッサ７０４の少なくとも１つへ、及び／または、システム制御モジュール７０８と通信する任意の適切なデバイスまたはコンポーネントへ、任意の適したインタフェースを提供するための、任意の適したインタフェースコントローラを含んでよい。

システム制御モジュール７０８は、インタフェースをシステムメモリ７１２に提供すべく、メモリコントローラモジュール７１０を含んでよい。メモリコントローラモジュール７１０は、ハードウェアモジュール、ソフトウェアモジュール、及び／または、ファームウェアモジュールであってよい。

システムメモリ７１２は、例えばシステム７００のためのデータ及び／または命令をロード及び格納するために利用されてよい。一実施形態のシステムメモリ７１２は、例えば適切なＤＲＡＭ等の任意の適切な揮発性メモリを含んでよい。

一実施形態のシステム制御モジュール７０８は、インタフェースをＮＶＭ／ストレージ７１６及び通信インタフェース（１つまたは複数）７２０に提供すべるために、１以上の入出力（Ｉ／Ｏ）コントローラを含んでよい。

ＮＶＭ／ストレージ７１６は、例えばデータ及び／または命令を格納するために利用されてよい。ＮＶＭ／ストレージ７１６は、例えばＰＣＭまたはフラッシュメモリ等の適切な不揮発性メモリを含んでよく、及び／または、例えば１以上のハードディスクドライブ（ＨＤＤ）、１以上のＣＤドライブ、及び／または、１以上のＤＶＤドライブ等の任意の適切な不揮発性記憶デバイス（１つまたは複数）を含んでよい。様々な実施形態において、ＮＶＭ／ストレージ７１６は、ここで説明するメモリデバイス１００を含む。メモリデバイス１００は、１以上のプロセッサ７０４からの命令に呼応して、図５及び図６の方法５００及び６００のアクションを実行することができる。

ＮＶＭ／ストレージ７１６は、システム７００がインストールされているデバイスの物理的な一部であるストレージリソースを含んでもよいし、デバイスからアクセス可能であるがデバイスの一部ではなくてもよい。例えば、ＮＶＭ／ストレージ７１６は、通信インタフェース（１つまたは複数）７２０を介してネットワークにおいてアクセスされてよい。

通信インタフェース７２０は、システム７００にインタフェースを提供して、１以上の有線または無線ネットワークで、及び／または、任意の他の適切なデバイスと通信してよい。

一実施形態では、プロセッサ７０４の少なくとも１つは、システム制御モジュール７０８の１以上のコントローラのための論理（例えばメモリコントローラモジュール７１０）とともにパッケージ化されてよい。一実施形態では、プロセッサ７０４の少なくとも１つは、システムインパッケージ（ＳｉＰ）を形成するためのシステム制御モジュール７０８の１以上のコントローラのための論理とともにパッケージ化されてよい。一実施形態では、プロセッサ７０４の少なくとも１つは、システム制御モジュール７０８の１以上のコントローラのための論理と同じダイに集積されてよい。一実施形態では、プロセッサ７０４の少なくとも１つは、システムオンチップ（ＳｏＣ）を形成するためのシステム制御モジュール７０８の１以上のコントローラのための論理と同じダイに集積されてよい。

様々な実施形態では、システム７００が、これらに限定はされないが、サーバ、ワークステーション、デスクトップコンピューティングデバイス、またはモバイルコンピューティングデバイス（例えばラップトップコンピューティングデバイス、ハンドヘルドコンピューティングデバイス、ハンドセット、タブレット、ネットブック等）であってよい。様々な実施形態では、システム７００は、これより多いまたは少ないコンポーネントを有してもよいし、及び／または、異なるアーキテクチャを有してもよい。

ここでは記載の目的上、幾つかの実施形態を図示及び記載したが、同じ目的を達成するためには、本開示の範囲を逸脱せずに、様々な代替例及び／均等的な実施形態または実装例で、図示し記載した実施形態で置き換えることができるだろう。本願は、ここで記載する実施形態のいずれの適合例または変形例をもカバーすることを意図している。従って、ここで記載される実施形態は、請求項及びその均等物によってのみ限定されることが明示的に意図されている。

ここでは記載の目的上、幾つかの実施形態を図示及び記載したが、同じ目的を達成するためには、本開示の範囲を逸脱せずに、様々な代替例及び／均等的な実施形態または実装例で、図示し記載した実施形態で置き換えることができるだろう。本願は、ここで記載する実施形態のいずれの適合例または変形例をもカバーすることを意図している。従って、ここで記載される実施形態は、請求項及びその均等物によってのみ限定されることが明示的に意図されている。
［項目１］
メモリデバイスのメモリセルと、
前記メモリセルに連結されたビットラインと、
前記メモリセルに連結されたワードラインと、
前記ビットラインに連結されたビットライン電極と、
前記ワードラインに連結されたワードライン電極と、
前記ワードライン電極に連結されている選択モジュールの電流制限回路であって、前記電流制限回路は、前記選択モジュールによる前記メモリセルの選択処理を促す、前記電流制限回路と、
前記ワードライン電極に連結され、前記メモリセルの読み出し処理を実行する、センス回路と、
前記ワードライン電極に連結され、前記メモリセルの書き込み処理を実行する、書き込み回路と
を備え、
前記ワードライン電極は、前記ビットライン電極と比較して低い電位を有している、装置。
［項目２］
前記電流制限回路は、電流ミラー回路を有する、項目１に記載の装置。
［項目３］
前記電流制限回路は、前記ワードライン電極の電流を最大電流レベルに制限するトランジスタゲートを有する、項目１または２に記載の装置。
［項目４］
前記ワードライン電極の最大電圧は、前記ビットライン電極の最大電圧より低い、項目１から３の何れか１項に記載の装置。
［項目５］
前記ワードライン電極のキャパシタンスは、前記ビットライン電極のキャパシタンスより低い、項目４に記載の装置。
［項目６］
前記メモリセルは、メモリセルの三次元アレイのなかのメモリセルであり、
前記ワードラインは、前記三次元アレイの第１次元に延びる第１のワードラインであり、
前記ビットラインは、前記三次元アレイの第２次元に延び、
前記メモリセルは、第１のメモリセルであり、
前記装置はさらに、
前記メモリセルの三次元アレイの第２のメモリセルであって、前記三次元アレイの第３次元の第１のメモリセルとともに積層された構成にある、前記第２のメモリセルと、
前記ワードライン電極に連結され、さらに、前記第２のメモリセルに連結された第２のワードラインと
を備え、
前記ビットラインは、前記第１のワードラインと前記第２のワードラインとの間に延びる、項目１から５の何れか１項に記載の装置。
［項目７］
前記メモリセル、前記ビットライン、及び前記ワードラインは、複数のメモリセル、ビットライン、及びワードラインを含むタイルの一部であり、
前記タイルは、前記ビットラインの長手方向の寸法に平行な方向に延びる第１の線形の寸法を有し、
前記タイルは、前記ワードラインの長手方向の寸法に平行な方向に延びる第２の線形の寸法を有し、
前記第１の線形の寸法は、前記第２の線形の寸法より大きく、
前記タイルのビットライン及びワードラインの数は同じである、項目１から６の何れか１項に記載の装置。
［項目８］
前記書き込み回路は、前記メモリセルのセットまたはリセット処理のための電流プロファイルを生成するための電流プロファイル生成器を有する、項目１から７の何れか１項に記載の装置。
［項目９］
前記センス回路は、電圧比較器を有する、項目１から８の何れか１項に記載の装置。
［項目１０］
前記メモリデバイスは、相変化メモリスイッチデバイス（ＰＣＭＳデバイス）である、項目１から９の何れか１項に記載の装置。
［項目１１］
選択モジュールの電流制限回路をイネーブルして、ワードライン電極の電流を制限し、前記選択モジュールが、相変化メモリデバイス（ＰＣＭデバイス）のメモリセルを選択する、段階と、
前記ＰＣＭデバイスのメモリセルを選択するべく、ビットラインドライバ及びワードラインドライバをデコードする段階と、
前記ワードライン電極に連結されている書き込み回路によって、選択された前記メモリセルの値をセットまたはリセットするための電流を印加する段階と
を備え、
前記ワードライン電極は、ビットライン電極と比較して低い電位を有している、方法。
［項目１２］
前記電流制限回路をイネーブルする段階は、
前記電流制限回路のトランジスタに電圧を印加する段階を有する、項目１１に記載の方法。
［項目１３］
前記電流を印加する段階は、
選択された前記メモリセルの前記値をセットするための、台形状の電流プロファイルを印加する段階、または、選択された前記メモリセルの前記値をリセットするための、矩形状の電流プロファイルを印加する段階を有する、項目１１または１２に記載の方法。
［項目１４］
選択された前記メモリセルの前記値を読み出す段階をさらに備える、項目１１から１３の何れか１項に記載の方法。
［項目１５］
前記値を読み出す段階は、
前記ワードライン電極に連結されたセンス回路をイネーブルすることによって実行される、項目１４に記載の方法。
［項目１６］
前記センス回路、前記電流制限回路、及び、前記書き込み回路は、前記ワードライン電極の共通の電気負荷を共有する、項目１５に記載の方法。
［項目１７］
相変化メモリスイッチデバイス（ＰＣＭＳデバイス）のワードライン電極の電流を制限するべく、前記ＰＣＭＳデバイスのメモリセルを選択する選択モジュールの電流制限回路をイネーブルする段階と、
前記ＰＣＭＳデバイスのメモリセルを選択するべく、ビットラインドライバ及びワードラインドライバをデコードする段階と、
前記ワードライン電極に連結されたセンス回路によって、選択された前記メモリセルの値を読み出す段階と
を備え、
前記ワードライン電極は、ビットライン電極と比較して低い電位を有している、方法。
［項目１８］
前記デコードする段階は、前記電流制限回路をイネーブルする段階の後に行われる、項目１７に記載の方法。
［項目１９］
前記電流制限回路をイネーブルする段階の後であって、選択された前記メモリセルの前記値を読み出す段階の前に、前記電流制限回路をバイパスするためのバイパス処理を行わない、項目１７または１８に記載の方法。

Claims (19)

1. メモリデバイスのメモリセルと、
   前記メモリセルに連結されたビットラインと、
   前記メモリセルに連結されたワードラインと、
   前記ビットラインに連結されたビットライン電極と、
   前記ワードラインに連結されたワードライン電極と、
   前記ワードライン電極に連結されている選択モジュールの電流制限回路であって、前記電流制限回路は、前記選択モジュールによる前記メモリセルの選択処理を促す、前記電流制限回路と、
   前記ワードライン電極に連結され、前記メモリセルの読み出し処理を実行する、センス回路と、
   前記ワードライン電極に連結され、前記メモリセルの書き込み処理を実行する、書き込み回路と
   を備え、
   前記ワードライン電極は、前記ビットライン電極と比較して低い電位を有している、装置。
2. 前記電流制限回路は、電流ミラー回路を有する、請求項１に記載の装置。
3. 前記電流制限回路は、前記ワードライン電極の電流を最大電流レベルに制限するトランジスタゲートを有する、請求項１または２に記載の装置。
4. 前記ワードライン電極の最大電圧は、前記ビットライン電極の最大電圧より低い、請求項１から３の何れか１項に記載の装置。
5. 前記ワードライン電極のキャパシタンスは、前記ビットライン電極のキャパシタンスより低い、請求項４に記載の装置。
6. 前記メモリセルは、メモリセルの三次元アレイのなかのメモリセルであり、
   前記ワードラインは、前記三次元アレイの第１次元に延びる第１のワードラインであり、
   前記ビットラインは、前記三次元アレイの第２次元に延び、
   前記メモリセルは、第１のメモリセルであり、
   前記装置はさらに、
   前記メモリセルの三次元アレイの第２のメモリセルであって、前記三次元アレイの第３次元の第１のメモリセルとともに積層された構成にある、前記第２のメモリセルと、
   前記ワードライン電極に連結され、さらに、前記第２のメモリセルに連結された第２のワードラインと
   を備え、
   前記ビットラインは、前記第１のワードラインと前記第２のワードラインとの間に延びる、請求項１から５の何れか１項に記載の装置。
7. 前記メモリセル、前記ビットライン、及び前記ワードラインは、複数のメモリセル、ビットライン、及びワードラインを含むタイルの一部であり、
   前記タイルは、前記ビットラインの長手方向の寸法に平行な方向に延びる第１の線形の寸法を有し、
   前記タイルは、前記ワードラインの長手方向の寸法に平行な方向に延びる第２の線形の寸法を有し、
   前記第１の線形の寸法は、前記第２の線形の寸法より大きく、
   前記タイルのビットライン及びワードラインの数は同じである、請求項１から６の何れか１項に記載の装置。
8. 前記書き込み回路は、前記メモリセルのセットまたはリセット処理のための電流プロファイルを生成するための電流プロファイル生成器を有する、請求項１から７の何れか１項に記載の装置。
9. 前記センス回路は、電圧比較器を有する、請求項１から８の何れか１項に記載の装置。
10. 前記メモリデバイスは、相変化メモリスイッチデバイス（ＰＣＭＳデバイス）である、請求項１から９の何れか１項に記載の装置。
11. 選択モジュールの電流制限回路をイネーブルして、ワードライン電極の電流を制限し、前記選択モジュールが、相変化メモリデバイス（ＰＣＭデバイス）のメモリセルを選択する、段階と、
    前記ＰＣＭデバイスのメモリセルを選択するべく、ビットラインドライバ及びワードラインドライバをデコードする段階と、
    前記ワードライン電極に連結されている書き込み回路によって、選択された前記メモリセルの値をセットまたはリセットするための電流を印加する段階と
    を備え、
    前記ワードライン電極は、ビットライン電極と比較して低い電位を有している、方法。
12. 前記電流制限回路をイネーブルする段階は、
    前記電流制限回路のトランジスタに電圧を印加する段階を有する、請求項１１に記載の方法。
13. 前記電流を印加する段階は、
    選択された前記メモリセルの前記値をセットするための、台形状の電流プロファイルを印加する段階、または、選択された前記メモリセルの前記値をリセットするための、矩形状の電流プロファイルを印加する段階を有する、請求項１１または１２に記載の方法。
14. 選択された前記メモリセルの前記値を読み出す段階をさらに備える、請求項１１から１３の何れか１項に記載の方法。
15. 前記値を読み出す段階は、
    前記ワードライン電極に連結されたセンス回路をイネーブルすることによって実行される、請求項１４に記載の方法。
16. 前記センス回路、前記電流制限回路、及び、前記書き込み回路は、前記ワードライン電極の共通の電気負荷を共有する、請求項１５に記載の方法。
17. 相変化メモリスイッチデバイス（ＰＣＭＳデバイス）のワードライン電極の電流を制限するべく、前記ＰＣＭＳデバイスのメモリセルを選択する選択モジュールの電流制限回路をイネーブルする段階と、
    前記ＰＣＭＳデバイスのメモリセルを選択するべく、ビットラインドライバ及びワードラインドライバをデコードする段階と、
    前記ワードライン電極に連結されたセンス回路によって、選択された前記メモリセルの値を読み出す段階と
    を備え、
    前記ワードライン電極は、ビットライン電極と比較して低い電位を有している、方法。
18. 前記デコードする段階は、前記電流制限回路をイネーブルする段階の後に行われる、請求項１７に記載の方法。
19. 前記電流制限回路をイネーブルする段階の後であって、選択された前記メモリセルの前記値を読み出す段階の前に、前記電流制限回路をバイパスするためのバイパス処理を行わない、請求項１７または１８に記載の方法。

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